KR20220016359A - 채널층 보호를 위한 다중 나노쉬트의 제조방법 및 이를 이용한 게이트 올 어라운드 소자의 제조방법 - Google Patents

채널층 보호를 위한 다중 나노쉬트의 제조방법 및 이를 이용한 게이트 올 어라운드 소자의 제조방법 Download PDF

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Abstract

본 발명은 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조공정에 있어서, 기판을 준비하는 제1 단계와, 상기 기판 상에 선택적 희생층을 형성하는 제2 단계와, 상기 선택적 희생층 상에 채널층을 형성하는 제3단계와, 상기 채널층 상에 제1 채널보호용 희생층을 형성하는 제4 단계와, 상기 제1 채널보호용 희생층 상에 선택적 희생층을 형성하는 제5 단계를 포함하며, 상기 제3 단계 내지 제5 단계를 1회 이상 수행하여 다중의 채널층을 포함하는 나노쉬트 구조를 형성하는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트의 제조방법을 기술적 요지로 한다. 이에 의해 본 발명은 채널층과 선택적 희생층이 교대로 적층된 다중 나노쉬트 구조에 있어서, 상기 채널층과 선택적 희생층 사이에 채널보호용 희생층을 형성함으로써, 채널층의 변성과 손실을 방지하여 전류밀도의 저하를 방지하여 소자의 성능을 개선시키는 이점이 있다.

Description

채널층 보호를 위한 다중 나노쉬트의 제조방법 및 이를 이용한 게이트 올 어라운드 소자의 제조방법{Manufacturing Method of Multi-Nanosheet for Protecting Channel and Manufacturing Method of GAA Devices thereby}
본 발명은 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조공정에 있어서, 채널층을 보호하기 위한 다중 나노쉬트의 제조방법 및 이를 이용한 게이트 올 어라운드 소자의 제조방법에 관한 것이다.
스마트폰이나 인공지능을 활용한 기술의 발전은 반도체 소자의 고집적화 및 낮은 소비 전력 특성이 요구된다. 반도체 소자의 집적화를 증대시키기 위한 방안으로 3차원 구조를 이용한 GAA(gate-all-around) 채널 트랜지스터가 제안되고 있다.
도 1은 종래의 GAA 채널 트랜지스터에 대한 모식도를 나타낸 것으로서, 도 1(a)는 단일 나노쉬트(nanosheet) 채널 구조의 FET를 나타낸 것이며, 도 1(b)는 다중(multi) 나노쉬트 채널 구조의 FET를 나타낸 것이다.
이와 같이 3차원 구조의 GAA 채널 트랜지스터는 소자의 집적화를 증대시키고, 독립적인 채널층을 형성함으로써 누설 전류(leakage current)를 방지하고, 게이트 누설 전류(gate leakage current)를 감소시키고, 게이트 필드(gate field)의 조절이 유리하며, 동작 전압을 감소시키는 장점이 있다.
최근 이러한 GAA 채널 트랜지스터는 Si 대비 10배 이상의 빠른 전자이동도 특성을 갖는 In(Ga)As 채널층을 다중으로 형성(다중 나노쉬트 구조)하고, high-k 유전체층과 게이트 전극으로 채널층을 감싸도록 함으로써, 누설 전류를 최소화시키고, 동일한 입력 전압에 대한 전류를 증가시켜 높은 전류 밀도를 갖는 고집적, 고성능 소자로의 개발이 진행되고 있다.
이러한 장점이 적용된 GAA InGaAs multi-nanosheet 채널 트랜지스터 제조용 에피 웨이퍼는 도 2에 도시한 바와 같이, MOCVD(metal-organic chemical vapor deposition) 방법으로 InP(100) 기판 상에 다중의 InP/InGaAs/InP/InGaAs/InP…[InGaAs : 채널층, InP : 희생층] 구조로 형성된다.
종래의 이러한 구조에서는 InGaAs 채널층과 InP 희생층의 위, 아래 계면에서 As과 P의 교환에 의한 intermixing 현상이 발생하게 되며, 도 3에 도시한 바와 같이 InP 성장 온도가 높을수록 이러한 현상이 더욱 두드러지게 발생한다. 도 3(a)는 InP의 성장온도가 500℃, 도 3(b)는 InP의 성장 온도가 660℃의 경우의 투과전자현미경 이미지를 나타낸 것이다.
도 3에 도시한 바와 같이, As과 P의 교환에 의한 intermixing 현상에 의한 InGaAs 채널층과 InP 희생층의 계면 붕괴 현상을 관찰할 수 있으며, 이는 선택적 InP의 습식식각 후 노출되는 InGaAs 채널층의 표면 거칠기를 증가시키고, 조성 불균일을 가져오게 되어 트랜지스터의 성능을 저하시키게 된다.
또한, 이러한 intermixing 영역을 제거하게 되면, 이로 인하여 InGaAs 채널층의 두께 감소를 초래하게 되어 전류밀도를 저하시켜 소자의 성능을 더욱 저하시키게 된다.
도 3(c)는 InGaAs 채널층과 InP 희생층의 계면 위, 아래에서의 As과 P의 교환에 의한 intermixing 현상에 의한 각 계면의 투과현미경 이미지와, 이에 따른 각 계면에서의 조성물을 관찰한 것이다.
특히, InGaAs 채널층 사이에 InP 희생층이 형성된 경우, InP 희생층의 아래 계면에서의 intermixing 현상이 더욱 두드러짐을 확인할 수 있었다. 실험적으로, intermixing 영역의 두께는 InP 희생층 아래 계면에서는 대략 10nm, 위 계면에서는 대략 2~3nm 정도로 관찰되었다.
도 4는 종래의 GAA InGaAs multi-nanosheet 채널 트랜지스터의 제조 공정을 대략적으로 나타낸 것으로, GAA InGaAs multi-nanosheet 채널 트랜지스터 제조용 에피 웨이퍼에 소스, 드레인을 형성하고(도 4(a)), InP 희생층을 선택적으로 습식 식각 후 장시간 공기에 노출 시 노출되는 InGaAs 채널층의 양쪽 표면이 붕괴되면서(도 4(b)), 상기 양쪽 표면에서 공기 중의 산소와 반응하여 자연산화막(약 5nm 두께)이 형성된다(도 4(c)).
이는 얇은 두께(약 15nm)의 InGaAs 채널층의 두께를 감소시키는 문제를 발생시킴과 동시에 high-k 유전체층의 증착 직전에 별도의 자연산화막 제거 공정(도 4(d))이 필요하게 된다.
구체적으로 대략 15nm 두께의 채널층 위, 아래로 5nm 두께의 산화막 형성은 채널 두께 대비 60%의 손실을 초래하게 된다.
뿐만 아니라, 자연산화막의 제거 공정이 수반됨으로 인해, 채널층의 두께 제어가 매우 어려우며, 공정의 번거로움과 채널층의 두께 균일 제어가 매우 어려워 고품질의 소자의 제공이 어렵게 된다.
도 5는 InP 희생층의 선택적 식각 후 InGaAs 채널층의 표면에 대한 투과전자현미경 사진(도 5(a))과 그 표면에서의 XPS 데이타를 측정한 것이다(도 5(b)).
도시한 바와 같이 InGaAs 채널층의 표면에서 자연산화막이 관찰되었으며, InGaAs 표면을 XPS 장비에서 스퍼터 에칭(sputter etching)을 통하여 InGaAs 자연산화막을 제거하고 난 후에는 Oxygen이 검출되지 않았다.
이와 같이 GAA InGaAs multi-nanosheet 채널 트랜지스터 제조용 에피 웨이퍼 성장 중 다중의 InP/InGaAs/InP/InGaAs/InP…[InGaAs : 채널층, InP : 희생층] 구조의 계면에서 발생하는 As과 P의 intermixing에 의해 발생하는 계면 붕괴 현상에 따른 InGaAs 채널층의 표면 거칠기 증가 및 조성 불균일에 의한 전자 이동도의 감소로 인해 전류 밀도 저하에 따른 소자의 성능을 저하시키게 된다.
또한 종래의 소자 제조 공정 중 InP층을 선택적 습식 식각 후, InGaAs 채널층이 공기 중에 장시간 노출에 따른 자연산화막의 형성으로 인해, 소자 제작 후 InGaAs 채널층의 두께가 감소되어 전류 밀도 저하에 따른 소자의 성능을 더욱 저하시키는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 채널층과 선택적 희생층이 교대로 적층된 다중 나노쉬트 구조에 있어서, 상기 채널층과 선택적 희생층 사이에 채널보호용 희생층을 형성함으로써, 채널층의 변성과 손실을 방지하기 위한 채널층 보호를 위한 다중 나노쉬트의 제조방법 및 이를 이용한 게이트 올 어라운드 소자의 제조방법의 제공을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 기판을 준비하는 제1 단계와, 상기 기판 상에 선택적 희생층을 형성하는 제2 단계와, 상기 선택적 희생층 상에 채널층을 형성하는 제3단계와, 상기 채널층 상에 제1 채널보호용 희생층을 형성하는 제4 단계와, 상기 제1 채널보호용 희생층 상에 선택적 희생층을 형성하는 제5 단계를 포함하며, 상기 제3 단계 내지 제5 단계를 1회 이상 수행하여 다중의 채널층을 포함하는 나노쉬트 구조를 형성하는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트의 제조방법을 기술적 요지로 한다.
또한 본 발명은 기판을 준비하는 (가)단계와, 상기 기판 상에 선택적 희생층을 형성하는 (나)단계와, 상기 선택적 희생층 상에 채널층을 형성하는 (다)단계와, 상기 채널층 상에 제1 채널보호용 희생층을 형성하는 (라)단계와, 상기 제1 채널보호용 희생층 상에 선택적 희생층을 형성하는 (마)단계를 포함하며, 상기 (나) 단계 내지 (마)단계를 1회 이상 수행하여 다중의 채널층을 포함하는 나노쉬트 구조를 형성하고, 상기 다중의 채널층을 포함하는 나노쉬트를 선택적으로 식각하여 소스/드레인 전극을 형성시키는 (바)단계와, 상기 선택적 희생층을 제거하는 (사)단계와, 상기 제1 채널보호용 희생층을 제거하는 (아)단계와, 상기 제1 채널보호용 희생층을 제거한 직후에, 상기 채널층을 어라운딩 하는 high-k 유전체층을 형성하는 (자)단계 및 상기 채널층 및 high-k 유전체층을 어라운딩하는 게이트 전극을 형성하는 (차)단계를 포함하는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법을 또 다른 기술적 요지로 한다.
본 발명은 채널층과 선택적 희생층이 교대로 적층된 다중 나노쉬트 구조에 있어서, 상기 채널층과 선택적 희생층 사이에 채널보호용 희생층을 형성함으로써, 채널층의 변성과 손실을 방지하여 전류밀도의 저하를 방지하여 소자의 성능을 개선시키는 효과가 있다.
또한, 게이트 올 어라운드 소자의 제조 공정에 있어서, higk-k 유전체층을 형성하기 직전에 채널보호용 희생층을 제거함으로써, 채널층의 산화를 방지하여 전류밀도의 저하를 방지하면서, 기존의 채널층의 자연산화막 제거를 위한 공정이 필요없어, 채널층의 보존과 두께 제어가 용이하여 고품질의 소자를 제공할 수 있는 효과가 있다.
도 1 - 종래의 단일 나노쉬트(nanosheet) 채널 구조의 FET를 나타낸 모식도(a), 종래의 다중 나노쉬트(multi-nanosheet) 채널 구조의 FET를 나타낸 모식도(b).
도 2 - 종래의 게이트 올 어라운드(Gate All Around) InGaAs 다중 나노쉬트 채널 트랜지스터 제조용 에피 웨이퍼를 나타낸 모식도.
도 3 - 종래의 게이트 올 어라운드 InGaAs 다중 나노쉬트에서의 InP 희생층의 성장온도가 500℃인 경우의 투과전자현미경 사진을 나타낸 도(a), InP 희생층의 성장 온도가 660℃인 경우의 투과전자현미경 사진을 나타낸 도(b).
도 4 - 종래의 게이트 올 어라운드 InGaAs 다중 나노쉬트 채널 트랜지스터의 제조 공정을 대략적으로 나타낸 도.
도 5 - 종래의 게이트 올 어라운드 InGaAs 다중 나노쉬트 채널 트랜지스터 제조 공정에서, InP 희생층의 선택적 식각 후 InGaAs 채널층의 표면에 대한 투과전자현미경 사진(a)과 그 표면에서의 XPS 데이타를 측정한 도(b).
도 6 - 본 발명에 따른 채널층 보호를 위한 다중 나노쉬트의 제조방법에 대한 모식도.
도 7 - 본 발명에 따른 채널층 보호를 위한 다중 나노쉬트의 제조를 위한 실시예를 나타낸 모식도.
도 8 - 본 발명의 일실시예에 따라 InGaAs 채널층/InP 선택적 희생층 구조에 있어서, InGaAs 채널층 성장 후 InAlAs 채널보호용 희생층의 두께에 따른 투과전자 현미경 사진을 나타낸 도(a), 고분해능 단면 투과전자현미경 사진을 나타낸 도(b).
도 9 - 본 발명에 따른 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법에 대한 모식도.
본 발명은 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조공정에 있어서, 채널층을 보호하기 위한 다중 나노쉬트의 제조방법 및 이를 이용한 게이트 올 어라운드 소자의 제조방법에 관한 것이다.
특히 채널층과 선택적 희생층이 교대로 적층된 다중 나노쉬트 구조에 있어서, 상기 채널층과 선택적 희생층 사이에 채널보호용 희생층을 형성함으로써, 채널층의 변성과 손실을 방지하여 전류밀도의 저하를 방지하여 소자의 성능을 개선하도록 한 것이다.
또한, 게이트 올 어라운드 소자의 제조 공정에 있어서, higk-k 유전체층을 형성하기 직전에 채널보호용 희생층을 제거함으로써, 채널층의 산화를 방지하여 전류밀도의 저하를 방지하면서, 기존의 채널층의 자연산화막 제거를 위한 공정이 필요없어, 채널층의 보존과 두께 제어가 용이하여 고품질의 소자를 제공하는 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다. 도 6은 본 발명에 따른 채널층 보호를 위한 다중 나노쉬트의 제조방법에 대한 모식도이고, 도 7은 본 발명에 따른 채널층 보호를 위한 다중 나노쉬트의 제조를 위한 실시예를 나타낸 모식도이고, 도 8(a)는 본 발명의 일실시예에 따른 채널층 보호를 위한 다중 나노쉬트의 단면 투과전자현미경 사진을 나타낸 도이고, 도 8(b)는 본 발명의 일실시예에 따른 채널층 보호를 위한 다중 나노쉬트의 두께를 나타내는 고분해능 단면 투과전자현미경 사진을 나타낸 도이며, 도 9는 본 발명에 따른 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법에 대한 모식도이다.
도 6에 도시된 바와 같이 본 발명에 따른 채널층(300) 보호를 위한 다중 나노쉬트의 제조방법은, 기판(100)을 준비하는 제1 단계와, 상기 기판(100) 상에 선택적 희생층(200)을 형성하는 제2 단계와, 상기 선택적 희생층(200) 상에 채널층(300)을 형성하는 제3단계와, 상기 채널층(300) 상에 제1 채널보호용 희생층(400)을 형성하는 제4 단계와, 상기 제1 채널보호용 희생층(400) 상에 선택적 희생층(200)을 형성하는 제5 단계를 포함하며, 상기 제3 단계 내지 제5 단계를 1회 이상 수행하여 다중의 채널층(300)을 포함하는 나노쉬트 구조를 형성하는 것을 특징으로 한다.
즉, 본 발명에 따른 채널층(300) 보호를 위한 다중 나노쉬트는 기판(100) 상에 선택적 희생층(200)과 채널층(300)을 교대로 적층하여 형성되는 다중 나노쉬트(multi-nonosheet) 구조를 기반으로 하며, 상기 선택적 희생층(200)과 채널층(300) 사이에 채널보호용 희생층을 형성하는 것을 특징으로 한다.
본 발명에 따른 채널층(300) 보호를 위한 다중 나노쉬트를 제조하기 위해서는 먼저, 다중 나노쉬트 제조를 위한 기판(100)을 준비하여야 한다(제1단계, 도 6(a)).
상기 기판(100)은 소자 특히 반도체 소자를 제공하기 위한 무기 기판 또는 유기 기판을 포함하며, 경질 또는 플렉시블 기판이 사용될 수 있다. 예컨대 반도체 기판으로 실리콘, GaN, GaAs, SiC, AlN, BN, GaN, InP 등이 사용될 수 있으며, 절연기판으로 사파이어, 유리 및 Quartz 등이 사용될 수 있다. 본 발명의 일실시예로 InP(100) 기판이 사용되었다.
그리고 상기 기판(100) 상에 선택적 희생층(200)을 형성한다(제2단계, 도 6(c)).
상기 선택적 희생층(200)은 소자의 제조시 제거되어 게이트 전극(800)이 채널층(300)을 올 어라운드되는 구조로 형성되도록 한다. 본 발명의 일실시예로 상기 기판(100)과 선택적 희생층(200) 사이에 버퍼층(도 6(b))을 형성할 수 있으며, 상기 버퍼층으로 InAlAs, 상기 선택적 희생층(200)으로 InP가 사용되었으며, MOCVD 방법에 의해 형성될 수 있다.
그리고 상기 선택적 희생층(200) 상에 채널층(300)을 형성한다(제3단계, 도 6(e)). 본 발명의 일실시예로 상기 채널층(300)을 InxGa(1-x)As(0≤x＜1)를 사용할 수 있다.
그리고 상기 채널층(300) 상에 제1 채널보호용 희생층(400)을 형성하며(제4단계, 도 6(f)), 상기 선택적 희생층(200), 채널층(300)에 연속된 공정으로 MOCVD 방법에 의해 형성될 수 있다. 본 발명의 일실시예로 상기 제1 채널보호용 희생층(400)은, InyAl(1-y)As(0≤y≤1)를 사용할 수 있다.
즉, 상기 기판(100) 상에 순차적으로 선택적 희생층(200), 채널층(300), 제1 채널보호용 희생층(400), 선택적 희생층(200)의 구조를 갖는 나노쉬트(nanosheet)를 형성하고, 원하는 채널층(300)의 갯수에 따라 상기 제3단계 내지 제5단계를 1회이상 연속적으로 수행함으로써, 상기 기판(100) 상에 선택적 희생층(200), 채널층(300), 제1 채널보호용 희생층(400), 선택적 희생층(200), 제1 채널보호용 희생층(400), 채널층(300), 선택적 희생층(200)...의 구조가 교대로 형성된 멀티 나노쉬트(multi-nanosheet) 구조(도 6(g))를 형성한다.
일반적으로 게이트 올 어라운드 구조의 소자는, 채널층(300)과 선택적 희생층(200)이 교대로 형성되는 멀티 나노쉬트 구조를 형성한 후, 선택적 희생층(200)을 제거하고, 채널층(300)을 올 어라운드 하는 게이트를 형성하는 공정을 포함하여 제조되고 있다.
여기에서, 채널층(300)과 선택적 희생층(200)을 이루는 조성물 간의 교환에 의한 인터믹싱(intermixing) 현상에 의해 채널층(300)과 선택적 희생층(200)의 계면 붕괴 현상이 일어나, 채널층(300)의 표면 거칠기 증가, 조성 불균일, 두께 감소 등의 문제를 초래하여 전류밀도 저하에 따른 소자의 성능을 저하시키고 있다.
이와 같이 채널층(300)을 보호하기 위해 본 발명에서는 채널층(300)과 선택적 희생층(200) 사이에 채널보호용 희생층을 도입하고 있으며, 이러한 채널보호용 희생층은 상기 채널층(300)의 에피 성장을 유도하면서, 상기 선택적 희생층(200)과 상기 채널층(300) 사이의 구성 물질 간의 인터믹싱을 억제시키는 물질로 형성되게 된다.
또한, 상기 채널보호용 희생층은 상기 채널층(300)과 격자 정합을 이루는 물질을 사용하여, 상기 채널층(300)의 에피 성장을 유도할 수 있도록 한다. 상기 채널보호용 희생층의 두께는 0.3~수십nm 정도로 형성한다.
또한, 상기 채널보호용 희생층은 상기 채널층(300)과 격자 정합이 이루어지지 않은 경우에는 3nm 이하의 두께로 형성되도록 하여, 상기 채널층(300)의 에피 성장이 유도되도록 한다.
이러한 상기 채널층(300), 선택적 희생층(200) 및 채널보호용 희생층은 Ⅲ-Ⅴ족 반도체 물질로 형성될 수 있으며, 상기 채널층(300)은 InxGa(1-x)As(0≤x＜1) 물질로 이루어지고, 상기 선택적 희생층(200)은 InP 물질로 이루어지며, 상기 채널보호용 희생층은 InyAl(1-y)As(0≤y≤1) 물질로 이루어질 수 있다.
본 발명의 일실시예로 상기 채널보호용 희생층 InAlAs와 채널층(300) InGaAs 간의 격자 정합을 이루는 조성으로 In0.52Al0.48As, In0.53Ga0.47As이 사용되었다.
한편 상기 채널보호용 희생층은 상기 채널층(300) 상부와 상기 선택적 희생층(200) 하부에 형성되는 제1 채널보호용 희생층(도 6(f))(400)과, 상기 채널층(300) 하부와 상기 선택적 희생층(200) 상부에 형성되는 제2 채널보호용 희생층(도 6(d))(500)으로 형성될 수 있다. 즉, 상기 채널층(300)을 사이에 두고 상기 선택적 희생층(200) 하부에는 제1 채널보호용 희생층(400)이, 상기 선택적 희생층(200) 상부에는 제2 채널보호용 희생층(500)이 형성될 수 있다.
종래의 채널층(300)과 선택적 희생층(200)의 위, 아래 계면에서 조성물 간의 인터믹싱 현상이 발생하게 되며, 성장 온도 및 조성물 간 원자 반경 등의 차이에 의해 채널층(300) 위 계면과 아래 계면에서의 인터믹싱 정도가 차이가 나는 현상이 발생하게 된다.
예컨대, InGaAs 채널층(300) 사이에 InP 선택적 희생층(200)이 형성된 경우, InP 선택적 희생층(200)의 아래 계면에서의 인터믹싱 현상이 더욱 두드러지게 되므로, 이를 방지하기 위해 제1 채널보호용 희생층(400)만 형성할 수도 있으며, InP 선택적 희생층(200)의 위 계면에서의 인터믹싱 현상을 방지하기 위해서 제2 채널보호용 희생층(500)을 형성할 수도 있다.
즉, 제1 채널보호용 희생층(400)과 제2 채널보호용 희생층(500)은 채널층(300) 및 선택적 희생층(200)의 조성물에 따라 또는 인터믹싱 현상의 정도에 따라 선택적으로 구현할 수 있으며, 계면에서의 인터믹싱 현상을 완전히 방지하고, 후술할 소자 제조공정에서의 채널층(300)에의 자연산화막 형성을 최소화하기 위해 제1 채널보호용 희생층(400)과 제2 채널보호용 희생층(500)을 모두 구현하는 것이 바람직하다.
여기에서, 상기 채널보호용 희생층은 InyAl(1-y)As(0≤y≤1) 물질로 형성되되, 상기 제1 채널보호용 희생층(400)은 상기 제2 채널보호용 희생층(500)과 동종 또는 이종의 물질로 형성될 수 있으며, 상기 제1 채널보호용 희생층(400)과 제2 채널보호용 희생층(500)은 In 조성이 동일하거나 또는 서로 다르게 형성될 수 있다.
이는 상술한 바와 같이 채널층(300) 및 선택적 희생층(200)의 조성물에 따라 인터믹싱 현상의 제어와 채널층(300)의 에피 성장 유도를 위해서 제1 채널보호용 희생층(400)과 제2 채널보호용 희생층(500)은 서로 다른 물질로 형성될 수도 있다.
도 7은 본 발명에 따른 채널층(300) 보호를 위한 다중 나노쉬트의 제조를 위한 실시예를 나타낸 것으로, InP(100) 기판(100) 상에 순차적으로 InP 선택적 희생층(200), InAlAs 제2 채널보호용 희생층(500), InGaAs 채널층(300), InAlAs 제1 채널보호용 희생층(400), InP 선택적 희생층(200)을 포함하는 다중 나노쉬트의 제조를 위한 것으로, MOCVD 공정에 의해 이루어진다.
도 7에 도시한 바와 같이, TMIn, PH3 가스를 동시에 흘려 InP 선택적 희생층(200)을 기판(100) 상에 성장시키고(Ⅰ블럭), PH3 가스를 차단하는 동시에 AsH3 가스, TMIn, TMAl 가스를 공급하여 InAlAs 제2 채널보호용 희생층(500)을 성장시킨다(Ⅱ 블럭).
그리고 TMIn과 AsH3 가스는 유지하고, TMAl 가스를 차단하는 동시에 TMGa 가스를 흘려 InGaAs 채널층(300)을 성장시키고(Ⅲ 블럭), TMIn과 AsH 가스는 유지하고, TMGa 가스를 차단하는 동시에 TMAl을 흘려 InAlAs 제1 채널보호용 희생층(400)을 성장한다(Ⅳ 블럭).
그리고 TMAl과 AsH3 가스를 차단하는 동시에 PH3 가스를 흘리고 TMIn을 유지하여 InP 선택적 희생층(200)을 성장한다. 상기 Ⅱ,Ⅲ, Ⅳ, Ⅴ의 과정을 반복하여 다중의 채널층(300)을 포함하는 다중 나노쉬트를 제조하였다.
도 8은 본 발명의 일실시예에 따라 InGaAs 채널층(300)/InP 선택적 희생층(200) 구조에 있어서, 도 8(a)는 InGaAs 채널층(300) 성장 후 InAlAs 채널보호용 희생층의 두께에 따른 단면 투과전자현미경 사진을 나타낸 것으로서, 도 8(b)는 보다 고분해능 단면 투과전자현미경 사진을 나타낸 것이다.
도 8(a)에서 (Ⅰ)번은 InAlAs 채널보호용 희생층을 미적용한 것으로서, InGaAs 채널층(300)과 InP 선택적 희생층(200) 간의 계면이 불분명한 것을 확인할 수 있었다. (Ⅱ)번은 InGaAs 채널층(300)과 InP 선택적 희생층(200) 사이에 InAlAs 제1 채널보호용 희생층(400)을 2초 성장시킨 것이고, (Ⅲ)번은 InAlAs 제1 채널보호용 희생층(400)을 4초 성장시킨 것이고, (Ⅳ)번은 InAlAs 제1 채널보호용 희생층(400)을 6초 성장시킨 것이다.
도 8(b)는 보다 고분해능 투과전자현미경 사진을 나타낸 것으로서, InAlAs 제1 채널보호용 희생층(400)의 두께가 두꺼울수록 InGaAs 채널층(300)과 InP 선택적 희생층(200) 사이에 더욱 샤프(sharp)한 계면이 관찰되었다.
이와 같이 본 발명에 따른 채널 보호를 위한 다중 나노쉬트 제조방법에 있어서, 채널보호용 희생층을 채널층(300)과 선택적 희생층(200) 사이에 도입함으로써, 채널층(300)과 선택적 희생층(200) 사이의 인터믹싱을 방지하여 채널층(300)의 변성과 손실을 방지하여 전류밀도의 저하를 방지하여 소자의 성능을 개선하도록 한다.
또한 본 발명에 따라 제공되는 다중 나노쉬트는 다중 채널층(300)이 포함되는 다양한 반도체 소자에 적용될 수 있다. 예컨대 MOSFET, Tunnel FET, NCFET, HEMT 등에 적용될 수 있다.
한편 본 발명의 또 다른 실시예로, 도 9에 도시한 바와 같이, 채널층(300) 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법에 관한 것으로서, 기판(100)을 준비하는 (가)단계와, 상기 기판(100) 상에 선택적 희생층(200)을 형성하는 (나)단계와, 상기 선택적 희생층(200) 상에 채널층(300)을 형성하는 (다)단계와, 상기 채널층(300) 상에 제1 채널보호용 희생층(400)을 형성하는 (라)단계와, 상기 제1 채널보호용 희생층(400) 상에 선택적 희생층(200)을 형성하는 (마)단계를 포함하며, 상기 (나) 단계 내지 (마)단계를 1회 이상 수행하여 다중의 채널층(300)을 포함하는 나노쉬트 구조를 형성하고, 상기 다중의 채널층(300)을 포함하는 나노쉬트를 선택적으로 식각하여 소스/드레인 전극(600)을 형성시키는 (바)단계와, 상기 선택적 희생층(200)을 제거하는 (사)단계와, 상기 제1 채널보호용 희생층(400)을 제거하는 (아)단계와, 상기 제1 채널보호용 희생층(400)을 제거한 직후에, 상기 채널층(300)을 어라운딩 하는 high-k 유전체층(700)을 형성하는 (자)단계 및 상기 채널층(300) 및 high-k 유전체층(700)을 어라운딩하는 게이트 전극(800)을 형성하는 (차)단계를 포함하는 것을 특징으로 한다.
상기 다중의 채널층(300)을 포함하는 나노쉬트 구조를 형성하는 것은 상기의 실시예와 동일하며((가)단계~(마)단계)(도 9(a)), 상기 다중의 채널층(300)을 포함하는 나노쉬트를 선택적으로 식각한 영역에 소스/드레인 전극(600)을 형성한다((바)단계). 상기 다중 나노쉬트의 선택적 식각을 위해 마스킹 공정에 의해 상기 다중 나노쉬트 상부의 일부 영역에 SiO2 막을 증착한다(도 9(b)). 상기 SiO2 막을 마스크로 하여 상기 다중 나노쉬트를 식각하여 소스/드레인 전극(600) 형성을 위한 재성장 영역을 형성한다(도 9(c)).
상기 재성장 영역에 n+In(Ga)As 소스/드레인 층을 상기 재성장 영역에 성장시키고, 소스/드레인 전극(600)을 증착하고, 상기 SiO2 막을 제거한다(도 9(d)).
그리고 상기 선택적 희생층(200)을 습식 식각 공정에 의해 제거한다((사)단계, 도 9(e)). 상기 선택적 희생층(200)으로 InP를 사용한 경우, InAlAs 채널보호용 희생층은 식각하지 않고, InP 선택적 희생층(200)만을 식각하기 위하여, InP 선택적 희생층(200)의 InAlAs 채널보호용 희생층에 대한 식각 선택비가 대략 85:1 정도를 만족하도록, 인산:염산:아세트산=1:1:2의 식각액을 이용하여 식각 공정을 진행한다.
상기 선택적 희생층(200)을 제거하더라도, 채널보호용 희생층에 의해 채널층(300)의 산화를 방지하게 된다. 즉, 기존에는 선택적 희생층(200)의 제거시 채널층(300)이 공기중에 그대로 노출되어 채널층(300)에 자연산화막이 생성되었고, 이를 제거하기 위한 산화막 제거 공정이 이루어지게 되어 공정의 번거로움과, 산화막 제거 공정을 통해 채널층(300)의 손실(약 60%)을 초래하였으며, 채널층(300)의 두께 제어가 어려운 단점이 있었다.
이와 같이 본 발명에 따른 채널보호용 희생층은 채널층(300)이 산화되는 것을 방지하여, 별도의 산화막 제거 공정이 필요없으며, 이에 따른 채널층(300)의 손실이 없어 유효 채널층(300)의 두께 제어가 용이한 장점이 있다.
그리고 상기 제1 채널보호용 희생층(400)을 제거한다((아)단계, 도 9(f)). 상기 제1 채널보호용 희생층(400)을 제거하기 위해 H3PO4:HCl:DI water = 1:1:1의 식각액을 사용한다.
상기 채널보호용 희생층이 선택적 희생층(200) 위, 아래에 형성된 경우, 즉, 제1 채널보호용 희생층(400)과 제2 채널보호용 희생층(500)이 동시에 식각되게 된다.
상기 채널보호용 희생층을 제거한 직후에, 상기 채널층(300)을 어라운딩하는 high-k 유전체층(700)을 형성한다((자)단계, 도 9(g)). high-k 유전체층(700)으로는 Al2O3/HfO-TiN 물질을 사용한다. 즉, high-k 유전체층(700) 증착 공정 직전에 InAlAs 채널보호용 희생층을 제거함으로써, InGaAs 채널층(300)의 산화를 방지하여 손실을 억제하게 된다.
그리고, 상기 채널층(300) 및 high-k 유전체층(700)을 어라운딩하는 게이트 전극(800)을 형성하여, 본 발명에 따른 게이트 올 어라운드 소자를 완성하게 된다((차)단계, 도 9(h)).
이와 같이, 본 발명은 채널층 보호를 위한 다중 나노쉬트를 이용하여 게이트 올 어라운도 소자를 제공함으로써, 채널보호용 희생층에 의해 채널층의 산화를 방지하여 산화막 제거와 같은 번거로운 공정을 줄였으며, 산화막 제거에 따른 채널층의 손실을 최소화하여 전류밀도의 저하의 방지하고, 채널층의 두께 제어가 용이하여 고품질의 소자를 제공하게 된다.
** This invention was supported by Samsung Research Funding & Incubation Center of Samsung Electronics under Project Number SRFC-TA1703-08.
100 : 기판 200 : 선택적 희생층
300 : 채널층 400 : 제1 채널보호용 희생층
500 : 제2 채널보호용 희생층 600 : 소스/드레인 전극
700 : high-k 유전체층 800 : 게이트 전극

Claims (18)

  1. 기판을 준비하는 제1 단계;
    상기 기판 상에 선택적 희생층을 형성하는 제2 단계;
    상기 선택적 희생층 상에 채널층을 형성하는 제3단계;
    상기 채널층 상에 제1 채널보호용 희생층을 형성하는 제4 단계;
    상기 제1 채널보호용 희생층 상에 선택적 희생층을 형성하는 제5 단계;를 포함하며,
    상기 제3 단계 내지 제5 단계를 복수회 수행하여 다중의 채널층을 포함하는 나노쉬트 구조를 형성하는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트의 제조방법.
  2. 제1 항에 있어서, 상기 채널보호용 희생층은,
    상기 채널층의 에피 성장을 유도하면서, 상기 선택적 희생층과 상기 채널층의 구성 물질 간의 인터믹싱(intermixing)을 억제시키는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트의 제조방법.
  3. 제2 항에 있어서, 상기 채널보호용 희생층은,
    상기 채널층과 격자 정합을 이루는 물질을 사용하는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트의 제조방법.
  4. 제2 항에 있어서, 상기 채널보호용 희생층은,
    상기 채널층과 격자 정합이 이루어지지 않은 경우에는 3nm 이하의 두께로 형성되는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트의 제조방법.
  5. 제1 항에 있어서, 상기 채널층, 선택적 희생층 및 채널보호용 희생층은,
    Ⅲ-Ⅴ족 반도체 물질로 형성된 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트의 제조방법.
  6. 제5 항에 있어서, 상기 채널층은 InxGa(1-x)As(0≤x＜1) 물질로 이루어지고,
    상기 선택적 희생층은 InP 물질로 이루어지며,
    상기 채널보호용 희생층은 InyAl(1-y)As(0≤y≤1) 물질로 이루어진 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트의 제조방법.
  7. 제1 항에 있어서, 상기 제2 단계의 상기 선택적 희생층 상에 제2 채널보호용 희생층을 형성하고, 그 상부에 상기 채널층을 형성하는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트의 제조방법.
  8. 제7 항에 있어서, 상기 제2 채널보호용 희생층은,
    상기 제1 채널보호용 희생층과 동종 또는 이종의 물질인 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트의 제조방법.
  9. 제8 항에 있어서, 상기 채널층은 InxGa(1-x)As(0≤x＜1) 물질로 이루어지고,
    상기 선택적 희생층은 InP 물질로 이루어지며,
    상기 채널보호용 희생층은 InyAl(1-y)As(0≤y≤1) 물질로 이루어지되, 상기 제1 채널보호용 희생층과 제2 채널보호용 희생층은 In 조성이 동일하거나 또는 서로 다른 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트의 제조방법.
  10. 기판을 준비하는 (가)단계;
    상기 기판 상에 선택적 희생층을 형성하는 (나)단계;
    상기 선택적 희생층 상에 채널층을 형성하는 (다)단계;
    상기 채널층 상에 제1 채널보호용 희생층을 형성하는 (라)단계;
    상기 제1 채널보호용 희생층 상에 선택적 희생층을 형성하는 (마)단계;를 포함하며,
    상기 (다) 단계 내지 (마)단계를 복수회 수행하여 다중의 채널층을 포함하는 나노쉬트 구조를 형성하고,
    상기 다중의 채널층을 포함하는 나노쉬트를 선택적으로 식각하여 소스/드레인 전극을 형성시키는 (바)단계;
    상기 선택적 희생층을 제거하는 (사)단계;
    상기 제1 채널보호용 희생층을 제거하는 (아)단계;
    상기 제1 채널보호용 희생층을 제거한 직후에, 상기 채널층을 어라운딩 하는 high-k 유전체층을 형성하는 (자)단계; 및
    상기 채널층 및 high-k 유전체층을 어라운딩하는 게이트 전극을 형성하는 (차)단계;를 포함하는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법.
  11. 제10 항에 있어서, 상기 채널보호용 희생층은,
    상기 채널층의 에피 성장을 유도하면서, 상기 선택적 희생층과 상기 채널층의 구성 물질 간의 인터믹싱(intermixing)을 억제시키는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법.
  12. 제11 항에 있어서, 상기 채널보호용 희생층은,
    상기 채널층과 격자 정합을 이루는 물질을 사용하는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법.
  13. 제11 항에 있어서, 상기 채널보호용 희생층은,
    상기 채널층과 격자 정합이 이루어지지 않은 경우에는 3nm 이하의 두께로 형성되는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법.
  14. 제10 항에 있어서, 상기 채널층, 선택적 희생층 및 채널보호용 희생층은,
    Ⅲ-Ⅴ족 반도체 물질로 형성된 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법.
  15. 제14 항에 있어서, 상기 채널층은 InxGa(1-x)As(0≤x＜1) 물질로 이루어지고,
    상기 선택적 희생층은 InP 물질로 이루어지며,
    상기 채널보호용 희생층은 InyAl(1-y)As(0≤y≤1) 물질로 이루어진 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법.
  16. 제10 항에 있어서, 상기 (나) 단계의 상기 선택적 희생층 상에 제2 채널보호용 희생층을 형성하고, 그 상부에 상기 채널층을 형성하는 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법.
  17. 제16 항에 있어서, 상기 제2 채널보호용 희생층은,
    상기 제1 채널보호용 희생층과 동종 또는 이종의 물질인 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법.
  18. 제17 항에 있어서, 상기 채널층은 InxGa(1-x)As(0≤x＜1) 물질로 이루어지고,
    상기 선택적 희생층은 InP 물질로 이루어지며,
    상기 채널보호용 희생층은 InyAl(1-y)As(0≤y≤1) 물질로 이루어지되, 상기 제1 채널보호용 희생층과 제2 채널보호용 희생층은 In 조성이 동일하거나 또는 서로 다른 것을 특징으로 하는 채널층 보호를 위한 다중 나노쉬트를 이용한 게이트 올 어라운드 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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WO2023196717A1 (en) * 2022-04-05 2023-10-12 Tokyo Electron Limited Lateral etching of silicon
US12002683B2 (en) 2022-04-05 2024-06-04 Tokyo Electron Limited Lateral etching of silicon

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