KR20220016179A - 스위칭 회로 - Google Patents
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Abstract
스위칭 회로가 제공된다. 스위칭 회로는 제1 스테이지, 제2 스테이지, 디커플링 인덕터, 디커플링 커패시터, 및 제1 스테이지과 제2 스테이지 사이에 연결된 반도체 스위치를 포함한다. 제1 스테이지는 제1 버스에 연결되도록 구성된다. 제2 스테이지는 제2 버스에 연결되도록 구성된다. 디커플링 인덕터는 제2 스테이지에 연결되고, 디커플링 커패시터는 제1 스테이지에 연결된다. 반도체 스위치는 제1 스테이지에서 수신되는 제1 전류를 제2 스테이지로 공급되는 제2 전류로 변환하도록 제어되게 구성된다.
Description
본 발명의 분야는 일반적으로 스위칭 회로에 관한 것으로, 더 구체적으로는 병렬 스위칭 회로의 위상 레그용 스위칭 회로에 관한 것이다.
대부분의 알려진 변환기 회로는 제1 버스와 제2 버스 사이, 또는 입력 버스와 출력 버스 사이에 병렬로 연결된 다중 스위칭 회로를 포함한다. 스위칭 회로는 일반적으로 예를 들어, 직류(DC)에서 교류(AC)로, DC에서 DC로, 또는 AC에서 DC로의 변환을 생성하는 방식으로 제어된다. 병렬인 다중 스위칭 회로 또는 "위상 레그(phase leg)"를 포함하는 것은, 일반적으로 예를 들어 변환기 또는 스위칭 회로가 구현되는 기타 장치의 전체 전력 용량을 증가시킨다.
스위칭 회로의 적어도 2개의 공지된 구현예, 즉, 병렬 장치(device-in-parallel) 및 병렬 변환기(converter-in-parallel)가 존재한다. 병렬 장치 회로에서, 스위칭 장치 자체(예를 들어, 전력 MOSFET(metal-oxide semiconductor field-effect transistor))는 제1 버스와 제2 버스 사이에 병렬로 연결되고, 스위칭 장치는 공통 게이트 드라이버 또는 게이트 드라이버 회로에 의해 제어된다. 병렬 변환기 회로에서, 스위칭 장치는 변환기 회로 내에 통합되고, 다수의 변환기 회로가 제1 버스와 제2 버스 사이에 병렬로 연결된다. 그러면 각 병렬 변환기는 예를 들어, 피드백 루프를 기반으로 독립적으로 작동된다. 일반적으로 일부 알려진 스위칭 회로는 시스템에서 고려되는 소정의 메트릭(예를 들어, 동적 전류 분배(dynamic current sharing), 제어 복잡성 및 비용, 기생, 병렬 장치 간의 순환 전류, 전력 감소, 확장성 및 외부 회로에 대한 노이즈의 기여)에서 충분히 수행된다. 위에 언급한 메트릭 중 적어도 일부를 개선하는 변환기 회로의 위상 레그용 스위칭 회로를 구비하는 것이 바람직할 것이다.
일 측면에서, 스위칭 회로가 제공된다. 스위칭 회로는 제1 스테이지, 제2 스테이지, 디커플링 인덕터, 디커플링 커패시터, 및 제1 스테이지와 제2 스테이지 사이에 연결된 반도체 스위치를 포함한다. 제1 스테이지는 제1 버스에 연결되도록 구성된다. 제2 스테이지는 제2 버스에 연결되도록 구성된다. 디커플링 인덕터는 제2 스테이지에 연결되고, 디커플링 커패시터는 제1 스테이지에 연결된다. 반도체 스위치는 제1 스테이지에서 수신되는 제1 전류를 제2 스테이지로 공급되는 제2 전류로 변환하도록 제어되게 구성된다.
다른 측면에서, 병렬 스위칭 회로가 제공된다. 병렬 스위칭 회로는 제1 버스, 제2 버스, 및 제1 버스와 제2 버스 사이에 각각 연결된 복수의 위상 레그를 포함한다. 제1 버스는 제1 전류를 공급하도록 구성되고, 제2 버스는 제2 전류를 수신하도록 구성된다. 복수의 위상 레그 각각은 제2 전류에 공급된 총 전류의 분배분(share)을 전도(conduct)하도록 구성된 스위칭 회로를 포함한다. 스위칭 회로는 디커플링 커패시터, 디커플링 인덕터, 및 제1 버스와 제2 버스 사이에 연결된 반도체 스위치를 포함한다. 디커플링 커패시터는 제1 버스에 연결된다. 디커플링 인덕터는 반도체 스위치와 제2 버스 사이에 직렬로 연결된다. 반도체 스위치는 제1 전류를 제2 전류로 변환하도록 제어되게 구성된다.
본 개시의 이러한 및 다른 특징, 측면, 및 이점은 첨부 도면을 참조하여 다음의 상세한 설명을 읽을 때 더 잘 이해될 것이며 도면에서 동일한 문자는 도면 전체에 걸쳐 동일한 부분을 나타낸다.
도 1은 예시적인 병렬 스위칭 회로의 개략적인 블록도이다.
도 2는 도 1에 도시된 병렬 스위칭 회로에서 사용하기 위한 병렬 스위칭 회로의 개략도이다.
달리 표시되지 않는 한, 본 명세서에 제공된 도면은 본 개시내용의 실시예의 특징을 예시하기 위한 것이다. 이러한 특징은 본 개시내용의 하나 이상의 실시예를 포함하는 매우 다양한 시스템에 적용될 수 있는 것으로 믿어진다. 이와 같이, 도면은 본 명세서에 개시된 실시예의 실시에 필요한 것으로 당업자에게 알려진 모든 통상적인 특징을 포함하기 위한 것은 아니다.
도 1은 예시적인 병렬 스위칭 회로의 개략적인 블록도이다.
도 2는 도 1에 도시된 병렬 스위칭 회로에서 사용하기 위한 병렬 스위칭 회로의 개략도이다.
달리 표시되지 않는 한, 본 명세서에 제공된 도면은 본 개시내용의 실시예의 특징을 예시하기 위한 것이다. 이러한 특징은 본 개시내용의 하나 이상의 실시예를 포함하는 매우 다양한 시스템에 적용될 수 있는 것으로 믿어진다. 이와 같이, 도면은 본 명세서에 개시된 실시예의 실시에 필요한 것으로 당업자에게 알려진 모든 통상적인 특징을 포함하기 위한 것은 아니다.
다음의 명세서 및 청구범위에서, 다음 의미를 갖는 다수의 용어가 참조된다.
단수 형태 관사("a", "an" 및 "the")는 문맥이 명백하게 달리 지시하지 않는 한 복수형의 참조를 포함한다.
"선택적" 또는 "선택적으로"는 이후에 설명된 이벤트 또는 상황이 발생할 수도 있고 발생하지 않을 수도 있음을 의미하고, 설명은 이벤트가 발생하는 경우 및 이벤트가 발생하지 않는 경우를 포함한다는 것을 의미한다.
명세서 및 청구범위 전반에 걸쳐 본 명세서에서 사용되는 근사 언어는 관련된 기본 기능의 변경을 초래하지 않으면서 허용 가능하게 변할 수 있는 임의의 양적 표현을 수정하는 데 적용될 수 있다. 따라서, "약", "대략" 및 "실질적으로"와 같은 용어(들)에 의해 수정된 값은 지정된 정확한 값으로 제한되지 않는다. 적어도 일부 경우에, 근사 언어는 값을 측정하기 위한 도구의 정밀도에 대응할 수 있다. 여기 및 명세서 및 청구범위 전반에 걸쳐, 범위 제한이 연결되고/되거나 상호 교환될 수 있고, 문맥이나 언어가 달리 나타내지 않는 한 그러한 범위는 식별되고 그 안에 포함된 모든 하위 범위를 포함한다.
일부 실시예는 하나 이상의 전자 프로세싱 또는 컴퓨팅 장치의 사용을 포함한다. 본 명세서에 사용된 바와 같이, "프로세서" 및 "컴퓨터"라는 용어 및 관련 용어, 예를 들어, "처리 장치", "컴퓨팅 장치" 및 "제어기"는 당업계에서 컴퓨터로 지칭되는 집적 회로에만 제한되지 않으며, 넓게는 프로세서, 처리 장치, 컨트롤러, 범용 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 마이크로컨트롤러, 마이크로컴퓨터, 프로그래머블 로직 컨트롤러(PLC), RISC(reduced instruction set computer) 프로세서, FPGA(Field Programmable Gate Array), DSP(Digital Signal Processing) 장치, ASIC(Application Specific Integrated Circuit) 및 본 명세서에 설명된 기능을 실행할 수 있는 기타 프로그램 가능 회로 또는 처리 장치를 지칭하고, 이들 용어는 본 명세서에서 상호 교환적으로 사용된다. 위의 실시예는 예시일 뿐이며, 프로세서, 처리 장치 및 관련 용어의 정의 또는 의미를 어떤 식으로든 제한하려는 것이 아니다.
본 명세서에 설명된 실시예에서, 메모리는 플래시 메모리, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 소거 가능한 프로그래밍 가능 읽기 전용 메모리(EPROM), 전기적으로 소거 가능한 프로그래밍 가능 읽기 전용 메모리(EEPROM) 및 비휘발성 RAM(NVRAM)과 같은 비일시적 컴퓨터 판독 가능 매체를 포함할 수 있지만 이에 한정되는 것은 아니다. 본 명세서에 사용된 바와 같이, "비일시적 컴퓨터 판독 가능 매체"라는 용어는, 휘발성 및 비휘발성 매체를 포함하나 이에 제한되지 않는 비일시적 컴퓨터 저장 장치를 포함하나, 이에 제한되지 않는 모든 유형적 컴퓨터 판독 가능 매체 및 이동식 및 비이동식 매체(예컨대, 펌웨어, 물리적 및 가상 저장소, CD-ROM, DVD) 및 네트워크나 인터넷과 같은 기타 디지털 소스, 아직 개발되지 않은 디지털 수단을 나타내는 것을 의도하나, 유일한 예외는 일시적인 전파 신호이다. 대안적으로, 플로피 디스크, 컴팩트 디스크 - 컴퓨터 판독 가능 명령어, 데이터 구조, 프로그램 모듈 및 하위 모듈 또는 기타 데이터와 같은 정보의 단기 및 장기 저장을 위한 어떠한 방법이나 기술로 구현된 읽기 전용 메모리(CD-ROM), 광자기 디스크(MOD), 디지털 다목적 디스크(DVD) 또는 모든 임의의 다른 컴퓨터 기반 장치가 사용될 수 있다. 따라서, 본 명세서에 설명된 방법은 비일시적 컴퓨터 판독 가능 매체에 구현된 실행 가능한 명령어, 예를 들어 "소프트웨어" 및 "펌웨어"로서 인코딩될 수 있다. 또한, 본 명세서에서 사용된 "소프트웨어" 및 "펌웨어"라는 용어는 상호 교환 가능하며, 개인용 컴퓨터, 워크스테이션, 클라이언트 및 서버에서 실행하기 위해 메모리에 저장된 임의의 컴퓨터 프로그램을 포함한다. 이러한 명령어는 프로세서에 의해 실행될 때, 프로세서로 하여금 본 명세서에 설명된 방법의 적어도 일부를 수행하게 한다. 또한, 본 명세서에 사용된 바와 같이, "실시간"이라는 용어는 연관된 이벤트가 발생한 시간, 사전 결정된 데이터를 측정 및 수집하는 시간, 데이터를 처리하는 시간 및 이벤트 및 환경에 대한 시스템 응답의 시간 중 적어도 하나를 의미한다. 본 명세서에 설명된 실시예에서, 이러한 활동 및 이벤트는 실질적으로 즉각적으로 발생한다.
본 개시내용의 실시예는, 예를 들어 병렬 스위칭 회로 또는 변환기에서 위상 레그를 위한 스위칭 회로에 관한 것이다. 본 명세서에 설명된 스위칭 회로는, 예를 들어 DC 버스와 AC 버스 사이 또는 2개의 DC 버스 사이에서와 같이, 제1 버스와 제2 버스 사이에서 병렬화될 수 있는 완전히 디커플링된 위상 레그를 제공한다. 본 명세서에 설명된 스위칭 회로의 적어도 일부 실시예는, 예를 들어, 제2 스테이지에서 고주파 잡음을 필터링하기 위해 시간 경과에 따른 전류 출력을 안정화하기 위해 제2 스테이지에서 디커플링 인덕터를 포함한다. 본 명세서에 설명된 스위칭 회로의 적어도 일부 실시예는 시간 경과에 따른 전압 입력을 안정화하기 위해(예를 들어, 제1 스테이지에서 고주파 잡음을 필터링하기 위해) 제1 스테이지에서 디커플링 커패시터를 포함한다. 제1 및 제2 버스에서 완전히 디커플링되는 것은, 본 명세서에 기술된 완전히 디커플링된 위상 레그에 기초하여 복수의 스위칭 회로가 바람직한 레벨의 전류 분배를 제공하고 기생 및 순환 전류를 감소시키는 것을 가능하게 한다. 따라서, 이러한 스위칭 회로는 정격 감소(de-rating)되지 않는다. 본 명세서에 설명된 스위칭 회로의 적어도 일부 실시예는 병렬 스위칭 회로의 동일한 위치에 있는 각각의 스위치 장치를 위한 공통 게이트 드라이버를 포함한다. 스위치 장치는 예를 들어, 전력 반도체 스위치, 전력 MOSFET, 절연 게이트 바이폴라 트랜지스터(IGBT), 바이폴라 접합 트랜지스터(BJT), 또는 다른 적절한 스위칭 장치를 포함할 수 있다. 따라서 본 명세서에 설명된 스위칭 회로의 제어는 간단하고 비용 효율적이다. 본 명세서에 설명된 스위칭 회로의 실시예는 효율적이고 확장 가능하며, 예를 들어, 병렬 장치 또는 병렬 변환기 대안예에 비해 외부 회로에 거의 노이즈를 주지 않는다.
도 1은 예시적인 병렬 스위칭 회로(100)의 개략적인 블록도이다. 병렬 스위칭 회로(100)는 제1 버스(102) 및 제2 버스(104)를 포함한다. 병렬 스위칭 회로(100)는 제1 버스(102)와 제2 버스(104) 사이에 각각 병렬로 연결된 복수의 위상 레그(106)(즉, 병렬 위상 레그(106))를 포함한다. 제1 전류 또는 입력 전류는 제1 버스(102) 상에 공급되고, 제2 전류 또는 출력 전류는 제2 버스(104) 상의 위상 레그(106)로부터 수신되거나 또는 그 반대일 수 있다. 각 위상 레그는 제2 전류에 공급된 총 전류의 분배분(share)을 전도하도록 구성된 스위칭 회로(도시되지 않음)를 포함한다. 평형 병렬 스위칭 회로(balanced paralleled switching circuit)에서, 위상 레그(106)를 통해 전도된 각각의 전류의 분배분(share)은 실질적으로 동일하며, 예를 들어, 한 위상 레그(106)에서 다른 위상 레그로 ±2.5% 진폭(암페어) 이하이다. 위상 레그(106)를 통한 총 전류의 분포는 전류 분배(current sharing)로 지칭된다. 구성요소 간의 변동 또는 위상 레그(106)의 스위칭 타이밍, 순환 전류 또는 기생 전류는 위상 레그(106) 사이의 불균일한 전류 분배를 초래할 수 있으며, 이는 병렬 스위칭 회로(100)의 총 전력 용량의 정격 감소(de-rating)를 추가로 필요로 할 수 있다. 예를 들어, 각각 개별적으로 1.0 암페어에 대해 정격화된 2개의 위상 레그(106)를 갖는 병렬 스위칭 회로에 대해, 불균일한(uneven) 전류 분배의 경우, 병렬 스위칭 회로(100)에 대한 총 전류 정격은, 평형 병렬 스위칭 회로에서 2.0 암페어인 것과 달리 1.8 암페어일 수 있다. 본 명세서에 설명된 위상 레그(106)의 실시예는 위상 레그(106)의 동기식 제어로 인한 실질적으로 동일한 전류 분배, 디커플링 인덕터로 인한 각 위상 레그에 의한 안정적인 전류 전도, 및 순환 전류의 감소를 가능하게 한다.
특정 실시예에서, 제1 버스(102)는 포지티브 DC 라인(108) 및 네거티브 DC 라인(110)을 갖는 DC 버스를 포함한다. 이러한 실시예에서, 병렬 스위칭 회로(100)는 DC-DC 변환기(예를 들어, 부스트 또는 벅 변환기) 또는 DC-AC 변환기(예를 들어 인버터)로서의 기능을 할 수 있다. DC-DC 애플리케이션에서, 병렬 스위칭 회로(100)는 예를 들어, 태양광 어레이와 같은 재생 가능한 소스로부터 배터리와 같은 에너지 저장 장치로 DC 전력을 공급하기 위해 DC 전압을 승압 또는 강압할 수 있다. DC-AC 애플리케이션에서, 병렬 스위칭 회로(100)는 예를 들어, 배터리 또는 광전지 어레이로부터의 DC 전력을 AC 부하(예를 들어, 모터 또는 AC 유틸리티 그리드)에 공급하기에 충분한 AC 전력으로 변환할 수 있다.
특정 실시예에서, 병렬 스위칭 회로(100)는 제1 버스(102) 양단(예를 들어, 포지티브 DC 라인(108) 및 네거티브 DC 라인(110) 양단)에 연결된 에너지 저장 커패시터(112)를 포함한다. 주어진 애플리케이션에 대해 충분한 전력 용량을 제공하기 위해 애플리케이션마다 에너지 저장 커패시터(112)의 정전용량 값이 변한다. 예를 들어, 일 실시예에서, 에너지 저장 커패시터(112)는 100 마이크로패럿 내지 100 밀리패럿 범위의 결합 커패시턴스를 갖는 하나 이상의 커패시터를 포함한다. 일반적으로, 고전력 애플리케이션은 더 큰 에너지 저장 정전용량을 사용한다. 에너지 저장 커패시터(112)는 병렬 스위칭 회로(100)의 스위칭 주파수 주변의 작동 주파수 범위 또는 "정격" 주파수를 가져야 한다. 예를 들어, 병렬 스위칭 회로(100)는 1킬로헤르츠(KHz)에서 100KHz 범위의 스위칭 주파수를 이용할 수 있고, 따라서 에너지 저장 커패시터(112)는 적어도 1KHz 내지 100KHz의 주파수 범위에서 동작하도록 정격화되어야 한다.
특정 실시예에서, 제2 버스(104)는 예를 들어, DC-DC 애플리케이션을 위한 DC 출력 버스이다. 대안적인 실시예에서, 제2 버스(104)는 예를 들어 모터, 전기 그리드, 또는 임의의 다른 적절한 AC 부하와 같은 부하에 AC 전력을 공급하는 AC 라인이다. 이러한 특정 실시예에서, 병렬 스위칭 회로(100)는 제2 버스(104)와 직렬로 연결된 라인 필터 인덕터(114)를 더 포함한다. 라인 필터 인덕터(114)는 일반적으로, 병렬 스위칭 회로(100)에 의해 부하에 제공되는 고조파를 최소화하도록 구성된 큰 인덕턴스이며, 주어진 애플리케이션에 대한 전력 처리량에 기초하여 선택된다. 예를 들어, 특정 실시예에서, 라인 필터 인덕터(114)는 1 마이크로헨리 내지 100 마이크로헨리 범위의 인덕턴스를 갖는다.
특정 실시예에서, 병렬 스위칭 회로(100)는 제2 버스(104)에 연결되고 제2 버스(104)를 통해 전도된 제2 전류의 진폭을 검출하도록 구성된 전류 센서(116)를 포함한다. 특정 실시예에서, 전류 센서(116)는 병렬 스위칭 회로(100)를 통해 전도된 총 전류의 제어를 가능하게 하는 디지털 신호 프로세서(DSP)(118) 또는 다른 적절한 처리 장치에 전류 측정치를 제공한다.
위상 레그(106) 각각은 디커플링 커패시터, 하나 이상의 반도체 스위치, 및 디커플링 인덕터(미도시)를 포함한다. 도 2는 도 1에 도시된 병렬 스위칭 회로(100)의 위상 레그(106)에서 사용하기 위한 병렬 스위칭 회로(200)의 개략도이다. 각각의 스위칭 회로(200)는 제1 버스(102)에 연결된 제1 스테이지(202) 및 제2 버스(104)에 연결된 제2 스테이지(204)를 포함한다. 스위칭 회로(200)는 디커플링 커패시터(206) 및 디커플링 인덕터(208)를 포함한다. 디커플링 커패시터(206)는 제1 스테이지(202)에 또는 그 양단 연결되어, 제1 버스(102)의 네거티브 DC 라인(108) 및 네거티브 DC 라인(110) 양단에 연결된다. 디커플링 인덕터(208)는 제2 스테이지(204)에, 보다 구체적으로는, 제2 스테이지(204)와 직렬로 연결된다.
일반적으로, 스위칭 회로(200)는 제1 스테이지(202)와 제2 스테이지(204) 사이, 따라서 제1 버스(102)와 제2 버스(104) 사이에 연결된 적어도 하나의 반도체 스위치를 포함한다. 반도체 스위치는 예를 들어, 하나 이상의 전력 MOSFET, IGBT, 또는 BJT로 구현될 수 있다. 도 2에 도시된 바와 같이, 스위칭 회로(200)는 제1 반도체 스위치(210) 및 제2 반도체 스위치(212)를 포함하며, 각각은 제1 스테이지(202)와 제2 스테이지(204) 사이에 연결된다. 더 구체적으로, 제1 반도체 스위치(210)는 네거티브 DC 라인(110)과 중간점 노드(214) 사이에 연결되고(제1 반도체 스위치(210)와 제2 반도체 스위치(212) 사이에 배치됨), 제2 반도체 스위치(212)는 네거티브 DC 라인(110)과 중간점 노드(214) 사이에 연결된다. 제1 반도체 스위치(210)와 제2 반도체 스위치(212)는 제1 스테이지(202)에서 수신되는 제1 전류를 제2 스테이지(204) 및 제2 버스(104)에 공급되는 제2 전류로 변환하도록 제어된다.
스위칭 회로(200)의 제1 반도체 스위치(210) 및 제2 반도체 스위치(212)와 같은 반도체 스위치는 일반적으로, 선택된 주파수에서 동작 또는 정류되어 제1 스테이지(202)의 제1 전류를 제2 스테이지의 제2 전류로 바람직하게 변환한다. 유사하게, 적어도 병렬 스위칭 회로(100)가 DC-AC 변환기인 실시예에서, 제1 반도체 스위치(210) 및 제2 반도체 스위치(212)는 교대로 조정되거나 정류되고 하나가 개방되어 있는 동안 다른 하나가 폐쇄되어 제2 스테이지(204)에서 교류 극성 신호, 즉 AC 신호를 생성한다. 일반적으로, 반도체 스위치의 고주파 스위칭은 더 높은 품질의 출력 신호를 생성할 수 있지만 노이즈와 순환 전류의 양을 증가시킨다. 따라서 병렬 장치 또는 병렬 변환기 대안예와 같은 많은 알려진 스위칭 회로는 (반도체 장치 자체의 물리적 한계를 넘는) 스위칭 주파수를 제한하여 노이즈를 억제하고 순환 전류의 영향을 줄인다. 본 명세서에 설명된 스위칭 회로(200)의 실시예에서, 디커플링 인덕터(208) 및 디커플링 커패시터(206)를 제공하는 것은, 기여 노이즈를 로컬에서 억제하고 병렬 스위칭 회로(100)에 대한 기생 또는 순환 전류를 억제함으로써, 높은 스위칭 주파수가 더 크게 활용될 수 있게 한다. 예를 들어, 적어도 일부 실시예에서, 제1 반도체 스위치(210) 및 제2 반도체 스위치(212)는 200KHz 이상의 스위칭 주파수에서 정류된다. 대안적인 실시예에서, 병렬 스위칭 회로(100)에 대해 허용되는 경우, 제1 반도체 스위치(210) 및 제2 반도체 스위치(212)는 1KHz 내지 100KHz 범위의 스위칭 주파수에서 정류된다. 다른 실시예에서, 제1 반도체 스위치(210) 및 제2 반도체 스위치(212)는 1KHz 내지 10KHz 범위의 스위칭 주파수에서 정류된다.
적어도 일부 실시예에서, 병렬 스위칭 회로(100)는 각 위상 레그(106)의 제1 및 제2 반도체 스위치(210 및 212)에 각각 연결된 게이트 드라이버 회로(216 및 218)를 포함한다. 게이트 드라이버 회로(216 및 218)는 제1 및 제1 반도체 스위치(210, 212)의 제어를 동기화하도록 독립적으로 제어된다. 게이트 드라이버 회로(216)는 각 위상 레그(106)에 연결되고 각 위상 레그(106)에서 제1 반도체 스위치(210)를 제어하도록 구성된다. 마찬가지로, 게이트 드라이버 회로(218)는 각 위상 레그(106)에 연결되고, 위상 레그(106)에 제2 반도체 스위치(212)를 제어하도록 구성된다. 적어도 일부 실시예에서, 병렬 스위칭 회로(100)는 게이트 드라이버 회로(216, 218)를 제어하기 위한 DSP(118)(도 1에 도시됨), 및 위상 레그(106)의 반도체 스위치를 포함한다. 보다 구체적으로, DSP(118)는 각 스위칭 회로(200)의 각각의 반도체 스위치를 한 각각의 게이트 드라이버 회로에 연결되고 제1 전류를 제2 전류로(예를 들어, DC에서 AC로 또는 DC에서 DC로) 변환하도록 상보적인 방식으로 각각의 게이트 드라이버 회로를 동기식 제어하도록 구성된다. 게이트 드라이버 회로(216, 218)를 제어하고 이에 따라 각 위상 레그(106)의 제1 반도체 스위치(210) 및 제2 반도체 스위치(212)를 제어함에 있어서, DSP(118)는 병렬 스위칭 회로(100)를 통한 총 전류의 실질적으로 동일한 분배분(share)이 각 스위칭 회로(200)를 통해 전도될 수 있게 한다. 각 스위칭 회로(200) 사이의 반도체 스위치의 정류의 동기식 제어는 예를 들어, 게이트 드라이버 회로(216)에 의한 각 스위칭 회로(200)의 제1 반도체 스위치(210)의 동시 정류를 포함한다. 마찬가지로, 동기식 제어는 각 스위칭 회로(200)의 제1 반도체 스위치(210) 및 제2 반도체 스위치(212)의 교대 정류(alternating commutation)를 더 포함하여, 각 위상 레그(106)에서 제1 반도체 스위치(210)가 개방되어 있는 동안 제2 반도체 스위치(212)가 폐쇄되고, 그 반대도 가능하다.
디커플링 인덕터(208)는 중간점 노드(214)와 제2 스테이지(204) 사이에 연결된다. 따라서, 디커플링 인덕터(208)는 제1 반도체 스위치(210)와 제2 스테이지(204)(및 제2 버스(104)) 사이에 직렬로 연결된다. 마찬가지로, 디커플링 인덕터(208)는 제2 반도체 스위치(212)와 제2 스테이지(204) 사이에 직렬로 연결된다. 디커플링 인덕터(208)는, 예를 들어 제1 반도체 스위치(210) 및 제2 반도체 스위치(212)의 정류와 같은 동적 전환을 위한 짧은 시간 동안, AC 버스와 같은 제2 버스(104)로의 전류 출력의 갑작스런 변화를 방지하는 정의된 di/dt(시간에 따른 전류의 변화율)를 제공한다. 디커플링 인덕터(208)는 일반적으로 라인 필터 인덕터(114)의 인덕턴스 값의 1/100 내지 1/10 범위 또는 그보다 적어도 한 자릿수 작은 인덕턴스 값을 갖는다. 예를 들어, 특정 실시예에서, 디커플링 인덕터(208)는 100 나노헨리 내지 1 마이크로헨리 범위(즉 라인 필터 인덕터(114)보다 적어도 한 자릿수 작은 크기)의 인덕턴스를 갖는 인덕터이다. 또한, 디커플링 인덕터(208)는 일반적으로 예를 들어 100KHz 내지 100MHz 범위의 주파수에서 동작하도록 평가되는 양호한 고주파 특성을 가져야 한다. 반면에, 라인 필터 인덕터(114)는 일반적으로 라인 주파수(예를 들어, 50-200Hz(Hz))에서 또는 그 부근에서 또는 제1 및 제2 반도체 스위치(210 및 212)의 스위칭 주파수(예를 들어, 1KHz 내지 100KHz) 부근에서 작동하도록 정격되기 때문에 일반적으로 이러한 고주파수 특성이 결여된다. 고주파수, 예를 들어, 100KHz 내지 100MHz에서, 라인 필터 인덕터(114)는 커패시터와 전기적 등가물로서 기능하고 디커플링 인덕터(208)의 디커플링 기능을 수행하지 않을 것이다. 따라서, 디커플링 인덕터(208)는 각 위상 레그(106)로부터의 전류 출력이 제2 버스(104)로부터 분리되기 때문에, 제2 버스(104) 상의 고주파 잡음을 감소시키고 위상 레그(106) 사이에 전도된 순환 전류를 감소시킨다.
디커플링 커패시터(206)는 제1 버스(102) 양단에 연결되고, dv/dt(시간에 따른 전압 변화율)를 제공하여 제1 버스(102)(예를 들어, DC 버스) 상의 전압의 급격한 변화를 방지한다. 디커플링 커패시터(206)는 일반적으로 커패시턴스 값의 1/100 내지 1/10 범위, 또는 에너지 저장 커패시터(112)의 커패시턴스 값보다 한 자릿수 내지 두 자릿수 작은 크기를 갖는다. 디커플링 커패시터(206)는 특정 실시예에서, 1나노패럿에서 100나노패럿 범위의 커패시턴스를 갖는다. 예를 들어, 일 실시예에서, 디커플링 커패시터(206)는 10나노패럿의 커패시턴스를 갖는다. 따라서, 디커플링 커패시터(206)는 주어진 애플리케이션의 에너지 저장 요구에 따라, 에너지 저장 커패시터(112)의 크기보다 적어도 한 자릿수 작은 커패시턴스 값을 갖는다. 또한, 디커플링 커패시터(206)는 일반적으로, 예를 들어 100KHz 내지 100MHz 범위의 주파수에서 동작하도록 정격화된 양호한 고주파 특성을 가져야 한다. 반면에, 에너지 저장 커패시터(112)는 일반적으로 제1 및 제2 반도체 스위치(210, 212)의 스위칭 주파수 근방의 범위의 주파수에 대해 정격화되는 이러한 고주파 특성이 결여된다. 예를 들어, 100KHz 내지 100MHz의 고주파수에서, 에너지 저장 커패시터(112)는 인덕터의 전기적 등가물로서 기능하고 디커플링 커패시터(206)의 디커플링 기능을 수행하지 않을 것이다.
예를 들어, 병렬 스위칭 회로에서 위상 레그에 대한 스위칭 회로의 전술한 실시예는 완전 디커플링된 위상 레그를 제공하며, 이는 DC 버스와 AC 버스 사이 또는 두 DC 버스 사이와 같이 제1 버스와 제2 버스 사이에 병렬로 연결될 수 있다. 본 명세서에 설명된 스위칭 회로의 적어도 일부 실시예는 시간 경과에 따른 전류 출력을 안정화하기 위해(예를 들어, 제2 스테이지에서 고주파 잡음을 필터링하기 위해) 제2 스테이지에서 디커플링 인덕터를 포함한다. 본 명세서에 설명된 스위칭 회로의 적어도 일부 실시예는 시간 경과에 따른 전압 입력을 안정화하기 위해(예를 들어, 제1 스테이지에서 고주파 잡음을 필터링하기 위해) 제1 스테이지에서 디커플링 커패시터를 포함한다. 제1 및 제2 버스로부터 완전히 디커플링되는 것은 본 명세서에 기술된 스위칭 회로가 바람직한 수준의 전류 분배를 제공하고, 기생 및 순환 전류를 감소시키는 것을 가능하게 한다. 따라서 이러한 스위칭 회로는 정격 감소되지 않을 것이다. 본 명세서에 설명된 스위칭 회로의 적어도 일부 실시예는, 각각의 스위치 디바이스(예를 들어, 전력 반도체 스위치, 전력 MOSFET, 절연 게이트 바이폴라 트랜지스터(IGBT), 바이폴라 접합 트랜지스터(BJT), 또는 다른 적절한 스위칭 디바이스)를 위한 개별 게이트 드라이버를 포함한다. 따라서 본 명세서에 설명된 스위칭 회로의 제어는 간단하고 비용 효율적이다. 본 명세서에 설명된 스위칭 회로의 실시예는 효율적이고 확장 가능하며, 예를 들어 병렬 장치 또는 병렬 변환기 대안예에 비해 외부 회로에 거의 노이즈를 부여하지 않는다.
본 명세서에 설명된 방법, 시스템 및 장치의 예시적인 기술적 효과는, (a) 병렬 스위칭 회로의 위상 레그에 대한 완전 디커플링 스위칭 회로, (b) 디커플링으로 인한 위상 레그 사이의 정상 상태 및 동적 전류 분배의 향상, (c) 각 위상 레그에서 동일한 위치 스위치 장치를 제어하기 위한 공통 게이트 구동 회로로 인한 각 위상 레그에 대한 제어 회로의 복잡성 및 비용 감소, (d) 디커플링으로 인한 위상 레그 사이의 순환 전류 감소, (e) 위상 레그 간의 향상된 전류 분배로 인해 스위칭 회로가 구현된 병렬 스위칭 회로 또는 기타 시스템의 정격 감소 방지, (f) 저비용의 쉽게 사용할 수 있는 개별 부품 및 인쇄 회로 기판 구현의 활용으로 인한 또한 정격 감소 방지의 이점으로서 부품 수 및 회로 면적 감소로 인한 확장성 향상, 및 (g) 스위칭 회로의 소스 측과 부하 측 모두에서 외부 회로에 유입되는 노이즈의 감소 중 적어도 하나를 포함한다.
회로를 스위칭하기 위한 방법, 시스템 및 장치의 예시적인 실시예는 본 명세서에 설명된 특정 실시예로 제한되지 않으며, 오히려 시스템의 구성요소 및/또는 방법의 단계는 본 명세서에 설명된 다른 구성요소 및/또는 단계와 독립적으로 그리고 별개로 활용될 수 있다. 예를 들어, 방법은 다른 통상적이지 않은 스위칭 회로와 조합하여 사용될 수도 있으며, 본 명세서에 설명된 시스템 및 방법만으로 실행하는 것으로 제한되지 않는다. 오히려, 예시적인 실시예는 감소된 비용, 감소된 복잡성, 상업적 이용 가능성, 개선된 제조 가능성 및 감소된 제품 출시 시간에서 이익을 얻을 수 있는 많은 다른 애플리케이션, 장비 및 시스템과 관련하여 구현 및 활용될 수 있다.
본 개시의 다양한 실시예의 특정 특징이 일부 도면에 도시되고 다른 도면에는 도시되지 않을 수 있지만, 이는 단지 편의를 위한 것이다. 본 개시의 원리에 따르면, 도면의 임의의 특징은 임의의 다른 도면의 임의의 특징과 조합하여 참조 및/또는 청구될 수 있다.
본 명세서에 기술된 설명은 최상의 모드를 포함하는 실시예를 개시하고, 또한 당업자가 임의의 장치 또는 시스템의 제조 및 사용과, 임의의 통합된 방법의 수행을 포함하여 실시예를 실시할 수 있도록 한다. 본 개시의 특허 가능한 범위는 청구범위에 의해 정의되고, 당업자에게 떠오르는 다른 예를 포함할 수 있다. 그러한 다른 예는 청구범위의 문자 그대로의 언어와 다르지 않은 구조적 요소를 가지고 있거나 청구범위의 문자 그대로의 언어와 실질적으로 차이가 없는 등가의 구조적 요소를 포함하는 경우, 청구범위의 범위 내에 있는 것으로 의도된다.
Claims (20)
- 스위칭 회로로서,
제1 버스에 연결되도록 구성된 제1 스테이지와,
제2 버스에 연결되도록 구성된 제2 스테이지와,
상기 제2 스테이지에 연결된 디커플링 인덕터와,
상기 제1 스테이지에 연결된 디커플링 커패시터와,
상기 제1 스테이지와 상기 제2 스테이지 사이에 연결되고, 상기 제1 스테이지에서 수신되는 제1 전류를 상기 제2 스테이지에 공급되는 제2 전류로 변환하도록 제어되게 구성된 반도체 스위치를 포함하는,
스위칭 회로. - 제1항에 있어서,
상기 반도체 스위치에 연결되고 상기 반도체 스위치를 동작시키도록 구성된 게이트 드라이버 회로를 더 포함하는,
스위칭 회로. - 제1항에 있어서,
상기 제1 스테이지는 포지티브 직류(DC) 라인 및 네거티브 DC 라인을 포함하고, 상기 디커플링 커패시터는 상기 포지티브 DC 라인과 상기 네거티브 DC 라인 양단에 연결되는,
스위칭 회로. - 제3항에 있어서,
상기 반도체 스위치는 중간점 노드에서 상기 포지티브 DC 라인과 상기 제2 스테이지 사이에 연결된 제1 반도체 스위치를 포함하고,
상기 스위칭 회로는 상기 중간점 노드에서 상기 네거티브 DC 라인과 상기 제2 스테이지 사이에 연결된 제2 반도체 스위치를 더 포함하며,
상기 제2 반도체 스위치는 상기 제1 전류를 상기 제2 전류로 변환하기 위해 상기 제1 반도체 스위치와 함께 제어되도록 구성되는,
스위칭 회로. - 제4항에 있어서,
상기 디커플링 인덕터는 상기 중간점 노드와 상기 제2 스테이지 사이에 직렬로 연결되는,
스위칭 회로. - 제1항에 있어서,
상기 디커플링 커패시터는, 상기 스위칭 회로용 에너지 저장 커패시터의 커패시턴스 값의 1/100 내지 1/10 범위의 커패시턴스를 갖는 커패시터를 포함하는,
스위칭 회로. - 제1항에 있어서,
상기 디커플링 인덕터는, 상기 스위칭 회로용 라인 필터 인덕터의 인덕턴스 값의 1/100 내지 1/10 범위의 인덕턴스를 갖는 인덕터를 포함하는,
스위칭 회로. - 병렬 스위칭 회로로서,
제1 전류를 공급하도록 구성된 제1 버스와,
제2 전류를 수신하도록 구성된 제2 버스와,
상기 제1 버스와 상기 제2 버스 사이에 각각 연결된 복수의 위상 레그 - 각각의 위상 레그는 상기 제2 전류에 공급된 총 전류의 분배분(share)을 전도하도록 구성된 스위칭 회로를 포함함 - 를 포함하고,
상기 스위칭 회로는,
상기 제1 버스 양단에 연결된 디커플링 커패시터와,
상기 제1 버스와 상기 제2 버스 사이에 연결되고, 상기 제1 전류를 상기 제2 전류로 변환하도록 제어되게 구성된 반도체 스위치와,
상기 반도체 스위치와 상기 제2 버스 사이에 직렬로 연결된 디커플링 인덕터를 포함하는,
병렬 스위칭 회로. - 제8항에 있어서,
상기 제1 버스는 포지티브 직류(DC) 라인 및 네거티브 DC 라인을 포함하는,
병렬 스위칭 회로. - 제9항에 있어서,
상기 포지티브 DC 라인과 상기 네거티브 DC 라인 사이에 연결된 에너지 저장 커패시터를 더 포함하는,
병렬 스위칭 회로. - 제10항에 있어서,
상기 에너지 저장 커패시터는 100마이크로패럿 내지 100밀리패럿 범위의 결합 커패시턴스를 갖는 하나 이상의 커패시터를 포함하는,
병렬 스위칭 회로. - 제9항에 있어서,
제1 게이트 드라이버 회로 및 제2 게이트 드라이버 회로를 더 포함하고,
상기 반도체 스위치는 상기 포지티브 DC 라인과 상기 디커플링 인덕터 사이에 연결된 제1 반도체 스위치를 포함하고, 상기 복수의 위상 레그의 각각의 스위칭 회로는 상기 네거티브 DC 라인과 상기 디커플링 인덕터 사이에 연결된 제2 반도체 스위치를 더 포함하며,
상기 제1 게이트 드라이버 회로는, 상기 복수의 위상 레그의 각각의 스위칭 회로를 위한 상기 제1 반도체 스위치에 연결되고 상기 제1 반도체 스위치를 제어하도록 구성되며,
상기 제2 게이트 드라이버 회로는, 상기 복수의 위상 레그의 각각의 스위칭 회로를 위한 상기 제2 반도체 스위치에 연결되고 상기 제2 반도체 스위치를 제어하도록 구성되고,
상기 제1 게이트 드라이버 회로 및 상기 제2 게이트 드라이버 회로는 상기 복수의 위상 레그 사이에 실질적으로 동일한 전류 분배를 제공하도록 상보적인 방식으로 동작하는,
방법. - 제12항에 있어서,
상기 제1 게이트 드라이버 회로 및 상기 제2 게이트 드라이버 회로에 연결된 디지털 신호 프로세서(DSP)를 더 포함하고, 상기 DSP는 상기 제1 전류를 상기 제2 전류로 변환하고 상기 복수의 위상 레그 사이에 실질적으로 동일한 전류 분배를 제공하도록 각각의 스위칭 회로의 개개의 반도체 스위치를 위한 각각의 게이트 드라이버 회로를 제어하도록 구성되는,
방법. - 제13항에 있어서,
상기 DSP는 상기 각각의 게이트 드라이버 회로를 제어할 때, 상기 스위칭 회로의 각각을 통해 총 전류의 실질적으로 동일한 각각의 분배분(share)을 전도하도록 더 구성되는,
병렬 스위칭 회로. - 제13항에 있어서,
상기 DSP는 상기 각각의 게이트 드라이버 회로를 제어할 때, 1킬로헤르츠 내지 1메가헤르츠 범위의 스위칭 주파수에서 각각의 반도체 스위치를 정류시키도록 추가로 구성되는,
병렬 스위칭 회로. - 제9항에 있어서,
상기 제2 버스는 DC 출력 버스를 포함하는,
병렬 스위칭 회로. - 제8항에 있어서,
상기 제2 버스는 교류(AC) 라인을 포함하는,
병렬 스위칭 회로. - 제17항에 있어서,
상기 제2 버스와 직렬로 연결된 라인 필터 인덕터를 더 포함하는,
병렬 스위칭 회로. - 제18항에 있어서,
상기 라인 필터 인덕터는 1 내지 100마이크로헨리 범위의 인덕턴스를 갖는 인덕터를 포함하는,
병렬 스위칭 회로. - 제8항에 있어서,
상기 제2 버스에 연결되고, 상기 제2 버스를 통해 전도된 상기 제2 전류의 진폭을 검출하고 전류 측정 신호를 디지털 신호 프로세서(DSP)에 제공하도록 구성된 전류 센서를 더 포함하는,
병렬 스위칭 회로.
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