KR20220009422A - 이미지 센서 구조체 - Google Patents

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Abstract

이미지 센서 구조체의 예는 이미지층을 포함한다. 이미지층은 그 내부에 배치되는 광 검출기의 어레이를 포함한다. 디바이스 스택은 이미지층 상에 배치된다. 광 가이드의 어레이는 디바이스 스택에 배치된다. 각각의 광 가이드는 광 검출기의 어레이 중 적어도 하나의 광 검출기와 연관된다. 패시베이션 스택은 디바이스 스택 상에 배치된다. 패시베이션 스택은 광 가이드의 상부면과 직접 접촉하는 하부면을 포함한다. 나노웰의 어레이는 패시베이션 스택의 상부층에 배치된다. 각각의 나노웰은 광 가이드의 어레이 중 하나의 광 가이드와 연관된다. 누화 차단 금속 구조체는 패시베이션 스택에 배치된다. 누화 차단 금속 구조체는 패시베이션 스택 내 누화를 감소시킨다.

Description

이미지 센서 구조체{Image Sensor Structure}
본 출원은 본 명세서에 참조로 그 전체 내용이 통합되어 있는 2017년 12월 26일자로 출원된 미국 가특허출원 제62/610,354호 및 2018년 3월 19일자로 출원된 네덜란드 특허출원 제2020615호에 대한 우선권을 주장한다.
이미지 센서 구조체는 플로우 셀과 같은 미세유체 디바이스와 결합되어 센서 시스템을 형성할 수 있다. 예컨대, 센서 시스템은 바이오센서 시스템일 수 있다. 이런 센서 시스템은 흔히 이미지 센서 구조체의 층들의 패시베이션 스택(본 명세서에서는 "패시베이션 스택")의상부층에 배치되는 고밀도 나노웰 어레이를 이용하여 나노웰 내에 배치되는 분석물에 대해 제어된 반응 프로토콜을 수행한다.
이러한 반응 프로토콜의 예에서, 이미지 센서 구조체의 나노웰 어레이에 배치된 분석물(예를 들어, DNA 세그먼트의 클러스터, 핵산 분자 사슬 등)은 플로우 셀을 통해 유체 흐름으로 분석물로 전달되는 식별 가능한 표지(가령 형광-표지된 분자)로 태그될 수 있다. 이후, 하나 이상의 여기 광이 나노웰 내의 표지된 분석물로 지향될 수 있다. 분석물은 이후 패시베이션 스택을 통해 각각의 나노웰과 연관된 (예를 들어, 바로 아래에 위치된) 이미지 센서 구조체의 광 가이드로 투과될 수 있는 방출 광의 광자를 방출할 수 있다.
각각의 광 가이드의 상부면은 패시베이션 스택의 하부면과 직접 접촉하며, 여기서 각각의 광 가이드의 상부면은 관련된 나노웰로부터 투과된 방출성 광 광자의 상당 부분을 수용한다. 광 가이드는 방출성 광 광자를 이미지 센서 구조체 내에 배치되고 광 가이드와 연관된 (예를 들어, 바로 아래에 위치된) 광 검출기로 지향시킨다. 광 검출기는 방출성 광 광자를 검출한다. 이후, 이미지 센서 구조체 내 디바이스 회로부는 검출된 광자를 이용하여 데이터 신호를 처리하고 전송한다. 이후, 데이터 신호는 분석물의 특성을 나타내기 위해 분석될 수 있다. 이러한 반응 프로토콜의 예는 건강 및 제약 산업 등을 위한 처리량이 많은 DNA 시퀀싱을 포함한다.
반응 프로토콜의 처리량을 증가시킬 필요성이 지속적으로 증가함에 따라, 이미지 센서 구조체에서 나노웰 어레이 내 나노웰의 크기를 지속적으로 감소시키고 그에 따라 나노웰 어레이 내 나노웰의 수를 증가시킬 필요성이 증가한다. 어레이 내 나노웰들의 행들 사이의 피치(즉, 반도체 구조체 내 반복되는 구조체들 사이의 거리)가 점점 더 작아짐에 따라, 누화는 점점 더 중요한 인자가 된다.
누화(crosstalk)는 나노웰로부터 패시베이션 스택을 통해 이웃하는 비-연관 광 가이드 내로 전송되고 비-연관 광 검출기에 의해 검출되는 방출 광을 포함한다. 누화는 광 검출기 및 관련 디바이스 회로부에서 처리되는 데이터 신호의 잡음 레벨에 기여한다. 일부 상황에서, 나노웰 행의 피치의 일부 범위(예를 들어, 약 1.5 미크론 이하 또는 약 1.0 미크론 이하의 범위)의 누화는 잡음 기여의 지배적인 요소가 될 수 있다. 또한, 나노웰 크기(직경)는 더 타이트한 피치를 수용하기 위해 종종 감소된다. 결과적으로, 각각의 나노웰에서의 분석물의 총 개수 (및 결과적으로 각 웰로부터의 총 가용 방출 신호)가 감소되고, 누화와 같은 잡음의 효과가 더욱 심각해진다.
따라서, 이미지 센서 구조체 내에서 전송되는 누화를 감소시킬 필요가 있다. 더 구체적으로, 나노웰로부터 이미지 센서 구조체의 패시베이션 스택을 통해 그리고 나노웰과 관련되지 않은 광 가이드의 상부면으로 전송되는 이미지 센서 구조체의 누화를 감소시킬 필요가 있다. 또한, 패시베이션 스택을 통해 전송되는 그러한 누화가 광 가이드로 들어가기 전에 감소시킬 필요가 있다. 또한, 나노웰의 행들 사이의 피치가 약 1.5 미크론 이하인 이미지 센서 구조체의 누화를 감소시킬 필요가 있다.
본 명세서는 패시베이션 스택에 배치되는 누화 차단 금속 구조체를 가진 이미지 센서 구조체를 제공함으로써 종래기술보다 나은 이점 및 대안을 제공한다. 누화 차단 금속 구조체는 필러 또는 평행 금속 플레이트를 포함할 수 있다. 패시베이션 구조체 내에 배치됨으로써, 누화 차단 금속 구조체느 이미지 센서 구조체의 광 가이드의 상부면에 진입하기 전에 패시베이션 층 내에 전송되는 누화를 상당히 감소시킨다.
본 명세서의 하나 이상의 태양에 따른 이미지 센서 구조체는 이미지층을 포함한다. 이미지층은 그 내부에 배치되는 광 검출기의 어레이를 포함한다. 디바이스 스택은 이미지층 상에 배치된다. 광 가이드의 어레이는 디바이스 스택에 배치된다. 각각의 광 가이드는 광 검출기의 어레이 중 적어도 하나의 광 검출기와 연관된다. 패시베이션 스택은 디바이스 스택 상에 배치된다. 패시베이션 스택은 광 가이드의 상부면과 직접 접촉하는 하부면을 포함한다. 나노웰의 어레이는 패시베이션 스택의 상부층에 배치된다. 각각의 나노웰은 광 가이드의 어레이 중 하나의 광 가이드와 연관된다. 누화 차단 금속 구조체는 패시베이션 스택에 배치된다. 누화 차단 금속 구조체는 패시베이션 스택 내 누화를 감소시킨다.
본 명세서의 하나 이상의 태양에 따른 또 다른 이미지 센서 구조체는 이미지층을 포함한다. 이미지층은 그 내부에 배치되는 광 검출기의 어레이를 포함한다. 디바이스 스택은 이미지층 상에 배치된다. 광 가이드의 어레이는 디바이스 스택에 배치된다. 각각의 광 가이드는 광 검출기의 어레이 중 적어도 하나의 광 검출기와 연관된다. 패시베이션 스택은 디바이스 스택 상에 배치된다. 패시베이션 스택은 광 가이드의 상부면과 직접 접촉하는 하부면을 포함하는 제1 패시베이션 층을 포함한다. 또한, 패시베이션 스택은 제1 패시베이션 층 상에 배치되는 제1 화학 보호층을 포함한다. 또한, 패시베이션 스택은 제1 화학 보호층 상에 배치되는 제2 패시베이션 층 및 제2 패시베이션 층 상에 배치되는 제2 화학 보호층을 포함한다. 나노웰의 어레이는 패시베이션 스택의 상부층에 배치된다. 각각의 나노웰은 광 가이드의 어레이 중 하나의 광 가이드와 연관된다.
본 명세서의 하나 이상의 태양에 따라 이미지 센서 구조체를 형성하는 방법은 이미지층 상에 디바이스 스택을 배치하는 단계를 포함한다. 이미지층은 그 내부에 배치되는 광 검출기의 어레이를 포함한다. 광 가이드 개구의 어레이는 디바이스 스택으로 에칭된다. 광 가이드의 어레이는 광 가이드 개구에 형성된다. 각각의 광 가이드는 광 검출기의 어레이 중 적어도 하나의 광 검출기와 연관된다. 제1 패시베이션 층은 제1 패시베이션 층의 하부면이 광 가이드의 상부면과 직접 접촉하도록 광 가이드의 어레이 상에 배치된다. 제1 화학 보호층은 제1 패시베이션 층 상에 배치된다. 제1 화학 보호층 및 제1 패시베이션 층은 패시베이션 스택에 포함된다. 나노웰의 어레이는 패시베이션 스택의 상부층에 형성된다. 각각의 나노웰은 광 가이드의 어레이 중 하나의 광 가이드와 연관된다. 누화 차단 금속 구조체는 패시베이션 스택 내에 배치된다. 누화 차단 금속 구조체는 패시베이션 스택 내 누화를 감소시킨다.
본 발명의 내용 중에 포함되어 있다.
본 명세서는 첨부도면과 함께 하기의 상세한 설명으로부터 더 완전히 이해될 것이다.
도 1은 내부에 배치되는 이미지 센서 구조체를 갖는 센서 시스템의 개략적인 측단면도이다.
도 2는 본 명세서에 기술된 일 예에 따른 패시베이션 스택 내 필러의 형태의 누화 차단 금속 구조체를 갖는 이미지 센서 구조체의 개략적인 측단면도이다.
도 3은 본 명세서에 기술된 일 예에 따른 필러의 형태의 누화 차단 금속 구조체를 갖는 이미지 센서 구조체의 개략적인 측단면도이다.
도 4는 본 명세서에 기술된 일 예에 따른 필러의 형태의 누화 차단 금속 구조체를 갖는 이미지 센서 구조체의 개략적인 측단면도이다.
도 5는 본 명세서에 기술된 일 예에 따른 평행 금속층의 형태의 누화 차단 금속 구조체를 갖는 이미지 센서 구조체의 개략적인 측단면도이다.
도 6은 본 명세서에 기술된 일 예에 따라 디바이스 스택에 배치되는 광 가이드 개구를 갖는 제조 중간 단계에서의 이미지 센서 구조체의 개략적인 측단면도이다.
도 7은 본 명세서에 기술된 일 예에 따라 그 위에 광 가이드 층이 배치되는 도 6의 이미지 센서 구조체의 개략적인 측단면도이다.
도 8은 본 명세서에 기술된 일 예에 따라 광 가이드를 형성하도록 광 가이드 층이 아래에 평탄화되는 도 7의 이미지 센서 구조체의 개략적인 측단면도이다.
도 9은 본 명세서에 기술된 일 예에 따라 광 가이드 개구의 상부 아래에 광 가이드가 리세스되는 도 8의 이미지 센서 구조체의 개략적인 측단면도이다.
도 10은 본 명세서에 기술된 일 예에 따라 완료된 이미지 센서 구조체를 형성하도록 광 가이드의 상부면 상에 배치되는 패시베이션 스택 내 필러의 형태의 누화 차단 금속 구조체를 갖는 도 9의 이미지 센서 구조체의 개략적인 측단면도이다.
도 11은 본 명세서에 기술된 일 예에 따른 일부 형성된 패시베이션 스택 내 필러의 형태의 누화 차단 금속 구조체를 갖는 제조 중간 단계의 이미지 센서 구조체의 개략적인 측단면도이다.
도 12는 본 명세서에 기술된 일 예에 따라 완료된 이미지 센서 구조체를 형성하도록 완전히 형성된 패시베이션 스택을 갖는 도 11의 이미지 센서 구조체의 개략적인 측단면도이다.
도 13은 본 명세서에 기술된 일 예에 따른 일부 형성된 패시베이션 스택 내 필러의 형태의 누화 차단 금속 구조체를 갖는 제조 중간 단계의 이미지 센서 구조체의 개략적인 측단면도이다.
도 14는 본 명세서에 기술된 일 예에 따라 완료된 이미지 센서 구조체를 형성하도록 완전히 형성된 패시베이션 스택을 갖는 도 13의 이미지 센서 구조체의 개략적인 측단면도이다.
도 15는 본 명세서에 기술된 일 예에 따른 일부 형성된 패시베이션 스택을 갖는 제조 중간 단계의 이미지 센서 구조체의 개략적인 측단면도이다.
도 16은 본 명세서에 기술된 일 예에 따라 완료된 이미지 센서 구조체를 형성하도록 완전히 형성된 패시베이션 스택 내 평행 금속층 형태의 누화 차단 금속 구조체를 갖는 도 15의 이미지 센서 구조체의 개략적인 측단면도이다.
본 명세서에 개시된 방법, 시스템 및 장치의 구조, 기능, 제조 및 사용의 원리에 대한 전반적인 이해를 제공하기 위해 특정 예가 이제 설명될 것이다. 하나 이상의 예가 첨부도면에 도시되어 있다. 당업자는 본 명세서에 구체적으로 설명되고 첨부도면에 도시된 방법, 시스템 및 장치가 비-제한적인 예이며, 본 명세서의 범위는 청구항들에 의해서만 정의된다는 것을 이해할 것이다. 일 예와 관련하여 도시되거나 설명된 특징들은 다른 예들의 특징과 결합될 수 있다. 이러한 수정 및 변형은 본 명세서의 범위 내에 포함되는 것으로 의도된다.
청구항들을 포함하여, 본 명세서 전반에 걸쳐 사용될 수 있는 용어들 "실질적으로", "대략", "약", "상대적으로" 또는 다른 이런 유사한 용어들은 가공 상의 변형과 같이 작은 변동을 설명하거나 참작하기 위해 사용된다. 예를 들어, 이런　용어들은 ±10% 이하, 예컨대 ±5% 이하, 예컨대 ±2% 이하, 예컨대　±1% 이하, 예컨대 ±0.5% 이하, 예컨대 ±0.2% 이하, 예컨대 ±0.1% 이하, 예컨대 ±0.05% 이하를 지칭할 수 있다.
본 명세서에서 제공되는 예들은 이미지 센서 구조체 및 그 제조방법에 관한 것이다. 더 상세하게, 본 명세서에서 제공되는 예들은 이미지 센서 구조체의 패시베이션 스택 내에 배치되는 누화 차단 금속 구조체를 갖는 이미지 센서 구조체에 관한 것이다.
도 1은 그 내부에 배치되는 이미지 센서 구조체의 하나의 유형을 갖는 센서 시스템을 도시한다. 도 2 내지 5는 본 명세서에 따른 이미지 센서 구조체의 다양한 예를 도시한다. 도 6 내지 16은 본 명세서에 따라 이미지 센서 구조체를 제조하는 방법의 다양한 예를 도시한다.
도 1을 참조하면, 센서 시스템(10)(이 예에서는 바이오 센서 시스템(10))의 예는 이미지 센서 구조체(14)에 결합된 플로우 셀(12)을 포함한다. 바이오센서 시스템(10)의 플로우 셀(12)은 플로우 셀 측벽(18)에 부착되는 플로우 셀 커버(16)를 포함한다 플로우 셀 측벽(18)은 이미지 센서 구조체(14)의 패시베이션 스택(24)의 상부층(22)에 접합되어 그 사이에 플로우 채널(20)을 형성한다.
패시베이션 스택(24)의 상부층(22)은 그 내부에 배치된 다수의 나노웰(26) 어레이를 포함한다. 분석물(28)(예컨대, DNA 세그먼트, 올리고뉴클레오티드, 다른 핵산 사슬 등)은 나노웰(26) 내에 배치될 수 있다. 플로우 셀 커버는 유체 플로우(34)가 플로우 채널(20)을 통해 그리고 플로우 채널(20) 내외로 유동할 수 있도록 크기가 조정되는 입구 포트(30) 및 출구 포트(32)를 포함한다. 유체 플로우(34)는 나노웰(26) 내에 배치되는 분석물(28)에 대해 다수의 다양한 제어된 반응 프로토콜을 수행하는데 사용될 수 있다. 또한, 유체 플로우(34)는 분석물(28)을 태그하는데 사용될 수 있는 식별가능 표지(36)(예컨대, 형광표지된 뉴클레오티드 분자 등)를 전달할 수 있다.
바이오센서 시스템(10)의 이미지 센서 구조체(14)는 베이스 기판(38) 위에 배치된 이미지층(40)을 포함한다. 이미지층(38)은 SiN과 같은 유전체 층일 수 있고 그 내부에 배치되는 광 검출기(42)의 어레이를 포함할 수 있다. 본 명세서에서 사용되는 광 검출기(42)는 예를 들어 포토다이오드, CMOS(Complementary Metal Oxide Semiconductor) 재료 또는 둘 다인 반도체일 수 있다. 광 검출기(42)는 나노웰(26)에서 분석물(28)에 부착된 형광 표지(36)로부터 방출되는 방출 광(44)의 광 광자(light photons)를 검출한다. 베이스 기판(38)은 유리, 실리콘 또는 다른 유사한 물질일 수 있다.
디바이스 스택(46)은 이미지층(40) 위에 배치된다. 디바이스 스택(46)은 광 검출기(42)와 인터페이스하고 검출된 광 광자를 사용하여 데이터 신호를 처리하는 다양한 디바이스 회로부(48)를 포함하는 복수의 유전체 층(미도시)을 포함할 수 있다.
또한, 광 가이드(50)의 어레이가 디바이스 스택(46)에 배치된다. 각각의 광 가이드(50)는 광 검출기 어레이 중 적어도 하나의 광 검출기(42)와 관련된다. 예를 들어, 광 가이드(50)는 해당 광 검출기 바로 위에 위치될 수 있다. 광 가이드(50)는 나노웰(26)에 배치된 분석물(28)상의 형광 표지(36)로부터 해당 광 검출기(42)로 방출 광(44)의 광자를 지향시킨다.
또한, 디바이스 스택(46) 내에 광 차폐층(52), 반사 방지층(54) 및 보호 라이너 층(56)이 배치된다. 보호 라이너 층(56)은 실리콘 질화물(SiN)로 구성될 수 있고, 광 가이드(50)의 내부 벽을 라이너한다. 광 차폐층(52)은 텅스텐(W)으로 구성될 수 있고, 디바이스 스택(46)으로 투과되는 여기 광(58) 및 방출 광(44)을 감쇠시킨다. 반사 방지층(54)은 실리콘 산질화물(SiON)로 구성될 수 있고, 아래의 금속층의 포토리소그래피 패터닝(photolithographic patterning)을 위해 사용될 수 있다.
패시베이션 스택(24)은 디바이스 스택(46) 위에 배치된다. 패시베이션 스택(24)은 광 가이드(50)의 상부면(62)과 직접 접촉하는 하부면(60)을 포함한다. 패시베이션 스택(24)은 패시베이션 층(64) 및 화학 보호층(66)(이 경우, 패시베이션 스택(24)의 상부층(22))을 포함할 수 있다. 패시베이션 층(64)은 SiN으로 구성될 수 있고 패시베이션 스택(24)의 하부면(60)을 포함할 수 있다. 화학 보호층(66)은 탄탈륨 오산화물(Ta2O5)로 구성될 수 있고 패시베이션 스택(24)의 상부층(22)일 수 있다.
또한, 나노웰(26)의 어레이는 패시베이션 스택(24)의 상부층(22)에 배치되며, 각각의 나노웰(26)은 광 가이드 어레이의 광 가이드(50)와 관련된다. 예를 들어, 각각의 나노웰(26)은 해당 광 가이드(50) 바로 위에 위치될 수 있어서, 각각의 광 가이드(50)의 상부면(62)으로 진입하는 방출 광의 광자(44)의 대부분이 그 광 가이드의 해당 나노웰(26) 내에서 생성된다.
작동 중에, 다양한 유형의 여기 광(58)이 나노웰(26)에서 분석물(28) 상으로 조사되어, 표지된 분자(36)가 방출 광(44)을 형광시킨다. 대부분의 방출 광(44)의 광자는 패시베이션 스택(24)을 통해 투과될 수 있고 해당 광 가이드(50)의 상부면(62)으로 입사할 수 있다. 광 가이드(50)는 여기 광(58)의 대부분을 필터링하고 광 가이드(50) 바로 아래에 위치한 해당 광 검출기(42)로 방출 광(44)을 지향시킬 수 있다.
광 검출기(42)는 방출 광 광자를 검출한다. 이후, 디바이스 스택(46) 내의 디바이스 회로부(48)는 이렇게 검출된 광자를 이용하여 데이터 신호를 처리하고 전송한다. 이후, 데이터 신호는 분석물의 특성을 나타내기 위해 분석될 수 있다.
그러나, 하나의 나노웰로부터의 일부 광자의 방출 광은 패시베이션 스택(24)을 통해 이웃하는 비-연관 광 가이드(50)로 우연히 전송되어 비-연관 광 검출기(42)에서 원하지 않는 누화(또는 누화 방출 광)로 검출될 수 있다. 이런 누화는 데이터 신호의 잡음에 기여한다.
나노웰의 행들 사이에 작은 피치를 갖는 이미지 센서 구조체(14)의 경우(예를 들어, 약 1.5 미크론 이하의 피치를 갖는 나노웰, 또는 특히 약 1.25 미크론 이하의 피치를 갖는 나노웰 및 특히 더 약 1 미크론 이하의 피치를 갖는 나노웰), 이런 누화는 데이터 신호와 관련된 잡음 레벨을 상당히 증가시킬 수 있다. 또한, 나노웰 크기(직경)는 더 타이트한 피치를 수용하기 위해 종종 감소된다. 그 결과, 각각의 나노웰에서의 분석물의 총 개수(및 결과적으로 각 웰로부터의 총 가용 방출 신호)가 감소되고, 누화와 같은 잡음의 효과가 더욱 악화된다. 따라서, 이미지 센서 구조체가 더 축소될수록, 패시베이션 스택(24) 내에서 전송되는 누화를 감소시키는 것이 더 바람직하다.
본 명세서에 설명된 예시적인 센서 시스템은 몇몇 태양에서 기존의 일부 센서 시스템과 상이하다. 예를 들어, 하나의 대조적인 예에서, 누화 쉴드(미도시)는 패시베이션 스택(24) 아래에 위치한 디바이스 스택(46)에 배치된다. 이 대조적인 예에서, 누화 쉴드는 광 가이드(50)로부터 누출되고 그 디바이스 스택(46)을 통해 또 다른 광 가이드(50)로 전송되는 누화를 감소시키기 위해 사용된다. 이들 누화 쉴드는 패시베이션 스택(24)을 통해 그리고 그 광 가이드(50)의 상부면(62)으로 전송되는 누화를 감소시키지 않는다. 이런 대조적인 예의 누화 쉴드는 본 명세서에 제공된 예와 상이하다.
도 2를 참조하면, 이미지 센서 구조체(100)의 패시베이션 스택(104) 내 누화 차단 금속 구조체(102)를 갖는 이미지 센서 구조체(100)의 예의 측단면도가 도시된다. 누화 차단 금속 구조체(102)는 임의의 적절한 형태일 수 있지만, 이 예에서는 금속 필러(106)의 형태이다. 본 명세서에서 사용되는 바와 같이, 용어 "필러(pillar)"는 패시베이션 스택 내 층의 하부면에서 상부면으로 뻗어있는 구조체를 포함한다. 예를 들어, 도 2의 금속 필러(106)는 제1 패시베이션 층(142)의 하부면(140)에서 패시베이션 스택(104) 내 제1 패시베이션 층(142)의 상부면으로 뻗어있다.
이미지 센서 구조체(100)는 플로우 셀과 본딩되어서 도 1의 센서 시스템(10)과 유사한 센서 시스템을 형성할 수 있다. 센서 시스템은 예를 들어 바이오센서 시스템일 수 있다.
이미지 센서 구조체(100)는 베이스 기판(110) 상에 배치되는 이미지층(108)을 포함한다. 베이스 기판(110)은 유리 또는 실리콘을 포함할 수 있다. 이미지층(108)은 가령 SiN과 같은 유전체 층을 포함할 수 있다.
광 검출기(112)의 어레이는 이미지층(108) 내에 배치된다. 본 명세서에서 사용되는 바와 같이, 광 검출기(112)는 예를 들어 포토다이오드와 같은 반도체, 상보형 금속 산화물 반도체(CMOS) 재료 또는 둘 다일 수 있다. 광 검출기(112)는 패시베이션 스택(104)의 상부층(122)에 배치된 나노웰(120) 내 분석물(118)에 부착된 형광 표지(116)로부터 방출되는 방출 광(114)의 광 광자를 검출한다. 형광 표지(116)은 다양한 제어된 반응 프로토콜 동안 여기 광(124)에 의해 형광이 생긴다.
이미지층 위에 디바이스 스택(126)이 배치된다. 디바이스 스택(126)은 광 검출기(112)와 인터페이스하고 검출된 방출 광(114)의 광 광자를 사용하여 데이터 신호를 처리하는 다양한 디바이스 회로부(128)를 포함하는 복수의 유전체층(미도시)을 포함할 수 있다.
또한, 디바이스 스택(126)에는 광 가이드(130)의 어레이가 배치된다. 각각의 광 가이드(130)는 광 검출기의 어레이 중 적어도 하나의 광 검출기(112)와 관련된다. 예를 들어, 광 가이드(130)는 관련 광 검출기(112) 바로 위에 위치될 수 있다. 광 가이드(130)는 나노웰(120) 내에 배치된 분석물(118) 상의 형광 표지(116)로부터 그와 관련된 광 검출기(112)로 지향시킨다.
이 예에서, 또한 디바이스 스택(126) 내에 광 차폐층(134), 반사 방지층(136) 및 보호 라이너층(138)이 배치된다. 보호 라이너 층(138)은 가령 실리콘 질화물(SiN) 또는 다른 유사한 물질과 같은 유전체 물질로 구성될 수 있고 광 가이드(130)의 내부벽을 라이너한다. 광 차폐층(134)은 텅스텐(W) 또는 다른 유사한 재료와 같은 전이 재료로 구성될 수 있으며, 디바이스 스택(126)으로 전송되는 방출 광(114) 및 여기 광(124)을 감소시킨다. 반사 방지층(136)은 가령 실리콘 산질화물 (SiON)과 같은 반사 방지 화합물 또는 다른 유사한 재료로 구성될 수 있고 아래의 금속층의 금속의 포토리소그래픽 패터닝에 사용될 수 있다.
패시베이션 스택(104)은 디바이스 스택(126) 위에 배치된다. 패시베이션 스택(104)은 광 가이드(130)의 상부면(132)과 직접 접촉하는 하부면(140)을 포함한다. 패시베이션 스택(104)은 방출 광(114)을 전송하는데 적절한 임의의 수의 재료 층들을 포함할 수 있다. 그러나, 이 예에서, 패시베이션 스택(104)은 제1 패시베이션 층(142) 및 제1 화학 보호층(144)을 포함한다. 제1 패시베이션 층(142)은 SiN으로 구성될 수 있고 패시베이션 스택(104)의 하부면(140)을 포함한다. 제1 화학 보호층(144)은 탄탈륨 오산화물(Ta2O5) 또는 다른 유사한 물질과 같은 전이 금속 산화물로 구성될 수 있고, 패시베이션 스택(104)의 상부층(122)일 수 있다.
또한, 나노웰의 어레이(120)는 패시베이션 스택(104)의 상부층(122)에 배치되며, 각각의 나노웰(120)은 광 가이드 어레이의 하나의 광 가이드(130)와 관련된다. 예를 들어, 각각의 나노웰(120)은 각각의 광 가이드(130)의 상부면(132)으로 진입하는 방출 광의 광자(114)의 대부분이 그 광 가이드의 해당 나노웰(120) 내에서 생성되도록, 관련 광 가이드(130) 바로 위에 위치될 수 있다.
누화 차단 금속 구조체(102)는 패시베이션 스택(104)에 배치되며, 누화 차단 금속 구조체(102)는 패시베이션 스택(104) 내의 누화를 감소시킬 수 있다. 누화 차단 금속 구조체(102)는 임의의 적절한 형상일 수 있지만, 이 예에서는 금속 필러(106)의 형태이다. 누화 차단 금속 구조체(102)는 패시베이션 스택(104) 내의 임의의 적절한 위치에 배치될 수 있지만, 이 예에서는 제1 패시베이션 스택(142)에서 나노웰들(120) 사이에만 배치된다. 누화 차단 금속 구조체(102)는 예를 들어 탄탈룸(Ta), 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)와 같은 금속으로 구성될 수 있다.
누화 차단 금속 구조체(102)는 임의의 적절한 프로세스에 의해 패시베이션 스택(104)을 통해 전송되는 누화를 감소시킬 수 있다. 예를 들어, 누화 차단 금속 구조체(102)는 소정의 방출 광 주파수에서 방출 광을 흡수하거나 방출 광을 차단하는 재료로 구성될 수 있다. 대안으로, 누화 차단 금속 구조체(102)는 패시베이션 스택(104) 내에 기하학적 형상 및 배치를 가질 수 있으며, 이는 누화 차단 금속 구조체(102)가 광 가이드(130)의 상부면(140)으로부터 방출 광(114)을 멀리 향하게 할 수 있다.
작동 동안, 각각의 나노웰(120)은 여기 광(124)에 응답하여 방출 광(114)을 생성하는 형광 분자 표지(116)로 태그된 분석물(118)을 수용한다. 방출 광(114)의 광자는 패시베이션 스택을 통해 나노웰(120)로부터 나노웰(120) 바로 아래에 위치할 수 있는 관련 광 가이드(130)의 상부면(140)으로 전송된다. 이후, 방출 광(114)의 광자는 관련 광 가이드(130)에 의해 관련 광 검출기(112)로 인도되는데, 광 검출기는 광 가이드(130) 바로 아래에 위치할 수 있다. 관련 광 검출기(112)는 발광 광(114)의 광자를 검출한다. 추가로, 디바이스 회로부(128)는 광 검출기(112)와 통합되어 검출된 방출 광 광자를 처리하고 검출된 방출 광 광자를 사용하여 데이터 신호를 제공한다.
이러한 데이터 신호의 처리와 동시에, 누화 차단 금속 구조체(102)는 누화가 될 수 있는 방출 광(114)의 광자의 수를 상당히 감소시킬 수 있다. 감소는 적어도 약 5%(예를 들어, 적어도 약 20%, 30%, 40%, 50%, 60% 이상)일 수 있다. 더 많은 예에서, 감소는 약 5% 내지 약 50%, 예컨대 10% 내지 30%이다. 다른 값들도 가능하다. 일 예에서, 누화 차단 금속 구조체(102)는 그렇지 않으면 나노웰(120)로부터 연관되지 않은 이웃하는 광 가이드(130)로 전송될 수 있고 누화로서 관련되지 않은 광 검출기(120)에 의해 검출될 수 있는 방출 광 광자의 수를 감소시킨다. 이런 누화는 데이터 신호의 잡음 레벨에 기여할 수 있기 때문에, 데이터 신호의 잡음 레벨이 상당히 감소된다.
도 3을 참조하면, 필러(202) 형태의 누화 차단 금속 구조체(102)를 갖는 이미지 센서 구조체(200)의 또 다른 예의 측단면도가 도시되어 있다. 이미지 센서 구조체(200)는 이미지 센서 구조체(100)와 유사하며, 유사한 특징들은 유사한 참조번호들로 라벨링되었다.
이미지 센서 구조체(200)의 패시베이션 스택(104)은 4개의 층을 포함한다. 이런 4개의 층은 다음을 포함한다:
● 광 가이드(130) 상에 배치되는 제1 패시베이션 층(142).
● 제1 패시베이션 층(142) 상에 배치되는 제1 화학 보호층(144).
● 제1 화학 보호층(144) 상에 배치되는 제2 패시베이션 층(204).
● 제2 패시베이션 층(204) 상에 배치되는 제2 화학 보호층(206).
이미지 센서 구조체(200)의 패시베이션 스택(104)의 4개의 층(142, 144, 204, 206)(즉, 4개의 층 패시베이션 스택)은, 후속 이미지 센서 구조체(300 및 400)에서, 이미지 센서(100)의 패시베이션 스택(104)의 2개의 층(142, 144)(즉, 2개의 층 패시베이션 스택)보다 특정 이점을 제공할 수 있다. 이런 이점은 제한 없이 다음을 포함할 수 있다:
● 4개 층 패시베이션 스택은 더 크고 기하학적으로 복잡한 누화 차단 금속 구조체의 증착을 가능하게 하며 2개 층 패시베이션 스택에 배치될 수 있는 누화 차단 금속 구조체보다 더 효과적으로 누화를 감소시킬 수 있다.
● 4개 층 패시베이션 스택은 나노웰 구조가 추가되는 층들로 인해 아래의 광 가이드 구조체에 의해 덜 구속되기 때문에 나노웰 설계를 더 유연하게 할 수 있다.
● 4개 층 패시베이션 스택은 추가되는 층들뿐 아니라 패시베이션 스택 두께의 증가로 인해 임의의 화학적 또는 기계적 손상으로부터 더 견고하다.
이 예에서, 제1 패시베이션 층(142)의 하부면(140)은 여전히 패시베이션 스택(104)의 하부면이고 광 가이드(130)의 상부면(132)과 직접 접촉한다. 그러나, 패시베이션 스택(104)의 상부층(122)은 이제 제2 화학 보호층(206)이다. 또한, 나노웰(120)은 제2 화학 보호층(206)에 배치된다.
제2 패시베이션 층(204) 및 제2 화학 보호층(206)의 구성은 제1 패시베이션 층(142) 및 제1 화학 보호층(144)의 구성과 각각 동일하거나 유사할 수 있다. 예를 들어, 제2 패시베이션 층(204)은 SiN으로 구성될 수 있고, 제2 화학 보호층(205)은 탄탈룸오산화물(Ta2O5)로 구성될 수 있다.
이미지 센서 구조체(200)의 누화 차단 금속 구조체(102)는 금속 필러(202)를 포함한다. 금속 필러(202)는 제1 패시베이션 층(104)에 배치되고 나노웰들(120) 사이에 위치한다.
도 4를 참조하면, 필러(202)의 형태의 누화 차단 금속 구조체(102)를 갖는 이미지 센서 구조체(300)의 또 다른 예의 측단면도가 도시된다. 이미지 센서 구조체(300)는 이미지 센서 구조체들(100 및 200)과 유사하며, 유사한 특징들은 유사한 참조번호들로 라벨링되었다.
이미지 센서 구조체(300)의 패시베이션 스택(104)은 이미지 센서 구조체(200)의 패시베이션 스택과 동일하거나 유사하고, 또한 4개의 층을 포함한다. 이런 4개의 층은 다음을 포함한다:
● 광 가이드(130) 상에 배치되는 제1 패시베이션 층(142).
● 제1 패시베이션 층(142) 상에 배치되는 제1 화학 보호층(144).
● 제1 화학 보호층(144) 상에 배치되는 제2 패시베이션 층(204).
● 제2 패시베이션 층(204) 상에 배치되는 제2 화학 보호층(206).
이 예에서, 제1 패시베이션 층(142)의 하부면(140)은 여전히 패시베이션 스택(104)의 하부면이고, 광 가이드(130)의 상부면(132)과 직접 접촉한다. 추가로, 패시베이션 스택(104)의 상부층(122)은 제2 화학 보호층(206)이다. 게다가, 나노웰(120)은 제2 화학 보호층(206)에 배치된다.
그러나, 이미지 센서 구조체(300)의 누화 차단 금속 구조체(102)는 금속 필러(302)를 포함한다. 금속 필러(302)는 제1 패시베이션 층(142)의 하부면(140)에서 제2 패시베이션 층(204)의 상부면(304)으로 뻗어있다. 또한, 금속 필러는 나노웰들(120) 사이에 배치된다.
도 5를 참조하면, 평행 금속층(402)의 형태의 누화 차단 금속 구조체(102)를 갖는 이미지 센서 구조체(400)의 또 다른 예의 측단면도가 도시된다. 이 예에서, 2개의 평행 금속층들(402A 및 402B)이 도시되어 있다. 그러나, 설계 조건 및 목적에 따라, 이미지 센서 구조체(400)에 이용되는 2개 이상의 이런 평행 금속층(402)이 있을 수 있다. 이미지 센서 구조체(400)는 이미지 센서 구조체들(100, 200 및 300)과 유사하며, 유사한 특징들은 유사한 참조번호들로 라벨링되었다.
이미지 센서 구조체(400)의 패시베이션 스택(104)은 이미지 센서 구조체(200 및 300)의 패시베이션 스택과 동일하거나 유사하고, 또한 4개의 층을 포함한다. 이런 4개의 층은 다음을 포함한다:
● 광 가이드(130) 상에 배치되는 제1 패시베이션 층(142).
● 제1 패시베이션 층(142) 상에 배치되는 제1 화학 보호층(144).
● 제1 화학 보호층(144) 상에 배치되는 제2 패시베이션 층(204).
● 제2 패시베이션 층(204) 상에 배치되는 제2 화학 보호층(206).
이 예에서, 제1 패시베이션 층(142)의 하부면(140)은 여전히 패시베이션 스택(104)의 하부면이고, 광 가이드(130)의 상부면(132)과 직접 접촉한다. 추가로, 패시베이션 스택(104)의 상부층(122)은 제2 화학 보호층(206)이다. 게다가, 나노웰(120)은 제2 화학 보호층(206)에 배치된다.
그러나, 이미지 센서 구조(400)의 누화 차단 금속 구조체(102)는 평행 금속층(402)을 포함한다. 이 예에서, 평행 금속층(402)은 제2 패시베이션 층(204)에서 나노웰들(120) 사이에 배치된다. 그러나, 금속층(402)은 제1 패시베이션 층(142)에서 또한 나노웰들(120) 사이에도 배치될 수 있다.
평행 금속층(402)의 기하학적 형상 및 배치는 이들 특정 누화 차단 금속 구조체(102)가 금속층(402)에 상대적으로 평행하고 관련되지 않은 광 검출기(112)로부터 멀어지는 방향으로 누화 방출 광(또는 누화)을 향하게 한다. 또한, 평행 금속층(402)의 구성은 이러한 특정 누화 차단 금속 구조체(102)가 이런 누화 방출 광을 흡수할 수 있게 한다.
또한, 평행 금속층(402)에서 누화 감소를 지원할 수 있는 몇 가지 다른 메커니즘이 있다. 예를 들어, 평행 금속층(402A 및 402B)은 평행 금속층(402A 및 402B) 사이의 이격 거리(404)가 차단되거나 감소되어야 할 누화 방출 광의 파장보다 더 짧기 때문에 누화 방출 광을 흡수할 수 있다. 누화 방출 광을 감소시키기 위한 평행 금속층(402A 및 402B) 사이의 특정 범위의 이격 거리(404)의 예는 누화 방출 광의 파장의 1/2 이하인 이격 거리(404)일 수 있다.
평행 금속층(402)에서 누화 감소를 지원할 수 있는 메커니즘의 또 다른 예는 금속층의 폭(406)일 수 있다. 예를 들어, 평행 금속층(402A 및 402B)은 평행 금속층(402A, 402B)의 폭(406)이 누화 방출 광의 파장의 1/2 이상이기 때문에 누화 방출 광을 흡수할 수 있다.
누화 방출 광을 감소시키기 위해 다양한 인자가 평행 금속층(402)의 이격 거리(404) 및 폭(406)에 이용되는 범위에 영향을 미칠 수 있다. 이러한 인자는 평행 금속층(402)의 굴절률 및 평행 금속층(402)을 분리시키는 재료(이 경우는 층(204))의 구성을 포함할 수 있다.
도 6 내지 도 15를 참조하면, 다음의 도면들은 이미지 센서 구조체들(100, 200, 300 및 400)을 제조하는 다양한 방법을 도시한다.
도 6을 참조하면, 제조 중간 단계에서의 이미지 센서 구조체(100)의 예의 측단면도가 도시되어 있다. 프로세스 흐름의 이 단계에서, 이미지층(108)은 베이스 기판(110) 위에 배치된다. 이미지층은 그 안에 배치된 광 검출기(112)의 어레이를 포함한다. 이미지층(108)은 예컨대 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 기술을 사용하여 베이스 기판(110) 위에 배치될 수 있다.
또한, 디바이스 스택(126)의 다수의 유전체층(미도시)은 그와 연관된 디바이스 회로부와 함께 증착 기술을 사용하여 이미지층(108) 위에 배치될 수 있다. 광 차폐층(134) 및 반사 방지층(136)은 이후에 CVD, PVD, 원자층 증착(ALD) 또는 전기-도금과 같은 임의의 적절한 증착 기술을 사용하여 디바이스 스택(126) 위에 배치될 수 있다.
이후, 프로세스 흐름에서, 광 가이드 개구(150)의 어레이가 디바이스 스택으로 에칭된다. 이는 예컨대 반응성 이온 에칭(RIE)과 같은 이방성 에칭 공정과 같은 임의의 적절한 에칭 공정을 사용하여 수행될 수 있다. 본 명세서의 에칭 프로세스는 예컨대 리소그래피 패터닝과 같은 패터닝(patterning)을 포함할 수 있다.
이후, 보호 라이너층(136)은 개구(150)의 측벽(152) 및 하부면(154)을 포함하여 전체 이미지 센서 구조체(100) 위에 배치될 수 있다. 이는 CVD, PVD 또는 ALD와 같은 임의의 적합한 증착 기술을 사용하여 수행될 수 있다.
도 7을 참조하면, 이후 프로세스 흐름에서, 광 가이드 층(156)은 개구(150)를 채우도록 전체 구조체(100) 위에 배치된다. 광 가이드 층은 공지된 파장의 여기 광 파장을 필터링할 수 있고 공지된 파장의 방출 광(114)을 통해 전송할 수 있는 유기 필터 재료로 구성될 수 있다. 광 가이드 층(156)은 하이 인덱스 폴리머 매트릭스(high index polymer matrix)로 배열된 주문제작 염료 분자로 구성될 수 있다.
도 8을 참조하면, 광 가이드 층(156)은 이후 평탄화되어 광 가이드(130)를 형성하는데, 광 가이드(130)의 상부면(132)은 보호 라이너 층(138)의 상부면과 실질적으로 수평이다. 이는 예컨대 화학기계 연마(CMP) 공정과 같은 임의의 적합한 연마 기술을 사용하여 수행될 수 있다. 일단 연마되면, 이미지 센서 구조체(100)의 전체 상부면은 실질적으로 평평하다.
도 9를 참조하면, 광 가이드(130)는 이후 광 가이드 개구(150) 내로 리세스되는데, 각각의 광 가이드(130)는 광 검출기들의 어레이 중 적어도 하나의 광 검출기(112)와 관련된다. 이는 공지된 시간 동안 소정의 속도로 광 가이드 층(156)을 리세스하는 시간 에칭 공정으로 수행될 수 있다.
에칭 공정이 완료되면, 광 가이드 개구(150)의 내부 측벽(152)의 상부 부분(158)이 노출되도록 광 가이드 개구(150) 내로 광 가이드(130)가 리세스된다. 또한, 광 가이드(130)의 상부면(132)은 광 가이드 개구(150)의 상부 개구(160) 아래에서 기결정된 깊이로 리세스된다.
도 10을 참조하면, 이후, 제1 패시베이션 층(142)의 하부면(140)이 광 가이드(130)의 상부면(132)과 직접 접촉하도록, 제1 패시베이션 층(142)이 광 가이드(130)의 어레이 위에 배치된다. 이어서, 제1 패시베이션 층(142) 위에 제1 화학 보호층(144)이 배치될 수 있다. 이들 공정 둘다 CVD 또는 PVD에 의해 수행될 수 있다. 제1 화학 보호층(144) 및 제1 패시베이션 층(142)은 패시베이션 스택(104)의 적어도 일부를 형성한다.
나노웰(120)의 어레이는 프로세스 흐름의 적절한 지점에서 패시베이션 스택(104)의 상부층(122)에 형성될 수 있다. 각각의 나노웰(120)은 광 가이드의 어레이 중 하나의 광 가이드(130)와 연관된다.
도 10에 도시된 바와 같이 이미지 센서 구조체(100)의 특정 예에 대해서, 나노웰(120)은 제1 패시베이션 층(142)을 광 가이드 개구(150)의 내부 측벽(152)의 상부 부분(158)과 일치하도록 배치함으로써 형성될 수 있다. 이는 CVD, PVD 또는 ALD에 의해 이루어질 수 있다. 따라서, 제1 패시베이션 층(142)의 윤곽은 제1 패시베이션 층에 나노웰(120)의 어레이를 형성하여, 각각의 나노웰이 단일 광 가이드(130)와 연관되고 자가-정렬되도록 한다.
또한, 누화 차단 금속 구조체(102)는 프로세스 흐름의 적절한 지점에서 패시베이션 스택(104) 내에 배치될 수 있다. 각각의 누화 차단 금속 구조체(102)는 패시베이션 스택(104) 내 누화를 감소시킬 수 있다.
도 10에 도시된 바와 같이 이미지 센서 구조체(100)의 특정 예에 대해서, 누화 차단 구조체는 필러 공동(162)이 나노웰들(120) 사이에 배치되도록 필러 공동(162)을 제1 패시베이션 층(142)으로 리소그래픽-에칭함으로써 금속 필러(106)로서 형성될 수 있다. 이는 RIE 공정에 의해 수행될 수 있다.
이후, 금속 필러(106)는 필러 공동(162) 내에 배치될 수 있다. 이는 금속 도금 공정에 의해 수행될 수 있다. 나중에 도금 공정으로 인한 임의의 오버플로우는 화학기계 연마(CMP) 공정에 의해 제거될 수 있다.
제1 패시베이션 층(142)의 증착 및 금속 필러(106)의 형성 후에, 제1 화학 보호층(144)은 제1 패시베이션 층(142) 위에 배치되어 이미지 센서 구조체(100)의 형성을 완료할 수 있다. 제1 화학 보호층(144)은 CVD, PVD 또는 ALD를 사용하여 배치될 수 있다.
도 11을 참조하면, 제조 중간 단계에서의 이미지 센서 구조체(200)의 예의 측단면도가 도시되어 있다. 이미지 센서 구조체(200)의 프로세스 흐름의 이 예는 도 8과 관련하여 개시된 프로세스 흐름까지 포함하여 이미지 센서(100)의 프로세스 흐름의 예와 동일하거나 유사하다. 따라서, 프로세스 흐름의 이 단계에서, 광 가이드(130)의 상부면(132)은 보호 라이너층(138)의 상부면과 실질적으로 수평이다. 따라서, 이미지 센서 구조체(200)의 전체 상부면은 실질적으로 평평하다.
이후, 제1 패시베이션 층(142)은 제1 패시베이션 층(142)의 하부면(140)이 광 가이드(130)의 상부면(132)과 직접 접촉하도록 구조체(200) 위에 배치된다. 구조체(200)의 이런 제1 패시베이션 층(142)은 제1 패시베이션 층(142)의 실질적으로 평탄한 상부면(208)을 제공한다. 이는 CVD 또는 PVD에 의해 수행될 수 있다.
이후, 금속 필러(202)(이 예에서는 누화 차단 금속 구조체(102))는 제1 패시베이션 층(142) 내에 배치될 수 있다. 이는 먼저 필러 공동(210)을 제1 패시베이션 층(142)으로 에칭함으로써 수행될 수 있다. 이는 RIE 프로세스를 사용하여 수행될 수 있다. 이후, 금속 필러(202)는 CVD, PVD 또는 전기-도금을 사용하여 필러 공동(210) 내에 배치될 수 있다. 금속 필러(202)의 필러 공동(210)으로의 증착에 의해 야기된 임의의 오버플로우는 나중에 화학기계 연마(CMP) 공정에 의해 제거될 수 있다.
이후, 제1 화학 보호층(144)은 제1 패시베이션 층(142)의 비교적 평평한 상부면(208) 위에 배치될 수 있다. 이는 CVD, PVD 또는 ALD에 의해 수행될 수 있다.
도 12를 참조하면, 이후 프로세스 흐름에서, 제2 패시베이션 층(204)은 제1 화학 보호층(144) 위에 배치된다. 이는 CVD, PVD 또는 ALD와 같은 임의의 적절한 증착 기술을 사용하여 수행될 수 있다.
이후, 나노웰(120)은 제2 패시베이션 층(204)으로 형성될 수 있다. 이는 나노웰(120)을 제2 패시베이션 층(204) 내로 리소그래픽 패터닝하고 에칭함으로써 수행될 수 있다.
이후, 이미지 센서 구조체(200)의 형성을 완료하기 위해 제2 화학 보호층(206)이 제2 패시베이션 층(204) 위에 배치된다. 이는 CVD, PVD 또는 ALD와 같은 임의의 적절한 증착 기술을 사용하여 수행될 수 있다. 증착 공정은 제2 화학 보호층(206)을 제2 패시베이션 층(204) 내 나노웰(120)의 윤곽에 맞춰서, 제2 화학 보호층(206)에 나노웰(120)을 형성한다. 제2 화학 보호층(206), 제2 패시베이션 층(204), 제1 화학 보호층(144) 및 제1 패시베이션 층(142)은 모두 이미지 센서 구조체(200)의 패시베이션 스택(104)에 포함된다.
도 13을 참조하면, 제조 중간 단계에서의 이미지 센서 구조체(300)의 예의 측단면도가 도시되어 있다. 이미지 센서 구조체(300)의 프로세스 흐름의 이 예는 도 8과 관련하여 개시된 프로세스 흐름까지 포함하여 이미지 센서(100)의 프로세스 흐름의 예와 동일하거나 유사하다. 따라서, 프로세스 흐름의 이 단계에서, 광 가이드(130)의 상부면(132)은 보호 라이너층(138)의 상부면과 적어도 실질적으로 수평이다. 따라서, 이미지 센서 구조체(300)의 전체 상부면은 실질적으로 평평하다.
이후, 제1 패시베이션 층(142)은 제1 패시베이션 층(142)의 하부면(140)이 광 가이드(130)의 상부면(132)과 직접 접촉하도록 구조체(300) 위에 배치된다. 구조체(300)의 제1 패시베이션 층(142)은 제1 패시베이션 층(142)의 실질적으로 평탄한 상부면(208)이다. 이는 CVD 또는 PVD와 같은 임의의 적절한 증착 기술에 의해 수행될 수 있다.
이후, 제1 화학 보호층(144)은 제1 패시베이션 층(142)의 비교적 평평한 상부면(208) 위에 배치될 수 있다. 이어서, 제2 패시베이션 층(204)은 제1 화학 보호층(144) 위에 배치될 수 있다. 이 층들(144, 204) 모두는 예컨대 CVD, PVD 또는 ALD와 같은 임의의 적절한 증착 기술을 사용하여 배치될 수 있다.
이후, 금속 필러(302)(이미지 센서 구조체(300)의 누화 차단 금속 구조체(102))는 제2 패시베이션 층(204), 제1 화학 보호층(144) 및 제1 패시베이션 층(142) 내에 배치될 수 있다. 이는 먼저 제1 및 제2 패시베이션 층(142, 204) 그리고 제1 화학 보호층(144)으로 필러 공동(306)을 먼저 에칭함으로써 수행될 수 있다. 이는 RIE 공정을 사용하여 수행될 수 있다. 금속 필러(302)는 이후 CVD, PVD 또는 전기-도금과 같은 임의의 적절한 증착 기술을 사용하여 필러 공동(306) 내에 배치될 수 있다. 금속 필러(302)의 필러 공동(306)으로의 증착에 의해 야기된 임의의 오버플로우는 나중에 화학기계적 연마(CMP) 프로세스와 같은 임의의 적합한 연마 기술에 의해 제거될 수 있다.
도 14를 참조하면, 이후 나노웰(120)은 나중에 제2 패시베이션 층(204)으로 형성될 수 있다. 이는 나노웰(120)을 제2 패시베이션 층(204)으로 리소그래픽 패터닝하고 에칭함으로써 수행될 수 있다.
이후, 이미지 센서 구조체(300)의 형성을 완료하기 위해 제2 화학 보호층(206)이 제2 패시베이션 층(204) 위에 배치된다. 이는 CVD, PVD 또는 ALD에 의해 수행될 수 있다. 증착 공정은 제2 화학 보호층(206)을 제2 패시베이션 층(204)에서 나노웰(120)의 윤곽에 맞춰서, 제2 화학 보호층(206)에 나노웰(120)을 형성한다. 제2 화학 보호층(206), 제2 패시베이션 층(204), 제1 화학 보호층(144) 및 제1 패시베이션 층(142)은 모두 이미지 센서 구조체(300)의 패시베이션 스택(104)에 포함된다.
도 15를 참조하면, 제조 중간 단계에서의 이미지 센서 구조체(400)의 예의 측단면도가 도시되어 있다. 이미지 센서 구조체(400)의 프로세스 흐름의 이 예는 도 8과 관련하여 개시된 프로세스 흐름까지 포함하여 이미지 센서(100)의 프로세스 흐름의 예와 동일하거나 유사하다. 따라서, 프로세스 흐름의 이 단계에서, 광 가이드(130)의 상부면(132)은 보호 라이너층(138)의 상부면과 실질적으로 수평이다. 따라서, 이미지 센서 구조체(400)의 전체 상부면은 실질적으로 평평하다.
이후, 제1 패시베이션 층(142)은 제1 패시베이션 층(142)의 하부면(140)이 광 가이드(130)의 상부면(132)과 직접 접촉하도록 구조체(400) 위에 배치된다. 구조체(400)의 제1 패시베이션 층(142)은 제1 패시베이션 층(142)의 실질적으로 평탄한 상부면(208)을 제공한다. 이는 CVD 또는 PVD와 같은 임의의 적절한 증착 기술을 사용하여 수행될 수 있다.
이후, 제1 화학 보호층(144)은 제1 패시베이션 층(142)의 비교적 평평한 상부면(208) 위에 배치될 수 있다. 이는 CVD, PVD 또는 ALD와 같은 임의의 적절한 증착 기술을 사용하여 수행될 수 있다.
도 16을 참조하면, 이후, (이미지 센서 구조체(400)의 누화 차단 금속 구조체(102) 중 하나인) 제1 평행 금속층(402A)은 제1 화학 보호층(144) 위에 배치될 수 있다. 금속층(402A)은 예컨대 CVD, PVD, ALD 또는 전기-도금과 같은 임의의 적절한 증착 기술을 사용하여 배치될 수 있다.
이어서, 제2 패시베이션 층(204)은 제1 금속층(402A) 위에 배치될 수 있다. 이는 예컨대 CVC 또는 PVD와 같은 임의의 적절한 증착 기술을 사용하여 수행될 수 있다.
이후, 제2 평행 금속층(402B)은 제1 평행 금속층(402A)과 평행하도록 제2 패시베이션 층(204) 위에 배치될 수 있다. 이는 예컨대 CVD, PVD, ALD 또는 전기-도금과 같은 임의의 적합한 증착 기술을 사용하여 수행될 수 있다.
이후, 나노웰(120)은 제2 패시베이션 층(204) 및 평행 금속층들(402A, 402B)으로 형성될 수 있다. 이는 나노웰(120)을 제2 패시베이션 층(204) 및 평행 금속층들(402A, 402B)로 리소그래픽 패터닝하고 에칭함으로써 수행될 수 있다.
이후, 이미지 센서 구조체(400)의 형성을 완료하기 위해 제2 화학 보호층(206)은 제2 패시베이션 층(204) 위에 배치된다. 이는 예컨대 CVD, PVD 또는 ALD와 같은 임의의 적절한 증착 기술을 사용하여 수행될 수 있다. 증착 공정은 제2 화학 보호층(206)을 제2 패시베이션 층(204)에서 나노웰(120)의 윤곽에 맞춰서, 제2 화학 보호층(206)에 나노웰(120)을 형성한다. 제2 화학 보호층(206), 제2 패시베이션 층(204), 제1 화학 보호층(144) 및 제1 패시베이션 층(142)은 모두 이미지 센서 구조체(400)의 패시베이션 스택(104)에 포함된다.
이후, 이미지 센서 구조체들(100, 200, 300, 400)은 인쇄 회로 기판(미도시) 상에 배치될 수 있다. 예를 들어, 이미지 센서 구조체들(100, 200, 300, 400) 중 임의의 하나는 임의의 적절한 본딩 기술을 사용하여 플로우 셀(플로우 셀(12)과 유사)과 본딩되어서 센서 시스템(예를 들어, 바이오센서 시스템(10)과 유사)을 형성할 수 있다. 이후, 센서 시스템은 임의의 적절한 본딩 기술을 사용하여 인쇄 회로 기판에 본딩될 수 있다. 이는 예를 들어 접착제 본딩에 의해 수행될 수 있다.
상술한 개념(이러한 개념이 서로 일치하는 경우)의 모든 조합은 본 명세서에 개시된 본 발명의 주제의 일부인 것으로 고려된다는 것을 이해해야 한다. 특히, 본 명세서의 말단에 나타나는 청구된 주제의 모든 조합은 본 명세서에 개시된 본 발명의 주제의 일부인 것으로 고려된다.
비록 상술한 예가 특정 예를 참조하여 설명되었지만, 설명된 본 발명의 개념의 사상 및 범위 내에서 많은 변경이 이루어질 수 있음을 이해해야 한다. 따라서, 예들은 설명된 예들로 제한되지 않지만, 하기의 청구항들의 언어에 의해 정의된 전체 범위를 갖도록 의도된다.

Claims (22)

  1. 이미지층의 내부에 배치되는 광 검출기의 어레이를 포함하는 이미지층;
    이미지층 상에 배치되는 디바이스 스택;
    디바이스 스택에 배치되고 광 검출기의 어레이 중 적어도 하나의 광 검출기와 각각 연관되는 광 가이드의 어레이;
    디바이스 스택 상에 배치되고 광 가이드의 상부면에 직접 접촉하는 하부면을 포함하는 패시베이션 스택;
    패시베이션 스택의 상부층에 배치되고 광 가이드의 어레이 중 한 광 가이드와 각각 연관되는 나노웰의 어레이; 및
    패시베이션 스택에 배치되고 패시베이션 스택 내 누화(crosstalk)를 감소시키는 누화 차단 금속 구조체를 포함하며,
    상기 누화 차단 금속 구조체는 패시베이션 스택 내 적어도 하부면에서 상부면으로 뻗어있는, 이미지 센서 구조체.
  2. 제 1 항에 있어서,
    패시베이션 스택은 광 가이드 상에 배치되는 제1 패시베이션 층 및 제1 패시베이션 층 상에 배치되는 제1 화학 보호층을 포함하는 복수의 층을 포함하는 이미지 센서 구조체.
  3. 제 2 항에 있어서,
    누화 차단 금속 구조체는 제1 패시베이션 층의 적어도 하부면에서 상부면으로 뻗어있는 이미지 센서 구조체.
  4. 제 1 항에 있어서,
    상기 누화 차단 금속 구조체는 평행 금속층(parallel metal layers)을 포함하는, 이미지 센서 구조체.
  5. 제 2 항에 있어서,
    복수의 층은:
    제1 화학 보호층 상에 배치되는 제2 패시베이션 층; 및
    제2 패시베이션 층 상에 배치되는 제2 화학 보호층을 더 포함하고,
    나노웰은 제2 화학 보호층의 상부층에 배치되는 이미지 센서 구조체.
  6. 제 5 항에 있어서,
    누화 차단 금속 구조체는 제2 패시베이션 층에 배치되는 평행 금속층을 포함하는 이미지 센서 구조체.
  7. 제 5 항에 있어서,
    누화 차단 금속 구조체는 나노웰들 사이에 배치되고 제1 패시베이션 층의 하부면에서 제2 패시베이션 층의 상부면으로 뻗어있는 이미지 센서 구조체.
  8. 제 1 항에 있어서,
    누화 차단 금속 구조체는 탄탈룸(Ta), 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중 하나로 구성되는 이미지 센서 구조체.
  9. 제 2 항에 있어서,
    제1 패시베이션 층은 실리콘 질화물(SiN)로 구성되고, 제1 화학 보호층은 탄탈룸 5산화물(Ta2O5)로 구성되는 이미지 센서 구조체.
  10. 제 1 항에 있어서,
    광 차폐층은 디바이스 스택과 패시베이션 스택 사이에 배치되는 이미지 센서 구조체.
  11. 제 5 항에 있어서,
    제2 패시베이션 층은 실리콘 질화물(SiN)로 구성되고, 제2 화학 보호층은 탄탈룸 5산화물(Ta2O5)로 구성되는 이미지 센서 구조체.
  12. 제 4 항에 있어서,
    평행 금속층은 누화의 파장의 절반 이하인 평행 금속층들 사이의 이격 거리를 가지는 이미지 센서 구조체.
  13. 제 4 항에 있어서,
    평행 금속층은 누화의 파장의 절반 이상인 평행 금속층들의 폭을 가지는 이미지 센서 구조체.
  14. 이미지층의 내부에 배치되는 광 검출기의 어레이를 포함하는 이미지층;
    이미지층 상에 배치되는 디바이스 스택;
    디바이스 스택에 배치되고 광 검출기의 어레이 중 적어도 하나의 광 검출기와 각각 연관되는 광 가이드의 어레이;
    디바이스 스택 상에 배치되는 패시베이션 스택;
    패시베이션 스택의 상부층에 배치되고 광 가이드의 어레이 중 하나의 광 가이드와 각각 연관되는 나노웰의 어레이; 및
    패시베이션 스택에 배치되고 패시베이션 스택 내 누화를 감소시키는 누화 차단 금속 구조체를 포함하고,
    상기 패시베이션 스택은:
    광 가이드의 상부면과 직접 접촉하는 하부면을 포함하는 제1 패시베이션 층,
    제1 패시베이션 층 상에 배치되는 제1 화학 보호층,
    제1 화학 보호층 상에 배치되는 제2 패시베이션 층, 및
    제2 패시베이션 층 상에 배치되는 제2 화학 보호층을 포함하며,
    상기 누화 차단 금속 구조체는 제1 패시베이션 층의 하부면에서 제1 패시베이션 층의 상부면으로 뻗어있는, 이미지 센서 구조체.
  15. 제 14 항에 있어서,
    누화 차단 금속 구조체는 나노웰들 사이에 배치되는 평행 금속층을 포함하는 이미지 센서 구조체.
  16. 제 14 항에 있어서,
    누화 차단 금속 구조체는 제1 패시베이션 층의 하부면에서 제2 패시베이션 층의 상부면으로 뻗어있는, 이미지 센서 구조체.
  17. 이미지층의 내부에 배치되는 광 검출기의 어레이를 포함하는 이미지층;
    이미지층 상에 배치되는 디바이스 스택;
    디바이스 스택에 배치되고 광 검출기의 어레이 중 적어도 하나의 광 검출기와 각각 연관되는 광 가이드의 어레이;
    디바이스 스택 상에 배치되는 패시베이션 스택; 및
    패시베이션 스택에 배치되고 패시베이션 스택 내 누화(crosstalk)를 감소시키는 누화 차단 금속 구조체를 포함하며,
    상기 누화 차단 금속 구조체는 패시베이션 스택의 층 내 적어도 상부면으로부터 뻗어있는, 이미지 센서 구조체.
  18. 이미지층 내부에 배치되는 광 검출기의 어레이를 포함하는 이미지층 상에 배치되는 디바이스 스택으로 광 가이드 개구의 어레이를 에칭하는 단계;
    광 검출기의 어레이 중 적어도 하나의 광 검출기와 각각 연관되는 광 가이드의 어레이를 광 가이드 개구에 형성하는 단계;
    제1 패시베이션 층의 하부면이 광 가이드의 상부면과 직접 접촉하도록 광 가이드의 어레이 상에 제1 패시베이션 층을 배치하는 단계;
    제1 패시베이션 층 상에 제1 화학 보호층을 배치하는 단계;
    광 가이드의 어레이 중 한 광 가이드와 각각 연관되는 나노웰의 어레이를 패시베이션 층의 상부층에 형성하는 단계; 및
    패시베이션 스택 내 누화를 감소시키는 누화 차단 금속 구조체를 패시베이션 스택 내에 배치하는 단계를 포함하는 방법으로서,
    제1 화학 보호층 및 제1 패시베이션 층은 패시베이션 스택의 적어도 일부를 포함하고,
    상기 누화 차단 금속 구조체는 패시베이션 스택 내 적어도 하부면에서 상부면으로 뻗어있는, 방법.
  19. 제 18 항에 있어서,
    광 가이드 개구의 내부 측벽의 상부가 노출되고 광 가이드의 상부면이 광 가이드 개구의 상부 개방부 아래에 기결정된 심도로 리세스되도록 광 가이드를 광 가이드 개구로 리세스(recessing)하는 단계를 포함하고,
    제1 패시베이션 층을 배치하는 단계는 하나의 광 가이드와 각각 연관되는 나노웰의 어레이를 제1 패시베이션 층의 상부층에 형성하도록 광 가이드 개구의 내부 벽의 상부에 제1 패시베이션 층을 합치(conforming)시키는 단계를 더 포함하는 방법.
  20. 제 19 항에 있어서,
    누화 차단 금속 구조체를 배치하는 단계는 제1 패시베이션 층 내 금속 필러를 나노웰들 사이에 배치하는 단계를 더 포함하는 방법.
  21. 제 18 항에 있어서,
    제1 화학 보호층 상에 제2 패시베이션 층을 배치하는 단계; 및
    제2 패시베이션 층 상에 제2 화학 보호층을 배치하는 단계를 포함하고,
    제2 화학 보호층 및 제2 패시베이션 층은 패시베이션 스택을 더 포함하는 방법.
  22. 제 18 항에 있어서,
    누화 차단 금속 구조체를 배치하는 단계는 패시베이션 스택 내 평행 금속층 및 금속 필러 중 하나를 나노웰들 사이에 배치하는 단계를 더 포함하는 방법.
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