KR20220007074A - 반도체 장치 및 반도체 장치의 동작 방법 - Google Patents

반도체 장치 및 반도체 장치의 동작 방법 Download PDF

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히데토모 고바야시
다카유키 이케다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

소비 전력이 낮은 반도체 장치를 제공한다. 또는 고속으로 동작하는 반도체 장치를 제공한다. 또는 회로 면적이 작은 반도체 장치를 제공한다. 또는 신규 반도체 장치를 제공한다. 신호선은 제 1 노드와 제 2 노드 사이에서 복수의 화소에 전기적으로 접속되고, 증폭 회로는 공급되는 전류를 증폭하고 제 1 노드에 공급하는 기능을 가지고, 아날로그 디지털 변환 회로는 제 1 노드의 전위를 제 1 신호로 변환하는 기능과, 제 2 노드의 전위를 제 2 신호로 변환하는 기능을 가지고, 검출 회로는 제 1 신호와 제 2 신호를 비교하여 제 3 신호를 생성하는 기능을 가지고, 증폭 회로의 전류 증폭률은 제 3 신호에 따라 결정되는 반도체 장치이다.

Description

반도체 장치 및 반도체 장치의 동작 방법
본 발명의 일 형태는 반도체 장치 및 그 동작 방법, 그리고 전자 기기에 관한 것이다. 본 발명의 일 형태는 표시 장치 및 그 동작 방법에 관한 것이다. 본 발명의 일 형태는 표시 장치의 제작 방법에 관한 것이다. 본 발명의 일 형태는 트랜지스터 및 트랜지스터의 제작 방법에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다. 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
트랜지스터에 적용 가능한 반도체 재료로서 금속 산화물을 사용한 산화물 반도체가 주목을 받고 있다. 예를 들어, 특허문헌 1에서는 복수의 산화물 반도체층을 적층하고, 상기 복수의 산화물 반도체층 중에서 채널이 되는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 또한 인듐의 비율을 갈륨의 비율보다 크게 함으로써, 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시되어 있다.
반도체층에 사용할 수 있는 금속 산화물은 스퍼터링법 등을 사용하여 형성할 수 있기 때문에, 대형의 표시 장치를 구성하는 트랜지스터의 반도체층에 사용할 수 있다. 또한 다결정 실리콘이나 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에 설비 투자를 줄일 수 있다. 또한 금속 산화물을 사용한 트랜지스터는 비정질 실리콘을 사용한 경우와 비교하여 높은 전계 효과 이동도를 가지므로 구동 회로가 제공된 기능성이 높은 표시 장치를 실현할 수 있다.
또한 증강 현실(AR: Augmented Reality) 또는 가상 현실(VR: Virtual Reality)용 표시 장치로서 웨어러블형 표시 장치 및 거치형 표시 장치가 보급되고 있다. 웨어러블형 표시 장치로서는 예를 들어 헤드 마운트 디스플레이(HMD: Head Mounted Display)나 안경형 표시 장치 등이 있다. 거치형 표시 장치로서는 예를 들어 헤드업 디스플레이(HUD: Head-Up Display) 등이 있다.
일본 공개특허공보 특개2014-7399호
본 발명의 일 형태는 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 고속으로 동작하는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 회로 면적이 작은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 표시 소자의 밀도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 표시 소자의 개수가 많은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 화소수가 많은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 정세도가 높은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 저렴한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소형 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 고해상도 화상을 표시할 수 있는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 고품질 화상을 표시할 수 있는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 임장감이 높은 화상을 표시할 수 있는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 고휘도 화상을 표시할 수 있는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 다이내믹 레인지가 높은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 슬림 베젤화된 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치의 동작 방법을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 표시 장치의 동작 방법을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 전자 기기를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
본 발명의 일 형태는 신호선과, 복수의 화소와, 아날로그 디지털 변환 회로와, 검출 회로와, 증폭 회로를 가지고, 신호선은 제 1 노드 및 제 2 노드를 가지고, 신호선은 제 1 노드와 제 2 노드 사이에서 복수의 화소에 전기적으로 접속되고, 증폭 회로는 공급되는 전류를 증폭하고 제 1 노드에 공급하는 기능을 가지고, 아날로그 디지털 변환 회로는 제 1 노드의 전위를 제 1 신호로 변환하는 기능과, 제 2 노드의 전위를 제 2 신호로 변환하는 기능을 가지고, 검출 회로는 제 1 신호와 제 2 신호를 비교하여 제 3 신호를 생성하는 기능을 가지고, 증폭 회로의 전류 증폭률은 제 3 신호에 따라 결정되는 반도체 장치이다.
또한 상기 구성에 있어서 복수의 화소 각각은 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 가지고, 금속 산화물은 원소 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 가지는 것이 바람직하다.
또한 상기 구성에 있어서 복수의 화소 각각은 표시 소자를 가지는 것이 바람직하다.
또한 상기 구성에 있어서 아날로그 디지털 변환 회로, 검출 회로, 및 증폭 회로 중 하나 이상은 채널 형성 영역에 실리콘을 가지는 트랜지스터를 가지는 것이 바람직하다.
또한 상기 구성에 있어서 아날로그 디지털 변환 회로, 검출 회로, 및 증폭 회로 중 하나 이상은 복수의 화소 중 하나 이상과 중첩되는 영역을 가지는 것이 바람직하다.
또는 본 발명의 일 형태는 제 1 층과 제 2 층이 적층되어 제공되고, 제 1 층은 매트릭스상으로 배치되는 n개의 소스 드라이버 회로(n은 2 이상의 정수)를 가지고, 제 2 층은 매트릭스상으로 배치되는 n개의 블록을 가지고, n개의 블록 각각은 신호선과, 신호선에 전기적으로 접속되는 복수의 화소를 가지고, 제 j 소스 드라이버 회로(j는 1 이상 n 이하의 정수)는 제 j 블록이 가지는 신호선의 한쪽 끝 및 다른 쪽 끝에 전기적으로 접속되고, 제 j 소스 드라이버 회로는 공급되는 화상 데이터를 원하는 증폭률로 증폭하고, 증폭된 화상 데이터를 제 j 블록이 가지는 신호선의 한쪽 끝에 공급하는 기능을 가지고, 제 j 소스 드라이버 회로는 제 j 블록이 가지는 신호선의 한쪽 끝과 다른 쪽 끝의 전위를 비교하고, 비교의 결과에 따라 증폭률을 결정하는 기능을 가지는 반도체 장치이다.
또한 상기 구성에 있어서 복수의 화소 각각은 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 가지고, 금속 산화물은 원소 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 가지는 것이 바람직하다.
또한 상기 구성에 있어서 n개의 소스 드라이버 회로 각각은 채널 형성 영역에 실리콘을 가지는 트랜지스터를 가지는 것이 바람직하다.
또한 상기 구성에 있어서 제 j 소스 드라이버 회로와 제 j 블록은 상면에서 보았을 때의 거리가 30μm 이내인 영역을 가지는 것이 바람직하다.
또는 본 발명의 일 형태는 신호선과, 각각이 배선을 가지는 복수의 화소와, 아날로그 디지털 변환 회로와, 검출 회로와, 증폭 회로를 가지고, 신호선은 제 1 영역과 제 2 영역을 가지고, 복수의 화소가 가지는 각각의 배선은 신호선의 제 1 영역과 제 2 영역 사이에서 신호선과 중첩되는 영역을 가지고, 증폭 회로는 화상 신호가 공급되는 제 1 입력 단자와, 증폭 회로의 증폭률을 결정하는 신호가 공급되는 제 2 입력 단자와, 화상 신호가 증폭된 신호가 출력되고 제 1 영역에 전기적으로 접속되는 제 1 출력 단자를 가지고, 아날로그 디지털 변환 회로는 제 1 영역에 전기적으로 접속되는 제 3 입력 단자와, 제 2 영역에 전기적으로 접속되는 제 4 입력 단자와, 검출 회로에 전기적으로 접속되는 제 2 출력 단자를 가지고, 검출 회로는 제 2 입력 단자에 전기적으로 접속되는 제 3 출력 단자를 가지는 반도체 장치이다.
또한 상기 구성에 있어서 아날로그 디지털 변환 회로는 제 1 영역과 제 2 영역의 전위차에 따른 신호를 출력하는 기능을 가지는 것이 바람직하다.
또는 본 발명의 일 형태는 상술한 구성 중 어느 것에 기재된 반도체 장치를 적용한 표시부를 가지는 파인더와, 렌즈를 가지는 촬상 장치이다.
또는 본 발명의 일 형태는 상술한 구성 중 어느 것에 기재된 반도체 장치를 적용한 표시부와, 렌즈와, 밴드상의 고정구를 가지는 헤드 마운트 디스플레이이다.
또한 상기 구성을 가지는 헤드 마운트 디스플레이에서 표시부가 만곡되어 제공되는 것이 바람직하다.
또는 본 발명의 일 형태는 제 1 층과 제 2 층이 적층되어 제공되고, 제 1 층은 아날로그 디지털 변환 회로와, 검출 회로와, 증폭 회로와, 전류 조정부와, 전류 생성 회로를 가지고, 제 2 층은 신호선과 복수의 화소를 가지고, 증폭 회로는 제 1 입력 단자와, 제 2 입력 단자와, 출력 단자를 가지고, 신호선은 제 1 노드 및 제 2 노드를 가지고, 신호선은 제 1 노드와 제 2 노드 사이에서 복수의 화소에 전기적으로 접속되고, 제 1 노드 및 제 2 노드는 아날로그 디지털 변환 회로에 전기적으로 접속되고, 아날로그 디지털 변환 회로는 검출 회로에 전기적으로 접속되고, 증폭 회로의 출력 단자는 제 1 노드에 전기적으로 접속되고, 증폭 회로의 제 1 입력 단자에는 화상 신호가 공급되고, 증폭 회로의 제 2 입력 단자는 전류 조정부에 전기적으로 접속되고, 전류 생성 회로는 전류 조정부에 전기적으로 접속되고, 제 1 노드의 전위 및 제 2 노드의 전위가 각각 아날로그 디지털 변환 회로에 공급되는 제 1 단계와, 아날로그 디지털 변환 회로에서 제 1 노드의 전위 및 제 2 노드의 전위가 각각 제 1 신호 및 제 2 신호로 변환되고 검출 회로에 공급되는 제 2 단계와, 검출 회로에서 제 1 신호와 제 2 신호의 비교가 수행되고, 비교의 결과에 따른 제 3 신호가 전류 조정부에 공급되는 제 3 단계와, 전류 생성 회로로부터 전류 조정부를 통하여 증폭 회로의 제 2 입력 단자에 전류가 공급되는 제 4 단계와, 화상 신호가 증폭된 신호가 증폭 회로의 출력 단자로부터 제 1 노드에 공급되는 제 5 단계를 가지는 반도체 장치의 동작 방법이다.
또한 상기 구성에 있어서 화상 신호는 k비트의 디지털 신호(k는 2 이상의 정수)가 아날로그값으로 변환된 신호이고, 제 1 신호 및 제 2 신호는 m비트의 디지털 신호(m은 1 이상의 정수)이고, k는 m보다 큰 것이 바람직하다.
또한 상기 구성에 있어서, 제 3 단계에서 제 1 신호와 제 2 신호가 일치하고, 제 4 단계에서 제 2 입력 단자에 공급되는 전류가 약화되는 것이 바람직하다.
또한 상기 구성에 있어서 복수의 화소 각각은 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 가지고, 금속 산화물은 원소 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 가지는 것이 바람직하다.
또한 상기 구성에 있어서 복수의 화소 각각은 표시 소자를 가지는 것이 바람직하다.
또한 상기 구성에 있어서 아날로그 디지털 변환 회로, 검출 회로, 및 증폭 회로 중 하나 이상은 채널 형성 영역에 실리콘을 가지는 트랜지스터를 가지는 것이 바람직하다.
본 발명의 일 형태에 따라 소비 전력이 낮은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 고속으로 동작하는 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 회로 면적이 작은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 표시 소자의 밀도가 높은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 표시 소자의 개수가 많은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 화소수가 많은 표시 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 정세도가 높은 표시 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 저렴한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 소형 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 고해상도 화상을 표시할 수 있는 표시 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 고품질 화상을 표시할 수 있는 표시 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 임장감이 높은 화상을 표시할 수 있는 표시 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 고휘도 화상을 표시할 수 있는 표시 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 다이내믹 레인지가 높은 표시 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 슬림 베젤화된 표시 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 신규 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 신규 반도체 장치의 동작 방법을 제공할 수 있다. 또한 본 발명의 일 형태에 따라 신규 표시 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 따라 신규 표시 장치의 동작 방법을 제공할 수 있다. 또한 본 발명의 일 형태에 따라 신규 전자 기기를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 추출할 수 있다.
도 1의 (A)는 반도체 장치의 일례를 나타낸 도면이다. 도 1의 (B)는 회로도의 일례이다.
도 2의 (A)는 회로도의 일례이다. 도 2의 (B)는 회로도의 일례이다.
도 3의 (A)는 반도체 장치의 동작예를 나타낸 도면이다. 도 3의 (B)는 반도체 장치의 동작예를 나타낸 도면이다.
도 4의 (A)는 회로도의 일례이다. 도 4의 (B)는 회로도의 일례이다. 도 4의 (C)는 배선의 상면도의 일례이다.
도 5는 반도체 장치의 동작예를 나타낸 도면이다.
도 6의 (A)는 블록도의 일례이다. 도 6의 (B)는 블록도의 일례이다.
도 7의 (A)는 소스 드라이버와 블록의 배치예를 나타낸 도면이다. 도 7의 (B)는 소스 드라이버와 블록의 배치예를 나타낸 도면이다.
도 8의 (A)는 소스 드라이버와 블록의 배치예를 나타낸 도면이다. 도 8의 (B)는 소스 드라이버와 블록의 배치예를 나타낸 도면이다.
도 9의 (A)는 소스 드라이버와 블록의 배치예를 나타낸 도면이다. 도 9의 (B)는 회로도의 일례이다.
도 10은 회로도의 일례이다.
도 11은 회로도의 일례이다.
도 12의 (A)는 회로도의 일례이다. 도 12의 (B)는 회로도의 일례이다.
도 13의 (A), (B), (C), (D), 및 (E)는 화소의 일례이다.
도 14의 (A), (B), 및 (C)는 화소의 일례를 나타낸 회로도이다.
도 15는 반도체 장치의 단면도의 일례이다.
도 16은 반도체 장치의 단면도의 일례이다.
도 17은 반도체 장치의 단면도의 일례이다.
도 18은 반도체 장치의 단면도의 일례이다.
도 19는 반도체 장치의 단면도의 일례이다.
도 20은 반도체 장치의 단면도의 일례이다.
도 21의 (A), (B), (C), (D), 및 (E)는 발광 소자의 구성예를 나타낸 도면이다.
도 22의 (A)는 트랜지스터의 일례를 나타낸 상면도이다. 도 22의 (B)는 트랜지스터의 일례를 나타낸 단면도이다. 도 22의 (C)는 트랜지스터의 일례를 나타낸 단면도이다.
도 23의 (A)는 트랜지스터의 일례를 나타낸 상면도이다. 도 23의 (B)는 트랜지스터의 일례를 나타낸 단면도이다. 도 23의 (C)는 트랜지스터의 일례를 나타낸 단면도이다.
도 24의 (A)는 트랜지스터의 일례를 나타낸 상면도이다. 도 24의 (B)는 트랜지스터의 일례를 나타낸 단면도이다. 도 24의 (C)는 트랜지스터의 일례를 나타낸 단면도이다.
도 25의 (A), (B), (C), (D), 및 (E)는 전자 기기의 일례를 나타낸 도면이다.
도 26의 (A), (B), (C), (D), (E), (F), 및 (G)는 전자 기기의 일례를 나타낸 도면이다.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
또한 본 명세서에서 사용하는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니다.
또한 본 명세서에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 트랜지스터가 가지는 소스와 드레인의 기능은 트랜지스터의 극성이나 회로 동작에서의 전류의 방향이 변화되는 경우 등에는 바뀔 수 있다. 그러므로, 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한 본 명세서 등에서 "전기적으로 접속"에는, "어떠한 전기적 작용을 가지는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 가지는 것"은 접속 대상 간에서 전기 신호를 주고받을 수 있게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어 "어떠한 전기적 작용을 가지는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 기타 각종 기능을 가지는 소자 등이 포함된다.
또한 본 명세서 등에서, "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있다. 예를 들어 "도전층"이나 "절연층"이라는 용어는 "도전막"이나 "절연막"이라는 용어로 상호적으로 교환할 수 있는 경우가 있다.
또한 특별한 언급하지 않는 경우, 본 명세서 등에서 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 특별히 언급하지 않는 경우, 오프 상태란 n채널 트랜지스터에서는 게이트와 소스 간의 전압(Vgs)이 문턱 전압(Vth)보다 낮은(p채널 트랜지스터에서는 Vth보다 높은) 상태를 말한다.
또한 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 그 스케일에 반드시 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도치 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 도면에 반영하지 않는 경우가 있다. 또한 도면에서 동일한 부분 또는 같은 기능·재료 등을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능·재료 등을 가리키는 경우에는, 해치 패턴을 동일하게 하고 특별히 부호를 붙이지 않는 경우가 있다.
본 명세서 등에서 금속 산화물(metal oxide)이란 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 하는 경우가 있다. 즉, OS FET라고 기재하는 경우에는, 산화물 또는 산화물 반도체를 가지는 트랜지스터로 환언할 수 있다.
또한 본 명세서 등에서 "전극"이나 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극"이나 "배선"의 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한 본 명세서 등에서 전기 회로에서의 "단자"란 전류의 입력 또는 출력, 전압의 입력 또는 출력, 또는 신호의 수신 또는 송신이 수행되는 부분을 가리킨다. 따라서, 배선 또는 전극의 일부가 단자로서 기능하는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치에 대하여 설명한다.
본 발명의 일 형태는 제 1 층과 제 2 층이 적층되어 제공된 반도체 장치에 관한 것이다. 제 1 층은 제 2 층에 제공되는 화소에 신호를 공급하는 기능을 가지는 제 1 회로를 가지고, 제 2 층은 복수의 화소가 매트릭스상으로 배치되는 영역을 가진다. 제 1 회로는 상기 영역과 중첩되는 영역을 가지도록 제공된다. 이에 의하여 본 발명의 일 형태의 반도체 장치를 소형화할 수 있다.
또는 본 발명의 일 형태는 제 1 층에 제공되는 소스 드라이버 회로와 제 2 층에 제공되는 표시부를 가지는 반도체 장치이다. 소스 드라이버를 표시부와 중첩되는 영역을 가지도록 제공하면, 소스 드라이버 회로가 표시부와 중첩되지 않는 구성을 가지는 반도체 장치에 비하여, 예를 들어 고속으로 동작시킬 수 있다. 따라서 소스 드라이버 회로가 표시부와 중첩되지 않는 구성을 가지는 반도체 장치에 비하여, 본 발명의 일 형태의 반도체 장치의 표시부의 정세도를 높일 수 있다. 예를 들어 본 발명의 일 형태의 반도체 장치의 표시부의 화소 밀도를 1000ppi 이상으로 할 수 있고, 5000ppi 이상으로 할 수 있고, 10000ppi로 할 수 있다.
<반도체 장치의 구성예 1>
도 1의 (A)는 반도체 장치(10)의 구성예를 나타낸 블록도이다. 반도체 장치(10)는 층(20)과, 층(20) 위쪽에 적층된 층(30)을 가진다.
층(20)과 층(30) 사이에는 층간 절연층을 제공할 수 있다. 또한 도 1의 (A)에서는 층(20) 위쪽에 층(30)이 적층되는 예를 나타내었지만, 본 발명의 일 형태의 반도체 장치는 예를 들어 층(30) 위쪽에 층(20)이 형성되어도 좋다.
층(20) 및 층(30)에는 각각 반도체 소자가 제공된다. 더 구체적으로는 예를 들어 층(20) 및 층(30)에는 각각 트랜지스터가 제공된다. 층(20)에 제공되는 트랜지스터가 가지는 반도체층과 층(30)에 제공되는 트랜지스터가 가지는 반도체층의 두께 방향의 거리는 예를 들어 30μm 이하, 20μm 이하, 또는 15μm 이하이다.
층(20)은 복수의 소스 드라이버 회로(22)를 가진다. 복수의 소스 드라이버 회로(22)는 예를 들어 매트릭스상으로 배치된다.
층(30)은 화소 어레이(33)와 게이트 드라이버 회로(21)를 가진다. 화소 어레이(33)는 예를 들어 표시부로서 기능한다. 화소 어레이(33)에는 복수의 블록(12)과 복수의 배선(31)이 배치된다. 복수의 블록(12)은 예를 들어 매트릭스상으로 배치된다. 블록(12)은 복수의 화소(34)와 하나의 배선(32)을 가진다. 배선(32)은 복수의 화소(34) 각각에 전기적으로 접속된다.
도 1의 (A)에 나타낸 예에서는, 같은 열에 배치된 화소가 4개로 분할되고, 분할된 각각이 블록(12)을 구성한다. 블록(12)은 같은 열에 4개 배치되어 있다. 여기서, 같은 열에 배치된다는 것은 예를 들어 도 1의 (A)에 나타낸 y 방향을 따라 배열되는 것을 가리킨다.
하나의 소스 드라이버 회로(22)는 하나의 블록(12)에 전기적으로 접속된다. 도 1의 (A)에 나타낸 바와 같이, 서로 전기적으로 접속된 소스 드라이버 회로(22)와 블록(12)은 중첩되는 영역을 가지는 것이 바람직하다. 또한 블록(12)의 개수와 소스 드라이버 회로(22)의 개수는 같은 것이 더 바람직하다. 또한 x 방향을 따라 배열되는 블록(12)의 개수와 x 방향을 따라 배열되는 소스 드라이버 회로(22)의 개수는 같은 것이 더 바람직하다. 또한 y 방향을 따라 배열되는 블록(12)의 개수와 y 방향을 따라 배열되는 소스 드라이버 회로(22)의 개수는 같은 것이 더 바람직하다.
동일 행의 화소(34)는 배선(31)을 통하여 게이트 드라이버 회로(21)에 전기적으로 접속된다. 하나의 배선(31)은 예를 들어 복수의 블록(12)에 걸쳐 같은 행의 화소(34)를 전기적으로 접속한다. 배선(31)은 주사선으로서의 기능을 가지고, 배선(32)은 신호선(데이터선이라고 하는 경우가 있음)으로서의 기능을 가진다.
또한 1행의 화소(34)가 2개 이상의 배선(31)에 의하여 전기적으로 접속되어도 좋다. 즉, 하나의 화소(34)가 2개 이상의 주사선에 전기적으로 접속되어도 좋다. 예를 들어 하나의 화소(34)가 2개 이상의 트랜지스터를 가지고, 각 트랜지스터의 게이트에 각각 상이한 배선(31)이 전기적으로 접속되어도 좋다. 또한 하나의 배선(31)이 2행 이상의 화소(34)에 전기적으로 접속되어도 좋다. 즉, 하나의 배선(31)을 2행 이상의 화소(34)에서 공유하여도 좋다.
게이트 드라이버 회로(21)는 화소(34)의 동작을 제어하기 위한 신호를 생성하고 배선(31)을 통하여 상기 신호를 화소(34)에 공급하는 기능을 가진다. 소스 드라이버 회로(22)는 배선(32)을 통하여 신호를 화소(34)에 공급하는 기능을 가진다.
또한 도 1의 (A)에서는 게이트 드라이버 회로(21)를 층(30)에 제공하는 예를 나타내었지만, 층(20)에 게이트 드라이버 회로(21)를 제공하여도 좋다.
소스 드라이버 회로(22)로부터 화상 신호가 화소 어레이(33)에 공급되고, 게이트 드라이버로부터 신호, 예를 들어 주사 신호가 공급됨으로써 화소 어레이(33)를 표시부로서 기능시킬 수 있다. 표시부는 예를 들어 소스 드라이버 회로(22)가 화소(34)에 공급한 화상 신호에 대응하는 화상을 표시하는 기능을 가진다. 구체적으로는, 상기 화상 신호에 대응하는 휘도의 광이 화소(34)로부터 사출됨으로써 화소 어레이(33)에 화상이 표시된다.
도 1의 (A)에서는 층(20)과 층(30)의 위치 관계를 이점쇄선으로 나타내었다. 또한 이점쇄선으로 연결된 층(20)의 백색 동그라미와 층(30)의 백색 동그라미는 서로 중첩된다. 또한 다른 도면에서도 같은 표기를 하는 경우가 있다.
소스 드라이버 회로(22)와 블록(12)을, 서로 중첩되는 영역을 가지도록 적층하여 제공함으로써, 반도체 장치(10)를 슬림 베젤화화할 수 있고, 또한 소형화할 수 있다. 여기서 베젤이란 예를 들어 화소 어레이(33) 이외의 회로 영역을 가리킨다.
소스 드라이버 회로(22)와 화소 어레이(33)가 중첩되지 않는 구성으로 하는 경우에는, 예를 들어 소스 드라이버 회로(22)는 화소 어레이(33) 외측에 배치된다. 한편으로, 본 발명의 일 형태의 반도체 장치는 소스 드라이버 회로(22)와 화소 어레이(33)를 서로 중첩되는 층에 각각 제공함으로써, 소스 드라이버 회로(22)와 화소 어레이(33)가 중첩되지 않는 구성으로 하는 경우에 비하여, 예를 들어 고속으로 동작시킬 수 있다. 따라서, 화소 어레이(33)의 정세도를 더 높일 수 있다. 예를 들어 본 발명의 일 형태의 화소 밀도를 1000ppi 이상으로 할 수 있고, 5000ppi 이상으로 할 수 있고, 10000ppi 이상으로 할 수 있다.
도 2의 (A) 및 (B)에는 블록(12)과 소스 드라이버 회로(22)의 회로도를 나타내었다.
소스 드라이버 회로(22)는 아날로그 디지털 변환 회로(AD1), 검출 회로(SE1), 증폭 회로(AM1), 및 전류 조정부(14)를 가진다.
또한 소스 드라이버 회로(22)는 전류 생성 회로(CU1)를 가지는 것이 바람직하다. 전류 생성 회로(CU1)는 전류 조정부(14)를 통하여 증폭 회로(AM1)에 전류를 공급하는 기능을 가진다. 전류 생성 회로(CU1)로부터 전류 조정부(14)를 통하여 증폭 회로(AM1)에 공급되는 전류(이하, 전류(Ir1))는 참조 전류라고 불리는 경우가 있다.
전류 생성 회로(CU1)가 소스 드라이버 회로(22)에 제공되지 않고, 반도체 장치(10)에 제공되는 다른 회로가 전류 생성 회로(CU1)를 가져도 좋다. 또한 전류 생성 회로(CU1)는 예를 들어 하나의 소스 드라이버 회로(22)마다 제공되지 않아도 된다. 예를 들어 복수의 소스 드라이버 회로(22)에서 공통의 전류 생성 회로(CU1)를 사용하여도 좋다.
블록(12)이 가지는 복수의 화소(34)는 배선(32)의 한쪽 끝과 다른 쪽 끝 사이의 영역에서 순차적으로 접속된다.
배선(32)은 제 1 영역과 제 2 영역을 가진다. 블록(12)이 가지는 화소(34)에 전기적으로 접속되는 배선(31) 각각은, 예를 들어 상기 제 1 영역과 상기 제 2 영역 사이에서 배선(32)과 중첩되는 영역을 가진다. 도 4의 (C)는 배선(32)과, 각각이 화소(34)에 전기적으로 접속되는 복수의 배선(31)의 배치의 일례를 나타낸 상면도이다. 배선(32)은 영역(37) 및 영역(38)을 가진다. 복수의 배선(31)은 영역(37)과 영역(38) 사이에서 배선(32)과 중첩되는 영역을 가진다. 또한 도 4의 (C)에서는 배선(32)이 영역(37)과 영역(38) 사이의 영역에서 직선 형상을 가지는 예를 나타내었지만, 배선(32)은 영역(37)과 영역(38) 사이의 영역에서 직선 형상을 가지지 않아도 된다. 예를 들어 배선(32)은 영역(37)과 영역(38) 사이의 영역에서 휘어진 형상을 가져도 좋다. 또한 배선(32)은 영역(37)과 영역(38) 사이의 영역에서 각(angle)을 가져도 좋다.
도 2의 (A) 및 (B)에서 블록(12)이 가지는 복수의 화소(34)는 노드(ND1)와 노드(ND2) 사이에서 배선(32)에 전기적으로 접속된다. 노드(ND1)는 예를 들어 상기 제 1 영역(예를 들어 도 4의 (C)의 영역(37))을 가리키는 경우가 있다. 노드(ND2)는 예를 들어 상기 제 2 영역(예를 들어 도 4의 (C)의 영역(38))을 가리키는 경우가 있다.
도 1의 (B)에는 노드(ND1)와 노드(ND2) 사이의 저항 및 용량의 일례를 나타내었다. 배선(32)의 배선 저항을 저항(R1)으로 나타내고, 배선(32)에 전기적으로 접속되는 화소(34)에 기인하는 기생 용량을 용량(C1)으로 나타낸다. 노드(ND1)와 노드(ND2) 사이에서는 예를 들어 배선(32)의 리드 등에 의하여 저항(R1)이 생기고, 배선(32)에 전기적으로 접속되는 기생 용량에 의하여 용량(C1)이 생긴다. 배선(32)이 이러한 저항 성분이나 용량 성분을 가지기 때문에, 노드(ND1)에 전위를 공급하고 나서 노드(ND2)가 상기 전위와 같은 전위가 될 때까지는 어떤 유한 시간이 걸린다. 배선(32)의 노드(ND1)에 전위를 공급하고 노드(ND2)가 상기 전위와 같은 전위가 되는 현상을 본 명세서 등에서는 배선(32)의 충전이라고 하는 경우가 있다.
증폭 회로(AM1)는 단자(IN1)에 공급되는 신호를 증폭하고 배선(32)의 노드(ND1)에 공급하는 기능을 가진다.
아날로그 디지털 변환 회로(AD1)는 노드(ND1), 노드(ND2), 및 검출 회로(SE1)에 전기적으로 접속된다.
노드(ND1)에 신호가 공급되고, 복수의 화소(34) 중 선택된 화소에 대한 기록이 수행된다. 배선(32)에는 상기 신호에 따른 전위가 충전된다. 충전이 완료되면, 노드(ND2)의 전위는 노드(ND1)의 전위와 실질적으로 일치한다. 충전에 걸리는 시간을 짧게 함으로써 기록 속도를 높일 수 있다.
노드(ND1)의 전위와 노드(ND2)의 전위를 검출하고 비교함으로써, 배선(32)에 대한 충전의 상황을 파악할 수 있다.
노드(ND1)의 전위와 노드(ND2)의 전위의 차이가 큰 경우에는, 차이가 작은 경우에 비하여, 배선(32)에 대한 충전에 더 큰 전력이 필요하다. 본 발명의 일 형태의 반도체 장치에서는, 노드(ND1)의 전위와 노드(ND2)의 전위의 차이가 큰 경우에는 충전의 전력을 높이고, 차이가 작은 경우에는 충전의 전력을 낮춤으로써, 소비 전력을 억제하면서 기록 속도를 높일 수 있다.
본 발명의 일 형태의 반도체 장치에서는, 검출 회로(SE1)를 사용하여 노드(ND1)와 노드(ND2)의 전위를 검출하고 비교를 수행한다. 여기서 반도체 장치에 있어서, 노드(ND1) 및 노드(ND2)에서 검출 회로(SE1)까지의 배선 길이가 지나치게 길면, 배선의 리드에 의한 부하가 증대하고, 전력을 소비하거나 검출 회로(SE1)까지의 지연이 생기는 등의 우려가 있다. 예를 들어, 소스 드라이버 회로(22)가 화소 어레이(33)와 중첩되지 않고 화소 어레이(33) 외측에 배치되는 경우에는, 노드(ND1) 및 노드(ND2)에서 검출 회로(SE1)까지의 배선 길이가 길어지는 경우가 있다. 한편으로 본 발명의 일 형태의 반도체 장치에서는, 검출 회로(SE1)가 제공되는 소스 드라이버 회로(22)가 제공되는 층(20)과 블록(12)이 제공되는 층(30)이 위아래로 중첩되는 구조를 가지기 때문에, 바람직하게는 예를 들어 블록(12)과, 상기 블록에 대응하는 소스 드라이버 회로(22)가 서로 중첩되는 영역을 가지기 때문에, 노드(ND1) 및 노드(ND2)에서 검출 회로(SE1)까지의 배선 길이를 짧게 할 수 있다.
또한 본 발명의 일 형태의 반도체 장치에서는 같은 열에 배치된 화소를 분할함으로써 검출 회로(SE1)까지의 거리를 짧게 할 수 있다. 또한 도 1의 (A)에는 같은 열에 배치된 화소를 4개로 분할하는 예를 나타내었지만, 분할 수는 3 이하이어도 좋고, 5 이상이어도 좋다. 분할 수는 예를 들어 2 이상 10 이하, 더 바람직하게는 3 이상 6 이하이다. 또한 화소수가 보다 적은 경우, 예를 들어 140만 화소 이하, 또는 40만 화소 이하인 경우에는 분할을 수행하지 않아도 된다.
충전 전력의 조정은 예를 들어 증폭 회로(AM1)의 전류 증폭률 및 임피던스 변환율 등을 조정하여 수행한다.
증폭 회로(AM1)의 단자(IN1)에는 예를 들어 화상 신호가 공급된다. 공급된 화상 신호의 전압은 일정한 상태로 전류가 증폭 회로(AM1)에 의하여 증폭되는 것이 바람직하다. 또한 신호가 공급되는 배선을 단자라고 부르는 경우가 있다.
본 발명의 일 형태의 반도체 장치에서, 증폭 회로(AM1)는 임피던스 변환을 수행하는 기능을 가진다. 증폭 회로(AM1)는 예를 들어 입력 임피던스에 비하여 낮은 임피던스를 출력하는 기능을 가지는 것이 바람직하다. 증폭 회로(AM1)로서 전압 폴로어를 사용할 수 있다. 또한 앰프 회로로서 차동 입력 회로를 가지는 회로를 사용하는 경우, 상기 차동 입력 회로의 오프셋 전압은 0V, 또는 가능한 한 0V에 가까운 전압으로 하는 것이 바람직하다.
증폭 회로(AM1)에서 입력 임피던스와 출력 임피던스의 차이를 크게 함으로써, 노드(ND1)에 공급되는 신호의 전류값을 증대시키고, 화소(34)에 대한 신호의 기록 속도를 높일 수 있다. 한편으로 입력 임피던스와 출력 임피던스의 차이가 커짐에 따라 증폭 회로(AM1)의 소비 전력이 증대한다. 예를 들어 전류(Ir1)의 값을 크게 하면, 입력 임피던스와 출력 임피던스의 차이가 커지고 증폭 회로(AM1)의 소비 전력이 증대한다. 또한 예를 들어 전류(Ir1)의 값을 작게 하면 증폭 회로(AM1)의 소비 전력이 감소한다.
층(20)은 예를 들어 증폭 회로(AM1)에 전기적으로 접속되고, 층(20)에 제공되는 제 1 배선을 가진다. 상기 제 1 배선은 예를 들어 증폭 회로(AM1)의 출력 단자에 전기적으로 접속된다. 또한 상기 제 1 배선은 예를 들어 배선(32)과 중첩되는 영역을 가진다. 또한 예를 들어 상기 제 1 배선은 도 4의 (C)의 영역(37)과 중첩되는 영역을 가진다.
상기 제 1 배선은 예를 들어 층(20)과 층(30) 사이에 제공되는 절연층에 제공되는 제 1 플러그를 통하여 영역(37)에 전기적으로 접속된다. 영역(37)은 예를 들어 상기 제 1 플러그와 중첩되는 영역을 가진다.
층(20)은 예를 들어 아날로그 디지털 변환 회로(AD1)에 전기적으로 접속되고 층(20)에 제공되는 제 2 배선을 가진다. 상기 제 2 배선은 예를 들어 아날로그 디지털 변환 회로(AD1)의 입력 단자에 전기적으로 접속된다. 또한 상기 제 2 배선은 예를 들어 배선(32)과 중첩되는 영역을 가진다. 또한 예를 들어 상기 제 2 배선은 도 4의 (C)의 영역(38)과 중첩되는 영역을 가진다.
상기 제 2 배선은 예를 들어 층(20)과 층(30) 사이에 제공되는 절연층에 제공되는 제 2 플러그를 통하여 영역(38)에 전기적으로 접속된다. 영역(38)은 예를 들어 상기 제 2 플러그와 중첩되는 영역을 가진다.
이하에서 검출 회로(SE1) 및 아날로그 디지털 변환 회로(AD1)를 가지는 구성의 일례에 대하여 자세히 설명한다.
노드(ND1)의 전위를 전위(Vn1)로 하고, 노드(ND2)의 전위를 전위(Vn2)로 한다. 검출 회로(SE1)는 전위(Vn1)와 전위(Vn2)의 차이에 따른 신호를 출력하는 기능을 가진다. 예를 들어 전위(Vn1)와 전위(Vn2)의 차이가 소정의 값보다 큰 경우에는 제 1 신호를 출력하고, 소정의 값 이하의 경우에는 제 2 신호를 출력한다. 예를 들어 제 1 신호 및 제 2 신호 중 한쪽은 고전위 신호 및 저전위 신호 중 한쪽이고, 제 1 신호 및 제 2 신호 중 다른 쪽은 고전위 신호 및 저전위 신호 중 다른 쪽이다.
아날로그 디지털 변환 회로(AD1)는 아날로그 신호를 디지털 신호로 변환하는 기능을 가진다. 본 발명의 일 형태의 반도체 장치에서는 아날로그 디지털 변환 회로(AD1)를 사용하여 전위(Vn1)와 전위(Vn2)를 디지털값으로 변환한다. 전위(Vn1)가 아날로그 디지털 변환 회로(AD1)에 의하여 변환된 결과를 전위(Dn1)로 하고, 전위(Vn2)가 아날로그 디지털 변환 회로(AD1)에 의하여 변환된 결과를 전위(Dn2)로 한다. 검출 회로(SE1)는 전위(Dn1)와 전위(Dn2)를 비교하고, 그 비교 결과에 따른 신호를 출력하는 기능을 가진다. 아날로그 디지털 변환 회로(AD1)의 출력은 예를 들어 검출 회로(SE1)에 공급된다.
여기서 전위(Vn1)와 전위(Vn2)는 이산값으로 변환된다. 따라서, 전위(Vn1)와 전위(Vn2)가 상이한 값이지만 가까운 값일 때는, 변환된 디지털값(즉 전위(Dn1)와 전위(Dn2))이 일치하는 경우가 있다.
아날로그 디지털 변환 회로(AD1)로부터 출력되는 디지털값의 비트수가 낮을수록, 전위(Vn1)와 전위(Vn2)의 차이가 보다 큰 경우에도, 변환된 디지털값이 일치하기 쉬운 경우가 있다.
아날로그 디지털 변환 회로(AD1)로부터 출력되는 디지털값의 비트수를 낮게 함으로써, 아날로그 디지털 변환 회로(AD1)의 구성을 더 간략화할 수 있고, 아날로그 디지털 변환 회로(AD1)의 소비 전력을 저감할 수 있는 경우가 있다. 또한 아날로그 디지털 변환 회로(AD1)의 면적을 축소할 수 있다.
전위(Dn1)와 전위(Dn2)의 일치는 예를 들어 전위(Vn1)와 전위(Vn2)의 차이가 작거나(구체적으로는 예를 들어 이산값의 간격보다 작음) 또는 차이가 없다는 것을 의미한다. 전위(Vn1)와 전위(Vn2)의 차이가 작거나 또는 차이가 없으면, 배선(32)의 충전 전력을 낮게 하는 것이 좋다. 따라서 증폭 회로(AM1)로부터의 출력을 작게 하는 것이 좋다. 그러므로, 예를 들어 검출 회로(SE1)는 전위(Dn1)와 전위(Dn2)의 일치를 검출한 경우에 예를 들어 전류(Ir1)를 낮게 하는 신호를 전류 조정부(14)에 공급하는 것이 좋다.
전류 조정부(14)는 전류 생성 회로(CU1)로부터 공급되는 전류를 사용하여 전류(Ir1)를 출력하는 기능을 가진다. 전류(Ir1)는 검출 회로(SE1)로부터 공급되는 신호에 따라 조정된다.
도 2의 (B)에는 전류 조정부(14)가 스위치(SWC1)를 가지는 예를 나타내었다. 전류 생성 회로(CU1)로부터 전류(i(1)) 및 전류(i(2))가 출력된다. 전류(i(1))는 증폭 회로(AM1)에 공급되고, 전류(i(2))는 스위치(SWC1)에 공급된다. 스위치(SWC1)가 온 상태인 경우에는 전류(i(2))가 스위치(SWC1)를 통하여 증폭 회로(AM1)에 공급되고, 스위치(SWC1)가 오프 상태인 경우에는 전류(i(2))는 증폭 회로(AM1)에 공급되지 않는다. 전류 조정부(14)는 스위치(SWC1)의 상태를 제어함으로써, 증폭 회로(AM1)에 공급하는 전류(Ir1)를 조정할 수 있다.
도 2의 (B)에서 검출 회로(SE1)의 출력은 스위치(SWC1)에 공급된다. 스위치(SWC1)는 검출 회로(SE1)로부터의 신호에 따라 그 상태가 제어된다. 예를 들어 검출 회로(SE1)가 전위(Dn1)와 전위(Dn2)의 일치를 검출한 경우에는 원하는 신호, 예를 들어 저전위 신호를 스위치(SWC1)에 공급하여 스위치(SWC1)를 오프 상태로 하고 증폭 회로(AM1)에 공급되는 전류값을 낮게 한다.
또한 도 2의 (B)에 나타낸 바와 같이 소스 드라이버 회로(22)는 예를 들어 회로(16)를 가진다. 회로(16)는 디지털 아날로그 변환 회로(DA1)를 가진다. 또한 도 2의 (B)에서 반도체 장치(10)는 회로(40)를 가진다.
회로(40)는 예를 들어 층(20)에 제공된다. 회로(40)는 예를 들어 복수의 소스 드라이버 회로(22)가 배치된 소스 드라이버 회로군의 외측에 배치된다. 또는 복수의 소스 드라이버 회로 사이에 회로(40)를 배치하여도 좋다. 또한 반도체 장치(10)는 복수의 회로(40)를 가져도 좋다.
회로(40)의 총수는 소스 드라이버 회로(22)의 총수보다 적은 것이 바람직하다. 예를 들어 복수의 소스 드라이버 회로(22)에 대하여 하나의 회로(40)가 제공되는 것이 바람직하다.
회로(40)로부터 회로(16)에 신호가 공급되고, 회로(16)가 가지는 디지털 아날로그 변환 회로(DA1)로부터 증폭 회로(AM1)의 입력 단자에 신호가 공급된다.
회로(40)는 소스 드라이버 회로(22)가 생성하여 화소 어레이에 공급하는 신호의 바탕이 되는 데이터를 수신하고, 수신한 상기 데이터를 사용하여 디지털 신호의 생성 등을 수행하는 기능을 가진다. 회로(40)에서 생성된 신호는 예를 들어 회로(16)가 가지는 레지스터 등에 저장된다. 회로(16)가 가지는 디지털 아날로그 변환 회로(DA1)는 회로(40)에 의하여 생성된 디지털 신호를 아날로그 신호로 변환하는 기능을 가진다. 또한 회로(40)는 스타트 펄스 신호 및 클록 신호 등을 생성하는 제어 회로로서의 기능을 가진다. 회로(40)가 수신하는 데이터는 예를 들어 화상 데이터이고, 상기 화상 데이터를 사용하여 회로(40) 및 회로(16)에서 화소 어레이(33)에 공급하는 화상 신호가 생성된다.
회로(40)가 가지는 구성의 일부를 회로(16)가 가져도 좋다.
또한 소스 드라이버 회로(22)가 가지는 구성의 일부를 회로(40)가 가져도 좋다. 예를 들어 전류 생성 회로(CU1)를 소스 드라이버 회로(22)에는 제공하지 않고 회로(40)에 제공하여도 좋다.
여기서, 아날로그 디지털 변환 회로(AD1)가 생성하는 디지털 신호의 비트수는 회로(40)가 생성하는 디지털 신호의 비트수보다 낮은 것이 바람직하다. 아날로그 디지털 변환 회로(AD1)의 비트수를 m비트(m은 1 이상의 정수)로 하고, 회로(40)가 생성하는 디지털 신호의 비트수를 k비트(k는 2 이상의 정수)로 한다. 예를 들어, m이 8 이상 12 이하인 경우에는 m은 예를 들어 2 이상 4 이하이다.
[반도체 장치의 동작예 1]
도 3의 (A)는 본 발명의 일 형태의 반도체 장치의 동작의 일례를 나타낸 타이밍 차트이다. 신호(GL_0)는 블록(12)이 가지는 복수의 화소(34) 중 제 1 화소에 접속되는 배선(31)에 공급되는 신호를 나타낸다. 신호(GL_1)는 블록(12)이 가지는 복수의 화소(34) 중 제 2 화소에 접속되는 배선(31)에 공급되는 신호를 나타낸다. 신호(Sw1)는 검출 회로(SE1)로부터 전류 조정부(14)에 대한 출력 신호를 나타낸다.
시각(t1)에서 신호(GL_0)가 고전위가 되고, 신호(GL_1)는 저전위이고, 제 1 화소가 선택된다. 시각(t1) 내지 시각(t9)까지의 기간은 제 1 화소가 선택되는 기간이다.
다음으로 시각(t9)에서 신호(GL_0)가 저전위가 되고, 신호(GL_1)가 고전위가 되고, 제 2 화소가 선택된다. 시각(t9) 내지 시각(t10)까지의 기간은 제 2 화소가 선택되는 기간이다.
시각(t1) 내지 시각(t9)까지의 기간에서, 검출 회로(SE1)에서 전위(Dn1)와 전위(Dn2)가 비교된다. 도 3의 (A)에서는 시각(t1) 내지 시각(t2)까지의 기간, 시각(t3) 내지 시각(t4)까지의 기간, 시각(t5) 내지 시각(t6)까지의 기간, 및 시각(t7) 내지 시각(t8)까지의 기간의 총 4개의 기간에서 전위(Dn1)와 전위(Dn2)가 비교된다.
신호(Sw1)로서 전위(Dn1)와 전위(Dn2)의 비교 결과에 따른 값이 출력된다.
도 3의 (B)에는 전위(Vn1)와 전위(Vn2)의 일례, 및 신호(Sw1)로서 출력되는 신호의 일례를 나타내었다.
시각(t1) 내지 시각(t2)까지의 기간에서, 전위(Vn1)와 전위(Vn2)의 차이는 크고, 디지털 변환된 값(전위(Dn1)와 전위(Dn2))도 불일치하고, 신호(Sw1)로서 고전위 신호가 출력된다. 도 2의 (B)에 나타낸 소스 드라이버 회로(22)에서는 스위치(SWC1)가 온 상태가 되고, 스위치(SWC1)에 의한 전류 손실이 없는 경우에는 전류(Ir1)는 전류(i(1))와 전류(i(2))의 합이다.
다음으로 시각(t3) 내지 시각(t4)까지의 기간에서, 전위(Vn1)와 전위(Vn2)의 차이는 감소하지만 디지털 변환된 값(전위(Dn1)와 전위(Dn2))은 불일치하고, 신호(Sw1)로서 고전위 신호가 출력된다.
다음으로 시각(t5)으로부터 시각(t6)까지의 기간에서, 전위(Vn1)와 전위(Vn2)의 차이는 작아지고 디지털 변환된 값(전위(Dn1)와 전위(Dn2))이 일치하고, 신호(Sw1)로서 저전위 신호가 출력된다. 도 2의 (B)에 나타낸 소스 드라이버 회로(22)에서는 스위치(SWC1)가 오프 상태가 되고, 전류(Ir1)는 전류(i(1))가 된다.
다음으로 시각(t7) 내지 시각(t8)까지의 기간에서, 전위(Vn1)와 전위(Vn2)는 대략 일치하고, 디지털 변환된 값(전위(Dn1)와 전위(Dn2))도 일치하고, 신호(Sw1)로서 저전위 신호가 출력된다.
[변환 회로의 예]
도 4의 (A)에는 아날로그 디지털 변환 회로(AD1)의 일례를 나타내었다. 도 4의 (A)에 나타낸 아날로그 디지털 변환 회로(AD1)는 멀티플렉서(MU1), 콤퍼레이터(CP1), 디지털 아날로그 변환 회로(DA2), 및 논리 회로(LC1)를 가진다.
멀티플렉서(MU1)는 콤퍼레이터(CP1)의 한쪽 입력 단자, 예를 들어 비반전 입력 단자에 전기적으로 접속된다. 콤퍼레이터(CP1)의 다른 쪽 입력 단자, 예를 들어 반전 입력 단자에는 디지털 아날로그 변환 회로(DA2)가 전기적으로 접속된다. 논리 회로(LC1)는 디지털 아날로그 변환 회로(DA2)와 콤퍼레이터(CP1)의 출력 단자에 전기적으로 접속된다.
논리 회로(LC1)는 m비트의 디지털값을 유지하고, 디지털 아날로그 변환 회로(DA2) 및 검출 회로(SE1)에 상기 데이터를 공급하는 기능을 가진다.
디지털 아날로그 변환 회로(DA2)는 논리 회로(LC1)로부터 공급되는 디지털값을 아날로그값으로 변환하고 콤퍼레이터(CP1)의 입력 단자에 공급하는 기능을 가진다.
멀티플렉서(MU1)는 입력된 신호를 순차적으로 선택하고 콤퍼레이터의 입력 단자에 공급하는 기능을 가진다. 도 4의 (A)에 나타낸 예에서는 멀티플렉서(MU1)에 전위(Vn1) 및 전위(Vn2)를 입력한다. 멀티플렉서(MU1)가 어느 입력 신호를 선택하는지에 대해서는 신호(Mux1)를 사용하여 제어한다. 여기서는 신호(Mux1)가 고전위 신호일 때 전위(Vn1)를 선택하고, 저전위 신호일 때 전위(Vn2)를 선택한다.
콤퍼레이터(CP1)는 멀티플렉서(MU1)로부터 공급되는 신호와 디지털 아날로그 변환 회로(DA2)로부터 공급되는 신호를 비교하고, 비교 결과에 따른 출력 신호를 논리 회로(LC1)에 공급한다. 논리 회로(LC1)는 콤퍼레이터(CP1)로부터 공급되는 출력 신호를 해석하고, 전위(Vn1)를 디지털값으로 변환하고, 변환 결과를 신호(DO1)로서 출력한다. 다음으로, 전위(Vn2)를 디지털값으로 변환하고 변환 결과를 신호(DO1)로서 출력한다. 신호(DO1)는 검출 회로(SE1)에 공급된다.
[검출 회로의 예]
도 4의 (B)에는 검출 회로(SE1)의 일례를 나타내었다. 도 4의 (B)에 나타낸 검출 회로(SE1)는 레지스터(DR1), 회로(LB1), 회로(UB1), 및 NAND 회로(18)를 가진다.
레지스터(DR1)는 회로(LB1) 및 회로(UB1)에 전기적으로 접속된다. 회로(LB1) 및 회로(UB1)는 NAND 회로(18)에 전기적으로 접속된다.
레지스터(DR1)는 아날로그 디지털 변환 회로(AD1)로부터 공급되는 신호(DO1)를 유지하고, 회로(LB1) 및 회로(UB1)에 출력하는 기능을 가진다.
이하에서는 신호(DO1)로서 전위(Dn1) 및 전위(Dn2)가 순차적으로 공급되고, 전위(Dn1) 및 전위(Dn2)가 각각 2비트의 데이터인 예에 대하여 설명한다. 회로(LB1)에는 레지스터(DR1)로부터 데이터(b11) 및 데이터(b21)가 공급되고, 회로(UB1)에는 레지스터(DR1)로부터 데이터(b21) 및 데이터(b22)가 공급된다. 데이터(b11)는 전위(Dn1)의 하위 비트이고, 데이터(b21)는 전위(Dn2)의 하위 비트이고, 데이터(b12)는 전위(Dn1)의 상위 비트이고, 데이터(b22)는 전위(Dn2)의 상위 비트이다.
회로(LB1)는 데이터(b11)와 데이터(b21)의 비교 결과에 따른 출력을 NAND 회로(18)에 공급하고, 회로(UB1)는 데이터(b12)와 데이터(b22)의 비교 결과에 따른 출력을 NAND 회로(18)에 공급한다. 예를 들어 데이터가 일치하는 경우에는 고전위 신호가 출력된다. NAND 회로(18)의 출력은 신호(Sw1)로서 전류 조정부(14)에 공급된다. 예를 들어 회로(LB1)와 회로(UB1)의 양쪽이 고전위 신호를 NAND 회로(18)에 공급하는 경우에는, NAND 회로(18)로부터 저전위 신호가 출력된다.
여기서는 신호(DO1)가 2비트인 경우의 예에 대하여 나타내었지만, 신호(DO1)가 3비트 이상인 경우에는 예를 들어 도 4의 (A)에 나타낸 구성을 병렬로 사용하면 좋다.
[반도체 장치의 동작예 2]
도 5는 도 3의 (A)에 나타낸 타이밍 차트에서, 도 4의 (A)에 나타낸 아날로그 디지털 변환 회로(AD1)와 도 4의 (B)에 나타낸 검출 회로(SE1)를 사용한 경우의 시각(t1) 내지 시각(t2)까지의 기간 및 시각(t2) 내지 시각(ti6)까지의 기간(시각(ti6)은 시각(t2)과 시각(t3) 사이의 시각)의 동작의 일례를 나타낸 타이밍 차트이다.
신호(GO1)는 논리 회로(LC1)에 공급되는 신호이다. 신호(GO1)로서 고전위 신호가 논리 회로(LC1)에 공급되면 아날로그 디지털 변환 회로(AD1)에서 데이터의 변환이 수행된다.
시각(t1)에서 신호(GO1)가 상승되어 고전위 신호가 된다. 또한 시각(t1)에서는 신호(Mux1)로서 고전위 신호가 멀티플렉서(MU1)에 공급되고 있고, 전위(Vn1)가 콤퍼레이터(CP1)의 입력 단자에 공급된다. 아날로그 디지털 변환 회로(AD1)에서 전위(Vn1)의 변환이 수행되고, 시각(t1) 내지 시각(ti1)까지의 기간에 전위(Dn1)의 상위 비트가 레지스터(DR1)에 공급되고, 시각(ti1) 내지 시각(ti2)까지의 기간에 전위(Dn1)의 하위 비트가 레지스터(DR1)에 공급된다. 레지스터(DR1)는 공급된 데이터를 저장한다.
시각(ti2)에 신호(GO1)가 고전위 신호로부터 저전위 신호로 변화된다.
시각(ti3)에서 신호(Mux1)가 고전위 신호로부터 저전위 신호로 변화되고, 전위(Vn2)가 콤퍼레이터(CP1)의 입력 단자에 공급된다. 아날로그 디지털 변환 회로(AD1)에서 전위(Vn2)의 변환이 수행된다.
시각(ti4)에서 신호(GO1)가 상승되어 고전위 신호가 된다. 시각(ti4) 내지 시각(ti5)까지의 기간에 전위(Dn2)의 상위 비트가 레지스터(DR1)에 공급되고, 시각(ti5) 내지 시각(t2)까지의 기간에 전위(Dn2)의 하위 비트가 레지스터(DR1)에 공급된다. 레지스터(DR1)는 공급된 데이터를 저장한다.
시각(t2)에 신호(Dat1)가 상승되어 고전위 신호가 되고, 레지스터(DR1)에 저장된 데이터가 회로(LB1) 및 회로(UB1)에 공급된다. 회로(LB1) 및 회로(UB1)는 각각 공급된 데이터에 따른 출력을 NAND 회로(18)에 공급한다. NAND 회로(18)로부터의 출력 신호는 신호(Sw1)로서 전류 조정부(14)에 공급된다.
시각(ti6)에 신호(Dat1)가 고전위 신호로부터 저전위 신호로 변화된다.
[회로의 예]
도 6의 (A)는 회로(40)와, 소스 드라이버 회로(22)가 가지는 회로(16)의 구성예를 나타낸 블록도이다. 간략화를 위하여, 소스 드라이버 회로(22)가 가지는 회로(16) 이외의 구성 요소의 표기를 생략하였다. 또한 도 6의 (A)에서는 회로(16)를 하나만 나타내었지만, 회로(40)는 복수의 회로(16)에 전기적으로 접속된 구성으로 할 수 있다.
회로(40)는 수신 회로(41)와 직렬 병렬 변환 회로(42)를 가진다. 소스 드라이버 회로(22)가 가지는 회로(16)는 버퍼 회로(43)와, 시프트 레지스터 회로(44)와, 래치 회로(45)와, 디지털 아날로그 변환 회로(46)를 가진다.
수신 회로(41)는 직렬 병렬 변환 회로(42)에 전기적으로 접속되고, 직렬 병렬 변환 회로(42)는 버퍼 회로(43)에 전기적으로 접속되고, 버퍼 회로(43)는 래치 회로(45)에 전기적으로 접속되어 있다. 시프트 레지스터 회로(44)는 래치 회로(45)에 전기적으로 접속되고, 래치 회로(45)는 디지털 아날로그 변환 회로(46)에 전기적으로 접속되어 있다. 또한 시프트 레지스터 회로에는 예를 들어 스타트 펄스, 클록 신호 등이 공급된다. 스타트 펄스, 클록 신호 등을 생성하는 회로가 예를 들어 회로(40)에 제공되어도 좋다.
수신 회로(41)는 소스 드라이버 회로(22)가 생성하는 화상 신호의 바탕이 되는 화상 데이터를 수신하는 기능을 가진다. 상기 화상 데이터는 싱글 앤드의 화상 데이터로 할 수 있다. 수신 회로(41)는 LVDS(Low Voltage Differential Signaling) 등의 데이터 전송(傳送)용 신호를 사용하여 화상 데이터를 수신하는 경우, 내부 처리 가능한 신호 규격으로 변환하는 기능을 가져도 좋다.
직렬 병렬 변환 회로(42)는 수신 회로(41)가 출력한 싱글 앤드의 화상 데이터를 병렬 변환하는 기능을 가진다. 회로(40)에 직렬 병렬 변환 회로(42)를 제공함으로써, 회로(40)로부터 소스 드라이버 회로(22) 등에 화상 데이터 등을 전송할 때의 부하가 커도, 회로(40)로부터 소스 드라이버 회로(22) 등에 화상 데이터 등을 전송할 수 있게 된다.
버퍼 회로(43)는 예를 들어 유니티 게인 버퍼(unity gain buffer)로 할 수 있다. 버퍼 회로(43)는 직렬 병렬 변환 회로(42)로부터 출력되는 화상 데이터와 동일한 데이터를 출력하는 기능을 가진다. 소스 드라이버 회로(22)에 버퍼 회로(43)를 제공함으로써, 직렬 병렬 변환 회로(42)로부터 출력되는 화상 데이터에 대응하는 전위가 회로(40)로부터 소스 드라이버 회로(22)로 전송될 때 배선 저항 등에 의하여 저하되더라도, 상기 저하량만큼 회복시킬 수 있다. 이로써, 회로(40)로부터 소스 드라이버 회로(22) 등에 화상 데이터 등을 전송할 때의 부하가 커도, 소스 드라이버 회로(22) 등의 구동 능력 저하를 억제할 수 있다.
시프트 레지스터 회로(44)는 래치 회로(45)의 동작을 제어하기 위한 신호를 생성하는 기능을 가진다. 래치 회로(45)는 버퍼 회로(43)가 출력한 화상 데이터를 유지 또는 출력하는 기능을 가진다. 래치 회로(45)에서 화상 데이터의 유지 및 출력 중 어느 동작을 수행할지는 시프트 레지스터 회로(44)로부터 공급된 신호에 의거하여 선택된다. 또한 회로(16)에서 래치 회로(45)와 디지털 아날로그 변환 회로(46) 사이에 레벨 시프터를 제공하여도 좋다. 레벨 시프터는 래치 회로(45)로부터 출력된 신호를 승압하고 출력하는 기능을 가진다.
디지털 아날로그 변환 회로(46)는 래치 회로(45)가 출력한 디지털 화상 데이터를 아날로그 화상 신호로 변환하는 기능을 가진다.
또한 도 6의 (B)에 나타낸 바와 같이 디지털 아날로그 변환 회로(46)의 구성의 일부가 회로(40)에 제공되어도 좋다. 도 6의 (B)에 나타낸 디지털 아날로그 변환 회로(46)는 전위 생성 회로(46a)와 논리 회로(46b)를 가진다. 전위 생성 회로(46a)는 회로(40)에 제공되고, 논리 회로(46b)는 회로(16)에 제공된다.
전위 생성 회로(46a)는 DA 변환 가능한 화상 데이터의 비트수에 대응하는 종류의 전위를 생성하고 논리 회로(46b)에 공급하는 기능을 가진다.
논리 회로(46b)는 래치 회로(45)로부터 데이터를 수신하고, 수신한 데이터의 디지털값을 바탕으로 전위 생성 회로(46a)가 생성한 전위 중 어느 것을 출력하는 기능을 가진다. 논리 회로(46b)로서 예를 들어 패스 트랜지스터 로직 회로 등을 사용할 수 있다.
도 6의 (B)에 나타낸 바와 같이 디지털 아날로그 변환 회로(46)를 구성하는 회로를 소스 드라이버 회로(22)와 회로(40)에 분산하여 제공하는 구성으로 할 수 있다. 구체적으로는, 소스 드라이버 회로마다 제공하는 것이 바람직한 논리 회로(46b)와 같은 회로는 소스 드라이버 회로(22)에 제공하고, 소스 드라이버 회로마다 제공하지 않아도 되는 전위 생성 회로(46a)와 같은 회로는 회로(40)에 제공하는 구성으로 할 수 있다. 이에 의하여, 예를 들어 디지털 아날로그 변환 회로(46)를 구성하는 회로를 모두 소스 드라이버 회로(22)에 제공하는 경우보다 소스 드라이버 회로(22)의 점유 면적을 작게 할 수 있기 때문에, 층(20)에 제공하는 소스 드라이버 회로(22)의 개수를 증가시킬 수 있다. 따라서, 층(30)에 제공하는 화소 어레이(33)의 화소수를 증가시킬 수 있고, 본 발명의 일 형태의 반도체 장치의 동작 고속화, 소비 전력 저감, 화소 어레이의 정세도 향상 등을 실현할 수 있다. 여기서, 디지털 아날로그 변환 회로(46) 이외의 회로에서도, 상기 회로의 구성 요소를 소스 드라이버 회로(22)와 회로(40)에 분산하여 제공하는 구성으로 할 수 있다.
또한 도 6의 (B)에 나타낸 바와 같이, 디지털 아날로그 변환 회로(46)를 구성하는 회로를 소스 드라이버 회로(22)와 회로(40)에 분산하여 제공하는 구성으로 하는 경우, 반도체 장치(10)가, 예를 들어 전위 생성 회로(46a)를 하나 가지고, 논리 회로(46b)를 소스 드라이버 회로(22)와 같은 수만큼 가지는 구성으로 할 수 있다.
또한 회로(40)는 수신 회로(41), 직렬 병렬 변환 회로(42), 및 전위 생성 회로(46a) 외에, 다양한 회로를 제공할 수 있다. 예를 들어, 회로(40)에는 스타트 펄스 신호 및 클록 신호 등을 생성하는 기능을 가지는 제어 회로를 제공할 수 있다.
<반도체 장치의 구성예 2>
도 7의 (A), (B), 도 8의 (A), (B), 도 9의 (A) 및 (B)를 사용하여 본 발명의 일 형태의 반도체 장치의 다양한 구성예에 대하여 설명한다.
도 7의 (A)는 도 1의 (A)에 나타낸 반도체 장치(10)의 구성 중 일부를 발췌하여 나타낸 것이다. 도 7의 (A)는 배열된 복수의 소스 드라이버 회로(22)와 배열된 복수의 블록(12)이 서로 중첩되는 구성을 나타낸 것이다.
도 7의 (A) 등에서 복수의 소스 드라이버 회로(22) 중 하나를 소스 드라이버 회로(22_x)로 표기하고, 복수의 블록(12) 중 하나를 블록(12_y)으로 표기하였다. 여기서 x 및 y는 1 이상의 정수이다.
도 7의 (A)에서 블록(12_1), 블록(12_2), 및 블록(12_3)은 순차적으로 인접하여 배치된다. 블록(12_1)에는 소스 드라이버 회로(22_1)가 전기적으로 접속되고, 블록(12_2)에는 소스 드라이버 회로(22_2)가 전기적으로 접속되고, 블록(12_3)에는 소스 드라이버 회로(22_3)가 전기적으로 접속된다. 도 7의 (A)에서 복수의 소스 드라이버 회로(22)가 배열되는 피치는 복수의 블록(12)이 배열되는 피치와 대략 일치한다. 도 7의 (A)에서 전기적으로 접속되는 블록(12)과 소스 드라이버 회로(22)는 서로 중첩되는 영역을 가진다.
도 7의 (B), 도 8의 (A) 및 (B)에서 블록(12_1)에는 소스 드라이버 회로(22_1)가 전기적으로 접속되고, 블록(12_2)에는 소스 드라이버 회로(22_2)가 전기적으로 접속되고, 블록(12_3)에는 소스 드라이버 회로(22_3)가 전기적으로 접속되고, 블록(12_4)에는 소스 드라이버 회로(22_4)가 전기적으로 접속되고, 블록(12_5)에는 소스 드라이버 회로(22_5)가 전기적으로 접속된다.
도 7의 (B) 및 도 8의 (A)에는 도 7의 (A)와 비교하여 소스 드라이버 회로(22)의 폭이 좁은 예를 나타내었다.
도 7의 (B)에서 복수의 소스 드라이버 회로(22)가 배열되는 피치는 복수의 블록(12)이 배열되는 피치와 대략 일치하고, 전기적으로 접속되는 블록(12)과 소스 드라이버 회로(22)는 서로 중첩되는 영역을 가진다.
한편, 도 8의 (A)에서는 복수의 소스 드라이버 회로(22)가 배열되는 피치는 복수의 블록(12)이 배열되는 피치와 다르다. 따라서 예를 들어, 블록(12_1)과 소스 드라이버 회로(22_1)는 서로 중첩되는 영역을 가지지만, 블록(12_5)과 소스 드라이버 회로(22_5)는 중첩되지 않는다.
도 8의 (B)에는 도 7의 (A)와 비교하여 블록(12)의 폭이 좁은 예를 나타내었다. 도 8의 (B)에서 복수의 소스 드라이버 회로(22)가 배열되는 피치는 복수의 블록(12)이 배열되는 피치와 다르다. 따라서 예를 들어, 블록(12_1)과 소스 드라이버 회로(22_1)는 서로 중첩되는 영역을 가지지만, 블록(12_5)과 소스 드라이버 회로(22_5)는 중첩되지 않는다.
도 8의 (B)에는 블록(12_5)과 소스 드라이버 회로(22_5)의 거리인 거리(x1)의 일례를 나타내었다. 도 8의 (B)에 나타낸 바와 같이 거리(x1)는, 예를 들어 소스 드라이버 회로(22_5)의 단부를 블록(12_5)이 형성되는 층, 여기서는 층(30)에 투영하고, 그 투영점(또는 투영 영역)과 블록(12_5)의 단부의 거리를 측정함으로써 산출할 수 있다. 여기서, 전기적으로 접속되는 블록(12)과 소스 드라이버 회로(22)가 서로 중첩되지 않는 경우, 거리(x1)는 예를 들어 30μm 이하인 것이 바람직하다. 거리(x1)를, 상면에서 보았을 때의 거리라고 부르는 경우가 있다.
블록(12)의 면적이 소스 드라이버 회로(22)보다 작은 경우, 예를 들어 도 9의 (A)에 나타낸 바와 같이 블록(12)의 폭이 소스 드라이버 회로(22)의 폭보다 좁은 경우에는, 도 9의 (B)에 나타낸 바와 같이 하나의 소스 드라이버 회로(22)가 복수의 블록(12)에 전기적으로 접속되어도 좋다. 도 9의 (B)에서는 2개의 블록(12)에 대하여 하나의 소스 드라이버 회로(22)가 제공된다. 증폭 회로(AM1)의 출력은 디멀티플렉서(MU2)에 전기적으로 접속된다. 디멀티플렉서(MU2)는 제 1 블록(12)의 노드(ND1)와 제 2 블록(12)의 노드(ND1)에 전기적으로 접속된다. 디멀티플렉서(MU2)는 증폭 회로(AM1)로부터의 출력을 제 1 블록(12) 및 제 2 블록(12) 중 어느 하나에 분배하는 기능을 가진다. 도 9의 (A)에서 소스 드라이버 회로(22_1)는 블록(12_1) 및 블록(12_2)에 전기적으로 접속되고, 소스 드라이버 회로(22_2)는 블록(12_3) 및 블록(12_4)에 전기적으로 접속되고, 소스 드라이버 회로(22_3)는 블록(12_5) 및 블록(12_6)에 전기적으로 접속된다. 도 9의 (A)에서 서로 전기적으로 접속되는 블록(12)과 소스 드라이버 회로(22)는 서로 중첩되는 영역을 가진다.
<디지털 아날로그 변환 회로(46)의 구성예>
도 10은 디지털 아날로그 변환 회로(46)를 구성하는 전위 생성 회로(46a) 및 논리 회로(46b)의 구성예를 나타낸 회로도이다. 도 10에 나타낸 구성의 디지털 아날로그 변환 회로(46)는 8비트의 화상 데이터(D<1>) 내지 화상 데이터(D<8>)를 아날로그의 화상 신호(IS)로 변환할 수 있다.
본 명세서 등에서, 예를 들어 첫 번째 비트의 화상 데이터(D)를 화상 데이터(D<1>)로 기재하여 나타내고, 2번째 비트의 화상 데이터(D)를 화상 데이터(D<2>)로 기재하여 나타내고, 8번째 비트의 화상 데이터(D)를 화상 데이터(D<8>)로 기재하여 나타낸다.
도 10에 나타낸 구성의 전위 생성 회로(46a)는 저항 소자(48[1]) 내지 저항 소자(48[256])를 가지고, 이들이 직렬로 접속되어 있다. 즉, 디지털 아날로그 변환 회로(46)는 저항 스트링형 DA 변환 회로로 할 수 있다.
저항 소자(48[1])의 한쪽 단자에는 전위(VDD)를 공급할 수 있다. 저항 소자(48[256])의 한쪽 단자에는 전위(VSS)를 공급할 수 있다. 이로써, 저항 소자(48[1]) 내지 저항 소자(48[256])의 각 단자로부터 상이한 크기의 전위(V1 내지 V256)를 출력할 수 있다. 또한 도 10에서는 전위(V1)를 전위(VDD)로 하는 경우의 전위 생성 회로(46a)의 구성예를 나타내었지만, 전위(V256)를 전위(VSS)로 하는 구성으로 하여도 좋다. 또한 저항 소자(48[256])를 제공하지 않고, 전위(V1)를 전위(VDD)로 하고, 전위(V256)를 전위(VSS)로 하여도 좋다.
본 명세서 등에서 전위(VDD)는 예를 들어 고전위로 할 수 있고, 전위(VSS)는 예를 들어 저전위로 할 수 있다. 여기서 저전위는 예를 들어 접지 전위로 할 수 있다. 또한 고전위는 저전위보다 높은 전위이고, 저전위가 접지 전위인 경우에는 양의 전위로 할 수 있다.
도 10에 나타낸 구성의 논리 회로(46b)는 패스 트랜지스터 로직 회로라고 불리는 경우가 있다. 8단의 패스 트랜지스터(49)로 구성되어 있다. 구체적으로는, 논리 회로(46b)는 1단마다 전기적으로 2개의 경로로 갈라지는 구성이고, 총 256개의 경로를 가진다. 즉, 패스 트랜지스터(49)는 토너먼트 방식으로 전기적으로 접속되어 있다고 할 수 있다. 최종단인 8번째 단의 패스 트랜지스터(49)의 소스 및 드레인 중 한쪽으로부터는 아날로그의 화상 신호(IS)를 출력할 수 있다.
예를 들어, 화상 데이터(D<1>)는 첫 번째 단의 패스 트랜지스터(49)에 공급할 수 있고, 화상 데이터(D<2>)는 2번째 단의 패스 트랜지스터(49)에 공급할 수 있고, 화상 데이터(D<8>)는 8번째 단의 패스 트랜지스터(49)에 공급할 수 있다. 이상에 의하여, 화상 신호(IS)의 전위를 화상 데이터(D)에 따라 전위(V1) 내지 전위(V256) 중 어느 것으로 할 수 있다. 따라서, 디지털의 화상 데이터를 아날로그의 화상 신호(IS)로 변환할 수 있다.
또한 도 10에 나타낸 논리 회로(46b)에는 n채널형의 패스 트랜지스터(49)와 p채널형의 패스 트랜지스터(49)의 양쪽이 제공되어 있지만, n채널형의 패스 트랜지스터(49)만을 제공하는 구성으로 할 수도 있다. 예를 들어 화상 데이터(D<1>) 내지 화상 데이터(D<8>) 외에, 이들의 상보 데이터를 패스 트랜지스터(49)의 게이트에 공급함으로써, 논리 회로(46b)에 제공되는 패스 트랜지스터(49)를 모두 n채널형의 트랜지스터로 할 수 있다.
도 10에 나타낸 구성은 8비트 이외의 비트수의 화상 데이터(D)를 디지털 아날로그 변환하는 기능을 가지는 디지털 아날로그 변환 회로(46)에도 적용할 수 있다. 예를 들어, 전위 생성 회로(46a)에 저항 소자(48)를 1024개 또는 1023개 제공하고, 논리 회로(46b)에 10단의 패스 트랜지스터(49)를 제공함으로써, 디지털 아날로그 변환 회로(46)는 10비트의 화상 데이터(D)를 디지털 아날로그 변환하는 기능을 가질 수 있다.
<게이트 드라이버 회로(21)의 구성예>
도 11은 게이트 드라이버 회로(21)의 구성예를 나타낸 블록도이다. 게이트 드라이버 회로(21)는 복수의 셋·리셋 플립플롭으로 구성되는 시프트 레지스터 회로(SR)를 가진다. 시프트 레지스터 회로(SR)는 주사선으로서의 기능을 가지는 배선(31)에 전기적으로 접속되어 있고, 배선(31)에 신호를 출력하는 기능을 가진다.
신호(RES)는 리셋 신호이고, 신호(RES)를 예를 들어 고전위로 함으로써 시프트 레지스터 회로(SR)의 출력을 모두 저전위로 할 수 있다. 신호(SP)는 스타트 펄스 신호이고, 상기 신호를 게이트 드라이버 회로(21)에 입력함으로써 시프트 레지스터 회로(SR)에 의한 시프트 동작을 시작할 수 있다. 신호(PWC)는 펄스 폭 제어 신호이고, 시프트 레지스터 회로(SR)가 배선(31)에 출력하는 신호의 펄스 폭을 제어하는 기능을 가진다. 신호(CLK[1]), 신호(CLK[2]), 신호(CLK[3]), 및 신호(CLK[4])는 클록 신호이고, 하나의 시프트 레지스터 회로(SR)에는 신호(CLK[1]) 내지 신호(CLK[4]) 중 예를 들어 2개의 신호를 입력할 수 있다.
또한 도 11에 나타낸 구성은 시프트 레지스터 회로(SR)에 전기적으로 접속된 배선(31)을 다른 배선으로 하는 것 등에 의하여, 소스 드라이버 회로(22)가 가지는 시프트 레지스터 회로(44) 등에도 적용할 수 있다.
도 12의 (A)는 시프트 레지스터 회로(SR)에 입력되는 신호 및 시프트 레지스터 회로(SR)로부터 출력되는 신호를 나타낸 도면이다. 여기서 도 12의 (A)에서는 클록 신호로서 신호(CLK[1]) 및 신호(CLK[3])가 입력되는 경우를 나타내었다.
신호(FO)는 출력 신호이고, 예를 들어 배선(31)에 출력되는 신호이다. 신호(SROUT)는 시프트 신호이고, 다음 단의 시프트 레지스터 회로(SR)에 입력되는 신호(LIN)로 할 수 있다. 도 12의 (A)에 나타낸 신호 중 신호(RES), 신호(PWC), 신호(CLK[1]), 신호(CLK[3]), 및 신호(LIN)는 시프트 레지스터 회로(SR)에 입력되는 신호이고, 신호(FO) 및 신호(SROUT)는 시프트 레지스터 회로(SR)로부터 출력되는 신호이다.
도 12의 (B)는 입출력 신호가 도 12의 (A)에 나타낸 신호인 시프트 레지스터 회로(SR)의 구성예를 나타낸 회로도이다. 시프트 레지스터 회로(SR)는 트랜지스터(51) 내지 트랜지스터(63)와 용량 소자(64) 내지 용량 소자(66)를 가진다.
트랜지스터(51)의 소스 및 드레인 중 한쪽은 트랜지스터(52)의 소스 및 드레인 중 한쪽, 트랜지스터(56)의 소스 및 드레인 중 한쪽, 그리고 트랜지스터(59)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(52)의 게이트는 트랜지스터(53)의 소스 및 드레인 중 한쪽, 트랜지스터(54)의 소스 및 드레인 중 한쪽, 트랜지스터(55)의 소스 및 드레인 중 한쪽, 트랜지스터(58)의 게이트, 트랜지스터(61)의 게이트, 그리고 용량 소자(64)의 한쪽 전극에 전기적으로 접속되어 있다. 트랜지스터(56)의 소스 및 드레인 중 다른 쪽은 트랜지스터(57)의 게이트 및 용량 소자(65)의 한쪽 전극에 전기적으로 접속되어 있다. 트랜지스터(59)의 소스 및 드레인 중 다른 쪽은 트랜지스터(60)의 게이트 및 용량 소자(66)의 한쪽 전극에 전기적으로 접속되어 있다. 트랜지스터(60)의 소스 및 드레인 중 한쪽은 트랜지스터(61)의 소스 및 드레인 중 한쪽, 트랜지스터(62)의 게이트, 그리고 용량 소자(66)의 다른 쪽 전극에 전기적으로 접속되어 있다.
트랜지스터(51)의 게이트 및 트랜지스터(55)의 게이트에는 신호(LIN)가 입력된다. 트랜지스터(53)의 게이트에는 신호(CLK[3])가 입력된다. 트랜지스터(54)의 게이트에는 신호(RES)가 입력된다. 트랜지스터(57)의 소스 및 드레인 중 한쪽에는 신호(CLK[1])가 입력된다. 트랜지스터(60)의 소스 및 드레인 중 다른 쪽에는 신호(PWC)가 입력된다.
트랜지스터(62)의 소스 및 드레인 중 한쪽, 그리고 트랜지스터(63)의 소스 및 드레인 중 한쪽은 배선(31)에 전기적으로 접속되어 있고, 상술한 바와 같이 배선(31)으로부터는 신호(FO)가 출력된다. 트랜지스터(57)의 소스 및 드레인 중 다른 쪽, 트랜지스터(58)의 소스 및 드레인 중 한쪽, 그리고 용량 소자(65)의 다른 쪽 전극으로부터는 신호(SROUT)가 출력된다.
트랜지스터(51)의 소스 및 드레인 중 다른 쪽, 트랜지스터(53)의 소스 및 드레인 중 다른 쪽, 트랜지스터(54)의 소스 및 드레인 중 다른 쪽, 트랜지스터(56)의 게이트, 트랜지스터(59)의 게이트, 그리고 트랜지스터(62)의 소스 및 드레인 중 다른 쪽에는 전위(VDD)가 공급된다. 트랜지스터(52)의 소스 및 드레인 중 다른 쪽, 트랜지스터(55)의 소스 및 드레인 중 다른 쪽, 트랜지스터(58)의 소스 및 드레인 중 다른 쪽, 트랜지스터(61)의 소스 및 드레인 중 다른 쪽, 트랜지스터(63)의 소스 및 드레인 중 다른 쪽, 그리고 용량 소자(64)의 다른 쪽 전극에는 전위(VSS)가 공급된다.
트랜지스터(63)는 바이어스 트랜지스터이며 정전류원으로서의 기능을 가진다. 트랜지스터(63)의 게이트에는 바이어스 전위인 전위(Vbias)를 공급할 수 있다.
트랜지스터(62)와 트랜지스터(63)로 소스 폴로어 회로(67)가 구성된다. 시프트 레지스터 회로(SR)에 소스 폴로어 회로(67)를 제공함으로써, 시프트 레지스터 회로(SR)의 내부에서 배선 저항, 기생 용량 등에 기인하는 신호의 감쇠 등이 발생되어도, 이에 기인하는 신호(FO)의 전위 저하를 억제할 수 있다. 이로써, 반도체 장치(10)의 동작을 고속화할 수 있다. 또한 소스 폴로어 회로(67)는 버퍼로서의 기능을 가지면 소스 폴로어 회로 이외의 회로로 하여도 좋다.
이하에서는 본 발명의 일 형태의 반도체 장치를 표시 장치에 적용하는 예에 대하여 설명한다.
<화소(34)의 구성예>
도 13의 (A) 내지 (E)는 반도체 장치(10)에 제공되는 화소(34)가 나타내는 색에 대하여 설명하는 도면이다. 도 6의 (A)에 나타낸 바와 같이, 적색(R)을 나타내는 화소(34), 녹색(G)을 나타내는 화소(34), 및 청색(B)을 나타내는 화소(34)를 본 발명의 일 형태의 표시 장치에 제공할 수 있다. 또는 도 13의 (B)에 나타낸 바와 같이, 시안(C)을 나타내는 화소(34), 마젠타(M)를 나타내는 화소(34), 및 황색(Y)을 나타내는 화소(34)가 반도체 장치(10)에 제공되어 있어도 좋다.
또는 도 13의 (C)에 나타낸 바와 같이, 적색(R)을 나타내는 화소(34), 녹색(G)을 나타내는 화소(34), 청색(B)을 나타내는 화소(34), 및 백색(W)을 나타내는 화소(34)가 반도체 장치(10)에 제공되어 있어도 좋다. 또는 도 13의 (D)에 나타낸 바와 같이, 적색(R)을 나타내는 화소(34), 녹색(G)을 나타내는 화소(34), 청색(B)을 나타내는 화소(34), 및 황색(Y)을 나타내는 화소(34)가 반도체 장치(10)에 제공되어 있어도 좋다. 또는 도 13의 (E)에 나타낸 바와 같이, 시안(C)을 나타내는 화소(34), 마젠타(M)를 나타내는 화소(34), 황색(Y)을 나타내는 화소(34), 및 백색(W)을 나타내는 화소(34)가 반도체 장치(10)에 제공되어 있어도 좋다.
도 13의 (C), (E)에 나타낸 바와 같이 백색을 나타내는 화소(34)를 반도체 장치(10)에 제공함으로써, 표시되는 화상의 휘도를 높일 수 있다. 또한 도 13의 (D) 등에 나타낸 바와 같이 화소(34)가 나타내는 색의 종류를 늘림으로써, 중간색의 재현성을 높일 수 있기 때문에 표시 품질을 높일 수 있다.
도 14의 (A), (B)는 화소(34)의 구성예를 나타낸 회로도이다. 도 14의 (A)에 나타낸 구성의 화소(34)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 가진다. 또한 화소(34)에는 배선(31) 및 배선(32) 외에, 배선(35) 등이 전기적으로 접속되어 있다.
액정 소자(570)의 한쪽 전극의 전위는 화소(34)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 화소(34)에 기록되는 화상 신호에 의하여 배향 상태가 설정된다. 또한 복수의 화소(34)의 각각이 가지는 액정 소자(570)의 한쪽 전극에 공통의 전위(코먼 전위)를 공급하여도 좋다. 또한 각 행의 화소(34)의 액정 소자(570)의 한쪽 전극에 상이한 전위를 공급하여도 좋다.
또한 도 14의 (B)에 나타낸 구성의 화소(34)는 트랜지스터(552)와, 트랜지스터(554)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 발광 소자(572)로서는 예를 들어 일렉트로루미네선스를 이용하는 EL 소자를 적용할 수 있다. EL 소자는 한 쌍의 전극 사이에 발광성 화합물을 포함하는 층(이하, EL층이라고도 함)을 가진다. 한 쌍의 전극 사이에 EL 소자의 문턱 전압보다 큰 전위차를 발생시키면, EL층에 양극 측으로부터 정공이 주입되고, 음극 측으로부터 전자가 주입된다. 주입된 전자와 정공은 EL층에서 재결합되고, EL층에 포함되는 발광 물질이 발광한다.
또한 EL 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고, 일반적으로 전자(前者)는 유기 EL 소자, 후자(後者)는 무기 EL 소자라고 불린다.
유기 EL 소자에서는 전압을 인가함으로써 한쪽 전극으로부터 전자가, 다른 쪽 전극으로부터 정공이 각각 EL층에 주입된다. 그리고 이들 캐리어(전자 및 정공)가 재결합됨으로써, 발광성 유기 화합물이 들뜬 상태를 형성하고, 그 들뜬 상태가 바닥 상태로 되돌아갈 때 발광한다. 이와 같은 메커니즘 때문에 이러한 발광 소자는 전류 여기형 발광 소자라고 불린다.
또한 EL층은 발광성 화합물 외에, 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 정공 블록 재료, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 또는 양극성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 가져도 좋다.
EL층은 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 도포법 등의 방법으로 형성할 수 있다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층 사이에 두고, 또한 그것을 전극 사이에 둔 구조를 가지고, 발광 메커니즘은 금속 이온의 내각 전자 전이(inner-shell electron transition)를 이용하는 국재형 발광이다.
발광 소자는 발광을 추출하기 위하여 적어도 한 쌍의 전극 중 한쪽이 투명하면 좋다. 그리고 기판 위에 트랜지스터 및 발광 소자를 형성하고, 상기 기판과 반대 측의 면으로부터 발광을 추출하는 상면 사출(톱 이미션) 구조나, 기판 측의 면으로부터 발광을 추출하는 하면 사출(보텀 이미션) 구조나, 양면으로부터 발광을 추출하는 양면 사출(듀얼 이미션) 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자도 적용할 수 있다.
또한 발광 소자(572) 이외의 발광 소자에 대해서도 발광 소자(572)와 같은 소자를 사용할 수 있다.
본 발명의 일 형태의 반도체 장치에서는 소비 전력을 저감할 수 있다. 반도체 장치의 소비 전력을 저감함으로써, 화소 어레이의 발열을 억제할 수 있다. 화소 어레이의 발열을 억제함으로써, 예를 들어 본 발명의 일 형태의 반도체 장치에서 표시부의 표시 품질을 높일 수 있다. 또한 예를 들어 발광 소자의 수명을 길게 할 수 있다. 예를 들어 발광 소자로서 유기 EL 소자를 사용하는 경우, 발열을 억제함으로써, 더 수명이 긴 소자를 실현할 수 있다.
트랜지스터(552)의 소스 및 드레인 중 한쪽은 배선(32)에 전기적으로 접속되어 있다. 트랜지스터(552)의 소스 및 드레인 중 다른 쪽은 용량 소자(562)의 한쪽 전극 및 트랜지스터(554)의 게이트에 전기적으로 접속되어 있다. 용량 소자(562)의 다른 쪽 전극은 배선(35a)에 전기적으로 접속되어 있다. 트랜지스터(552)의 게이트는 배선(31)에 전기적으로 접속되어 있다. 트랜지스터(554)의 소스 및 드레인 중 한쪽은 배선(35a)에 전기적으로 접속되어 있다. 트랜지스터(554)의 소스 및 드레인 중 다른 쪽은 발광 소자(572)의 한쪽 전극에 전기적으로 접속되어 있다. 발광 소자(572)의 다른 쪽 전극은 배선(35b)에 전기적으로 접속되어 있다. 배선(35a)에는 전위(VSS)가 공급되고, 배선(35b)에는 전위(VDD)가 공급된다.
도 14의 (B)에 나타낸 구성의 화소(34)에서는, 트랜지스터(554)의 게이트에 공급되는 전위에 따라 발광 소자(572)를 흐르는 전류가 제어됨으로써, 발광 소자(572)로부터의 발광 휘도가 제어된다.
도 14의 (B)에 나타낸 구성의 화소(34)와 상이한 구성을 도 14의 (C)에 나타내었다. 도 14의 (C)에 나타낸 구성의 화소(34)에서 트랜지스터(552)의 소스 및 드레인 중 한쪽은 배선(32)에 전기적으로 접속되어 있다. 트랜지스터(552)의 소스 및 드레인 중 다른 쪽은 용량 소자(562)의 한쪽 전극 및 트랜지스터(554)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(552)의 게이트는 배선(31)에 전기적으로 접속되어 있다. 트랜지스터(554)의 소스 및 드레인 중 한쪽은 배선(35a)에 전기적으로 접속되어 있다. 트랜지스터(554)의 소스 및 드레인 중 다른 쪽은 용량 소자(562)의 다른 쪽 전극 및 발광 소자(572)의 한쪽 전극에 전기적으로 접속되어 있다. 발광 소자(572)의 다른 쪽 전극은 배선(35b)에 전기적으로 접속되어 있다. 배선(35a)에는 전위(VDD)가 공급되고, 배선(35b)에는 전위(VSS)가 공급된다.
<표시 장치의 단면 구성예>
도 15는 반도체 장치(10)의 구성예를 나타낸 단면도이다. 반도체 장치(10)는 기판(701) 및 기판(705)을 가지고, 기판(701)과 기판(705)은 실재(712)에 의하여 접합되어 있다.
기판(701)으로서 단결정 실리콘 기판 등의 단결정 반도체 기판을 사용할 수 있다. 또한 기판(701)으로서 단결정 반도체 기판 이외의 반도체 기판을 사용하여도 좋다.
기판(701) 위에 트랜지스터(441) 및 트랜지스터(601)가 제공된다. 트랜지스터(441)는 회로(40)에 제공되는 트랜지스터로 할 수 있다. 트랜지스터(601)는 게이트 드라이버 회로(21)에 제공되는 트랜지스터 또는 소스 드라이버 회로(22)에 제공되는 트랜지스터로 할 수 있다. 즉, 트랜지스터(441) 및 트랜지스터(601)는 도 1 등에 나타낸 층(20)에 제공할 수 있다.
트랜지스터(441)는 게이트 전극으로서의 기능을 가지는 도전체(443)와, 게이트 절연체로서의 기능을 가지는 절연체(445)와, 기판(701)의 일부로 이루어지고, 채널 형성 영역을 포함하는 반도체 영역(447), 소스 영역 및 드레인 영역 중 한쪽으로서의 기능을 가지는 저저항 영역(449a), 및 소스 영역 및 드레인 영역 중 다른 쪽으로서의 기능을 가지는 저저항 영역(449b)을 가진다. 트랜지스터(441)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
트랜지스터(441)는 소자 분리층(403)에 의하여 다른 트랜지스터와 전기적으로 분리된다. 도 15에서는 소자 분리층(403)에 의하여 트랜지스터(441)와 트랜지스터(601)가 전기적으로 분리되는 경우를 나타내었다. 소자 분리층(403)은 LOCOS(LOCal Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 사용하여 형성할 수 있다.
여기서, 도 15에 나타낸 트랜지스터(441)는 반도체 영역(447)이 볼록 형상을 가진다. 또한 반도체 영역(447)의 측면 및 상면을 절연체(445)를 개재(介在)하여 도전체(443)가 덮도록 제공되어 있다. 또한 도 15에서는 도전체(443)가 반도체 영역(447)의 측면을 덮는 모양은 도시하지 않았다. 또한 도전체(443)에는 일함수를 조정하는 재료를 사용할 수 있다.
트랜지스터(441)와 같이 반도체 영역이 볼록 형상을 가지는 트랜지스터는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고 부를 수 있다. 또한 볼록부의 상부에 접하여 볼록부를 형성하기 위한 마스크로서의 기능을 가지는 절연체를 가져도 좋다. 또한 도 15에서는 기판(701)의 일부를 가공하여 볼록부를 형성하는 구성을 나타내었지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체를 형성하여도 좋다.
또한 도 15에 나타낸 트랜지스터(441)의 구성은 일례이고, 그 구성에 한정되지 않고, 회로 구성 또는 회로의 동작 방법 등에 따라 적절한 구성으로 하면 좋다. 예를 들어 트랜지스터(441)는 플레이너형 트랜지스터이어도 좋다.
트랜지스터(601)는 트랜지스터(441)와 같은 구성으로 할 수 있다.
기판(701) 위에는 소자 분리층(403), 그리고 트랜지스터(441) 및 트랜지스터(601) 외에, 절연체(405), 절연체(407), 절연체(409), 및 절연체(411)가 제공된다. 절연체(405) 내, 절연체(407) 내, 절연체(409) 내, 및 절연체(411) 내에 도전체(451)가 매립되어 있다. 여기서, 도전체(451)의 상면의 높이와 절연체(411)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(451) 위 및 절연체(411) 위에 절연체(413) 및 절연체(415)가 제공된다. 또한 절연체(413) 내 및 절연체(415) 내에 도전체(457)가 매립되어 있다. 여기서, 도전체(457)의 상면의 높이와 절연체(415)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(457) 위 및 절연체(415) 위에 절연체(417) 및 절연체(419)가 제공된다. 또한 절연체(417) 내 및 절연체(419) 내에 도전체(459)가 매립되어 있다. 여기서, 도전체(459)의 상면의 높이와 절연체(419)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(459) 위 및 절연체(419) 위에 절연체(421) 및 절연체(214)가 제공된다. 절연체(421) 내 및 절연체(214) 내에 도전체(453)가 매립되어 있다. 여기서, 도전체(453)의 상면의 높이와 절연체(214)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(453) 위 및 절연체(214) 위에 절연체(216)가 제공된다. 절연체(216) 내에 도전체(455)가 매립되어 있다. 여기서, 도전체(455)의 상면의 높이와 절연체(216)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(455) 위 및 절연체(216) 위에 절연체(222), 절연체(224), 절연체(254), 절연체(244), 절연체(280), 절연체(274), 및 절연체(281)가 제공된다. 절연체(222) 내, 절연체(224) 내, 절연체(254) 내, 절연체(244) 내, 절연체(280) 내, 절연체(274) 내, 및 절연체(281) 내에 도전체(305)가 매립되어 있다. 여기서, 도전체(305)의 상면의 높이와 절연체(281)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(305) 위 및 절연체(281) 위에 절연체(361)가 제공된다. 절연체(361) 내에 도전체(317) 및 도전체(337)가 매립되어 있다. 여기서, 도전체(337)의 상면의 높이와 절연체(361)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(337) 위 및 절연체(361) 위에 절연체(363)가 제공된다. 절연체(363) 내에 도전체(347), 도전체(353), 도전체(355), 및 도전체(357)가 매립되어 있다. 여기서, 도전체(353), 도전체(355), 및 도전체(357)의 상면의 높이와 절연체(363)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(353) 위, 도전체(355) 위, 도전체(357) 위, 및 절연체(363) 위에 접속 전극(760)이 제공된다. 또한 접속 전극(760)과 전기적으로 접속되도록 이방성 도전체(780)가 제공되고, 이방성 도전체(780)와 전기적으로 접속되도록 FPC(Flexible Printed Circuit)(716)가 제공된다. FPC(716)에 의하여 반도체 장치(10)의 외부로부터 반도체 장치(10)에 각종 신호 등이 공급된다.
도 15에 나타낸 바와 같이, 트랜지스터(441)의 소스 영역 및 드레인 영역 중 다른 쪽으로서의 기능을 가지는 저저항 영역(449b)은 도전체(451), 도전체(457), 도전체(459), 도전체(453), 도전체(455), 도전체(305), 도전체(317), 도전체(337), 도전체(347), 도전체(353), 도전체(355), 도전체(357), 접속 전극(760), 및 이방성 도전체(780)를 통하여 FPC(716)와 전기적으로 접속되어 있다. 여기서, 도 15에서는 접속 전극(760)과 도전체(347)를 전기적으로 접속하는 기능을 가지는 도전체로서 도전체(353), 도전체(355), 및 도전체(357)의 3개를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 접속 전극(760)과 도전체(347)를 전기적으로 접속하는 기능을 가지는 도전체를 하나로 하여도 좋고, 2개로 하여도 좋고, 4개 이상으로 하여도 좋다. 접속 전극(760)과 도전체(347)를 전기적으로 접속하는 기능을 가지는 도전체를 복수 제공함으로써 접촉 저항을 작게 할 수 있다.
절연체(214) 위에는 트랜지스터(750)가 제공된다. 트랜지스터(750)는 화소(34)에 제공되는 트랜지스터로 할 수 있다. 즉, 트랜지스터(750)는 도 1 등에 나타낸 층(30)에 제공할 수 있다. 트랜지스터(750)로서는 OS 트랜지스터를 사용할 수 있다. OS 트랜지스터는 오프 전류가 매우 낮다는 특징을 가진다. 따라서, 화상 신호 등의 유지 시간을 길게 할 수 있기 때문에 리프레시 동작의 빈도를 적게 할 수 있다. 따라서 반도체 장치(10)의 소비 전력을 저감할 수 있다.
절연체(254) 내, 절연체(244) 내, 절연체(280) 내, 절연체(274) 내, 및 절연체(281) 내에 도전체(301a) 및 도전체(301b)가 매립되어 있다. 도전체(301a)는 트랜지스터(750)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 도전체(301b)는 트랜지스터(750)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있다. 여기서, 도전체(301a) 및 도전체(301b)의 상면의 높이와 절연체(281)의 상면의 높이는 같은 정도로 할 수 있다.
절연체(361) 내에 도전체(311), 도전체(313), 도전체(331), 용량 소자(790), 도전체(333), 및 도전체(335)가 매립되어 있다. 도전체(311) 및 도전체(313)는 트랜지스터(750)와 전기적으로 접속되며 배선으로서의 기능을 가진다. 도전체(333) 및 도전체(335)는 용량 소자(790)와 전기적으로 접속되어 있다. 여기서, 도전체(331), 도전체(333), 및 도전체(335)의 상면의 높이와 절연체(361)의 상면의 높이는 같은 정도로 할 수 있다.
절연체(363) 내에 도전체(341), 도전체(343), 및 도전체(351)가 매립되어 있다. 여기서, 도전체(351)의 상면의 높이와 절연체(363)의 상면의 높이는 같은 정도로 할 수 있다.
절연체(405), 절연체(407), 절연체(409), 절연체(411), 절연체(413), 절연체(415), 절연체(417), 절연체(419), 절연체(421), 절연체(214), 절연체(280), 절연체(274), 절연체(281), 절연체(361), 및 절연체(363)는 층간막으로서의 기능을 가지고, 각각의 아래쪽의 요철 형상을 피복하는 평탄화막으로서의 기능을 가져도 좋다. 예를 들어, 절연체(363)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP: Chemical Mechanical Polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
도 15에 나타낸 바와 같이 용량 소자(790)는 하부 전극(321)과 상부 전극(325)을 가진다. 또한 하부 전극(321)과 상부 전극(325) 사이에는 절연체(323)가 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체로서 기능하는 절연체(323)가 끼워진 적층형의 구조를 가진다. 또한 도 15에서는 절연체(281) 위에 용량 소자(790)를 제공하는 예를 나타내었지만, 절연체(281)와 상이한 절연체 위에 용량 소자(790)를 제공하여도 좋다.
도 15에서 도전체(301a), 도전체(301b), 및 도전체(305)가 동일한 층에 형성되는 예를 나타내었다. 또한 도전체(311), 도전체(313), 도전체(317), 및 하부 전극(321)이 동일한 층에 형성되는 예를 나타내었다. 또한 도전체(331), 도전체(333), 도전체(335), 및 도전체(337)가 동일한 층에 형성되는 예를 나타내었다. 또한 도전체(341), 도전체(343), 및 도전체(347)가 동일한 층에 형성되는 예를 나타내었다. 또한 도전체(351), 도전체(353), 도전체(355), 및 도전체(357)가 동일한 층에 형성되는 예를 나타내었다. 이와 같이 복수의 도전체를 동일한 층에 형성함으로써 반도체 장치(10)의 제작 공정을 간략하게 할 수 있기 때문에, 반도체 장치(10)를 저렴하게 할 수 있다. 또한 이들은 각각 상이한 층에 형성되어도 좋고, 상이한 종류의 재료를 포함하여도 좋다.
도 15에 나타낸 반도체 장치(10)는 액정 소자(775)를 가진다. 액정 소자(775)는 도전체(772), 도전체(774), 및 이들 사이에 액정층(776)을 가진다. 도전체(774)는 기판(705) 측에 제공되며 공통 전극으로서의 기능을 가진다. 또한 도전체(772)는 도전체(351), 도전체(341), 도전체(331), 도전체(313), 및 도전체(301b)를 통하여 트랜지스터(750)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있다. 도전체(772)는 절연체(363) 위에 형성되며 화소 전극으로서의 기능을 가진다.
도전체(772)에는 가시광에 대하여 투광성의 재료 또는 반사성의 재료를 사용할 수 있다. 투광성 재료로서는 예를 들어 인듐, 아연, 주석 등을 포함한 산화물 재료를 사용하면 좋다. 반사성 재료로서는 예를 들어 알루미늄, 은 등을 포함한 재료를 사용하면 좋다.
도전체(772)에 반사성 재료를 사용하면 반도체 장치(10)는 반사형 액정 표시 장치가 된다. 한편, 도전체(772)에 투광성 재료를 사용하고, 또한 기판(701) 등에도 투광성 재료를 사용하면, 반도체 장치(10)는 투과형 액정 표시 장치가 된다. 반도체 장치(10)가 반사형 액정 표시 장치인 경우, 시인 측에 편광판을 제공한다. 한편, 표시 장치(10)가 투과형 액정 표시 장치인 경우, 액정 소자를 끼우도록 한 쌍의 편광판을 제공한다.
또한 도 15에는 도시하지 않았지만, 액정층(776)과 접하는 배향막을 제공하는 구성으로 하여도 좋다. 또한 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판), 및 백라이트, 사이드 라이트 등의 광원을 적절히 제공할 수 있다.
절연체(363)와 도전체(774) 사이에 구조체(778)가 제공된다. 구조체(778)는 기둥상의 스페이서이며 기판(701)과 기판(705) 사이의 거리(셀 갭)를 제어하는 기능을 가진다. 또한 구조체(778)로서 구(球)상의 스페이서를 사용하여도 좋다.
기판(705) 측에는 차광층(738)과, 착색층(736)과, 이들에 접하는 절연체(734)가 제공된다. 차광층(738)은 인접한 영역으로부터 사출되는 광을 차단하는 기능을 가진다. 또는 차광층(738)은 외광이 트랜지스터(750) 등에 도달하는 것을 차단하는 기능을 가진다. 또한 착색층(736)은 액정 소자(775)와 중첩되는 영역을 가지도록 제공되어 있다.
액정층(776)에는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 고분자 네트워크형 액정(PNLC: Polymer Network Liquid Crystal), 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 또한 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다.
또한 액정 소자의 모드로서는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, 게스트 호스트 모드 등을 사용할 수 있다.
또한 액정층(776)에 고분자 분산형 액정이나 고분자 네트워크형 액정 등을 사용한 산란형 액정을 사용할 수도 있다. 이때, 착색층(736)을 제공하지 않고 흑백 표시를 수행하는 구성으로 하여도 좋고, 착색층(736)을 사용하여 컬러 표시를 수행하는 구성으로 하여도 좋다.
또한 액정 소자의 구동 방법으로서, 계시 가법 혼색법에 의거하여 컬러 표시를 수행하는 시간 분할 표시 방식(필드 시??셜 구동 방식이라고도 함)을 적용하여도 좋다. 그 경우, 착색층(736)을 제공하지 않는 구성으로 할 수 있다. 시간 분할 표시 방식을 사용한 경우, 예를 들어 R(적색), G(녹색), B(청색) 각각의 색을 나타내는 부화소를 제공할 필요가 없기 때문에, 화소의 개구율을 향상시킬 수 있거나, 정세도를 높일 수 있다는 등의 이점이 있다.
도 15에 나타낸 구성의 반도체 장치(10)는 표시 소자로서 액정 소자를 사용하고 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도 16은 도 15에 나타낸 반도체 장치(10)의 변형예이고, 표시 소자로서 발광 소자를 사용하고 있는 점이 도 15에 나타낸 반도체 장치(10)와 상이하다.
도 16에 나타낸 반도체 장치(10)는 발광 소자(782)를 가진다. 발광 소자(782)는 도전체(772), EL층(786), 및 도전체(788)를 가진다. EL층(786)은 유기 화합물 또는 퀀텀닷(quantum dot) 등의 무기 화합물을 가진다.
유기 화합물에 사용할 수 있는 재료로서는 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한 퀀텀닷으로서 사용할 수 있는 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어·셸형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 들 수 있다.
도 16에 나타낸 반도체 장치(10)에는 절연체(363) 위에 절연체(730)가 제공된다. 여기서 절연체(730)는 도전체(772)의 일부를 덮는 구성으로 할 수 있다. 또한 발광 소자(782)는 투광성의 도전체(788)를 가지고, 톱 이미션형의 발광 소자이다. 또한 발광 소자(782)는 도전체(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전체(772) 및 도전체(788)의 양쪽으로 광을 사출하는 듀얼 이미션 구조로 하여도 좋다.
자세한 내용은 후술하지만, 발광 소자(782)는 마이크로캐비티 구조를 가질 수 있다. 이로써, 착색층을 제공하지 않아도 소정의 색의 광(예를 들어 RGB)을 추출할 수 있으므로 반도체 장치(10)는 컬러 표시를 수행할 수 있다. 착색층을 제공하지 않는 구성으로 함으로써, 착색층에 의한 광의 흡수를 억제할 수 있다. 이로써, 반도체 장치(10)는 고휘도의 화상을 표시할 수 있고, 또한 반도체 장치(10)의 소비 전력을 저감할 수 있다. 또한 EL층(786)을 화소마다 섬 형상 또는 화소 열마다 줄무늬 형상으로 형성하는 경우, 즉 개별 도포 방식으로 형성하는 경우에도, 착색층을 제공하지 않는 구성으로 할 수 있다.
또한 차광층(738)은 절연체(730)와 중첩되는 영역을 가지도록 제공되어 있다. 또한 차광층(738)은 절연체(734)로 덮여 있다. 또한 발광 소자(782)와 절연체(734) 사이는 밀봉층(732)으로 충전되어 있다.
또한 구조체(778)는 절연체(730)와 EL층(786) 사이에 제공된다. 또한 구조체(778)는 절연체(730)와 절연체(734) 사이에 제공된다.
도 17은 도 16에 나타낸 반도체 장치(10)의 변형예이고, 착색층(736)을 제공한 점이 도 16에 나타낸 반도체 장치(10)와 상이하다. 착색층(736)을 제공함으로써, 발광 소자(782)로부터 추출되는 광의 색 순도를 높일 수 있다. 이로써, 반도체 장치(10)에 고품질의 화상을 표시할 수 있다. 또한 예를 들어 반도체 장치(10)의 모든 발광 소자(782)를 백색광을 발하는 발광 소자로 할 수 있기 때문에, EL층(786)을 개별 도포 방식으로 형성하지 않아도 되므로 고정세(高精細)의 반도체 장치(10)로 할 수 있다.
도 15 내지 도 17에서는 트랜지스터(441) 및 트랜지스터(601)를 기판(701)의 내부에 채널 형성 영역이 형성되도록 제공하고, 트랜지스터(441) 및 트랜지스터(601) 위에 적층하여 OS 트랜지스터를 제공하는 구성을 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도 18은 도 15의 변형예이고, 도 19는 도 16의 변형예이고, 도 20은 도 17의 변형예이고, 트랜지스터(441) 및 트랜지스터(601)가 아니라 OS 트랜지스터인 트랜지스터(602) 및 트랜지스터(603) 위에 적층되어 트랜지스터(750)가 제공되어 있다는 점이 도 15 내지 도 17에 나타낸 구성의 반도체 장치(10)와 상이하다. 즉, 도 18 내지 도 20에 나타낸 구성의 반도체 장치(10)는 OS 트랜지스터가 적층되어 제공되어 있다.
기판(701) 위에는 절연체(613) 및 절연체(614)가 제공되고, 절연체(614) 위에는 트랜지스터(602) 및 트랜지스터(603)가 제공된다. 또한 기판(701)과 절연체(613) 사이에 트랜지스터 등이 제공되어 있어도 좋다. 예를 들어, 기판(701)과 절연체(613) 사이에 도 15 내지 도 17에 나타낸 트랜지스터(441) 및 트랜지스터(601)와 같은 구성의 트랜지스터를 제공하여도 좋다.
트랜지스터(602)는 회로(40)에 제공되는 트랜지스터로 할 수 있다. 트랜지스터(603)는 게이트 드라이버 회로(21)에 제공되는 트랜지스터 또는 소스 드라이버 회로(22)에 제공되는 트랜지스터로 할 수 있다. 즉, 트랜지스터(602) 및 트랜지스터(603)는 도 1 등에 나타낸 층(20)에 제공할 수 있다. 또한 회로(40)가 층(30)에 제공되어 있는 경우에는 트랜지스터(602)를 층(30)에 제공할 수 있다.
트랜지스터(602) 및 트랜지스터(603)는 트랜지스터(750)와 같은 구성의 트랜지스터로 할 수 있다. 또한 트랜지스터(602) 및 트랜지스터(603)를 트랜지스터(750)와 상이한 구성의 OS 트랜지스터로 하여도 좋다.
절연체(614) 위에는 트랜지스터(602) 및 트랜지스터(603) 외에, 절연체(616), 절연체(622), 절연체(624), 절연체(654), 절연체(644), 절연체(680), 절연체(674), 및 절연체(681)가 제공된다. 절연체(654) 내, 절연체(644) 내, 절연체(680) 내, 절연체(674) 내, 및 절연체(681) 내에 도전체(461)가 매립되어 있다. 여기서, 도전체(461)의 상면의 높이와 절연체(681)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(461) 위 및 절연체(681) 위에 절연체(501)가 제공된다. 절연체(501) 내에 도전체(463)가 매립되어 있다. 여기서, 도전체(463)의 상면의 높이와 절연체(501)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(463) 위 및 절연체(501) 위에 절연체(503)가 제공된다. 절연체(503) 내에 도전체(465)가 매립되어 있다. 여기서, 도전체(465)의 상면의 높이와 절연체(503)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(465) 위 및 절연체(503) 위에 절연체(505)가 제공된다. 또한 절연체(505) 내에 도전체(467)가 매립되어 있다. 여기서, 도전체(467)의 상면의 높이와 절연체(505)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(467) 위 및 절연체(505) 위에 절연체(507)가 제공된다. 절연체(507) 내에 도전체(469)가 매립되어 있다. 여기서, 도전체(469)의 상면의 높이와 절연체(507)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(469) 위 및 절연체(507) 위에 절연체(509)가 제공된다. 또한 절연체(509) 내에 도전체(471)가 매립되어 있다. 여기서, 도전체(471)의 상면의 높이와 절연체(509)의 상면의 높이는 같은 정도로 할 수 있다.
도전체(471) 위 및 절연체(509) 위에 절연체(421) 및 절연체(214)가 제공된다. 절연체(421) 내 및 절연체(214) 내에 도전체(453)가 매립되어 있다. 여기서, 도전체(453)의 상면의 높이와 절연체(214)의 상면의 높이는 같은 정도로 할 수 있다.
도 18 내지 도 20에 나타낸 바와 같이 트랜지스터(602)의 소스 및 드레인 중 한쪽은 도전체(461), 도전체(463), 도전체(465), 도전체(467), 도전체(469), 도전체(471), 도전체(453), 도전체(455), 도전체(305), 도전체(317), 도전체(337), 도전체(347), 도전체(353), 도전체(355), 도전체(357), 접속 전극(760), 및 이방성 도전체(780)를 통하여 FPC(716)와 전기적으로 접속되어 있다.
절연체(613), 절연체(614), 절연체(680), 절연체(674), 절연체(681), 절연체(501), 절연체(503), 절연체(505), 절연체(507), 및 절연체(509)는 층간막으로서의 기능을 가지고, 각각의 아래쪽의 요철 형상을 피복하는 평탄화막으로서의 기능을 가져도 좋다.
반도체 장치(10)를 도 18 내지 도 20에 나타낸 구성으로 함으로써, 반도체 장치(10)를 슬림 베젤화 및 소형화시키면서, 반도체 장치(10)가 가지는 트랜지스터를 모두 OS 트랜지스터로 할 수 있다. 이에 의하여, 상이한 종류의 트랜지스터를 작성할 필요가 없으므로, 반도체 장치(10)의 제작 비용을 절감할 수 있고 반도체 장치(10)를 저렴한 것으로 할 수 있다.
<발광 소자의 구성예>
도 21의 (A) 내지 (E)는 발광 소자(782)의 구성예를 나타낸 도면이다. 도 21의 (A)에는 도전체(772)와 도전체(788) 사이에 EL층(786)이 끼워진 구조(싱글 구조)를 나타내었다. 상술한 바와 같이, EL층(786)에는 발광 재료가 포함되고, 예를 들어 유기 화합물인 발광 재료가 포함된다.
도 21의 (B)는 EL층(786)의 적층 구조를 나타낸 도면이다. 여기서, 도 21의 (B)에 나타낸 구조의 발광 소자(782)에서는 도전체(772)는 양극으로서의 기능을 가지고, 도전체(788)는 음극으로서의 기능을 가진다.
EL층(786)은 도전체(772) 위에 정공 주입층(721), 정공 수송층(722), 발광층(723), 전자 수송층(724), 전자 주입층(725)이 순차적으로 적층된 구조를 가진다. 또한 도전체(772)가 음극으로서의 기능을 가지고 도전체(788)가 양극으로서의 기능을 가지는 경우에는, 적층 순서는 반대가 된다.
발광층(723)은 발광 재료나 복수의 재료를 적절히 조합하여 가지고, 원하는 발광색을 나타내는 형광 발광이나 인광 발광을 얻을 수 있는 구성으로 할 수 있다. 또한 발광층(723)을 발광색이 상이한 적층 구조로 하여도 좋다. 또한 이 경우 적층된 각 발광층에 사용되는 발광 물질이나 기타 물질은 각각 상이한 재료를 사용하면 좋다.
발광 소자(782)에서 예를 들어 도 21의 (B)에 나타낸 도전체(772)를 반사 전극으로 하고 도전체(788)를 반투과·반반사 전극으로 하여 미소 광공진기(마이크로캐비티) 구조로 함으로써, EL층(786)에 포함되는 발광층(723)으로부터 얻어지는 발광을 양쪽 전극 간에서 공진시켜, 도전체(788)를 투과하여 사출되는 발광을 강하게 할 수 있다.
또한 발광 소자(782)의 도전체(772)가 반사성을 가지는 도전성 재료와 투광성을 가지는 도전성 재료(투명 도전막)의 적층 구조로 이루어지는 반사 전극인 경우, 투명 도전막의 막 두께를 제어함으로써 광학 조정을 수행할 수 있다. 구체적으로는, 발광층(723)으로부터 얻어지는 광의 파장 λ에 대하여 도전체(772)와 도전체(788)의 전극 간 거리가 mλ/2(다만 m은 자연수) 근방이 되도록 조정하는 것이 바람직하다.
또한 발광층(723)으로부터 얻어지는 원하는 광(파장: λ)을 증폭시키기 위하여, 도전체(772)로부터 발광층의 원하는 광이 얻어지는 영역(발광 영역)까지의 광학 거리와, 도전체(788)로부터 발광층(723)의 원하는 광이 얻어지는 영역(발광 영역)까지의 광학 거리를 각각 (2m'+1)λ/4(다만 m'는 자연수) 근방이 되도록 조절하는 것이 바람직하다. 또한 여기서 발광 영역이란, 발광층(723)에서의 정공(홀)과 전자의 재결합 영역을 가리킨다.
이와 같은 광학 조정을 수행함으로써, 발광층(723)으로부터 얻어지는 특정의 단색광의 스펙트럼을 좁혀 색 순도가 좋은 발광을 얻을 수 있다.
다만 상술한 바와 같이 한 경우, 도전체(772)와 도전체(788)의 광학 거리는 엄밀하게는 도전체(772)에서의 반사 영역으로부터 도전체(788)에서의 반사 영역까지의 총두께라고 할 수 있다. 그러나, 도전체(772)나 도전체(788)에서의 반사 영역을 엄밀하게 결정하는 것은 어렵기 때문에, 도전체(772)와 도전체(788)의 임의의 위치를 반사 영역으로 가정함으로써 상술한 효과를 충분히 얻을 수 있는 것으로 한다. 또한 도전체(772)와 원하는 광이 얻어지는 발광층의 광학 거리는 엄밀하게는 도전체(772)에서의 반사 영역과 원하는 광이 얻어지는 발광층에서의 발광 영역의 광학 거리라고 할 수 있다. 그러나, 도전체(772)에서의 반사 영역이나 원하는 광이 얻어지는 발광층에서의 발광 영역을 엄밀하게 결정하는 것은 어렵기 때문에, 도전체(772)의 임의의 위치를 반사 영역으로, 원하는 광이 얻어지는 발광층의 임의의 위치를 발광 영역으로 가정함으로써 상술한 효과를 충분히 얻을 수 있는 것으로 한다.
도 21의 (B)에 나타낸 발광 소자(782)는 마이크로캐비티 구조를 가지기 때문에, 같은 EL층을 가져도 상이한 파장의 광(단색광)을 추출할 수 있다. 따라서, 다른 발광색을 얻기 위한 개별 도포(예를 들어 RGB)가 불필요하다. 따라서 고정세화를 구현하는 것이 용이하다. 또한 착색층과 조합할 수도 있다. 또한 특정 파장의 정면 방향의 발광 강도를 높일 수 있게 되기 때문에 저소비 전력화를 도모할 수 있다.
또한 도 21의 (B)에 나타낸 발광 소자(782)는 마이크로캐비티 구조를 가지지 않아도 된다. 이 경우, 발광층(723)이 백색광을 발하는 구조로 하고 착색층을 제공함으로써, 소정의 색의 광(예를 들어 RGB)을 추출할 수 있다. 또한 EL층(786)을 형성할 때, 상이한 발광색을 얻기 위하여 개별 도포 방식으로 형성하면, 착색층을 제공하지 않아도 소정의 색의 광을 추출할 수 있다.
도전체(772) 및 도전체(788)의 적어도 한쪽은 투광성을 가지는 전극(투명 전극, 반투과·반반사 전극 등)으로 할 수 있다. 투광성을 가지는 전극이 투명 전극인 경우, 투명 전극의 가시광의 투과율은 40% 이상으로 한다. 또한 반투과·반반사 전극인 경우, 반투과·반반사 전극의 가시광의 반사율은 20% 이상 80% 이하, 바람직하게는 40% 이상 70% 이하로 한다. 또한 이들 전극의 저항률은 1×10-2Ωcm 이하가 바람직하다.
도전체(772) 또는 도전체(788)가 반사성을 가지는 전극(반사 전극)인 경우, 반사성을 가지는 전극의 가시광의 반사율은 40% 이상 100% 이하, 바람직하게는 70% 이상 100% 이하로 한다. 또한 이 전극의 저항률은 1×10-2Ωcm 이하가 바람직하다.
발광 소자(782)는 도 21의 (C)에 나타낸 구성으로 하여도 좋다. 도 21의 (C)에는 도전체(772)와 도전체(788) 사이에 2층의 EL층(EL층(786a) 및 EL층(786b))이 제공되고, EL층(786a)과 EL층(786b) 사이에 전하 발생층(792)을 가지는 적층 구조(탠덤 구조)의 발광 소자(782)를 나타내었다. 발광 소자(782)를 탠덤 구조로 함으로써, 발광 소자(782)의 전류 효율 및 외부 양자 효율을 높일 수 있다. 따라서, 반도체 장치(10)에 고휘도의 화상을 표시할 수 있다. 또한 반도체 장치(10)의 소비 전력을 저감할 수 있다. 여기서, EL층(786a) 및 EL층(786b)은 도 21의 (B)에 나타낸 EL층(786)과 같은 구성으로 할 수 있다.
전하 발생층(792)은 도전체(772)와 도전체(788) 사이에 전압을 공급하였을 때, EL층(786a) 및 EL층(786b) 중 한쪽에 전자를 주입하고 다른 쪽에 정공(홀)을 주입하는 기능을 가진다. 따라서, 도전체(772)의 전위가 도전체(788)의 전위보다 높아지도록 전압을 공급하면, 전하 발생층(792)으로부터 EL층(786a)에 전자가 주입되고 전하 발생층(792)으로부터 EL층(786b)에 정공이 주입된다.
또한 전하 발생층(792)은 광 추출 효율의 관점에서, 가시광을 투과시키는(구체적으로는, 전하 발생층(792)의 가시광의 투과율이 40% 이상인) 것이 바람직하다. 또한 전하 발생층(792)의 도전율은 도전체(772)의 도전율 또는 도전체(788)의 도전율보다 낮아도 좋다.
발광 소자(782)는 도 21의 (D)에 나타낸 구성으로 하여도 좋다. 도 21의 (D)에는 도전체(772)와 도전체(788) 사이에 3층의 EL층(EL층(786a), EL층(786b), 및 EL층(786c))이 제공되고, EL층(786a)과 EL층(786b) 사이 및 EL층(786b)과 EL층(786c) 사이에 전하 발생층(792)을 가지는 탠덤 구조의 발광 소자(782)를 나타내었다. 여기서 EL층(786a), EL층(786b), 및 EL층(786c)은 도 21의 (B)에 나타낸 EL층(786)과 같은 구성으로 할 수 있다. 발광 소자(782)를 도 21의 (D)에 나타낸 구성으로 함으로써, 발광 소자(782)의 전류 효율 및 외부 양자 효율을 더 높일 수 있다. 따라서 반도체 장치(10)에 더 고휘도의 화상을 표시할 수 있다. 또한 반도체 장치(10)의 소비 전력을 더 저감할 수 있다.
발광 소자(782)는 도 21의 (E)에 나타낸 구성으로 하여도 좋다. 도 21의 (E)에는 도전체(772)와 도전체(788) 사이에 n층의 EL층(EL층(786(1)) 내지 EL층(786(n)))이 제공되고, 각각의 EL층(786) 사이에 전하 발생층(792)을 가지는 탠덤 구조의 발광 소자(782)를 나타내었다. 여기서, EL층(786(1)) 내지 EL층(786(n))은 도 21의 (B)에 나타낸 EL층(786)과 같은 구성으로 할 수 있다. 또한 도 21의 (E)에는 EL층(786) 중 EL층(786(1)), EL층(786(m)), 및 EL층(786(n))을 나타내었다. 여기서, m은 2 이상 n 미만의 정수로 하고, n은 m 이상의 정수로 한다. n의 값이 클수록 발광 소자(782)의 전류 효율 및 외부 양자 효율을 높일 수 있다. 따라서 반도체 장치(10)에 고휘도의 화상을 표시할 수 있다. 또한 반도체 장치(10)의 소비 전력을 저감할 수 있다.
<발광 소자의 구성 재료>
다음으로, 발광 소자(782)에 사용할 수 있는 구성 재료에 대하여 설명한다.
<<도전체(772) 및 도전체(788)>>
도전체(772) 및 도전체(788)에는 양극 및 음극의 기능을 만족시킬 수 있으면, 이하에 나타낸 재료를 적절히 조합하여 사용할 수 있다. 예를 들어 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등을 적절히 사용할 수 있다. 구체적으로는 In-Sn 산화물(ITO라고도 함), In-Si-Sn 산화물(ITSO라고도 함), In-Zn 산화물, In-W-Zn 산화물을 들 수 있다. 그 외에, 알루미늄(Al), 타이타늄(Ti), 크로뮴(Cr), 망가니즈(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 갈륨(Ga), 아연(Zn), 인듐(In), 주석(Sn), 몰리브데넘(Mo), 탄탈럼(Ta), 텅스텐(W), 팔라듐(Pd), 금(Au), 백금(Pt), 은(Ag), 이트륨(Y), 네오디뮴(Nd) 등의 금속, 및 이들을 적절히 조합하여 포함하는 합금을 사용할 수도 있다. 그 외에, 위에 예시하지 않은 원소 주기율표의 1족 또는 2족에 속하는 원소(예를 들어 리튬(Li), 세슘(Cs), 칼슘(Ca), 스트론튬(Sr)), 유로퓸(Eu), 이터븀(Yb) 등의 희토류 금속 및 이들을 적절히 조합하여 포함하는 합금, 그리고 그래핀 등을 사용할 수 있다.
<<정공 주입층(721) 및 정공 수송층(722)>>
정공 주입층(721)은 양극인 도전체(772) 또는 전하 발생층(792)으로부터 EL층(786)에 정공을 주입하는 층이고, 정공 주입성이 높은 재료를 포함하는 층이다. 여기서 EL층(786)은 EL층(786a), EL층(786b), EL층(786c), 및 EL층(786(1)) 내지 EL층(786(n))을 포함하는 것으로 한다.
정공 주입성이 높은 재료로서는 몰리브데넘 산화물이나 바나듐 산화물, 루테늄 산화물, 텅스텐 산화물, 망가니즈 산화물 등의 전이 금속 산화물을 들 수 있다. 이 외에, 프탈로사이아닌(약칭: H2Pc)이나 구리 프탈로사이아닌(약칭: CuPc) 등의 프탈로사이아닌계 화합물, 4,4'-비스[N-(4-다이페닐아미노페닐)-N-페닐아미노]바이페닐(약칭: DPAB), N,N'-비스{4-[비스(3-메틸페닐)아미노]페닐}-N,N'-다이페닐-(1,1'-바이페닐)-4,4'-다이아민(약칭: DNTPD) 등의 방향족 아민 화합물, 또는 폴리(3,4-에틸렌다이옥시싸이오펜)/폴리(스타이렌설폰산)(약칭: PEDOT/PSS) 등의 고분자 등을 사용할 수 있다.
또한 정공 주입성이 높은 재료로서는 정공 수송성 재료와 억셉터성 재료(전자 수용성 재료)를 포함한 복합 재료를 사용할 수도 있다. 이 경우, 억셉터성 재료에 의하여 정공 수송성 재료로부터 전자가 추출되어 정공 주입층(721)에서 정공이 발생하고, 정공 수송층(722)을 통하여 발광층(723)에 정공이 주입된다. 또한 정공 주입층(721)은 정공 수송성 재료와 억셉터성 재료(전자 수용성 재료)를 포함하는 복합 재료로 이루어지는 단층으로 형성하여도 좋지만, 정공 수송성 재료와 억셉터성 재료(전자 수용성 재료)를 각각 다른 층으로 적층하여 형성하여도 좋다.
정공 수송층(722)은 정공 주입층(721)에 의하여 도전체(772)로부터 주입된 정공을 발광층(723)에 수송하는 층이다. 또한 정공 수송층(722)은 정공 수송성 재료를 포함하는 층이다. 정공 수송층(722)에 사용하는 정공 수송성 재료는 특히 정공 주입층(721)의 HOMO 준위와 같거나 또는 가까운 HOMO 준위를 가지는 것을 사용하는 것이 바람직하다.
정공 주입층(721)에 사용되는 억셉터성 재료로서는 원소 주기율표에서 4족 내지 8족에 속하는 금속의 산화물을 사용할 수 있다. 구체적으로는 산화 몰리브데넘, 산화 바나듐, 산화 나이오븀, 산화 탄탈럼, 산화 크로뮴, 산화 텅스텐, 산화 망가니즈, 산화 레늄을 들 수 있다. 이 중에서도 특히, 산화 몰리브데넘은 대기 중에서도 안정적이고 흡습성이 낮아 취급하기 쉽기 때문에 바람직하다. 그 외에, 퀴노다이메테인 유도체나 클로라닐 유도체, 헥사아자트라이페닐렌 유도체 등의 유기 억셉터를 사용할 수 있다. 구체적으로는 7,7,8,8-테트라사이아노-2,3,5,6-테트라플루오로퀴노다이메테인(약칭: F4-TCNQ), 클로라닐, 2,3,6,7,10,11-헥사사이아노-1,4,5,8,9,12-헥사아자트라이페닐렌(약칭: HAT-CN) 등을 사용할 수 있다.
정공 주입층(721) 및 정공 수송층(722)에 사용하는 정공 수송성 재료로서는 10-6cm2/Vs 이상의 정공 이동도를 가지는 물질이 바람직하다. 또한 전자보다 정공의 수송성이 높은 물질이면 이들 외의 물질을 사용할 수 있다.
정공 수송성 재료로서는 π전자 과잉형 헤테로 방향족 화합물(예를 들어 카바졸 유도체나 인돌 유도체)이나 방향족 아민 화합물이 바람직하고, 구체적인 예로서는 4,4'-비스[N-(1-나프틸)-N-페닐아미노]바이페닐(약칭: NPB 또는 α-NPD), N,N'-비스(3-메틸페닐)-N,N'-다이페닐-[1,1'-바이페닐]-4,4'-다이아민(약칭: TPD), 4,4'-비스[N-(스파이로-9,9'-바이플루오렌-2-일)-N-페닐아미노]바이페닐(약칭: BSPB), 4-페닐-4'-(9-페닐플루오렌-9-일)트라이페닐아민(약칭: BPAFLP), 4-페닐-3'-(9-페닐플루오렌-9-일)트라이페닐아민(약칭: mBPAFLP), 4-페닐-4'-(9-페닐-9H-카바졸-3-일)트라이페닐아민(약칭: PCBA1BP), 3-[4-(9-페난트릴)-페닐]-9-페닐-9H-카바졸(약칭: PCPPn), N-(4-바이페닐)-N-(9,9-다이메틸-9H-플루오렌-2-일)-9-페닐-9H-카바졸-3-아민(약칭: PCBiF), N-(1,1'-바이페닐-4-일)-N-[4-(9-페닐-9H-카바졸-3-일)페닐]-9,9-다이메틸-9H-플루오렌-2-아민(약칭: PCBBiF), 4,4'-다이페닐-4''-(9-페닐-9H-카바졸-3-일)트라이페닐아민(약칭: PCBBi1BP), 4-(1-나프틸)-4'-(9-페닐-9H-카바졸-3-일)트라이페닐아민(약칭: PCBANB), 4,4'-다이(1-나프틸)-4''-(9-페닐-9H-카바졸-3-일)트라이페닐아민(약칭: PCBNBB), 9,9-다이메틸-N-페닐-N-[4-(9-페닐-9H-카바졸-3-일)페닐]플루오렌-2-아민(약칭: PCBAF), N-페닐-N-[4-(9-페닐-9H-카바졸-3-일)페닐]스파이로-9,9'-바이플루오렌-2-아민(약칭: PCBASF), 4,4',4''-트리스(카바졸-9-일)트라이페닐아민(약칭: TCTA), 4,4',4''-트리스(N,N-다이페닐아미노)트라이페닐아민(약칭: TDATA), 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트라이페닐아민(약칭: MTDATA) 등의 방향족 아민 골격을 가지는 화합물, 1,3-비스(N-카바졸릴)벤젠(약칭: mCP), 4,4'-다이(N-카바졸릴)바이페닐(약칭: CBP), 3,6-비스(3,5-다이페닐페닐)-9-페닐카바졸(약칭: CzTP), 3,3'-비스(9-페닐-9H-카바졸)(약칭: PCCP), 3-[N-(9-페닐카바졸-3-일)-N-페닐아미노]-9-페닐카바졸(약칭: PCzPCA1), 3,6-비스[N-(9-페닐카바졸-3-일)-N-페닐아미노]-9-페닐카바졸(약칭: PCzPCA2), 3-[N-(1-나프틸)-N-(9-페닐카바졸-3-일)아미노]-9-페닐카바졸(약칭: PCzPCN1), 1,3,5-트리스[4-(N-카바졸릴)페닐]벤젠(약칭: TCPB), 9-[4-(10-페닐-9-안트라센일)페닐]-9H-카바졸(약칭: CzPA) 등의 카바졸 골격을 가지는 화합물, 4,4',4''-(벤젠-1,3,5-트라이일)트라이(다이벤조싸이오펜)(약칭: DBT3P-II), 2,8-다이페닐-4-[4-(9-페닐-9H-플루오렌-9-일)페닐]다이벤조싸이오펜(약칭: DBTFLP-III), 4-[4-(9-페닐-9H-플루오렌-9-일)페닐]-6-페닐다이벤조싸이오펜(약칭: DBTFLP-IV) 등의 싸이오펜 골격을 가지는 화합물, 4,4',4''-(벤젠-1,3,5-트라이일)트라이(다이벤조퓨란)(약칭: DBF3P-II), 4-{3-[3-(9-페닐-9H-플루오렌-9-일)페닐]페닐}다이벤조퓨란(약칭: mmDBFFLBi-II) 등의 퓨란 골격을 가지는 화합물을 들 수 있다.
또한 폴리(N-바이닐카바졸)(약칭: PVK), 폴리(4-바이닐트라이페닐아민)(약칭: PVTPA), 폴리[N-(4-{N'-[4-(4-다이페닐아미노)페닐]페닐-N'-페닐아미노}페닐)메타크릴아마이드](약칭: PTPDMA), 폴리[N,N'-비스(4-뷰틸페닐)-N,N'-비스(페닐)벤지딘](약칭: Poly-TPD) 등의 고분자 화합물을 사용할 수도 있다.
다만, 정공 수송성 재료는 상술한 것에 한정되지 않고, 공지의 다양한 재료를 1종류 또는 복수 종류 조합하여 정공 수송성 재료로서 정공 주입층(721) 및 정공 수송층(722)에 사용할 수 있다. 또한 정공 수송층(722)은 각각 복수의 층으로 형성되어 있어도 좋다. 즉, 예를 들어 제 1 정공 수송층과 제 2 정공 수송층이 적층되어 있어도 좋다.
<<발광층(723)>>
발광층(723)은 발광 물질을 포함하는 층이다. 또한 발광 물질로서는 청색, 자색, 청자색, 녹색, 황록색, 황색, 주황색, 적색 등의 발광색을 나타내는 물질을 적절히 사용한다. 여기서 도 21의 (C), (D), (E)에 나타낸 바와 같이, 발광 소자(782)가 복수의 EL층을 가지는 경우, 각각의 EL층에 제공되는 발광층(723)에 상이한 발광 물질을 사용함으로써, 상이한 발광색을 나타내는 구성(예를 들어, 보색의 관계에 있는 발광색을 조합하여 얻어지는 백색 발광)으로 할 수 있다. 예를 들어, 발광 소자(782)가 도 21의 (C)에 나타낸 구성을 가지는 경우, EL층(786a)에 제공되는 발광층(723)에 사용되는 발광 물질과 EL층(786b)에 제공되는 발광층(723)에 사용되는 발광 물질을 다르게 함으로써, EL층(786a)이 나타내는 발광색과 EL층(786b)이 나타내는 발광색을 다르게 할 수 있다. 또한 하나의 발광층이 상이한 발광 물질을 가지는 적층 구조이어도 좋다.
또한 발광층(723)은 발광 물질(게스트 재료)에 더하여 1종류 또는 복수 종류의 유기 화합물(호스트 재료, 어시스트 재료)을 가져도 좋다. 또한 1종류 또는 복수 종류의 유기 화합물로서는 정공 수송성 재료 및 전자 수송성 재료 중 한쪽 또는 양쪽을 사용할 수 있다.
발광 소자(782)가 도 21의 (C)에 나타낸 구성을 가지는 경우에, EL층(786a) 및 EL층(786b) 중 어느 한쪽에 청색 발광을 나타내는 발광 물질(청색 발광 물질)을 게스트 재료로서 사용하고, 다른 쪽에 녹색 발광을 나타내는 물질(녹색 발광 물질) 및 적색 발광을 나타내는 물질(적색 발광 물질)을 사용하는 것이 바람직하다. 이 방법은 청색 발광 물질(청색 발광층)의 발광 효율이나 수명이 다른 것보다 낮은 경우에 유효하다. 또한 여기서는 청색 발광 물질로서 단일항 들뜬 에너지를 가시광 영역의 발광으로 변환하는 발광 물질을 사용하고, 녹색 및 적색 발광 물질로서는 삼중항 들뜬 에너지를 가시광 영역의 발광으로 변환하는 발광 물질을 사용하면, RGB의 스펙트럼 밸런스가 향상되기 때문에 바람직하다.
발광층(723)에 사용할 수 있는 발광 물질로서는 특별히 한정은 없고, 단일항 들뜬 에너지를 가시광 영역의 발광으로 변환하는 발광 물질, 또는 삼중항 들뜬 에너지를 가시광 영역의 발광으로 변환하는 발광 물질을 사용할 수 있다. 또한 상기 발광 물질로서는 예를 들어 다음과 같은 것을 들 수 있다.
단일항 들뜬 에너지를 발광으로 변환하는 발광 물질로서는 형광을 발하는 물질(형광 재료)을 들 수 있고, 예를 들어 피렌 유도체, 안트라센 유도체, 트라이페닐렌 유도체, 플루오렌 유도체, 카바졸 유도체, 다이벤조싸이오펜 유도체, 다이벤조퓨란 유도체, 다이벤조퀴녹살린 유도체, 퀴녹살린 유도체, 피리딘 유도체, 피리미딘 유도체, 페난트렌 유도체, 나프탈렌 유도체 등을 들 수 있다. 특히 피렌 유도체는 발광 양자 수율이 높아 바람직하다. 피렌 유도체의 구체적인 예로서는 N,N'-비스(3-메틸페닐)-N,N'-비스[3-(9-페닐-9H-플루오렌-9-일)페닐]피렌-1,6-다이아민(약칭: 1,6mMemFLPAPrn), N,N'-다이페닐-N,N'-비스[4-(9-페닐-9H-플루오렌-9-일)페닐]피렌-1,6-다이아민(약칭: 1,6FLPAPrn), N,N'-비스(다이벤조퓨란-2-일)-N,N'-다이페닐피렌-1,6-다이아민(약칭: 1,6FrAPrn), N,N'-비스(다이벤조싸이오펜-2-일)-N,N'-다이페닐피렌-1,6-다이아민(약칭: 1,6ThAPrn), N,N'-(피렌-1,6-다이일)비스[(N-페닐벤조[b]나프토[1,2-d]퓨란)-6-아민](약칭: 1,6BnfAPrn), N,N'-(피렌-1,6-다이일)비스[(N-페닐벤조[b]나프토[1,2-d]퓨란)-8-아민](약칭: 1,6BnfAPrn-02), N,N'-(피렌-1,6-다이일)비스[(6,N-다이페닐벤조[b]나프토[1,2-d]퓨란)-8-아민](약칭: 1,6BnfAPrn-03) 등을 들 수 있다. 또한 피렌 유도체는 본 발명의 일 형태에서의 청색의 색도를 달성하기 위하여 유용한 화합물군이다.
그 외에도, 5,6-비스[4-(10-페닐-9-안트릴)페닐]-2,2'-바이피리딘(약칭: PAP2BPy), 5,6-비스[4'-(10-페닐-9-안트릴)바이페닐-4-일]-2,2'-바이피리딘(약칭: PAPP2BPy), N,N'-비스[4-(9H-카바졸-9-일)페닐]-N,N'-다이페닐스틸벤-4,4'-다이아민(약칭: YGA2S), 4-(9H-카바졸-9-일)-4'-(10-페닐-9-안트릴)트라이페닐아민(약칭: YGAPA), 4-(9H-카바졸-9-일)-4'-(9,10-다이페닐-2-안트릴)트라이페닐아민(약칭: 2YGAPPA), N,9-다이페닐-N-[4-(10-페닐-9-안트릴)페닐]-9H-카바졸-3-아민(약칭: PCAPA), 4-(10-페닐-9-안트릴)-4'-(9-페닐-9H-카바졸-3-일)트라이페닐아민(약칭: PCBAPA), 4-[4-(10-페닐-9-안트릴)페닐]-4'-(9-페닐-9H-카바졸-3-일)트라이페닐아민(약칭: PCBAPBA), 페릴렌, 2,5,8,11-테트라(tert-뷰틸)페릴렌(약칭: TBP), N,N''-(2-tert-뷰틸안트라센-9,10-다이일다이-4,1-페닐렌)비스[N,N',N'-트라이페닐-1,4-페닐렌다이아민](약칭: DPABPA), N,9-다이페닐-N-[4-(9,10-다이페닐-2-안트릴)페닐]-9H-카바졸-3-아민(약칭: 2PCAPPA), N-[4-(9,10-다이페닐-2-안트릴)페닐]-N,N',N'-트라이페닐-1,4-페닐렌다이아민(약칭: 2DPAPPA) 등을 사용할 수 있다.
또한 삼중항 들뜬 에너지를 발광으로 변환하는 발광 물질로서는, 예를 들어 인광을 발하는 물질(인광 재료)이나 열 활성화 지연 형광을 발하는 열 활성화 지연 형광(Thermally activated delayed fluorescence: TADF) 재료를 들 수 있다.
인광 재료로서는 유기 금속 착체, 금속 착체(백금 착체), 희토류 금속 착체 등을 들 수 있다. 이들은 물질마다 다른 발광색(발광 피크)을 나타내기 때문에 필요에 따라 적절히 선택하여 사용한다.
청색 또는 녹색을 나타내며 발광 스펙트럼의 피크 파장이 450nm 이상 570nm 이하인 인광 재료로서는 다음과 같은 물질을 들 수 있다.
예를 들어, 트리스{2-[5-(2-메틸페닐)-4-(2,6-다이메틸페닐)-4H-1,2,4-트라이아졸-3-일-κN2]페닐-κC}이리듐(III)(약칭: [Ir(mpptz-dmp)3]), 트리스(5-메틸-3,4-다이페닐-4H-1,2,4-트라이아졸레이토)이리듐(III)(약칭: [Ir(Mptz)3]), 트리스[4-(3-바이페닐)-5-아이소프로필-3-페닐-4H-1,2,4-트라이아졸레이토]이리듐(III)(약칭: [Ir(iPrptz-3b)3]), 트리스[3-(5-바이페닐)-5-아이소프로필-4-페닐-4H-1,2,4-트라이아졸레이토]이리듐(III)(약칭: [Ir(iPr5btz)3])과 같은 4H-트라이아졸 골격을 가지는 유기 금속 착체, 트리스[3-메틸-1-(2-메틸페닐)-5-페닐-1H-1,2,4-트라이아졸레이토]이리듐(III)(약칭: [Ir(Mptz1-mp)3]), 트리스(1-메틸-5-페닐-3-프로필-1H-1,2,4-트라이아졸레이토)이리듐(III)(약칭: [Ir(Prptz1-Me)3])과 같은 1H-트라이아졸 골격을 가지는 유기 금속 착체, fac-트리스[1-(2,6-다이아이소프로필페닐)-2-페닐-1H-이미다졸]이리듐(III)(약칭: [Ir(iPrpmi)3]), 트리스[3-(2,6-다이메틸페닐)-7-메틸이미다조[1,2-f]페난트리디네이토]이리듐(III)(약칭: [Ir(dmpimpt-Me)3])과 같은 이미다졸 골격을 가지는 유기 금속 착체, 비스[2-(4',6'-다이플루오로페닐)피리디네이토-N,C2']이리듐(III)테트라키스(1-피라졸릴)보레이트(약칭: FIr6), 비스[2-(4',6'-다이플루오로페닐)피리디네이토-N,C2']이리듐(III)피콜리네이트(약칭: FIrpic), 비스[2-(3,5-비스트라이플루오로메틸페닐)피리디네이토-N,C2']이리듐(III)피콜리네이트(약칭: [Ir(CF3ppy)2(pic)]), 비스[2-(4',6'-다이플루오로페닐)피리디네이토-N,C2']이리듐(III)아세틸아세토네이트(약칭: FIr(acac))와 같이 전자 흡인기를 가지는 페닐피리딘 유도체를 배위자로 하는 유기 금속 착체 등을 들 수 있다.
녹색 또는 황색을 나타내며 발광 스펙트럼의 피크 파장이 495nm 이상 590nm 이하인 인광 재료로서는 다음과 같은 물질을 들 수 있다.
예를 들어, 트리스(4-메틸-6-페닐피리미디네이토)이리듐(III)(약칭: [Ir(mppm)3]), 트리스(4-t-뷰틸-6-페닐피리미디네이토)이리듐(III)(약칭: [Ir(tBuppm)3]), (아세틸아세토네이토)비스(6-메틸-4-페닐피리미디네이토)이리듐(III)(약칭: [Ir(mppm)2(acac)]), (아세틸아세토네이토)비스(6-tert-뷰틸-4-페닐피리미디네이토)이리듐(III)(약칭: [Ir(tBuppm)2(acac)]), (아세틸아세토네이토)비스[6-(2-노보닐)-4-페닐피리미디네이토]이리듐(III)(약칭: [Ir(nbppm)2(acac)]), (아세틸아세토네이토)비스[5-메틸-6-(2-메틸페닐)-4-페닐피리미디네이토]이리듐(III)(약칭: [Ir(mpmppm)2(acac)]), (아세틸아세토네이토)비스{4,6-다이메틸-2-[6-(2,6-다이메틸페닐)-4-피리미딘일-κN3]페닐-κC}이리듐(III)(약칭: [Ir(dmppm-dmp)2(acac)]), (아세틸아세토네이토)비스(4,6-다이페닐피리미디네이토)이리듐(III)(약칭: [Ir(dppm)2(acac)])과 같은 피리미딘 골격을 가지는 유기 금속 이리듐 착체, (아세틸아세토네이토)비스(3,5-다이메틸-2-페닐피라지네이토)이리듐(III)(약칭: [Ir(mppr-Me)2(acac)]), (아세틸아세토네이토)비스(5-아이소프로필-3-메틸-2-페닐피라지네이토)이리듐(III)(약칭: [Ir(mppr-iPr)2(acac)])과 같은 피라진 골격을 가지는 유기 금속 이리듐 착체, 트리스(2-페닐피리디네이토-N,C2')이리듐(III)(약칭: [Ir(ppy)3]), 비스(2-페닐피리디네이토-N,C2')이리듐(III)아세틸아세토네이트(약칭: [Ir(ppy)2(acac)]), 비스(벤조[h]퀴놀리네이토)이리듐(III)아세틸아세토네이트(약칭: [Ir(bzq)2(acac)]), 트리스(벤조[h]퀴놀리네이토)이리듐(III)(약칭: [Ir(bzq)3]), 트리스(2-페닐퀴놀리네이토-N,C2')이리듐(III)(약칭: [Ir(pq)3]), 비스(2-페닐퀴놀리네이토-N,C2')이리듐(III)아세틸아세토네이트(약칭: [Ir(pq)2(acac)])와 같은 피리딘 골격을 가지는 유기 금속 이리듐 착체, 비스(2,4-다이페닐-1,3-옥사졸레이토-N,C2')이리듐(III)아세틸아세토네이트(약칭: [Ir(dpo)2(acac)]), 비스{2-[4'-(퍼플루오로페닐)페닐]피리디네이토-N,C2'}이리듐(III)아세틸아세토네이트(약칭: [Ir(p-PF-ph)2(acac)]), 비스(2-페닐벤조싸이아졸레이토-N,C2')이리듐(III)아세틸아세토네이트(약칭: [Ir(bt)2(acac)]) 등의 유기 금속 착체 외에 트리스(아세틸아세토네이토)(모노페난트롤린)터븀(III)(약칭: [Tb(acac)3(Phen)])과 같은 희토류 금속 착체를 들 수 있다.
상술한 것 중에서, 피리딘 골격(특히 페닐피리딘 골격) 또는 피리미딘 골격을 가지는 유기 금속 이리듐 착체는 본 발명의 일 형태에서의 녹색의 색도를 달성하기 위하여 유용한 화합물군이다.
황색 또는 적색을 나타내며 발광 스펙트럼의 피크 파장이 570nm 이상 750nm 이하인 인광 재료로서는 다음과 같은 물질을 들 수 있다.
예를 들어, (다이아이소뷰티릴메타네이토)비스[4,6-비스(3-메틸페닐)피리미디네이토]이리듐(III)(약칭: [Ir(5mdppm)2(dibm)]), 비스[4,6-비스(3-메틸페닐)피리미디네이토](다이피발로일메타네이토)이리듐(III)(약칭: [Ir(5mdppm)2(dpm)]), (다이피발로일메타네이토)비스[4,6-다이(나프탈렌-1-일)피리미디네이토]이리듐(III)(약칭: [Ir(d1npm)2(dpm)])과 같은 피리미딘 골격을 가지는 유기 금속 착체, (아세틸아세토네이토)비스(2,3,5-트라이페닐피라지네이토)이리듐(III)(약칭: [Ir(tppr)2(acac)]), 비스(2,3,5-트라이페닐피라지네이토)(다이피발로일메타네이토)이리듐(III)(약칭: [Ir(tppr)2(dpm)]), 비스{4,6-다이메틸-2-[3-(3,5-다이메틸페닐)-5-페닐-2-피라진일-κN]페닐-κC}(2,6-다이메틸-3,5-헵테인다이오네이토-κ2O,O')이리듐(III)(약칭: [Ir(dmdppr-P)2(dibm)]), 비스{4,6-다이메틸-2-[5-(4-사이아노-2,6-다이메틸페닐)-3-(3,5-다이메틸페닐)-2-피라진일-κN]페닐-κC}(2,2,6,6-테트라메틸-3,5-헵테인다이오네이토-κ2O,O')이리듐(III)(약칭: [Ir(dmdppr-dmCP)2(dpm)]), (아세틸아세토네이토)비스[2-메틸-3-페닐퀴녹살리네이토-N,C2']이리듐(III)(약칭: [Ir(mpq)2(acac)]), (아세틸아세토네이토)비스(2,3-다이페닐퀴녹살리네이토-N,C2')이리듐(III)(약칭: [Ir(dpq)2(acac)]), (아세틸아세토네이토)비스[2,3-비스(4-플루오로페닐)퀴녹살리네이토]이리듐(III)(약칭: [Ir(Fdpq)2(acac)])과 같은 피라진 골격을 가지는 유기 금속 착체나, 트리스(1-페닐아이소퀴놀리네이토-N,C2')이리듐(III)(약칭: [Ir(piq)3]), 비스(1-페닐아이소퀴놀리네이토-N,C2')이리듐(III)아세틸아세토네이트(약칭: [Ir(piq)2(acac)])와 같은 피리딘 골격을 가지는 유기 금속 착체, 2,3,7,8,12,13,17,18-옥타에틸-21H,23H-포르피린백금(II)(약칭: [PtOEP])과 같은 백금 착체, 트리스(1,3-다이페닐-1,3-프로페인다이오네이토)(모노페난트롤린)유로퓸(III)(약칭: [Eu(DBM)3(Phen)]), 트리스[1-(2-테노일)-3,3,3-트라이플루오로아세토네이토](모노페난트롤린)유로퓸(III)(약칭: [Eu(TTA)3(Phen)])과 같은 희토류 금속 착체를 들 수 있다.
상술한 것 중에서, 피라진 골격을 가지는 유기 금속 이리듐 착체는 본 발명의 일 형태에서의 적색의 색도를 달성하기 위하여 유용한 화합물군이다. 특히, [Ir(dmdppr-dmCP)2(dpm)]과 같이 사이아노기를 가지는 유기 금속 이리듐 착체는 안정성이 높아 바람직하다.
또한 청색의 발광 물질로서는 포토루미네선스의 피크 파장이 430nm 이상 470nm 이하, 더 바람직하게는 430nm 이상 460nm 이하의 물질을 사용하면 좋다. 또한 녹색의 발광 물질로서는 포토루미네선스의 피크 파장이 500nm 이상 540nm 이하, 더 바람직하게는 500nm 이상 530nm 이하의 물질을 사용하면 좋다. 적색의 발광 물질로서는 포토루미네선스의 피크 파장이 610nm 이상 680nm 이하, 더 바람직하게는 620nm 이상 680nm 이하의 물질을 사용하면 좋다. 또한 포토루미네선스 측정은 용액 및 박막 중 어느 쪽이어도 좋다.
이와 같은 화합물과 마이크로캐비티 효과를 병용함으로써, 상술한 색도를 더 용이하게 달성할 수 있다. 이때, 마이크로캐비티 효과를 얻기 위하여 필요한 반투과·반반사 전극(금속 박막 부분)의 막 두께는 20nm 이상 40nm 이하가 바람직하다. 더 바람직하게는 25nm보다 크고 40nm 이하이다. 또한 40nm를 넘으면 효율이 저하될 가능성이 있다.
발광층(723)에 사용하는 유기 화합물(호스트 재료, 어시스트 재료)로서는 발광 물질(게스트 재료)의 에너지 갭보다 큰 에너지 갭을 가지는 물질을 1종류 또는 복수 종류 선택하여 사용하면 좋다. 또한 상술한 정공 수송성 재료 및 후술하는 전자 수송성 재료는 각각 호스트 재료 또는 어시스트 재료로서 사용할 수도 있다.
발광 물질이 형광 재료인 경우, 호스트 재료로서는 단일항 들뜬 상태의 에너지 준위가 크고, 삼중항 들뜬 상태의 에너지 준위가 작은 유기 화합물을 사용하는 것이 바람직하다. 예를 들어 안트라센 유도체나 테트라센 유도체를 사용하는 것이 바람직하다. 구체적으로는 9-페닐-3-[4-(10-페닐-9-안트릴)페닐]-9H-카바졸(약칭: PCzPA), 3-[4-(1-나프틸)-페닐]-9-페닐-9H-카바졸(약칭: PCPN), 9-[4-(10-페닐-9-안트라센일)페닐]-9H-카바졸(약칭: CzPA), 7-[4-(10-페닐-9-안트릴)페닐]-7H-다이벤조[c,g]카바졸(약칭: cgDBCzPA), 6-[3-(9,10-다이페닐-2-안트릴)페닐]-벤조[b]나프토[1,2-d]퓨란(약칭: 2mBnfPPA), 9-페닐-10-{4-(9-페닐-9H-플루오렌-9-일)바이페닐-4'-일}안트라센(약칭: FLPPA), 5,12-다이페닐테트라센, 5,12-비스(바이페닐-2-일)테트라센 등을 들 수 있다.
발광 물질이 인광 재료인 경우, 호스트 재료로서는 발광 물질의 삼중항 들뜬 에너지(바닥 상태와 삼중항 들뜬 상태의 에너지 차이)보다 삼중항 들뜬 에너지가 큰 유기 화합물을 선택하면 좋다. 또한 이 경우에는 아연이나 알루미늄계 금속 착체 외에 옥사다이아졸 유도체, 트라이아졸 유도체, 벤즈이미다졸 유도체, 퀴녹살린 유도체, 다이벤조퀴녹살린 유도체, 다이벤조싸이오펜 유도체, 다이벤조퓨란 유도체, 피리미딘 유도체, 트라이아진 유도체, 피리딘 유도체, 바이피리딘 유도체, 페난트롤린 유도체 등에 더하여, 방향족 아민이나 카바졸 유도체 등을 사용할 수 있다.
구체적으로는, 트리스(8-퀴놀리놀레이토)알루미늄(III)(약칭: Alq), 트리스(4-메틸-8-퀴놀리놀레이토)알루미늄(III)(약칭: Almq3), 비스(10-하이드록시벤조[h]퀴놀리네이토)베릴륨(II)(약칭: BeBq2), 비스(2-메틸-8-퀴놀리놀레이토)(4-페닐페놀레이토)알루미늄(III)(약칭: BAlq), 비스(8-퀴놀리놀레이토)아연(II)(약칭: Znq), 비스[2-(2-벤즈옥사졸릴)페놀레이토]아연(II)(약칭: ZnPBO), 비스[2-(2-벤조싸이아졸릴)페놀레이토]아연(II)(약칭: ZnBTZ) 등의 금속 착체, 2-(4-바이페닐릴)-5-(4-tert-뷰틸페닐)-1,3,4-옥사다이아졸(약칭: PBD), 1,3-비스[5-(p-tert-뷰틸페닐)-1,3,4-옥사다이아졸-2-일]벤젠(약칭: OXD-7), 3-(4-바이페닐릴)-4-페닐-5-(4-tert-뷰틸페닐)-1,2,4-트라이아졸(약칭: TAZ), 2,2',2''-(1,3,5-벤젠트라이일)-트리스(1-페닐-1H-벤즈이미다졸)(약칭: TPBI), 바소페난트롤린(약칭: BPhen), 바소큐프로인(약칭: BCP), 2,9-비스(나프탈렌-2-일)-4,7-다이페닐-1,10-페난트롤린(약칭: NBphen), 9-[4-(5-페닐-1,3,4-옥사다이아졸-2-일)페닐]-9H-카바졸(약칭: CO11) 등의 헤테로 고리 화합물, NPB, TPD, BSPB 등의 방향족 아민 화합물을 들 수 있다.
또한 안트라센 유도체, 페난트렌 유도체, 피렌 유도체, 크리센 유도체, 다이벤조[g,p]크리센 유도체 등의 축합 다환 방향족 화합물을 들 수 있고, 구체적으로는 9,10-다이페닐안트라센(약칭: DPAnth), N,N-다이페닐-9-[4-(10-페닐-9-안트릴)페닐]-9H-카바졸-3-아민(약칭: CzA1PA), 4-(10-페닐-9-안트릴)트라이페닐아민(약칭: DPhPA), YGAPA, PCAPA, N,9-다이페닐-N-{4-[4-(10-페닐-9-안트릴)페닐]페닐}-9H-카바졸-3-아민(약칭: PCAPBA), 9,10-다이페닐-2-[N-페닐-N-(9-페닐-9H-카바졸-3-일)아미노]안트라센(약칭: 2PCAPA), 6,12-다이메톡시-5,11-다이페닐크리센, N,N,N',N',N'',N'',N''',N'''-옥타페닐다이벤조[g,p]크리센-2,7,10,15-테트라아민(약칭: DBC1), 9-[4-(10-페닐-9-안트라센일)페닐]-9H-카바졸(약칭: CzPA), 3,6-다이페닐-9-[4-(10-페닐-9-안트릴)페닐]-9H-카바졸(약칭: DPCzPA), 9,10-비스(3,5-다이페닐페닐)안트라센(약칭: DPPA), 9,10-다이(2-나프틸)안트라센(약칭: DNA), 2-tert-뷰틸-9,10-다이(2-나프틸)안트라센(약칭: t-BuDNA), 9,9'-바이안트릴(약칭: BANT), 9,9'-(스틸벤-3,3'-다이일)다이페난트렌(약칭: DPNS), 9,9'-(스틸벤-4,4'-다이일)다이페난트렌(약칭: DPNS2), 1,3,5-트라이(1-피렌일)벤젠(약칭: TPB3) 등을 사용할 수 있다.
또한 발광층(723)에 복수의 유기 화합물을 사용하는 경우, 들뜬 복합체를 형성하는 화합물을 발광 물질과 혼합하여 사용하는 것이 바람직하다. 이 경우, 다양한 유기 화합물을 적절히 조합하여 사용할 수 있지만, 들뜬 복합체를 효율적으로 형성하기 위해서는 정공을 받기 쉬운 화합물(정공 수송성 재료)과 전자를 받기 쉬운 화합물(전자 수송성 재료)을 조합하는 것이 특히 바람직하다. 또한 정공 수송성 재료 및 전자 수송성 재료의 구체적인 예에 대해서는 본 실시형태에서 기재하는 재료를 사용할 수 있다.
TADF 재료란, 삼중항 들뜬 상태를 미량의 열 에너지에 의하여 단일항 들뜬 상태로 업컨버트(역 항간 교차)할 수 있고, 단일항 들뜬 상태로부터의 발광(형광)을 효율적으로 나타내는 재료를 말한다. 또한 열 활성화 지연 형광이 효율적으로 얻어지는 조건으로서는 삼중항 들뜬 전위와 단일항 들뜬 준위의 에너지 차이가 0eV 이상 0.2eV 이하, 바람직하게는 0eV 이상 0.1eV 이하인 것을 들 수 있다. 또한 TADF 재료에서의 지연 형광이란, 일반적인 형광과 같은 스펙트럼을 가지면서도 수명이 현저히 긴 발광을 말한다. 그 수명은 10-6초 이상, 바람직하게는 10-3초 이상이다.
TADF 재료로서는 예를 들어 풀러렌이나 그 유도체, 프로플라빈 등의 아크리딘 유도체, 에오신 등을 들 수 있다. 또한 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 주석(Sn), 백금(Pt), 인듐(In), 또는 팔라듐(Pd) 등을 포함하는 금속 함유 포르피린을 들 수 있다. 금속 함유 포르피린으로서는 예를 들어 프로토포르피린-플루오린화 주석 착체(SnF2(Proto IX)), 메소포르피린-플루오린화 주석 착체(SnF2(Meso IX)), 헤마토포르피린-플루오린화 주석 착체(SnF2(Hemato IX)), 코프로포르피린테트라메틸에스터-플루오린화 주석 착체(SnF2(Copro III-4Me)), 옥타에틸포르피린-플루오린화 주석 착체(SnF2(OEP)), 에티오포르피린-플루오린화 주석 착체(SnF2(Etio I)), 옥타에틸포르피린-염화 백금 착체(PtCl2OEP) 등을 들 수 있다.
그 외에도 2-(바이페닐-4-일)-4,6-비스(12-페닐인돌로[2,3-a]카바졸-11-일)-1,3,5-트라이아진(PIC-TRZ), 2-{4-[3-(N-페닐-9H-카바졸-3-일)-9H-카바졸-9-일]페닐}-4,6-다이페닐-1,3,5-트라이아진(PCCzPTzn), 2-[4-(10H-페녹사진-10-일)페닐]-4,6-다이페닐-1,3,5-트라이아진(PXZ-TRZ), 3-[4-(5-페닐-5,10-다이하이드로페나진-10-일)페닐]-4,5-다이페닐-1,2,4-트라이아졸(PPZ-3TPT), 3-(9,9-다이메틸-9H-아크리딘-10-일)-9H-크산텐-9-온(ACRXTN), 비스[4-(9,9-다이메틸-9,10-다이하이드로아크리딘)페닐]설폰(DMAC-DPS), 10-페닐-10H,10'H-스파이로[아크리딘-9,9'-안트라센]-10'-온(ACRSA) 등의 π전자 과잉형 헤테로 방향족 고리 및 π전자 부족형 헤테로 방향족 고리를 가지는 헤테로 고리 화합물을 사용할 수 있다. 또한 π전자 과잉형 헤테로 방향족 고리와 π전자 부족형 헤테로 방향족 고리가 직접 결합된 물질은 π전자 과잉형 헤테로 방향족 고리의 도너성과 π전자 부족형 헤테로 방향족 고리의 억셉터성이 모두 강해져, 단일항 들뜬 상태와 삼중항 들뜬 상태의 에너지 차이가 작아지기 때문에 특히 바람직하다.
또한 TADF 재료를 사용하는 경우, 다른 유기 화합물과 조합하여 사용할 수도 있다.
<<전자 수송층(724)>>
전자 수송층(724)은 전자 주입층(725)에 의하여 도전체(788)로부터 주입된 전자를 발광층(723)에 수송하는 층이다. 또한 전자 수송층(724)은 전자 수송성 재료를 포함하는 층이다. 전자 수송층(724)에 사용하는 전자 수송성 재료는 1×10-6cm2/Vs 이상의 전자 이동도를 가지는 물질이 바람직하다. 또한 정공보다 전자의 수송성이 높은 물질이면 이들 외의 물질을 사용할 수 있다.
전자 수송성 재료로서는 퀴놀린 배위자, 벤조퀴놀린 배위자, 옥사졸 배위자, 또는 싸이아졸 배위자를 가지는 금속 착체, 옥사다이아졸 유도체, 트라이아졸 유도체, 페난트롤린 유도체, 피리딘 유도체, 바이피리딘 유도체 등을 들 수 있다. 그 외에, 질소 함유 헤테로 방향족 화합물과 같은 π전자 부족형 헤테로 방향족 화합물을 사용할 수도 있다.
구체적으로는 Alq3, 트리스(4-메틸-8-퀴놀리놀레이토)알루미늄(약칭: Almq3), 비스(10-하이드록시벤조[h]퀴놀리네이토)베릴륨(약칭: BeBq2), BAlq, Zn(BOX)2, 비스[2-(2-하이드록시페닐)벤조싸이아졸레이토]아연(약칭: Zn(BTZ)2) 등의 금속 착체, 2-(4-바이페닐릴)-5-(4-tert-뷰틸페닐)-1,3,4-옥사다이아졸(약칭: PBD), 1,3-비스[5-(p-tert-뷰틸페닐)-1,3,4-옥사다이아졸-2-일]벤젠(약칭: OXD-7), 3-(4'-tert-뷰틸페닐)-4-페닐-5-(4''-바이페닐)-1,2,4-트라이아졸(약칭: TAZ), 3-(4-tert-뷰틸페닐)-4-(4-에틸페닐)-5-(4-바이페닐릴)-1,2,4-트라이아졸(약칭: p-EtTAZ), 바소페난트롤린(약칭: Bphen), 바소큐프로인(약칭: BCP), 4,4'-비스(5-메틸벤즈옥사졸-2-일)스틸벤(약칭: BzOs) 등의 헤테로 방향족 화합물, 2-[3-(다이벤조싸이오펜-4-일)페닐]다이벤조[f,h]퀴녹살린(약칭: 2mDBTPDBq-II), 2-[3'-(다이벤조싸이오펜-4-일)바이페닐-3-일]다이벤조[f,h]퀴녹살린(약칭: 2mDBTBPDBq-II), 2-[4-(3,6-다이페닐-9H-카바졸-9-일)페닐]다이벤조[f,h]퀴녹살린(약칭: 2CzPDBq-III), 7-[3-(다이벤조싸이오펜-4-일)페닐]다이벤조[f,h]퀴녹살린(약칭: 7mDBTPDBq-II), 6-[3-(다이벤조싸이오펜-4-일)페닐]다이벤조[f,h]퀴녹살린(약칭: 6mDBTPDBq-II) 등의 퀴녹살린 또는 다이벤조퀴녹살린 유도체를 사용할 수 있다.
또한 폴리(2,5-피리딘다이일)(약칭: PPy), 폴리[(9,9-다이헥실플루오렌-2,7-다이일)-co-(피리딘-3,5-다이일)](약칭: PF-Py), 폴리[(9,9-다이옥틸플루오렌-2,7-다이일)-co-(2,2'-바이피리딘-6,6'-다이일)](약칭: PF-BPy)과 같은 고분자 화합물을 사용할 수도 있다.
또한 전자 수송층(724)은 단층뿐만 아니라, 상기 물질로 이루어지는 층이 2층 이상 적층된 구조이어도 좋다.
<<전자 주입층(725)>>
전자 주입층(725)은 전자 주입성이 높은 물질을 포함하는 층이다. 전자 주입층(725)에는 플루오린화 리튬(LiF), 플루오린화 세슘(CsF), 플루오린화 칼슘(CaF2), 리튬 산화물(LiOx) 등과 같은 알칼리 금속, 알칼리 토금속, 또는 이들의 화합물을 사용할 수 있다. 또한 플루오린화 어븀(ErF3) 등의 희토류 금속 화합물을 사용할 수 있다. 또한 전자 주입층(725)에 전자화물(electride)을 사용하여도 좋다. 전자화물로서는, 예를 들어 칼슘과 알루미늄의 혼합 산화물에 전자를 고농도로 첨가한 물질 등을 들 수 있다. 또한 상술한 전자 수송층(724)을 구성하는 물질을 사용할 수도 있다.
또한 전자 주입층(725)에 유기 화합물과 전자 공여체(도너)를 혼합하여 이루어진 복합 재료를 사용하여도 좋다. 이와 같은 복합 재료는 전자 공여체에 의하여 유기 화합물에 전자가 발생하므로 전자 주입성 및 전자 수송성이 우수하다. 이 경우, 유기 화합물로서는 발생한 전자의 수송이 우수한 재료인 것이 바람직하고, 구체적으로는 예를 들어 상술한 전자 수송층(724)에 사용하는 전자 수송성 재료(금속 착체나 헤테로 방향족 화합물 등)를 사용할 수 있다. 전자 공여체로서는 유기 화합물에 대하여 전자 공여성을 나타내는 물질이면 좋다. 구체적으로는 알칼리 금속이나 알칼리 토금속이나 희토류 금속이 바람직하고, 리튬, 세슘, 마그네슘, 칼슘, 어븀, 이터븀 등을 들 수 있다. 또한 알칼리 금속 산화물이나 알칼리 토금속 산화물이 바람직하고, 리튬 산화물, 칼슘 산화물, 바륨 산화물 등을 들 수 있다. 또한 산화 마그네슘 등의 루이스 염기를 사용할 수도 있다. 또한 테트라싸이아풀발렌(약칭: TTF) 등의 유기 화합물을 사용할 수도 있다.
<<전하 발생층(792)>>
전하 발생층(792)은 도전체(772)와 도전체(788) 사이에 전압을 인가하였을 때, 상기 전하 발생층(792)에 접하는 2개의 EL층(786) 중 도전체(772)와 가까운 측의 EL층(786)에 전자를 주입하고, 도전체(788)와 가까운 측의 EL층(786)에 정공을 주입하는 기능을 가진다. 예를 들어, 도 21의 (C)에 나타낸 구성의 발광 소자(782)에서, 전하 발생층(792)은 EL층(786a)에 전자를 주입하고 EL층(786b)에 정공을 주입하는 기능을 가진다. 또한 전하 발생층(792)은 정공 수송성 재료에 전자 수용체(억셉터)가 첨가된 구성이어도 좋고, 전자 수송성 재료에 전자 공여체(도너)가 첨가된 구성이어도 좋다. 또한 이들 양쪽의 구성이 적층되어 있어도 좋다. 또한 상술한 재료를 사용하여 전하 발생층(792)을 형성함으로써, EL층이 적층된 경우에서의 반도체 장치(10)의 구동 전압의 상승을 억제할 수 있다.
전하 발생층(792)에서 정공 수송성 재료에 전자 수용체가 첨가된 구성으로 하는 경우, 전자 수용체로서는 7,7,8,8-테트라사이아노-2,3,5,6-테트라플루오로퀴노다이메테인(약칭: F4-TCNQ), 클로라닐 등을 들 수 있다. 또한 원소 주기율표에서 4족 내지 8족에 속하는 금속의 산화물을 들 수 있다. 구체적으로는 산화 바나듐, 산화 나이오븀, 산화 탄탈럼, 산화 크로뮴, 산화 몰리브데넘, 산화 텅스텐, 산화 망가니즈, 산화 레늄 등을 들 수 있다.
전하 발생층(792)에서 전자 수송성 재료에 전자 공여체가 첨가된 구성으로 하는 경우, 전자 공여체로서는 알칼리 금속, 알칼리 토금속, 희토류 금속, 원소 주기율표에서의 2족, 13족에 속하는 금속 및 그 산화물, 또는 탄산염을 사용할 수 있다. 구체적으로는 리튬(Li), 세슘(Cs), 마그네슘(Mg), 칼슘(Ca), 이터븀(Yb), 인듐(In), 산화 리튬, 탄산 세슘 등을 사용하는 것이 바람직하다. 또한 테트라싸이아나프타센 등의 유기 화합물을 전자 공여체로서 사용하여도 좋다.
또한 발광 소자(782)의 제작에는 증착법 등의 진공 프로세스나 스핀 코팅법이나 잉크젯법 등의 용액 프로세스를 사용할 수 있다. 증착법을 사용하는 경우에는 스퍼터링법, 이온 플레이팅법, 이온 빔 증착법, 분자선 증착법, 진공 증착법 등의 물리 증착법(PVD법)이나, 화학 증착법(CVD법) 등을 사용할 수 있다. 특히 발광 소자의 EL층에 포함되는 기능층(정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층) 및 전하 발생층에 대해서는 증착법(진공 증착법 등), 도포법(딥 코팅법, 다이 코팅법, 바 코팅법, 스핀 코팅법, 스프레이 코팅법 등), 인쇄법(잉크젯법, 스크린(공판 인쇄)법, 오프셋(평판 인쇄)법, 플렉소(철판 인쇄)법, 그라비어법, 마이크로 콘택트법 등) 등의 방법으로 형성할 수 있다.
또한 본 실시형태에 나타내는 발광 소자의 EL층을 구성하는 각 기능층(정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층) 및 전하 발생층은 상술한 재료에 한정되지 않고, 각 층의 기능을 만족시킬 수 있으면 상술한 재료 외의 재료도 조합하여 사용할 수 있다. 일례로서는 고분자 화합물(올리고머, 덴드리머, 폴리머 등), 중분자 화합물(저분자와 고분자의 중간 영역의 화합물: 분자량 400 내지 4000), 무기 화합물(퀀텀닷 재료 등) 등을 사용할 수 있다. 또한 퀀텀닷 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어·셸형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 사용할 수 있다.
본 실시형태에서 예시한 구성예, 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치에 사용할 수 있는 트랜지스터에 대하여 설명한다.
<트랜지스터의 구성예 1>
도 22의 (A), (B), (C)는 본 발명의 일 형태인 반도체 장치에 사용할 수 있는 트랜지스터(200A), 그리고 트랜지스터(200A) 주변의 상면도 및 단면도이다. 화소 어레이(33), 게이트 드라이버 회로(21), 소스 드라이버 회로(22), 및 회로(40)가 가지는 트랜지스터에 트랜지스터(200A)를 적용할 수 있다.
도 22의 (A)는 트랜지스터(200A)의 상면도이다. 또한 도 22의 (B) 및 (C)는 트랜지스터(200A)의 단면도이다. 여기서, 도 22의 (B)는 도 22의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200A)의 채널 길이 방향의 단면도이기도 하다. 또한 도 22의 (C)는 도 22의 (A)에 A3-A4의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200A)의 채널 폭 방향의 단면도이기도 하다. 또한 도 22의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 22에 나타낸 바와 같이 트랜지스터(200A)는 기판(도시하지 않았음) 위에 배치된 금속 산화물(230a)과, 금속 산화물(230a) 위에 배치된 금속 산화물(230b)과, 금속 산화물(230b) 위에 서로 이격되어 배치된 도전체(242a) 및 도전체(242b)와, 도전체(242a) 및 도전체(242b) 위에 배치되고 도전체(242a)와 도전체(242b) 사이에 개구가 형성된 절연체(280)와, 개구 내에 배치된 도전체(260)와, 금속 산화물(230b), 도전체(242a), 도전체(242b), 및 절연체(280)와 도전체(260) 사이에 배치된 절연체(250)와, 금속 산화물(230b), 도전체(242a), 도전체(242b), 및 절연체(280)와 절연체(250) 사이에 배치된 금속 산화물(230c)을 가진다. 여기서, 도 22의 (B) 및 (C)에 나타낸 바와 같이 도전체(260)의 상면은 절연체(250), 절연체(254), 금속 산화물(230c), 및 절연체(280)의 상면과 실질적으로 일치하는 것이 바람직하다. 또한 이하에서는 금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c)을 통틀어 금속 산화물(230)이라고 하는 경우가 있다. 또한 도전체(242a) 및 도전체(242b)를 통틀어 도전체(242)라고 하는 경우가 있다.
도 22에 나타낸 트랜지스터(200A)는 도전체(242a) 및 도전체(242b)의 도전체(260) 측의 측면이 실질적으로 수직인 형상을 가진다. 또한 도 22에 나타낸 트랜지스터(200A)는 이에 한정되지 않고, 도전체(242a) 및 도전체(242b)의 측면과 저면이 이루는 각을 10° 이상 80° 이하, 바람직하게는 30° 이상 60° 이하로 하여도 좋다. 또한 도전체(242a) 및 도전체(242b)의 대향하는 측면이 복수의 면을 가져도 좋다.
또한 도 22에 나타낸 바와 같이 절연체(224), 금속 산화물(230a), 금속 산화물(230b), 도전체(242a), 도전체(242b), 및 금속 산화물(230c)과 절연체(280) 사이에 절연체(254)가 배치되는 것이 바람직하다. 여기서, 절연체(254)는 도 22의 (B) 및 (C)에 나타낸 바와 같이 금속 산화물(230c)의 측면, 도전체(242a)의 상면과 측면, 도전체(242b)의 상면과 측면, 금속 산화물(230a) 및 금속 산화물(230b)의 측면, 그리고 절연체(224)의 상면에 접하는 것이 바람직하다.
또한 트랜지스터(200A)에서 채널이 형성되는 영역(이하, 채널 형성 영역이라고도 함)과 그 근방에서 금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c)의 3층을 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 금속 산화물(230b)과 금속 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 또한 트랜지스터(200A)에서 도전체(260)를 2층의 적층 구조로 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(260)는 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다. 또한 금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c)의 각각이 2층 이상의 적층 구조를 가져도 좋다.
예를 들어 금속 산화물(230c)이 제 1 금속 산화물과, 제 1 금속 산화물 위의 제 2 금속 산화물로 이루어지는 적층 구조를 가지는 경우, 제 1 금속 산화물은 금속 산화물(230b)과 같은 조성을 가지고, 제 2 금속 산화물은 금속 산화물(230a)과 같은 조성을 가지는 것이 바람직하다.
여기서 도전체(260)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(242a) 및 도전체(242b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 상술한 바와 같이, 도전체(260)는 절연체(280)의 개구 및 도전체(242a)와 도전체(242b)에 끼워진 영역에 매립되도록 형성된다. 여기서 도전체(260), 도전체(242a), 및 도전체(242b)의 배치는 절연체(280)의 개구에 대하여 자기 정합(自己整合)적으로 선택된다. 즉, 트랜지스터(200A)에서 게이트 전극을 소스 전극과 드레인 전극 사이에 자기 정합적으로 배치할 수 있다. 따라서, 도전체(260)를 위치 얼라인먼트의 마진을 제공하지 않고 형성할 수 있기 때문에, 트랜지스터(200A)의 점유 면적의 축소를 도모할 수 있다. 이로써, 반도체 장치를 고정세로 할 수 있다. 또한 반도체 장치를 슬림 베젤로 할 수 있다.
또한 도 22에 나타낸 바와 같이, 도전체(260)는 절연체(250)의 내측에 제공된 도전체(260a)와, 도전체(260a)의 내측에 매립되도록 제공된 도전체(260b)를 가지는 것이 바람직하다.
또한 트랜지스터(200A)는 기판(도시하지 않았음) 위에 배치된 절연체(214)와, 절연체(214) 위에 배치된 절연체(216)와, 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216)와 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)를 가지는 것이 바람직하다. 절연체(224) 위에 금속 산화물(230a)이 배치되는 것이 바람직하다.
또한 트랜지스터(200A) 위에 층간막으로서 기능하는 절연체(274) 및 절연체(281)가 배치되는 것이 바람직하다. 여기서 절연체(274)는 도전체(260), 절연체(250), 절연체(254), 금속 산화물(230c), 및 절연체(280)의 상면에 접하여 배치되는 것이 바람직하다.
절연체(222), 절연체(254), 및 절연체(274)는 수소(예를 들어 수소 원자, 수소 분자 등) 중 적어도 하나의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(222), 절연체(254), 및 절연체(274)는 절연체(224), 절연체(250), 및 절연체(280)보다 수소 투과성이 낮은 것이 바람직하다. 또한 절연체(222) 및 절연체(254)는 산소(예를 들어 산소 원자, 산소 분자 등) 중 적어도 하나의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(222) 및 절연체(254)는 절연체(224), 절연체(250), 및 절연체(280)보다 산소 투과성이 낮은 것이 바람직하다.
여기서 절연체(224), 금속 산화물(230), 및 절연체(250)는 절연체(254) 및 절연체(274)에 의하여 절연체(280) 및 절연체(281)와 이격되어 있다. 그러므로, 절연체(224), 금속 산화물(230), 및 절연체(250)에, 절연체(280) 및 절연체(281)에 포함되는 수소 등의 불순물이나 과잉 산소가 혼입되는 것을 억제할 수 있다.
또한 트랜지스터(200A)와 전기적으로 접속되고, 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))가 제공되는 것이 바람직하다. 또한 플러그로서 기능하는 도전체(240)의 측면에 접하여 절연체(241)(절연체(241a) 및 절연체(241b))가 제공된다. 즉, 절연체(254), 절연체(280), 절연체(274), 및 절연체(281)의 개구의 내벽에 접하여 절연체(241)가 제공된다. 또한 절연체(241)의 측면에 접하여 도전체(240)의 제 1 도전체가 제공되고, 더 내측에 도전체(240)의 제 2 도전체가 제공되는 구성으로 하여도 좋다. 여기서, 도전체(240)의 상면의 높이와 절연체(281)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200A)에서는 도전체(240)의 제 1 도전체 및 도전체(240)의 제 2 도전체를 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(240)를 단층, 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다. 구조체가 적층 구조를 가지는 경우, 형성 순으로 서수를 붙여 구별하는 경우가 있다.
또한 트랜지스터(200A)는 채널 형성 영역을 포함하는 금속 산화물(230)(금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c))에 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 예를 들어, 금속 산화물(230)의 채널 형성 영역이 되는 금속 산화물로서는 상술한 바와 같이 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다.
또한 도 22의 (B)에 나타낸 바와 같이, 금속 산화물(230b)은 도전체(242)와 중첩되지 않는 영역의 막 두께가 도전체(242)와 중첩되는 영역의 막 두께보다 얇아지는 경우가 있다. 이는 도전체(242a) 및 도전체(242b)를 형성할 때, 금속 산화물(230b)의 상면의 일부를 제거함으로써 형성된다. 금속 산화물(230b)의 상면에서는, 도전체(242)가 되는 도전막을 성막하였을 때 상기 도전막과의 계면 근방에 저항이 낮은 영역이 형성되는 경우가 있다. 이와 같이 금속 산화물(230b)의 상면의 도전체(242a)와 도전체(242b) 사이에 위치하는 저항이 낮은 영역을 제거함으로써, 상기 영역에 채널이 형성되는 것을 방지할 수 있다.
본 발명의 일 형태에 의하여, 크기가 작은 트랜지스터를 가지며 정세도가 높은 반도체 장치를 제공할 수 있다. 또는 온 전류가 큰 트랜지스터를 가지며 휘도가 높은 반도체 장치를 제공할 수 있다. 또는 동작이 빠른 트랜지스터를 가지며 동작이 빠른 반도체 장치를 제공할 수 있다. 또는 전기 특성이 안정된 트랜지스터를 가지며 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 오프 전류가 작은 트랜지스터를 가지며 소비 전력이 낮은 반도체 장치를 제공할 수 있다.
본 발명의 일 형태인 반도체 장치에 사용할 수 있는 트랜지스터(200A)의 자세한 구성에 대하여 설명한다.
도전체(205)는 금속 산화물(230) 및 도전체(260)와 중첩되는 영역을 가지도록 배치된다. 또한 도전체(205)는 절연체(216)에 매립되어 제공되는 것이 바람직하다. 여기서, 도전체(205)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어 도전체(205) 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써, 도전체(205) 위에 형성되는 절연체(224)의 평탄성을 양호하게 하고, 금속 산화물(230b) 및 금속 산화물(230c)의 결정성의 향상을 도모할 수 있다.
여기서 도전체(260)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전체(205)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써 트랜지스터(200A)의 Vth를 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200A)의 Vth를 0V보다 크게 하고, 오프 전류를 저감할 수 있게 된다. 따라서, 도전체(205)에 음의 전위를 인가하면 인가하지 않은 경우보다 도전체(260)에 인가되는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
또한 도전체(205)는 금속 산화물(230)에서의 채널 형성 영역보다 크게 제공하는 것이 좋다. 특히, 도 22의 (C)에 나타낸 바와 같이, 도전체(205)는 금속 산화물(230)의 채널 폭 방향과 교차되는 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉, 금속 산화물(230)의 채널 폭 방향에서의 측면의 외측에서 도전체(205)와 도전체(260)는 절연체를 개재하여 중첩되어 있는 것이 바람직하다.
상기 구성을 가짐으로써, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전체(205)의 전계에 의하여 금속 산화물(230)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다.
또한 도 22의 (C)에 나타낸 바와 같이, 도전체(205)를 연장시켜 배선으로서도 기능시킨다. 다만, 이에 한정되지 않고, 도전체(205) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다.
또한 도전체(205)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(205)를 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
또한 도전체(205) 아래에 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전체를 사용하여도 좋다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전체를 사용하는 것이 바람직하다. 또한 본 명세서에 있어서 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능으로 한다.
도전체(205) 아래에 산소의 확산을 억제하는 기능을 가지는 도전체를 사용함으로써, 도전체(205)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전체로서는 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서, 도전체(205)의 제 1 도전체로서는 상기 도전성 재료를 단층 또는 적층으로 하면 좋다.
절연체(214)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200A)로 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(214)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등) 중 적어도 하나의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어 절연체(214)로서 산화 알루미늄 또는 질화 실리콘 등을 사용하는 것이 바람직하다. 이로써, 물 또는 수소 등의 불순물이 절연체(214)보다 기판 측으로부터 트랜지스터(200A) 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(224) 등에 포함되는 산소가 절연체(214)보다 기판 측으로 확산되는 것을 억제할 수 있다.
또한 층간막으로서 기능하는 절연체(216), 절연체(280), 및 절연체(281)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(216), 절연체(280), 및 절연체(281)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공(空孔)을 가지는 산화 실리콘 등을 적절히 사용하면 좋다.
절연체(222) 및 절연체(224)는 게이트 절연체로서의 기능을 가진다.
여기서, 금속 산화물(230)과 접하는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서에서는 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어 절연체(224)로서는 산화 실리콘 또는 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 금속 산화물(230)에 접하여 제공함으로써, 금속 산화물(230) 내의 산소 결손을 저감하고, 트랜지스터(200A)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란 TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 도 22의 (C)에 나타낸 바와 같이, 절연체(224)는 절연체(254)와 중첩되지 않으며 금속 산화물(230b)과 중첩되지 않는 영역의 막 두께가 이 외의 영역의 막 두께보다 얇아지는 경우가 있다. 절연체(224)에서 절연체(254)와 중첩되지 않으며 금속 산화물(230b)과 중첩되지 않는 영역의 막 두께는 상기 산소를 충분히 확산시킬 수 있는 막 두께인 것이 바람직하다.
절연체(222)는 절연체(214) 등과 마찬가지로, 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200A)로 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어 절연체(222)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 절연체(222), 절연체(254), 및 절연체(274)에 의하여 절연체(224), 금속 산화물(230), 및 절연체(250) 등을 둘러쌈으로써, 외부로부터 물 또는 수소 등의 불순물이 트랜지스터(200A)로 침입하는 것을 억제할 수 있다.
또한 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등) 중 적어도 하나의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(222)는 산소 투과성이 절연체(224)보다 낮은 것이 바람직하다. 절연체(222)가 산소나 불순물의 확산을 억제하는 기능을 가짐으로써, 금속 산화물(230)이 가지는 산소가 기판 측으로 확산되는 것을 저감할 수 있기 때문에 바람직하다. 또한 도전체(205)가 절연체(224)나 금속 산화물(230)이 가지는 산소와 반응하는 것을 억제할 수 있다.
절연체(222)에는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 금속 산화물(230)로부터의 산소의 방출이나, 트랜지스터(200A)의 주변부로부터 금속 산화물(230)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한 절연체(222)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있게 된다.
또한 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 예를 들어, 절연체(222) 아래에 절연체(224)와 같은 절연체를 제공하는 구성으로 하여도 좋다.
금속 산화물(230)은 금속 산화물(230a)과, 금속 산화물(230a) 위의 금속 산화물(230b)과, 금속 산화물(230b) 위의 금속 산화물(230c)을 가진다. 금속 산화물(230b) 아래에 금속 산화물(230a)을 가짐으로써, 금속 산화물(230a)보다 아래쪽에 형성된 구조물로부터 금속 산화물(230b)로 불순물이 확산되는 것을 억제할 수 있다. 또한 금속 산화물(230b) 위에 금속 산화물(230c)을 가짐으로써, 금속 산화물(230c)보다 위쪽에 형성된 구조물로부터 금속 산화물(230b)로의 불순물 확산을 억제할 수 있다.
또한 금속 산화물(230)은 각 금속 원자의 원자수비가 상이한 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 금속 산화물(230a)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 금속 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 금속 산화물(230a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 금속 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 금속 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 금속 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 금속 산화물(230c)로서는 금속 산화물(230a) 또는 금속 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c)은 결정성을 가지는 것이 바람직하고, 특히 CAAC-OS를 사용하는 것이 바람직하다. CAAC-OS 등의 결정성을 가지는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 가진다. 따라서, 소스 전극 또는 드레인 전극에 의한 금속 산화물(230b)로부터의 산소 추출을 억제할 수 있다. 이로써, 열처리를 수행한 경우에도, 금속 산화물(230b)로부터 산소가 추출되는 것을 억제할 수 있으므로, 트랜지스터(200A)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
또한 금속 산화물(230a) 및 금속 산화물(230c)의 전도대 하단의 에너지가 금속 산화물(230b)의 전도대 하단의 에너지보다 높아지는 것이 바람직하다. 또한 환언하면 금속 산화물(230a) 및 금속 산화물(230c)의 전자 친화력이 금속 산화물(230b)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 금속 산화물(230c)로서는 금속 산화물(230a)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다. 구체적으로는, 금속 산화물(230c)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 금속 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 금속 산화물(230c)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 금속 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 금속 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 금속 산화물(230c)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
여기서, 금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 환언하면, 금속 산화물(230a), 금속 산화물(230b), 및 금속 산화물(230c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 금속 산화물(230a)과 금속 산화물(230b)의 계면 및 금속 산화물(230b)과 금속 산화물(230c)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮게 하는 것이 좋다.
구체적으로는, 금속 산화물(230a)과 금속 산화물(230b), 금속 산화물(230b)과 금속 산화물(230c)이 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써) 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 금속 산화물(230b)이 In-Ga-Zn 산화물인 경우, 금속 산화물(230a) 및 금속 산화물(230c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하여도 좋다. 또한 금속 산화물(230c)을 적층 구조로 하여도 좋다. 예를 들어 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 Ga-Zn 산화물의 적층 구조, 또는 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 산화 갈륨의 적층 구조를 사용할 수 있다. 환언하면, In-Ga-Zn 산화물과 In을 포함하지 않는 산화물의 적층 구조를 금속 산화물(230c)로서 사용하여도 좋다.
구체적으로는 금속 산화물(230a)로서 In:Ga:Zn=1:3:4[원자수비] 또는 1:1:0.5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 금속 산화물(230b)로서 In:Ga:Zn=4:2:3[원자수비] 또는 3:1:2[원자수비]의 금속 산화물을 사용하면 좋다. 또한 금속 산화물(230c)로서 In:Ga:Zn=1:3:4[원자수비], In:Ga:Zn=4:2:3[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 금속 산화물(230c)을 적층 구조로 하는 경우의 구체적인 예로서는 In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:1[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:5[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 산화 갈륨의 적층 구조 등을 들 수 있다.
이때, 캐리어의 주된 경로는 금속 산화물(230b)이다. 금속 산화물(230a), 금속 산화물(230c)을 상술한 구성으로 함으로써, 금속 산화물(230a)과 금속 산화물(230b)의 계면 및 금속 산화물(230b)과 금속 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(200A)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다. 또한 금속 산화물(230c)을 적층 구조로 한 경우, 상술한 금속 산화물(230b)과 금속 산화물(230c)의 계면에서의 결함 준위 밀도를 낮추는 효과에 더하여, 금속 산화물(230c)이 가지는 구성 원소가 절연체(250) 측으로 확산되는 것을 억제하는 것이 기대된다. 더 구체적으로는, 금속 산화물(230c)을 적층 구조로 하고, 적층 구조의 위쪽에 In을 포함하지 않는 산화물을 위치하게 하기 때문에 절연체(250) 측으로 확산될 수 있는 In을 억제할 수 있다. 절연체(250)는 게이트 절연체로서 기능하기 때문에, In이 확산된 경우 트랜지스터의 특성 불량이 된다. 따라서 금속 산화물(230c)을 적층 구조로 함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있게 된다.
금속 산화물(230)에는 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어, 금속 산화물(230)의 채널 형성 영역이 되는 금속 산화물로서는 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써 트랜지스터의 오프 전류를 저감할 수 있다. 이와 같은 트랜지스터를 사용함으로써 저소비 전력의 반도체 장치를 제공할 수 있다.
금속 산화물(230b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))가 제공된다. 도전체(242)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
금속 산화물(230)과 접하도록 상기 도전체(242)를 제공함으로써, 금속 산화물(230)의 도전체(242) 근방에서 산소 농도가 저감하는 경우가 있다. 또한 금속 산화물(230)의 도전체(242) 근방에서 도전체(242)에 포함되는 금속과 금속 산화물(230)의 성분을 포함하는 금속 화합물층이 형성되는 경우가 있다. 이와 같은 경우, 금속 산화물(230)의 도전체(242) 근방의 영역에서 캐리어 밀도가 증가하여 상기 영역은 저저항 영역이 된다.
여기서 도전체(242a)와 도전체(242b) 사이의 영역은 절연체(280)의 개구에 중첩되어 형성된다. 이에 의하여, 도전체(242a)와 도전체(242b) 사이에 도전체(260)를 자기 정합적으로 배치할 수 있다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 금속 산화물(230c)의 상면에 접하여 배치하는 것이 바람직하다. 절연체(250)로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
절연체(250)는 절연체(224)와 마찬가지로 절연체(250) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)로의 산소 확산을 억제하는 것이 바람직하다. 이로써, 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 상기 금속 산화물로서는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(250)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 게이트 절연체의 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위를 저감할 수 있게 된다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능해진다.
구체적으로는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
도전체(260)는 도 22에서는 2층 구조로 나타내었지만, 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(260a)로서는 상술한 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전체를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등) 중 적어도 하나의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)는 적층 구조를 가져도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조를 가져도 좋다.
또한 도 22의 (A) 및 (C)에 나타낸 바와 같이, 금속 산화물(230b)의 도전체(242)와 중첩되지 않는 영역, 환언하면 금속 산화물(230)의 채널 형성 영역에서, 금속 산화물(230)의 측면이 도전체(260)로 덮이도록 배치되어 있다. 이로써, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계를 금속 산화물(230)의 측면에 작용시키기 쉬워진다. 따라서, 트랜지스터(200A)의 온 전류를 증대시키고 주파수 특성을 향상시킬 수 있다.
절연체(254)는 절연체(214) 등과 마찬가지로 물 또는 수소 등의 불순물이 절연체(280) 측으로부터 트랜지스터(200A)로 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어 절연체(254)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 또한 도 22의 (B) 및 (C)에 나타낸 바와 같이, 절연체(254)는 금속 산화물(230c)의 측면, 도전체(242a)의 상면과 측면, 도전체(242b)의 상면과 측면, 금속 산화물(230a) 및 금속 산화물(230b)의 측면, 그리고 절연체(224)의 상면에 접하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(280)에 포함되는 수소가 도전체(242a), 도전체(242b), 금속 산화물(230a), 금속 산화물(230b), 및 절연체(224)의 상면 또는 측면으로부터 금속 산화물(230)로 침입하는 것을 억제할 수 있다.
또한 절연체(254)는 산소(예를 들어 산소 원자, 산소 분자 등) 중 적어도 하나의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(254)는 절연체(280) 또는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다.
절연체(254)는 스퍼터링법을 사용하여 성막되는 것이 바람직하다. 절연체(254)를 산소를 포함한 분위기에서 스퍼터링법을 사용하여 성막함으로써, 절연체(224)의 절연체(254)와 접하는 영역 근방에 산소를 첨가할 수 있다. 이로써, 상기 영역으로부터 절연체(224)를 통하여 금속 산화물(230) 내에 산소를 공급할 수 있다. 여기서, 절연체(254)가 위쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 금속 산화물(230)로부터 절연체(280)로 확산되는 것을 방지할 수 있다. 또한 절연체(222)가 아래쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 금속 산화물(230)로부터 기판 측으로 확산되는 것을 방지할 수 있다. 이와 같이 하여 금속 산화물(230)의 채널 형성 영역에 산소가 공급된다. 이로써, 금속 산화물(230)의 산소 결손을 저감하여 트랜지스터의 노멀리 온화를 억제할 수 있다.
절연체(254)로서는 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 성막하는 것이 좋다. 또한 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
수소에 대하여 배리어성을 가지는 절연체(254)로 절연체(224), 절연체(250), 및 금속 산화물(230)이 덮임으로써, 절연체(280)는 절연체(254)에 의하여 절연체(224), 금속 산화물(230), 및 절연체(250)와 이격되어 있다. 이로써, 트랜지스터(200A)의 외부로부터 수소 등의 불순물이 침입하는 것을 억제할 수 있기 때문에, 트랜지스터(200A)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
절연체(280)는 절연체(254)를 개재하여 절연체(224), 금속 산화물(230), 및 도전체(242) 위에 제공된다. 예를 들어, 절연체(280)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘 등을 가지는 것이 바람직하다. 특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 공공을 가지는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함하는 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(280) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(280)의 상면은 평탄화되어도 좋다.
절연체(274)는 절연체(214) 등과 마찬가지로, 물 또는 수소 등의 불순물이 위쪽으로부터 절연체(280)로 혼입되는 것을 억제하는 배리어 절연막으로서의 기능을 가지는 것이 바람직하다. 절연체(274)로서는 예를 들어 절연체(214), 절연체(254) 등에 사용할 수 있는 절연체를 사용하는 것이 좋다.
또한 절연체(274) 위에 층간막으로서 기능하는 절연체(281)를 제공하는 것이 바람직하다. 절연체(281)는 절연체(224) 등과 마찬가지로, 막 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
또한 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)에 형성된 개구에 도전체(240a) 및 도전체(240b)를 배치한다. 도전체(240a) 및 도전체(240b)는 도전체(260)를 끼워 대향되어 제공된다. 또한 도전체(240a) 및 도전체(240b)의 상면의 높이는 절연체(281)의 상면과 동일 평면상으로 하여도 좋다.
또한 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)의 개구의 내벽에 접하여 절연체(241a)가 제공되고, 그 측면에 접하여 도전체(240a)의 제 1 도전체가 형성되어 있다. 상기 개구의 바닥부의 적어도 일부에는 도전체(242a)가 위치하고, 도전체(240a)가 도전체(242a)와 접한다. 마찬가지로, 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)의 개구의 내벽에 접하여 절연체(241b)가 제공되고, 그 측면에 접하여 도전체(240b)의 제 1 도전체가 형성되어 있다. 상기 개구의 바닥부의 적어도 일부에는 도전체(242b)가 위치하고, 도전체(240b)가 도전체(242b)와 접한다.
도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(240a) 및 도전체(240b)는 적층 구조로 하여도 좋다.
또한 도전체(240)를 적층 구조로 하는 경우, 금속 산화물(230a), 금속 산화물(230b), 도전체(242), 절연체(254), 절연체(280), 절연체(274), 절연체(281)와 접하는 도전체에는 상술한 물 또는 수소 등의 불순물의 확산을 억제하는 기능을 가지는 도전체를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물 또는 수소 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료는 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(280)에 첨가된 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다. 또한 절연체(281)보다 위층으로부터 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 금속 산화물(230)로 혼입되는 것을 억제할 수 있다.
절연체(241a) 및 절연체(241b)로서는 예를 들어 절연체(254) 등에 사용할 수 있는 절연체를 사용하면 좋다. 절연체(241a) 및 절연체(241b)는 절연체(254)에 접하여 제공되기 때문에, 절연체(280) 등으로부터 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 금속 산화물(230)로 혼입되는 것을 억제할 수 있다. 또한 절연체(280)에 포함되는 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다.
또한 도시하지 않았지만, 도전체(240a)의 상면 및 도전체(240b)의 상면에 접하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
<트랜지스터의 구성예 2>
도 23의 (A), (B), 및 (C)는 본 발명의 일 형태인 반도체 장치에 사용할 수 있는 트랜지스터(200B) 및 트랜지스터(200B) 주변의 상면도 및 단면도이다. 트랜지스터(200B)는 트랜지스터(200A)의 변형예이다.
도 23의 (A)는 트랜지스터(200B)의 상면도이다. 또한 도 23의 (B) 및 (C)는 트랜지스터(200B)의 단면도이다. 여기서, 도 23의 (B)는 도 23의 (A)에 B1-B2의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200B)의 채널 길이 방향의 단면도이기도 하다. 또한 도 23의 (C)는 도 23의 (A)에 B3-B4의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200B)의 채널 폭 방향의 단면도이기도 하다. 또한 도 23의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(200B)에서는 도전체(242a) 및 도전체(242b)가 금속 산화물(230c), 절연체(250), 및 도전체(260)와 중첩되는 영역을 가진다. 이로써, 트랜지스터(200B)는 온 전류가 높은 트랜지스터로 할 수 있다. 또한 트랜지스터(200B)는 제어하기 쉬운 트랜지스터로 할 수 있다.
게이트 전극으로서 기능하는 도전체(260)는 도전체(260a)와 도전체(260a) 위의 도전체(260b)를 가진다. 도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(260b)의 재료 선택성을 향상시킬 수 있다. 즉, 도전체(260a)를 가짐으로써 도전체(260b)의 산화가 억제되기 때문에, 도전율이 저하되는 것을 방지할 수 있다.
또한 도전체(260)의 상면 및 측면, 절연체(250)의 측면, 및 금속 산화물(230c)의 측면을 덮도록 절연체(254)를 제공하는 것이 바람직하다. 또한 절연체(254)는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다.
절연체(254)를 제공함으로써 도전체(260)의 산화를 억제할 수 있다. 또한 절연체(254)를 가짐으로써, 절연체(280)가 가지는 물, 수소 등의 불순물이 트랜지스터(200B)로 확산되는 것을 억제할 수 있다.
<트랜지스터의 구성예 3>
도 24의 (A), (B), 및 (C)는 본 발명의 일 형태인 반도체 장치에 사용할 수 있는 트랜지스터(200C) 및 트랜지스터(200C) 주변의 상면도 및 단면도이다. 트랜지스터(200C)는 트랜지스터(200A)의 변형예이다.
도 24의 (A)는 트랜지스터(200C)의 상면도이다. 또한 도 24의 (B) 및 (C)는 트랜지스터(200C)의 단면도이다. 여기서, 도 24의 (B)는 도 24의 (A)에 C1-C2의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200C)의 채널 길이 방향의 단면도이기도 하다. 또한 도 24의 (C)는 도 24의 (A)에 C3-C4의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200C)의 채널 폭 방향의 단면도이기도 하다. 또한 도 24의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(200C)에서는 금속 산화물(230c) 위에 절연체(250)를 가지고, 절연체(250) 위에 금속 산화물(252)을 가진다. 또한 금속 산화물(252) 위에 도전체(260)를 가지고, 도전체(260) 위에 절연체(270)를 가진다. 또한 절연체(270) 위에 절연체(271)를 가진다.
금속 산화물(252)은 산소 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(250)와 도전체(260) 사이에 산소의 확산을 억제하는 금속 산화물(252)을 제공함으로써, 도전체(260)로의 산소 확산이 억제된다. 즉, 금속 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 금속 산화물(252)은 게이트 전극의 일부로서의 기능을 가져도 좋다. 예를 들어, 금속 산화물(230)로서 사용할 수 있는 산화물 반도체를 금속 산화물(252)로서 사용할 수 있다. 이 경우, 도전체(260)를 스퍼터링법으로 성막함으로써, 금속 산화물(252)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이것을 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한 금속 산화물(252)은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 금속 산화물(252)로서 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 상기 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위를 저감할 수 있다. 또한 게이트 절연체로서 기능하는 절연층의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
트랜지스터(200C)에서, 금속 산화물(252)을 단층으로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 게이트 전극의 일부로서 기능하는 금속 산화물과 게이트 절연체의 일부로서 기능하는 금속 산화물을 적층하여 제공하여도 좋다.
금속 산화물(252)을 가짐으로써, 게이트 전극으로서 기능하는 경우에는, 도전체(260)로부터의 전계의 영향을 약하게 하지 않고 트랜지스터(200C)의 온 전류의 향상을 도모할 수 있다. 또는 게이트 절연체로서 기능하는 경우에는, 절연체(250) 및 금속 산화물(252)의 물리적인 두께에 의하여 도전체(260)와 금속 산화물(230) 사이의 거리를 유지함으로써, 도전체(260)와 금속 산화물(230) 사이의 누설 전류를 억제할 수 있다. 따라서, 절연체(250)와 금속 산화물(252)의 적층 구조를 제공함으로써, 도전체(260)와 금속 산화물(230) 사이의 물리적인 거리 및 도전체(260)로부터 금속 산화물(230)에 가해지는 전계 강도를 용이하게 조정할 수 있다.
구체적으로는, 금속 산화물(252)로서 금속 산화물(230)에 사용할 수 있는 산화물 반도체를 저저항화한 것을 사용할 수 있다. 또는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연층인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로, 추후의 공정에서의 열 처리에서 결정화되기 어렵기 때문에 바람직하다. 또한 금속 산화물(252)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(270)는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써, 절연체(270)보다 위쪽으로부터의 산소로 인하여 도전체(260)가 산화되는 것을 억제할 수 있다. 또한 물 또는 수소 등의 불순물이 절연체(270)보다 위쪽으로부터 도전체(260) 및 절연체(250)를 통하여 금속 산화물(230)로 혼입되는 것을 억제할 수 있다.
절연체(271)는 하드 마스크로서 기능한다. 절연체(271)를 제공함으로써, 도전체(260)의 가공 시, 도전체(260)의 측면을 실질적으로 수직으로, 구체적으로는 도전체(260)의 측면과 기판 표면이 이루는 각도를 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다.
또한 절연체(271)에 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용함으로써, 배리어층으로서의 기능을 겸하게 하여도 좋다. 이 경우, 절연체(270)는 제공하지 않아도 된다.
절연체(271)를 하드 마스크로서 사용하여 절연체(270), 도전체(260), 금속 산화물(252), 절연체(250), 및 금속 산화물(230c)의 일부를 선택적으로 제거함으로써, 이들의 측면을 실질적으로 일치시키고, 또한 금속 산화물(230b) 표면의 일부를 노출시킬 수 있다.
또한 트랜지스터(200C)는 노출된 금속 산화물(230b)의 표면의 일부에 영역(243a) 및 영역(243b)을 가진다. 영역(243a) 및 영역(243b) 중 한쪽은 소스 영역으로서 기능하고, 영역(243a) 및 영역(243b) 중 다른 쪽은 드레인 영역으로서 기능한다.
영역(243a) 및 영역(243b)의 형성은, 예를 들어 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용하여 노출된 금속 산화물(230b) 표면에 인 또는 보론 등의 불순물 원소를 도입함으로써 실현할 수 있다. 또한 본 실시형태 등에서 '불순물 원소'란, 주성분 원소 이외의 원소를 가리킨다.
또한 금속 산화물(230b) 표면의 일부를 노출시킨 후에 금속막을 성막하고, 그 후 가열 처리함으로써, 상기 금속막에 포함되는 원소를 금속 산화물(230b)로 확산시켜 영역(243a) 및 영역(243b)을 형성할 수도 있다.
금속 산화물(230b)의 불순물 원소가 도입된 영역은 전기 저항률이 저하된다. 그러므로, 영역(243a) 및 영역(243b)을 '불순물 영역' 또는 '저저항 영역'이라고 하는 경우가 있다.
절연체(271) 및/또는 도전체(260)를 마스크로서 사용함으로써, 영역(243a) 및 영역(243b)을 자기 정합(셀프 얼라인먼트)적으로 형성할 수 있다. 따라서, 영역(243a) 및/또는 영역(243b)과 도전체(260)가 중첩되지 않아 기생 용량을 저감할 수 있다. 또한 채널 형성 영역과 소스 드레인 영역(영역(243a) 또는 영역(243b)) 사이에 오프셋 영역이 형성되지 않는다. 영역(243a) 및 영역(243b)을 자기 정합(셀프 얼라인먼트)적으로 형성함으로써 온 전류의 증가, 문턱 전압의 저감, 동작 주파수의 향상 등을 실현할 수 있다.
트랜지스터(200C)는 절연체(271), 절연체(270), 도전체(260), 금속 산화물(252), 절연체(250), 및 금속 산화물(230c)의 측면에 절연체(272)를 가진다. 절연체(272)는 비유전율이 낮은 절연체인 것이 바람직하다. 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등인 것이 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 공공을 가지는 산화 실리콘을 절연체(272)에 사용하면, 추후의 공정에서 절연체(272) 내에 과잉 산소 영역을 용이하게 형성할 수 있기 때문에 바람직하다. 또한 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 또한 절연체(272)는 산소를 확산시키는 기능을 가지는 것이 바람직하다.
또한 오프 전류를 더 저감하기 위하여 채널 형성 영역과 소스 드레인 영역 사이에 오프셋 영역을 제공하여도 좋다. 오프셋 영역이란, 전기 저항률이 높은 영역이며 상술한 불순물 원소의 도입이 수행되지 않는 영역이다. 오프셋 영역의 형성은 절연체(272)의 형성 후에 상술한 불순물 원소의 도입을 수행함으로써 실현할 수 있다. 이 경우, 절연체(272)도 절연체(271) 등과 마찬가지로 마스크로서 기능한다. 따라서, 금속 산화물(230b) 내에서 절연체(272)와 중첩되는 영역에는 불순물 원소가 도입되지 않아 상기 영역의 전기 저항률을 높게 유지할 수 있다.
또한 트랜지스터(200C)는 절연체(272), 금속 산화물(230) 위에 절연체(254)를 가진다. 절연체(254)는 스퍼터링법을 사용하여 성막하는 것이 바람직하다. 스퍼터링법을 사용함으로써, 물 또는 수소 등의 불순물이 적은 절연체를 성막할 수 있다.
또한 스퍼터링법을 사용한 산화막은 피성막 구조체로부터 수소를 추출하는 경우가 있다. 따라서, 절연체(254)가 금속 산화물(230) 및 절연체(272)로부터 수소 및 물을 흡수함으로써, 금속 산화물(230) 및 절연체(272)의 수소 농도를 저감할 수 있다.
<트랜지스터의 구성 재료>
트랜지스터에 사용할 수 있는 구성 재료에 대하여 설명한다.
<<기판>>
트랜지스터(200A, 200B, 200C) 등을 형성하는 기판으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄 등으로 이루어지는 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 가지는 기판, 금속의 산화물을 가지는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
<<절연체>>
절연체로서는 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어, 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 저전압화가 가능하게 된다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
또한 산화물 반도체를 사용한 트랜지스터는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체(절연체(214), 절연체(222), 절연체(254), 및 절연체(274) 등)로 둘러쌈으로써 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화산화 실리콘, 또는 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한 게이트 절연체로서 기능하는 절연체는, 가열에 의하여 이탈되는 산소를 포함하는 영역을 가지는 절연체인 것이 바람직하다. 예를 들어, 가열에 의하여 이탈되는 산소를 포함하는 영역을 가지는 산화 실리콘 또는 산화질화 실리콘을 금속 산화물(230)과 접촉시키는 구조로 함으로써, 금속 산화물(230)이 가지는 산소 결손을 보상할 수 있다.
<<도전체>>
도전체로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 등 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 재료로 형성되는 도전체를 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 트랜지스터의 채널 형성 영역에 금속 산화물을 사용하는 경우에 있어서, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
<<금속 산화물>>
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어 있어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 이들 외에, 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만 원소 M으로서, 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
[불순물]
여기서 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
또한 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도(이차 이온 질량 분석법(SIMS :Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산소 결손이 형성되는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함된 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
그러므로 금속 산화물 중의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써 안정적인 전기 특성을 부여할 수 있다.
트랜지스터의 반도체에 사용하는 금속 산화물로서 결정성이 높은 박막을 사용하는 것이 바람직하다. 상기 박막을 사용함으로써, 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다. 상기 박막으로서 예를 들어 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막을 들 수 있다. 그러나, 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막을 기판 위에 형성하기 위해서는, 고온 또는 레이저 가열의 공정이 필요하다. 따라서 제조 공정의 비용이 증가되고, 또한 스루풋도 저하된다.
본 실시형태에서 예시한 구성예, 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예, 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치를 가지는 전자 기기에 대하여 설명한다.
도 25의 (A)는 파인더(8100)를 장착한 상태의 카메라(8000)의 외관을 나타낸 도면이다. 카메라(8000)에는 촬상 장치가 제공되어 있다. 카메라(8000)는 예를 들어 디지털 카메라로 할 수 있다. 또한 도 25의 (A)에서는 카메라(8000)와 파인더(8100)를 별개의 전자 기기로 하고, 이들을 탈착할 수 있는 구성으로 하였지만, 카메라(8000)의 하우징(8001)에 반도체 장치를 구비한 파인더가 내장되어 있어도 좋다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 가진다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다.
여기서 카메라(8000)는 렌즈(8006)를 하우징(8001)으로부터 떼서 교환할 수 있는 구성으로 하였지만, 렌즈(8006)와 하우징이 일체화되어 있어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누름으로써 촬상할 수 있다. 또한 표시부(8002)는 터치 패널로서의 기능을 가지며, 표시부(8002)를 터치함으로써 촬상할 수도 있다.
카메라(8000)의 하우징(8001)은 전극을 가지는 마운트를 가지고, 파인더(8100) 외에, 스트로보 장치 등을 접속할 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 가진다. 파인더(8100)는 전자 뷰파인더로 할 수 있다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트를 가지고, 파인더(8100)를 카메라(8000)에 장착할 수 있다. 또한 상기 마운트에는 전극이 포함되고, 상기 전극을 통하여 카메라(8000)로부터 수신한 화상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼으로서의 기능을 가진다. 버튼(8103)에 의하여 표시부(8102)의 표시의 온/오프를 전환할 수 있다.
카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있다. 본 발명의 일 형태의 반도체 장치는 매우 정세도가 높기 때문에, 표시부(8002) 또는 표시부(8102)와 사용자의 거리가 가까워도 사용자에게 화소가 시인되지 않아 더 현장감이 높은 화상을 표시부(8002) 또는 표시부(8102)에 표시할 수 있다. 특히, 파인더(8100)에 제공되는 표시부(8102)에 표시되는 화상은 파인더(8100)의 접안부에 사용자의 눈을 가까이 해야 시인되기 때문에, 사용자와 표시부(8102) 사이의 거리가 매우 가까워진다. 따라서, 표시부(8102)에는 본 발명의 일 형태의 반도체 장치를 적용하는 것이 특히 바람직하다. 또한 표시부(8102)에 본 발명의 일 형태의 반도체 장치를 적용하는 경우, 표시부(8102)에 표시할 수 있는 화상의 해상도는 4K, 5K, 또는 그 이상으로 할 수 있다.
또한 카메라(8000)에 제공된 촬상 장치에 의하여 촬상할 수 있는 화상의 해상도를 표시부(8002) 또는 표시부(8102)에 표시할 수 있는 화상의 해상도와 동등하게 하거나, 그 이상으로 하는 것이 바람직하다. 예를 들어 표시부(8102)에 4K의 해상도의 화상을 표시할 수 있는 경우에는, 카메라(8000)에는 4K 이상의 화상을 촬상할 수 있는 촬상 장치를 제공하는 것이 바람직하다. 또한 예를 들어 표시부(8102)에 5K의 해상도의 화상을 표시할 수 있는 경우에는, 카메라(8000)에는 5K 이상의 화상을 촬상할 수 있는 촬상 장치를 제공하는 것이 바람직하다.
도 25의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 나타낸 도면이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 가진다. 또한 장착부(8201)에는 배터리(8206)가 내장되어 있다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 구비하고, 수신한 화상 데이터 등에 대응하는 화상을 표시부(8204)에 표시시킬 수 있다. 또한 본체(8203)에 제공된 카메라로 사용자의 안구나 눈꺼풀의 움직임을 파악하고, 그 정보를 바탕으로 사용자의 시선의 좌표를 산출함으로써 사용자의 시선을 입력 수단으로서 사용할 수 있다.
또한 장착부(8201)에는 사용자에게 접하는 위치에 복수의 전극이 제공되어도 좋다. 본체(8203)는 사용자의 안구의 움직임에 따라 전극에 흐르는 전류를 검지함으로써 사용자의 시선을 인식하는 기능을 가져도 좋다. 또한 상기 전극에 흐르는 전류를 검지함으로써, 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능을 가져도 좋다. 또한 사용자의 머리의 움직임 등을 검출하고, 표시부(8204)에 표시하는 화상을 그 움직임에 맞추어 변화시켜도 좋다.
표시부(8204)에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다. 이로써, 헤드 마운트 디스플레이(8200)를 슬림 베젤화하고 표시부(8204)에 고품질의 화상을 표시할 수 있어, 현장감이 높은 화상을 표시할 수 있다.
도 25의 (C), (D), (E)는 헤드 마운트 디스플레이(8300)의 외관을 나타낸 도면이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 밴드상의 고정구(8304), 한 쌍의 렌즈(8305)를 가진다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하는 것이 바람직하다. 표시부(8302)를 만곡시켜 배치함으로써, 사용자가 높은 현장감을 느낄 수 있다. 또한 본 실시형태에서는, 표시부(8302)를 하나 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않고, 예를 들어 표시부(8302)를 2개 제공하는 구성으로 하여도 좋다. 이 경우 사용자의 한쪽 눈에 하나의 표시부가 배치되는 구성으로 하면, 시차를 사용한 3차원 표시 등을 수행하는 것도 가능해진다.
또한 표시부(8302)에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다. 본 발명의 일 형태의 반도체 장치는 매우 정세도가 높기 때문에, 도 25의 (E)와 같이 렌즈(8305)를 사용하여 확대하더라도 사용자에게 화소가 시인되지 않아 더 현장감이 높은 화상을 표시할 수 있다.
다음으로, 도 25의 (A) 내지 (E)에 나타낸 전자 기기와 상이한 전자 기기의 일례를 도 26의 (A) 내지 (G)에 나타내었다.
도 26의 (A) 내지 (G)에 나타낸 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가진다.
도 26의 (A) 내지 (G)에 나타낸 전자 기기는 다양한 기능을 가진다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한 도 26의 (A) 내지 (G)에 나타낸 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 또한 도 26의 (A) 내지 (G)에는 도시하지 않았지만, 전자 기기는 복수의 표시부를 가지는 구성으로 하여도 좋다. 또한 상기 전자 기기에 카메라 등을 제공하여 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 26의 (A) 내지 (G)에 나타낸 전자 기기의 자세한 사항에 대하여 이하에서 설명한다.
도 26의 (A)는 텔레비전 장치(9100)를 나타낸 사시도이다. 텔레비전 장치(9100)는 대화면, 예를 들어 50인치 이상 또는 100인치 이상의 표시부(9001)를 포함할 수 있다.
텔레비전 장치(9100)가 가지는 표시부(9001)에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다. 이로써, 텔레비전 장치(9100)를 슬림 베젤화하고 표시부(9001)에 고품질의 화상을 표시할 수 있어, 현장감이 높은 화상을 표시할 수 있다.
도 26의 (B)는 휴대 정보 단말기(9101)를 나타낸 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 전화기, 수첩, 및 정보 열람 장치 등 중에서 선택된 하나 또는 복수의 기능을 가진다. 구체적으로는 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한 휴대 정보 단말기(9101)는 문자나 화상을 그 복수의 면에 표시할 수 있다. 예를 들어 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 함)을 표시부(9001) 중 한 면에 표시할 수 있다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 또한 정보(9051)의 일례로서는 전자 메일이나 SNS(Social Networking Service)나 전화 등의 착신을 알리는 표시, 전자 메일이나 SNS 등의 제목, 전자 메일이나 SNS 등의 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는, 정보(9051)가 표시되어 있는 위치에 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
휴대 정보 단말기(9101)가 가지는 표시부(9001)에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다. 이로써, 휴대 정보 단말기(9101)를 소형화하고 표시부(9001)에 고품질의 화상을 표시할 수 있어, 현장감이 높은 화상을 표시할 수 있다.
도 26의 (C)는 휴대 정보 단말기(9102)를 나타낸 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 가진다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 다른 면에 표시되어 있는 예를 나타내었다. 예를 들어, 휴대 정보 단말기(9102)의 사용자는 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 수납한 상태로 그 표시(여기서는 정보(9053))를 확인할 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화번호 또는 이름 등을, 휴대 정보 단말기(9102)의 위쪽으로부터 관찰할 수 있는 위치에 표시한다. 사용자는 휴대 정보 단말기(9102)를 포켓으로부터 꺼내지 않고, 표시를 확인하여 전화를 받을지 여부를 판단할 수 있다.
휴대 정보 단말기(9102)가 가지는 표시부(9001)에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다. 이로써, 휴대 정보 단말기(9102)를 소형화하고 표시부(9001)에 고품질의 화상을 표시할 수 있어, 현장감이 높은 화상을 표시할 수 있다.
도 26의 (D)는 손목시계형 휴대 정보 단말기(9200)를 나타낸 사시도이다. 휴대 정보 단말기(9200)는 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 수행할 수 있다. 또한 휴대 정보 단말기(9200)는 통신 규격된 근거리 무선 통신을 실행할 수 있다. 예를 들어 무선 통신 가능한 헤드세트와 상호 통신함으로써 핸즈프리 통화를 할 수 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)를 가지고, 커넥터를 통하여 다른 정보 단말기와 직접 데이터를 주고받을 수 있다. 또한 접속 단자(9006)를 통하여 충전을 수행할 수도 있다. 또한 충전 동작은 접속 단자(9006)를 통하지 않고 무선 급전에 의하여 수행하여도 좋다.
휴대 정보 단말기(9200)가 가지는 표시부(9001)에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다. 이로써, 휴대 정보 단말기(9200)를 슬림 베젤화하고 표시부(9001)에 고품질의 화상을 표시할 수 있어, 현장감이 높은 화상을 표시할 수 있다.
도 26의 (E), (F), (G)는 접을 수 있는 휴대 정보 단말기(9201)를 나타낸 사시도이다. 또한 도 26의 (E)가 휴대 정보 단말기(9201)를 펼친 상태의 사시도이고, 도 26의 (F)가 휴대 정보 단말기(9201)를 펼친 상태 및 접은 상태 중 한쪽으로부터 다른 쪽으로 변화하는 도중의 상태의 사시도이고, 도 26의 (G)가 휴대 정보 단말기(9201)를 접은 상태의 사시도이다. 휴대 정보 단말기(9201)는 접은 상태에서는 휴대성이 우수하고, 펼친 상태에서는 이음매가 없는 넓은 표시 영역으로 표시의 일람성이 우수하다. 휴대 정보 단말기(9201)가 가지는 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지된다. 힌지(9055)를 통하여 2개의 하우징(9000) 사이를 굴곡시킴으로써, 휴대 정보 단말기(9201)를 펼친 상태로부터 접은 상태로 가역적으로 변형시킬 수 있다. 예를 들어 휴대 정보 단말기(9201)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
휴대 정보 단말기(9201)가 가지는 표시부(9001)에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다. 이로써, 휴대 정보 단말기(9201)를 슬림 베젤화하고, 표시부(9001)에 고품질의 화상을 표시할 수 있어, 현장감이 높은 화상을 표시할 수 있다.
본 실시형태에서 예시한 구성예, 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예, 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
AD1: 아날로그 디지털 변환 회로, AM1: 증폭 회로, b11: 데이터, b12: 데이터, b21: 데이터, b22: 데이터, C1: 용량, CLK: 신호, CP1: 콤퍼레이터, CU1: 전류 생성 회로, D: 화상 데이터, DA1: 디지털 아날로그 변환 회로, DA2: 디지털 아날로그 변환 회로, Dat1: 신호, DO1: 신호, DR1: 레지스터, FO: 신호, GL_0: 신호, GL_1: 신호, GO1: 신호, IN1: 단자, IS: 화상 신호, LB1: 회로, LC1: 논리 회로, LIN: 신호, MU1: 멀티플렉서, MU2: 디멀티플렉서, Mux1: 신호, ND1: 노드, ND2: 노드, PWC: 신호, R1: 저항, RES: 신호, SE1: 검출 회로, SP: 신호, SR: 시프트 레지스터 회로, SROUT: 신호, Sw1: 신호, SWC1: 스위치, UB1: 회로, x1: 거리, 10: 반도체 장치, 12: 블록, 12_y: 블록, 12_1: 블록, 12_2: 블록, 12_3: 블록, 12_4: 블록, 12_5: 블록, 12_6: 블록, 14: 전류 조정부, 16: 회로, 18: NAND 회로, 20: 층, 21: 게이트 드라이버 회로, 22: 소스 드라이버 회로, 22_x: 소스 드라이버 회로, 22_1: 소스 드라이버 회로, 22_2: 소스 드라이버 회로, 22_3: 소스 드라이버 회로, 22_4: 소스 드라이버 회로, 22_5: 소스 드라이버 회로, 30: 층, 31: 배선, 32: 배선, 33: 화소 어레이, 34: 화소, 35: 배선, 35a: 배선, 35b: 배선, 37: 영역, 38: 영역, 40: 회로, 41: 수신 회로, 42: 직렬 병렬 변환 회로, 43: 버퍼 회로, 44: 시프트 레지스터 회로, 45: 래치 회로, 46: 디지털 아날로그 변환 회로, 46a: 전위 생성 회로, 46b: 논리 회로, 48: 저항 소자, 49: 패스 트랜지스터, 51: 트랜지스터, 52: 트랜지스터, 53: 트랜지스터, 54: 트랜지스터, 55: 트랜지스터, 56: 트랜지스터, 57: 트랜지스터, 58: 트랜지스터, 59: 트랜지스터, 60: 트랜지스터, 61: 트랜지스터, 62: 트랜지스터, 63: 트랜지스터, 64: 용량 소자, 65: 용량 소자, 66: 용량 소자, 67: 소스 폴로어 회로, 200A: 트랜지스터, 200B: 트랜지스터, 200C: 트랜지스터, 205: 도전체, 214: 절연체, 216: 절연체, 222: 절연체, 224: 절연체, 230: 금속 산화물, 230a: 금속 산화물, 230b: 금속 산화물, 230c: 금속 산화물, 240: 도전체, 240a: 도전체, 240b: 도전체, 241: 절연체, 241a: 절연체, 241b: 절연체, 242: 도전체, 242a: 도전체, 242b: 도전체, 243a: 영역, 243b: 영역, 244: 절연체, 250: 절연체, 252: 금속 산화물, 254: 절연체, 260: 도전체, 260a: 도전체, 260b: 도전체, 270: 절연체, 271: 절연체, 272: 절연체, 274: 절연체, 280: 절연체, 281: 절연체, 301a: 도전체, 301b: 도전체, 305: 도전체, 311: 도전체, 313: 도전체, 317: 도전체, 321: 하부 전극, 323: 절연체, 325: 상부 전극, 331: 도전체, 333: 도전체, 335: 도전체, 337: 도전체, 341: 도전체, 343: 도전체, 347: 도전체, 351: 도전체, 353: 도전체, 355: 도전체, 357: 도전체, 361: 절연체, 363: 절연체, 403: 소자 분리층, 405: 절연체, 407: 절연체, 409: 절연체, 411: 절연체, 413: 절연체, 415: 절연체, 417: 절연체, 419: 절연체, 421: 절연체, 441: 트랜지스터, 443: 도전체, 445: 절연체, 447: 반도체 영역, 449a: 저저항 영역, 449b: 저저항 영역, 451: 도전체, 453: 도전체, 455: 도전체, 457: 도전체, 459: 도전체, 461: 도전체, 463: 도전체, 465: 도전체, 467: 도전체, 469: 도전체, 471: 도전체, 501: 절연체, 503: 절연체, 505: 절연체, 507: 절연체, 509: 절연체, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 601: 트랜지스터, 602: 트랜지스터, 603: 트랜지스터, 613: 절연체, 614: 절연체, 616: 절연체, 622: 절연체, 624: 절연체, 644: 절연체, 654: 절연체, 674: 절연체, 680: 절연체, 681: 절연체, 701: 기판, 705: 기판, 712: 실재, 716: FPC, 721: 정공 주입층, 722: 정공 수송층, 723: 발광층, 724: 전자 수송층, 725: 전자 주입층, 730: 절연체, 732: 밀봉층, 734: 절연체, 736: 착색층, 738: 차광층, 750: 트랜지스터, 760: 접속 전극, 772: 도전체, 774: 도전체, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전체, 782: 발광 소자, 786: EL층, 786a: EL층, 786b: EL층, 786c: EL층, 788: 도전체, 790: 용량 소자, 792: 전하 발생층, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 헤드 마운트 디스플레이, 8301: 하우징, 8302: 표시부, 8304: 고정구, 8305: 렌즈, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 텔레비전 장치, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기

Claims (21)

  1. 반도체 장치로서,
    신호선과, 복수의 화소와, 아날로그 디지털 변환 회로와, 검출 회로와, 증폭 회로를 가지고,
    상기 신호선은 제 1 노드 및 제 2 노드를 가지고,
    상기 신호선은 상기 제 1 노드와 상기 제 2 노드 사이에서 상기 복수의 화소에 전기적으로 접속되고,
    상기 증폭 회로는 공급되는 전류를 증폭하고 상기 제 1 노드에 공급하는 기능을 가지고,
    상기 아날로그 디지털 변환 회로는 상기 제 1 노드의 전위를 제 1 신호로 변환하는 기능과, 상기 제 2 노드의 전위를 제 2 신호로 변환하는 기능을 가지고,
    상기 검출 회로는 상기 제 1 신호와 상기 제 2 신호를 비교하여 제 3 신호를 생성하는 기능을 가지고,
    상기 증폭 회로는 전류 증폭률이 상기 제 3 신호에 따라 결정되는 기능을 가지는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 화소 각각은 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 가지고,
    상기 금속 산화물은 원소 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 가지는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 화소 각각은 표시 소자를 가지는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 아날로그 디지털 변환 회로, 상기 검출 회로, 및 상기 증폭 회로 중 하나 이상은 채널 형성 영역에 실리콘을 가지는 트랜지스터를 가지는, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 아날로그 디지털 변환 회로, 상기 검출 회로, 및 상기 증폭 회로 중 하나 이상은 상기 복수의 화소 중 하나 이상과 중첩되는 영역을 가지는, 반도체 장치.
  6. 반도체 장치로서,
    제 1 층과 제 2 층이 적층되어 제공되고,
    상기 제 1 층은 매트릭스상으로 배치되는 n개의 소스 드라이버 회로(n은 2 이상의 정수)를 가지고,
    상기 제 2 층은 매트릭스상으로 배치되는 n개의 블록을 가지고,
    상기 n개의 블록 각각은 신호선과, 상기 신호선에 전기적으로 접속되는 복수의 화소를 가지고,
    제 j 소스 드라이버 회로(j는 1 이상 n 이하의 정수)는 제 j 블록이 가지는 상기 신호선의 한쪽 끝 및 다른 쪽 끝에 전기적으로 접속되고,
    상기 제 j 소스 드라이버 회로는 공급되는 화상 데이터를 원하는 증폭률로 증폭하고, 상기 증폭된 화상 데이터를 상기 제 j 블록이 가지는 상기 신호선의 한쪽 끝에 공급하는 기능을 가지고,
    상기 제 j 소스 드라이버 회로는 상기 제 j 블록이 가지는 상기 신호선의 한쪽 끝과 다른 쪽 끝의 전위를 비교하고, 상기 비교의 결과에 따라 상기 증폭률을 결정하는 기능을 가지는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 복수의 화소 각각은 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 가지고,
    상기 금속 산화물은 원소 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 가지는, 반도체 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 n개의 소스 드라이버 회로 각각은 채널 형성 영역에 실리콘을 가지는 트랜지스터를 가지는, 반도체 장치.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 j 소스 드라이버 회로와 상기 제 j 블록은 상면에서 보았을 때의 거리가 30μm 이내인 영역을 가지는, 반도체 장치.
  10. 반도체 장치로서,
    신호선과, 각각이 배선을 가지는 복수의 화소와, 아날로그 디지털 변환 회로와, 검출 회로와, 증폭 회로를 가지고,
    상기 신호선은 제 1 영역과 제 2 영역을 가지고,
    상기 복수의 화소가 가지는 각각의 배선은 상기 신호선의 상기 제 1 영역과 상기 제 2 영역 사이에서 상기 신호선과 중첩되는 영역을 가지고,
    상기 증폭 회로는 화상 신호가 공급되는 제 1 입력 단자와, 상기 증폭 회로의 증폭률을 결정하는 신호가 공급되는 제 2 입력 단자와, 상기 화상 신호가 증폭된 신호가 출력되고 상기 제 1 영역에 전기적으로 접속되는 제 1 출력 단자를 가지고,
    상기 아날로그 디지털 변환 회로는 상기 제 1 영역에 전기적으로 접속되는 제 3 입력 단자와, 상기 제 2 영역에 전기적으로 접속되는 제 4 입력 단자와, 상기 검출 회로에 전기적으로 접속되는 제 2 출력 단자를 가지고,
    상기 검출 회로는 상기 제 2 입력 단자에 전기적으로 접속되는 제 3 출력 단자를 가지는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 아날로그 디지털 변환 회로는 상기 제 1 영역과 상기 제 2 영역의 전위차에 따른 신호를 출력하는 기능을 가지는, 반도체 장치.
  12. 촬상 장치로서,
    제 1 항 내지 제 11 항 중 어느 한 항에 기재된 반도체 장치를 적용한 표시부를 가지는 파인더와,
    렌즈를 가지는, 촬상 장치.
  13. 헤드 마운트 디스플레이로서,
    제 1 항 내지 제 11 항 중 어느 한 항에 기재된 반도체 장치를 적용한 표시부와,
    렌즈와,
    밴드상의 고정구를 가지는, 헤드 마운트 디스플레이.
  14. 제 13 항에 있어서,
    상기 표시부는 만곡되어 제공되는, 헤드 마운트 디스플레이.
  15. 신호선과, 복수의 화소와, 아날로그 디지털 변환 회로와, 검출 회로와, 증폭 회로와, 전류 조정부와, 전류 생성 회로를 가지는 반도체 장치의 동작 방법으로서,
    상기 신호선은 제 1 노드 및 제 2 노드를 가지고,
    상기 신호선은 상기 제 1 노드와 상기 제 2 노드 사이에서 상기 복수의 화소에 전기적으로 접속되고,
    상기 증폭 회로는 제 1 입력 단자와, 제 2 입력 단자와, 출력 단자를 가지고,
    상기 제 1 노드의 전위 및 상기 제 2 노드의 전위가 각각 상기 아날로그 디지털 변환 회로에 공급되는 제 1 단계와,
    상기 아날로그 디지털 변환 회로에서 상기 제 1 노드의 전위 및 상기 제 2 노드의 전위가 각각 제 1 신호 및 제 2 신호로 변환되고 상기 검출 회로에 공급되는 제 2 단계와,
    상기 검출 회로에서 상기 제 1 신호와 상기 제 2 신호의 비교가 수행되고, 상기 비교의 결과에 따른 제 3 신호가 상기 전류 조정부에 공급되는 제 3 단계와,
    상기 전류 조정부를 통하여 상기 전류 생성 회로로부터 상기 증폭 회로의 상기 제 2 입력 단자에 전류가 공급되는 제 4 단계와,
    상기 증폭 회로의 상기 제 1 입력 단자에 화상 신호가 공급되는 제 5 단계와,
    상기 증폭 회로의 상기 출력 단자로부터 상기 제 1 노드에 공급되는 제 5 단계를 가지는, 반도체 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 화상 신호는 k비트의 디지털 신호(k는 2 이상의 정수)가 아날로그값으로 변환된 신호이고,
    상기 제 1 신호 및 상기 제 2 신호는 m비트의 디지털 신호(m은 1 이상의 정수)이고,
    k는 m보다 큰, 반도체 장치의 동작 방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 증폭 회로는 상기 제 2 입력 단자에 공급되는 전류의 증대에 따라 상기 출력 단자로부터 출력되는 신호의 임피던스가 저감되는, 반도체 장치의 동작 방법.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 3 단계에서 상기 제 1 신호와 상기 제 2 신호가 일치하고,
    상기 제 4 단계에서 상기 제 2 입력 단자에 공급되는 상기 전류가 약화되는, 반도체 장치의 동작 방법.
  19. 제 15 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 복수의 화소 각각은 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 가지고,
    상기 금속 산화물은 원소 M(M은 Al, Ga, Y, 또는 Sn)과 Zn을 가지는, 반도체 장치의 동작 방법.
  20. 제 15 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 복수의 화소 각각은 표시 소자를 가지는, 반도체 장치의 동작 방법.
  21. 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 아날로그 디지털 변환 회로, 상기 검출 회로, 및 상기 증폭 회로 중 하나 이상은 채널 형성 영역에 실리콘을 가지는 트랜지스터를 가지는, 반도체 장치의 동작 방법.
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