KR20210158811A - 유기 재료의 영역 선택적 제거 - Google Patents

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미코 리탈라
차오 장
마르쿠 레스켈라
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에이에스엠 아이피 홀딩 비.브이.
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Abstract

본 개시의 양태는 탄소 함유 층과 같은 층의 재료의 선택적 제거에 관한 것이다. 층은 두 개의 상이한 재료의 패터닝된 구조 위에 있을 수 있다. 층을 처리해서, 제거제가 패터닝된 구조의 제1 영역을 촉매 활성화시켜 제1 영역 위의 유기 재료의 재료를 제1 영역과 상이한 조성을 갖는 패터닝된 구조의 제2 영역 위보다 더 큰 속도로 제거시킨다.

Description

영역 선택적 유기 물질 제거{AREA SELECTIVE ORGANIC MATERIAL REMOVAL}
본 개시의 구현예는 일반적으로 패터닝된 탄소 함유 층, 예컨대 유기 층을 형성하는 것에 관한 것으로, 보다 구체적으로는, 탄소 함유 재료를 선택적으로 제거하여 패터닝된 탄소 함유 층을 형성하는 것에 관한 것이다.
유기 박막과 같은 탄소 함유 막은 바람직한 특성을 다양하게 가지며, 전자 산업과 같은 다양한 산업에 사용된다. 중합체 막은 유기 박막의 예시이며, 마이크로전자 및 광자 산업에서는, 다른 예시 중에서, 리소그래피 패터닝을 위한 광자- 또는 전자-경화성/분해성 중합체, 및 패키징, 층간 유전체, 및 가요성 회로 기판용 폴리이미드를 포함한다.
중합체 박막은, 예를 들어 비정질 탄소 막 또는 층을 위한 반도체 응용에서 시작점으로서 사용될 수 있다. 폴리이미드 막은, 바람직한 열 안정성 및 기계적 응력 및 화학재료에 대한 저항성을 제공할 수 있는 중합체 막의 예시이다. 예를 들어, 폴리이미드 막은 또한, 패턴 정밀도를 개선하고 리소그래피 단계에서의 오정렬을 감소시키기 위한 반사 방지층으로서, 다중 패터닝에서의 층으로서, 층간 유전체 재료용 절연 재료로서, 모든 유기 박막 트랜지스터에서의 게이트 유전체로서, 패키징 응용에서의 패시베이션 막으로서 사용될 수 있다. 유사하게, 폴리아미드 및 다른 유기 막은, 수많은 응용을 위한 전기적 특성 및 재료 특성에 대해 바람직하다. 폴리아미드 막은, 예를 들어 집적 회로 제조에서 층간 유전체 재료용 절연 재료로서 사용될 수 있고, 자외선(UV) 경화를 통한 폴리아미드의 감광성은 별도의 포토레지스트 없이 패터닝을 허용한다.
또한, 중합체 및 다른 유기 막, 예를 들어 폴리이미드, 폴리(메틸 메타크릴레이트)(PMMA), 폴리아미드 또는 자기 조립 단층(SAM)은 반도체 제조에서 패터닝하는 동안에 희생 재료로서 유용하다. 예를 들어, 유기 재료 상에 최소한의 증착으로 또는 전혀 증착하지 않고 하나의 재료(예, 실리콘, 금속 재료, 실리콘 산화물과 실리콘 질화물과 같은 무기 유전체) 상에 선택적으로 증착하는 많은 선택적 증착 공정이 이용 가능하다. 따라서, 패터닝된 유기 재료는, 후속하는 선택적 증착을 용이하게 하기 위한 패시베이션층으로서 기능할 수 있어서, 증착 후 고가의 포토리소그래피 공정 없이 패터닝된 층을 형성할 수 있다. 이러한 상황에서, 유기 재료 자체는 후속 증착을 위한 원하는 인버스 패턴을 달성하기 위해 패터닝되어야 하며, 그 단계에 대한 포토리소그래피를 필요로 하지 않고 패터닝된 유기 패시베이션층을 선택적으로 형성할 수 있는 것이 매우 유용할 것이다.
다양한 응용에서, 중합체 막과 같은 유기 막은 기판 위에 패터닝된다. 패터닝된 억제층, 예컨대 중합체 막을 형성하기 위한 개선된 기술에 대한 필요성이 존재한다.
청구범위에 설명된 혁신은 각각 몇 가지 양태를 가지며, 그 중 어느 것도 그의 바람직한 속성에 대해 단독으로 책임지지 않는다. 청구범위의 범주를 제한하지 않으면서, 본 개시의 일부 현저한 특징을 이제 간략하게 설명할 것이다.
본 개시의 일 양태는, 기판으로부터 탄소 함유 재료를 선택적으로 제거하는 방법이다. 상기 방법은 기판을 반응 공간 내에 제공하는 단계를 포함하며, 상기 기판은 그 위에 패터닝된 구조 및 상기 패터닝된 구조의 제1 및 제2 영역 위에 탄소 함유 막을 갖는다. 패터닝된 구조는, 제1 영역에 제거-향상 재료를 포함한 제1 재료, 및 제2 영역에 상기 제거-향상 재료와 화학적으로 상이한 조성물의 제2 재료를 포함한다. 상기 방법은, 제거-향상 재료로 하여금 제2 영역에 대해 기판의 제1 영역으로부터 탄소 함유 재료의 제거를 향상시키도록 기판을 처리하는 단계를 포함한다.
일 양태에서, 선택적으로 유기 재료를 제거하는 방법이 개시된다. 상기 방법은, 반응 공간 내에, 패터닝된 구조 및 상기 패터닝된 구조의 제1 및 제2 영역 위에 유기 막을 갖는 기판을 제공하는 단계를 포함한다. 패터닝된 구조는, 제1 영역에 촉매 재료를 포함한 제1 재료 및 제2 영역에 촉매 재료와 화학적으로 상이한 조성물의 제2 재료를 포함한다. 상기 방법은, 제2 영역 위로부터의 유기 막 재료의 제거 속도에 비해 제1 영역 위에서 더 큰 속도로 유기 막 재료를 제거하기 위해, 기상 반응물이 패터닝된 구조의 촉매 재료에 의해 활성화되도록, 반응 공간 내의 기상 반응물에 유기 층을 노출시키는 단계를 포함한다.
다른 양태에서, 기판으로부터 선택적으로 유기 재료를 제거하는 방법이 개시된다. 상기 방법은, 기판을 반응 공간 내에 제공하는 단계를 포함하며, 상기 기판은 그 위에 패터닝된 구조, 및 패터닝된 구조의 제1 및 제2 영역 위에 제거 가능한 막을 갖는다. 패터닝된 구조는, 제1 영역에 제거-향상 재료를 포함한 제1 재료, 및 제2 영역에 상기 제거-향상 재료와 화학적으로 상이한 조성물의 제2 재료를 포함한다. 상기 방법은, 제거-향상 재료로 하여금 제2 영역에 대해 기판의 제1 영역으로부터 유기 재료의 제거를 향상시키도록 기판을 가열하는 단계를 포함한다.
본 개시의 다른 양태는 탄소 함유 재료를 선택적으로 제거하도록 구성된 시스템이다. 시스템은, 기판을 유지하도록 구성된 반응 챔버, 제거제 전달 시스템, 및 반응물 전달 시스템과 통신하는 제어기를 포함한다. 기판은 그 위에 패터닝된 구조, 및 패터닝된 구조의 제1 및 제2 영역 위의 탄소 함유 막을 갖는다. 패터닝된 구조는, 제1 영역에 제거-향상 재료를 포함한 제1 재료, 및 제2 영역에 제거 향상 재료와 상이한 제2 재료를 포함한다. 제거제 전달 시스템은, 탄소 함유 막의 재료를 화학적으로 제거할 수 있는 제거제를, 반응 챔버에 제공하도록 구성된다. 제어기는, 탄소 함유 막 재료의 제1 제거 속도가 제2 영역에서의 탄소 함유 막 재료의 제2 제거 속도에 비해 제1 영역에서 더 크도록, 시스템이, 탄소 함유 층을 반응 챔버 내의 반응물에 노출시키고 탄소 함유 층을 제거제에 노출시키는 동안에 반응 챔버의 조건을 제어하도록 프로그래밍된다. 일부 구현예에서, 탄소 함유 막은 유기 막이다. 일부 구현예에서, 탄소 함유 막은 탄소 원소 함유 막이다. 일부 구현예에서, 제거-향상 재료는 촉매 재료이다.
또 다른 양태에서, 기판으로부터 유기 재료를 선택적으로 제거하도록 구성되고 배열된 시스템이 개시된다. 상기 시스템은 기판을 유지하도록 구성된 가열 스테이션을 포함하되, 상기 기판은 제1 영역 및 제2 영역을 가지며, 상기 제1 및 제2 영역은 유기 재료로 덮인다. 시스템은, 기판으로부터 유기 재료를 제거하기 위해 기판을 가열하도록 구성되고 배열되는 가열 배열체, 및 가열 배열체와 연통하는 제어기를 추가로 포함한다. 제어기는, 기상 증착 어셈블리로 하여금 가열 스테이션 내의 기판을 가열시키도록 프로그래밍되어 기판으로부터 유기 재료를 제거하고; 유기 재료의 제1 제거 속도가 제2 영역 상의 유기 재료의 제2 제거 속도에 비해 제1 영역 상에서 더 크도록 기판의 가열 동안에 가열 스테이션의 조건을 제어한다.
본 개시를 요약하는 목적으로, 본 혁신의 특정 양태, 이점, 및 신규 특징부가 본원에 설명되어 있다. 반드시 이러한 모든 장점을 임의의 특정 구현예에 따라 달성할 수 있는 것은 아님을 이해해야 한다. 따라서, 본 혁신은, 본원에 교시 또는 제시될 수 있는 다른 이점을 반드시 달성하지 않고, 본원에 교시된 바와 같은 하나의 이점 또는 여러 이점들을 달성하거나 최적화하는 방식으로 구현되거나 수행될 수 있다.
본 개시의 구현예는 이제 첨부 도면을 참조하여 비제한적인 예로서 설명될 것이다.
도 1a는, 일 구현예에 따라 유기 재료의 선택적 제거를 갖는, 패터닝된 유기 막을 형성하는 단계를 포함한 방법에 대한 공정 흐름도이다.
도 1b는, 일 구현예에 따라 유기 재료의 선택적 제거 및 후속 증착을 갖는, 패터닝된 유기 막을 형성하는 단계를 포함한 방법에 대한 공정 흐름도이다.
도 2의 A는, 기판 상의 패터닝된 구조를 나타낸 개략적인 단면도이다.
도 2의 B는, 도 2의 A의 패터닝된 구조 위에 유기 막을 나타낸 개략적인 단면도이다.
도 2의 C는, 유기 층 재료의 선택적 제거 후에 패터닝된 구조 위에 패터닝된 유기 막을 나타낸 개략적인 단면도이다.
도 2의 D는, 유기 층 재료의 선택적 제거 후에 패터닝된 구조의 노출 부분에 걸쳐 형성된 재료를 나타낸 개략적인 단면도이다.
도 3의 A는, 기판 상의 패터닝된 구조를 나타낸 개략적인 단면도이며, 여기서 패터닝된 구조는 귀금속 및 실리콘 산화물을 포함한다.
도 3의 B는 도 3의 A의 패터닝된 구조 위에 중합체 막을 나타내는 개략적인 단면도이다.
도 3의 C는, 중합체 막 재료의 선택적 제거 후에 패터닝된 구조 위에 패터닝된 중합체 막을 나타낸 개략적인 단면도이다.
도 4는 본원에 개시된 구현예에 따른 방법을 수행하도록 배열된 시스템을 나타내는 개략적인 블록도이다.
도 5의 패널 A 내지 C는 본 개시에 따른 방법의 흐름도를 예시한다.
도 6의 패널 A 내지 E는 제1 영역 및 제2 영역을 포함한 기판, 기판으로부터 탄소 함유 재료의 제거, 및 제1 영역 상에 타겟 재료의 선택적인 후속 증착을 나타내는 개략적인 단면도이다.
도 7a 및 도 7b는 본 개시에 따른 방법을 수행하도록 구성되고 배열된 시스템의 구현예를 나타내는 개략적인 블록도이다.
다음의 특정 구현예에 대한 설명은 특정 구현예에 대한 다양한 설명을 제공한다. 그러나, 본원에 기술된 혁신은, 예를 들어 청구범위에 의해 정의되고 포함되는 바와 같이, 다수의 상이한 방식으로 구현될 수 있다. 본 설명에서, 유사한 참조 번호가 동일하거나 기능적으로 유사한 요소를 나타낼 수 있는 도면을 참조한다. 도면에 나타낸 요소가 반드시 실제 축적대로 그려지지는 않음을 이해할 것이다. 또한, 특정 구현예는 도면에 나타낸 것보다 많은 요소 및/또는 도면에 나타낸 요소의 하위 집합을 포함할 수 있음을 이해할 것이다. 또한, 일부 구현예는 두 개 이상의 도면으로부터의 특징부의 임의의 적절한 조합을 포함할 수 있다.
전술한 바와 같이, 유기와 같은 탄소 함유 층은 반도체 제품을 형성 및 패키징하는 데 유용하며, 최종 제품에 사용될 수 있다. 탄소 함유, 예컨대 유기 층은, 예를 들어 인접한 표면 상에서 후속하는 선택적 증착에 대한 패시베이션으로서, 희생 또는 일시적 층으로서 작용하기 위해 반도체 가공에 유용할 수 있다. 따라서, 다른 재료에 대해 일부 재료 상에 탄소 함유 층을 선택적으로 형성함으로써, 포토리소그래피 없이 탄소 함유 패시베이션층을 선택적으로 형성할 수 있는 것이 유용하다. 선택적으로 형성된 탄소 함유, 예컨대 유기 막은, 예를 들어 탄소 함유 재료가 남아있는 영역에 비해, 탄소 함유 재료가 선택적으로 제거된 영역 상에 후속하는 선택적 증착을 가능하게 하기 위해 패시베이션층으로서 사용될 수 있다. 유기 패시베이션층과 같이 선택적으로 형성된 탄소 함유 층은, 많은 증착 화학물질이 탄소 함유 표면에 대해 선택적일 수 있기 때문에, 예를 들어 유전체 또는 금속 재료의 후속하는 선택적 증착의 선택도를 증가시킬 수 있다. 물론, 패터닝된 탄소 함유, 예컨대 유기 층을 위한 많은 다른 용도가 있을 수 있다.
탄소 함유 막은 다양한 방식으로 형성될 수 있다. 예를 들어, 탄소 함유 막 그 자체가 선택적으로 증착될 수 있다. 영역 선택적인 증착은 마이크로전자 분야에서 사양을 충족하기 위해 광범위하게 연구되었다. 유기 막과 같은 막을 소정의 영역 상에 증착하고 주어진 소자 구조 내의 다른 영역 상에 증착하지 않는 능력은, 패터닝 단계 및/또는 오배치 오류를 제거할 수 있다. 선택적 증착은 제조 공정을 위한 바람직한 수율에 기여할 수 있다. 유기 재료, 특히 중합체의 선택적 증착의 예시는, 예를 들어 본 출원의 출원인에게 2019년 10월 22일에 발행된 미국 특허 제10,453,701호에서 확인할 수 있으며, 이의 전체 개시 내용은 모든 목적을 위해 참조로서 본원에 포함된다.
영역 선택적인 증착은 기판 상에 성장 및 비성장 영역을 갖는 것을 포함할 수 있다. 이들 영역은, 비성장 영역을 패시베이션하고/패시베이션하거나 성장 영역을 활성화함으로써 실현될 수 있다. 성장 및 비성장 영역이, 기저 구조에 이미 존재하는 상이한 각각의 영역의 상이한 거동으로부터 기인하는 것이 일반적으로 바람직하다. 영역 선택적인 증착에서 중요한 과제는, 비성장 영역에서 성장이 시작될 수 있다는 점이다.
본원에 개시된 구현예는, 탄소 함유 재료의 선택적 제거에 의해 패터닝된 탄소 함유 막, 예컨대 유기 막을 형성하는 것에 관한 것이다. 탄소 함유 막, 예를 들어 중합체 막과 같은 유기 막은, 화학적으로 상이한 영역을 포함한 구조 위에 증착될 수 있다. 이들 화학적으로 상이한 영역의 제1 영역은, 화학적으로 상이한 영역의 제2 영역에 비해 더 높은 속도로 제1 영역에 걸쳐 유기 막과 같은 탄소 함유 재료의 제거를 위해, 분해, 연소 또는 수소 분해 반응과 같은 제거 반응을 향상시키는 역할을 할 수 있다. 예를 들어, 제거 향상 재료는, 제거 반응에서 촉매로서 작용할 수 있다. 이는, 유기물과 같은 탄소 함유의 재료가 제1 영역 위에서 완전히 제거되는 반면에, 유기물과 같은 탄소 함유의 재료는 제2 영역 위에 남게 할 수 있다. 제1 영역은, 예를 들어 제거제를 촉매하기 위한 귀금속을 포함할 수 있다. 제2 영역은 관심 조건(예, 온도)에서 제거제에 노출되는 경우에 덜 촉매성이고/촉매성이거나 비촉매성일 수 있다. 제거제의 반응성의 차이는, 다른 비촉매성 재료 또는 촉매성이 덜한 재료로부터의 탄소 함유 재료의 제거율에 비해, 촉매성 재료 위에서의, 유기 재료일 수 있는 탄소 함유 재료의 선택적 제거로 이어진다.
구현예에서, 탄소 함유 층, 예를 들어 중합체(예, 폴리이미드, 폴리아미드, 또는 PMMA)와 같은 유기 층은 두 개의 상이한 표면 상에 증착될 수 있고, 촉매 산화를 통해 표면 중 하나로부터 선택적으로 제거될 수 있다. 예를 들어, 제거제는 O2를 포함할 수 있고/있거나, 다른 산소 함유 화합물은 공정 조건 하에서 탄소 함유 재료, 예컨대 유기 재료와 낮은 반응성을 가질 수 있지만, 산소 함유 화합물을 활성화(예를 들어, 해리)하기 위한 촉매 효과를 갖는 표면 중 하나 위에서는 더 높은 반응성을 가질 수 있다. 예를 들어, 촉매 표면은 백금 또는 다른 귀금속, CeO2, 또는 다른 적합한 그을음 연소 촉매와 같은 금속일 수 있다. 산소 함유 화합물은 탄소 함유, 예컨대 유기 층을 통해 확산되어 하부 촉매 표면에 도달할 수 있고, 해리되어 반응성 산소 종(예, 단원자 산소 또는 라디칼)을 방출/형성할 수 있다. 유기 재료와 같은 탄소 함유 재료는, 일부 탄소 함유 재료가 하나의 표면 상에 남지만 촉매 표면으로부터 완전히 제거되도록, 실리콘 또는 실리콘 산화물과 같은 비촉매성 표면 위에서 탄소 함유 재료의 제거가 상당히 덜한 상태로 촉매 표면 위에서 완전히 제거될 수 있다. 제거제는 또한, 상이한 제거 반응 메커니즘을 갖는 다른 가스 상태 및/또는 기상 화합물을 포함할 수 있다. 예를 들어, 제거제는 H2를 포함할 수 있는데, 이는 O2와 유사하게 탄소 함유 재료의 선택적 제거를 위해 촉매 활성화될 수 있지만, 활성화된 O2의 제거 반응과는 상이한 제거 반응에 의해 작동한다. 본원에 설명된 방법을 수행하도록 배열된 시스템이 또한 개시된다.
일부 구현예에서, 제거-향상 재료로 하여금 제2 영역에 대해 기판의 제1 영역으로부터 탄소 함유 재료의 제거를 향상시키도록 기판을 처리하는 단계는, 가열 단계로 이루어진다. 가열은 대기압 하에서 수행될 수 있다. 대안적으로, 가열은 감압 하에 수행될 수 있다. 가열 중의 압력은, 약 500 토르 이하, 또는 약 200 토르 이하, 또는 약 100 토르 이하, 또는 약 50 토르 이하, 또는 약 10 토르 이하, 또는 약 1 토르 이하일 수 있다. 일부 구현예에서, 가열 동안의 압력은 약 500 밀리토르 이하, 또는 약 50 밀리토르 이하일 수 있다. 가열 중에 사용되는 압력은, 기판이 가열되는 방식에 영향을 미칠 수 있다. 일부 구현예에서, 기판은 기판 지지부를 가열함으로써 가열될 수 있다. 일부 구현예에서, 기판은 가열된 가스에 의해 가열될 수 있다. 일부 구현예에서, 기판은 적외선에 의해 가열될 수 있다.
기판은 불활성 분위기에서 가열될 수 있다. 일부 구현예에서, 기판은 질소 분자(N2)를 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진 분위기에서 가열된다. 일부 구현예에서, 기판은 귀가스 중 하나 이상, 예컨대 아르곤을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진 분위기에서 가열된다. 일부 구현예에서, 기판은 아르곤과 같은 귀가스 또는 질소 분자를 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진 분위기에서 가열된다. 일부 구현예에서, 가열 스테이션 내의 분위기는 산소를 함유하지 않는다.
기판으로부터 유기 재료와 같은 탄소 함유 재료를 제거하면, 다양한 물질을 방출할 수 있다. 이러한 재료가 기판 또는 기판 상의 유기 재료와 같은 탄소 함유 재료와 다시 반응하는 것을 방지하기 위해, 대기가 퍼지될 수 있다. 퍼지는 가스를 제공하고 제거하는 펄스로 발생할 수 있다.
제1 영역으로부터 유기 재료와 같은 탄소 함유 재료의 제거 속도가 제2 영역으로부터 유기 재료와 같은 탄소 함유 재료의 제거 속도의 적어도 2배인 것이, 바람직할 수 있다. 따라서, 일부 구현예에서, 기판을 가열하면, 제거 향상 재료로 하여금, 제2 영역에 대해 적어도 약 2배의 속도로 기판의 제1 영역으로부터 유기 재료와 같은 탄소 함유 재료의 제거를 향상시키도록 한다. 제1 영역으로부터 유기 재료와 같은 탄소 함유 재료의 제거 속도는, 제2 영역으로부터 유기 재료와 같은 탄소 함유 재료의 제거 속도의 약 1.25 내지 약 100배일 수 있다. 예를 들어, 제1 영역으로부터의 제거 속도는, 제2 영역으로부터의 제거 속도의 약 1.5 내지 50, 약 2 내지 36 또는 약 3 내지 25배일 수 있다. 다른 구현예에서, 제1 영역으로부터 유기 재료와 같은 탄소 함유 재료의 제거 속도는, 제2 영역으로부터 유기 재료와 같은 탄소 함유 재료의 제거 속도보다 약 1.25배 이상, 약 1.5배 이상, 약 2배 이상, 약 3배 이상, 약 5배 이상, 약 10배 이상, 약 25배 이상 또는 약 50배 이상 높을 수 있다. 상대적인 제거 속도는, 재료가 제1 영역으로부터 완전히 제거되면서 제2 영역에 남아 있도록 충분히 상이할 수 있다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료는 기판을 가열함으로써 제1 영역으로부터 완전히 제거된다.
본 개시에서, 기판의 제1 영역과 제2 영역은 화학적으로 상이하다. 제1 영역 및 제2 영역은 가변적인 조성을 가질 수 있고, 재료의 선택은 오직 제1 영역 상의 제거 향상 재료의 존재에 기초하여 제한될 수 있다. 따라서, 많은 상이한 재료가 제1 영역 및 제2 영역 내에 또는 그 위에 존재할 수 있다. 일부 구현예에서, 제1 영역은 유전체 재료를 포함한다. 일부 구현예에서, 제1 영역 내 또는 그 위의 유전체 재료는 실리콘 산화물(SiO2)이다. 일부 구현예에서, 제1 영역 내 또는 그 위의 유전체 재료는 고 유전상수 재료이다. 일부 구현예에서, 제1 영역 내 또는 그 위의 유전체 재료는 저 유전상수 재료이다. 일부 구현예에서, 제1 영역은 금속을 포함한다. 일부 구현예에서, 제1 영역은 금속성 재료를 포함한다. 일부 구현예에서, 제2 영역은 유전체 재료를 포함한다. 일부 구현예에서, 제2 영역 내 또는 그 위의 유전체 재료는 실리콘 산화물이다. 일부 구현예에서, 제2 영역 내 또는 그 위의 유전체 재료는 고 유전상수 재료이다. 일부 구현예에서, 제2 영역 내 또는 그 위의 유전체 재료는 저 유전상수 재료이다. 일부 구현예에서, 제2 영역은 금속을 포함한다. 일부 구현예에서, 제2 영역은 금속성 재료를 포함한다. 유전체 재료는 유전체 표면을 형성할 수 있다.
일부 구현예에서, 제1 영역은 금속을 포함하고 제2 영역은 유전체 재료를 포함한다. 일부 구현예에서, 제1 영역은 유전체 재료를 포함하고 제2 영역은 유전체 재료를 포함한다. 제1 영역과 제2 영역은 동일한 유전체 재료를 포함할 수 있다. 제1 영역과 제2 영역은 상이한 유전체 재료를 포함할 수 있다. 일부 구현예에서, 제1 영역은 금속을 포함할 수 있고, 제2 영역은 금속을 포함할 수 있다. 제1 영역과 제2 영역은 동일한 금속을 포함할 수 있다. 제1 영역과 제2 영역은 상이한 금속을 포함할 수 있다.
일부 구현예에서, 제2 영역은 실리콘 산화물(SiO2)을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 제2 영역은 저 유전상수 재료를 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 제2 영역은 고 유전상수 재료를 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 제2 영역은 금속 산화물, 질화물, 탄화물, 붕소화물, 또는 이들의 조합을 포함한다. 예를 들어, 제2 영역은 루테늄 산화물, 니오븀 탄화물, 니오븀 붕소화물, 니오븀 산화물, 니켈 산화물, 코발트 산화물, 몰리브덴 산화물, 텅스텐 산화물, 텅스텐 질화 탄탈륨 질화물 또는 티타늄 질화물 중 하나 이상을 포함할 수 있다. 일부 구현예에서, 제2 영역은 알루미늄 산화물을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다.
또한, 제1 영역 및 제2 영역은 상이한 조성의 영역으로 구성될 수 있다. 다시 말해, 제1 영역은 조성이 서로 상이한 영역을 가질 수 있다. 제2 영역은 조성이 서로 상이한 영역을 가질 수 있다. 제1 영역에서 영역의 공통 특징부는, 이들이 제거-향상 재료를 함유한다는 것이다. 제1 영역 및 제2 영역은 달리 유사하거나 동일한 조성을 가질 수 있고, 본 개시에 따른 화학적 차이는 제1 영역 내 또는 그 위에 제거-향상 재료의 존재 시에만 놓일 수 있다.
일부 구현예에서, 본 개시에 따른 제거-향상 재료는 전이 금속을 포함한다. 일부 구현예에서, 본 개시에 따른 제거-향상 재료는 전이 금속으로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 전이 금속은 원소 형태이다. 일부 구현예에서, 전이 금속은 환원 상태이다. 일부 구현예에서, 전이 금속은 산화 상태이다. 일부 구현예에서, 전이 금속은 표면 산화를 포함할 수 있다. 일부 구현예에서, 전이 금속은 4족 내지 6족 전이 금속이다. 일부 구현예에서, 전이 금속은 8족 내지 11족 전이 금속이다. 일부 구현예에서, 전이 금속은 티타늄이다. 일부 구현예에서, 전이 금속은 지르코늄이다. 일부 구현예에서, 전이 금속은 하프늄이다. 일부 구현예에서, 전이 금속은 바나듐이다. 일부 구현예에서, 전이 금속은 니오븀이다. 일부 구현예에서, 전이 금속은 탄탈늄이다. 일부 구현예에서, 전이 금속은 크롬이다. 일부 구현예에서, 전이 금속은 몰리브덴이다. 일부 구현예에서, 전이 금속은 텅스텐이다. 일부 구현예에서, 전이 금속은 망간이다. 일부 구현예에서, 전이 금속은 레늄이다. 일부 구현예에서, 전이 금속은 철이다. 일부 구현예에서, 전이 금속은 루테늄이다. 일부 구현예에서, 전이 금속은 코발트이다. 일부 구현예에서, 전이 금속은 로듐이다. 일부 구현예에서, 전이 금속은 이리듐이다. 일부 구현예에서, 전이 금속은 니켈이다. 일부 구현예에서, 전이 금속은 구리이다. 일부 구현예에서, 전이 금속은 아연이다. 일부 구현예에서, 전이 금속은 팔라듐이다. 일부 구현예에서, 전이 금속은 금이다. 일부 구현예에서, 전이 금속은 백금이다. 일부 구현예에서, 전이 금속은 은이다.
일부 구현예에서, 제거-향상 재료는 귀금속을 포함한다. 일부 구현예에서, 본 개시에 따른 제거-향상 재료는 귀금속으로 필수적으로 구성되거나, 이로 이루어진다. 본 개시에 따른 귀금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 은(Ag), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 및 금(Au)을 포함한다. 일부 구현예에서, 귀금속은 백금계 금속으로부터 선택된다. 본 개시에 따른 백금계 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 및 백금(Pt)을 포함한다.
일부 구현예에서, 제거-향상 재료는 전이금속 산화물을 포함한다. 일부 구현예에서, 제거-향상 재료는 전이금속 산화물로 필수적으로 구성되거나, 이로 이루어진다. 산화물은 위에 열거된 임의의 전이 금속의 산화물일 수 있다. 따라서, 전이 금속 산화물은, 예를 들어 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 바나듐 산화물, 크롬 산화물, 몰리브덴 산화물, 텅스텐 산화물, 망간 산화물, 레늄 산화물, 루테늄 산화물, 코발트 산화물, 로듐 산화물, 니켈 산화물, 팔라듐 산화물, 백금 산화물, 구리 산화물 또는 은 산화물일 수 있다. 전이 금속은 다양한 산화 상태에서 산화물을 형성할 수 있고, 본원에서 사용되는 바와 같이, 용어 산화물은 모든 적절한 산화 상태를 포함한다.
일부 구현예에서, 제거-향상 재료는 알루미늄을 포함한다. 일부 구현예에서, 제거-향상 재료는 알루미늄 산화물, 예컨대 Al2O3을 포함한다.
본 개시에 따른 방법에서, 제1 영역 및 제2 영역을 갖는 기판이 반응 공간에 제공된다. 반응 공간은 가열 스테이션일 수 있다. 즉, 기판은 조건이 제어될 수 있는 공간 내로 유입된다. 가열 스테이션과 같은 반응 공간은 집적 회로를 형성하기 위해 상이한 공정이 수행되는 클러스터 툴의 일부일 수 있다. 일부 구현예에서, 가열 스테이션과 같은 반응 공간은 유동형 반응기, 예컨대 교차 유동 반응기일 수 있다. 일부 구현예에서, 가열 스테이션과 같은 반응 공간은 샤워헤드 반응기일 수 있다. 일부 구현예에서, 가열 스테이션과 같은 반응 공간은 공간 분할형 반응기일 수 있다. 일부 구현예에서, 가열 스테이션과 같은 반응 공간은 단일 웨이퍼 ALD 반응기일 수 있다. 일부 구현예에서, 가열 스테이션과 같은 반응 공간은 고용량 제조 단일 웨이퍼 ALD 반응기일 수 있다. 일부 구현예에서, 상기 반응 공간, 예컨대 가열 스테이션은 다수의 기판을 동시에 제조하기 위한 배치식 반응기 내의 반응 챔버일 수 있다. 명확성을 위해, 본 개시에 따른 탄소 함유, 예컨대 유기물 재료의 선택적인 제거는 임의의 적절한 공간에서 수행될 수 있고, 여기서 기판의 온도 및/또는 다른 조건은 충분한 정확도로 제어할 수 있고, 상기 기판은 예컨대 충분히 높은 온도로 가열되는 것과 같이 처리될 수 있다. 따라서, 가열 스테이션과 같은 반응 공간은, 기판 상에 재료를 증착하기 위한 반응 챔버일 수 있다. 역으로, 본 개시에 따른 가열 스테이션과 같은 반응 공간은, 기상 증착 반응에 적합한 챔버일 필요는 없다. 본 개시의 목적을 위해, 가열 스테이션과 같은 반응 공간은, 예를 들어 로드록 챔버일 수 있다. 본 개시의 목적을 위해, 가열 스테이션과 같은 반응 공간은, 예를 들어 어닐링 퍼니스일 수 있다. 일부 구현예에서, 가열 스테이션과 같은 반응 공간은 배기구를 포함한다. 배기구는, 유기 재료와 같은 탄소 함유 재료의 제거 중에 생성된 재료를 제거하는 데 사용될 수 있다. 일부 구현예에서, 배기구는, 유기 재료와 같은 탄소 함유 재료의 제거 중에 생성된 물질의 축적을 피하거나 감소시킨다. 일부 구현예에서, 본 개시에 따른 가열 스테이션과 같은 반응 공간은, 유기 재료와 같은 탄소 함유 재료의 제거 중에 생성된 재료를 제거하기 위해 펌프에 연결된다.
일부 구현예에서, 제1 영역 및 제2 영역을 포함하는 기판이 가열된다. 가열은 가열 스테이션에서 일어날 수 있다. 일부 구현예에서, 가열은 열 제거 반응을 포함한다. 가열은 제거-향상 재료로 하여금, 제2 영역에 대해 기판의 제1 영역으로부터 유기 재료와 같은 탄소 함유 재료의 제거를 향상시키도록 한다. 일부 구현예에서, 기판을 가열하는 단계는, 제2 영역으로부터 유기 재료와 같은 탄소 함유 재료의 제거 속도보다 더 빠른 속도로, 기판의 제1 영역으로부터 유기 재료와 같은 탄소 함유 재료를 제거시키도록 한다. 일부 구현예에서, 가열은 실질적으로 완전히 제1 영역에 걸쳐 유기 재료와 같은 탄소 함유 재료를 제거시킨다. 일부 구현예에서, 가열은 제1 영역에 걸쳐 완전히 유기 재료와 같은 탄소 함유 재료를 제거시킨다. 실질적으로 완전한 제거는, 가열 후에 제1 영역에 유기 재료와 같은 일부 잔류 탄소 함유 재료가 남을 수 있지만, 잔류 재료가 기판의 추가 처리를 방해하지 않음을 의미한다. 구현예에 따라, 유기 재료와 같은 잔류 탄소 함유 재료는, 기판의 추가 처리를 방해하지 않을 수 있거나, 다음 처리 단계(들) 중에 제거될 수 있다.
일부 구현예에서, 기판은 약 200°C 내지 약 500°C의 온도에서 가열된다. 일부 구현예에서, 기판은 약 200°C 내지 약 400°C, 또는 약 200°C 내지 약 350°C, 또는 약 200°C 내지 약 300°C, 또는 약 200°C 내지 약 250°C의 온도에서 가열된다. 일부 구현예에서, 기판은 약 250°C 내지 약 500°C, 또는 약 300°C 내지 약 500°C, 또는 약 350°C 내지 약 500°C, 또는 약 400°C 내지 약 500°C의 온도에서 가열된다. 일부 구현예에서, 기판은 약 250°C 내지 약 450°C, 또는 약 300°C 내지 약 400°C, 또는 약 350°C 내지 약 400°C의 온도에서 가열된다. 일부 구현예에서, 기판은 약 325°C, 또는 약 375°C의 온도에서 가열된다.
유기 재료와 같은 탄소 함유 재료를 선택적으로 제거하는 시간은, 탄소 함유 재료의 제거 속도 및 탄소 함유 재료의 두께에 따라 달라질 수 있다. 따라서, 가열 지속시간은, 유기 재료와 같은 탄소 함유 재료의 두께 및 제1 영역으로부터의 탄소 함유 재료의 제거 속도에 기초하여 선택될 수 있다. 제거 속도는, 예를 들어 탄소 함유 재료의 조성 및 가열 온도에 따라 달라질 수 있다.
일부 구현예에서, 유기 재료와 같은 탄소 함유 재료의 제거 속도는 1 nm 분-1 내지 9 nm 분-1, 또는 1 nm 분-1 내지 8 nm 분-1, 또는 1 nm 분-1 내지 6 nm 분-1, 또는 1 nm 분-1 내지 5 nm 분-1, 또는 1 nm 분-1 내지 3 nm 분-1일 수 있다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료의 제거 속도는 2 nm 분-1 내지 9 nm 분-1, 또는 3 nm 분-1 내지 9 nm 분-1, 또는 4 nm 분-1 내지 9 nm 분-1, 또는 6 nm 분-1 내지 9 nm 분-1, 또는 3 nm 분-1 내지 6 nm 분-1일 수 있다. 제거 속도는 일부 조건 하에서, 그리고 일부 탄소 함유 재료, 예컨대 유기 재료의 경우에 9 nm 분-1보다 높을 수 있다.
따라서, 10 nm의 층의 경우, 가열 지속시간은, 예를 들어 약 1분 내지 약 15분일 수 있고, 50 nm의 층의 경우, 가열 지속시간은, 예를 들어 약 5분 내지 약 50분일 수 있고, 100 nm의 층의 경우, 가열 지속시간은, 예를 들어 약 10분 내지 약 150분일 수 있다.
일부 구현예에서, 상기 방법은, 예를 들어 기판을 가열하는 것과 같은 처리를 하기 전에, 기판 위에 유기 재료와 같은 탄소 함유 재료를 형성하는 단계를 추가로 포함한다. 유기 재료와 같은 탄소 함유 재료는, 가열을 통해 기판으로부터 유기 재료와 같은 탄소 함유 재료를 선택적으로 제거하기 직전에, 직접 제1 영역 및 제2 영역을 포함한 기판 상에 형성될 수 있다. 대안적으로, 유기 재료와 같은 탄소 함유 재료는, 가열을 통한 유기 재료와 같은 탄소 함유 재료의 선택적 제거에 앞서 기판 상에 또한 형성될 수 있다. 기판 상에 유기 재료와 같은 탄소 함유 재료를 형성하는 것은, 유기 재료와 같은 탄소 함유 재료의 선택적 제거와 같이, 반응 챔버와 같은 동일한 공간에서 수행될 수 있다. 대안적으로, 탄소 함유 재료를 형성하고 탄소 함유 재료를 선택적으로 제거하는 것은, 상이한 공간에서 수행될 수 있다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료를 형성하는 단계 및 탄소 함유 재료를 선택적으로 제거하는 단계는 하나의 클러스터 툴에서 수행될 수 있다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료를 형성하고 탄소 함유 재료를 선택적으로 제거하는 단계는 상이한 툴에서 수행될 수 있다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료는 스핀-코팅, 침지-코팅, 분자층 증착, 화학 기상 증착 또는 원자층 증착에 의해 기판 위에 형성된다.
일부 구현예에서, 유기 층과 같은 탄소 함유 층은 기상 증착 공정에 의해 기판 위에 형성된다. 일부 구현예에서, 탄소 함유 재료를 증착하기 위한 기상 증착 공정은 써멀 공정이다. 일부 구현예에서, 탄소 함유 재료를 증착하기 위한 기상 증착 공정은 플라즈마가 없는 공정이다. 일부 구현예에서, 기상 증착에 의해 형성된 유기 재료와 같은 탄소 함유 재료는, 중합체를 포함한다. 일부 구현예에서, 유기 재료는 폴리아미드 또는 폴리이미드를 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 증착된 중합체의 다른 예시는 다이머, 트리머, 폴리우레탄, 폴리티오우레아, 폴리우레탄, 폴리티오펜, 폴리에스테르, 폴리이민, 다른 고분자 형태 또는 상기 재료의 혼합물을 포함한다.
중합체의 주기적 증착 공정은 높은 성장 속도를 생성할 수 있고, 따라서 유기 재료와 같은 탄소 함유 재료를 증착하는 데 매우 적합하다. 제1 영역 및 제2 영역을 포함한 기판 상에 유기 재료와 같은 탄소 함유 재료를 증착하기 위한 공정은, 기판을 유기 전구체와 같은 제1 탄소 함유 전구체와 접촉시키는 단계, 및 기판을 유기 전구체와 같은 제2 탄소 함유 전구체와 접촉시키는 단계를 포함하는 하나 이상의 증착 사이클을 포함할 수 있다. 제1 및 제2 탄소 함유 전구체는 기상일 수 있다. 즉, 유기 재료와 같은 탄소 함유 재료의 증착은 기상 증착 공정일 수 있다. 기판을 제1 및 제2 탄소 함유 전구체와 접촉시키는 것은, 기판 상에 탄소 함유 재료를 형성한다. 일부 구현예에서, 공정은 원하는 두께의 층이 달성될 때까지 접촉 단계를 반복하는 단계를 추가로 포함할 수 있다. 본 개시를 임의의 특정 이론으로 제한하지 않는다면, 유기 재료와 같은 탄소 함유 재료는, 단지 수 나노미터의 재료만이 기판 상에 증착되는 경우에만 층을 형성할 수 있다. 그러나, 증착이 계속되는 경우에, 탄소 함유 재료는 축적되기 시작하여 기판 상에 더 두꺼운 층을 형성할 수 있다.
유기 재료와 같은 탄소 함유 재료를 증착하기 위한 기상 증착 공정은, 주기적 공정일 수 있다. 일부 구현예에서, 탄소 함유 재료를 증착하기 위한 주기적 기상 증착 공정은, 유기 전구체와 같이 적어도 두 개의 탄소 함유 전구체를 교대 순차적으로 반응 챔버에 공급하는 단계를 포함한다. 탄소 함유 전구체는, 본원에서 탄소 함유 재료를 형성하기 위한 전구체를 의미하며, 상기 용어는 전구체 자체의 구조를 제한하도록 의도되지 않는다.
일부 구현예에서, 유기 재료와 같은 탄소 함유 재료를 증착하기 위한 기상 증착 공정은, ALD 공정이다. 따라서, 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료는, 제1 탄소 함유 전구체 및 제2 탄소 함유 전구체를 반응 챔버 내에 교대 순차적으로 제공함으로써 증착된다. ALD 유형 공정은 전구체 및/또는 반응물의 제어된, 특히 자기 제한 표면 반응을 기초로 한다. 기상 반응은 반응 챔버 내에 교대 순차적으로 전구체를 제공함으로써 방지된다. 예를 들어 전구체 펄스 사이에서 반응 챔버로부터 과량의 전구체 및/또는 전구체 부산물을 제거함으로써 기상 전구체는 반응 챔버 내에서 서로 분리된다. 이는 배기 단계를 통해서 및/또는 비활성 가스 펄스 또는 퍼지에 의해 달성될 수 있다. 일부 구현예에서, 기판은 불활성 가스와 같은 퍼지 가스와 접촉한다. 예를 들어, 기판은 전구체 펄스 사이에 퍼지 가스와 접촉하여 과량의 전구체 및 반응 부산물을 제거할 수 있다. 일부 구현예에서 각각의 반응은 자기 제어적이며, 단일층 성장에 의한 단일층이 달성된다. 이들은 "실제 ALD" 반응으로 지칭될 수 있다. 이러한 일부 구현예에서, 제1 전구체는 자기 제어 방식으로 기판 표면에 흡착될 수 있다. 제2 전구체 또는 반응물, 및 임의의 추가 반응물 또는 전구체는 흡착된 제1 전구체와 차례로 반응하여 기판 상에 타겟 화합물의 단일층까지 형성한다.
일부 구현예에서, 유기 재료와 같은 탄소 함유 재료를 증착하기 위한 기상 증착 공정은, CVD 공정이다. CVD 유형 공정은 일반적으로 둘 이상의 전구체 또는 반응물 사이에 기상 반응을 포함한다. 상기 전구체 또는 반응물은 반응 공간 또는 기판에 동시에 제공되거나, 부분적으로 제공되거나, 완전히 분리된 펄스일 수 있다. 기판 및/또는 반응 공간은 가열되어 기체 전구체 사이의 반응을 촉진할 수 있다. 일부 구현예에서, 원하는 두께를 갖는 재료가 증착될 때까지 전구체가 제공된다. 따라서, CVD 유형 공정은 주기적 공정 또는 비주기적 공정일 수 있다. 일부 구현예에서, 주기적인 CVD 유형 공정은 원하는 두께를 갖는 재료를 증착하기 위한 다수의 사이클과 함께 사용될 수 있다. 주기적인 CVD 유형 공정에 있어서, 전구체는 중첩되지 않거나, 부분적으로 중첩되거나, 완전히 중첩되는 펄스로 반응 챔버에 제공될 수 있다. 명확성을 위해, 유기 재료와 같은 탄소 함유 재료를 선택적으로 제거하기 위해 기판을 가열하는 경우에, 재료는 탄소 함유 재료를 증착하는 것과 동일한 반응 챔버에서 수행되며, 탄소 함유 재료를 증착하기 위한 반응 챔버는 본 개시에 따른 가열 스테이션과 같은 반응 공간이다.
용어 "전구체" 및 "반응물"은 다른 화합물을 생성하는 화학 반응에 참여하는 분자(단일 원소를 포함하는 화합물 또는 분자)를 지칭할 수 있고, 상기 용어는 본 개시에서 상호 교환적으로 사용된다. 전구체는, 전형적으로 문제의 화학 반응으로부터 생성된 화합물 또는 원소에 적어도 부분적으로 혼입되는 부분을 함유한다. 이렇게 생성된 화합물 또는 원소는 기판 상에 증착될 수 있다. 반응물은 상당한 정도로 생성된 화합물 또는 원소 내에 혼입되지 않은 원소 또는 화합물일 수 있다. 그러나, 특정 구현예에서, 반응물은 생성된 화합물 또는 원소에 기여할 수도 있다.
일부 구현예에서, 기판이 제1 탄소 함유 전구체, 예컨대 유기 전구체와 접촉되기 전에, 기판은 유기 전구체와 같은 제2 탄소 함유 전구체와 접촉할 수 있다. 다양한 전구체가 탄소 함유 재료를 증착하기 위해 사용될 수 있다. 예를 들어, 일부 구현예에서, 제1 탄소 함유 전구체는 두 개의 반응기를 갖는 모노머를 포함한다. 일부 구현예에서, 제1 탄소 함유 전구체는 디아민 및/또는 트리아민을 포함한다. 일부 구현예에서, 기판이 다른 상이한 전구체와 접촉하기 전에, 기판은 디아민을 포함한 제1 탄소 함유 전구체와 접촉한다. 일부 구현예에서, 제1 탄소 함유 전구체는 1,6-디암노헥산(DAH)을 포함한다. 일부 구현예에서, 탄소 함유 전구체 중 하나는, 예를 들어 디에틸렌 트리아민, 펜탄 1,3,5 트리아민, 부탄 1,2,4 트리아민, 및 페닐 트리아민이다.
일부 구현예에서, 제2 탄소 함유 전구체는 무수물을 포함한다. 일부 구현예에서, 제2 탄소 함유 전구체는 이무수물을 포함한다. 일부 구현예에서, 제2 탄소 함유 전구체는 피로멜리트산 이무수물(PMDA)을 포함한다. 일부 구현예에서, 제2 반응물 또는 전구체는 또한, 증착 조건 하에서 흡착된 제1 반응물의 종과 반응할 수 있는 유기 반응물과 같은 탄소 함유 반응물이다. 일부 구현예에서, 제2 탄소 함유 전구체는 푸란-2,5-디온(말레산 무수물)을 포함한다. 일부 구현예에서, 제2 탄소 함유 전구체는, 제1 반응물과 반응할 두 개의 반응기를 갖는 모노머를 포함한다.
일부 구현예에서, 기판이 제2 탄소 함유 전구체와 접촉하기 전에, 제1 탄소 함유 전구체와 접촉한다. 따라서, 일부 구현예에서, 기판은 다른 전구체와 접촉하기 전에 디아민과 같은 아민, 예를 들어 1,6-디암노헥산(DAH)과 접촉한다. 그러나, 일부 구현예에서, 기판은 제1 탄소 함유 전구체와 접촉하기 전에 제2 탄소 함유 전구체와 접촉할 수 있다. 따라서, 일부 구현예에서, 기판은 다른 전구체와 접촉되기 전에 푸란-2,5-디온(말레산 무수물)과 같은 무수물이나, 더 구체적으로는 예를 들어 피로멜리트산 이무수물(PMDA)과 같은 이무수물과 접촉된다.
일부 구현예에서, 유기 재료와 같은 탄소 함유 재료의 증착은 유기 전구체와 같은 제1 탄소 함유 전구체와 기판을 접촉시키는 것으로 시작할 수 있고, 다른 구현예에서, 공정은 유기 전구체와 같은 제2 탄소 함유 전구체와 기판을 접촉시키는 것으로 시작할 수 있다.
일부 구현예에서, 유기 층과 같은 탄소 함유 층 특성을 조정하는 데 상이한 반응물이 사용될 수 있다. 예를 들어, 방향성과 건식 식각 저항성이 강화된 보다 단단한 구조를 얻기 위해, 1,6-디아미노헥산 대신에 4,4'-옥시디아닐린 또는 1,4-디아미노벤젠을 사용하여 폴리이미드 재료를 증착할 수 있다.
일부 구현예에서, 유기 전구체와 같은 탄소 함유 전구체는 금속 원자를 함유하지 않는다. 일부 구현예에서, 탄소 함유 전구체는 반금속 원자를 함유하지 않는다. 일부 구현예에서, 탄소 함유 전구체 중 하나는 금속 또는 반금속 원자를 포함한다. 일부 구현예에서, 탄소 함유 전구체는 탄소, 수소 및 다음 원소 중 하나 이상을 포함한다: N, O, S, P 또는 Cl이나 F와 같은 할라이드. 일부 구현예에서, 제1 탄소 함유 전구체는, 예를 들어 아디포일 클로라이드(AC)를 포함할 수 있다.
증착 조건은 선택된 반응물에 따라 달라질 수 있고, 선택에 따라 최적화될 수 있다. 일부 구현예에서, 반응 온도는 약 80°C 내지 약 250°C의 범위로부터 선택될 수 있다. 예를 들어, 유기 재료와 같은 탄소 함유 재료가 폴리이미드를 포함하는 일부 구현예에서, 반응 온도는 약 170°C 내지 약 210°C의 범위로부터 선택될 수 있다. 예를 들어, 유기 재료와 같은 증착된 탄소 함유 재료가 폴리아미드를 포함하는 일부 구현예에서, 반응 온도는 약 80°C 내지 약 150°C의 범위로부터 선택될 수 있다. 유기 재료와 같은 증착된 탄소 함유 재료가 폴리이미드를 포함하는 일부 구현예에서, 반응 온도는 약 160°C, 180°C, 190°C, 200°C, 또는 210°C를 초과할 수 있다. 유기 재료와 같은 탄소 함유 재료가 폴리아미드를 포함하는 일부 구현예에서, 반응 온도는 약 80°C, 90°C, 100°C, 110°C, 120°C, 130°C, 140°C, 또는 150°C를 초과할 수 있다. 일부 구현예에서, 기판은, 유기 재료와 같은 탄소 함유 재료를 증착하는 하나 이상의 증착 사이클 동안에 약 170°C 초과의 온도에서 유지된다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료의 증착 동안에 반응 챔버 압력은 약 1 밀리토르 내지 약 100 토르, 또는 약 1 밀리토르 내지 약 300 토르일 수 있다.
일부 구현예에서, 유기 재료와 같은 탄소 함유 재료는 폴리아미드를 포함한다. 일부 구현예에서, 제1 탄소 함유 전구체는 할로겐을 포함한다. 일부 구현예에서, 제1 탄소 함유 전구체는 아디포일 클로라이드(AC)를 포함한다. 일부 구현예에서, 제2 탄소 함유 전구체는 디아민을 포함한다. 일부 구현예에서, 기판은, 유기 재료와 같은 탄소 함유 재료를 증착하는 하나 이상의 증착 사이클 동안에 약 80°C 초과의 온도에서 유지된다.
일부 구현예에서, 제1 및/또는 제2 억제제 재료 전구체 노출 시간은 약 0.01초 내지 약 60초, 약 0.05초 내지 약 30초, 약 0.1초 내지 약 10초 또는 약 0.2초 내지 약 5초이다. 최적의 노출 기간은 각각의 특정 프로세스에 대해 결정될 수 있다. 배치식 반응기가 사용될 수 있는 일부 구현예에서, 60초보다 긴 노출 시간을 사용할 수 있다.
주기적 증착은, 예를 들어 약 10 내지 약 2,000, 또는 약 100 내지 약 2,000, 또는 약 200 내지 약 2,000, 또는 약 500 내지 약 2,000, 또는 약 1,000 내지 약 2,000회 반복되어, 유기 재료와 같은 적절한 양의 탄소 함유 재료를 증착할 수 있다. 일부 구현예에서, 주기적 증착은, 예를 들어 유기 재료와 같은 탄소 함유 재료의 적절한 양을 증착하기 위해, 예를 들어 약 10 내지 약 50, 또는 약 10 내지 약 100, 또는 약 20 내지 약 500, 또는 약 10 내지 약 500, 또는 약 50 내지 약 1,000회 반복될 수 있다.
그 다음, 유기 전구체와 같은 제1 탄소 함유 전구체(및 임의의 휘발성 반응 부산물)의 과잉은, 기판을 유기 전구체와 같은 제2 탄소 함유 전구체와 접촉하기 전에 기판과의 접촉으로부터 제거될 수 있다. 주기적 증착 공정에서, 그리고 기판의 노출 순서에 따라, 유기 전구체와 같은 제2 탄소 함유 전구체(및 임의의 휘발성 반응 부산물)의 과잉은, 기판을 제1 탄소 함유 전구체와 접촉하기 전에 기판과의 접촉으로부터 제거될 수 있다. 이러한 제거는, 예를 들어 퍼지하거나, 펌프 다운하거나, 기판이 제1 반응물에 노출된 영역 또는 챔버로부터 멀리 기판을 이동시키거나, 이들을 조합함으로써 달성될 수 있다. 일부 구현예에서, 제1 전구체 제거 시간, 예를 들어 퍼지 시간은 약 0.01초 내지 약 60초, 약 0.05초 내지 약 30초, 약 0.1초 내지 약 10초 또는 약 0.2초 내지 약 5초이다. 배치식 반응기가 사용될 수 있는 일부 구현예에서, 60초보다 긴 제거 시간을 사용할 수 있다.
일부 구현예에서, 유기 재료와 같은 탄소 함유 재료 증착은, 제1 영역 및 제2 영역을 포함한 기판 상에 폴리아미드를 증착하는 단계를 포함할 수 있다. 일부 구현예에서, 폴리아미드를 증착하는 단계는 기상 증착 공정을 포함한다. 일부 구현예에서, 폴리아미드를 증착하는 단계는 분자층 증착(MLD) 공정을 포함한다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료를 증착하는 단계는 CVD 공정을 포함한다. 일부 구현예에서, 층을 증착하는 단계는 CVD 공정을 포함한다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료를 증착하는 단계는 ALD 공정을 포함한다. 일부 구현예에서, 층을 증착하는 단계는 ALD 공정을 포함한다.
일부 구현예에서, 유기 재료와 같은 탄소 함유 재료가 증착되어 탄소 함유 재료가 기판을 실질적으로 덮도록 한다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료는 기판을 덮는다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료의 두께는 적어도 0.5 nm이다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료의 두께는 적어도 1 nm이다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료의 두께는 적어도 5 nm이다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료의 두께는 적어도 10 nm이다. 일부 구현예에서, 유기 재료와 같은 탄소 함유 재료의 두께는 적어도 50 nm이다.
일부 구현예에서, 유기 층과 같은 탄소 함유 층은 스핀 코팅에 의해 제1 영역 및 제2 영역을 포함하는 기판 상에 증착된다. 일부 구현예에서, 유기 층과 같은 탄소 함유 층은 침지-코팅에 의해 제1 영역 및 제2 영역을 포함하는 기판 상에 증착된다. 일부 구현예에서, 스핀-코팅에 의해 기판 상에 증착된 유기 층과 같은 탄소 함유 층은 PMMA(폴리(메틸 메타크릴레이트))이다.
일부 구현예에서, 상기 방법은, 상기 기판을 가열한 후에 상기 제2 영역에 대해 상기 제1 영역 위에 타겟 재료를 선택적으로 증착하는 단계를 추가로 포함한다. 이러한 구현예에서, 상기 방법은 제1 영역 및 제2 영역을 포함하는 기판 상에 유기 재료와 같은 탄소 함유 재료를 형성하는 단계를 포함할 수 있다. 대안적으로, 유기 재료와 같은 탄소 함유 재료의 형성은 본 개시에 따른 방법에 없을 수 있다.
타겟 재료는, 기판으로부터 가열을 통해 유기 재료와 같은 탄소 함유 재료를 선택적으로 제거한 직후에 제1 영역 상에 선택적으로 증착될 수 있다. 대안적으로, 가열을 통해 유기 재료와 같은 탄소 함유 재료를 선택적으로 제거한 후에, 타겟 재료는 제1 영역 상에 일정 시간 증착될 수 있다. 제1 영역 상에 타겟 재료를 증착하는 것은 타겟 재료의 선택적 제거와 동일한 공간에서 수행될 수 있다. 따라서, 두 개의 공정은 동일한 반응 챔버에서 일어날 수 있다. 대안적으로, 타겟 재료를 선택적으로 제거하고 타겟 재료를 선택적으로 증착하는 것은 상이한 공간 또는 반응 챔버에서 수행될 수 있다. 일부 구현예에서, 타겟 재료를 선택적으로 제거하고 타겟 재료를 선택적으로 증착하는 것은 하나의 클러스터 툴에서 수행될 수 있다. 일부 구현예에서, 타겟 재료를 선택적으로 제거하고 타겟 재료를 선택적으로 증착하는 것은 상이한 툴에서 수행될 수 있다.
제1 영역 상에 증착된 타겟 재료는, 반도체 소자 제조 기술 분야에 사용되는 임의의 적합한 재료일 수 있다. 따라서, 본 개시에 따른 타겟 재료 층은 다양한 재료를 포함할 수 있다. 일부 구현예에서, 타겟 재료는 유전체 재료를 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 유전체 재료는 저 유전상수 재료를 포함한다. 일부 구현예에서, 유전체 재료는 고 유전상수 재료를 포함한다. 일부 구현예에서, 타겟 재료는 금속 산화물을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 타겟 재료는 (Al2O3과 같은) 알루미늄 산화물을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 타겟 재료는 (ZrO2와 같은) 지르코늄 산화물을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 타겟 재료는 (TiO2와 같은) 티타늄 산화물을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 타겟 재료는 금속 질화물을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 타겟 재료는 티타늄 질화물(예, TiN)을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 타겟 재료는 금속 탄화물을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 타겟 재료는 금속 붕소화물을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다.
일부 구현예에서, 타겟 재료는 실리콘을 포함한다. 일부 구현예에서, 타겟 재료는 (SiO2와 같은) 실리콘 산화물을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 실리콘 함유 타겟 재료는 실질적으로 실리콘 산화물, 예컨대 SiO2만을 포함할 수 있다. 실리콘 함유 재료는, 붕소 도핑된 실리콘 산화물, 인 도핑된 실리콘 산화물, 실리콘, 폴리실리콘, 실리콘 탄화물, 및 실리콘 질화물을 포함할 수 있다.
일부 구현예에서, 타겟 재료는 금속을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 타겟 재료는 금속성 재료를 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 타겟 재료는 금속 원소를 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 타겟 재료는 금속 합금을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 제1 영역이 금속, 금속성 재료 또는 유전체 재료를 포함할 수 있기 때문에, 타겟 재료의 선택적 증착은 금속-온-금속(MoM) 선택적 증착, 유전체-온-금속 선택적 증착(DoM), 금속-온-유전체(MoD) 선택적 증착 또는 유전체-온-유전체 선택적 증착(DoD) 중 임의의 것일 수 있다.
일부 구현예에서, 타겟 재료는 기상 증착 공정에 의해 증착된다. 타겟 재료의 기상 증착 공정은 주기적 공정일 수 있다. 일부 구현예에서, 타겟 재료는 화학 기상 증착 또는 원자층 증착에 의해 제1 영역 상에 증착된다. 일부 구현예에서, 제1 재료 전구체 및 제2 재료 전구체를 반응 챔버 내에 교대 순차적으로 제공함으로써 타겟 재료를 증착한다. 일부 구현예에서, 타겟 재료를 증착하기 위한 기상 증착 공정은 써멀 공정이다. 일부 구현예에서, 타겟 재료를 증착하기 위한 기상 증착 공정은 플라즈마가 없는 공정이다. 전구체 및 증착 조건은 당업자에게 공지된 바와 같이, 문제의 타겟 재료에 따라 광범위하게 변한다.
본 개시에서, 타겟 재료의 증착은 선택적이다. 따라서, 증착된 타겟 재료는 제2 영역에 대해 제1 영역 상에 선택적으로 증착된다. 선택도는 완전하거나 부분적일 수 있다. 선택도는 [(증착 영역 상의 증착)-(억제 재료 상의 증착)]/(증착 영역 상의 증착)에 의해 계산된 백분율로서 주어질 수 있다. 증착은 임의의 다양한 방식으로 측정될 수 있다. 일부 구현예에서, 증착은 증착된 재료의 측정된 두께로서 제공될 수 있다. 일부 구현예에서, 증착은 증착된 재료의 측정된 양으로서 제공될 수 있다.
일부 구현예에서, 선택도는 약 20% 초과, 약 50% 초과, 약 75% 초과, 약 85% 초과, 약 90% 초과, 약 93% 초과, 약 95% 초과, 약 98% 초과, 약 99% 초과하거나 심지어 약 99.5%를 초과한다. 본원에 설명된 구현예에서, 선택도는 증착 지속 시간 또는 두께에 따라 변할 수 있다.
타겟 재료는 층을 형성하기 위해 증착될 수 있다. 타겟 재료는 반도체 소자의 기능성 층일 수 있다. 일부 구현예에서, 증착된 타겟 재료는 희생 층이다. 일부 구현예에서, 증착된 타겟 재료는 식각 정지 층이다. 식각 정지 층은 알루미늄 산화물을 포함할 수 있다.
타겟 재료를 증착한 후, 유기 재료와 같은 탄소 함유 재료는, 실질적으로 완전히 또는 완전히 제거될 수 있다. 대안적으로, 유기 재료와 같은 탄소 함유 재료의 제거 이전에, 추가 층이 타겟 재료 위에 선택적으로 증착될 수 있다. 일부 구현예에서, 유기 재료와 같은 나머지 탄소 함유 재료는 기판 상에 남을 수 있다. 따라서, 유기 재료와 같은 탄소 함유 재료는 최종 소자의 일부를 형성할 수 있다. 또한, 일부 구현예에서, 유기 층과 같은 탄소 함유 층은 나중에 제거될 수 있고, 예를 들어 미리 결정된 추가 처리 단계가 수행될 때까지 제2 영역 상의 보호 층으로서 기능할 수 있다.
일부 구현예에서, 열 또는 화학적 처리와 같은 추가적인 처리가, 이전 진행 공정의 이전, 이후, 또는 그 사이에 수행될 수 있다. 예를 들어, 처리는 표면을 개질할 수 있거나, 공정의 다양한 단계에서 노출된 표면의 일부를 제거할 수 있다. 일부 구현예에서, 기판은 본 개시에 따른 방법의 시작 또는 그 이전에 전처리되거나 세정될 수 있다. 일부 구현예에서, 기판은 본 개시에 따른 방법의 시작 또는 그 이전에 플라즈마 세정 공정을 거칠 수 있다. 일부 구현예에서, 기판 표면은 본 개시에 따른 공정의 시작 또는 이전에 수소 플라즈마, 라디컬, 또는 원자 종에 노출될 수 있다. 일부 구현예에서, 전처리 또는 세정 공정은 주 공정과 동일한 공간에서 수행될 수 있다. 그러나, 일부 구현예에서, 전처리 또는 세정 공정은, 반응 챔버일 수 있는 별도의 공간에서 수행될 수 있다.
일 양태에서, 기판으로부터 유기 재료와 같은 탄소 함유 재료를 선택적으로 제거하도록 구성되고 배열된 시스템이 개시된다. 상기 시스템은 기판을 유지하도록 구성된 가열 스테이션을 포함하되, 상기 기판은 제1 영역 및 제2 영역을 갖고, 상기 제1 및 제2 영역은 유기 재료와 같은 탄소 함유 재료로 덮인다. 시스템은 기판으로부터 유기 재료와 같은 탄소 함유 재료를 제거하기 위해 기판을 가열하도록 구성되고 배열되는 가열 배열체, 및 상기 가열 배열체와 통신하는 제어기를 추가로 포함한다. 제어기는, 시스템으로 하여금 가열 스테이션 내의 기판을 가열시켜 기판으로부터 유기 재료와 같은 탄소 함유 재료를 제거하고, 유기 재료와 같은 탄소 함유 재료의 제1 제거 속도가 제2 영역 상의 유기 재료와 같은 탄소 함유 재료의 제2 제거 속도에 비해 제1 영역 상에서 더 크도록 기판의 가열 동안에 가열 스테이션의 조건을 제어시키도록 프로그래밍된다. 일부 구현예에서, 제어기는, 시스템으로 하여금 본 개시에 따른 방법을 수행시키도록 프로그래밍된다. 일부 구현예에 있어서, 시스템은 기상 증착 어셈블리의 일부이다. 예를 들어, 시스템은 클러스터 툴의 일부일 수 있다. 기상 증착 어셈블리는, 본 개시에 따른 기판 상에 유기 재료와 같은 탄소 함유 재료를 형성하도록 구성되고 배열될 수 있다. 이러한 구현예에서, 기상 증착 어셈블리는, 기판 상에 유기 재료와 같은 탄소 함유 재료를 형성하기 위해, 유기 전구체와 같은 탄소 함유 전구체용 필수 소스 용기 및, 이러한 기상 증착 어셈블리에 존재하는 다른 특징부를 포함할 수 있다. 일부 구현예에서, 가열 스테이션은 로드록 챔버이다. 기판 상에 유기 재료와 같은 탄소 함유 재료를 형성하는 것에 추가적으로 또는 대안적으로, 기상 증착 어셈블리는 본 개시에 따른 기판 상에 타겟 재료를 증착하도록 구성되고 배열될 수 있다. 이러한 구현예에서, 기상 증착 어셈블리는, 기판 상에 타겟 재료를 증착하기 위한 재료 전구체용 필수 소스 용기 및, 이러한 기상 증착 어셈블리에 존재하는 다른 특징부를 포함할 수 있다.
본원에 개시된 구현예는, 유기 막과 같은 탄소 함유 막을 선택적으로 형성하기 위한 선택적 증착에 대한 강력한 대안을 제공한다. 본원에 개시된 탄소 함유 재료의 선택적 제거를 갖는, 유기 막과 같은, 패터닝된 탄소 함유 막을 형성함으로써, 장점이 달성될 수 있다. 예를 들어, 본원에 교시된 바와 같이, 선택적 제거는 블랭킷 증착 기술, 비선택적으로 탄소 함유 막을 형성하는 것, 불완전하게 선택적인 기상 증착, 스핀-온 증착, 침지-코팅 등을 포함하는 다수의 기술에 의해 초기에 형성된 탄소 함유 막에 대한 선택적 형성을 달성할 수 있다. 이는, 다양한 전구체를 사용하여, 그리고 선택적 증착보다 덜 엄격한 조건 하에서, 다양하게 상이한 재료의 유기 막과 같은 탄소 함유 막의 선택적 형성에 대한 문을 연다. 탄소 함유 막 아래에 있는 패터닝된 구조의 영역의 촉매 활성은, 탄소 함유 막의 재료를 제거함으로써 본원에 개시된 원리 및 장점에 따라 패터닝된 탄소 함유 막을 형성하기 위한 선택도를 제공할 수 있다. 유기 재료와 같은 탄소 함유 재료의 선택적 제거는, 탄소 함유 막을 형성하기 전에 구조에 이미 존재하는 각각의 상이한 영역의 상이한 거동을 유리하게 이용할 수 있다.
도 1a는, 일 구현예에 따라 탄소 함유 재료의 선택적 제거를 갖는 유기 막과 같은, 패터닝된 탄소 함유 막을 형성하는 단계를 포함한 방법(100)에 대한 공정 흐름도이다. 특정 응용에서, 방법(100)은 반도체 제조 공정의 일부일 수 있다. 방법(100)은 하나 이상의 반응 공간(즉, 반응 챔버)에서 수행될 수 있다. 방법(100)은, 예를 들어 도 4의 시스템을 사용하여 수행될 수 있다. 방법(100)은 추가 작업을 포함할 수 있다. 방법(100)은 보다 복잡한 공정까지 쉽게 연장될 수 있다.
블록(102)에서, 패터닝된 구조 및 상기 패터닝된 구조 위에 유기 막과 같은 탄소 함유 막을 갖는 기판이 블록(102)에 제공된다. 패터닝된 구조의 예시가 도 2의 A 및 도 3의 A에 나타나 있다. 패터닝된 구조는 제1 영역에서 제1 재료 및 제2 영역에서 제2 재료를 포함한다.
제1 재료는, 후술하는 블록(106)의 조건 하에서 제거제를 활성화시킬 수 있는 촉매 재료를 포함한다. 촉매 재료는 귀금속일 수 있다. 예를 들어, 촉매 재료는 백금일 수 있다. 촉매 재료는 금속 산화물을 포함할 수 있다. 촉매 재료는 그을음 연소 촉매로서 사용되는 산화물과 같은 그을음 연소 촉매를 포함할 수 있다. 산화용 산화물 촉매의 예시는 V2O5, 철 산화물, 코발트 구리 산화물, 몰리브덴 산화물, 텅스텐 산화물 등, 및 기타 혼합 및/또는 도핑된 산화물을 포함한다. 촉매 재료는 CeO2를 포함할 수 있다. 일부 구현예에서, 금속 및 비금속 영역의 패턴은, 예를 들어 전기도금, 무전해 도금, 선택적 증착 등에 의해 금속 위에 촉매 재료를 선택적으로 구비할 수 있다.
제2 재료는 촉매 재료와 화학적으로 상이한 조성을 갖는다. 제2 재료는 촉매 재료보다 제거제에 대해 덜 촉매성일 수 있다. 제2 재료는 비촉매성일 수 있다. 제2 재료는 실리콘을 포함한다. 일부 경우에, 제2 재료는 실리콘 산화물일 수 있다.
제1 영역과 제2 영역은 임의의 적절한 패턴으로서 배열될 수 있다. 예를 들어, 제1 영역과 제2 영역은 교대하는 라인일 수 있고, 하나의 영역은 평면도 등에서 다른 영역을 둘러쌀 수 있다. 패터닝된 구조는 임의의 적절한 기판 상에 제공될 수 있다. 기판은 실리콘 기판과 같은 반도체 기판일 수 있다. 용어 기판은, 형성하기 위해 사용될 수 있는, 또는 그 위에 소자, 회로, 재료 또는 재료층이 형성될 수 있는, 임의의 하부 재료 또는 재료들을 지칭할 수 있다. 기판은 실리콘(예컨대, 단결정 실리콘)과 같은 벌크 재료, 게르마늄과 같은 다른 IV족 재료, 또는 II-VI족 또는 III-V족 반도체 재료와 같은 다른 반도체 재료를 포함할 수 있다. 기판은 벌크 재료 위에 놓이는 하나 이상의 층을 포함할 수 있다. 또한, 기판은, 기판의 층의 적어도 일부 내에 또는 그 위에 형성된 다양한 특징부, 예컨대 오목부, 라인, 상승부 사이의 트렌치 또는 공간, 예컨대 핀 등을 포함한 갭을 포함할 수 있다. 기판은 질화물, 예를 들어 TiN, 산화물, 절연 재료, 유전체 재료, 전도성 재료, 금속, 예컨대 텅스텐, 루테늄, 몰리브덴, 코발트, 알루미늄 또는 구리, 또는 금속성 재료, 결정질 재료, 에피택셜, 헤테로에피택셜, 및/또는 단결정 재료를 포함할 수 있다. 본 개시의 일부 구현예에서, 기판은 실리콘을 포함한다. 일부 구현예에서, 기판은, 유리를 포함하거나, 이로 본질적으로 구성되거나, 또는 이로 이루어진다. 기판은 실리콘 이외에, 전술한 바와 같은 다른 재료를 포함할 수 있다. 다른 재료는 층을 형성할 수 있다. 기판은 패터닝될 수 있다. 패터닝된 기판은 기판의 표면 내로 또는 표면 위로 형성된 반도체 소자 구조를 포함할 수 있는 기판을 포함할 수 있고, 예를 들어 패터닝된 기판은 트랜지스터 및/또는 메모리 요소와 같이 부분적으로 제조된 반도체 소자 구조를 포함할 수 있다.
유기 막과 같은 탄소 함유 막은 상기 패터닝된 구조 위에 있다. 탄소 함유 막은 패터닝된 구조 위에 블랭킷 증착에 의해 형성될 수 있다. 유기 막과 같은 탄소 함유 막은, 패터닝된 구조 위에 부분적으로 선택적 증착에 의해 형성될 수 있다. 유기 막과 같은 탄소 함유 막은 분자층 증착(MLD), 화학 기상 증착(CVD), 스핀 코팅, 침지 코팅, 증발, 스퍼터링, 필터링된 캐소드 아크 증착 방법 등과 같은 임의의 적합한 공정에 의해 형성될 수 있다. 탄소 함유 막은 제1 영역과 제2 영역 모두 위에 형성된다. 일부 구현예에서, 유기 막과 같은 탄소 함유 막은 연속적이고 제1 및 제2 영역 모두를 덮는다. 일부 이러한 구현예에서, 유기 막과 같은 탄소 함유 막은 제1 및 제2 영역 위에 상대적으로 균일한 두께를 갖는 블랭킷 층일 수 있다. 탄소 함유 재료가 제1 영역 및 제2 영역을 실질적으로 완전히 덮는 구현예에서, 탄소 함유 재료로 덮이지 않는 제1 영역 및/또는 제2 영역 상에는 영역이 있을 수 있지만, 덮이지 않은 영역은 본 개시에 따른 방법의 성능을 방해하지 않는다.
탄소 함유 막은, 탄소 함유 막의 재료를 제거하기 위해, 촉매 재료와 같은 하부의 제거 향상 재료에 의해 제거제가 활성화되도록 확산할 수 있는 임의의 적절한 재료를 포함할 수 있다. 일부 구현예에서, 탄소 함유 막은 유기 막이고 중합체를 포함한다. 일부 구현예에서, 증착된 중합체는 폴리이미드이다. 일부 구현예에서, 증착된 중합체는 폴리(메틸 메타크릴레이트)(PMMA)이다. 다른 중합체가 패터닝된 구조 위에 증착될 수 있다. 증착된 고분자의 다른 예시는 폴리아미드, 폴리우레아, 폴리우레탄, 폴리티오우레아, 폴리에스테르, 폴리이민, 다른 고분자 형태 또는 상기 재료의 혼합물을 포함한다. 일례로, 폴리아미드는 2019년 7월 9일에 발행된 미국 특허 제10,343,186호에 설명된 방법에 의해 증착될 수 있으며, 이의 전체 개시는 모든 목적을 위해 참조로서 본원에 포함된다. 예를 들어, DAH 및 PMDA는 약 170°C에서 기판에 교대로 노출될 수 있다. 일부 구현예에서, 탄소 함유 막은 탄소 원소 함유 막이다. 예를 들어, 탄소 원소 함유 막은 적어도 60 원자%, 적어도 80 원자%, 적어도 90 원자%, 적어도 95 원자% 또는 적어도 99 원자%의 탄소를 포함할 수 있다. 탄소 함유 막은 탄소 원소를 포함할 수 있다. 탄소 함유 막은 본질적으로 탄소 원소로 구성될 수 있거나, 이로 이루어질 수 있다. 탄소 함유 막은 비정질 탄소를 포함할 수 있다. 탄소 함유 막은 본질적으로 비정질 탄소로 구성될 수 있거나, 이로 이루어질 수 있다. 탄소 함유 막은 그래파이트 또는 그래파이트 유사 탄소를 포함할 수 있다. 탄소 함유 막은 본질적으로 그래파이트 또는 그래파이트 유사 탄소로 구성될 수 있거나, 이로 이루어질 수 있다. 탄소 함유 막은 다이아몬드 유사 탄소를 포함할 수 있다. 탄소 함유 막은 본질적으로 다이아몬드 유사 탄소로 구성될 수 있거나, 이로 이루어질 수 있다. 본 개시를 임의의 특정 이론으로 제한하지 않으면, 탄소 원소는 작용기가 결여될 수 있고, 따라서 영역 선택적 증착을 위한 양호한 패시베이션 층으로서 작용할 수 있다. 일부 구현예에서, 탄소 원소 함유 재료는 다른 원소에 의해 도핑되어, 예를 들어 그의 반응성에 영향을 미치거나 도펀트를 타겟층 내로 도입할 수 있다. 따라서, 탄소 원소 함유 재료를 포함하는 다양한 탄소 함유 재료는, 본 개시에 따른 방법에 사용될 수 있다.
일부 구현예에서, 탄소 함유 막은 유기 막이고, 처리 공정에 의해 변환되거나 중합될 수 있는 중합체 막에 전구체 재료를 포함한다. 예를 들어, 증착된 유기 막은 폴리아믹산을 포함할 수 있다. 일부 구현예에서, 폴리아믹산은 폴리이미드로 변환된다. 폴리아믹산은, 폴리이미드를 형성하기 위해 고리화되거나 이미드화될 수 있는 흔한 폴리이미드 전구체이다. 폴리아믹산은, 어닐링, 플라즈마(예, 불활성 또는 희귀 가스 사용), 화학 처리(예, 무수물 사용), UV 처리, 및 기타 증착후 처리를 포함하는 다양한 기술에서, 폴리이미드로 변환될 수 있다.
유기 막과 같은 탄소 함유 막은 재료를 포함하고, 제거제로 하여금 유기 막과 같은 탄소 함유 막을 통해 패터닝된 구조로 확산시킬 수 있는 데 적합한 두께를 갖는다. 마이크로전자 제조 공정과 관련된 임의의 두께를 갖는 탄소 함유 막은, 제거제가 탄소 함유 막을 통해 패터닝된 구조로 확산하는 데 적합할 수 있다. 제거는, 탄소 함유 층이 두꺼울수록 더 오래 걸릴 수 있다. 유기 막과 같은 탄소 함유 막은, 예를 들어 약 수 나노미터 내지 약 10 마이크로미터 범위의 두께를 가질 수 있다. 예를 들어, 유기 막과 같은 탄소 함유 막은, 약 0.5 nm 내지 약 1000 nm, 약 1 nm 내지 약 500 nm, 약 2 nm 내지 약 300 nm, 약 2.5 nm 내지 약 200 nm, 약 3 nm 내지 약 100 nm, 또는 약 5 nm 내지 약 50 nm 범위의 두께를 가질 수 있다. 일부 구현예에서, 두께는 약 500 nm 미만, 약 250 nm 미만, 약 100 nm 미만, 약 50 nm 미만, 약 25 nm 미만, 약 15 nm 미만, 약 10 nm 미만, 약 7 nm 미만, 약 5 nm 미만, 약 3 nm 미만, 또는 약 2 nm 미만일 수 있는 반면에, 다른 구현에서 두께는, 약 50 nm 초과, 약 100 nm 초과, 약 200 nm 초과, 약 500 nm 초과, 약 750 nm 초과, 약 1000 nm 초과일 수 있다. 일부 경우에, 유기 막과 같은 탄소 함유 막은 2 μm 초과, 5 μm 초과, 7.5 μm 초과, 또는 10 μm 초과의 두께일 수 있다. 유기 막과 같은 탄소 함유 막은, 예를 들어 PMMA 또는 폴리이미드일 수 있다. 실험에서, 약 40 nm 내지 약 130 nm 범위의 두께를 갖는 중합체를 통한 O2 확산은 중합체 재료를 선택적으로 제거하는 데 잘 작용하였다. 물론, 당업자는 확산 및 촉매 활성화를 허용하는 두께가 선택된 제거제, 유기 막과 같은 탄소 함유 막의 가교 정도 및 밀도, 선택적인 제거 단계의 온도 및 압력 등에 따라 달라질 것임을 이해할 것이다.
일부 구현예에서, 블록(106)에서 유기 막의 재료를 선택적으로 제거하기 위해 유기 막과 같은 탄소 함유 막은 제거제에 노출된다. 일부 구현예에서, 유기 막과 같은 탄소 함유 막은, 탄소 함유 막이 패터닝된 구조 상에 증착됨에 따라 상이한 반응 공간에서 제거제에 노출된다. 일부 다른 응용예에서, 탄소 함유 막은, 탄소 함유 막이 패터닝된 구조 상에 증착되는 것과 동일한 반응 공간에서 제거제에 노출된다.
반응물은 기상 반응물일 수 있다. 반응물은 O2일 수 있다. 반응물은, 중합체 층을 통해 확산되고 촉매 재료에 의해 활성화될 수 있는 다른 적절한 산소 공급원일 수 있다. 촉매 작용 없이는 충분히 반응하지 않고 선택적 유기 재료 제거에 사용될 수 있는, 다른 산소 공급원의 예시는 N2O 및 H2O를 포함한다. 일부 구현예에서, 반응물은 산소를 포함할 수 있으나 금속은 포함할 수 없다. 반응물은 H2일 수 있다. 반응물은, 촉매 재료에 의해 활성화될 수 있는 다른 적절한 수소 공급원일 수 있다. 일부 구현예에서, 반응물은 수소를 포함할 수 있으나 금속을 포함하지 않을 수 있거나, 반응물은 수소 및 산소를 포함할 수 있으나 금속을 포함하지 않을 수 있다. 그러나, 일부 구현예에서, 반응물은 수소 및 As과 같은 반금속을 포함할 수 있으나 Si 또는 Ge을 포함하지 않을 수 있거나, 반응물은 수소 및 P와 같은 비금속을 포함할 수 있다. 반응물은 과산화수소(H2O2)일 수 있다. 반응물은 히드라진(N2H4), 또는 이의 유도체일 수 있다. 예를 들어, 반응물은 NH3, NR3-xHx, PH3, 또는 AsH3을 포함할 수 있다.
유기 막과 같은 탄소 함유 막을 제거제에 노출시키면, 제거제를 탄소 함유 막을 통해 패터닝된 구조로 확산시킬 수 있다. 패터닝된 구조의 화학적으로 상이한 조성물의 상이한 영역은, 제거제와 상이하게 반응한다. 예를 들어, 패터닝된 구조의 하나의 영역은 제거제를 촉매적으로 활성화시켜, 패터닝된 구조의 다른 영역 위의 재료보다 더 빠른 속도로 유기 층과 같은 탄소 함유 층의 재료를 제거시킬 수 있다. 따라서, 블록(106)은, 유기 막과 같은 탄소 함유 막 재료의 전부를 하나의 영역 위에서 제거시키면서 다른 영역 위의 일부 탄소 함유 재료를, 일부 구현예에서는 다른 영역을 덮는 연속층을 남기게 하는 지속 시간 동안에 수행될 수 있어, 탄소 함유 층의 재료의 선택적인 제거를 제공한다. 선택적 제거를 위해 탄소 함유 막을 반응물에 노출시키는 특정 예시에 관한 더 상세한 내용이 본원에 제공된다.
제거 선택도는 [(제1 영역 위의 제거)-(제2 영역 위의 제거)]/(제1 영역 위의 제거)에 의해 계산된 백분율로서 주어질 수 있다. 따라서, 재료가 제2 영역으로부터 제거되지 않는 경우에, 제거는 100% 선택적일 것이다. 제2 영역 위의 제거가 제1 영역 위의 제거의 20%인 경우에, 제거는 80% 선택적일 것이다. 제거는 임의의 다양한 방식으로 측정될 수 있다. 일부 구현예에서, 제거는 제거된 재료의 측정된 두께로써 제공될 수 있다. 일부 구현예에서, 제거는 제거된 재료의 측정된 양으로써 제공될 수 있다. 일부 구현예에서, 제거는 시간 경과에 따른 두께 제거 속도(예, nm/분, Å/초 등)로서 주어질 수 있다.
중합체 재료와 같은 탄소 함유 재료의 제거 속도는 다양한 파라미터, 예컨대 촉매 재료, 구조 유형, 예컨대 중합체 유형 및 두께, 가열 온도 및 분위기뿐만 아니라 어닐링 온도, 및 어닐링 분위기 중 하나 이상에 따라 달라질 수 있다. 일부 구현예에서, 주변 분위기 하에서, 백금은 효율적인 촉매이다. 일례로서, 250°C에서, 4시간의 어닐링 후, 115 nm의 폴리이미드가 0.62 nm/분의 제거 속도로 거의 완전히 제거될 수 있는 반면에, 자연 SiO2 상의 폴리이미드의 제거 속도는 백금보다 약 11배 더 낮다. 다른 예로서, 300°C에서, 약 100 nm의 폴리이미드를 10분 이내에 거의 완전히 제거하였는데, 백금 상에서는 폴리이미드의 제거 속도가 약 8.5 nm/분이고 자연 SiO2 상에서는 폴리이미드의 제거 속도가 약 15배 더 낮았다. 하나의 추가 예로서, PMMA에 대해 200°C에서, 백금 상의 제거 속도는 자연 SiO2 상에서보다 약 9.6 nm/분, 36배 더 크다.
제1 영역에 위의 유기 막과 같은, 탄소 함유 막의 재료의 제거 속도는, 제2 영역 위로부터의 탄소 함유 막의 재료의 제거 속도의 적어도 2배인 것이 일반적으로 바람직하다. 제1 영역 위의 유기 막과 같은 탄소 함유 재료의 제거속도는, 제2 영역 위로부터의 탄소 함유 막 재료의 제거 속도의 약 1.25 내지 약 100, 약 1.5 내지 약 50, 약 2 내지 약 36 또는 약 3 내지 약 25배 범위의 비율로 존재할 수 있다. 일부 다른 구현예에서, 제1 영역 위의 탄소 함유 재료의 제거 속도는, 제2 영역으로부터의 탄소 함유 재료의 제거 속도보다 약 1.25배 이상, 약 1.5배 이상, 약 2배 이상, 약 3배 이상, 약 5배 이상, 약 10배 이상, 약 25배 이상 또는 약 50배 이상의 범위 속도일 수 있다. 상대적인 제거 속도는, 재료가 제1 영역으로부터 완전히 제거되면서 제2 영역에 남아 있도록 충분히 높을 수 있다. 더 빠른 제거는 더 높은 비율을 가질 수 있다.
유기 막과 같은 탄소 함유 막을 제거제에 노출시키는 것은 열 제거 반응을 야기할 수 있다. 열 제거 반응은 어닐링을 포함할 수 있다. 너무 낮은 어닐링 온도는, 유기 막과 같은 탄소 함유 막 재료의 선택적 제거를 방해 및/또는 방지할 수 있는 반면에, 과도한 온도는 촉매 재료가 없는 제2 영역 위에조차도 너무 빠른 제거를 야기할 수 있다. 충분히 높은 어닐링 온도는, 패터닝된 구조의 촉매 재료 위의 탄소 함유 재료의 유리한 선택적 제거를 제공할 수 있다. 열 제거 반응은 약 200°C 이상, 약 500°C 이하, 특히 약 200°C 내지 300°C의 기판 온도에서 발생할 수 있다. 어닐링 온도의 상한은 비촉매성 또는 덜 촉매성인 재료의 영역 위의 중합체 제거에 대해 견딜 수 있는 최대 온도에 기초할 수 있다. 주변 분위기 하에서, PMMA의 경우, 어닐링 온도는 약 200°C 내지 약 250°C의 범위일 수 있다. 주변 분위기 하에서, 폴리이미드의 경우, 어닐링 온도는 약 250°C 내지 약 300°C의 범위일 수 있다. 일부 구현예에서, 상기 온도 범위 내의 더 높은 어닐링 온도가 바람직할 수 있다.
도 1b는, 일 구현예에 따라 유기 재료와 같은 탄소 함유 재료의 선택적 제거를 갖는 유기 막과 같은, 패터닝된 탄소 함유 막을 형성하는 단계를 포함한 방법(110)에 대한 공정 흐름도이다. 특정 응용에서, 방법(110)은 반도체 제조 공정의 일부일 수 있다. 방법(110)은 하나 이상의 반응 공간에서 수행될 수 있다. 방법(110)의 적어도 일부는, 예를 들어 도 4의 시스템을 사용하여 수행될 수 있다. 특히, 유기 재료와 같은 탄소 함유 재료의 선택적 제거는 도 4의 시스템을 사용하여 수행될 수 있다. 특정 응용에 따라, 유기 재료와 같은 탄소 함유 재료의 선택적 제거는 반응 공간에서 수행될 수 있고, 하나 이상의 다른 작업은 하나 이상의 다른 반응 공간에서 수행될 수 있다. 방법(110)은 추가 작업을 포함할 수 있다. 방법(110)의 작동의 일부 또는 전부는 반복될 수 있지만, 반복되는 경우에 각각의 반복에서 예시된 서열 또는 동일한 서열로 수행될 필요는 없다. 방법(110)은 보다 복잡한 공정까지 쉽게 연장될 수 있다.
패터닝된 구조를 그 위에 갖는 기판이 블록(112)에서 수용된다. 패터닝된 구조의 예시가 도 2의 A 및 도 3의 A에 나타나 있다. 패터닝된 구조는, 본원에 개시된 패터닝된 구조의 임의의 적절한 특징부를 포함할 수 있다.
블록(114)에서, 유기 막과 같은 탄소 함유 막은 상기 패터닝된 구조 위에 형성된다. 유기 막과 같은 탄소 함유 막은 본원에 개시된 탄소 함유 막 중 어느 하나일 수 있다. 탄소 함유 막은 본원에 개시된 임의의 적절한 기술에 의해 형성될 수 있다. 블록(114) 이후, 도 1a의 블록(102)에 제공된 구조가 형성될 수 있다.
블록(106)에서 탄소 함유 막 재료를 선택적으로 제거하기 위해, 유기 막과 같은 탄소 함유 막은 제거제에 노출된다.
일부 응용에서, 유기 층과 같은 희망 탄소 함유 층은 제거제가 확산하기에 너무 두꺼울 수 있다. 이러한 응용에서, 유기 층과 같은 탄소 함유 층을 형성하는 단계 및 선택적 제거를 위해 제거제에 탄소 함유 층을 노출시키는 단계는, 교대 순차적으로 수행되어 원하는 탄소 함유 층을 형성할 수 있다. 주기적 공정은, 제거층의 확산이 각 사이클에서 하부 패턴의 촉매 재료에 도달시킬 수 있는 더 얇은 블랭킷 층을 형성하는 것을 허용하는 반면에, 사이클을 반복하는 것은, 유기 재료와 같은 탄소 함유 재료의 두께를 패턴의 비촉매성 재료 상에 축적시킬 수 있다.
블록(118)에서, 유기 막과 같은 탄소 함유 막이 블록(106)에서 제거된 영역 위에, 재료가 증착될 수 있다. 블록(106)에서의 선택적 제거는, 패터닝된 구조의 표면을 노출 상태로 남길 수 있다. 후속하여 증착된 재료는, 패터닝된 구조의 노출 표면 위에 증착될 수 있다. 블록(118)에서의 증착은, 패터닝된 구조의 노출 표면 위에서 발생하고 유기 막과 같은 탄소 함유 막 위에서는 크게 발생하지 않는, 선택적 증착일 수 있다. 증착이 불완전하게 선택적인 범위 내에서, 클린업 등방성 식각은 제2 영역에서 탄소 함유 패시베이션층 위의 임의의 재료를 제거하면서 제1 영역에서 촉매 재료 위에 증착된 재료의 일부를 남길 수 있거나, 희생 패시베이션 재료를 제거하는 것은, 제2 영역에서 임의의 원하지 않는 증착을 언더컷하고 제거할 수 있다. 블록(118)에서의 증착은 금속 증착일 수 있다.
금속 증착 공정은 전구체 노출 전 및/또는 후에 O2와 같은 반응물을 펄스화하는 단계를 포함할 수 있으며, 여기서 반응물을 펄스화하면 금속 재료 상의 유기 재료와 같은 탄소 함유 재료의 촉매성 제거를 초래한다. 따라서, 유기 막을 포함한 탄소 함유 막의 선택적 제거 및 증착은, 단일 챔버 및 공정에서 조합될 수 있고, 교대로 또는 달리 주기적으로 되어 제1 영역에서 유기 막과 같은 탄소 함유 막을 선택적으로 제거하고, 임의의 추가적인 패터닝 단계 없이 제1 영역에서 금속을 선택적으로 증착할 수 있다. 선택적 증착은 금속 재료, 예컨대 금속 원소 선택적 증착 또는 기상 증착에 의한 금속 화합물 증착을 위한 것일 수 있는데, 예를 들어 유기 패시베이션층과 같은 탄소 함유 층 위에 상대적으로 불활성인 둘 이상의 증착 반응물에 대한 교대 노출에 의한 것이다. 다른 구현예에서, 제2 영역 위에 남아있는 유기 막과 같은 탄소 함유 막에 대한 제1 영역 위의 선택적 증착은, 액체 전구체를 기판에 도포할 수 있다.
도 2의 A 내지 도 2의 D는, 도 1a 및/또는 도 1b의 방법 단계에 대응하는 기판 상의 예시적인 구조의 단면도이다.
도 2의 A는 패터닝된 구조(202)를 예시하는 단면도이다. 패터닝된 구조(202)는 기판 위에 바로 있을 수 있다. 대안적으로, 기판과 패터닝된 구조(202) 사이에 하나 이상의 개재 층이 존재할 수 있다. 기판은 반도체 기판일 수 있다. 패터닝된 구조(202)는 제1 영역(204) 및 제2 영역(206)을 포함한다.
제1 영역(204)에서, 패터닝된 구조(202)는 촉매 재료를 포함한다. 촉매 재료는, 방법(100)의 블록(106)에서 제공된 제거제를 활성화시킬 수 있는 임의의 적절한 재료일 수 있다. 촉매 재료는 이전의 처리 작업으로부터 존재하는 재료일 수 있다. 촉매 재료는, 도 1a를 참조하여 논의된 임의의 촉매 재료와 같이, 본원에 개시된 임의의 적절한 촉매 재료일 수 있다. 일부 경우에, 촉매 재료가 이전 처리 작업으로부터 존재한 비촉매 활성 재료에 추가될 수 있다. 예를 들어, 귀금속이 구리 표면 상에 증착될 수 있다. 이러한 증착은 전해 증착, 무전해 증착에 의해, 또는 갈바닉 변위 반응에 의해 수행될 수 있다. 이들 증착 방법은 그 성질상 매우 선택적이며, 무기 유전체(예, SiO2) 또는 반도체(예, Si)와 같은 패터닝된 구조(202)의 제2 영역(206) 상에 증착하는 것을 피할 수 있다.
촉매 표면을 제공하기 위한 예시적인 레시피는 다음을 포함한다: 약 40 nm 내지 약 70 nm 범위의 두께를 갖고 EBE에 의해 제조된 Pt; 400℃에서 1000 사이클의 ALD에 의해 형성된 Ru로서, 각각의 사이클은 0.5초 Ru(Cp)2 노출 후 0.5초 N2 퍼지, 0.2초 공기 노출 후 0.5초 N2 퍼지를 포함하고, 두께가 약 50 nm인 Ru; 및 250℃에서 1500 사이클의 ALD에 의해 형성된 CeO2로서, 각각의 사이클은 1초 Ce(thd)4 노출 후 1.5초 N2 퍼지, 2.5초 O3 노출 후 1.5초 N2 퍼지를 포함하고, 두께가 약 39 nm인 CeO2. 당업자는 조건 및 두께가 전술한 예시로부터 가변될 수 있음을 이해할 것이다.
제2 영역(206)에서, 패터닝된 구조(202)는 제1 영역(204)의 촉매 재료와 화학적으로 상이한 제2 재료를 포함한다. 제2 재료는 방법(100)의 블록(106)에서 제공된 제거제에 대한 촉매 재료보다 덜 촉매성이거나 비촉매성일 수 있다. 제2 재료는 실리콘을 포함할 수 있다. 일부 경우에, 제2 재료는 실리콘 산화물을 포함할 수 있다. 본원에 설명된 실험을 수행하여, 제2 영역(206)에서 실리콘 위의 자연 산화물 상의 반응과 제1 영역(204)에서 Pt, Ru 또는 CeO2와 같은 촉매 재료 상의 반응을 비교하였다.
도 2의 B는 패터닝된 구조 위에 유기 막(208)과 같은 탄소 함유 막을 나타내는 단면도이다. 유기 막(208)은 방법(110)의 블록(114)에서 형성될 수 있다. 도 2의 B는 유기 재료와 같은 탄소 함유 재료의 선택적 제거 전에 반응 공간에 제공될 수 있는, 패터닝된 구조 위의 유기 막과 같은 탄소 함유 막의 예를 나타낸다. 유기 막과 같은 탄소 함유 막은 임의의 적절한 두께를 가질 수 있으며, 이를 통해 방법(100)의 블록(106)에서 제공된 제거제가 확산되어 패터닝된 구조의 제1 영역(204) 내의 촉매 표면에 도달할 수 있다. 유기 막과 같은 탄소 함유 막은, 도 1a를 참조하여 논의된 임의의 유기 막과 같이, 본원에 개시된 임의의 적절한 탄소 함유 막일 수 있다.
도 2의 C는, 탄소 함유 층 재료의 선택적 제거 후에 패터닝된 구조 위에 유기 막(210)과 같이 패터닝된 탄소 함유 막을 나타낸 단면도이다. 유기 막(208)과 같은 탄소 함유 막은, 패터닝된 구조의 제1 영역(204)의 촉매 재료에 의해 촉매적으로 활성화되는, 반응물에 노출될 수 있다. 이는, 도 2의 B에 나타낸 탄소 함유 막(208)으로부터 도 2의 C에 나타낸 패터닝된 탄소 함유 막(210)을 형성할 수 있다. 도 2의 C에 나타낸 바와 같이, 탄소 함유 막의 재료는 제1 영역(204) 위에서 완전히 제거되어, 제1 영역(204)에 노출된 패터닝된 구조의 표면을 남긴다. 일부 구현예에서, 유기 막과 같은, 패터닝된 탄소 함유 막(210)은, 탄소 함유 재료의 선택적 제거 이전에 제2 영역 위에 실질적으로 동일한 두께를 가질 수 있다. 일부 구현예에서, 도 2의 B의 탄소 함유 막(208)의 탄소 함유 재료 중 일부는, 도 2의 C의 제2 영역(206) 위의 패터닝된 탄소 함유 막(210)의 두께가 선택적 제거 이전에 도 2의 B의 탄소 함유 막(208)의 두께보다 작도록, 탄소 함유 재료의 선택적 제거 동안에 제거될 수 있다.
도 2의 D는, 제2 영역(206) 위에 남아있는 탄소 함유 재료(210)에 대해 유기 층과 같은 탄소 함유 층 재료의 선택적 제거 후에 패터닝된 구조의 노출 제1 영역(204) 위에 선택적으로 형성된 재료(212)를 나타내는 단면도이다. 선택적으로 형성된 재료(212)는, 방법(110)의 블록(118)에서 형성될 수 있다. 재료(212)는 금속을 포함할 수 있다. 일례로, 재료(212)는 이리듐을 포함할 수 있다. 재료(212)는 금속 산화물, 금속 질화물, 금속 탄화물 등과 같이 금속을 함유한 화합물일 수 있다. 재료(212)는 금속 이외의 재료일 수 있다. 특정 구현예에서, 재료(212)는, 유기 재료와 같은 탄소 함유 재료의 선택적 제거가 발생하는 것과 동일한 반응 챔버에 증착될 수 있다. 대안적으로, 상이한 반응 챔버가, 탄소 함유 재료의 선택적 제거 및 후속하는 금속 증착을 위해 사용될 수 있다.
도 3의 A 내지 도 3의 C는, 예시적인 패터닝된 구조, 중합체 막, 및 제거제에 대해, 도 1a 및/또는 도 1b의 방법 단계에 대응하는 단면도이다. 본 예시에서, 패터닝된 구조는 백금 및 이산화실리콘의 패터닝된 구조, 폴리이미드 막, 및 제거제로서 O2를 포함한다.
도 3의 A는 패터닝된 구조(302)를 예시하는 단면도이다. 예시된 패턴이 있는 구조는, 제1 영역(304)에서의 백금 및 제2 영역(306)에서의 이산화실리콘을 포함한다.
도 3의 B는 패터닝된 구조 위에 폴리이미드 막(308)을 나타내는 단면도이다. 폴리이미드 막(308)은, 예를 들어 자연 산소 종결된 패터닝 구조(302) 상에 분자층 증착(MLD)에 의해 형성될 수 있다.
유기 재료와 같은 탄소 함유 재료의 선택적 제거에서, O2가 제거제로서 제공된다. O2는 도 3의 C의 폴리이미드 막(308)을 통해 확산된다. 제1 영역(304)의 촉매 표면에서, O2 분자는 반응 공간 조건(예, 블록(106)에서의 기판 온도) 하에서 산소 원자로 해리함으로써 활성화된다. 산소 원자는 폴리이미드 막(308)과 반응하여 폴리이미드 막(308)의 재료를 물 및 탄소 산화물과 같은 작은 분자로 제거시킨다. 이는, 패터닝된 구조의 제1 영역(304) 위의 폴리이미드 막(308) 재료를, 제2 영역(306) 위보다 더 큰 속도로 선택적 제거한다. 선택적 제거는 주변 분위기 하에서 비교적 고온 어닐링을 포함할 수 있다.
도 3의 C는 폴리이미드 막 재료의 선택적 제거 후에 패터닝된 구조 위의 패터닝된 폴리이미드 막(310)을 나타내는 단면도이다. 나타낸 바와 같이, 폴리이미드 재료는 패터닝된 구조의 제1 영역(304) 위에서 제거된다. 제2 영역(306) 위의 폴리이미드 재료의 두께가 약간 감소하는 것은, 선택적 제거로부터 초래될 수 있다. 이러한 약간의 감소는 조밀화, 비활성화된 O2의 더 낮은 연소 속도, 및/또는 제1 영역(304)으로부터 제2 영역(306)으로의 산소 원자의 확산에 기인한 것일 수 있다.
중합체 막의 재료가 선택적으로 제거된 후, 금속 재료의 선택적 증착이 수행될 수 있다. 금속 재료는 귀금속을 포함할 수 있다. 금속 재료는 ALD에 의해 선택적으로 증착될 수 있다. 금속 재료는 임의의 다른 적절한 공정에 의해 증착될 수 있다.
금속 증착은 또한, 금속 표면 상의 O2와 같은 반응물의 촉매성 해리를 포함할 수 있다. 적절하게 선택된 비교적 낮은 온도로, 공정은 원하는 선택적 달성으로 견고할 수 있다. 공지된 O2 기반 금속 증착 공정이 적용될 수 있다. 일례로, Ir(acac)3 및 O2를 전구체로서 225°C에서 사용하여 ALD에 의해 Pt 상에 Ir을 선택적으로 증착할 수 있다. 유기 재료와 같은 탄소 함유 재료의 선택적 제거와 후속 금속 증착으로, 유전체-온-유전체 및 금속-온-금속 증착은 임의의 추가 패터닝 단계 없이 달성될 수 있다.
도 3의 A 내지 도 3의 C는 촉매 활성화를 위한 반응물로서 O2에 관한 것이지만, 다른 제거제가 본원에 개시된 원리 및 장점에 따라 사용될 수 있다. 예를 들어, H2는 촉매 활성화를 위한 제거제로서 사용될 수 있다. 본 예시에서, H2는 유기 막을 통해 확산하고 수소 분해를 위해 수소 원자로 해리되어, 유기 막과 같은 탄소 함유 막 재료를 하부 촉매 재료로부터 탈착하는 더 작은 단편으로 분해할 수 있다.
도 4는, 본원에 개시된 방법의 유기 재료와 같은 탄소 함유 재료의 적어도 선택적인 제거를 수행하도록 배열된 시스템(400)을 나타내는 개략적인 블록도이다. 시스템(400)은 본원에 개시된 방법의 탄소 함유 재료의 적어도 선택적 제거를 수행할 수 있는 장치의 예시적인 예이다. 시스템(400)은 유기 재료와 같은 탄소 함유 재료의 선택적 제거에 의해, 유기 막과 같은 탄소 함유 막을 형성하기 위한 장치이다. 시스템(400)은 또한, 탄소 함유 재료의 선택적 제거 이전에 탄소 함유 막을 형성하고/형성하거나 탄소 함유 재료의 선택적 제거 이후에 금속 재료를 증착하는 것과 같은 다른 기능을 수행할 수 있다. 시스템(400)은 반응기일 수 있다. 나타낸 바와 같이, 시스템(400)은 반응 챔버(들)(410), 제어기(420), 제거제 전달 시스템(430), 및 증착원(440)을 포함한다. 시스템(400)은 나타낸 것보다 많은 요소, 예컨대 로봇, 가열 및 압력 제어 시스템 등, 및/또는 특정 경우에 도시된 요소의 하위 집합을 포함할 수 있다.
각각의 반응 챔버(410)는 반응 공간을 정의한다. 반응 챔버(410)는, 하나 이상의 기판을 유지할 수 있고 본원에 개시된 처리를 위한 환경을 제공할 수 있다. 시스템(400)은, 유기 재료와 같은 탄소 함유 재료의 선택적 제거 및 증착을 수행하기 위해 상이한 반응 챔버(410)를 갖는, 클러스터 툴일 수 있다. 대안적으로, 별도의 시스템이 본원에 개시된 방법의 각각의 작동 및/또는 작동의 하위 그룹을 수행하는 데 사용될 수 있다.
전술한 공정을 수행하기 위해, 시스템(400)은, 시스템으로 하여금 공정의 작동을 수행시키도록 구성된 제어기(420)를 포함한다. 제어기(420)는 제어 시스템으로서 지칭될 수 있다. 본원에서 사용되는 바와 같이, "구성된"은 단순히 기능을 수행할 수 있는 것 대신에 기능을 수행하도록 배열되는 것을 지칭한다. 예를 들어, 제어기(420)는 시스템(400)으로 하여금 본원에 개시된 방법의 작동을 수행하도록 프로그래밍된다. 제어기(420)는 프로세서(422) 및 메모리(424)를 포함할 수 있다. 제어기(420)는 메모리(424)에 저장된 특정 명령어를 포함할 수 있으며, 이는 프로세서(422)에 의해 실행될 때, 본원에 개시된 방법의 일부 또는 전부의 작동을 수행시킨다. 제어기(420)는 본원에 개시된 처리 작동을 제어하기 위해 업계에서 공지된 임의의 적합한 구성 요소를 포함할 수 있다. 범용 컴퓨터는 특정 응용에서의 제어기(420)로서 사용하기 위해 프로그래밍될 수 있다.
제어기(420)는 증착 챔버(410)에 연결된 제거제 전달 시스템(430)을 경유하여 반응물을 증착 챔버(410)로 공급하는 것을 제어하도록 구성될 수 있다. 예를 들어, 제어기(420)는 제거제 전달 시스템(430)의 밸브를 개방 및/또는 폐쇄시켜, 메모리(424)에 저장된 특정 명령어에 따라 반응물을 반응 공간(410)에 제공시킬 수 있다. 따라서, 제어기(420)는, 유기 막과 같은 탄소 함유 막 재료의 선택적 제거를 위한 반응물을 제공할 수 있다.
제어기(420)는, 증착 챔버(410)에 연결된 증착원(440)을 통해 반응 공간(들)(410)의 증착 챔버로 증착 재료를 공급하는 것을 제어하도록 구성될 수 있다. 증착 챔버는 선택적 제거 챔버와 동일한 챔버일 수 있거나, 클러스터 툴에서 상이한 챔버일 수 있다. 예를 들어, 제어기(420)는 밸브를 개방 및/또는 폐쇄시켜, 메모리(424)에 저장된 특정 명령어에 따라 증착 반응물을 반응 공간(410)에 제공시킬 수 있다. 따라서, 제어기(420)는, 유기 막과 같은 탄소 함유 막 재료의 선택적 제거 이후의 증착용 반응물을 제공할 수 있다. 증착원(440)은 본원에서 논의된 임의의 금속 증착과 같은 금속 증착용 전구체를 제공할 수 있다. 선택적 탄소 함유 재료 제거 및 금속 증착 둘 다는 동일한 반응 공간(410)에서 수행될 수 있거나 별도의 반응 챔버에서 수행될 수 있다. 일 구현예에서, 제어기(420)는 제거제 및 증착 반응물로의 노출 사이에서 순환하도록 시스템(400)을 제어할 수 있다.
제어기(420)는 시스템(400)의 다른 작동, 예컨대 다른 작동 파라미터 중에서도 온도, 압력 및 로봇 제어를 제어하도록 구성될 수 있다. 제어기는 본원에 개시된 방법의 임의의 작동 중에 이들 파라미터 중 하나 이상을 제어할 수 있다. 예를 들어, 제어기(420)는 제거제의 존재 하에 기판(들)을 어닐링하기 위한 온도를 제어하여, 유기 재료와 같은 탄소 함유 재료를 선택적으로 제거하도록 프로그래밍될 수 있다.
본원에 개시된 선택적 중합체 제거와 관련된 시험이 수행되었다. 두 개의 별도 기판에 대해 선택적 제거 시험을 수행하였다. 제1 기판은 1.5 나노미터(nm) 두께의 자연 이산화실리콘을 실리콘 상에 포함하였다. 제2 기판은 실리콘 상의 15 nm 두께의 티타늄층 위에 60 nm 두께의 백금층을 포함하였다. 90 nm의 폴리이미드 막을 MLD에 의해 각각의 기판 상에 증착하였다. 폴리이미드 막을 O2에 노출시켰다.
자연 이산화실리콘 및 백금 표면 상의 폴리이미드 막을 170°C 내지 300°C의 상이한 온도에서 주변 분위기 하에 오븐에서 어닐링하였다. 선택적 제거를 위한 산소 촉매의 경우, 주변 공기로부터 어닐링을 위해 산소가 공급될 수 있고, NO 또는 NO2와 같은 산소 화합물의 별도의 공급원, 별도의 투석 산소(O2) 공급원, 또는 전술한 것들의 조합이 공급될 수 있다. 실험 결과는, 패턴 구조의 특정 영역 위에 반응제를 촉매 활성화시킴으로써 폴리이미드와 같은 중합체 재료의 선택적 제거가 달성될 수 있음을 나타낸다. 예를 들어, 약 250°C 및 약 300°C의 어닐링 온도에서 백금 및 이산화실리콘의 패터닝된 구조 위에 폴리이미드의 바람직한 선택도를 달성하였다.
170oC 내지 300oC의 어닐링 온도의 실험 결과에서, 170oC 및 200oC의 어닐링 온도의 경우에 두 기판 모두에 대해 폴리이미드에 대한 두께 감소가 관찰되지 않았다. 250oC의 어닐링 온도의 경우, 백금 상의 폴리이미드를 선택적으로 제거하였다. 250oC에서, 120 nm의 폴리이미드가 4시간의 어닐링 중에 백금으로부터 완전히 제거될 수 있다. 어닐링 온도를 300oC까지 더욱 증가시키면, 제거 속도가 상당히 빠르다. 300oC에서, 85 nm의 폴리이미드가 10분의 어닐링 중에 완전히 제거될 수 있다. 300oC에서, 실리콘 상의 폴리이미드가 서서히 제거되기 시작하는 것으로 관찰되었다.
더 높은 어닐링 온도는 촉매 표면 위에 폴리이미드와 같은 중합체용 중합체 재료의 더 빠른 제거를 달성할 수 있다. 예를 들어, 300°C의 어닐링 온도에서, 백금 위의 폴리이미드의 제거 속도는 250°C의 어닐링 온도에서보다 상당히 더 빨랐다. 600°C 초과와 같은 너무 높은 온도에서, 심지어 이산화실리콘과 같은 비촉매 재료 위의 유기 재료와 같은 탄소 함유 재료는, 공정이 신뢰성 있게 제어될 수 없을 정도로 충분히 높은 속도로 제거될 수 있어서, 탄소 함유 재료의 일부가 제2 영역 위에 남아 있음을 보장할 수 있다.
최소 어닐링 온도에서, 백금과 같은 촉매 재료가 활성화되어 O2를 더 반응성인 산소 원자로 해리시켜 폴리이미드와 같은 중합체 재료를 제거할 수 있다. 예를 들어, 약 200°C 내지 약 250°C의 어닐링 온도는 백금이 O2를 더 많은 반응성 산소 원자로 촉매적으로 해리시켜 폴리이미드를 제거하기 시작하는 지점이어야 한다. 따라서, 일부 구현예에서, 225°C 초과의 어닐링 온도는 200°C에 대해 이점을 가질 수 있고, 250°C 초과의 어닐링 온도는 일부 구현예에서 폴리이미드, 공기/O2 및 Pt 촉매 재료의 경우에 200°C 및/또는 225°C에 대해 이점을 가질 수 있다. 산소 원자는 폴리이미드와 반응하여 CO2 및 H2O와 같은 휘발성 종을 형성할 수 있고, 이에 의해 백금 대 이산화실리콘 상에서 폴리이미드의 선택적 제거를 초래한다.
선택적 중합체 재료 제거는, 증착 온도가 충분히 높아서 O2 또는 다른 적절한 제거제를 촉매적으로 활성화시켜 중합체 막의 재료를 제거할 수 있는 중합체 증착 공정에 포함될 수 있다. 예를 들어, 200oC를 초과하는 증착 온도를 갖는 MLD 공정은 O2 노출 동안에 백금 위의 중합체 재료를 선택적으로 제거할 수 있다. 대안적으로, 중합체 제거 반응 온도는, 제거 반응 온도가 중합체를 증착하기 위한 MLD 공정에 적합하도록, 상이한 촉매를 사용함으로써 감소될 수 있다.
별도의 기판 시험 예와 유사한 선택도를 또한, 패터닝된 백금/이산화실리콘 표면 상에서 입증하였다. 예를 들어, 도트 형상의 백금 영역을 갖는 패터닝된 Pt/SiO2 구조 위의 폴리이미드에 대한 선택도를 입증하였다. 300°C에서 30분 동안 어닐링한 후, 폴리이미드는 백금 위에서 제거되었고 이산화실리콘 위에는 남아 있었다.
촉매 재료로서 CeO2 및 루테늄을 사용해 폴리이미드를 선택적으로 제거하기 위한 유사한 시험을 수행하였다. 시험은, 폴리이미드 제거 반응에 대한 촉매력이 다음 순서로 증가함을 나타낸다: CeO2 < Ru < Pt.
또한, 실리콘 기판 상의 촉매 재료 위의 PMMA, 및 기준 실리콘 위의 PMMA를 갖는 기판에 대해 어닐링 시험을 수행하였다. 이들 시험은, 약 300°C에서 기준 실리콘 상의 PMMA가 실질적으로 연소하기 시작한다는 것을 나타낸다. 따라서, 300°C 미만 또는 275°C 미만의 온도는, PMMA, 공기/O2를 제거제로서, 그리고 Pt, Ru, 및 CeO2로 이루어진 군으로부터 선택되는 촉매 재료의 경우에 이점을 가질 수 있다. PMMA는 테스트에서 폴리이미드보다 제거하기가 더 쉬웠다. 폴리이미드 시험에서처럼, 이들 시험은, PMMA 제거 반응에 대한 촉매력이 다음 순서로 증가함을 나타낸다: CeO2 < Ru < Pt.
본 명세서에 개시된 방법은 촉매 표면 상에서 중합체를 선택적으로 제거하기 위한 효율적인 방법을 나타낸다. 약 200°C 내지 250°C 범위의 어닐링 온도는 특정 구현예에서 촉매 제거에 충분해야 한다. 어닐링 온도는 제거제, 촉매 재료, 중합체 재료, 중합체 두께, 또는 이들의 임의의 적절한 조합에 따라 달라질 수 있다. 다양한 조건을 위해, 어닐링 온도는 다음 범위 중 하나일 수 있다: 약 200°C 내지 300°C, 약 225°C 내지 약 275°C, 또는 약 240°C 내지 약 270°C.
도 5a는 본 개시에 따른 방법(50)의 구현예의 공정 흐름도이다. 방법(50)은 반도체 소자 제조 공정의 일부일 수 있다. 방법(50)은 하나 이상의 반응 공간, 예컨대 가열 스테이션에서 수행될 수 있다. 방법(50)은, 예를 들어 도 7의 시스템을 사용하여 수행될 수 있다. 방법(50)은 도 5에 도시되지 않은 추가 작동을 포함할 수 있고, 방법(50)은 보다 복잡한 공정으로 연장될 수 있다.
블록(51)에서, 제1 영역 및 제2 영역을 포함하고 상기 제1 영역 및 상기 제2 영역이 유기 재료와 같은 탄소 함유 재죠로 덮인 기판이, 가열 스테이션 내에 제공된다. 탄소 함유 재료는 본 개시에서 설명된 임의의 재료일 수 있다. 예를 들어, 탄소 함유 재료는, 환원된 구리를 포함한 제1 영역, 및 실리콘 산화물을 포함한 제2 영역을 갖는 기판 위에, 스핀 코팅된 PMMA와 같은 유기 재료일 수 있다. 탄소 함유 재료는, 구리 산화물을 포함한 제1 영역, 및 실리콘 산화물을 포함한 제2 영역을 갖는 기판 위에 스핀 코팅된 PMMA일 수 있다. 탄소 함유 층의 두께는 가열 전에, 예를 들어 약 120 nm 또는 약 210 nm일 수 있다.
블록(52)에서, 기판은 반응 공간에서 가열되어 제1 영역으로부터 탄소 함유 재료를 제거한다. 가열은, 예를 들어 300°C에서 30분 동안 일어날 수 있다. 실리콘 산화물을 포함한 제2 영역에서의 탄소 함유 재료 제거 속도는, 예를 들어 0.2 nm 분-1 내지 1 nm 분-1일 수 있다. 구리 산화물을 포함한 제1 영역에서의 탄소 함유 재료의 제거 속도는, 예를 들어 약 3 nm 분-1, 약 3.5 nm 분-1, 약 4 nm 분-1 또는 약 5 nm 분-1일 수 있다. 환원된 구리를 포함한 제1 영역에서의 탄소 함유 재료의 제거 속도는, 예를 들어 약 1.5 nm 분-1, 약 2 nm 분-1, 또는 약 2.5 nm 분-1 또는 약 3 nm 분-1일 수 있다. 탄소 함유 층 두께의 감소를 측정한 제거 속도는 가열의 상이한 단계에서 달라질 수 있다. 일부 구현예에서, 제거 속도는 가열 동안에 감소할 수 있다.
블록(52)에서 가열하는 것은 다양한 온도에서 일어날 수 있으며, 이는 탄소 함유 재료의 제거 속도에 영향을 미칠 수 있다. 예를 들어, 탄소 함유 재료는 350°C의 온도에서 0.6 nm 분-1의 속도로 루테늄을 포함한 제1 영역으로부터 제거될 수 있지만, 제거 속도는 400°C 이상에서 약 4 nm 분-1일 수 있다. 다른 예로서, 탄소 함유 재료는 350°C의 온도에서 0.4 nm 분-1의 속도로 구리를 포함한 제1 영역으로부터 제거될 수 있지만, 제거 속도는 400°C 이상에서 약 3.5 nm 분-1일 수 있다. 또 다른 예로서, 탄소 함유 재료는 400°C 미만의 온도에서 2 nm 분-1의 속도로 백금을 포함한 제1 영역으로부터 제거될 수 있지만, 제거 속도는 450°C에서 약 4 nm 분-1일 수 있다. 이들 모든 실시예에서, 실리콘 산화물을 포함한 제2 영역에서의 제거 속도는 적어도 1 nm 분-1, 예를 들어 2.5 nm 분-1 이하이다.
도 5b는 도 5a에 제시된 것과 유사한 공정을 도시하지만, 도 5b의 구현예에서, 상기 방법은 열 처리 전에 제1 영역 및 제2 영역을 포함한 기판 위에 탄소 함유 재료를 형성하는 블록(53)을 포함한다. 블록(53)은 본 개시에 설명된 바와 같이 수행될 수 있다.
도 5c는 도 5a에 제시된 것과 유사한 공정을 도시하지만, 도 5c의 구현예에서, 상기 방법은 열 처리를 통해 제1 영역으로부터 탄소 함유 재료를 제거한 후에 제1 영역 상에 타겟 재료를 증착하는 블록(54)을 포함한다. 블록(54)은 본 개시에 설명된 바와 같이 수행될 수 있다.
도 6의 패널 A 내지 D는, 본 개시의 방법에 따라 처리된 기판(60)의 구현예의 개략적인 단면도를 도시한다. 패널 A는, 제1 영역(61) 및 제2 영역(62)을 포함하는 기판(60)을 예시한다. 제1 영역(61)은 본 개시에 따른 제거-향상 재료를 포함한다. 제거-향상 재료는 탄소 함유 재료(64)의 제거를 향상시킬 수 있는 임의의 적절한 재료일 수 있다. 제거-향상 재료는 이전의 처리 작업으로부터 존재하는 재료일 수 있다. 일부 구현예에서, 제거-향상 재료가 이전 처리 작업으로부터 존재하는 다른 재료에 추가될 수 있다. 제거-향상 재료의 추가는, 예를 들어 전기증착, 무전해 증착에 의해, 또는 갈바닉 변위 반응에 의해 수행될 수 있다. 제거-향상 재료의 추가는 선택적일 수 있다. 따라서, 제1 영역 및 제2 영역은 기판의 소정의 영역에 제거-향상 재료를 선택적으로 추가함으로써 정의될 수 있다.
도 6의 구현예에서, 제1 영역(61) 및 제2 영역(62)은 하부 재료(63) 상에 위치한다. 그러나, 제1 영역(61) 및/또는 제2 영역(62)은 하부 재료(63)에 매립될 수 있다. 제1 및/또는 제2 영역은 하부 재료(63)와 동일한 재료를 포함할 수 있다. 하부 재료(63)는 벌크 재료 또는 이전에 형성된 기능성 층일 수 있다. 벌크 기판과 제1 영역(61) 및/또는 제2 영역(62) 사이에 하나 이상의 추가 하부층이 있을 수 있다. 도 6의 구현예에서, 제1 영역(61) 및 제2 영역(62)이 동일한 레벨에 있는 것으로 도시되어 있다. 이는 단지 예시를 위한 것이며, 표면 중 하나(61, 62)는 다른 표면보다 낮을 수 있다. 또한, 하나 또는 둘 모두의 표면은 리세스, 핀 등과 같은 특징부를 포함할 수 있다.
패널 B에서, 제1 영역(61) 및 제2 영역(62)을 포함한 기판(60) 위에 탄소 함유 재료(64)가 형성되어 있다. 탄소 함유 재료는, 폴리이미드 또는 PMMA와 같이, 본원에 개시된 임의의 재료일 수 있다.
패널 C는, 탄소 함유 재료(64)가 제1 영역(61)으로부터 선택적으로 제거된 후의 기판(60)을 도시한다. 탄소 함유 재료(64)는 제2 영역(62) 상에 남아 있다. 탄소 함유 재료(64)가 패널 B에서와 같이 패널 C에서 동일한 두께를 갖는 것으로 도시되어 있지만, 실제로 나머지 탄소 함유 재료(64)의 두께는 열처리 동안에 감소될 수 있다.
패널 D는, 타겟 재료(65)가 제1 영역(61) 상에 선택적으로 증착된 후의 기판(60)을 도시한다. 탄소 함유 재료(64)는 제2 영역(62) 상에 남아 있다. 타겟 재료(65)는 제2 영역(62) 상의 탄소 함유 재료(64)보다 더 얇은 것으로 도시되어 있다. 그러나, 실제로 두 재료의 상대 두께는 역일 수 있다.
패널 E는, 탄소 함유 재료(64)가 또한 제2 영역(62)으로부터 제거된 후의 기판(60)을 도시한다. 타겟 재료(65)는 제1 영역(61) 상에 남아 있다. 타겟 재료(65)가 패널 D에서와 같이 패널 E에서 동일한 두께를 갖는 것으로 도시되어 있지만, 실제로, 나머지 타겟 재료(65)의 두께는 제2 영역(62)으로부터 탄소 함유 재료(64)을 제거하는 동안에 감소될 수 있다.
본 개시에 따른 방법은, 열 처리 및 후속하는 타겟 재료의 증착의 선택도를 조절하기 위해, 당업계에 공지된 추가 트리밍 또는 조절 절차를 포함할 수 있다. 예를 들어, 플라즈마 식각과 같은 식각 공정이 사용될 수 있다. 추가적으로, 특히 타겟 재료의 선택적 증착 동안에, 선택적 증착은 원하는 수준의 선택도를 확인하기 위한 간헐적인 에치백 단계를 포함할 수 있다.
도 7a는, 본원에 개시된 방법의 탄소 함유 재료의 선택적 제거를 수행하도록 배열된 시스템(70)을 도시하는 개략적인 블록도이다. 시스템(70)은 본원에 개시된 방법의 탄소 함유 재료의 적어도 선택적 제거를 수행할 수 있는 장치의 예시적인 예이다. 시스템(70)은 또한, 탄소 함유 재료의 선택적 제거 이전에 탄소 함유 재료를 형성하고/형성하거나 탄소 함유 재료의 선택적 제거 이후에 타겟 재료를 증착하는 것과 같은 다른 기능을 수행할 수 있다. 나타낸 바와 같이, 시스템(70)은 적어도 하나의 가열 스테이션(71), 가열 배열체(72) 및 제어기(74)를 포함한다. 도 7a의 구현예에서, 시스템은 기판 상에 본 개시에 따른 탄소 함유 층을 형성하기 위한 탄소 함유 전구체를 전달하기 위해, 전구체 전달 라인(751)에 의해 가열 스테이션(71)에 연결된 하나 이상의 선택적인 탄소 함유 전구체 공급원(75)을 포함한다.
가열 스테이션(71)은 본 개시에 따른 하나 이상의 기판을 유지할 수 있고, 본 개시에 따른 탄소 함유 재료를 선택적으로 제거하기 위한 환경을 제공할 수 있다. 가열 스테이션(71)은 대기압을 가질 수 있다. 가열 스테이션(71)은 감압을 가질 수 있다. 따라서, 본 개시에 따른 탄소 함유 재료의 제거는 대기압에서 일어날 수 있다. 본 개시에 따른 탄소 함유 재료의 제거는 대기압 미만의 압력에서 일어날 수 있다. 본 개시에 따른 탄소 함유 재료의 제거는, 약 500 토르 이하의 압력, 또는 약 200 토르 이하의 압력, 또는 약 100 토르 이하의 압력, 또는 약 50 토르 이하의 압력, 또는 약 10 토르 이하의 압력, 또는 약 1 토르 이하의 압력에서 일어날 수 있다. 일부 구현예에서, 본 개시에 따른 탄소 함유 재료의 제거는, 약 500 밀리토르 이하의 압력에서, 또는 약 50 밀리토르 이하의 압력에서 일어날 수 있다. 본 개시에 따른 가열 스테이션은 탄소 함유 재료의 제거로부터 방출된 임의의 물질을 제거하기 위한 배기구(미도시)를 포함할 수 있다. 따라서, 탄소 함유 재료가 기판으로부터 제거되는 경우에, 가열 스테이션은 방출된 재료로부터 퍼지될 수 있다.
가열 스테이션(71) 내의 분위기는 불활성일 수 있다. 일부 구현예에서, 가열 스테이션(71) 내의 분위기는 질소 분자(N2)를 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 가열 스테이션(71) 내의 분위기는 귀가스 중 하나, 예컨대 아르곤을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 기판은 를 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진 분위기에서 가열된다. 일부 구현예에서, 가열 스테이션(71) 내의 분위기는 질소 분자 및 귀가스, 예컨대 아르곤을 포함하거나, 이로 필수적으로 구성되거나, 이로 이루어진다. 일부 구현예에서, 가열 스테이션 내의 분위기는 산소를 함유하지 않는다.
시스템(70)은 다수의 반응 챔버를 갖는 클러스터 툴일 수 있다. 시스템은 하나 이상의 가열 스테이션(71)을 별도로 포함할 수 있다. 대안적으로 또는 추가적으로, 하나 이상의 반응 챔버가 가열 스테이션(71)으로서 사용될 수 있다. 예를 들어, 가열 스테이션(71)이 반응 챔버인 경우에, 이는 기판 상에 탄소 함유 재료를 형성하는 것, 선택적으로 탄소 함유 재료를 제거하는 것, 및 타겟 재료를 증착하는 것에 사용될 수 있다. 대안적으로, 별도의 시스템이 본원에 개시된 방법의 각각의 작동 및/또는 작동의 하위 그룹을 수행하는 데 사용될 수 있다. 또한, 일부 구현예에서, 기판 상에 탄소 함유 재료를 형성하고 기판으로부터 탄소 함유 재료를 선택적으로 제거하는 단계는, 가열 스테이션(71)으로서 기능하는 하나의 반응 챔버에서 일어난다. 일부 구현예에서, 가열 스테이션(71)은 다수의 챔버를 포함하는 클러스터 툴 내의 반응 챔버일 수 있다. 가열 스테이션(71)은 본 개시에 따른 방법만을 수행하도록 구성되고 배열될 수 있다. 대안적으로, 가열 스테이션(71)은 추가 공정 또는 공정들을 수행하도록 구성되고 배열될 수 있다. 가열 스테이션(71)은, 다른 처리 챔버와 기판, 예컨대 실리콘 웨이퍼, 수용 유닛 사이에 위치한 로드록 챔버와 같은 중간 챔버일 수 있다.
시스템(70)은 가열 스테이션(71) 내의 기판을 가열하기 위한 가열 배열체(72)를 포함한다. 가열 배열체(72)의 설계는 시스템 설계에 따라 달라질 수 있다. 예를 들어, 기판을 유지하는 기판 지지부는 가열될 수 있다. 대안적으로 또는 추가적으로, 가열된 가스는 가열 스테이션 내로 비행할 수 있다. 일부 구현예에서, 가열 배열체(72)는 적외선을 통해 기판을 가열하기 위한 수단을 포함한다.
본 개시에 따른 방법을 수행하기 위해, 시스템(70)은, 가열 배열체와 통신하고 상기 시스템으로 하여금 가열 스테이션(71) 내의 기판을 가열시켜 상기 기판으로부터 탄소 함유 재료를 제거하고 제2 영역 상의 탄소 함유 재료의 제2 제거 속도와 비교하여 제1 영역 상에서 탄소 함유 재료의 제1 제거 속도가 더 크도록 기판의 가열 동안에 가열 스테이션(71)의 조건을 제어시키도록 구성되고 배열된, 제어기(74)를 포함한다.
제어기(74)는 제어 시스템으로서 지칭될 수 있다. 예를 들어, 제어기(74)는 시스템(70)으로 하여금 본원에 개시된 방법의 작동을 수행하도록 프로그래밍된다. 제어기(74)는 프로세서 및 메모리(도면에 미도시)를 포함할 수 있다. 제어기(74)는 메모리에 저장된 특정 명령어를 포함할 수 있으며, 이는 프로세서에 의해 실행될 때, 본원에 개시된 방법의 일부 또는 전부의 작동을 수행시킨다. 제어기(74)는 본원에 개시된 처리 작동을 제어하기 위해 업계에서 공지된 임의의 적합한 구성 요소를 포함할 수 있다. 범용 컴퓨터는 특정 응용에서의 제어기(74)로서 사용하기 위해 프로그래밍될 수 있다.
제어기(74)는, 가열 스테이션(71)에 연결된 탄소 함유 전구체 전달 라인(751)을 통해 하나 이상의 탄소 함유 전구체 공급원(75)으로부터 가열 스테이션(71)으로서 작용할 수 있는 반응 챔버로 탄소 함유 전구체의 공급을 제어하도록 구성되고 배열될 수 있다. 예를 들어, 제어기(74)는, 탄소 함유 전구체 공급원(75) 및/또는 탄소 함유 전구체 전달 라인(751)의 밸브를 개방 및/또는 폐쇄시켜, 메모리에 저장된 특정 명령어에 따라 탄소 함유 전구체를 가열 스테이션(71)로 제공하도록 한다. 따라서, 제어기(74)는, 가열 스테이션(71)으로서 기능하는 반응 챔버 내에서 기판 상에 탄소 함유 재료를 형성하기 위한, 탄소 함유 전구체를 제공할 수 있다. 일부 구현예에서, 시스템(70)은 두 개의 탄소 함유 전구체 공급원(75), 및 각각의 탄소 함유 전구체 전달 라인(751)을 포함한다.
제어기(74)는 시스템(70)의 다른 작동, 예컨대 다른 작동 파라미터 중에서도 압력 및 로봇 제어를 제어하도록 구성될 수 있다. 제어기는 본원에 개시된 방법의 임의의 작동 중에 이들 파라미터 중 하나 이상을 제어할 수 있다.
도 7b는, 본원에 개시된 방법의 탄소 함유 재료의 선택적 제거를 수행하도록 배열된 시스템(70)의 다른 구현예를 도시하는 개략적인 블록도이다. 도 7b의 시스템(70)은 도 7a의 구현예와 동일한 요소를 포함하나, 도시된 구현예에서 시스템(70)은 제1 영역으로부터 탄소 함유 재료의 선택적 제거 후 기판의 제1 영역 상에 타겟 재료를 선택적으로 증착하도록 구성되고 배열되는 점은 제외한다. 도시되지는 않았지만, 도 7b의 시스템(70)은 또한, 기판 상에 탄소 함유 재료를 형성하도록 구성될 수 있다. 이러한 구현예는 도 7a에 대해 전술한 바와 같은 관련 특징부를 포함할 수 있다.
도 7b의 구현예에서, 시스템은 재료 전구체 전달 라인(761)에 의해 가열 스테이션(71)에 연결된 하나 이상의 선택적 증착원(76)을 포함한다. 도 7b의 구현예에서, 가열 스테이션(71)은 따라서 반응 챔버이다.
제어기(74)는, 반응 챔버(71)에 연결된 증착원(75)을 통해 반응 챔버(들)(71)로 증착 재료를 공급하는 것을 제어하도록 구성될 수 있다. 반응 챔버는 가열 스테이션과 동일한 공간일 수 있거나 클러스터 툴 내의 상이한 챔버일 수 있다. 예를 들어, 제어기(74)는 밸브를 개방 및/또는 폐쇄시켜, 메모리에 저장된 특정 명령어에 따라 증착 반응물을 반응 챔버에 제공시킬 수 있다. 따라서, 제어기(74)는, 탄소 함유 층 재료의 선택적 제거 이후의 증착용 반응물을 제공할 수 있다. 증착원(75)은 본원에서 논의된 임의의 금속 증착과 같은 금속 증착용 전구체를 제공할 수 있다. 선택적 탄소 함유 제거 및 금속 증착 둘 다는 동일한 반응 챔버(71)에서 수행될 수 있거나 별도의 공간에서 수행될 수 있다. 일 구현예에서, 제어기(74)는 제거제 및 증착 반응물로의 노출 사이에서 순환하도록 시스템(70)을 제어할 수 있다.
시스템(70)은 나타낸 것보다 많은 요소, 예컨대 로봇 및 압력 제어 시스템 등, 및/또는 특정 경우에 도시된 요소의 하위 집합을 포함할 수 있다.
용어 "층", "막" 및 "박막"은 간략화를 위해 본원에서 사용된다. "막", "층", 및 "박막"은 본원에 개시된 방법과 연관해서 증착된 임의의 연속적인 또는 비연속적인 구조 및 재료를 의미한다. 예를 들어, "층", "막" 및 "박막"은 2D 재료, 나노막대, 나노튜브 또는 나노입자 또는 심지어는 단일 부분 또는 전체 분자층 또는 부분 또는 전체 원자층 또는 원자 및/또는 분자 클러스터를 포함할 수 있다. "막", "층", 및 "박막"은 핀홀을 포함하는 재료 또는 층을 포함할 수 있지만 여전히 적어도 부분적으로 연속적일 수 있다. 본원에서 사용되는 바와 같이, 용어 "약"은 이용 가능한 측정 기술의 오차 이내를 의미한다.
당업자는 본 개시의 사상을 벗어나지 않고 다수의 그리고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 설명된 특징부, 구조, 특징부 및 반응물은 임의의 적절한 방식으로 조합될 수 있다. 따라서, 본 개시의 구현예는 단지 예시적인 것이며 본 개시의 범주를 한정하도록 의도된 것이 아니라는 것을 분명히 이해해야 한다. 모든 수정 및 변경은 본 개시의 범주 내에 속하는 것으로 의도된다.
특정 구현예 및 실시예가 논의되었지만, 당업자는 청구범위의 범주가 구체적으로 개시된 구현예 내지 대안적인 구현예 및/또는 용도, 변형물 및 균등물 너머로 연장됨을 이해할 것이다.
본 개시에 따른 특정 구현예
구현예 1: 선택적인 유기 재료의 제거 방법으로서, 상기 방법은, 패터닝된 구조를 위에 갖고 상기 패터닝된 구조의 제1 및 제2 영역 위에 유기 막을 갖는 기판을 반응 공간에 제공하되, 상기 패터닝된 구조는 상기 제1 영역에 촉매 재료를 포함한 제1 재료 및 상기 제2 영역에 상기 촉매 재료와 화학적으로 상이한 조성물의 제2 재료를 포함하는 단계; 및 상기 유기 층을 상기 반응 공간 내의 기상 반응물에 노출시켜, 상기 기상 반응물이 상기 패터닝된 구조의 촉매 재료에 의해 활성화되어 상기 제2 영역 위의 상기 유기 막 재료를 제거하는 속도에 비해 상기 제1 영역 위에서 상기 유기 막 재료를 더 큰 속도로 제거하는 단계를 포함하는, 방법.
구현예 2: 구현예 1에 있어서, 상기 기상 반응물은 산소를 포함한 화합물을 포함하는, 방법.
구현예 3: 구현예 2에 있어서, 상기 기상 반응물은 O2 이고, 상기 노출 단계는 O2를 상기 제1 영역 위의 유기 막을 제거하는 산소 원자로 해리시키는, 방법.
구현예 4: 구현예 1에 있어서, 상기 기상 반응물은 수소를 포함한 화합물을 포함하는, 방법.
구현예 5: 구현예 4에 있어서, 상기 기상 반응물은 H2 이고, 상기 노출 단계는 H2를 수소 분해를 위해 수소 원자로 해리시켜, 상기 제1 영역의 촉매 재료로부터 탈착하는 더 작은 단편으로 상기 유기 막 재료를 분해시키는, 방법.
구현예 6: 구현예 1 내지 5 중 어느 한 예에 있어서, 상기 노출 단계는, 상기 제1 영역 위의 유기 막 재료를, 상기 제2 영역 위의 상기 유기 막 재료의 제거 속도의 약 2 내지 약 36배 범위의 속도로, 제거하는 단계를 포함하는, 방법.
구현예 7: 구현예 1 내지 6 중 어느 한 예에 있어서, 상기 노출 단계는, 상기 기상 반응물을 상기 유기 막을 통해 상기 패터닝된 구조로 확산시키는, 방법.
구현예 8: 구현예 1 내지 7 중 어느 한 예에 있어서, 상기 노출 단계는, 노출 중에 약 200°C 이상, 약 500°C 이하의 기판 온도에서 열 제거 반응을 포함하는, 방법.
구현예 9: 구현예 1 내지 8 중 어느 한 예에 있어서, 상기 노출 단계는, 노출 중에 주변 대기압 하 약 200°C 이상, 약 300°C 이하의 기판 온도에서 열 제거 반응을 포함하는, 방법.
구현예 10: 구현예 1 내지 9 중 어느 한 예에 있어서, 상기 노출 단계는, 상기 제1 영역 위의 유기 막 재료를 완전히 제거하는, 방법.
구현예 11: 구현예 1 내지 10 중 어느 한 예에 있어서, 상기 유기 막은 상기 노출 단계 이전에 상기 제1 및 제2 영역 위의 블랭킷 층인, 방법.
구현예 12: 구현예 1 내지 11 중 어느 한 예에 있어서, 상기 유기 막은 연속적이고 상기 제1 및 제2 영역을 모두 덮는, 방법.
구현예 13: 구현예 1 내지 12 중 어느 한 예에 있어서, 상기 패터닝된 구조 위에 상기 유기 막을 형성하는 단계를 추가로 포함하는, 방법.
구현예 14: 구현예 13에 있어서, 상기 형성 및 노출 단계를 교대 순차적으로 수행하는 단계를 추가로 포함하는 방법.
구현예 15: 구현예 1 내지 14 중 어느 한 예에 있어서, 상기 노출 단계 이후에, 상기 제2 영역이 실질적으로 상기 증착을 갖지 않도록 상기 제1 영역 위에 재료를 선택적으로 증착하는 단계를 추가로 포함하는, 방법.
구현예 16: 구현예 15에 있어서, 상기 재료는 금속을 포함하는, 방법.
구현예 17: 구현예 15에 있어서, 상기 선택적으로 증착하는 단계는, 적어도 두 개의 상이한 반응물에 교대 순차적으로 노출시키는 단계를 포함하는, 방법.
구현예 18: 구현예 15에 있어서, 상기 선택적으로 증착하는 단계는 기상 증착을 포함하는, 방법.
구현예 19: 구현예 1 내지 18 중 어느 한 예에 있어서, 상기 촉매 재료는 귀금속인, 방법.
구현예 20: 구현예 1 내지 19 중 어느 한 예에 있어서, 상기 촉매 재료는 백금인, 방법.
구현예 21: 구현예 1 내지 18 중 어느 하나에 있어서, 상기 촉매 재료는 루테늄인, 방법.
구현예 22: 구현예 1 내지 18 중 어느 하나에 있어서, 상기 촉매 재료는 금속 산화물을 포함하는, 방법.
구현예 23: 구현예 1 내지 18 중 어느 하나에 있어서, 상기 촉매 재료는 그을음 연소 촉매를 포함하는, 방법.
구현예 24: 구현예 1 내지 18 중 어느 하나에 있어서, 상기 촉매 재료는 CeO2인, 방법.
구현예 25: 구현예 1 내지 24 중 어느 한 예에 있어서, 상기 제2 재료는 실리콘을 포함하는, 방법.
구현예 26: 구현예 1 내지 25 중 어느 한 예에 있어서, 상기 제2 재료는 실리콘 산화물인, 방법.
구현예 27: 구현예 1 내지 26 중 어느 한 예에 있어서, 상기 유기 막은 중합체 막인, 방법.
구현예 28: 구현예 1 내지 27 중 어느 한 예에 있어서, 상기 유기 막은 폴리이미드 막인, 방법.
구현예 29: 구현예 1 내지 28 중 어느 한 예에 있어서, 상기 유기 막은 폴리(메틸 메타크릴레이트) 막인, 방법.
구현예 30: 구현예 1 내지 29 중 어느 한 예에 있어서, 상기 기판은 반도체 기판인, 방법.
구현예 31: 유기 재료를 선택적으로 제거하도록 구성된 시스템으로서, 상기 시스템은, 기판을 유지하도록 구성된 반응 챔버(상기 기판은, 그 위에 패터닝된 구조 및 상기 패터닝된 구조의 제1 및 제2 영역 위에 유기 막을 갖고, 상기 패터닝된 구조는 상기 제1 영역에 촉매 재료를 포함한 제1 재료, 및 상기 제2 영역에 상기 촉매 재료와 상이한 제2 재료를 포함함); 상기 유기 막 재료를 화학적으로 제거할 수 있는 제거제를 상기 반응 챔버에 제공하도록 구성된 제거제 전달 시스템; 및 상기 반응물 전달 시스템과 통신하고 상기 시스템으로 하여금, 상기 반응 챔버 내의 반응물에 상기 유기 층을 노출시키는 단계 및 제2 영역에서의 유기 막 재료의 제2 제거 속도와 비교하여 유기 막 재료의 제1 제거 속도가 제1 영역에서 더 크도록 유기 층을 제거제에 노출시키는 동안에 반응 챔버의 조건을 제어하는 단계를 수행하도록 프로그래밍된 제어기를 포함하는, 시스템.
구현예 32: 구현예 31에 있어서, 상기 제어기는, 상기 시스템으로 하여금 구현예 1 내지 31 중 어느 한 예의 방법을 수행시키도록 프로그래밍되는, 시스템.
구현예 33: 기판으로부터 유기 재료를 선택적으로 제거하는 방법으로서, 상기 방법은, 반응 챔버 내에 제1 표면 및 제2 표면을 갖는 기판을 제공하는 단계를 포함하되, 상기 제1 표면 및 상기 제2 표면은 화학적으로 상이하고, 상기 제1 표면 및 상기 제2 표면은 유기 재료로 덮이고, 상기 제1 표면은 제거-향상 재료를 포함하고, 기판을 가열하면 제거-향상 재료로 하여금 상기 제2 표면에 대해 상기 기판의 제1 표면으로부터 유기 재료의 제거를 향상시키는, 방법.
구현예 34: 구현예 33에 있어서, 상기 유기 재료는 중합체를 포함하는, 방법.
구현예 35: 구현예 33에 있어서, 상기 유기 재료는 폴리이미드, 폴리아미드 및 폴리(메틸 메타크릴레이트)로 이루어진 군으로부터 선택되는, 방법.
구현예 36: 구현예 33에 있어서, 상기 제거-향상 재료는 전이금속을 포함하는, 방법.
구현예 37: 구현예 36에 있어서, 상기 제거-향상 재료는 귀금속을 포함하는, 방법.
구현예 38: 구현예 37에 있어서, 상기 귀금속은 백금계 금속으로부터 선택되는, 방법.
구현예 39: 구현예 36에 있어서, 상기 제거-향상 재료는 전이금속 산화물을 포함하는, 방법.
구현예 40: 구현예 33에 있어서, 상기 제2 표면은 유전체 재료를 포함하는, 방법.
구현예 41: 구현예 40에 있어서, 상기 유전체 재료는 실리콘 산화물인, 방법.
구현예 42: 구현예 40에 있어서, 상기 유전체 재료는 고 유전상수 재료인, 방법.
구현예 43: 구현예 40에 있어서, 상기 유전체 재료는 고 유전상수 재료인, 방법.
구현예 44: 구현예 33에 있어서, 상기 제2 표면은 금속을 포함하는, 방법.
구현예 45: 구현예 33에 있어서, 상기 기판을 가열하는 단계는, 상기 제거-향상 재료로 하여금, 상기 제2 표면으로부터의 유기 재료의 제거 속도보다 더 높은 속도로 상기 기판의 제1 표면으로부터 유기 재료를 제거시키는, 방법.
구현예 46: 구현예 33에 있어서, 상기 기판을 가열하는 단계는, 상기 제거-향상 재료로 하여금, 상기 제2 표면에 비해 적어도 약 2배의 속도로 상기 기판의 제1 표면에서 유기 재료의 제거를 향상시키는, 방법.
구현예 47: 구현예 33에 있어서, 상기 기판은 약 200°C 내지 약 500°C의 온도에서 가열되는, 방법.
구현예 48: 구현예 33에 있어서, 상기 가열 단계는 상기 제1 표면 위로부터 상기 유기 재료를 실질적으로 완전히 제거시키는, 방법.
구현예 49: 구현예 33에 있어서, 상기 유기 재료는 실질적으로 연속적이고, 상기 기판을 가열하기 이전에 상기 제1 표면 및 상기 제2 표면 모두를 덮는, 방법.
구현예 50: 구현예 33에 있어서, 상기 방법은, 상기 기판을 가열하여 상기 기판으로부터 유기 재료를 선택적으로 제거하기 이전에 상기 기판 위에 상기 유기 재료를 형성하는 단계를 추가로 포함하는, 방법.
구현예 51: 구현예 50에 있어서, 상기 유기 층은 기상 증착 공정에 의해 상기 기판 위에 형성되는, 방법.
구현예 52: 구현예 51에 있어서, 상기 유기 재료는, 제1 유기 전구체 및 제2 유기 전구체를 반응 챔버 내에 교대 순차적으로 제공함으로써 증착되는, 방법.
구현예 53: 구현예 50에 있어서, 상기 유기 재료는 스핀-코팅, 침지-코팅, 분자층 증착, 화학 기상 증착 또는 원자층 증착에 의해 상기 기판 위에 형성되는, 방법.
구현예 54: 구현예 33에 있어서, 상기 방법은, 상기 기판을 가열한 후에 상기 제2 표면에 대해 상기 제1 표면 위에 타겟 재료를 선택적으로 증착하는 단계를 추가로 포함하는, 방법.
구현예 55: 구현예 54에 있어서, 상기 타겟 재료는 기상 증착 공정에 의해 증착되는, 방법.
구현예 56: 구현예 55에 있어서, 상기 타겟 재료는, 제1 재료 전구체 및 제2 재료 전구체를 상기 반응 챔버 내에 교대 순차적으로 제공함으로써 증착되는, 방법.
구현예 57: 기판으로부터 유기 재료를 선택적으로 제거하도록 구성되고 배열되는 시스템으로서, 상기 시스템은, 기판을 유지하도록 구성된 반응 챔버(상기 기판은 제1 표면 및 제2 표면을 갖고, 상기 제1 및 제2 표면은 유기 재료로 덮임); 상기 기판으로부터 유기 재료를 제거하기 위해 상기 기판을 가열하도록 구성되고 배열되는 가열 배열체; 및 상기 가열 배열체와 통신하고, 상기 시스템으로 하여금 상기 기판을 상기 반응 챔버 내에서 가열하여 상기 기판으로부터 유기 재료를 제거하는 단계 및 제2 표면 상의 유기 재료의 제2 제거 속도에 비해 상기 제1 표면 상에서 상기 유기 재료의 제1 제거 속도가 더 크도록 기판을 가열하는 동안에 상기 반응 챔버의 조건을 제어하는 단계를 수행시키도록 프로그래밍되는 제어기를 포함하는, 시스템.
구현예 58: 구현예 57에 있어서, 상기 시스템은 기상 증착 어셈블리의 일부인, 시스템.
구현예 59: 구현예 58에 있어서, 상기 반응 챔버는 로드록 챔버인, 시스템.
구현예 60: 구현예 57에 있어서, 상기 제어기는, 상기 시스템으로 하여금 구현예 1의 방법을 수행시키도록 프로그래밍되는, 시스템.

Claims (36)

  1. 기판으로부터 탄소 함유 재료를 선택적으로 제거하는 방법으로서, 상기 방법은,
    패터닝된 구조를 위에 갖고 상기 패터닝된 구조의 제1 및 제2 영역 위에 탄소 함유 막을 갖는 기판을 반응 공간에 제공하는 단계로서, 상기 패터닝된 구조는 상기 제1 영역에 제거-향상 재료를 포함한 제1 재료 및 상기 제2 영역에 상기 제거-향상 재료와 화학적으로 상이한 조성물의 제2 재료를 포함하는, 상기 제공하는 단계; 및
    상기 제거-향상 재료로 하여금 상기 제2 영역에 대해 상기 기판의 제1 영역으로부터 탄소 함유 재료의 제거를 향상시키도록 상기 기판을 처리하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 기판은 반도체 기판인, 방법.
  3. 제1항 또는 제2항에 있어서, 상기 기판을 처리하는 단계는, 상기 제거-향상 재료로 하여금, 상기 제2 영역에 비해 적어도 약 2배의 속도로 상기 기판의 상기 제1 영역으로부터 상기 탄소 함유 재료의 제거를 향상시키는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판을 처리하는 단계는 약 200°C 내지 약 500°C의 온도에서 상기 기판을 가열하는 단계를 포함하는, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 처리는 상기 제1 영역 위로부터 상기 탄소-함유 재료를 실질적으로 완전히 제거시키는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 탄소 함유 재료는 중합체를 포함하는, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 탄소 함유 재료는 유기 재료를 포함하는, 방법.
  8. 제7항에 있어서, 상기 유기 재료는 폴리이미드, 폴리아미드 및 폴리(메틸 메타크릴레이트)로 이루어진 군으로부터 선택되는, 방법.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 탄소 함유 재료는 무기 탄소를 포함하는, 방법.
  10. 제9항에 있어서, 상기 무기 탄소는 비정질 탄소를 포함하는, 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 탄소 함유 재료는 실질적으로 연속적이고, 상기 기판을 가열하기 전에 상기 제1 영역과 상기 제2 영역 모두를 덮는, 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 제거-향상 재료는 전이금속을 포함하는, 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 제거-향상 재료는 귀금속을 포함하는, 방법.
  14. 제13항에 있어서, 상기 귀금속은 백금계 금속으로부터 선택되는, 방법.
  15. 제14항에 있어서, 상기 제거-향상 재료는 백금 또는 루테늄을 포함하는, 방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 제거-향상 재료는 금속 산화물을 포함하는, 방법.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 제거-향상 재료는 그을음 연소 촉매를 포함하는, 방법.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 제2 재료는 유전체 재료를 포함하는, 방법.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서, 상기 제2 재료는 실리콘을 포함하는, 방법.
  20. 제19항에 있어서, 상기 제2 재료는 실리콘 산화물을 포함하는, 방법.
  21. 제18항에 있어서, 상기 유전체 재료는 고 유전상수 재료를 포함하는, 방법.
  22. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 제2 재료는 금속을 포함하는, 방법.
  23. 제1항 내지 제22항 중 어느 한 항에 있어서, 상기 기판으로부터 탄소 함유 재료를 선택적으로 제거하기 위해 상기 기판을 처리하는 단계 이전에 상기 패터닝된 구조 위에 상기 탄소 함유 막을 형성하는 단계를 추가로 포함하는, 방법.
  24. 제23항에 있어서, 상기 탄소 함유 막은, 기상 증착 공정, 스핀-코팅, 침지-코팅, 분자층 증착, 화학 기상 증착 및 원자층 증착으로부터 선택된 방법에 의해, 상기 기판 위에 형성되는 방법.
  25. 제1항 내지 제24항 중 어느 한 항에 있어서, 상기 기판을 처리하는 단계 이후에, 상기 제2 영역이 실질적으로 상기 증착이 없도록 상기 제1 영역 위에 타겟 재료를 선택적으로 증착하는 단계를 추가로 포함하는, 방법.
  26. 제25항에 있어서, 상기 선택적으로 증착하는 단계는 기상 증착을 포함하는, 방법.
  27. 제25항 또는 제26항에 있어서, 상기 선택적으로 증착하는 단계는, 적어도 두 개의 상이한 반응물에 교대로 순차적으로 노출시키는 단계를 포함하는, 방법.
  28. 제25항 내지 제27항 중 어느 한 항에 있어서, 상기 타겟 재료는 금속을 포함하는, 방법.
  29. 제1항 내지 제28항 중 어느 한 항에 있어서, 상기 제거-향상 재료는 촉매성 재료인, 방법.
  30. 제1항 내지 제29항 중 어느 한 항에 있어서, 상기 기판을 처리하는 단계는, 상기 탄소 함유 재료를 기상 반응물에 노출시켜 상기 기상 반응물이 상기 촉매 재료에 의해 활성화되어 상기 탄소 함유 막의 재료를 제거하도록 하는 단계를 포함하는, 방법.
  31. 제32항에 있어서, 상기 기상 반응물은 수소 함유 화합물 및 산소 함유 화합물로부터 선택되는, 방법.
  32. 제32항 또는 제33항에 있어서, 상기 기판을 처리하는 단계는, 상기 기상 반응물을 상기 탄소 함유 막을 통해 상기 패터닝된 구조로 확산시키는, 방법.
  33. 선택적인 유기 재료의 제거 방법으로서, 상기 방법은,
    패터닝된 구조를 위에 갖고 상기 패터닝된 구조의 제1 및 제2 영역 위에 유기 막을 갖는 기판을 반응 공간에 제공하는 단계로서, 상기 패터닝된 구조는 상기 제1 영역에 촉매 재료를 포함한 제1 재료 및 상기 제2 영역에 상기 촉매 재료와 화학적으로 상이한 조성물의 제2 재료를 포함하는, 상기 제공하는 단계; 및
    상기 제2 영역 위로부터 상기 유기 막의 재료의 제거 속도에 비해 상기 제1 영역 위에서 더 큰 속도로 상기 유기 막의 재료를 제거하기 위해, 기상 반응물이 상기 패터닝된 구조의 상기 촉매 재료에 의해 활성화되도록, 상기 반응 공간 내의 상기 기상 반응물에 상기 유기 막을 노출시키는 단계를 포함하는, 방법.
  34. 기판으로부터 유기 재료를 선택적으로 제거하는 방법으로서, 상기 방법은,
    패터닝된 구조를 위에 갖고 상기 패터닝된 구조의 제1 및 제2 영역 위에 제거 가능한 막을 갖는 기판을 반응 공간에 제공하는 단계로서, 상기 패터닝된 구조는 상기 제1 영역에 제거-향상 재료를 포함한 제1 재료 및 상기 제2 영역에 상기 제거-향상 재료와 화학적으로 상이한 조성물의 제2 재료를 포함하는, 상기 제공하는 단계; 및
    상기 제거-향상 재료로 하여금 상기 제2 영역에 대해 상기 기판의 상기 제1 영역으로부터 유기 재료의 제거를 향상시키도록 상기 기판을 가열하는 단계를 포함하는, 방법.
  35. 유기 재료를 선택적으로 제거하도록 구성된 시스템으로서, 상기 시스템은,
    기판을 유지하도록 구성된 반응 챔버로서, 상기 기판은 그 위에 패터닝된 구조 및 상기 패터닝된 구조의 제1 및 제2 영역 위에 유기 막을 갖고, 상기 패터닝된 구조는 상기 제1 영역에 촉매 재료를 포함한 제1 재료 및 상기 제2 영역에 상기 촉매 재료와 상이한 제2 재료를 포함하는, 상기 반응 챔버;
    상기 유기 막의 재료를 화학적으로 제거할 수 있는 제거제를 상기 반응 챔버에 제공하도록 구성된 제거제 전달 시스템; 및
    상기 반응물 전달 시스템과 통신하고 상기 시스템으로 하여금,
    상기 반응 챔버 내의 반응물에 상기 유기 막을 노출시키는 단계; 및
    상기 제2 영역에서의 상기 유기 막의 재료의 제2 제거 속도와 비교하여 상기 유기 막의 재료의 제1 제거 속도가 상기 제1 영역에서 더 크도록 상기 유기 막을 상기 제거제에 노출시키는 동안에 상기 반응 챔버의 조건들을 제어하는 단계를 수행하도록 프로그래밍된 제어기를 포함하는, 시스템.
  36. 제35항에 있어서, 상기 제어기는, 상기 시스템으로 하여금 제1항 내지 제34항 중 어느 한 항의 방법을 수행시키도록 프로그래밍되는, 시스템.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11972940B2 (en) * 2022-04-18 2024-04-30 Applied Materials, Inc. Area selective carbon-based film deposition
US20230369064A1 (en) * 2022-05-12 2023-11-16 Tokyo Electron Limited Pre-etch treatment for metal etch

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10343186B2 (en) 2015-10-09 2019-07-09 Asm Ip Holding B.V. Vapor phase deposition of organic films
US11081342B2 (en) 2016-05-05 2021-08-03 Asm Ip Holding B.V. Selective deposition using hydrophobic precursors
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US11430656B2 (en) 2016-11-29 2022-08-30 Asm Ip Holding B.V. Deposition of oxide thin films
KR102410571B1 (ko) 2016-12-09 2022-06-22 에이에스엠 아이피 홀딩 비.브이. 열적 원자층 식각 공정
US10283319B2 (en) 2016-12-22 2019-05-07 Asm Ip Holding B.V. Atomic layer etching processes
JP7169072B2 (ja) 2017-02-14 2022-11-10 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
JP7071661B2 (ja) * 2017-06-21 2022-05-19 Jsr株式会社 カバー膜形成方法
US10937645B2 (en) 2017-07-14 2021-03-02 Asm Ip Holding B.V. Methods for preparing self-assembled monolayers
US10900120B2 (en) 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
JP7146690B2 (ja) 2018-05-02 2022-10-04 エーエスエム アイピー ホールディング ビー．ブイ． 堆積および除去を使用した選択的層形成
US11574813B2 (en) 2019-12-10 2023-02-07 Asm Ip Holding B.V. Atomic layer etching

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