KR20210154086A - 포토닉 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20210154086A
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첸-후아 유
싱-구오 시아
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은, 제1 포토닉 패키지를 형성하는 단계를 포함하고, 제1 포토닉 패키지를 형성하는 단계는, 제1 도파관을 형성하도록 실리콘층을 패터닝하는 단계 - 실리콘층은 산화물층 상에 있고, 산화물층은 기판 상에 있음 -; 기판으로 연장되는 비아들을 형성하는 단계; 제1 도파관 및 비아들 위에 제1 재분배(redistribution) 구조체를 형성하는 단계 - 제1 재분배 구조체는 비아들에 전기적으로 연결됨 -; 제1 재분배 구조체에 제1 반도체 디바이스를 연결하는 단계; 제1 리세스를 형성하도록 기판의 제1 부분을 제거하는 단계 - 제1 리세스는 산화물층을 노출시킴 -; 및 제1 유전체 영역을 형성하도록 제1 유전체 물질로 제1 리세스를 충전하는 단계를 포함한다.

Description

포토닉 반도체 디바이스 및 그 제조 방법 {PHOTONIC SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
본 출원은, 2020년 6월 10일에 출원된 미국의 가출원 번호 제63/037,061호 및 2020년 8월 5일에 출원된 미국의 가출원 번호 제63/061,363호의 우선권을 주장하는 바이며, 이 미국 출원은 그 전체가 참고로 본 명세서에 포함된다.
전기적 시그널링 및 처리(processing)는 신호 전송 및 처리를 위한 하나의 기술이다. 광학(optical) 시그널링 및 처리는, 특히 신호 전송을 위한 광섬유(optical fiber) 관련 응용예들의 사용으로 인해 최근 몇 년 동안 점점 더 많은 응용예에서 사용되었다.
광학 시그널링 및 프로세싱은, 완전히 발달한(full-fledged) 응용예를 제공하도록 전기적 시그널링 및 프로세싱과 일반적으로 결합된다. 예를 들어, 광섬유는 장거리 신호 전송에 사용될 수 있으며, 전기 신호는 단거리 신호 전송뿐만 아니라 처리 및 제어에도 사용될 수 있다. 따라서, 광신호와 전기 신호의 처리뿐만 아니라, 광신호와 전기 신호 간의 변환을 위해 광학 컴포넌트와 전기 컴포넌트를 통합하는 디바이스가 형성된다. 따라서, 패키지는 광학 디바이스를 포함하는 광학(포토닉) 다이 및 전자 디바이스를 포함하는 전자 다이를 모두 포함할 수 있다.
방법은, 제1 포토닉 패키지를 형성하는 단계를 포함하고, 제1 포토닉 패키지를 형성하는 단계는, 제1 도파관을 형성하도록 실리콘층을 패터닝하는 단계 - 실리콘층은 산화물층 상에 있고, 산화물층은 기판 상에 있음 -; 기판으로 연장되는 비아들을 형성하는 단계; 제1 도파관 및 비아들 위에 제1 재분배(redistribution) 구조체를 형성하는 단계 - 제1 재분배 구조체는 비아들에 전기적으로 연결됨 -; 제1 재분배 구조체에 제1 반도체 디바이스를 연결하는 단계; 제1 리세스를 형성하도록 기판의 제1 부분을 제거하는 단계 - 제1 리세스는 산화물층을 노출시킴 -; 및 제1 유전체 영역을 형성하도록 제1 유전체 물질로 제1 리세스를 충전하는 단계를 포함한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처들은 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 14는, 일부 실시예에 따라 포토닉 패키지를 형성하는 중간 단계의 단면도를 도시한다.
도 15는 일부 실시예에 따른 포토닉 시스템의 단면도를 도시한다.
도 16은 일부 실시예에 따라 포토닉 패키지를 형성하는 중간 단계의 단면도를 도시한다.
도 17은 일부 실시예에 따른 포토닉 시스템의 단면도를 도시한다.
도 18 내지 23은 일부 실시예에 따라 포토닉 패키지를 형성하는 중간 단계의 단면도를 도시한다.
도 24는 일부 실시예에 따른 포토닉 시스템의 단면도를 도시한다.
도 25는 일부 실시예에 따라 포토닉 패키지를 형성하는 중간 단계의 단면도를 도시한다.
도 26은 일부 실시예에 따른 포토닉 시스템의 단면도를 도시한다.
도 27 내지 42는 일부 실시예에 따라 포토닉 패키지를 형성하는 중간 단계의 단면도를 도시한다.
도 43은 일부 실시예에 따른 포토닉 시스템의 단면도를 도시한다.
도 44는 일부 실시예에 따른 포토닉 구조체의 단면도를 도시한다.
도 45 내지 50은 일부 실시예에 따라 포토닉 시스템을 형성하는 중간 단계의 단면도를 도시한다.
도 51은 일부 실시예에 따른 포토닉 시스템의 단면도를 도시한다.
도 52 내지 55는 일부 실시예에 따라 포토닉 시스템을 형성하는 중간 단계의 단면도를 도시한다.
도 56은 일부 실시예에 따른 포토닉 패키지의 단면도를 도시한다.
도 57 내지 63은 일부 실시예에 따라 포토닉 시스템을 형성하는 중간 단계의 단면도를 도시한다.
도 64는 일부 실시예에 따른 포토닉 시스템의 단면도를 도시한다.
도 65 내지 67은 일부 실시예에 따라 도파관(waveguide) 구조체를 형성하는 중간 단계의 단면도를 도시한다.
도 68 내지 74는 일부 실시예에 따라 포토닉 시스템을 형성하는 중간 단계의 단면도를 도시한다.
도 75는 일부 실시예에 따른 포토닉 시스템의 단면도를 도시한다.
아래의 개시는 본 개시의 다양한 피처(feature)들을 구현하기 위한 많은 다양한 실시예들 또는 일례를 제공한다. 본 개시를 간단히 하도록, 컴포넌트 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처(feature) 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉부하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예들 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처들과 다른 요소(들) 또는 피처들(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
본 개시에서, 패키지의 다양한 양태 및 그 형성이 설명된다. 일부 실시예에 따라, 광학 디바이스 및 전기 디바이스를 모두 포함하는 3차원(3D, three-dimensional) 패키지 및 이를 형성하는 방법이 제공된다. 특히, 도파관(waveguide)을 포함하는 포토닉 패키지는 기판 상에 형성되고, 기판의 일부는 실리콘 산화물과 같은 유전체 물질로 대체된다. 일부 실시예에서, 기판의 일부를 유전체 물질로 대체하는 것은 도파관에 커플링되는 에지-실장(edge-mounted) 광섬유로부터의 손실을 줄일 수 있다. 일부 실시예에서, 유전체 물질은 도파관에 형성된 격자 커플러(grating coupler)와의 광통신(optical communication)을 허용한다. 기판의 일부를 유전체 물질로 교체하는 것은 열적 이점(thermal benefit) 또한 제공할 수 있다. 일부 실시예에서, 포토닉 시스템은 포토닉 상호 연결 구조체에 부착된 여러 포토닉 패키지를 포함할 수 있으며, 포토닉 패키지는 포토닉 상호 연결 구조체에 형성된 도파관 세트에 광학적으로 커플링된다. 이러한 방식으로, 포토닉 패키지는 포토닉 상호 연결 구조체의 도파관에 의해 전송된 광신호를 사용하여 통신할 수 있다. 이러한 방식으로 포토닉 패키지 및 광통신을 사용하면, 광 손실을 줄이고 효율을 향상하며 포토닉 시스템의 고속 통신을 향상할 수 있다. 일부 실시예에 따라, 패키지를 형성하는 중간 단계가 예시된다. 일부 실시예의 일부 변형예가 논의된다. 다양한 도면 및 예시적인 실시예에 걸쳐, 유사한 참조 번호가 유사한 구성 요소를 지정하도록 사용된다.
도 1 내지 도 14는 일부 실시예에 따라 포토닉 패키지(100)(도 14 참조)를 형성하는 중간 단계의 단면도를 도시한다. 일부 실시예에서, 포토닉 패키지(100)는 포토닉 시스템에서 광신호와 전기 신호 사이의 입력/출력(I/O, input/output) 인터페이스로서 작용한다. 예를 들어, 하나 이상의 포토닉 패키지(100)는 포토닉 시스템(200)(도 15 참조) 등과 같은 포토닉 시스템 또는 다른 포토닉 시스템에서 사용될 수 있다.
먼저 도 1을 참조하면, 일부 실시예에 따라 매립 산화물(BOX, Buried Oxide) 기판(102)이 제공된다. BOX 기판(102)은 기판(102C) 위에 형성된 산화물층(102B) 및 산화물층(102B) 위에 형성된 실리콘층(102A)을 포함한다. 기판(102C)은 예를 들어 유리, 세라믹, 유전체, 반도체 등과 같은 물질 또는 이들의 조합일 수 있다. 일부 실시예에서, 기판(102C)은 벌크 반도체 등과 같은 반도체 기판일 수 있으며, 이는 (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(102C)은 실리콘 웨이퍼(예를 들어, 12인치 실리콘 웨이퍼)와 같은 웨이퍼일 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(102C)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 산화물층(102B)은 예를 들어 실리콘 산화물 등일 수 있다. 일부 실시예에서, 산화물층(102B)은 약 0.5 μm 내지 약 4 μm의 두께를 가질 수 있다. 일부 실시예에서, 실리콘층(102A)은 약 0.1 μm 내지 약 1.5 μm의 두께를 가질 수 있다. BOX 기판(102)은 전측(front side) 또는 전면(front surface)(예를 들어, 도 1에서 위쪽을 향하는 측) 및 후측 또는 후면(예를 들어, 도 1에서 아래쪽을 향하는 측)을 갖는 것으로 지칭될 수 있다.
도 2에서, 일부 실시예에 따라, 실리콘층(102A)은 도파관(104), 포토닉 컴포넌트(106) 및/또는 커플러(coupler)(107)를 위한 실리콘 영역을 형성하도록 패터닝된다. 실리콘층(102A)은 적절한 포토 리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 예를 들어, 일부 실시예에서, 하드 마스크층(예를 들어, 질화물층 또는 다른 유전체 물질, 도 2에 미도시)이 실리콘층(102A) 위에 형성되고 패터닝될 수 있다. 하드 마스크층의 패턴은 건식 에칭 및/또는 습식 에칭 기술과 같은 하나 이상의 에칭 기술을 사용하여 실리콘층(102A)에 전사될 수 있다(transferred). 예를 들어, 실리콘층(102A)은 도파관(104)을 정의하는 리세스를 형성하도록 에칭될 수 있고, 나머지 리세싱되지 않은 부분의 측벽은 도파관(104)의 측벽을 정의한다. 일부 실시예에서, 실리콘층(102A)을 패터닝하도록 하나 이상의 포토 리소그래피 및 에칭 시퀀스가 사용될 수 있다. 하나의 도파관(104) 또는 다수의 도파관(104)이 실리콘층(102A)으로부터 패터닝될 수 있다. 다수의 도파관(104)이 형성되는 경우, 다수의 도파관(104)은 별개의 개별 도파관들(104)이거나 단일 연속 구조체로 연결될 수 있다. 일부 실시예에서, 도파관들(104) 중 하나 이상은 연속 루프를 형성한다. 도파관들(104), 포토닉 컴포넌트들(106) 또는 커플러들(107)의 다른 구성 또는 배열도 가능하다. 일부 경우에, 도파관(104), 포토닉 컴포넌트(106) 및 커플러(107)는 집합적으로 "포토닉층"으로 지칭될 수 있다.
포토닉 컴포넌트(106)는 도파관(104)과 통합될 수 있고, 실리콘 도파관(104)과 함께 형성될 수 있다. 포토닉 컴포넌트(106)는 도파관(104) 내의 광신호와 상호 작용하도록 도파관(104)에 광학적으로 커플링될 수 있다. 포토닉 컴포넌트(106)는 예를 들어 광 검출기(photodetector) 및/또는 변조기(modulator)를 포함할 수 있다. 예를 들어, 광 검출기는, 도파관(104) 내의 광신호를 검출하고 광신호에 대응하는 전기 신호를 생성하도록 도파관(104)에 광학적으로 커플링될 수 있다. 변조기는, 도파관(104) 내에서 광전력(optical power)을 변조함으로써 전기 신호를 수신하고 도파관(104) 내에서 대응하는 광신호를 생성하도록 도파관(104)에 광학적으로 커플링될 수 있다. 이러한 방식으로, 포토닉 컴포넌트(106)는 도파관(104)으로의 그리고 그로부터의 광신호의 입/출력(I/O)을 용이하게 한다. 다른 실시예에서, 포토닉 컴포넌트는, 레이저 다이오드, 광신호 스플리터, 또는 다른 유형의 포토닉 구조체 또는 디바이스와 같은 다른 능동 또는 수동 컴포넌트를 포함할 수 있다. 예를 들어, 광전력은, 외부 광원에 커플링된 광섬유(150)(도 16a-b 참조)에 의해 도파관(104)에 제공될 수 있거나, 광전력은, 레이저 다이오드(도면에 미도시)와 같은, 포토닉 패키지(100) 내의 포토닉 컴포넌트에 의해 생성될 수 있다.
일부 실시예에서, 광 검출기는, 예를 들어 도파관(104)의 영역을 부분적으로 에칭하고, 에칭된 영역의 나머지 실리콘 상에 에피택시 물질을 성장시킴으로써 형성될 수 있다. 도파관(104)은 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 에칭될 수 있다. 에피택시 물질은 예를 들어 게르마늄(Ge)과 같은 반도체 물질을 포함할 수 있으며, 이는 도핑되거나 도핑되지 않을 수 있다. 일부 실시예에서, 광 검출기의 형성 단계의 일부로서 에칭된 영역의 실리콘 내에 도펀트를 도입하도록 주입 공정이 수행될 수 있다. 에칭된 영역의 실리콘은 p-형 도펀트, n-형 도펀트 또는 이들의 조합으로 도핑될 수 있다. 일부 실시예에서, 변조기는, 예를 들어 도파관(104)의 영역을 부분적으로 에칭한 다음 에칭된 영역의 나머지 실리콘 내에 적절한 도펀트를 주입함으로써 형성될 수 있다. 도파관(104)은 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 에칭될 수 있다. 일부 실시예에서, 광 검출기를 위해 사용되는 에칭된 영역 및 변조기를 위해 사용되는 에칭된 영역은 동일한 포토 리소그래피 또는 에칭 단계 중 하나 이상을 사용하여 형성될 수 있다. 에칭된 영역의 실리콘은 p-형 도펀트, n-형 도펀트 또는 이들의 조합으로 도핑될 수 있다. 일부 실시예에서, 광 검출기를 위해 사용되는 에칭된 영역 및 변조기를 위해 사용되는 에칭된 영역은 동일한 주입 단계의 하나 이상을 사용하여 주입될 수 있다.
일부 실시예에서, 하나 이상의 커플러(107)는 도파관(104)과 통합될 수 있고, 도파관(104)과 함께 형성될 수 있다. 에지 커플러(106D)는 도파관(104)과 연속적일 수 있고, 도파관(104) 또는 다른 포토닉 컴포넌트(106)과 동일한 처리 단계에서 형성될 수 있다. 커플러(107)는, 광신호 및/또는 광전력이, 도파관(104)과, 광섬유(150) 또는 다른 포토닉 시스템의 도파관과 같은 포토닉 컴포넌트 사이에서 전달되도록 하는 포토닉 구조체이다. 커플러(107)는 도 2에 도시된 바와 같이 하나 이상의 에지 커플러를 포함할 수 있다. 에지 커플러는, 광신호 및/또는 광전력이, 도파관(104)과, 포토닉 패키지(100)의 측벽 근처에 "에지-실장된" 포토닉 컴포넌트 사이에서 전달되도록 한다. 도 15는 에지 커플러를 포함하는 커플러(107)가 포토닉 패키지(100)와 광섬유(150) 사이에서 광신호를 커플링하는데 사용되는 실시예를 도시하며, 아래에서 더 상세히 설명된다.
일부 실시예에서, 커플러(107)는, 광신호 및/또는 광전력이, 도파관(104)과, 포토닉 패키지(100) 위에 수직으로 실장된 포토닉 컴포넌트 사이에서 전달되도록 허용하는 격자 커플러를 포함한다. 도 63은, 격자 커플러(1107C)가 광섬유(150C)와 도파관(1106) 사이의 광전력을 커플링하도록 사용되는 실시예를 도시한다. 도 63은 아래에서 더 상세히 설명된다. 포토닉 패키지(100)는 일부 실시예에서 단일 커플러(107), 다중 커플러(107), 또는 다중 유형의 커플러(107)를 포함할 수 있다. 커플러(107)는 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 커플러(107)는, 도파관(104) 및/또는 포토닉 컴포넌트(106)와 동일한 포토 리소그래피 또는 에칭 단계를 사용하여 형성된다. 다른 실시예에서, 커플러(107)는 도파관(104) 및/또는 포토닉 컴포넌트(106)가 형성된 후에 형성된다. 일부 실시예에서, 본 명세서에 설명된 포토닉 패키지(100) 또는 다른 포토닉 패키지는 도 56의 실시예에서 더 상세히 도시되고 설명되는 하나 이상의 반사기(reflector)(109)를 포함할 수 있다.
도 3에서, 일부 실시예에 따라, 유전체층(108)이 BOX 기판(102)의 전측 상에 형성되어 포토닉 라우팅 구조체(110)를 형성한다. 유전체층(108)은, 도파관(104), 포토닉 컴포넌트(106), 커플러(107) 및 산화물층(102B) 위에 형성된다. 유전체층(108)은 실리콘 산화물, 실리콘 질화물, 이들의 조합 등의 하나 이상의 층으로 형성될 수 있고, CVD, PVD, 원자층 증착(ALD, Atomic Layer Deposition), 스핀-온-유전체 공정 등, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 유전체층(108)은, 고밀도 플라즈마 화학 기상 증착(HDP-CVD, High Density Plasma Chemical Vapor Deposition), 유동성 CVD(FCVD, Flowable CVD)(예를 들어, 원격 플라즈마 시스템에서 CVD-기반 물질 퇴적 후 산화물과 같은 다른 물질로 변환시키도록 사후 경화(power curing)함) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용되는 공정에 의해 형성된 다른 유전체 물질이 사용될 수 있다. 일부 실시예에서, 유전체층(108)은 CMP 공정, 연삭 공정 등과 같은 평탄화 공정을 사용하여 평탄화된다. 일부 실시예에서, 유전체층(108)은, 약 50 nm 내지 약 500 nm의 산화물층(102B) 위에 두께를 갖도록 형성될 수 있거나, 또는 약 10 nm 내지 약 200 nm의 도파관(104) 위에 두께를 갖도록 형성될 수 있다. 일부 경우에, 더 얇은 유전체층(108)은, 격자 커플러를 포함하는 커플러(107)와 수직으로 실장된 포토닉 컴포넌트 사이의 보다 효율적인 광학 커플링을 허용할 수 있다. 도 63 및 64는, 격자 커플러를 포함하는 커플러(107)가, 포토닉 패키지(1101)와, 수직으로 실장된 광섬유(150) 사이에 광신호를 커플링하는 데 사용되는 실시예를 도시하며, 아래에서 더 자세히 설명한다.
도파관(104)의 물질과 유전체층(108)의 물질의 굴절률 차이로 인해, 도파관(104)은 내부 반사율이 높고, 이로 인해 빛의 파장과 각각의 물질의 굴절률에 따라 빛이 도파관(104) 내에 실질적으로 국한된다(confined). 일 실시예에서, 도파관(104)의 물질의 굴절률은 유전체층(108)의 물질의 굴절률보다 높다. 예를 들어, 도파관(104)은 실리콘을 포함할 수 있고, 유전체층(108)은 실리콘 산화물 및/또는 또는 실리콘 질화물을 포함할 수 있다.
도 4에서, 일부 실시예에 따라, 개구부(111)가 기판(102C) 내로 연장하여 형성된다. 개구부(111)는 유전체층(108) 및 산화물층(102B)을 통해 연장하여 형성되고, 기판(102C) 내로 부분적으로 연장될 수 있다. 개구부(111)는, 포토 레지스트를 형성 및 패터닝한 다음 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 에칭 공정을 수행하는 것과 같은 허용 가능한 포토 리소그래피 및 에칭 기술에 의해 형성될 수 있다. 에칭 공정은, 예를 들어 건식 에칭 공정 및/또는 습식 에칭 공정을 포함할 수 있다.
도 5에서, 일부 실시예에 따라, 전도성 물질이 개구부(111)에 형성되어 비아(112)를 형성한다. 일부 실시예에서, 확산 장벽층, 접착층 등과 같은 라이너(미도시)는 TaN, Ta, TiN, Ti, CoW 등으로 개구부(111)에 형성될 수 있으며, ALD 등과 같은 적절한 퇴적 공정을 사용하여 형성된다. 그런 다음, 일부 실시예에서, 구리 또는 구리 합금을 포함할 수 있는 시드층(seed layer)(미도시)이 개구부(111)에 퇴적될 수 있다. 비아(112)의 전도성 물질은 예를 들어 ECP 또는 무전해 도금(electro-less plating)을 사용하여 개구부(111)에 형성된다. 전도성 물질은 예를 들어 구리, 은, 금, 텅스텐, 코발트, 알루미늄 또는 이들의 합금과 같은 금속 또는 금속 합금을 포함할 수 있다. 비아(112) 및 유전체층(108)의 상단 표면의 높이가 같도록(level), 평탄화 공정(예를 들어, CMP 공정 또는 연삭 공정)이, 유전체층(108)의 상단 표면을 따라 과잉 전도성 물질을 제거하도록 수행될 수 있다.
도 5는, 또한, 유전체층(108)을 통해 연장되고 포토닉 컴포넌트(106)에 전기적으로 연결되는 접촉부(113)의 형성을 도시한다. 접촉부(113)는, 전력 또는 전기 신호가 포토닉 컴포넌트(106)로 전송되고, 전기 신호가 포토닉 컴포넌트(106)으로부터 전송되도록 한다. 이러한 방식으로, 포토닉 컴포넌트(106)는, (예를 들어, 전자 다이(122, 도 9 참조)로부터의) 전기 신호를 도파관(104)에 의해 전송된 광신호로 변환하고/하거나 도파관(104)으로부터의 광신호를 (예를 들어, 전자 다이(122)에 의해 수신될 수 있는) 전기 신호로 변환할 수 있다. 접촉부(113)는 비아(112)의 형성 전 또는 후에 형성될 수 있고, 접촉부(113)의 형성 및 비아(112)의 형성은 전도성 물질의 퇴적 및/또는 평탄화와 같은 일부 단계를 공유할 수 있다. 일부 실시예에서, 접촉부는 다마신 공정, 예를 들어 단일 다마신, 이중 다마신 등으로 형성될 수 있다. 예를 들어, 일부 실시예에서, 접촉부(113)를 위한 개구부(미도시)는 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 유전체층(108)에 먼저 형성된다. 그런 다음, 전도성 물질이 개구부에 형성되어 접촉부(113)를 형성할 수 있다. 과잉의 전도성 물질은 CMP 공정 등을 사용하여 제거될 수 있다. 접촉부(113)의 전도성 물질은, 알루미늄, 구리, 텅스텐 등을 포함하는 금속 또는 금속 합금으로 형성될 수 있으며, 이는 비아(112)와 동일할 수 있다. 다른 실시예에서, 접촉부(113)는 다른 기술 또는 다른 물질을 사용하여 형성될 수 있다.
도 6에서, 일부 실시예에 따라, 재분배 구조체(120)가 유전체층(108) 위에 형성된다. 재분배 구조체(120)는, 유전체층(117), 및 상호 연결과 전기적 라우팅을 제공하는, 유전체층(117)에 형성된 전도성 피처(114)를 포함한다. 예를 들어, 재분배 구조체(120)는 비아(112), 접촉부(113) 및/또는 전자 다이(122)(도 9 참조)와 같은 상부(overlying) 디바이스를 연결할 수 있다. 유전체층(117)은 예를 들어 절연층 또는 패시베이션층일 수 있고, 실리콘 산화물 또는 실리콘 질화물과 같은 유전체층(108)에 대해 위에서 설명된 것과 유사한 하나 이상의 물질을 포함할 수 있거나, 상이한 물질을 포함할 수 있다. 유전체층(117) 및 유전체층(108)은 동일한 파장 범위 내의 광에 대해 투명하거나 거의 투명할 수 있다. 유전체층(117)은 유전체층(108)에 대해 전술한 것과 유사한 기술을 사용하거나 다른 기술을 사용하여 형성될 수 있다. 전도성 피처(114)는 전도성 라인 및 비아를 포함할 수 있고, 다마신 공정, 예를 들어, 단일 다마신, 이중 다마신 등에 의해 형성될 수 있다. 도 6에 도시된 바와 같이, 전도성 패드(116)는 유전체층(117)의 최상층에 형성된다. 전도성 패드(116)를 형성하는 단계 후에, 전도성 패드(116)와 최상단 유전체층(117)의 표면들이 실질적으로 동일 평면에 위치하도록(coplanar), 평탄화 공정(예를 들어, CMP 공정 등)이 수행될 수 있다. 재분배 구조체(120)는 도 6에 도시된 것보다 더 많거나 더 적은 유전체층(117), 전도성 피처(114), 또는 전도성 패드(116)를 포함할 수 있다. 재분배 구조체(120)는 일부 실시예에서 약 4 μm 내지 약 6 μm의 두께를 갖도록 형성될 수 있다. 다른 두께도 가능하다.
도 7에서, 일부 실시예에 따라, 재분배 구조체(120)의 일부가 제거되고 유전체층(115)에 의해 대체된다. 재분배 구조체(120)의 일부는, 예를 들어, 포토 레지스트를 형성하고 패터닝한 다음 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 유전체층(117)을 제거하도록 에칭 공정을 수행하는 것과 같이, 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 제거될 수 있다. 에칭 공정은, 예를 들어 건식 에칭 공정 및/또는 습식 에칭 공정을 포함할 수 있다. 그런 다음, 유전체층(115)은, 재분배 구조체(120)의 제거된 부분을 대체하도록 퇴적될 수 있다. 유전체층(115)은, 실리콘 산화물 또는 실리콘 질화물과 같이, 유전체층(108)에 대해 위에서 설명된 것과 유사한 하나 이상의 물질을 포함할 수 있거나, 또는 다른 물질을 포함할 수 있다. 일부 실시예에서, 유전체층(115) 및 유전체층(108)은 동일한 파장 범위 내의 광에 대해 투명하거나 거의 투명할 수 있다. 유전체층(115)은 유전체층(108)에 대해 위에서 설명한 것과 유사한 기술을 사용하거나 다른 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 평탄화 공정(예를 들어, CMP 또는 연삭 공정)이 유전체층(115)의 과잉 물질을 제거하도록 사용된다. 평탄화 공정은, 또한, 전도성 패드(116)를 노출시킬 수 있다. 평탄화 공정을 수행한 후에, 유전체층(115), 최상단 유전체층(117) 및/또는 전도성 패드(116)는 실질적으로 높이가 같은(level) 표면들을 가질 수 있다. 일부 경우에, 재분배 구조체(120)의 일부를 유전체층(115)으로 대체하면, 유전체층(115) 아래의 도파관(104) 내의 광학적 국한(optical confinement)을 향상할 수 있다. 다른 실시예에서, 재분배 구조체(120)는 에칭되지 않고 유전체층(115)은 형성되지 않는다.
도 8에서, 일부 실시예에 따라, 하나 이상의 전자 다이(122)가 재분배 구조체(120)에 결합된다(bonded). 전자 다이(122)는 예를 들어, 전기 신호를 사용하여 포토닉 컴포넌트(106)와 통신하는 반도체 디바이스, 다이 또는 칩일 수 있다. 하나의 전자 다이(122)가 도 8에 도시되어 있지만, 포토닉 패키지(100)는 다른 실시예에서 둘 이상의 전자 다이(122)를 포함할 수 있다. 일부 경우에, 처리 비용을 줄이기 위해 다수의 전자 다이(122)가 단일 포토닉 패키지(100)에 포함될 수 있다(incorporated). 전자 다이(122)는 예를 들어, 전도성 패드, 전도성 필라(pillar) 등일 수 있는 다이 커넥터(124)를 포함할 수 있다. 일부 실시예에서, 전자 다이(122)는 약 10 μm 내지 약 35 μm의 두께를 가질 수 있다. 다른 두께도 가능하다.
전자 다이(122)는, 포토닉 컴포넌트(106)의 동작을 제어하기 위한 회로와 같이 포토닉 컴포넌트(106)와 인터페이싱하기 위한 집적 회로를 포함할 수 있다. 예를 들어, 전자 다이(122)는 컨트롤러, 드라이버, 트랜스 임피던스 증폭기 등 또는 이들의 조합을 포함할 수 있다. 전자 다이(122)는, 또한, 일부 실시예에서 CPU를 포함할 수 있다. 일부 실시예에서, 전자 다이(122)는 광 검출기를 포함하는 포토닉 컴포넌트(106)로부터 수신된 전기 신호를 처리하기 위한 것과 같이, 포토닉 컴포넌트(106)로부터 수신된 전기 신호를 처리하기 위한 회로를 포함한다. 일부 실시예에서, 전자 다이(122)는 다른 디바이스 또는 다이로부터 수신된 전기 신호(디지털 또는 아날로그)에 따라 포토닉 컴포넌트(106)의 고주파(high-frequency) 시그널링을 제어할 수 있다. 일부 실시예에서, 전자 다이(122)는 시리얼 라이저/디시리얼라이저(SerDes, Serializer/Deserializer) 기능을 제공하는 전자 집적 회로(EIC, Electronic Integrated Circuit) 등일 수 있다. 이러한 방식으로, 전자 다이(122)는, 포토닉 패키지(100) 내의 광신호와 전기 신호 사이의 I/O 인터페이스의 일부로서 작용할 수 있고, 본 명세서에 설명된 포토닉 패키지(100)는 고려되는 시스템-온-칩(SoC, System-On-Chip) 또는 시스템-온-통합 회로(SoIC, System-On-Integrated-Circuit) 디바이스일 수 있다.
일부 실시예에서, 전자 다이(122)는, 유전체-유전체 결합 및/또는 금속-금속 결합(예를 들어, 직접 결합, 융합(fusion) 결합, 산화물-산화물 결합, 하이브리드 결합 등)에 의해 재분배 구조체(120)에 결합된다. 이러한 실시예에서, 공유 결합이, 최상단 유전체층(117) 및 전자 다이(122)의 표면 유전체층(미도시)와 같은 산화물층들 사이에 형성될 수 있다. 결합 동안, 금속 결합이, 또한, 전자 다이(122)의 다이 커넥터(124)와 재분배 구조체(120)의 전도성 패드(116) 사이에서 발생할 수 있다.
일부 실시예에서, 결합 공정을 수행하기 전에, 표면 처리가 전자 다이(122)에 대해 수행된다. 일부 실시예에서, 재분배 구조체(120) 및/또는 전자 다이(122)의 상단 표면들은, 먼저, 예를 들어, 건식 처리, 습식 처리, 플라즈마 처리, 불활성 가스에 대한 노출, H2에 대한 노출, N2에 대한 노출, O2에 대한 노출 등 또는 이들의 조합을 이용하여 활성화될 수 있다. 그러나 임의의 적절한 활성화 공정이 사용될 수 있다. 활성화 공정 후에, 재분배 구조체(120) 및/또는 전자 다이(122)는 예를 들어 화학적 린스를 사용하여 세정될 수 있다. 그 후에, 전자 다이(122)는, 재분배 구조체(120)와 정렬되고 재분배 구조체(120)와 물리적으로 접촉하도록 배치된다. 전자 다이(122)는 예를 들어 픽 앤 플레이스 공정을 사용하여 재분배 구조체(120) 상에 배치될 수 있다. 그런 다음, 재분배 구조체(120) 및 전자 다이(122)는 열 처리를 받고/받거나 (예를 들어, 접촉 압력을 가함으로써) 서로 압착되어, 재분배 구조체(120) 및 전자 다이(122)가 결합될 수 있다. 예를 들어, 재분배 구조체(120) 및 전자 다이(122)는 약 200 kPa 이하의 압력 및 약 200℃ 내지 약 400℃ 사이의 온도에 노출될 수 있다. 그런 다음, 재분배 구조체(120) 및 전자 다이(122)는, 전도성 패드(116) 및 다이 커넥터(124)의 물질의 공융점(eutectic point) 이상의 온도(예를 들어, 약 150℃ 내지 약 650℃)에 노출되어 전도성 패드(116) 및 다이 커넥터(124)를 융합한다(fuse). 이러한 방식으로, 재분배 구조체(120) 및 전자 다이(122)의 유전체-유전체 결합 및/또는 금속-금속 결합은 결합된 구조체를 형성한다. 일부 실시예에서, 결합된 구조체는 결합을 강화하거나 마무리하도록 베이킹, 어닐링, 압축되거나 또는 달리 처리된다.
도 9에서, 일부 실시예에 따라, 유전체 물질(126)이 전자 다이(122) 및 재분배 구조체(120) 위에 형성된다. 유전체 물질(126)은 실리콘 산화물, 실리콘 질화물, 폴리머 등 또는 이들의 조합으로 형성될 수 있다. 유전체 물질(126)은 CVD, PVD, ALD, 스핀 온 유전체 공정 등, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 유전체 물질(126)은 HDP-CVD, FCVD 등 또는 이들의 조합에 의해 형성될 수 있다. 유전체 물질(126)은 일부 실시예에서 갭 충전 물질일 수 있으며, 이는 위의 예시 물질 중 하나 이상을 포함할 수 있다. 임의의 허용되는 공정에 의해 형성된 다른 유전체 물질이 사용될 수 있다. 유전체 물질(126)은 CMP 공정, 연삭 공정 등과 같은 평탄화 공정을 사용하여 평탄화될 수 있다. 일부 실시예에서, 평탄화 공정은, 전자 다이(122)의 표면과 유전체 물질(126)의 표면이 동일 평면이 되도록 전자 다이(122)를 노출시킬 수 있다.
도 10에서, 일부 실시예에 따라 선택적 지지체(125)가 구조체에 부착된다. 지지체(125)는 구조적 또는 기계적 안정성을 제공하도록 구조체에 부착되는 단단한(rigid) 구조체이다. 지지체(125)를 사용하면, 뒤틀림(warping) 또는 굽힘을 감소시킬 수 있으며, 이는 도파관(104) 또는 포토닉 컴포넌트(106)와 같은 광학 구조체의 성능을 향상할 수 있다. 지지체(125)는, 실리콘(예를 들어, 실리콘 웨이퍼, 벌크 실리콘 등), 실리콘 산화물, 금속, 유기 코어 물질 등, 또는 다른 유형의 물질을 포함할 수 있다. 지지체(125)는, 도 10에 도시된 바와 같이 접착층(127)을 사용하여 구조체(예를 들어, 유전체 물질(126) 및/또는 전자 다이(122))에 부착될 수 있거나, 지지체(125)는 직접 결합 또는 다른 적합한 기술을 사용하여 부착될 수 있다. 일부 실시예에서, 지지체(125)는 약 500 μm 내지 약 700 μm의 두께를 가질 수 있다. 지지체(125)는, 또한, 구조체의 치수보다 크거나, 거의 동일하거나, 작은 측방향 치수(예를 들어, 길이, 폭 및/또는 면적)를 가질 수 있다. 다른 실시예에서, 지지체(125)는, 포토닉 패키지(100)를 제조하는 동안 도시된 것보다 이후의 공정 단계에서 부착된다.
도 11에서, 일부 실시예에 따라, 구조체가 뒤집혀서(flipped over) 캐리어(140)에 부착된다. 캐리어(140)는 예를 들어 웨이퍼(예를 들어, 실리콘 웨이퍼), 패널, 유리 기판, 세라믹 기판 등일 수 있다. 구조체는 예를 들어 접착제 또는 이형층(미도시)을 사용하여 캐리어(140)에 부착될 수 있다. 그런 다음, 일부 실시예에 따라, 기판(102C)의 후측은 비아(112)를 노출시키도록 박형화된다. 기판(102C)은 CMP 공정, 기계적 연삭, 에칭 공정 등 또는 이들의 조합에 의해 박형화될 수 있다.
도 12에서, 일부 실시예에 따라, 기판(102C)의 일부가 제거되어 산화물층(102B)을 노출시키는 리세스(129)를 형성한다. 도 12에 도시된 바와 같이, 리세스(129)는 도파관(104) 위에서 그리고 커플러(107) 위에서 연장될 수 있고, 포토닉 패키지(100)의 에지까지 연장될 수 있다. 일부 실시예에서, 하나 이상의 리세스(129)가 형성된다. 리세스(129)는 적절한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 예를 들어, 일부 실시예에서, 포토 레지스트가 구조체 위에 형성되고 패터닝될 수 있으며, 여기서 패턴은 리세스(129)에 대응한다. 기판(102C)은 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 에칭될 수 있다. 에칭은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합과 같은 하나 이상의 적합한 기술을 사용하여 수행될 수 있다. 일부 실시예에서, 산화물층(102B)의 상당한 에칭 없이 기판(102C)이 제거되도록, 에칭은 선택적일 수 있다. 예를 들어, 에칭은 HNO3, HF, CH3COOH 등 또는 이들의 조합을 사용하여 수행될 수 있다. 다른 에칭 기술도 가능하다. 일부 실시예에서, 리세스(129)는 약 6 μm 내지 약 25 μm 범위의 깊이(D1)을 가질 수 있지만, 다른 깊이도 가능하다. 일부 실시예에서, 도 12에 도시된 바와 같이, 리세스(129)의 측벽은 경사지거나(sloped) 패싯을 가지며(faceted), 그러나 다른 실시예에서는, 리세스(129)는 수직 측벽 또는 도시된 것과 상이한 경사를 갖는 측벽을 가질 수 있다.
도 13에서, 일부 실시예에 따라, 리세스(129)는 유전체층(130)으로 충전된다. 유전체층(130)은, 실리콘 산화물 등과 같이, 유전체층(108) 또는 유전체층(115)에 대해 위에서 설명된 것과 유사한 하나 이상의 물질을 포함할 수 있다. 일부 실시예에서, 유전체층(130)은 동일한 파장 범위 내의 광에 대해 투명하거나 거의 투명할 수 있다. 유전체층(130)은 유전체층(108) 또는 유전체층(115)에 대해 위에서 설명한 것과 유사한 기술을 사용하여 형성될 수 있거나, 다른 기술을 사용하여 형성될 수 있다. 예를 들어, 유전체층(130)은 CVD, PVD, HDP-CVD, FCVD 등에 의해 형성되거나 다른 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 유전체층(130)의 과잉 물질을 제거하도록 평탄화 공정(예를 들어, CMP, 연삭 공정, 및 또는 에칭 공정)이 사용된다. 평탄화 공정은, 또한, 비아(112)를 노출시킬 수 있다. 평탄화 공정을 수행하는 단계 후에, 유전체층(130), 기판(102C) 및 비아(112)는 실질적으로 같은 높이(level)의 표면들을 가질 수 있다.
일부 경우에, 커플러(107) 위의 기판(102C)의 일부를 유전체층(130)으로 대체하면, 에지-실장 광섬유(예를 들어, 도 15의 광섬유(150))에서 커플러(107) 로의 광학 커플링을 향상할 수 있다. 예를 들어, 유전체층(130)은, 관련 파장의 광에 대해 기판(102C)보다 더 투명한 물질일 수 있다. 예를 들어, 일부 실시예에서, 유전체층(130)은 실리콘 산화물일 수 있고 기판(102C)은 실리콘일 수 있다. 일부 경우에, 기판(102C)의 물질은 관련 파장의 광을 반사하거나 흡수할 수 있다. 커플러(107) 근처의 기판(102C)을 유전체층(130)으로 대체함으로써, 광섬유로부터의 더 적은 광이 커플러(107)에 도달하기 전에 기판(102C)에 의해 반사되거나 흡수될 수 있고, 광섬유로부터의 더 많은 광이 커플러(107)로 커플링될 수 있다. 이러한 방식으로 광 손실이 감소될 수 있고, 커플러(107)와 에지-실장 광섬유 사이의 커플링 효율이 향상될 수 있다. 추가로, 본 명세서에 설명된 유전체층(130)의 형성은 언더컷 및 리필과 같은 어려운 공정 단계를 피할 수 있고, 보다 강건한(robust) 구조체를 갖는 포토닉 패키지를 허용할 수 있다. 다른 실시예에서, 유전체층(130)으로 충전된 하나 이상의 리세스(129)가 형성될 수 있고, 하나 이상의 유전체층(130)은 유전체층(330A-B)에 대해 도 22에 설명된 것과 유사한 이점을 제공할 수 있다.
도 14에서, 일부 실시예에 따라, 전도성 패드(128)가, 노출된 비아(112) 및 기판(102C) 상에 형성된다. 전도성 패드(128)는 재분배 구조체(120)에 전기적으로 연결된 전도성 패드 또는 전도성 필라일 수 있다. 전도성 패드(128)는 구리, 다른 금속 또는 금속 합금 등과 같은 전도성 물질 또는 이들의 조합으로 형성될 수 있다. 전도성 패드(128)의 물질은 도금과 같은 적절한 공정에 의해 형성될 수 있다. 예를 들어, 일부 실시예에서, 전도성 패드(128)는, 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예컨대, 구리 필라)이다. 금속 필라는 솔더(solder)이 없고 실질적으로 수직 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층(미도시)이 전도성 패드(128)의 상단 상에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다. 일부 실시예에서, 언더 범프 금속화물(UBM, Underbump Metallizations)(미도시)이 전도성 패드(128) 위에 형성될 수 있다. 일부 실시예에서, 실리콘 산화물 또는 실리콘 질화물과 같은 패시베이션층(미도시)이 기판(102C) 위에 형성되어, 이를 둘러싸거나 전도성 패드(128)를 부분적으로 덮는다.
여전히 도 14를 참조하면, 일부 실시예에 따라, 전도성 커넥터(132)가 전도성 패드(128) 상에 형성되어 포토닉 패키지(100)를 형성할 수 있다. 전도성 커넥터(132)는, 볼 그리드 어레이(BGA, Ball Grid Array) 커넥터, 솔더 볼, 금속 필라, 제어된 붕괴 칩 연결(controlled collapse chip connection)(C4) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금(ENEPIG, Electroless Nickel Electroless Palladium Immersion Gold) 기술 형성 범프 등일 수 있다. 전도성 커넥터(132)는, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등과 같은 전도성 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(132)는, 증착(evaporation), 전기 도금, 프린팅, 솔더 전사, 볼 배치 등과 같이 일반적으로 사용되는 방법을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 구조체 상에 형성되면, 물질을 원하는 범프 형상으로 성형하기 위해 리플로우(reflow)를 수행할 수 있다. 다른 실시예에서, 전도성 커넥터(132)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예컨대, 구리 필라)이다. 금속 필라에는 솔더가 없고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층(미도시)이 전도성 커넥터(132)의 상단 상에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
일부 실시예에서, 다수의 포토닉 패키지(100)는 단일 BOX 기판(102) 상에 형성될 수 있고, 그런 다음 도 14에 도시된 포토닉 패키지(100)와 같은 개별 포토닉 패키지(100)를 형성하도록 싱귤레이팅될 수 있다. 이와 같은 실시예에서, 리세스(129) 및 유전체층(130)은 싱귤레이팅 동안 제거되는 스크라이브 영역으로 연장될 수 있다. 싱귤레이팅은, 톱(saw), 레이저 등 또는 이들의 조합을 사용하는 것과 같은 적절한 기술을 사용하여 수행될 수 있다. 본 명세서에 설명된 포토닉 패키지(100)는 도 15에 대해 아래에 도시된 바와 같이 광섬유(150)와의 광통신을 허용한다.
도 15는 일부 실시예에 따른 포토닉 시스템(200)을 도시한다. 포토닉 시스템(200)은 상호 연결 기판(202)에 부착된 하나 이상의 포토닉 패키지(100) 및 하나 이상의 반도체 디바이스(250)를 포함한다. 포토닉 패키지(100)는 도 14에 설명된 것과 유사할 수 있다. 일부 실시예에서, 포토닉 패키지(100)는, 반도체 디바이스(250)와 외부 디바이스, 광 네트워크 등 사이의 광통신을 용이하게 한다. 이러한 방식으로, 포토닉 시스템(200)은, 하나 이상의 광섬유(150)와의 인터페이싱을 허용하는 단일 상호 연결 기판(202) 상의 반도체 디바이스(250) 및 포토닉 패키지(100)를 결합(combine)할 수 있다. 광섬유(150)는 도 15에 도시된 바와 같이 에지 실장될 수 있다.
상호 연결 기판(202)은 예를 들어 유리 기판, 세라믹 기판, 유전체 기판, 유기 기판(예를 들어, 유기 코어), 반도체 기판(예를 들어, 반도체 웨이퍼) 등 또는 이들의 조합일 수 있다. 일부 실시예에서, 상호 연결 기판(202)은 전도성 패드(204) 및 전도성 라우팅(예를 들어, 전도성 라인, 비아, 재분배 구조체 등)을 포함한다. 상호 연결 기판(202)은 일부 실시예에서 수동 또는 능동 디바이스를 포함할 수 있다. 일부 실시예에서, 상호 연결 기판(202)은 통합된 팬 아웃 구조체, 재분배 구조체 등과 같은 다른 유형의 구조체일 수 있다. 일부 실시예에서, 상호 연결 기판(202)은 도 74에 대해 설명된 상호 연결 기판(1320)과 유사할 수 있다. 포토닉 패키지(100)의 전도성 커넥터(132)는 상호 연결 기판(202)의 전도성 패드(204)에 결합되어(bonded), 포토닉 패키지(100)와 상호 연결 기판(202) 사이의 전기적 연결부를 형성할 수 있다. 예를 들어, 포토닉 패키지(100)의 전도성 커넥터(132)는 전도성 패드(204)와 물리적으로 접촉하도록 배치될 수 있으며, 이어서 전도성 커넥터(132)의 솔더 물질을 전도성 패드(204)에 결합하도록 리플로우 공정이 수행될 수 있다. 일부 실시예에서, 언더필(210)이 포토닉 패키지(100)와 상호 연결 기판(202) 사이에 형성될 수 있다.
반도체 디바이스(250)는, 예를 들어, 칩, 다이, 시스템-온-칩(SoC, System-On-Chip) 또는 시스템-온-통합 회로(SoIC, System-On-Integrated-Circuit) 디바이스, 패키지 등 또는 이들의 조합일 수 있다. 반도체 디바이스(250)는 중앙 처리 장치(CPU, Central Processing Unit), 그래픽 처리 장치(GPU, Graphics Processing Unit), 주문형 집적 회로(ASIC, Application-Specific Integrated Circuit), 고성능 컴퓨팅(HPC, High Performance Computing) 다이 등 또는 이들의 조합과 같은 하나 이상의 처리 디바이스를 포함할 수 있다. 반도체 디바이스(250)는 하나 이상의 메모리 디바이스를 포함할 수 있으며, 이는 동적 랜덤 액세스 메모리(DRAM, Dynamic Random-Access Memory), 정적 랜덤 액세스 메모리(SRAM, Static Random-Access Memory), 고 대역폭 메모리(HBM, High-Bandwidth Memory), 다른 유형의 메모리 등과 같은 휘발성 메모리일 수 있다. 반도체 디바이스(250)는 상호 연결 기판(202)에 부착될 수 있고, 언더필(210)은 반도체 디바이스(250)와 상호 연결 기판(202) 사이에 형성될 수 있다.
일부 실시예에서, 에지-실장 광섬유(150)는 상호 연결 기판(202)에 부착될 수 있다. 광섬유(150)는 섬유 홀더(152) 또는 유사한 구조체에 의해 고정될 수 있고, 광학 글루(glue)(212) 등에 의해 상호 연결 기판(202) 및/또는 포토닉 패키지(100)에 부착될 수 있다. 일부 실시예에서, 광섬유(150)는, 포토닉 패키지(100)에 의해 검출된 신호 강도를 모니터링하면서 광섬유(150)의 위치를 조정함으로써, 커플러(107)에 능동적으로 정렬될 수 있다. 앞서 설명된 바와 같이, 유전체층(130)을 사용하면, 광섬유(150)와 커플러(107) 사이의 광학 커플링 손실을 감소시킬 수 있다.
일부 실시예에서, 포토닉 패키지(100)는 적절한 포토닉 컴포넌트(106)를 사용하여 검출되는 광섬유(150)로부터의(예를 들어, 커플러(107)에서) 광신호를 수신한다. 그런 다음, 포토닉 패키지(100)의 하나 이상의 전자 다이(122)가 광신호를 기반으로 대응하는 전기 신호를 생성할 수 있다. 그런 다음, 이러한 전기 신호는 상호 연결 기판(202)을 통해 반도체 디바이스(250)로 전송될 수 있다. 일부 실시예에서, 반도체 디바이스(250)는, 상호 연결 기판(202)을 통해 포토닉 패키지(100)의 하나 이상의 전자 다이(122)로 전송될 수 있는 전기 신호를 생성한다. 그런 다음, 전자 다이(122)는, 적절한 포토닉 컴포넌트(106)를 사용하여 광신호를 생성하고, (예를 들어, 커플러(107)를 사용하여) 이들 광신호를 광섬유(150)에 커플링할 수 있다. 일부 실시예에서, 반도체 디바이스(250)는 포토닉 패키지(100)의 전자 다이(122)를 제어한다. 이러한 방식으로, 일부 실시예에서, 포토닉 패키지(100)는 포토닉 시스템(200)에 대한 "광학적 입력/출력(I/O) 모듈"로 고려될 수 있다. 본 명세서에 설명된 바와 같은 포토닉 패키지(100)를 사용하면, 고속 광통신을 제공하면서 포토닉 시스템(200)의 크기 또는 비용을 감소시킬 수 있다.
도 16 및 17은 일부 실시예에 따른 포토닉 패키지(100') 및 포토닉 시스템(200')을 도시한다. 포토닉 패키지(100')는, 광섬유(150)의 부착을 용이하게 하도록 홈(groove)(131)이 지지체(125)에 에칭된 것을 제외하고는, 도 14에 도시된 포토닉 패키지(100)와 유사할 수 있다. 홈(131)은, 예를 들어, 패싯(facet)을 갖는 V-형상 또는 U-형상의 홈일 수 있다. 일부 실시예에서, 홈(131)은, 리세스(129)를 형성하는 에칭을 연장함으로써 지지체(125) 내로 에칭된다. 다른 실시예에서, 홈(131)은 별도의 에칭 단계에서 에칭된다. 홈(131)의 깊이와 크기를 조절함으로써, 광섬유(150)의 수동 정렬이 가능할 수 있다. 예를 들어, 광섬유(150)가 홈(131)에 끼워져서(fit), 광섬유(150)가 커플러(107)와 광학적으로 커플링되도록 할 수 있다. 이러한 방식으로 광섬유(150)를 수동 정렬하면, 일부 경우에 조립 시간을 줄일 수 있다.
도 17를 참조하면, 일부 실시예에 따라 홈(131)을 갖는 포토닉 패키지(100')를 포함하는 포토닉 시스템(200')이 도시되어 있다. 포토닉 시스템(200')은, 포토닉 시스템(200')이 포토닉 패키지(100')를 포함하는 것을 제외하고는, 도 15에 도시된 포토닉 시스템(200)과 유사하다. 광섬유(150)는, 포토닉 패키지(100')의 홈(131)에 정렬된 후 광학 글루(212) 등을 사용하여 고정될 수 있다. 광섬유(150)는, 또한, 일부 실시예에서 섬유 홀더(152)에 의해 지지될 수 있다.
도 18 내지 23은 일부 실시예에 따른 포토닉 패키지(300)의 형성에서 중간 단계를 도시한다. 포토닉 패키지(300)는, 복수의 리세스(329)가 기판(102C)에 형성되고 전자 다이(122)가 전도성 커넥터(132)를 사용하여 비아(112)에 부착된다는 점을 제외하면, 포토닉 패키지(100)와 유사하다. 일부 경우에, 전자 다이(122)는 직접 결합을 사용하여, 재분배 구조체(120)에 전자 다이(122)를 부착하는 것보다 저렴한 비용으로 비아(112)에 부착된다.
도 18은 일부 실시예에 따라 도 7에 도시된 구조체와 유사한 구조체를 도시한다. 예를 들어, 도 18에 도시된 구조체는 하나 이상의 도파관(104), 하나 이상의 포토닉 컴포넌트(106), 하나 이상의 커플러(107), 비아들(112) 및 재분배 구조체(320)를 포함한다. 도파관(104), 포토닉 컴포넌트(106), 커플러(107) 및 비아(112)는 포토닉 패키지(100)에 대해 이전에 설명된 것과 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 재분배 구조체(320)는 도 6-7에 대해 설명된 재분배 구조체(120)와 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 재분배 구조체(320)는 유전체층(115)과 실질적으로 높이가 같은 상단 표면을 가질 수 있다. 일부 실시예에서, 재분배 구조체(320)는 전도성 패드(116)의 층 대신에 전도성 피처(114)의 층을 포함한다.
도 19에서, 지지체(125)가 구조체에 부착된다. 지지체(125)는 도 10에 대해 이전에 설명된 지지체(125)와 유사할 수 있고 유사한 방식으로 부착될 수 있다. 예를 들면. 지지체(125)는 접착층(127)을 사용하여 재분배 구조체(320) 및 유전체층(115)에 부착될 수 있다. 도 20에서, 구조체는 일부 실시예에 따라 뒤집혀서 캐리어(140)에 부착된다. 캐리어(140)는 도 11에 대해 이전에 설명된 캐리어(140)와 유사할 수 있다. 구조체는 예를 들어 접착제 또는 이형층(미도시)을 사용하여 캐리어(140)에 부착될 수 있다. 일부 실시예에 따라, 기판(102C)의 후측은 비아(112)를 노출시키도록 박형화된다. 기판(102C)은 CMP 공정, 기계적 연삭, 에칭 공정 등 또는 이들의 조합에 의해 박형화될 수 있다.
도 21에서, 일부 실시예에 따라, 기판(102C)의 일부가 제거되어 산화물층(102B)을 노출시키는 다수의 리세스(329)를 형성한다. 도 21은 2개의 리세스(329A 및 329B)를 도시하지만, 다른 실시예에서는 2개보다 많은 리세스(329)가 형성될 수 있다. 도 21에 도시된 바와 같이, 리세스(329A)는 도파관(104) 및 커플러(107) 위에서 연장될 수 있고, 포토닉 패키지(300)의 에지까지 연장될 수 있다. 리세스(329B)는 포토닉 패키지(300)의 에지로부터 떨어져서 형성될 수 있고, 기판(102C)의 나머지 부분은 리세스(329A)와 리세스(329B)를 분리할 수 있다. 리세스(329A 및 329B)는 상이한 크기 또는 형상을 가질 수 있으며, 이는 도 21에 도시된 것과 다를 수 있다.
리세스(329A-B)는 도 12에 도시된 리세스(129)에 대해 설명된 것과 같은 적절한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 예를 들어, 일부 실시예에서, 포토 레지스트가 구조체 위에 형성되고 패터닝될 수 있고, 그런 다음, 기판(102C)은, 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 에칭될 수 있다. 일부 실시예에서, 리세스(329A-B)의 측벽은 도 21에 도시된 바와 같이 경사지거나 패싯을 가지며, 다른 실시예에서, 리세스(329A-B)는 수직 측벽 또는 도시된 것과 상이한 경사를 갖는 측벽을 가질 수 있다.
도 22에서, 일부 실시예에 따라, 리세스(329A-B)는, 리세스(329A)에 유전체층(330A)을 형성하고 리세스(329B)에 유전체층(330B)을 형성하도록 유전체 물질로 충전된다. 유전체 물질은, 실리콘 산화물 등과 같이, 도 13의 유전체층(130)에 대해 설명된 것과 유사한 하나 이상의 물질을 포함할 수 있다. 유전체 물질은 유전체층(130)에 대해 위에서 설명된 것과 유사한 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 평탄화 공정(예를 들어, CMP, 연삭 공정, 및 또는 에칭 공정)를 사용하여 유전체층(330A-B)의 과잉 유전체 물질을 제거한다. 평탄화 공정은, 또한, 비아(112)를 노출시킬 수 있다. 평탄화 공정을 수행한 후에, 유전체층(330A-B), 기판(102C) 및 비아(112)는 실질적으로 같은 높이의 표면들을 가질 수 있다.
일부 경우에, 커플러(107) 위의 기판(102C)의 일부를 유전체층(330A)으로 대체하면, 에지-실장 광섬유(예를 들어, 도 24의 광섬유(150))에서 커플러(107) 로의 광학 커플링을 향상할 수 있다. 향상은 도 13의 유전체층(130)에 대해 이전에 설명된 것과 유사하다. 일부 경우에, 커플러(107) 위의 기판(102C)의 일부를 유전체층(330B)으로 교체하면, 포토닉 패키지(300)의 전기적 격리(isolation) 및/또는 열적 격리를 향상할 수 있다. 예를 들어, 일부 실시예에서, 유전체층(330B)은 포토닉 컴포넌트(206) 위에 또는 재분배 구조체(320) 위에 형성될 수 있다. 일부 경우에, 유전체층(330B)의 유전체 물질은 기판(102C)의 물질보다 우수한 전기 절연성을 제공할 수 있다. 따라서, 유전체층(330B)을 형성하면, 전기 누설을 감소시키거나, 전기적 격리를 향상시킬 수 있다. 추가적으로, 일부 경우에, 유전체층(330B)의 유전체 물질은 기판(102C)의 물질보다 더 나은 절연을 제공할 수 있다. 따라서, 기판(102C)의 일부를 유전체층(330B)으로 대체하면, 유전체층(330B) 근처의 컴포넌트 또는 구조체의 더 나은 열적 격리를 허용할 수 있다. 일부 경우에, 포토닉 컴포넌트(106), 도파관(104) 또는 커플러(107)와 같은 포토닉 구조체는 상승된 온도에서 향상된 성능을 가질 수 있다. 유전체층(330B)은, 포토닉 구조체의 향상된 열적 격리 및 향상된 가열 효율을 제공하도록 이러한 포토닉 구조체 근처에 형성될 수 있으며, 이는 포토닉 패키지(300)의 성능을 향상시킬 수 있다. 일부 경우에, 커플러(107) 위의 유전체층(330A)도 전기적 격리 또는 열적 격리와 유사한 이점을 제공할 수 있다.
도 23에서, 일부 실시예에 따라, 전도성 패드(128) 및 전도성 커넥터(132)가 비아(112) 상에 형성되고, 전자 다이(122)가 전도성 커넥터(132)에 부착된다. 전도성 패드(128) 및 전도성 커넥터(132)는 도 14에 대해 이전에 설명된 것과 유사할 수 있다. 일부 실시예에서, 전도성 패드(128)는 와이어 결합(wire bonding)(도 24 참조)을 위해 후속적으로 사용되는 하나 이상의 전도성 패드를 포함할 수 있으며, 그 예는 도 23에 전도성 패드(128')로 표시된다.
전자 다이(122)는 도 8에 대해 이전에 설명된 전자 다이(122)와 유사할 수 있고, 하나 이상의 전자 다이(122)가 존재할 수 있다. 일부 실시예에서, 전자 다이(122)는 전도성 패드(128)에 결합되어(bonded), 비아와 전자 다이(122) 사이에 전기적 연결부를 형성할 수 있다. 예를 들어, 전자 다이(122)의 커넥터(124)는 전도성 커넥터(132)와 물리적으로 접촉하도록 배치될 수 있고, 그런 다음, 전도성 커넥터(132)의 솔더 물질을 커넥터(124)에 결합하도록 리플로우 공정이 수행될 수 있다. 일부 실시예에서, 언더필(210)이 전자 다이(122)와 기판(102C) 사이에 형성될 수 있다. 일부 경우에, 전도성 커넥터(132)를 사용하여 전자 다이(122)를 부착하면, 처리 비용을 감소시킬 수 있다. 이러한 방식으로, 포토닉 패키지(300)가 형성될 수 있다. 다른 실시예에서, 도 16에 도시된 것과 유사한 홈(131)이 포토닉 패키지(300)에 형성될 수 있다. 전자 다이(122)를 부착한 후에, 캐리어(140)는 구조체로부터 제거될 수 있다.
도 24는 일부 실시예에 따른 포토닉 시스템(400)을 도시한다. 포토닉 시스템(400)은 상호 연결 기판(402)에 부착된 하나 이상의 포토닉 패키지(300)를 포함한다. 포토닉 패키지(300)는 도 23에 대해 설명된 것과 유사할 수 있다. 상호 연결 기판(402)은 도 15에 대해 설명된 상호 연결 기판(202)과 유사할 수 있다. 예를 들어, 상호 연결 기판(402)은 상호 연결 기판(202)의 전도성 패드(204)와 유사한 하나 이상의 전도성 패드(404)를 포함할 수 있다. 일부 실시예에서, 포토닉 패키지(300)의 지지체(125)는 접착층(410) 또는 다른 적절한 기술을 사용하여 상호 연결 기판(402)에 부착된다.
일부 실시예에서, 포토닉 패키지(300)는 하나 이상의 와이어 결합부(420)를 사용하여 상호 연결 기판(402)에 전기적으로 연결된다. 와이어 결합부(420)는 포토닉 패키지(300)의 전도성 패드(128')에 그리고 상호 연결 기판(402)의 전도성 패드(404)에 연결될 수 있다. 일부 실시예에서, 봉지재(encapsulant), 몰딩 컴파운드 등이 와이어 결합부(420) 위에 후속적으로 퇴적될 수 있다(도 24에 미도시). 하나 이상의 에지-실장 광섬유(150)가, 또한, 상호 연결 기판(402)에 부착되고 포토닉 패키지(300)의 커플러(107)에 광학적으로 커플링될 수 있다. 일부 실시예에서, 도 15에 대해 설명된 것과 유사한 하나 이상의 반도체 디바이스(250)가 상호 연결 기판(402)(도 24에 미도시)에 연결될 수 있다.
도 25는 일부 실시예에 따른 포토닉 패키지(500)를 도시한다. 포토닉 패키지(500)는, 전자 다이(122)가 전도성 커넥터(132)에 부착되지 않고 따라서 포토닉 패키지(500)가 전자 다이(122)를 포함하지 않는다는 점을 제외하면, 도 23에 도시된 포토닉 패키지(300)와 유사하다. 포토닉 패키지(500)는, 도 23에 대해 설명된 유전체층(330A-B) 또는 도 13에 대해 설명된 유전체층(130)과 유사할 수 있는 하나 이상의 유전체층(330A-B)을 포함할 수 있다.
도 26은 일부 실시예에 따른 포토닉 시스템(550)을 도시한다. 포토닉 시스템(550)은 상호 연결 기판(202)에 부착된 하나 이상의 포토닉 패키지(500)를 포함한다. 포토닉 패키지(500)는 도 25에 대해 설명된 것과 유사할 수 있다. 상호 연결 기판(202)은 도 15에 대해 설명된 상호 연결 기판(202)과 유사할 수 있다. 예를 들어, 상호 연결 기판(202)은 하나 이상의 전도성 패드(204)를 포함할 수 있다.
포토닉 패키지(500)의 전도성 커넥터(132)는 상호 연결 기판(202)의 전도성 패드(204)에 결합되어 포토닉 패키지(500)와 상호 연결 기판(202) 사이에 전기적 연결부를 형성할 수 있다. 예를 들어, 포토닉 패키지(500)의 전도성 커넥터(132)는 전도성 패드(204)와 물리적으로 접촉하도록 배치될 수 있으며, 이어서 전도성 커넥터(132)의 솔더 물질을 전도성 패드(204)에 결합하도록 리플로우 공정이 수행될 수 있다. 일부 실시예에서, 언더필(210)이 포토닉 패키지(500)와 상호 연결 기판(202) 사이에 형성될 수 있다.
일부 실시예에서, 하나 이상의 전자 다이(122)가 상호 연결 기판(202)에 연결된다. 전자 다이(122)는 이전에 설명된 것들과 유사할 수 있다. 전자 다이(122)는 예를 들어 솔더 범프 등을 사용하여 상호 연결 기판(202)의 전도성 패드(204)에 연결될 수 있다. 이러한 방식으로, 전자 다이(122)는 상호 연결 기판(202)을 통해 포토닉 패키지(500)에 전기적으로 연결될 수 있다. 일부 경우에, 상호 연결 기판(202)에 전자 다이(122)를 부착하면, 더 박형화된 포토닉 시스템(550)과 같은 설계, 또는 감소된 처리 비용에 있어서 더 많은 유연성을 허용할 수 있다. 하나 이상의 에지-실장 광섬유(150)가, 또한, 상호 연결 기판(202)에 부착되고 포토닉 패키지(500)의 커플러(107)에 광학적으로 커플링될 수 있다. 일부 실시예에서, 도 15에 대해 설명된 것과 유사한 하나 이상의 반도체 디바이스(250)가 상호 연결 기판(202)(도 26에 미도시)에 연결될 수 있다.
도 27 내지 42는 일부 실시예에 따른 포토닉 패키지(600)의 형성에서 중간 단계를 도시한다. 포토닉 패키지(600)는, 하나 이상의 도파관(604)(도 42의 도파관(604A-B) 참조)이 도파관(104) 위에 형성되고 도파관(104)에 광학적으로 커플링된다는 점을 제외하고는, 포토닉 패키지(100)와 유사하다. 도파관(604)은, 도파관(104)와 상이한 물질로 형성될 수 있다. 예를 들어, 도파관(604)은 실리콘 질화물 또는 폴리머로 형성될 수 있고, 도파관(104)은 실리콘으로 형성될 수 있다. 다른 물질도 가능하다. 일부 경우에, 도파관(604)은 도파관(104)보다 광 손실이 적거나 공정 비용이 적은 물질로 형성될 수 있다. 이러한 방식으로, 도파관(104) 및 도파관(604)으로 형성된 광학 네트워크가 포토닉 패키지(600)로 형성될 수 있고, 이는 포토닉 패키지(600)의 효율 또는 성능을 향상시킬 수 있다.
도 27은 일부 실시예에 따른 BOX 기판(102)을 도시한다. BOX 기판(102)은 도 1에 대해 설명된 BOX 기판(102)과 유사할 수 있다. 예를 들어, BOX 기판은 기판(102C) 위에 형성된 산화물층(102B) 및 산화물층(102B) 위에 형성된 실리콘층(102A)을 포함할 수 있다. 도 28에서, 일부 실시예에 따라, 실리콘층(102A)은 도파관(104) 및/또는 포토닉 컴포넌트(106)를 위한 실리콘 영역을 형성하도록 패터닝된다. 도파관(104) 또는 포토닉 컴포넌트(106)는 도 2에 대해 이전에 설명된 것과 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 일부 실시예에서, 하나 이상의 커플러(107)가 또한 형성된다(도 28에 미도시).
도 29에서, 일부 실시예에 따라, 유전체층(108)이 BOX 기판(102)의 전측 상에 형성되고, 비아(612) 및 접촉부(613)가 유전체층(108)에 형성된다. 유전체층(108)은 도파관(104), 포토닉 컴포넌트(106) 및 산화물층(102B) 위에 형성된다. 유전체층(108)은 도 3에 대해 앞서 설명된 유전체층(108)과 유사할 수 있다.
그런 다음, 비아(612) 및 접촉부(613)가 유전체층(108)에 형성될 수 있다. 비아(612)는 유전체층(108)으로 연장될 수 있고, 접촉부(613)는 포토닉 컴포넌트(106)와 전기적으로 접촉되도록 유전체층(108)으로 연장될 수 있다. 일부 실시예에서, 비아(612) 또는 접촉부(613)는 다마신 공정, 예를 들어, 단일 다마신, 이중 다마신 등을 사용하여 형성될 수 있다. 비아(612) 및 접촉부(613)는 예를 들어, 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 유전체층(108)에 개구부를 형성함으로써 형성될 수 있다. 일부 실시예에서, 개구부는 유전체층(108)을 통해 부분적으로 또는 완전히 연장될 수 있거나, 또는 부분적으로 산화물층(102B) 내로 연장될 수 있다. 개구부를 형성한 후에, 전도성 물질이 개구부 내에 퇴적되어 비아(612) 및 접촉부(613)를 형성할 수 있다. 비아(612) 및/또는 접촉부(613)의 전도성 물질은 비아(112) 또는 접촉부(113)(도 5 참조)에 대해 이전에 설명된 것과 유사한 물질일 수 있고, 유사한 기술을 사용하여 형성될 수 있다. 비아(612) 또는 접촉부(613)는 다른 실시예에서 다른 기술 또는 물질을 사용하여 형성될 수 있다.
도 30에서, 일부 실시예에 따라, 재분배 구조체(120)가 유전체층(108) 위에 형성된다. 재분배 구조체(120)는 도 6에 대해 설명된 재분배 구조체(120)와 유사할 수 있다. 예를 들어, 재분배 구조체(120)는, 유전체층(117), 및 상호 연결 및 전기적 라우팅을 제공하는 유전체층(117)에 형성된 전도성 피처(114)를 포함할 수 있다. 재분배 구조체(120)는 비아(612), 접촉부(613), 및/또는 전자 다이(122)와 같은 상부 디바이스를 연결할 수 있다(도 32 참조). 도 31에서, 일부 실시예에 따라 재분배 구조체(120)의 일부가 제거되고 유전체층(115)으로 대체된다. 재분배 구조체(120)의 일부의 제거 및 유전체층(115)의 퇴적은 도 7에 대해 이전에 설명된 공정 및 물질과 유사할 수 있다.
도 32에서, 일부 실시예에 따라, 하나 이상의 전자 다이(122)가 재분배 구조체(120)에 부착되고 유전체 물질(126)이 형성된다. 전자 다이(122)는 도 8에 대해 설명된 전자 다이(122)와 유사할 수 있고, 유사한 기술을 사용하여 재분배 구조체(120)에 부착될 수 있다. 예를 들어, 전자 다이(122)는 직접 결합 등을 사용하여 부착될 수 있다. 유전체 물질(126)은 도 9에 대해 이전에 설명된 유전체 물질(126)과 유사한 물질일 수 있고, 유사한 방식으로 형성될 수 있다. 평탄화 공정은 유전체 물질(126)을 형성하는 단계 후에 수행될 수 있으며, 이는 전자 다이(122) 및 유전체 물질(126)의 상단 표면들을 실질적으로 평탄하게 남길 수 있다.
도 33에서, 일부 실시예에 따라 지지체(125)가 구조체에 부착된다. 지지체(125)는 도 10에 대해 이전에 설명된 지지체(125)와 유사할 수 있고 유사한 방식으로 부착될 수 있다. 예를 들어, 지지체(125)는 접착층(127) 등을 사용하여 부착될 수 있다.
도 34에서, 일부 실시예에 따라, 구조체가 뒤집혀서 캐리어(140)에 부착된다. 캐리어(140)는 도 11에 대해 이전에 설명된 캐리어(140)와 유사할 수 있다. 구조체는 예를 들어 접착제 또는 이형층(미도시)을 사용하여 캐리어(140)에 부착될 수 있다. 그런 다음, 일부 실시예에 따라, 기판(102C)의 후측이 제거되어 산화물층(102B)이 노출된다. 기판(102C)은 CMP 공정, 기계적 연삭, 에칭 공정(예를 들어, 습식 에칭, 건식 에칭 또는 조합) 등, 또는 이들의 조합을 사용하여 제거될 수 있다.
도 35에서, 일부 실시예에 따라, 산화물층(102B)이 박형화된다. 산화물층(102B)은 CMP 공정, 기계적 연삭, 에칭 공정(예를 들어, 습식 에칭, 건식 에칭 또는 조합) 등, 또는 이들의 조합을 사용하여 박형화될 수 있다. 일부 실시예에서, 박형화 후에, 산화물층(102B)은 약 100 nm 내지 약 400 nm 범위의 두께를 가질 수 있다. 다른 두께도 가능하다. 일부 경우에, 산화물층(102B)을 박형화하면, 도파관(104)과 후속적으로 형성되는 도파관(604A) 사이에 보다 효율적인 광학 커플링을 허용할 수 있다(도 37 참조).
도 36, 37 및 38은 일부 실시예에 따라 산화물층(102B) 위에 도파관(604)을 형성하는 중간 단계를 도시한다. 도파관(604)은 일부 실시예에서 실리콘 질화물, 폴리머 등과 같은 물질을 포함할 수 있다. 이하의 도 36, 37 및 38의 설명은 도파관(604)이 실리콘 질화물을 포함하는 실시예에 대한 것이지만, 다른 물질이 다른 실시예에서 사용될 수 있다. 포토닉 패키지(600)는 도파관(604A)의 층 및 도파관(604B)의 층을 포함하는 2개의 도파관(604)층을 포함하지만, 포토닉 패키지(600)는 다른 실시예에서 더 많거나 더 적은 도파관(604)층을 포함할 수 있다. 일부 실시예에서, 단일 층의 도파관(604)이 포토닉 패키지(600)를 위해 형성되고, 다른 실시예에서, 3개 이상의 도파관(604)층이 포토닉 패키지(600)를 위해 형성된다. 예를 들어, 도파관(604A) 또는 도파관(604B)을 형성하도록 설명된 단계의 일부 또는 전부를 반복함으로써 더 많은 층의 도파관(604)이 형성될 수 있다.
도 36에서, 일부 실시예에 따라, 실리콘 질화물층(602)이 산화물층(102B) 위에 퇴적된다. 실리콘 질화물층(602)은 CVD, PECVD, LPCVD, PVD 등과 같은 적절한 퇴적 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 실리콘 질화물층(602)은 약 0.3 μm 내지 약 1.0 μm 범위의 두께를 갖도록 형성되지만, 다른 두께도 가능하다.
도 37에서, 일부 실시예에 따라, 실리콘 질화물층(602)은, 도파관(604A)을 형성하도록 패터닝된다. 도파관(604A)은 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 예를 들어, 일부 실시예에서, 하드 마스크층이 실리콘 질화물층(602) 위에 형성되고 패터닝될 수 있다. 하드 마스크층의 패턴은 에칭 공정을 사용하여 실리콘 질화물층(602)으로 전사될 수 있다. 에칭 공정은, 예를 들어 건식 에칭 공정 및/또는 습식 에칭 공정을 포함할 수 있다. 에칭 공정은 실리콘 산화물 또는 다른 물질보다 실리콘 질화물에 대해 선택적일 수 있다. 실리콘 질화물층(602)은 도파관(604A)을 정의하는 리세스를 형성하도록 에칭될 수 있으며, 나머지 리세싱되지 않은 부분의 측벽은 도파관(604A)의 측벽을 정의한다. 일부 실시예에서, 실리콘 질화물층(602)을 패터닝하도록 하나 이상의 포토 리소그래피 및 에칭 시퀀스가 사용될 수 있다. 하나의 도파관(604A) 또는 다수의 도파관(604A)이 실리콘 질화물층(602)으로부터 패터닝될 수 있다. 다수의 도파관(604A)이 형성되면, 다수의 도파관(604A)은 별개의 개별 도파관들(604A)이거나 단일 연속 구조체로 연결될 수 있다. 일부 실시예에서, 도파관들(604A) 중 하나 이상은 연속 루프를 형성한다. 일부 실시예에서, 도파관(604A)은 광신호가 2개의 도파관(604A) 사이 및/또는 도파관(604A)과 도파관(104) 사이에서 전송되도록 하는 격자 커플러, 에지 커플러 또는 커플러(예를 들어, 모드 변환기)와 같은 포토닉 구조체를 포함할 수 있다. 예를 들어, 도파관(604A)은, 광신호 및/또는 광전력이 도파관(604A)과 예를 들어 에지-실장 광섬유(150) 사이에서 전송되도록 하는 에지 커플러를 포함할 수 있다.
일부 경우에, 실리콘 질화물로 형성된 도파관(예를 들어, 도파관(604A))은 실리콘으로 형성된 도파관(예를 들어, 도파관(104))에 비해 이점을 가질 수 있다. 예를 들어, 실리콘 질화물이 실리콘보다 유전 상수가 높기 때문에 질화물 도파관은 실리콘 도파관보다 광이 내부에 더 많이 국한될 수 있다. 이는, 또한, 질화물 도파관의 성능 또는 누출이 공정 변동에 덜 민감하고, 치수 균일성에 덜 민감하며, 표면 조도(roughness)(예를 들어, 에지 조도 또는 선폭(linewidth) 조도)에 덜 민감하게 할 수 있다. 일부 경우에, 감소된 공정 감도는 질화물 도파관이 실리콘 도파관보다 처리하는 데 더 쉽고 비용이 적게 들도록 할 수 있다. 이러한 특성은 질화물 도파관이 실리콘 도파관보다 낮은 전파 손실을 갖도록 할 수 있다. 일부 경우에, 질화물 도파관의 전파 손실(dB/cm)은 실리콘 도파관의 약 0.1 % 내지 약 50 %일 수 있다. 일부 경우에, 질화물 도파관은 실리콘 도파관보다 환경 온도에 덜 민감할 수도 있다. 예를 들어, 질화물 도파관은 실리콘 도파관의 온도에 대한 민감도의 약 1 % 정도로 작은 온도에 대한 민감도를 가질 수 있다. 이러한 방식으로, 본 명세서에 설명된 실시예는 질화물 도파관(예를 들어, 도파관(604A)) 및 실리콘 도파관(예를 들어, 도파관(104)) 모두를 갖는 포토닉 패키지(600)의 형성을 허용할 수 있다. 포토닉 패키지(600)의 다수의 도파관 세트(예를 들어, 104, 604)는 포토닉 패키지(600) 내에서 더 크고 더 효율적인 광 네트워크를 허용할 수 있으며, 이는 더 빠르고 더 효율적인 디바이스 성능을 초래할 수 있다.
도 38을 참조하면, 일부 실시예에 따라, 유전체층(605)이 도파관(604A) 위에 형성되고, 도파관(604B)이 유전체층(605) 위에 형성될 수 있다. 유전체층(605)은 유전체층(108) 또는 유전체층(115)에 대해 전술한 것과 유사한 하나 이상의 물질을 포함할 수 있다. 예를 들어, 유전체층(605)은 실리콘 산화물 등을 포함할 수 있다. 유전체층(605)은, 유전체층(108) 또는 유전체층(115)에 대해 전술한 것과 유사한 기술을 사용하여 형성될 수 있거나, 다른 기술을 사용하여 형성될 수 있다. 예를 들어, 유전체층(605)은 CVD, PVD, HDP-CVD, FCVD 등에 의해 형성되거나 다른 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 유전체층(605)의 과잉 물질을 제거하도록 평탄화 공정(예를 들어, CMP, 연삭 공정, 및 또는 에칭 공정)이 사용된다. 일부 실시예에서, 평탄화 후에, 유전체층(605)은 약 0.6 μm 내지 약 1.6 μm의 두께를 가질 수 있다. 다른 두께도 가능하다. 일부 경우에, 더 박형인(thinner) 유전체층(605)은 도파관(604A)과 상부 도파관(604B)(존재한다면) 사이에 보다 효율적인 광학 커플링을 허용할 수 있다.
그런 다음, 도파관(604B)이 유전체층(605) 상에 형성될 수 있다. 도파관(604B)은 도파관(604A)을 형성하는 데 사용되는 것과 유사한 기술을 사용하여 형성될 수 있다. 예를 들어, 실리콘 질화물층이 유전체층(605) 상에 퇴적되고 패터닝되어 도파관(604B)을 형성할 수 있다. 도파관(604B)은, 광신호가 2개의 도파관(604B) 사이 및/또는 도파관(604B)과 도파관(604A) 사이에서 전송되도록 하는 커플러를 포함할 수 있거나, 하나 이상의 에지 커플러를 포함할 수 있다. 일부 실시예에서, 예를 들어, 유전체층을 퇴적하고, 유전체층을 박형화한 다음, 도파관(604A-B)과 유사한 방식으로 추가 도파관을 형성함으로써 도파관(604)의 추가층이 도파관(604B) 위에 형성될 수 있다.
도 39를 참조하면, 일부 실시예에 따라, 유전체층(608)이 도파관(604B) 위에 그리고 유전체층(605) 위에 형성된다. 유전체층(608)은 유전체층(108), 유전체층(115) 또는 유전체층(605)에 대해 위에서 설명된 것과 유사한 하나 이상의 물질을 포함할 수 있으며, 유사한 기술을 사용하여 형성될 수 있다. 예를 들어, 유전체층(608)은 실리콘 산화물 등을 포함할 수 있다. 일부 실시예에서, 유전체층(605)의 과잉 물질을 제거하도록 평탄화 공정(예를 들어, CMP, 연삭 공정, 및 또는 에칭 공정)이 사용된다. 일부 실시예에서, 유전체층(608)의 과잉 물질을 제거하도록 평탄화 공정(예를 들어, CMP 또는 연삭 공정)이 사용된다. 일부 실시예에서, 평탄화 후에, 유전체층(608)은 약 6 μm 내지 약 25 μm의 두께를 가질 수 있다. 다른 두께도 가능하다.
도 40 및 41은 일부 실시예에 따른 관통 비아(616)의 형성을 설명한다. 관통 비아(616)는 유전체층(608), 유전체층(605) 및 산화물층(102B)을 통해 연장되어 비아(612)와 전기적으로 접촉한다. 도 40에서, 일부 실시예에 따라, 개구부(615)는 비아(612)를 노출시키도록 유전체층(608), 유전체층(605) 및 산화물층(102B)을 통해 연장되어 형성된다. 개구부(615)는, 포토 레지스트를 형성 및 패터닝한 다음 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 에칭 공정을 수행하는 것과 같이 허용 가능한 포토 리소그래피 및 에칭 기술에 의해 형성될 수 있다. 에칭 공정은, 예를 들어 건식 에칭 공정 및/또는 습식 에칭 공정을 포함할 수 있다.
도 41에서, 일부 실시예에 따라, 전도성 물질이 개구부(615)에 형성되어 관통 비아(616)를 형성한다. 일부 실시예에서, 확산 장벽층, 접착층 등과 같은 라이너(미도시)가, 개구부(615)에, TaN, Ta, TiN, Ti, CoW 등으로부터 형성될 수 있고, ALD 등과 같은 적절한 퇴적 공정을 사용하여 형성된다. 그런 다음, 일부 실시예에서, 구리 또는 구리 합금을 포함할 수 있는 시드층(미도시)이 개구부(615)에 퇴적될 수 있다. 관통 비아(616)의 전도성 물질은 예를 들어 ECP 또는 무전해 도금을 사용하여 개구부(615)에 형성된다. 전도성 물질은 예를 들어 구리, 은, 금, 텅스텐, 코발트, 알루미늄 또는 이들의 합금과 같은 금속 또는 금속 합금을 포함할 수 있다. 유전체층(608)의 상단 표면을 따라 과잉 전도성 물질을 제거하도록 평탄화 공정(예를 들어, CMP 공정 또는 연삭 공정)이 수행되어, 관통 비아(616) 및 유전체층(608)의 상단 표면들의 높이가 같도록 할 수 있다. 관통 비아(616)는 전력 또는 전기 신호가 재분배 구조체(120)로 또는 그로부터 전송되도록 한다.
도 42에서, 일부 실시예에 따라, 전도성 패드(128) 및 전도성 커넥터(132)가 관통 비아(616) 상에 형성되어 포토닉 패키지(600)를 형성한다. 캐리어(140)는 구조체로부터 제거될 수 있고, 이어서 전도성 패드(128)가 관통 비아(616) 상에 형성될 수 있다. 전도성 패드(128)는 도 14에 대해 설명된 것과 유사할 수 있고 유사한 방식으로 형성될 수 있다. 그런 다음, 전도성 커넥터(132)가 전도성 패드(128) 상에 형성될 수 있으며, 이는 도 14에 대해 설명된 것과 유사할 수 있고 유사한 방식으로 형성될 수 있다.
도 43은 일부 실시예에 따른 포토닉 시스템(700)을 도시한다. 포토닉 시스템(700)은, 도 42에 대해 설명된 것과 유사한 포토닉 패키지(600)가 사용되는 것을 제외하고는, 도 15에 대해 설명된 포토닉 시스템(200)과 유사할 수 있다. 포토닉 시스템(700)은, 상호 연결 기판(202)에 부착된 하나 이상의 포토닉 패키지(600) 및 하나 이상의 반도체 디바이스(250)를 포함한다. 상호 연결 기판(202) 및 반도체 디바이스(250)는 포토닉 시스템(200)에 대해 이전에 설명된 것과 유사할 수 있다. 광섬유(150)는 상호 연결 기판(202)에 부착되고 포토닉 패키지(600)에 커플링될 수 있다. 예를 들어, 광섬유(150)는 도파관들(604) 중 하나 이상에 형성된 에지 커플러에 광학적으로 커플링되거나, 도파관들(104) 중 하나 이상에 형성된 에지 커플러에 광학적으로 커플링될 수 있다. 다수 세트의 도파관(예를 들어, 104, 604)을 포함하는 포토닉 패키지(600)의 사용은 포토닉 시스템(700)의 더 빠르고 효율적인 동작을 허용할 수 있다.
도 44 내지 50은 일부 실시예에 따른 포토닉 패키지(900)의 형성에서 중간 단계를 도시한다. 포토닉 패키지(900)(도 50 참조)는 포토닉 패키지 내에 통합된 포토닉 구조체(800)를 포함한다. 포토닉 구조체(800)는 하나 이상의 전자 다이(122) 및 도파관(104)을 포함하고, 포토닉 패키지(900)는 도파관(104)과 다른 물질로 만들어진 하나 이상의 도파관(920)을 포함한다. 예를 들어, 도파관(920)은 실리콘 질화물, 폴리머 또는 다른 물질로 제조될 수 있다. 경우에 따라, 도파관(920)은 도파관(920)보다 광 손실이 적거나 공정 비용이 적은 물질로 형성될 수 있다. 이러한 방식으로, 도파관(104) 및 도파관(920)으로 형성된 광 네트워크가 포토닉 패키지(900)에 형성될 수 있고, 이는 포토닉 패키지(900)의 효율 또는 성능을 향상시킬 수 있다.
도 44는 일부 실시예에 따른 포토닉 구조체(800)를 도시한다. 포토닉 구조체(800)는 도 35에 앞서 도시된 구조체와 유사할 수 있다. 포토닉 구조체(800)는 도 35에 도시된 구조체와 유사한 물질 및 유사한 기술을 사용하여 형성될 수 있다. 예를 들어, 포토닉 구조체(800)는 재분배 구조체(120) 위에 형성된 도파관(104)과 포토닉 컴포넌트(106) 및 재분배 구조체(120)에 부착된 하나 이상의 전자 다이(122)를 포함할 수 있다. 일부 실시예에서, 포토닉 구조체(800)는, 또한, 비아(612) 및 박형화된 산화물층(102B)을 포함할 수 있다. 일부 실시예에서, 포토닉 구조체(800)는, 또한, 지지체(125)를 포함할 수 있다.
도 45에서, 일부 실시예에 따라, 관통 비아(914)가 캐리어 기판(901) 위에 형성된다. 캐리어 기판(901)은 예를 들어 웨이퍼, 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 일부 실시예에서, 이형층(미도시)이 캐리어 기판(901) 상에 형성될 수 있다. 관통 비아(914)를 형성하기 위한 예로서, 시드층(미도시)이 캐리어 기판(901) 위에 형성될 수 있다. 일부 실시예에서, 시드층은, 단일층 또는 상이한 물질로 형성된 복수의 서브-층을 포함하는 복합층일 수 있는 금속층이다. 특정 실시예에서, 시드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토 레지스트가 형성되고 시드층 상에 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 노광될 수 있다. 포토 레지스트의 패턴은 전도성 비아에 대응한다. 패터닝은, 시드층을 노출시키도록 포토 레지스트를 통해 개구부를 형성하다. 전도성 물질이, 포토 레지스트의 개구부와 시드층의 노출된 부분 상에 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토 레지스트 및 위에 전도성 물질이 형성되지 않은 시드층의 부분이 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같이 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 시드층의 노출된 부분이 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용하여 제거된다. 시드층 및 전도성 물질의 나머지 부분은 관통 비아(914)를 형성한다. 관통 비아(914)는 도시된 것과 다른 개수 또는 배열을 가질 수 있다.
도 46에서, 일부 실시예에 따라, 포토닉 구조체(800)가 캐리어 기판(901)에 부착되고 봉지화된다(encapsulated). 포토닉 구조체(800)는 도 44에 도시된 것과 유사할 수 있다. 관통 비아(914) 및 포토닉 구조체(800)의 배열은 도시된 것과 다를 수 있다. 포토닉 구조체(800)는 예를 들어 접착층 등에 의해 캐리어 기판(901)에 부착될 수 있다.
포토닉 구조체(800)를 부착하는 단계 후에, 봉지재(916)가 관통 비아(914) 및 포토닉 구조체(800) 상에 및 그 주위에 형성된다. 봉지재(916)는 몰딩 화합물, 에폭시 등일 수 있다. 봉지재(916)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있고, 관통 비아(914) 및/또는 포토닉 구조체(800)가 매립되거나 덮이도록 캐리어 기판(901) 위에 형성될 수 있다. 봉지재(916)는 액체 또는 반 액체 형태로 도포된 후 경화될 수 있다. 그런 다음, 평탄화 공정이 봉지재(916)에 대해 수행되어 관통 비아(914)를 노출시킬 수 있다. 평탄화 공정은, 또한, 포토닉 구조체의 지지체(125)와 같은 포토닉 구조체(800)의 표면을 노출시킬 수 있다. 평탄화 공정 후에, 관통 비아(914), 봉지재(916) 및/또는 포토닉 구조체(800)의 상단 표면들은 공정 변화 내에서 실질적으로 동일 평면에 위치할 수 있다. 평탄화 공정은, 예를 들어 화학적 기계적 연마(CMP, Chemical-Mechanical Polish), 연삭 공정 등일 수 있다. 일부 실시예에서, 예를 들어 관통 비아(914)가 이미 노출된 경우 평탄화가 생략될 수 있다.
도 47에서, 재분배 구조체(922)는 봉지재(916), 관통 비아(914) 및 포토닉 구조체(800) 위에 형성된다. 재분배 구조체(922)는 유전체층(924, 928, 932 및 936); 및 금속화 패턴(926, 930 및 934)을 포함한다. 금속화 패턴은, 또한, 재분배층 또는 재분배 라인으로 지칭될 수 있다. 재분배 구조체(922)는 3개의 금속화 패턴층을 갖는 예로서 도시되지만, 더 많거나 더 적은 유전체층 및 금속화 패턴이 재분배 구조체(922)에 형성될 수 있다. 더 적은 수의 유전체층 및 금속화 패턴이 형성될 경우, 아래에서 논의되는 단계 및 공정이 생략될 수 있다. 더 많은 유전체층과 금속화 패턴이 형성되어야 하는 경우, 아래에서 논의되는 단계와 공정이 반복될 수 있다.
재분배 구조체(922)를 형성하는 예로서, 유전체층(924)이 봉지재(916), 관통 비아(9114) 및 포토닉 구조체(800) 상에 퇴적된다. 일부 실시예에서, 유전체층(924)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이 미드, BCB 등과 같은 감광성 물질로 형성된다. 유전체층(924)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 그런 다음, 유전체층(924)이 패터닝된다. 패터닝은 관통 비아(914)의 일부를 노출하는 개구부를 형성한다. 패터닝은, 유전체층(924)이 감광성 물질일 때 유전체층(924)을 노광 및 현상하거나 또는 이방성 에칭을 사용하여 에칭하는 것과 같이 허용 가능한 공정에 의해 수행될 수 있다.
그런 다음, 금속화 패턴(926)이 형성된다. 금속화 패턴(926)은, 유전체층(924)의 주 표면을 따라 연장되고 유전체층(924)을 통해 연장되어 관통 비아(914)에 물리적으로 그리고 전기적으로 커플링되는 전도성 엘리먼트를 포함한다. 금속화 패턴(926)을 형성하는 예로서, 시드층이 유전체층(924) 위에 그리고 유전체층(924)을 통해 연장되는 개구부에 형성된다. 일부 실시예에서, 시드층은, 단일층 또는 상이한 물질로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속층일 수 있다. 일부 실시예에서, 시드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층은 예를 들어 PVD 등을 사용하여 형성할 수 있다. 그런 다음 포토 레지스트가 시드층 상에 형성되고 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 노광될 수 있다. 포토 레지스트의 패턴은 금속화 패턴(926)에 대응한다. 시드층을 노출시키도록 패터닝은 포토 레지스트를 통해 개구부를 형성한다. 그런 다음, 전도성 물질이 포토 레지스트의 개구부에 그리고 시드층의 노출된 부분 상에 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 물질과 시드층의 하부(underlying) 부분의 조합은 금속화 패턴(926)을 형성한다. 포토 레지스트 및 위에 전도성 물질이 형성되지 않은 시드층의 부분이 제거된다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 시드층의 노출된 부분이 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용하여 제거된다.
그런 다음, 나머지 유전체층(928/932/936) 및 금속화 패턴(930/934)은 유사한 방식으로 형성될 수 있다. 예를 들어, 유전체층(928)이 금속화 패턴(926) 및 유전체층(924) 상에 퇴적된다. 유전체층(928)은 유전체층(924)과 유사한 방식으로 형성될 수 있고, 유전체층(924)과 유사한 물질로 형성될 수 있다. 그런 다음, 금속화 패턴(930)이 형성된다. 금속화 패턴(930)은 유전체층(928)의 주 표면 상에 그리고 이를 따라 연장되는 부분을 포함한다. 금속화 패턴(930)은 금속화 패턴(926)을 물리적으로 그리고 전기적으로 커플링하도록 유전체층(928)을 통해 연장되는 부분을 더 포함한다. 금속화 패턴(930)은 금속화 패턴(926)과 유사한 방식으로 유사한 물질로 형성될 수 있다. 일부 실시예에서, 금속화 패턴(930)은 금속화 패턴(1926)과 다른 크기를 갖는다. 예를 들어, 금속화 패턴(930)의 전도성 라인 및/또는 비아는 금속화 패턴(926)의 전도성 라인 및/또는 비아보다 더 넓고 두꺼울 수 있다. 또한, 금속화 패턴(930)은 금속화 패턴(926)보다 더 큰 피치로 형성될 수 있다.
그런 다음, 유전체층(932) 및 금속화 패턴(934)이 유사한 방식으로 형성될 수 있다. 금속화 패턴(934)은 재분배 구조체(92)의 최상단 금속화 패턴이다. 따라서, 재분배 구조체(922)의 모든 중간 금속화 패턴(예를 들어, 금속화 패턴(926, 930))은 금속화 패턴(934)과 관통 비아(914) 사이에 배치된다. 일부 실시예에서, 금속화 패턴(934)은 금속화 패턴(926 및 930)과 다른 크기를 갖는다. 예를 들어, 금속화 패턴(934)의 전도성 라인 및/또는 비아는 금속화 패턴(926, 930)의 전도성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(934)은 금속화 패턴(930)보다 더 큰 피치로 형성될 수 있다. 유전체층(936)은 재분배 구조체(922)의 최상단 유전체층이다.
도 48에서, 구조체는 캐리어 기판(901)으로부터 제거되고, 뒤집혀서 캐리어 기판(903)에 부착된다. 전도성 커넥터(918)는, 또한, 일부 실시예에 따라 관통 비아(914) 및 비아(612) 상에 형성될 수 있다. 캐리어 기판(903)은 일부 실시예에서 캐리어 기판(901)과 유사할 수 있다. 전도성 커넥터(918)는 포토닉 구조체(800)의 재분배 구조체(120)에 연결되고 관통 비아(914)에 연결되도록 형성된다. 전도성 커넥터(918)는 예를 들어 재분배 구조체(922)의 또는 관통 비아(914)의 금속화 패턴과 동일한 물질로 형성될 수 있다. 일부 실시예에서, 산화물층(102B)에 개구부가 형성될 수 있으며, 전도성 커넥터(918)는 산화물층(102B)을 통해 연장되어 비아(612)와 물리적으로 그리고 전기적으로 접촉한다. 산화물층(102B)의 개구부는 적절한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다.
도 49에서, 하나 이상의 도파관(920)이 산화물층(102B) 및 봉지재(916) 위에 형성된다. 도파관(920)은 일부 실시예에서 폴리머, 실리콘 질화물 등과 같은 물질을 포함할 수 있다. 예를 들어, 도파관(920)은 PMMA, BCB 등과 같은 폴리머를 포함할 수 있지만, 다른 물질이 다른 실시예에서 사용될 수 있다. 도파관들(920) 중 하나 이상은 일부 실시예에서 산화물층(102B)을 통해 도파관(104)에 광학적으로 커플링될 수 있다. 일부 실시예에서, 하나 이상의 도파관(920)은 봉지재(916) 위에서 구조체의 에지까지 연장되어, 에지-실장 광섬유(150)가 도파관(920)에 커플링되도록 할 수 있다(도 51 참조). 일부 실시예에서, 포토닉 패키지(900)의 싱귤레이팅 동안 도파관(920)의 측벽이 노출되도록 하나 이상의 도파관(920)이 스크라이브 영역으로 연장되어 형성될 수 있다.
도파관(920)은, 예를 들어 산화물층(102B) 및 봉지재(916) 위에 도파관(920)의 물질층(도면에 별도로 미도시)을 퇴적한 다음 물질층을 패터닝하여 도파관(902)을 형성함으로써 형성될 수 있다. 물질층은 스핀-온 코팅 기술과 같은 적절한 기술을 사용하여 퇴적될 수 있지만, 다른 기술도 가능하다. 일부 실시예에서, 도파관(920)은 약 3 μm 내지 약 6 μm 범위의 두께를 갖지만 다른 두께도 가능하다.
도파관(920)은 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 예를 들어, 일부 실시예에서, 하드 마스크층이 물질층 위에 형성되고 패터닝될 수 있다. 그런 다음, 하드 마스크층의 패턴이 에칭 공정을 사용하여 물질층으로 전사될 수 있다. 에칭 공정은, 예를 들어, 건식 에칭 공정 및/또는 습식 에칭 공정을 포함할 수 있다. 물질층은 도파관(920)을 정의하는 리세스를 형성하도록 에칭될 수 있고, 나머지 리세싱되지 않은 부분의 측벽은 도파관(920)의 측벽을 정의한다. 일부 실시예에서, 물질층을 패터닝하도록 하나 이상의 포토 리소그래피 및 에칭 시퀀스가 사용될 수 있다. 하나의 도파관(920) 또는 다수의 도파관(920)이 물질층으로부터 패터닝될 수 있다. 다수의 도파관(920)이 형성되는 경우, 다수의 도파관(920)은 별개의 개별 도파관(920)이거나 단일 연속 구조체로 연결될 수 있다. 일부 실시예에서, 도파관(920) 중 하나 이상은 연속 루프를 형성한다. 일부 실시예에서, 도파관(920)은, 광신호가 2개의 도파관(920) 사이에서 및/또는 도파관(920)과 도파관(104) 사이에서 전송되도록 하는 격자 커플러, 에지 커플러, 또는 커플러(예를 들어, 모드 변환기)와 같은 포토닉 구조체를 포함할 수 있다. 예를 들어, 도파관(920)은, 광신호 및/또는 광전력이 도파관(920)과 예를 들어 에지-실장 광섬유(150) 사이에서 전달되도록 하는 에지 커플러를 포함할 수 있다.
일부 경우에, 폴리머 물질로 형성된 도파관(예를 들어, 도파관(920))은 실리콘으로 형성된 도파관(예를 들어, 도파관(104))에 비해 장점을 가질 수 있다. 예를 들어, 폴리머 물질은 실리콘보다 유전 상수가 높기 때문에, 폴리머 도파관은 실리콘 도파관보다 광이 내부에 더 많이 국한될 수 있다. 이는, 또한, 폴리머 도파관의 성능 또는 누출이 공정 변동에 덜 민감하고, 치수 균일성에 덜 민감하며, 표면 조도 (예를 들어, 에지 조도 또는 선폭 조도)에 덜 민감하게 할 수 있다. 일부 경우에, 감소된 공정 감도는 폴리머 도파관이 실리콘 도파관보다 처리하는 데 더 쉽고 비용이 적게 들도록 할 수 있다. 이러한 특성은 폴리머 도파관이 실리콘 도파관보다 낮은 전파 손실을 갖도록 할 수 있다. 이러한 방식으로, 본 명세서에 설명된 실시예는 폴리머 도파관(예를 들어, 도파관(920)) 및 실리콘 도파관(예를 들어, 도파관(104)) 모두를 갖는 포토닉 패키지(900)의 형성을 허용할 수 있다. 포토닉 패키지(900)의 다수의 도파관 세트(예를 들어, 104, 920)는 포토닉 패키지(900) 내에서 더 크고 더 효율적인 광 네트워크를 허용할 수 있으며, 이는 더 빠르고 더 효율적인 디바이스 성능을 초래할 수 있다.
도 50에서, 일부 실시예에 따라, 재분배 구조체(940)가 전도성 커넥터(918) 및 도파관(920) 위에 형성된다. 도 50에 도시된 재분배 구조체(940)는 유전체층(942/946) 및 금속화 패턴(944)을 포함한다. 다른 실시예에서, 재분배 구조체(940)는 도시된 것과 다른 수의 유전체층 및 금속화 패턴을 가질 수 있다. 유전체층(942/946) 및 금속화 패턴(944)은 재분배 구조체(922)(도 47 참조)의 유전체층 및 금속화 패턴과 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 금속화 패턴(944)은 전도성 커넥터(918)에 물리적으로 그리고 전기적으로 연결되도록 형성되어, 관통 비아(914) 및/또는 포토닉 구조체(800)에 전기적 연결부를 만든다.
일부 실시예에서, 언더 범프 금속화물(UBM, under-bump metallization)(947)이 재분배 구조체(940) 상에 형성된다. UBM(947)은 유전체층(946)의 주 표면 상에 그리고 이를 따라 연장하는 범프 부분을 가질 수 있고, 금속화 패턴(944)에 물리적으로 그리고 전기적으로 커플링되도록 유전체층(946)을 통해 연장되는 비아 부분을 가질 수 있다. 그 결과, UBM(947)은 관통 비아(914) 및 포토닉 구조체(800)에 전기적으로 커플링된다. UBM(947)은 금속화 패턴(944)과 동일한 물질로 형성될 수 있다. 일부 실시예에서, UBM(947)은 금속화 패턴(944)과 다른 크기를 갖는다.
일부 실시예에서, 하나 이상의 반도체 디바이스(250)가 UBM(947)에 연결된다. 반도체 디바이스(250)는 이전에 설명된 것과 유사할 수 있다. 반도체 디바이스(250)는 예를 들어 솔더 범프 등일 수 있는 전도성 커넥터(948)에 의해 UBM(947)에 연결될 수 있다. 언더필(210)은 반도체 디바이스(250)와 재분배 구조체(940) 사이에 퇴적될 수 있다. 그런 다음, 포토닉 패키지(900)가 캐리어 기판(903)으로부터 제거될 수 있고, UBM(956) 및 전도성 커넥터(958)가 재분배 구조체 상에 형성될 수 있다(도 51 참조). UBM(956)은 이전에 설명된 전도성 패드(128) 또는 UBM(947)과 유사할 수 있고, 전도성 커넥터(958)는 이전에 설명된 전도성 커넥터(132)와 유사할 수 있다.
도 51은 일부 실시예에 따른 포토닉 시스템(950)을 도시한다. 포토닉 시스템(950)은 상호 연결 기판(952)에 부착된 하나 이상의 포토닉 패키지(900)를 포함한다. 포토닉 패키지(900)는 도 50에 대해 설명된 것과 유사할 수 있다. 상호 연결 기판(952)은 도 15에 대해 설명된 상호 연결 기판(202)과 유사할 수 있다. 예를 들어, 상호 연결 기판(952)은 상호 연결 기판(202)의 전도성 패드(204)와 유사한 하나 이상의 전도성 패드(954)를 포함할 수 있다. 포토닉 패키지(900)의 전도성 커넥터(958)는 상호 연결 기판(952)의 전도성 패드(954)에 결합되어, 포토닉 패키지(900)와 상호 연결 기판(952) 사이의 전기적 연결부를 형성할 수 있다. 예를 들어, 포토닉 패키지(900)의 전도성 커넥터(958)는 전도성 패드(954)와 물리적으로 접촉하도록 배치될 수 있고, 이어서 전도성 커넥터(958)의 솔더 물질을 전도성 패드(954)에 결합하도록 리플로우 공정이 수행될 수 있다. 일부 실시예에서, 언더필(210)은 포토닉 패키지(900)과 상호 연결 구조체(952) 사이에 형성될 수 있다. 일부 실시예에서, 광섬유(150)가 상호 연결 기판(952)에 부착되고 도파관(104)에 광학적으로 커플링될 수 있다.
도 52 내지 55는 일부 실시예에 따른 포토닉 시스템(1000)의 형성에서 중간 단계를 도시한다. 포토닉 시스템(1000)은, 포토닉 시스템(1000)이, 반도체 디바이스(250A-B)와 인터페이싱하고 도파관(920)으로 형성된 광 네트워크를 통해 전송된 광신호를 사용하여 통신하는 다수의 포토닉 구조체(800A-B)를 포함한다는 점을 제외하고, 도 51에 도시된 포토닉 시스템(950)과 유사하다. 상호 통신을 위한 도파관(920)의 광 네트워크의 사용은, 포토닉 시스템(1000)의 향상된 속도 및 효율을 허용할 수 있다. 도 55는 2개의 포토닉 구조체(800A-B)를 갖는 포토닉 시스템(1000)을 도시하지만, 다른 실시예에서는 다른 개수의 포토닉 구조체(800)가 존재할 수 있다.
도 52는 일부 실시예에 따라, 재분배 구조체(1022) 상에 형성된 다수의 포토닉 구조체(800A-B) 및 관통 비아(914)를 포함하는 구조체를 도시한다. 도 51에 도시된 구조체는, 다수의 포토닉 구조체(800A-B)를 제외하고는, 도 48에 도시된 구조체와 유사하다. 예를 들어, 도 52에 도시된 구조체는, 도 48에 도시된 관통 비아(914)와 유사할 수 있고 유사한 방식으로 형성될 수 있는 관통 비아(914)를 포함한다. 도 52에 도시된 재분배 구조체(1022)는, 도 48의 재분배 구조체(922)와 유사하고 유사한 방식으로 형성될 수 있다. 도 48에 도시된 구조체와 유사하게, 관통 비아(914) 및 포토닉 구조체(800A-B)는 봉지재(916)에 의해 봉지화되고, 전도성 커넥터(918)는 포토닉 구조체(800A B)의 관통 비아(914) 및 비아(612) 상에 형성된다.
도 53에서, 하나 이상의 도파관(920)이 포토닉 구조체(800A-B) 위에 형성된다. 도파관(920)은 도 49에 대해 이전에 설명된 도파관(920)과 유사할 수 있고 유사한 방식으로 형성될 수 있다. 예를 들어, 도파관(920)은 도 49에 대해 이전에 설명된 것과 같은 폴리머 물질로 형성될 수 있지만, 다른 물질도 가능하다. 도파관들(920) 중 일부는 포토닉 구조체(800A-B)의 도파관들(104) 중 일부 위로 연장될 수 있고, 도파관들(920) 중 일부는 도파관(104)에 광학적으로 커플링될 수 있다. 이러한 방식으로, 도파관(920)은 포토닉 구조체(800A-B)사이에서 연장되는 광 네트워크를 형성하고 포토닉 구조체(800A-B) 사이에서 광신호를 통신할 수 있다.
도 54에서, 일부 실시예에 따라, 재분배 구조체(1040)가 형성되고 반도체 디바이스(250A-B)가 재분배 구조체(1040)에 연결된다. 재분배 구조체(1040)는 도 49에 도시된 재분배 구조체(940)와 유사하고, 유사한 방식으로 형성될 수 있다. 예를 들어, 재분배 구조체(1040)는 전도성 커넥터(918)에 전기적 연결부를 만들 수 있다. 반도체 디바이스(250A-B)는 이전에 설명된 반도체 디바이스(250)와 유사할 수 있다. 반도체 디바이스(250A-B)는 도 50에 대해 설명된 것과 유사한 방식으로 재분배 구조체(1040)에 연결될 수 있다. 예를 들어, 반도체 디바이스(250A-B)는 예를 들어, 솔더 범프 등을 사용하여, 재분배 구조체(1040) 상에 형성된 UBM에 연결될 수 있다. 일부 실시예에서, 반도체 디바이스(250A-B)는 각각의 포토닉 구조체(800A-B)의 재분배 구조체(120)에 각각 연결될 수 있다. 이러한 방식으로, 반도체 디바이스(250A-B)는 포토닉 구조체(800A-B)와 통신할 수 있다. 일부 실시예에서, 포토닉 구조체(800A-B)는, 도파관(920)을 통해 광신호를 송수신함으로써 반도체 디바이스(250A-B) 간의 통신을 용이하게 할 수 있다.
도 55에서, 재분배 구조체(1022)는 상호 연결 기판(1002)에 연결되어 포토닉 시스템(1000)을 형성한다. 상호 연결 기판(1002)은 도 51에 대해 설명된 상호 연결 기판(952)과 유사할 수 있다. 예를 들어, 상호 연결 기판(1002)은 전도성 패드(1004)를 포함할 수 있다. 일부 실시예에서, UBM(956) 및 전도성 커넥터(958)가 재분배 구조체(1022) 상에 형성될 수 있다. UBM(956)은 전도성 커넥터(958)에 의해 전도성 패드(1004)에 연결될 수 있다. 이러한 방식으로, 포토닉 시스템(1000)은 도파관(920)을 사용하여 다수의 반도체 디바이스(250A-B) 사이의 효율적인 고속 광통신을 허용하도록 형성된다.
도 56 내지 63은 일부 실시예에 따른 포토닉 시스템(1100)의 형성에서 중간 단계를 도시한다. 포토닉 시스템(1100)(도 63 참조)은 포토닉 상호 연결 구조체(1111)(도 59 참조)에 부착된 다수의 포토닉 패키지(1101)(도 56 또는 도 56의 포토닉 패키지(1101A-B) 참조)를 포함한다. 포토닉 상호 연결 구조체(1111)는 포토닉 패키지(1101)에 광학적으로 커플링되고 포토닉 패키지(1101) 사이의 광통신을 허용하는 도파관(1106)을 포함한다. 이러한 방식으로, 포토닉 패키지(1101) 사이의 효율적인 고속 광통신이 달성될 수 있다. 도 63은 2개의 포토닉 패키지(1101A-B)를 갖는 포토닉 시스템(1000)을 도시하지만, 다른 실시예에서 다른 개수의 포토닉 패키지(1101)가 존재할 수 있다.
도 56은 일부 실시예에 따른 포토닉 패키지(1101)를 도시한다. 포토닉 패키지(1101)는, 포토닉 패키지(1101)가 유전체층(134)에 형성된 접촉 패드(136)를 포함하는 것을 제외하고는, 도 14에 도시된 포토닉 패키지(100)와 유사하다. 예를 들어, 포토닉 패키지(1101)는 도파관(104), 격자 커플러(107A-B), 비아(112) 및 유전체층(130)을 포함한다. 접촉 패드(136)는 도 6에 대해 설명된 전도성 패드(116)와 유사할 수 있고, 유전체층(134)은 도 6에 대해 설명된 유전체층(117)과 유사할 수 있다. 예를 들어, 유전체층(134)은 기판(102C), 비아(112) 및 유전체층(130) 위에 형성될 수 있고, 개구부는 유전체층(134)에 패터닝될 수 있고, 이어서 접촉 패드(136)의 전도성 물질이 개구부에 형성될 수 있다. 다른 형성 기술도 가능하다.
일부 실시예에 따라, 포토닉 패키지(1101)는 반사체(109), 및 지지체(125) 상의 코팅(123)과 같은 선택적 피처를 포함할 수 있다. 반사체(109)는 격자 커플러(107)와, 커플러 또는 광섬유와 같은 다른 컴포넌트 사이의 광학 커플링을 향상시키도록 대응하는 격자 커플러(107) 근처에 형성될 수 있다. 예를 들어, 도 56에 도시된 포토닉 패키지(1101)는, 격자 커플러(107A)와 격자 커플러(107A) 위의 광섬유(150)(도 63 참조) 사이의 커플링을 향상시키도록 격자 커플러(107A) 아래에 형성된 반사체(109A) 및 격자 커플러(107B)와 격자 커플러(107B) 아래의 포토닉 상호 연결 구조체(1111)의 격자 커플러(1107) 사이의 커플링을 향상시키도록 격자 커플러(107B) 위에 형성된 반사체(109B)(도 63 참조)를 포함한다. 반사체(109)는 금속(예를 들어, 구리 등), 티타늄 질화물 등, 또는 이들의 조합과 같은 물질의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 반사체(109)는, 실리콘 산화물, 실리콘 질화물 등의 층을 포함하는 스택과 같은 유전체층의 주기적 스택을 포함할 수 있다. 예를 들어, 반사체(109A)는 산화물층(102B) 상에 물질을 퇴적한 다음 물질을 패터닝함으로써 형성될 수 있고, 반사체(109B)는 유전체층(108A) 상에 물질을 퇴적한 다음 물질을 패터닝함으로써 형성될 수 있다. 다른 형성 기술도 가능하다.
지지체(125) 상에 형성된 선택적 코팅(123)은 예를 들어 반사 방지 코팅일 수 있다. 코팅(123)은, 도 56에 도시된 바와 같이, 지지체(125)의 전체 표면 위에 또는 지지체(125)의 일부 상에 형성될 수 있다. 광섬유(150)가 지지체(125)에 부착되고 지지체(125)를 통해 광학적으로 통신하는 실시예의 경우(예를 들어, 도 63의 광섬유(150A-B)), 코팅(123)의 사용은 광섬유(150)와 지지체(125) 사이의 광학 손실 또는 반사를 감소시킬 수 있다. 예를 들어, 지지체(125)가 실리콘을 포함하는 실시예의 경우, 코팅(123)은 실리콘 산화물, 실리콘 질화물, 폴리머, BCB 등 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다. 명확성을 위해 코팅(123)은 도 57-63에서 생략된다.
도 57은 일부 실시예에 따른 기판(1102) 상의 도파관(1106)의 형성을 도시한다. 기판(1102)은 도 1의 기판(102C)에 대해 설명된 것과 유사한 기판일 수 있다. 예를 들어, 일부 실시예에서, 기판(1102)은, 실리콘 웨이퍼(예를 들어, 12인치 실리콘 웨이퍼), 다른 유형의 반도체 웨이퍼, BOX 기판과 같은 다층 기판 등일 수 있다. 유전체층(1104)이 기판(1102) 위에 형성될 수 있다. 유전체층(1104)은 도 3에 대해 설명된 유전체층(108)에 대해 설명된 것과 유사한 하나 이상의 물질을 포함할 수 있고, 유전체층(108)에 대해 설명된 것과 유사한 방식으로 형성될 수 있다.
도파관(1106)이 유전체층(1104) 상에 형성될 수 있다. 도파관(1106)은 도 2의 도파관(104), 도 37의 도파관(604A) 또는 도 49의 도파관(920)과 유사할 수 있고, 유사한 기술을 사용하여 형성될 수 있다. 예를 들어, 일부 실시예에서, 도파관(1106)은, 유전체층(1104) 위에 실리콘 질화물층을 퇴적한 다음 실리콘 질화물층을 패터닝하여 실리콘 질화물을 포함하는 도파관(1106)을 형성함으로써 형성된다. 다른 물질이나 기술도 가능하다. 일부 실시예에서, 격자 커플러(1107)는 도파관(1106)에 형성될 수 있다. 도 57은 3개의 격자 커플러(1107A-C)를 도시하지만, 다른 개수의 격자 커플러(1107)도 다른 실시예에서 형성될 수 있다. 도파관(1106)을 형성한 후에, 유전체층(1108)이 도파관(1106) 및 유전체층(1104) 위에 형성될 수 있다. 유전체층(1108)은 유전체층(108)에 대해 설명된 것과 유사한 물질일 수 있고 유사한 방식으로 형성될 수 있다.
도 58에서, 일부 실시예에 따라 비아(1110)가 형성된다. 비아(1110)는 도 5에 도시된 비아(112)와 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 예를 들어, 기판(1102) 내로 연장되는 개구부가 형성될 수 있고, 이어서 전도성 물질이 개구부에 퇴적될 수 있다.
도 59에서, 일부 실시예에 따라, 포토닉 상호 연결 구조체(1111)를 형성하도록, 재분배 구조체(1112)가 도파관(1106), 유전체층(1108) 및 비아(1110) 위에 형성될 수 있다. 재분배 구조체(1112)는 재분배 구조체(120)에 대해 설명되고 도 6에 도시된 것과 유사한 기술을 사용하여 형성될 수 있다. 예를 들어, 재분배 구조체(1112)는 다수의 금속화 패턴 및 유전체층을 포함할 수 있고 비아(1110)에 전기적으로 연결될 수 있다.
여전히 도 59를 참조하면, 일부 실시예에 따라 재분배 구조체(1112)의 일부가 제거되고 유전체 영역(1114)으로 대체될 수 있다. 유전체 영역(1114)이 격자 커플러(1107) 위에 형성되어, 광신호가 유전체 영역(1114)을 통해 격자 커플러(1107)로 전송되도록 할 수 있다. 유전체 영역(1114)은 도 3에 설명된 유전체층(108)에 대해 설명된 것과 유사한 하나 이상의 물질을 포함할 수 있고, 유전체층(108)에 대해 설명된 것과 유사한 방식으로 형성될 수 있다. 예를 들어, 일부 실시예에서, 유전체 영역(1114)은 실리콘 산화물 등을 포함할 수 있지만, 다른 물질도 가능하다.
도 60에서, 일부 실시예에 따라, 하나 이상의 포토닉 패키지(1101), 반도체 디바이스(250) 및/또는 더미 디바이스(1120)가 포토닉 상호 연결 구조체(1111)에 부착된다. 도 60에 도시된 포토닉 패키지(1101A-B) 및 반도체 디바이스(250)는, 이전에 설명된 도 56에 도시된 포토닉 패키지(1101) 및 반도체 디바이스(250)와 각각 유사할 수 있다. 일부 실시예에서, 더미 디바이스(1120)는 광섬유(150C)(도 62-63 참조)의 부착을 용이하게 하도록 후속적으로 리세싱되는 더미 다이, 물질의 블록 등이다. 예를 들어, 일부 실시예에서, 더미 디바이스(1120)는 실리콘, 실리콘 산화물, 폴리머 등, 또는 이들의 조합을 포함할 수 있다. 도 60은 2개의 포토닉 패키지(1101A-B), 하나의 반도체 디바이스(250) 및 하나의 더미 디바이스(1120)를 도시하지만, 다른 실시예에서는 더 많거나 더 적은 개수가 존재할 수 있다. 예를 들어, 일부 실시예에서, 포토닉 상호 연결 구조체(1111)에 부착된 각각의 포토닉 패키지(1101)는 포토닉 상호 연결 구조체(1111)에 부착된 연관 반도체 디바이스(250)를 갖는다.
포토닉 패키지(1101A-B), 반도체 디바이스(250) 및 더미 디바이스(1120)는 직접 결합 등을 사용하여 부착될 수 있다. 일부 실시예에서, 더미 디바이스(1120)는 포토닉 패키지(1101A-B) 및/또는 반도체 디바이스(250)와 상이한 기술을 사용하여 부착될 수 있다. 일부 실시예에서, 봉지재(1122)는 포토닉 패키지(1101A-B), 반도체 디바이스(250) 및 더미 디바이스(1120) 상에 그리고 그 주위에 형성된다. 봉지재(1122)는 몰딩 컴파운드, 에폭시 등일 수 있고, 도 46에 대해 설명된 봉지재(916)와 유사할 수 있다.
도 61에서, 일부 실시예에 따라, 기판(1102)은 비아(1110)를 노출시키도록 박형화되고, 전도성 패드(1124) 및 전도성 커넥터(1126)는 노출된 비아(1110) 상에 형성된다. 기판(1102)은 CMP 공정, 연삭 공정, 에칭 공정 등 또는 이들의 조합과 같은 적절한 공정을 사용하여 박형화될 수 있다. 전도성 패드(1124)는 도 14에 대해 설명된 전도성 패드(128)와 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 전도성 커넥터(1126)는 도 14에 대해 설명된 전도성 커넥터(132)와 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 전도성 커넥터(1126)는 외부 컴포넌트가 포토닉 상호 연결 구조체(1111)에 연결되는 것을 허용한다. 이러한 방식으로, 외부 컴포넌트는 전기 신호 및/또는 전력을 재분배 구조체(1112)로, 따라서 포토닉 패키지(1101A-B) 및 반도체 디바이스(250)로 전송할 수 있다.
도 61을 참조하면, 일부 실시예에 따라 평탄화 공정이 봉지재(1122)에 대해 수행될 수 있다. 평탄화 공정은, 포토닉 패키지(1101A-B)의 표면(예를 들어, 지지체(125) 또는 코팅(123)의 표면), 반도체 디바이스(250)의 표면 및/또는 더미 디바이스(1120)의 표면을 노출시킬 수 있다. 평탄화 공정은 CMP 공정, 연삭 공정, 에칭 공정 등, 또는 이들의 조합을 포함할 수 있다.
도 62에서, 일부 실시예에 따라, 리세스(1140)가 더미 디바이스(1120)에 형성된다. 도 62는, 또한, 상호 연결 기판(1130)에 연결되어 포토닉 시스템(1100)을 형성하는 포토닉 상호 연결 구조체(1111)를 도시한다. 더미 디바이스(1120)의 리세스(1140)는, 습식 에칭, 건식 에칭, 또는 이들의 조합과 같은 에칭 공정을 사용하여 형성될 수 있다. 일부 실시예에서, 리세스(1140)는 더미 디바이스(1120) 아래의 유전체 영역(1114)을 노출시킬 수 있다. 이러한 방식으로 유전체 영역(1114)을 노출하면, 광섬유(150)(예를 들어, 도 63의 광섬유(150C))가 격자 커플러(1107C)에 광학적으로 커플링될 수 있다. 상호 연결 기판(1130)은 도 51에 대해 설명된 상호 연결 기판(952)과 유사할 수 있다. 예를 들어, 상호 연결 기판(1130)은 전도성 패드(1134)를 포함할 수 있고, 전도성 커넥터(1126)는 전도성 패드(1134)에 부착될 수 있다. 언더필(210)이 기판(1102)과 상호 연결 기판(1130) 사이에 퇴적될 수 있다.
도 63에서, 일부 실시예에 따라, 광섬유(150A-C)가 포토닉 시스템(1100)에 부착된다. 도 63은, 포토닉 패키지(1101A)에 부착된 광섬유(150A), 포토닉 패키지(1101B)에 부착된 광섬유(150B), 및 더미 디바이스(1120)의 리세스(1140) 내에 부착된 광섬유(150C)를 도시한다. 다른 실시예에서 더 많거나 더 적은 광섬유(150)가 더 많거나 더 적은 포토닉 패키지(1101)에 부착될 수 있다. 광섬유(150A-C)를 부착하도록 광학 글루(212) 등이 사용될 수 있다.
도시된 실시예에서, 광섬유(150A)는 포토닉 패키지(1101A)의 지지체(125)에 부착되고 포토닉 패키지(1101A)의 격자 커플러(107A)에 광학적으로 커플링되고, 광섬유(150B)는 포토닉 패키지(1101A)의 지지체(125)에 부착되고 포토닉 패키지(1101B)의 격자 커플러(107A)에 광학적으로 커플링된다. 일부 실시예에서, 포토닉 패키지(1101A-B)의 격자 커플러(107A)와 광섬유(150A-B) 사이의 광통신을 허용하도록, 광신호 및/또는 광전력이 지지체(125) 및 포토닉 패키지(1101A-B)의 다른 유전체층을 통해 전송될 수 있다. 격자 커플러(107A)와 광섬유(150A-B) 사이의 광학 커플링을 용이하게 하도록, 포토닉 패키지(1101A-B)는 반사체(109A)를 포함할 수 있다.
일부 실시예에 따라, 광섬유(150C)는 리세스(1140) 내의 포토닉 시스템(1100)에 부착되고 도파관(1106)의 격자 커플러(1107C)에 광학적으로 커플링된다. 광신호 및/또는 광전력은 격자 커플러(1107C)와 광섬유(150C) 사이의 광통신을 허용하도록 유전체 영역(1114)을 통해 전송될 수 있다. 이러한 방식으로, 광섬유(150C)는 격자 커플러(1107C)를 통해 도파관(1106)에 광학적으로 커플링될 수 있다. 일부 실시예에서, 포토닉 패키지(1101)에 부착된 광섬유(150A-B)는 포토닉 패키지(1101A-B)를 사용하여 포토닉 시스템(1100)과 광신호를 통신하는 데 사용되고, 광섬유(150C)는 도파관(1106)을 통해 포토닉 시스템(1100)에 광전력을 통신하는 데 사용된다.
일부 실시예에서, 포토닉 패키지(1101A-B)의 격자 커플러(107B)는 도파관(1106)의 격자 커플러(1107A-B)에 광학적으로 커플링된다. 광신호 및/또는 광전력은 유전체 영역(1114)을 통해 전송되어, 격자 커플러(1107A-B)와 격자 커플러(107B) 사이의 광통신을 허용할 수 있다. 이러한 방식으로, 포토닉 패키지(1101A-B)는 격자 커플러(107B) 및 격자 커플러(1107A-B)를 통해 도파관(1106)에 광학적으로 커플링될 수 있고, 포토닉 패키지(1101A-B)는 격자 커플러(107B)와 격자 커플러(1107A-B) 사이의 광학 커플링을 용이하게 하는 반사체(109A)를 포함할 수 있다.
이러한 방식으로, 일부 실시예에서, 포토닉 시스템(1100)의 포토닉 패키지(1101)는 재분배 구조체(1112)를 통해 포토닉 시스템(1100)의 반도체 디바이스(250)에 전기적으로 연결될 수 있다. 포토닉 패키지(1101)는, 또한, 포토닉 시스템(1100)의 도파관(1106)과 광학적으로 커플링되어, 포토닉 시스템(1100)의 다양한 반도체 디바이스(250) 사이의 광통신을 용이하게 할 수 있다. 재분배 구조체(1112) 및 도파관(1106)은, 포토닉 시스템(1100) 내의 전기 통신 및 광통신을 모두 허용하는 포토닉 시스템(1100)의 광 상호 연결 구조체(1111)의 일부이다. 포토닉 패키지(1101)는 광섬유(150)에 광학적으로 커플링되어 반도체 디바이스(250)와 외부 컴포넌트 사이의 광통신을 용이하게 할 수 있다. 도파관(1106)은, 또한, 광전력을 도파관(1106)에 제공하는 하나 이상의 광섬유(150)에 광학적으로 커플링될 수 있다. 일부 경우에 도파관(1106)은 광전력의 일부를 포토닉 패키지(1101)로 전송할 수 있다. 이러한 방식으로, 포토닉 패키지(1101) 및 도파관(1106)을 사용하여 다수의 반도체 디바이스(250)와 외부 컴포넌트 사이의 효율적인 고속 광통신을 허용하는 포토닉 시스템(1100)이 형성될 수 있다.
도 64는 일부 실시예에 따른 포토닉 시스템(1150)을 도시한다. 포토닉 시스템(1150)은, 포토닉 시스템(1150)의 포토닉 상호 연결 구조체(1151)가 재분배 구조체(1112)와 동일한 구조체층 내에 형성된 도파관(1106)을 포함하고, 포토닉 패키지(1101A-B), 반도체 디바이스(250) 및 더미 디바이스(1120)가 전도성 커넥터(1152)에 의해 상호 연결 구조체(1151)에 부착된다는 점을 제외하고는, 도 63에 도시된 포토닉 시스템(1100)과 유사하다. 포토닉 시스템(1100)과 유사하게, 광섬유(150A-B)는 포토닉 패키지(1101A-B)의 격자 커플러(107A)에 광학적으로 커플링될 수 있고, 광섬유(150C)는 도파관(1106)의 격자 커플러(1107C)에 광학적으로 커플링될 수 있고, 포토닉 패키지(1101A-B)의 격자 커플러(107B)는 도파관(1106)의 격자 커플러(1107A-B)에 광학적으로 커플링될 수 있다.
일부 실시예에서, 포토닉 시스템(1150)의 포토닉 상호 연결 구조체(1151)는 도 57에 대해 설명된 것과 유사할 수 있는 기판(1102) 상에 형성된 유전체층(1104)을 포함한다. 재분배 구조체(1112)는 유전체층(1104) 위에 형성될 수 있고, 도 59의 재분배 구조체(1112)에 대해 설명된 것과 유사한 기술을 사용하여 형성될 수 있다. 재분배 구조체(1112)를 형성한 후에, 재분배 구조체(1112)의 일부를 제거하여 유전체층(1104)의 일부를 노출시킬 수 있다. 그런 다음, 도파관(1106)이 유전체층(1104)의 노출된 일부 상에 형성될 수 있다. 도파관(1106)은 도 57에 대해 설명된 도파관(1106)과 유사할 수 있고 유사한 방식으로 형성될 수 있다. 예를 들어, 실리콘 질화물층이 유전체층(1104)의 노출된 부분 위에 퇴적된 다음 패터닝될 수 있지만, 다른 물질 또는 기술도 가능하다. 격자 커플러(1107A-C)는 이전에 설명된 것과 유사한 기술을 사용하여 도파관(1106)에 형성될 수 있다. 다른 실시예에서, 도파관(1106)은 재분배 구조체(1112) 이전에 형성될 수 있다. 예를 들어, 재분배 구조체(1112)의 일부는 도파관(1106)에 인접하여 및/또는 위에 형성될 수 있다.
일부 실시예에서, 유전체층(1158)이 도파관(1106) 위에 형성될 수 있다. 유전체층(1158)은 도 57에 대해 설명된 유전체층(1108)과 유사할 수 있고, 유사한 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 재분배 구조체(1112) 및 유전체층(1158)의 표면들이 실질적으로 같은 높이가 되도록 평탄화 공정(예를 들어, CMP, 연삭, 에칭 등)이 수행된다. 유전체층(1158)은 위로부터 격자 커플러(1107A-C)로의 광신호의 커플링을 허용한다.
포토닉 패키지(1101A-B), 반도체 디바이스(250) 및/또는 더미 디바이스(1120)는 전도성 커넥터(1152)를 사용하여 포토닉 상호 연결 구조체(1151)의 재분배 구조체(1112)에 부착될 수 있다. 전도성 커넥터(1152)는 도 50에 대해 설명된 전도성 커넥터(948), 도 61에 대해 설명된 전도성 커넥터(1126), 또는 본 명세서의 다른 곳에서 설명된 전도성 커넥터와 유사할 수 있다. 포토닉 패키지(1101A-C), 반도체 디바이스(250) 및/또는 더미 디바이스(1120)를 포함하는 컴포넌트는, 예를 들어 재분배 구조체(1112) 상에 전도성 커넥터(1152)를 형성하고 컴포넌트의 전도성 패드를 전도성 커넥터(1152)와 물리적으로 접촉하도록 배치함으로써 재분배 구조체(1112)에 부착될 수 있다. 전도성 커넥터(1152)의 솔더 물질을 컴포넌트의 전도성 패드에 결합하도록 리플로우 공정이 수행될 수 있다. 일부 경우에, 포토닉 패키지(1101A-C), 반도체 디바이스(250), 및/또는 더미 디바이스(1120)를 부착하기 위해 전도성 커넥터(1152)를 사용하면, 처리 비용 또는 복잡성을 감소시킬 수 있다.
일부 실시예에서, 광학 글루(1154)가 포토닉 패키지(1101A-B)와 유전체층(1158) 사이에 형성될 수 있다. 광학 글루(1154)는 광신호가 포토닉 패키지(1101A-B)와 격자 커플러(1107A-B) 사이에서 전송되는 것을 허용한다. 예를 들어, 일부 실시예에서, 광학 글루(1154)는 유전체층(1158) 및/또는 포토닉 패키지(1101A-B)의 유전체층(130)에 인덱스 매칭될 수 있다. 광학 글루(1154)는 포토닉 패키지(1101A-B)의 부착 전 또는 후에 포토닉 상호 연결 구조체(1151) 상에 퇴적될 수 있다. 일부 실시예에서, 언더필(210)이 포토닉 패키지(1101A-C), 반도체 디바이스(250) 및/또는 더미 디바이스(1120)와 포토닉 상호 연결 구조체(1151) 사이에 형성될 수 있다.
도 65 내지 74는 일부 실시예에 따른 포토닉 시스템(1300)의 형성에서 중간 단계를 도시한다. 도 65 내지 67은 일부 실시예에 따른 도파관 구조체(1200)의 형성을 도시한다. 포토닉 시스템(1300)은 하나 이상의 도파관 구조체(1200)를 포함할 수 있다. 일부 실시예에서, 포토닉 시스템(1300)(도 74 참조)은 재분배 구조체(1314)에 부착된 다수의 포토닉 패키지(100A-B) 및 다수의 반도체 디바이스(250A-B)를 포함한다. 포토닉 패키지(100A-B)는 도 14에 대해 이전에 설명된 포토닉 패키지(100)와 유사할 수 있고, 반도체 디바이스(250A-B)는 본 명세서에서 이전에 설명된 것과 유사할 수 있다. 재분배 구조체(1314)는, 포토닉 패키지(100)에 광학적으로 커플링되고 포토닉 패키지들(100) 사이의 광통신을 허용하는 하나 이상의 도파관 구조체(1200) 위에 형성된다. 이러한 방식으로, 포토닉 패키지들(100) 사이의 효율적인 고속 광통신이 달성될 수 있다. 도 74는 2개의 포토닉 패키지(100A-B) 및 2개의 반도체 디바이스(250A-B)를 갖는 포토닉 시스템(1300)을 도시하지만, 다른 실시예에서는 다른 개수의 포토닉 구조체(100) 또는 반도체 디바이스(250)가 존재할 수 있다.
도 65를 먼저 참조하면, 일부 실시예에 따른 BOX 기판(102)이 도시된다. BOX 기판(102)은 도 1에 대해 설명된 BOX 기판(102)과 유사할 수 있다. 예를 들어, BOX 기판은 기판(102C) 위에 형성된 산화물층(102B) 및 산화물층(102B) 위에 형성된 실리콘층(102A)을 포함할 수 있다. 도 66에서, 일부 실시예에 따라, 실리콘층(102A)은 도파관(1204) 및 격자 커플러(1207)를 위한 실리콘 영역을 형성하도록 패터닝된다. 도파관(1204) 또는 격자 커플러(1207)는 도 2 및 본 명세서의 다른 곳에서 앞서 설명한 도파관(104) 및 커플러(107)와 유사할 수 있으며, 유사한 방식으로 형성될 수 있다. 하나 이상의 도파관(1204) 및 하나 이상의 격자 커플러(1207)가 형성될 수 있다. 도 67에서, 일부 실시예에 따라, 유전체층(108)이 BOX 기판(102)의 전측 상에 형성된다. 유전체층(108)이 도파관(1204), 격자 커플러(1207) 및 산화물층(102B) 위에 형성된다. 유전체층(108)은 도 3에 대해 앞서 설명된 유전체층(108)과 유사할 수 있다.
도 68에서, 일부 실시예에 따라, 비아(1304)가 제1 캐리어 기판(1302) 위에 형성된다. 제1 캐리어 기판(1302)은 예를 들어 웨이퍼, 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 일부 실시예에서, 이형층(미도시)이 제1 캐리어 기판(1302) 상에 형성될 수 있다. 비아(1304)는 도 45에 대해 설명된 관통 비아(914)와 유사한 물질로 형성될 수 있고, 유사한 기술을 사용하여 형성될 수 있다. 예를 들어, 시드층이 제1 캐리어 기판(1302) 위에 형성될 수 있고, 포토 레지스트가 시드층 위에 형성되고 패터닝될 수 있으며, 이어서 전도성 물질이 패터닝된 포토 레지스트 위에 퇴적될 수 있다. 다른 기술도 가능하다. 도 68에 도시된 바와 같이, 일부 실시예에 따라, 도파관 구조체(1200)가 제1 캐리어 기판(1302)에 부착될 수 있다. 도파관 구조체(1200)의 유전체층(108)은 접착층 등(미도시)을 사용하여 제1 캐리어 기판(1302)에 부착될 수 있다. 하나 이상의 도파관 구조체(1200)가 제1 캐리어 기판(1302)에 부착될 수 있고, 도파관 구조체(1200)는 비아(1304)의 형성 전 또는 후에 부착될 수 있다.
도 69에서, 일부 실시예에 따라, 봉지재(1306)가 비아(1304) 및 도파관 구조체(1200) 위에 그리고 주위에 형성된다. 봉지재(1306)는 도 46 또는 본 명세서의 다른 곳에서 설명된 봉지재(916)와 유사할 수 있고, 유사한 기술을 사용하여 형성될 수 있다. 도 70에서, 일부 실시예에 따라, 도파관 구조체(1200)의 기판(102C)을 제거하도록 평탄화 공정이 수행된다. 평탄화 공정은 예를 들어, CMP 공정, 연삭 공정, 에칭 공정 등 또는 이들의 조합을 포함할 수 있다. 도 70에 도시된 바와 같이, 평탄화 공정은, 또한, 봉지재(1306)를 박형화한다. 평탄화 공정을 수행하는 단계 후에, 도파관 구조체(1200)의 산화물층(102B)이 노출될 수 있고 비아(1304)가 노출될 수 있다.
도 71에서, 일부 실시예에 따라, 재분배 구조체(1308)가 비아(1304), 봉지재(1306) 및 도파관 구조체(1200) 위에 형성된다. 재분배 구조체(1308)는 도 47에 대해 설명된 재분배 구조체(922)와 유사할 수 있고, 유사한 기술을 사용하여 형성될 수 있다. 예를 들어, 재분배 구조체(1308)는 다수의 유전체층 및 금속화 패턴을 포함할 수 있다. 다른 실시예에서, 재분배 구조체(1308)는 도시된 것과 다른 개수의 유전체층 및 금속화 패턴을 가질 수 있다. 재분배 구조체(1308)의 금속화 패턴은 비아(1304)에 물리적으로 그리고 전기적으로 연결될 수 있다.
도 72에서, 일부 실시예에 따라, 구조체가 제1 캐리어 기판(1302)으로부터 제거되고 뒤집혀지고 제2 캐리어 기판(1310)에 부착된다. 제2 캐리어 기판(1310)은 제1 캐리어 기판(1302)과 유사할 수 있고, 구조체는 이형층 등을 사용하여 부착될 수 있다(도면에 미도시). 그런 다음, 일부 실시예에 따라, 재분배 구조체(1314) 및 폴리머 영역(1312)이 비아(1304), 봉지재(1306) 및 도파관 구조체(1200) 위에 형성될 수 있다.
재분배 구조체(1314)는 재분배 구조체(1308)와 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 예를 들어, 재분배 구조체(1314)는 유전체층 및 하나 이상의 금속화 패턴을 포함할 수 있다. 다른 실시예에서, 재분배 구조체(1314)는 도시된 것과 다른 개수의 유전체층 및 금속화 패턴을 가질 수 있다. 재분배 구조체(1314)의 금속화 패턴은 비아(1304)에 물리적으로 그리고 전기적으로 연결될 수 있고, 따라서 재분배 구조체(1314)는 비아(1304)에 의해 재분배 구조체(1308)에 전기적으로 연결될 수 있다.
일부 실시예에서, 언더 범프 금속화물(UBM)(1316)이 재분배 구조체(1314) 상에 형성된다. UBM(1316)은 재분배 구조체(1314)의 금속화 패턴과 물리적으로 그리고 전기적으로 커플링되도록 재분배 구조체(1314)의 유전체층을 통해 연장되는 비아 부분을 가질 수 있다. UBM(1316)은 도 50에 대해 설명된 UBM(947)과 유사할 수 있고 유사한 기술을 사용하여 형성될 수 있다.
일부 실시예에서, 도파관 구조체(1200) 위의 재분배 구조체(1314)의 일부가 제거되고, 폴리머 영역(1312)이 도파관 구조체(1200) 상에 형성된다. 폴리머 영역(1312)은 도파관 구조체(1200)의 격자 커플러(1207) 위에 형성되어, 광신호가 폴리머 영역(1312)을 통해 격자 커플러(1207)로 전송되도록 할 수 있다. 폴리머 영역(1312)은 예를 들어 PMMA, BCB 등, 또는 이들의 조합을 포함할 수 있다. 폴리머 영역(1312)의 물질은 잉크 드롭 프린팅 등과 같은 적절한 기술을 사용하여 형성될 수 있지만, 다른 기술도 가능하다. 일부 실시예에서, 폴리머 물질은 재분배 구조체(1314)를 크게 손상시키지 않고 퇴적될 수 있다. 다른 실시예에서, 폴리머 영역(1312)은 재분배 구조체(1314) 전에 형성될 수 있다.
일부 실시예에서, 도 72에 도시된 구조체는 제2 캐리어 기판(1310)으로부터 제거될 수 있고, UBM(1317) 및 전도성 커넥터(1318)(도 73 참조)가 재분배 구조체(1308) 상에 형성될 수 있다. UBM(1317)은 이전에 설명된 UBM(1316)과 유사할 수 있고, 전도성 커넥터(1318)는 도 64에 대해 이전에 설명된 전도성 커넥터(1152)와 유사할 수 있다.
도 73에서, 일부 실시예에 따라, 상호 연결 기판(1320)이 재분배 구조체(1308)에 부착된다. 상호 연결 기판(1320)은 포토닉 시스템(1300)에 대해 전기적 라우팅 및 구조적 안정성을 제공할 수 있다. 일부 실시예에서, 상호 연결 기판(1320)은 예를 들어 인터포저 또는 "세미-가공 기판(semi-finished substrate)"일 수 있고 활성 디바이스가 없을 수 있다. 일부 실시예에서, 상호 연결 기판(1320)은 코어 기판(1321) 상에 형성된 라우팅층을 포함할 수 있다. 코어 기판(1321)은, 아지모토 빌드-업 필름(ABF, Ajinomoto Build-Up Film), 사전-함침된(pre-impregnated) 복합 섬유("prepreg") 물질, 에폭시, 몰딩 컴파운드, 에폭시 몰딩 컴파운드, 유리 섬유 강화 수지 물질, 인쇄 회로 기판(PCB, Printed Circuit Board) 물질, 실리카 필러, 폴리머 물질, 폴리이미드 물질, 종이, 유리 섬유, 유리 부직포(non-woven glass fabric), 유리, 세라믹, 다른 라미네이트 등, 또는 이들의 조합과 같은 물질을 포함할 수 있다. 일부 실시예에서, 코어 기판은, 양면 구리 클래드 라미네이트(CCL, Copper-Clad Laminate) 기판 등일 수 있다. 상호 연결 기판(1320)은, 코어 기판(1321)의 각 측 상에 그리고 코어 기판(1321)을 통해 연장되는 비아를 통해 형성된 하나 이상의 라우팅 구조체를 가질 수 있다. 라우팅 구조체의 각각은, 하나 이상의 라우팅층 및 하나 이상의 유전체층(도면에 개별적으로는 미표시)을 포함할 수 있다.
여전히 도 73을 참조하면, 외부 커넥터(1322)가 상호 연결 기판(1320)의 라우팅 구조체 상에 형성될 수 있다. 외부 커넥터(1322)는 예를 들어 접촉 범프 또는 솔더 볼일 수 있지만, 임의의 적절한 커넥터가 이용될 수 있다. 외부 커넥터(216)가 접촉 범프인 실시예에서, 외부 커넥터(1322)는 주석과 같은 물질, 또는 은, 무연 주석 또는 구리와 같은 다른 적절한 물질을 포함할 수 있다. 외부 커넥터(1322)가 솔더 범프인 실시예에서, 외부 커넥터(1322)는 증착, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 기술을 사용하여 솔더층을 초기에 형성함으로써 형성될 수 있다. 솔더층이 구조체 상에 형성되고 나서, 외부 커넥터(1322)를 위해 원하는 범프 형상으로 물질을 성형하도록 리플로우가 수행될 수 있다.
상호 연결 기판(1320)은, 대응하는 전도성 커넥터(1318) 상에 상호 연결 기판(1320)의 전도성 영역을 배치함으로써 재분배 구조체(1308)에 부착될 수 있다. 일단 물리적으로 접촉되면, 전도성 커넥터(1318)를 상호 연결 기판(1320)에 결합하도록 리플로우 공정이 이용될 수 있다. 도 73에 도시된 바와 같이, 언더필(1319)이 상호 연결 기판(1320)과 재분배 구조체(1308) 사이에 퇴적될 수 있다. 언더필(1319)은, 또한, 전도성 커넥터(1318)를 적어도 부분적으로 둘러쌀 수 있다. 언더필(1319)은, 봉지재 몰딩 컴파운드, 에폭시, 언더필, 몰딩 언더필(MUF, molding underfill), 수지 등과 같은 물질일 수 있으며, 이들은 본 명세서에서 앞서 설명한 언더필 또는 봉지재와 유사할 수 있다.
도 74에서, 일부 실시예에 따라, 포토닉 패키지(100A-B) 및 반도체 디바이스(250A-B)가 재분배 구조체(1314)에 부착되어, 포토닉 시스템(1300)을 형성한다. 포토닉 패키지(100A-B) 및 반도체 디바이스(250A-B)는 도 64에 대해 설명된 것과 유사한 방식으로 재분배 구조체(1314)에 연결될 수 있다. 예를 들어, 포토닉 패키지(100A-B) 및 반도체 디바이스(250A-B)는, 도 64 또는 본 명세서의 다른 곳에서 설명된 전도성 커넥터(1152)와 유사한 전도성 커넥터를 사용하여 재분배 구조체(1314) 상에 형성된 UBM(1316)에 연결된다. 예를 들어, 전도성 커넥터가 UBM(1316) 상에 형성될 수 있고, 이어서 포토닉 패키지(100A-B) 및 반도체 디바이스(250A-B)가 전도성 커넥터 상에 배치될 수 있다. 포토닉 패키지(100A-B) 및 반도체 소자(250A-B)의 전도성 패드에 전도성 커넥터의 솔더 물질을 결합하도록 리플로우 공정이 수행될 수 있다. 다른 기술도 가능하다.
일부 실시예에서, 광학 글루(1345)가 포토닉 패키지(100A-B)와 폴리머 영역(1312) 사이에 형성될 수 있다. 광학 글루(1154)는, 광신호가 포토닉 패키지(100A-B)와 도파관 구조체(1200)의 격자 커플러(1207) 사이에서 전송되도록 한다. 광학 접착제(1354)는 일부 경우에 도 64에 대해 설명된 광학 글루(1154)와 유사할 수 있다. 광학 글루(1345)는 포토닉 패키지(100A-B)의 부착 전 또는 후에 퇴적될 수 있다. 일부 실시예에서, 언더필(210)이 포토닉 패키지(1101A-C) 또는 반도체 디바이스(250)와 재분배 구조체(1314) 사이에 퇴적될 수 있다.
이러한 방식으로, 일부 실시예에서, 포토닉 패키지(100A-B)는, 포토닉 시스템(1300)의 반도체 디바이스들(250A-B) 사이의 광통신을 용이하게 하도록 도파관 구조체(1200)의 도파관(1206)에 광학적으로 커플링될 수 있다. 이것은 도 75에 도시되었으며, 이는 도 74의 포토닉 시스템(1300)의 일부의 확대도를 도시한다. 도 75에 도시된 바와 같이, 광신호는 포토닉 패키지(100A-B)의 격자 커플러(107)와 도파관 구조체(1200)의 격자 커플러(1207) 사이에서 전송될 수 있다. 광신호는, 또한, 도파관 구조체(1200)의 도파관(1206) 내에서 전송될 수 있다. 이러한 방식으로, 포토닉 패키지들(100A-B) 사이의 광통신은 도파관 구조체(1200)에 의해 용이해질 수 있다. 이러한 방식으로, 포토닉 패키지(100A-B) 및 도파관 구조체(1200)를 사용하여 다수의 반도체 디바이스(250A-B) 컴포넌트들 사이에 효율적이고 고속의 광통신을 허용하도록 포토닉 시스템(1300)이 형성될 수 있다.
실시예는 이점을 얻을 수 있다. 본 명세서에 설명된 실시예는 포토닉 시스템이 더 적은 비용, 더 큰 크기 및 개선된 동작으로 형성될 수 있도록 한다. 예를 들어, 기판 상에 형성된 포토닉 패키지는 그 기판의 일부를 광신호를 전송하는 유전체층으로 대체할 수 있다. 이러한 방식으로, 광신호는 포토닉 패키지 내의 격자 커플러에서 외부 컴포넌트로 전송될 수 있으며, 포토닉 패키지와 외부 컴포넌트 간의 보다 효율적인 광통신을 가능하게 한다. 일부 경우에, 유전체층은, 또한, 포토닉 패키지에 형성된 에지 커플러의 커플링 효율을 향상시켜서 포토닉 패키지와 예를 들어 에지-실장 광섬유 사이에 보다 효율적인 광통신을 허용할 수 있다. 일부 실시예에서, 다수의 포토닉 패키지가 도파관을 포함하는 구조체에 부착될 수 있고, 각각의 포토닉 패키지는 유전체층을 통해 도파관에 광학적으로 커플링될 수 있다. 포토닉 시스템은 포토닉 패키지와 반도체 디바이스 모두를 포함할 수 있고, 포토닉 패키지는 반도체 디바이스들 사이의 광통신을 용이하게 하도록 반도체 디바이스와 인터페이싱할 수 있다. 이러한 방식으로, 포토닉 시스템의 컴포넌트는 광신호를 사용하여 통신할 수 있으며, 이는 포토닉 시스템의 효율성과 속도를 향상시킬 수 있다. 예를 들어, 광신호를 전송하는 것은, 예를 들어 전도성 라인 등을 사용하여 전기 신호를 전송하는 것보다 고주파에서 신호 감쇠가 적고, 크로스-토크가 적으며, 스위칭 노이즈가 적을 수 있다. 광통신은 더 짧은 지연 시간(latency)과 더 높은 대역폭 통신을 허용할 수 있다.
일 실시예에 따르면, 방법은, 제1 포토닉 패키지를 형성하는 단계를 포함하고, 제1 포토닉 패키지를 형성하는 단계는, 제1 도파관(waveguide)을 형성하도록 실리콘층을 패터닝하는 단계 - 실리콘층은 산화물층 상에 위치하고, 산화물층은 기판 상에 위치함 -; 기판으로 연장되는 비아들을 형성하는 단계; 제1 도파관 및 비아들 위에 제1 재분배(redistribution) 구조체를 형성하는 단계 - 제1 재분배 구조체는 비아들에 전기적으로 연결됨 -; 제1 재분배 구조체에 제1 반도체 디바이스를 연결하는 단계; 제1 리세스를 형성하도록 기판의 제1 부분을 제거하는 단계 - 제1 리세스는 산화물층을 노출시킴 -; 및 제1 유전체 영역을 형성하도록 제1 유전체 물질로 제1 리세스를 충전하는 단계를 포함한다. 일 실시예에서, 제1 반도체 디바이스는 직접 결합 공정(direct bonding process)을 사용하여 제1 재분배 구조체에 결합된다. 일 실시예에서, 포토닉 패키지를 형성하는 단계는 실리콘층에 광 검출기를 형성하는 단계 - 광 검출기는 제1 도파관에 광학적으로 커플링되고, 광 검출기는 제1 재분배 구조체에 전기적으로 연결됨 - 를 더 포함한다. 일 실시예에서, 포토닉 패키지를 형성하는 단계는 격자 커플러(grating coupler)를 형성하도록 실리콘층을 패터닝하는 단계 - 격자 커플러는 제1 도파관에 광학적으로 커플링됨 - 를 더 포함한다. 일 실시예에서, 포토닉 패키지를 형성하는 단계는 에지 커플러를 형성하도록 실리콘층을 패터닝하는 단계 - 에지 커플러는 제1 도파관에 광학적으로 커플링됨 - 를 더 포함한다. 일 실시예에서, 제1 유전체 영역의 측벽 및 산화물층의 측벽은 동일 평면에 위치하는(coplanar) 것이다. 일 실시예에서, 방법은, 제2 리세스를 형성하도록 기판의 제2 부분을 제거하는 단계 - 제2 리세스는 산화물층을 노출시킴 -; 및 제2 유전체 영역을 형성하도록 제1 유전체 물질로 제2 리세스를 충전하는 단계를 더 포함한다. 일 실시예에서, 방법은, 상호 연결 구조체에 제1 포토닉 패키지 및 제2 포토닉 패키지를 부착하는 단계 - 상호 연결 구조체는 제2 도파관을 포함하고, 제2 도파관은 제1 포토닉 패키지의 제1 도파관에 광학적으로 커플링됨 - 를 더 포함한다. 일 실시예에서, 방법은, 제1 반도체 디바이스에 지지 구조체를 부착하는 단계를 더 포함한다.
일 실시예에 따르면, 방법은, 산화물층의 제1 측 상에 제1 도파관을 형성하는 단계 - 제1 도파관은 제1 도파관 물질을 포함하고, 산화물층은 기판 상에 위치함 -; 제1 도파관 위에 제1 재분배 구조체를 형성하는 단계; 제1 재분배 구조체에 전자 다이를 결합하는 단계; 산화물층의 제2 측을 노출시키도록 기판을 제거하는 단계; 및 산화물층의 제2 측 상에 제2 도파관을 형성하는 단계 - 제2 도파관은, 제1 도파관 물질과 상이한 제2 도파관 물질을 포함함 - 를 포함한다. 일 실시예에서, 제2 도파관 물질은 실리콘 질화물이다. 일 실시예에서, 제2 도파관 물질은 폴리머이다. 일 실시예에서, 방법은, 제2 도파관 위에 제3 도파관을 형성하는 단계 - 제3 도파관은 제2 도파관 물질을 포함하고, 제3 도파관은 제2 도파관에 광학적으로 커플링됨 - 를 더 포함한다. 일 실시예에서, 방법은, 산화물층의 제2 측 상에 제2 도파관을 형성하는 단계 전에 산화물층을 박형화하는(thinning) 단계를 더 포함한다. 일 실시예에서, 방법은, 산화물층의 측벽 상에 몰딩 물질을 퇴적하는 단계 - 제2 도파관은 몰딩 물질의 상단 표면 상에서 연장됨 - 를 더 포함한다. 일 실시예에서, 방법은, 산화물층 및 제2 도파관 위에서 연장되는 제2 재분배 구조체를 형성하는 단계를 더 포함한다.
일 실시예에 따르면, 패키지는, 제1 물질을 포함하는 기판; 기판에 인접한 제1 유전체 영역 - 제1 유전체 영역은 제1 물질과 상이한 제2 물질을 포함하며, 제1 유전체 영역의 제1 측벽은 기판의 측벽과 물리적으로 접촉함 -; 기판 상에 그리고 제1 유전체 영역 상에서 연장되는 제1 유전체층 - 제1 유전체 영역의 제2 측벽 및 제1 유전체층의 측벽은 동일 평면에 위치함 -; 제1 유전체층 상의 도파관; 제1 유전체층 상의 에지 커플러 - 에지 커플러는 도파관에 광학적으로 커플링되고, 에지 커플러 및 제1 유전체 영역은 수직으로 정렬됨 -; 도파관 위의 재분배 구조체; 및 재분배 구조체에 결합된 전자 다이를 포함한다. 일 실시예에서, 패키지는 제1 유전체층 상의 포토닉 디바이스 - 포토닉 디바이스는 도파관에 광학적으로 커플링되고 재분배 구조체에 전기적으로 연결됨 - 를 더 포함한다. 일 실시예에서, 패키지는 에지 커플러에 광학적으로 커플링되는 광섬유를 더 포함한다. 일 실시예에서, 패키지는 기판을 통해 연장되는 비아들 - 비아들은 재분배 구조체에 전기적으로 연결됨 - 을 더 포함한다.
본 개시는 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 다양한 실시예를 개괄한다. 당업자는, 본 명세서에 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위한 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시 내용을 쉽게 사용할 수 있음을 인식해야 한다. 당업자는, 또한, 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 변경을 할 수 있음을 인식해야 한다.
실시예
실시예 1. 방법에 있어서,
제1 포토닉 패키지(photonic package)를 형성하는 단계를 포함하고,
상기 제1 포토닉 패키지를 형성하는 단계는,
제1 도파관(waveguide)을 형성하도록 실리콘층을 패터닝하는 단계 - 상기 실리콘층은 산화물층 상에 있고, 상기 산화물층은 기판 상에 있음 -;
상기 기판으로 연장되는 비아들을 형성하는 단계;
상기 제1 도파관 및 상기 비아들 위에 제1 재분배(redistribution) 구조체를 형성하는 단계 - 상기 제1 재분배 구조체는 상기 비아들에 전기적으로 연결됨 -;
상기 제1 재분배 구조체에 제1 반도체 디바이스를 연결하는 단계;
제1 리세스를 형성하도록 상기 기판의 제1 부분을 제거하는 단계 - 상기 제1 리세스는 상기 산화물층을 노출시킴 -; 및
제1 유전체 영역을 형성하도록 제1 유전체 물질로 상기 제1 리세스를 충전하는 단계
를 포함하는 것인, 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 반도체 디바이스는 직접 결합 공정(direct bonding process)을 사용하여 상기 제1 재분배 구조체에 결합되는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 포토닉 패키지를 형성하는 단계는 상기 실리콘층에 광 검출기를 형성하는 단계를 더 포함하며, 상기 광 검출기는 상기 제1 도파관에 광학적으로 커플링되고, 상기 광 검출기는 상기 제1 재분배 구조체에 전기적으로 연결되는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 포토닉 패키지를 형성하는 단계는 격자 커플러(grating coupler)를 형성하도록 상기 실리콘층을 패터닝하는 단계를 더 포함하며, 상기 격자 커플러는 상기 제1 도파관에 광학적으로 커플링되는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 제1 포토닉 패키지를 형성하는 단계는 에지 커플러를 형성하도록 상기 실리콘층을 패터닝하는 단계를 더 포함하며, 상기 에지 커플러는 상기 제1 도파관에 광학적으로 커플링되는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 유전체 영역의 측벽 및 상기 산화물층의 측벽은 동일 평면에 있는(coplanar) 것인, 방법.
실시예 7. 실시예 1에 있어서,
제2 리세스를 형성하도록 상기 기판의 제2 부분을 제거하는 단계 - 상기 제2 리세스는 상기 산화물층을 노출시킴 -; 및
제2 유전체 영역을 형성하도록 상기 제1 유전체 물질로 상기 제2 리세스를 충전하는 단계
를 더 포함하는, 방법.
실시예 8. 실시예 1에 있어서, 상기 제1 포토닉 패키지 및 제2 포토닉 패키지를 상호 연결 구조체에 부착하는 단계를 더 포함하며, 상기 상호 연결 구조체는 제2 도파관을 포함하고, 상기 제2 도파관은 상기 제1 포토닉 패키지의 상기 제1 도파관에 광학적으로 커플링되는 것인, 방법.
실시예 9. 실시예 1에 있어서, 상기 제1 반도체 디바이스에 지지 구조체를 부착하는 단계를 더 포함하는, 방법.
실시예 10. 방법에 있어서,
산화물층의 제1 측(side) 상에 제1 도파관을 형성하는 단계 - 상기 제1 도파관은 제1 도파관 물질을 포함하고, 상기 산화물층은 기판 상에 있음 -;
상기 제1 도파관 위에 제1 재분배 구조체를 형성하는 단계;
상기 제1 재분배 구조체에 전자 다이를 결합하는 단계;
상기 산화물층의 제2 측을 노출시키도록 상기 기판을 제거하는 단계; 및
상기 산화물층의 상기 제2 측 상에 제2 도파관을 형성하는 단계 - 상기 제2 도파관은, 상기 제1 도파관 물질과는 상이한 제2 도파관 물질을 포함함 -
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서, 상기 제2 도파관 물질은 실리콘 질화물인 것인, 방법.
실시예 12. 실시예 10에 있어서, 상기 제2 도파관 물질은 폴리머인 것인, 방법.
실시예 13. 실시예 10에 있어서, 상기 제2 도파관 위에 제3 도파관을 형성하는 단계를 더 포함하며, 상기 제3 도파관은 상기 제2 도파관 물질을 포함하고, 상기 제3 도파관은 상기 제2 도파관에 광학적으로 커플링되는 것인, 방법.
실시예 14. 실시예 10에 있어서, 상기 산화물층의 상기 제2 측 상에 상기 제2 도파관을 형성하는 단계 전에 상기 산화물층을 박형화하는(thinning) 단계를 더 포함하는 방법.
실시예 15. 실시예 10에 있어서, 상기 산화물층의 측벽 상에 몰딩 물질을 퇴적하는 단계를 더 포함하며, 상기 제2 도파관은 상기 몰딩 물질의 상단 표면 상에서 연장되는 것인, 방법.
실시예 16. 실시예 10에 있어서, 상기 산화물층 및 상기 제2 도파관 위에 연장되는 제2 재분배 구조체를 형성하는 단계를 더 포함하는, 방법.
실시예 17. 패키지에 있어서,
제1 물질을 포함하는 기판;
상기 기판에 인접한 제1 유전체 영역 - 상기 제1 유전체 영역은 상기 제1 물질과는 상이한 제2 물질을 포함하며, 상기 제1 유전체 영역의 제1 측벽은 상기 기판의 측벽과 물리적으로 접촉함 -;
상기 기판 상에 그리고 상기 제1 유전체 영역 상에 연장되는 제1 유전체층 - 상기 제1 유전체 영역의 제2 측벽 및 상기 제1 유전체층의 측벽은 동일 평면에 있음 -;
상기 제1 유전체층 상의 도파관;
상기 제1 유전체층 상의 에지 커플러 - 상기 에지 커플러는 상기 도파관에 광학적으로 커플링되고, 상기 에지 커플러 및 상기 제1 유전체 영역은 수직으로 정렬됨 -;
상기 도파관 위의 재분배 구조체; 및
상기 재분배 구조체에 결합된 전자 다이
를 포함하는, 패키지.
실시예 18. 실시예 17에 있어서, 상기 제1 유전체층 상의 포토닉 디바이스를 더 포함하며, 상기 포토닉 디바이스는 상기 도파관에 광학적으로 커플링되고 상기 재분배 구조체에 전기적으로 연결되는 것인, 패키지.
실시예 19. 실시예 17에 있어서, 상기 에지 커플러에 광학적으로 커플링되는 광섬유를 더 포함하는, 패키지.
실시예 20. 실시예 17에 있어서, 상기 기판을 통해 연장되는 비아들을 더 포함하며, 상기 비아들은 상기 재분배 구조체에 전기적으로 연결되는 것인, 패키지.

Claims (10)

  1. 방법에 있어서,
    제1 포토닉 패키지(photonic package)를 형성하는 단계를 포함하고,
    상기 제1 포토닉 패키지를 형성하는 단계는,
    제1 도파관(waveguide)을 형성하도록 실리콘층을 패터닝하는 단계 - 상기 실리콘층은 산화물층 상에 있고, 상기 산화물층은 기판 상에 있음 -;
    상기 기판으로 연장되는 비아들을 형성하는 단계;
    상기 제1 도파관 및 상기 비아들 위에 제1 재분배(redistribution) 구조체를 형성하는 단계 - 상기 제1 재분배 구조체는 상기 비아들에 전기적으로 연결됨 -;
    상기 제1 재분배 구조체에 제1 반도체 디바이스를 연결하는 단계;
    제1 리세스를 형성하도록 상기 기판의 제1 부분을 제거하는 단계 - 상기 제1 리세스는 상기 산화물층을 노출시킴 -; 및
    제1 유전체 영역을 형성하도록 제1 유전체 물질로 상기 제1 리세스를 충전하는 단계
    를 포함하는 것인, 방법.
  2. 청구항 1에 있어서, 상기 제1 반도체 디바이스는 직접 결합 공정(direct bonding process)을 사용하여 상기 제1 재분배 구조체에 결합되는 것인, 방법.
  3. 청구항 1에 있어서, 상기 제1 포토닉 패키지를 형성하는 단계는 상기 실리콘층에 광 검출기를 형성하는 단계를 더 포함하며, 상기 광 검출기는 상기 제1 도파관에 광학적으로 커플링되고, 상기 광 검출기는 상기 제1 재분배 구조체에 전기적으로 연결되는 것인, 방법.
  4. 청구항 1에 있어서, 상기 제1 포토닉 패키지를 형성하는 단계는 격자 커플러(grating coupler)를 형성하도록 상기 실리콘층을 패터닝하는 단계를 더 포함하며, 상기 격자 커플러는 상기 제1 도파관에 광학적으로 커플링되는 것인, 방법.
  5. 청구항 1에 있어서, 상기 제1 포토닉 패키지를 형성하는 단계는 에지 커플러를 형성하도록 상기 실리콘층을 패터닝하는 단계를 더 포함하며, 상기 에지 커플러는 상기 제1 도파관에 광학적으로 커플링되는 것인, 방법.
  6. 청구항 1에 있어서, 상기 제1 유전체 영역의 측벽 및 상기 산화물층의 측벽은 동일 평면에 있는(coplanar) 것인, 방법.
  7. 청구항 1에 있어서,
    제2 리세스를 형성하도록 상기 기판의 제2 부분을 제거하는 단계 - 상기 제2 리세스는 상기 산화물층을 노출시킴 -; 및
    제2 유전체 영역을 형성하도록 상기 제1 유전체 물질로 상기 제2 리세스를 충전하는 단계
    를 더 포함하는, 방법.
  8. 청구항 1에 있어서, 상기 제1 포토닉 패키지 및 제2 포토닉 패키지를 상호 연결 구조체에 부착하는 단계를 더 포함하며, 상기 상호 연결 구조체는 제2 도파관을 포함하고, 상기 제2 도파관은 상기 제1 포토닉 패키지의 상기 제1 도파관에 광학적으로 커플링되는 것인, 방법.
  9. 방법에 있어서,
    산화물층의 제1 측(side) 상에 제1 도파관을 형성하는 단계 - 상기 제1 도파관은 제1 도파관 물질을 포함하고, 상기 산화물층은 기판 상에 있음 -;
    상기 제1 도파관 위에 제1 재분배 구조체를 형성하는 단계;
    상기 제1 재분배 구조체에 전자 다이를 결합하는 단계;
    상기 산화물층의 제2 측을 노출시키도록 상기 기판을 제거하는 단계; 및
    상기 산화물층의 상기 제2 측 상에 제2 도파관을 형성하는 단계 - 상기 제2 도파관은, 상기 제1 도파관 물질과는 상이한 제2 도파관 물질을 포함함 -
    를 포함하는, 방법.
  10. 패키지에 있어서,
    제1 물질을 포함하는 기판;
    상기 기판에 인접한 제1 유전체 영역 - 상기 제1 유전체 영역은 상기 제1 물질과는 상이한 제2 물질을 포함하며, 상기 제1 유전체 영역의 제1 측벽은 상기 기판의 측벽과 물리적으로 접촉함 -;
    상기 기판 상에 그리고 상기 제1 유전체 영역 상에 연장되는 제1 유전체층 - 상기 제1 유전체 영역의 제2 측벽 및 상기 제1 유전체층의 측벽은 동일 평면에 있음 -;
    상기 제1 유전체층 상의 도파관;
    상기 제1 유전체층 상의 에지 커플러 - 상기 에지 커플러는 상기 도파관에 광학적으로 커플링되고, 상기 에지 커플러 및 상기 제1 유전체 영역은 수직으로 정렬됨 -;
    상기 도파관 위의 재분배 구조체; 및
    상기 재분배 구조체에 결합된 전자 다이
    를 포함하는, 패키지.
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