KR20210150153A - 패키지 신뢰성을 향상시킬 수 있는 반도체 패키지 - Google Patents

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KR20210150153A
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transfer material
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semiconductor
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유주현
강운병
김철우
이종호
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Abstract

본 발명의 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 탑재되고 서로 수평적으로 떨어져 위치하는 적어도 두개의 반도체 칩들; 상기 두개의 반도체 칩들 사이의 갭(gap)에 매립되고, 제1 탄성 계수를 갖는 제1 열 전달 물질층; 및 상기 두개의 반도체 칩들 상에 각각 위치하고, 제2 탄성 계수를 갖는 제2 열 전달 물질층들을 구비하되, 상기 제1 탄성 계수는 상기 제2 탄성 계수보다 작다.

Description

패키지 신뢰성을 향상시킬 수 있는 반도체 패키지{semiconductor package for improving a package reliability}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 패키지 신뢰성을 향상시킬 수 있는 반도체 패키지에 관한 것이다.
전자 제품의 다기능화, 고용량화 및 소형화 추세에 따라 두개 이상의 반도체 칩(반도체 소자)들을 통합한 통합형 반도체 패키지, 예컨대 SIP 패키지(System In Package)가 제안되고 있다. 통합형 반도체 패키지는 각 구성 요소들이 다양한 열 팽창 계수(coefficient of thermal expansion, CTE)들을 가지기 때문에 제조 공정이나 사용중에 워피지(warpage)가 발생할 수 있다. 이에 따라, 통합형 반도체 패키지는 워피지 발생으로 인하여 패키지 구성 요소들이 서로 분리(delamination)되거나, 패키지 구성 요소들에 크랙이 발생하여 패키지 신뢰성이 떨어질 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 패키지 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 탑재되고 서로 수평적으로 떨어져 위치하는 적어도 두개의 반도체 칩들; 상기 두개의 반도체 칩들 사이의 갭(gap)에 매립되고, 제1 탄성 계수를 갖는 제1 열 전달 물질층; 및 상기 두개의 반도체 칩들 상에 각각 위치하고, 제2 탄성 계수를 갖는 제2 열 전달 물질층들을 구비하되, 상기 제1 탄성 계수는 상기 제2 탄성 계수보다 작다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 탑재된 인터포저 기판; 상기 인터포저 기판 상에 탑재되고 서로 수평적으로 떨어져 위치하는 적어도 두개의 반도체 칩들; 상기 두개의 반도체 칩들 사이의 갭(gap)에 매립되고, 제1 탄성 계수를 갖는 제1 열 전달 물질층; 및 상기 두개의 반도체 칩들 상에 각각 위치하고, 제2 탄성 계수를 갖는 제2 열 전달 물질층들을 구비하되, 상기 제1 탄성 계수는 상기 제2 탄성 계수보다 작다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 면 및 상기 제1 면과 반대의 제2 면을 갖는 패키지 기판; 상기 패키지 기판의 상기 제1 면에 형성된 복수개의 제1 연결 부재들; 상기 패키지 기판의 제2 면 상에 위치하고, 상기 제2 면 상에 형성된 복수개의 중간 연결 부재들로 상기 패키지 기판과 연결된 인터포저 기판; 상기 인터포저 기판 상에 위치하고, 상기 인터포저 기판 상에 형성된 복수개의 제2 연결 부재들 및 제3 연결 부재들과 각각 연결되고 서로 수평적으로 떨어져 위치하는 적어도 두개의 반도체 칩들; 상기 두개의 반도체 칩들 사이의 갭(gap)에 매립되고, 제1 탄성 계수를 갖는 제1 열 전달 물질층; 상기 두개의 반도체 칩들의 상면에 각각 위치하고 상기 제1 열 전달 물질층과 다른 이종 물질로 형성되고 제2 갭(second gap)만큼 서로 이격된 제2 열 전달 물질층들; 및 상기 패키지 기판 상에 지지되고 상기 인터포저 기판 및 상기 두개의 반도체 칩들을 둘러싸면서 상기 제1 열 전달 물질층과 제2 열 전달 물질층들 모두와 접촉하는 히트 스프레더를 포함한다.
본 발명의 기술적 사상의 일 실시예의 반도체 패키지는 적어도 두개의 반도체 칩들 사이의 갭에 낮은 탄성 계수를 갖는 열 전달 물질층을 매립하여 반도체 칩들 에서 발생하는 열을 용이하게 배출함과 아울러 제조 공정이나 사용중에 워피지(warpage) 발생으로 인한 패키지 구성 요소들의 분리(delamination)나 크랙 발생을 억제할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 II-II'에 따른 반도체 패키지의 단면도이고, 도 2b는 도 2a의 제2 반도체 칩의 일 예를 도시한 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도들이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 10은 도 9의 X-X'에 따른 반도체 패키지의 단면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
도 18은 본 발명의 기술적 사상에 의한 일 실시예에 의한 반도체 패키지를 포함하는 전자 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 본 명세서에서는 본 발명을 보다 명확히 설명하기 위하여 도면을 과장하여 도시한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
구체적으로, 반도체 패키지(300)는 패키지 기판(100) 상에 위치하고 수평 방향으로 서로 떨어져 위치하는 적어도 두개, 예컨대 세개의 반도체 칩들(130, 140, 150)을 포함할 수 있다. 패키지 기판(100)의 크기는 X 방향(예컨대 폭 방향) 및 Y 방향(예컨대 길이 방향)로 각각 수십 mm일 수 있다. 이하의 본 발명에서, 반도체 패키지(300)는 편의상 세개의 반도체 칩들(130, 140, 150)을 포함하는 것으로 설명하지만, 필요에 따라 더 많은 반도체 칩들이 포함될 수 있다.
반도체 패키지(300)에서, 반도체 칩(130)은 반도체 칩들(140, 150)과 X 방향으로 떨어져 위치할 수 있다. 반도체 칩(140)은 반도체 칩(150)과 Y 방향으로 떨어져 위치할 수 있다. 여기서, X 방향이나 Y 방향은 패키지 기판(100)에 대하여 수평 방향일 수 있다.
반도체 칩들(130, 140, 150)은 제1 반도체 칩(130), 제2 반도체 칩(140), 및 제3 반도체 칩(150)으로 명명할 수 있다. 일부 실시예에서, 제1 반도체 칩(130), 제2 반도체 칩(140), 및 제3 반도체 칩(150)은 패키지 기판(100) 상에 탑재된 하나의 칩, 즉 단일 칩일 수 있다. 일부 실시예에서, 제1 반도체 칩(130), 제2 반도체 칩(140), 및 제3 반도체 칩(150)은 패키지 기판(100) 상에 탑재된 복수개의 칩들, 즉 적층 칩일 수 있다. 이하의 본 발명에서 반도체 패키지(300)는 반도체 칩들(130, 140, 150)을 단일 칩으로 설명하지만, 필요에 따라 적층 칩일 수 있다.
반도체 패키지(300)에서, 제1 반도체 칩(130)의 크기는 제2 반도체 칩(140) 및 제3 반도체 칩(150)의 크기보다 클 수 있다. 일부 실시예에서, 도 1에서 X 방향으로 제1 반도체 칩(130)의 폭(W1), 예컨대 수십 mm이 제2 반도체 칩(140)의 폭(W2), 예컨대 수mm보다 클 수 있고, Y 방향으로 제1 반도체 칩(130)의 길이(L1), 예컨대 수십 mm이 제2 반도체 칩(140)의 길이(L2), 예컨대 수mm보다 클 수 있다. 제3 반도체 칩(150)은 제2 반도체 칩(140)과 동일한 폭과 길이를 가질 수 있다.
일부 실시예에서, 제1 반도체 칩(130)은 제어 칩일 수 있다. 일부 실시예에서, 제2 반도체 칩(140) 및/또는 제3 반도체 칩(150)은 메모리(memory) 칩일 수 있다. 일부 실시예에서, 제3 반도체 칩(150)은 외부 장치와 통신을 위한 통신 칩일 수 있다. 일부 실시예에서, 제3 반도체 칩(150)은 제1 반도체 칩(130) 및/또는 제2 반도체 칩(140)에 전력을 제공하는 전력 관리(power management) 칩일 수 있다.
일부 실시예에서, 제1 반도체 칩(130)은 반도체 패키지(300)를 구동하거나 컨트롤하기 위한 마이크로컨트롤러(혹은 마이크로프로세서)일 수 있다. 일부 실시예에서, 제2 반도체 칩(140) 및/또는 제3 반도체 칩(150)은 메모리 칩, 예컨대 플래쉬 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), Flash EEPROM, MRAM(Magnetic RAM), PRAM(phase change RAM), RRAM(Resistive RAM), HBM(high bandwidth memory), 또는 HMC(Hybrid Memory Cube)일 수 있다.
반도체 패키지(300)에서, X 방향으로 제1 반도체 칩(130)과 제2 반도체 칩들(140) 사이의 제1 갭(G1, first gap)과, Y 방향으로 제2 반도체 칩(140)과 제3 반도체 칩(150) 사이의 제3 갭(G3, third gap) 및 X 방향으로 제1 반도체 칩(130)과 제3 반도체 칩(150) 사이의 제4 갭(G4, fourth gap)에 제1 탄성 계수(first elastic modulus)를 갖는 제1 열 전달 물질층들(160, First Thermal Interface Material layer)이 배치될 수 있다.
제1 갭(G1) 및 제4 갭(G4)의 크기는 제3 갭(G3)과 다를 수 있다. 예컨대, 제1 갭(G1) 및 제4 갭(G4)의 크기(즉, X 방향으로 폭)는 제3 갭(G3)의 크기(즉, Y 방향으로의 길이)보다 작을 수 있다. 필요에 따라서, 제1 갭(G1) 및 제4 갭의 크기(즉, X 방향으로 폭)는 제3 갭(G3)의 크기(즉, Y 방향으로의 길이)와 동일할 수도 있다. 제1 열 전달 물질층(160)이 배치될 경우, 반도체 패키지(300)에서 발생하는 열을 외부로 용이하게 배출할 수 있다.
반도체 패키지(300)에서, 제1 반도체 칩(130), 제2 반도체 칩(140) 및 제3 반도체 칩(150) 상에 제2 탄성 계수(second elastic modulus)를 갖는 제2 열 전달 물질층들(120, 122, 124, Second Thermal Interface Material layer)이 배치될 수 있다. 제2 열 전달 물질층들(120, 122, 124)은 제1 열 전달 물질층들(160)과 다른 이종의 물질로 형성될 수 있다. 제1 열 전달 물질층들(160)의 제1 탄성 계수는 제2 열 전달 물질층들(120, 122, 124)의 제2 탄성 계수보다 작을 수 있다.
제2 열 전달 물질층들(120, 122)은 제1 반도체 칩(130)과 제2 반도체 칩들(140) 사이의 제2 갭(G2, second gap) 만큼 떨어져 위치할 수 있다. 제2 갭(G2)는 제1 갭(G1)과 동일할 수 있다. 제2 열 전달 물질층들(122, 124)은 제2 반도체 칩(140)과 제3 반도체 칩(140) 사이의 제3 갭(G3)만큼 떨어져 위치할 수 있다.
제2 열 전달 물질층들(120, 122, 124)이 배치될 경우, 반도체 패키지(300)에서 발생하는 열을 외부로 용이하게 배출할 수 있다. 제1 열 전달 물질층들(160) 및 제2 열 전달 물질층들(120, 122, 124)은 배치 관계, 기능 및 효과에 대하여는 도 2a 및 도 2b에서 보다 상세히 설명한다.
도 2a는 도 1의 II-II'에 따른 반도체 패키지의 단면도이고, 도 2b는 도 2a의 제2 반도체 칩의 일 예를 도시한 단면도이다.
구체적으로, 반도체 패키지(300)에서, X 방향은 패키지 기판(100)에 대하여 수평 방향일 수 있고, Z 방향은 패키지 기판(100)에 대하여 수직 방향일 수 있다. 앞서 설명한 바와 같이 제1 반도체 칩(130)은 마이크로컨트롤러(혹은 마이크로프로세서)일 수 있다. 제1 반도체 칩(130)은 단일 칩 또는 적층 칩일 수 있다. 앞서 설명한 바와 같이 제2 반도체 칩(140)은 메모리 칩일 수 있다. 제2 반도체 칩(140)은 단일 칩 또는 적층 칩일 수 있다.
도 2b에서는 제2 반도체 칩(140)의 일예로써 HBM(high bandwidth memory), 또는 HMC(Hybrid Memory Cube)를 제시한다. 도 2b에 도시한 제2 반도체 칩(140)은 로직 칩(114-1) 상에 적층된 복수개의 메모리 칩들(114-2 내지 114-5)을 포함할 수 있다. 복수개의 메모리 칩들(114-2 내지 114-5)은 제2 칩 바디(114)를 구성할 수 있다.
도 2b에서 로직 칩(114-1)의 크기, 예컨대 X 방향의 폭은 메모리 칩들(114-2 내지 114-5)의 크기, 예컨대 X 방향의 폭과 동일하게 도시하였다. 그러나, 로직 칩(114-1)의 크기, 예컨대 X 방향의 폭은 메모리 칩들(114-2 내지 114-5)의 크기, 예컨대 X 방향의 폭보다 클 수 있다.
도 2b에서는 4개의 메모리 칩들(114-2 내지 114-5)이 적층되어 있으나, 필요에 따라서 8개 또는 그 이상의 메모리 칩들이 적층될 수 있다. 로직 칩(114-1)과 메모리 칩들(114-2 내지 114-5)는 관통 비아들(THV)과 범프들(MIB)로 연결될 수 있다. 관통 비아들(THV)은 로직 칩(114-1)의 일면에 형성된 제3 연결 부재들(118)과 전기적으로 연결될 수 있다. 도 2b에서는 로직 칩(114-1)과 메모리 칩들(114-2 내지 114-4)의 전체 면적(또는 전 표면)에 관통 비아들(THV)과 범프들(MIB)이 형성되어 있으나, 필요에 따라 로직 칩(114-1)과 메모리 칩들(114-2 내지 114-4)에 부분적으로 관통 비아들(THV)과 범프들(MIB)이 형성되어 있을 수 있다.
다시 도 2a를 참조하면, 반도체 패키지(300)의 설명에서 제1 반도체 칩(130) 및 제2 반도체 칩(140)을 편의상 단일 칩을 이용하여 설명한다. 본 발명은 제1 반도체 칩(130) 및 제2 반도체 칩(140)이 단일칩이던 적층 칩이던 간에 높이가 거의 동일할 경우 적용할 수 있다.
반도체 패키지(300)에서, 패키지 기판(100)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 일부 실시예에서, 패키지 기판(100)은 배선 기판일 수 있다. 패키지 기판(100)은 제1 면(100a) 및 제1 면(100a)과 반대측에 위치하는 제2 면(100b)을 포함할 수 있다. 제1 면(100a)은 하면일 수 있고, 제2 면(100b)은 상면일 수 있다. 패키지 기판(100)의 제1 면(100a)에는 외부 기기와 전기적으로 연결되는 복수개의 제1 연결 부재들(102)이 형성될 수 있다.
제1 연결 부재들(102)은 외부 연결 부재들로 명명될 수 있다. 제1 연결 부재들(102)은 제1 연결 단자들로 명명될 수 있다. 제1 연결 부재들(102)은 솔더 볼(solder ball), 솔더 범프(solder bump), 솔더 페이스트(solder paste) 등과 같은 솔더 물질로 형성되거나, 구형, 메사(mesa) 또는 핀(pin) 모양의 금속 물질로 형성될 수 있다.
패키지 기판(100)의 제2 면(100b)에 복수개의 기판 패드들(106)이 형성될 수 있다. 기판 패드들(106)은 제2 면(100b) 상에 또는 제2 면(100b) 근방에 형성될 수 있다. 패키지 기판(100)의 기판 패드들(106)중 일부 상에 복수개의 제2 연결 부재들(112)을 매개로 제1 반도체 칩(130)이 탑재될 수 있다. 제1 반도체 칩(130)은 제1 면(108a), 및 제1 면(108a)과 반대측의 제2 면(108b)을 갖는 제1 칩 바디(108), 및 제1 면(108a)에 위치하는 제1 칩 패드(110)를 포함할 수 있다. 제1 면(108a) 및 제2 면(108b)은 각각 하면 및 상면이라 칭할 수 있다. 제1 칩 패드(110)는 제1 면(108a) 상에 또는 근방에 형성될 수 있다.
제1 면(108a)은 트랜지스터들이 형성되는 액티브면일 수 있다. 제1 반도체 칩(130)은 제1 면(108a)에 위치한 제1 칩 패드(110)와 제2 연결 부재들(112)이 연결될 수 있다. 제2 연결 부재들(112)은 제1 연결 부재들(102)과 동일한 물질로 구성될 수 있다. 제2 연결 부재들(112) 사이의 패키지 기판(100) 상에는 제1 언더필재(first underfill material, 113)로 채워질 수 있다. 제1 언더필재(113)는 수지, 예컨대 에폭시 수지로 형성될 수 있다.
패키지 기판(100)의 기판 패드들(106)중 일부 상에 복수개의 제3 연결 부재들(118)을 매개로 제2 반도체 칩(140)이 탑재될 수 있다. 패키지 기판(100) 상에서 제2 반도체 칩(140)은 제1 반도체 칩(130)과 수평적, 즉 X 방향으로 이격되어 탑재될 수 있다. 제2 반도체 칩(140)은 제1 면(114a), 및 제1 면(114a)과 반대측의 제2 면(114b)을 갖는 제2 칩 바디(114), 및 제1 면(114a)에 위치하는 제2 칩 패드(116)를 포함할 수 있다. 제1 면(114a) 및 제2 면(114b)은 각각 하면 및 상면이라 칭할 수 있다. 제2 칩 패드(116)는 제1 면(114a) 상에 또는 근방에 형성될 수 있다.
제1 면(114a)은 트랜지스터들이 형성되는 액티브면일 수 있다. 제2 반도체 칩(140)은 제1 면(114a)에 위치한 제2 칩 패드(116)와 제3 연결 부재들(118)이 연결될 수 있다. 제3 연결 부재들(118)은 제1 연결 부재들(102)과 동일한 물질로 구성될 수 있다. 제3 연결 부재들(118) 사이의 패키지 기판(100) 상에는 제2 언더필재(119)가 채워질 수 있다. 제2 언더필재(119, second uderfill material)는 제1 언더필재(113)와 동일한 물질로 형성될 수 있다. 반도체 패키지(300)에서, 제1 반도체 칩(130)의 높이와 제2 반도체 칩(140)의 높이는 거의 동일할 수 있다.
도 2a에서, 제1 언더필재(113) 및 제2 언더필재(119)가 각각 제1 칩 바디(108) 및 제2 칩 바디(114)의 양측면에서 외측으로 돌출된 것으로 도시하였다. 그러나, 제1 언더필재(113) 및 제2 언더필재(119)가 각각 제1 칩 바디(108) 및 제2 칩 바디(114)의 양측면에서 돌출되지 않을 수 있다.
반도체 패키지(300)에서, 제1 반도체 칩(130) 및 제2 반도체 칩(140) 사이의 제1 갭(G1)에 제1 열 전달 물질층(160)이 매립될 수 있다. 일부 실시예에서, 제1 열 전달 물질층(160)은 제1 갭(G1)에 완전히 매립될 수 있다. 제1 및 제2 언더필재(113, 119)가 제1 갭(G1) 내에 침투하여 제1 열 전달 물질층(160)의 상부폭은 하부폭(즉 바닥폭)보다 클 수 있다. 제1 열 전달 물질층(160)은 제1 탄성 계수를 가질 수 있다.
반도체 패키지(300)에서, 제1 반도체 칩(130) 및 제2 반도체 칩(140) 상에 각각 제2 열 전달 물질층들(120, 122)이 배치될 수 있다. 제2 열 전달 물질층들(120, 122)은 제1 및 제2 반도체 칩들(130, 140)의 제2 면들(108b, 114b), 즉 상면에 전체적으로 배치될 수 있다. 제2 열 전달 물질층들(120, 122)은 제1 열 전달 물질층과 다른 이종 물질로 형성되고 제2 갭(G2)만큼 서로 이격되어 배치될 수 수 있다. 제2 갭(G2)의 크기는 제1 반도체 칩(130)과 제2 반도체 칩(140) 사이의 제1 갭(G1)의 크기와 동일할 수 있다. 제2 갭(G2)에도 제1 열 전달 물질층(160)이 매립될 수 수 있다. 제2 열 전달 물질층들(120, 122)은 제2 탄성 계수를 가질 수 있다. 앞서의 제1 열 전달 물질층(160)의 표면은 제2 열 전달 물질층들(120, 122)의 표면과 동일 평면으로 이루어질 수 있다.
반도체 패키지(300)에서, 제1 열 전달 물질층(160)의 제1 탄성 계수를 제2 열 전달 물질층들(120, 122)의 제2 탄성 계수보다 작게 구성한다. 다시 말해, 제2 열 전달 물질층들(120, 122)의 제2 탄성 계수를 제1 열 전달 물질층(160)의 제1 탄성 계수보다 크게 구성한다.
제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122)은 공기보다 열 전달이 좋은 물질로 반도체 패키지(300)를 구성하는 패키지 구성 요소들, 예컨대 패키지 기판(100), 및 제1 및 제2 반도체 칩들(130, 140)에서 발생하는 열을 용이하게 배출하는 역할을 수행할 수 있다.
제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122)은 접착성을 가질 수 있다. 제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122)은 점성을 가지는 물질로, 제1 및 제2 반도체 칩들(130, 140) 사이나 제1 및 제2 반도체 칩들(130, 140) 상에 도포된 후 경화시켜 형성될 수 있다.
제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122)은 베이스 물질, 및 베이스 물질에 포함된 필러로 구성될 수 있다. 베이스 물질은 폴리머 또는 레진을 포함할 수 있다. 레진은 실리콘계 레진, 아크릴계 레진 또는 에폭시계 레진일 수 있다. 필러는 유전체 필러, 예컨대 알루미늄 산화물, 마그네슘 산화물, 알루미늄 질화물, 보론 질화물, 아연 산화물, 또는 다이아몬드 파우더일 수 있다.
필러는 금속 필러, 예컨대 은, 구리 또는 알루미늄일 수 있다. 필러는 상술한 물질들을 포함하는 열 전도성 입자들일 수 있다. 일부 실시예에서, 제1 열 전달 물질층(160)은 실리콘계 레진 또는 아크릴계 레진이고, 제2 열 전달 물질층들(120, 122)은 실리콘계 레진 또는 에폭시계 레진일 수 있다.
앞서 설명한 바와 같이 제1 열 전달 물질층(160)의 제1 탄성 계수를 제2 열 전달 물질층들(120, 122)의 제2 탄성 계수보다 작게 구성한다. 일부 실시예에서, 제1 열 전달 물질층(160)의 제1 탄성 계수 및 제2 열 전달 물질층들(120, 122)의 제2 탄성 계수는 필러의 종류나 첨가량에 의해 제어될 수 있다. 아울러서, 제1 열 전달 물질층(160)의 열 전도도는 제2 열 전달 물질층들(120, 122)보다 크게 할 수 있다.
일부 실시예에서, 제1 열 전달 물질층(160)의 제1 탄성 계수는 3MPa 이하로 구성할 수 있고, 제2 열 전달 물질층들(120, 122)의 제2 탄성 계수는 20Mpa 이상으로 구성할 수 있다. 제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122)의 열 전도도는 1.5 내지 4mW/K의 범위 내에서 조절할 수 있다.
여기서, 반도체 패키지(300)에서 제1 및 제2 반도체 칩들(130, 140) 사이에 제2 열 전달 물질층들(120, 122)의 제2 탄성 계수보다 낮은 제1 탄성 계수를 갖는 제1 열 전달 물질층(160)을 매립하는 이유를 설명한다.
반도체 패키지(300)는 패키지 제조 공정이나 패키지를 사용중에 패키지 구성 요소들의 열 팽창 계수(coefficient of thermal expansion, CTE)들의 차이로 인해 워피지(warpage), 즉 변형(strain)이 발생할 수 있다. 워피지(warpage)가 발생할 경우, 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1) 내에 낮은 탄성 계수를 갖는 제1 열 전달 물질층(160이 매립되어 있을 경우 워피지에 의한 반도체 패키지(300)에 가해지는 응력(stress)이 작아질 수 있다.
이와는 반대로, 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1) 내에 높은 탄성 계수를 갖는 열 전달 물질층이 매립되어 있을 경우 워피지에 의해 반도체 패키지(300)에 응력(stress)이 더 크게 작용할 수 있다. 이렇게 응력이 크게 작용할 경우, 반도체 패키지(300)는 패키지 구성 요소들, 예컨대 반도체 칩들(130, 140)이 패키지 기판(100)과 분리(delamination)되거나, 패키지 구성 요소들, 예컨대 제1 및 제2 언더필재(113, 119)에 크랙(crack)이 발생할 수 있다.
그리고, 반도체 패키지(300)에서 제1 및 제2 반도체 칩들(130, 140) 사이에 제2 탄성 계수보다 낮은 제1 탄성 계수를 갖는 제1 열 전달 물질층(160)을 매립할 경우, 반도체 패키지(300), 예컨대 제1 및 제2 반도체 칩들(130, 140)에서 발생하는 열을 보다 더 용이하게 배출할 수 있다.
다시 말해, 제1 및 제2 반도체 칩들(130, 140) 사이에 제1 탄성 계수를 갖는 제1 열 전달 물질층(160)이 제1 및 제2 반도체 칩들(130, 140) 상의 제2 탄성 계수를 갖는 제2 열 전달 물질층들(120, 122)보다 열 전도도가 좋아 제1 및 제2 반도체 칩들(130, 140)에서 발생하는 열을 보다 더 용이하게 배출할 수 있다.
반도체 패키지(300)의 제조 공정은 패키지 기판(100) 상에 탑재된 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 점성이 있는 제1 열 전달 물질층(160)을 도포하는 단계와, 제1 및 제2 반도체 칩들(130, 140) 상에 점성이 있는 제2 열 전달 물질층들(120, 122)을 도포하는 단계와, 제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122)을 경화시키는 단계를 포함할 수 있다.
이와 같은 본 발명의 반도체 패키지(300)는 패키지 구성 요소들이 분리되거나 크랙 발생을 방지하면서도 제1 및 제2 반도체 칩들(130, 140)에서 발생하는 열을 보다 더 용이하게 배출하여 패키지 신뢰성을 향상시킬 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
구체적으로, 도 3의 반도체 패키지(310)는 도 2의 반도체 패키지(300)와 비교할 때 히트 스프레더(166)를 더 포함하는 것을 제외하고는 동일할 수 있다. 도 3에서, 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(310)는 패키지 기판(100), 제1 및 제2 반도체 칩들(130, 140), 제1 열 전달 물질층(160), 제2 열 전달 물질층들(120, 122) 및 히트 스프레더(166)를 포함한다.
일부 실시예에서, 반도체 패키지(310)는 제1 반도체 칩(130)의 제1 칩 바디(108)의 폭(W1)을 가질 수 있다. 반도체 패키지(310)는 제1 칩 바디(108) 상에 위치하는 제2 열 전달 물질층(120)의 폭(W3)이 제1 반도체 칩(130)의 제1 칩 바디(108)의 폭(W1)과 동일할 수 있다.
반도체 패키지(310)는 제2 반도체 칩(140)의 제2 칩 바디(114)의 폭(W2)를 가질 수 있다. 반도체 패키지(310)는 제2 칩 바디(114) 상에 위치하는 제2 열 전달 물질층(122)의 폭(W4)이 제2 반도체 칩(140)의 제1 칩 바디(114)의 폭(W2)과 동일할 수 있다.
따라서, 제2 열 전달 물질층(120)의 면적(또는 하부 표면 면적)은 제1 칩 바디(108)의 면적(또는 상부 표면 면적)과 동일할 수 있다. 제2 열 전달 물질층(122)의 면적(또는 하부 표면 면적)은 제2 칩 바디(114)의 면적(또는 상부 표면 면적)과 동일할 수 있다.
히트 스프레더(166)는 패키지 기판(100)의 제2 면(100b), 즉 상면 상에 접착층(164)을 통해 접착되어 지지될 수 있다. 히트 스프레더(166)는 구리(Cu), 철(Fe), 니켈(Ni), 코발트(Co), 텅스텐(W), 크롬(Cr) 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 아연(Zn) 또는 이들의 조합을 포함하는 물질로 구성될 수 있다.
히트 스프레더(166)는 제1 및 제2 반도체 칩들(130, 140)을 둘러싸게 구성될 수 있다. 히트 스프레더(166)는 제1 및 제2 반도체 칩들(130, 140)의 양측 단부와 이격되어 있을 수 있다. 히트 스프레더(166)와 제1 및 제2 반도체 칩들(130, 140)의 양측 단부는 이격 공간(168)이 설치되어 있을 수 있다.
히트 스프레더(166)는 제1 열 전달 물질층(160)과 제2 열 전달 물질층들(120, 122) 모두와 접촉할 수 있다. 히트 스프레더(166)는 제1 열 전달 물질층(160)과 제2 열 전달 물질층들(120, 122)의 표면과 접촉할 수 있다. 히트 스프레더(166)는 제1 열 전달 물질층(160)과 제2 열 전달 물질층들(120, 122)과 접촉되어 있어 제1 열 전달 물질층(160)과 제2 열 전달 물질층들(120, 122)로부터 열을 보다 더 용이하게 배출할 수 있다.
반도체 패키지(310)의 제조 공정은 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 점성이 있는 제1 열 전달 물질층(160)을 도포하는 단계와, 제1 및 제2 반도체 칩들(130, 140) 상에 점성이 있는 제2 열 전달 물질층들(120, 122)을 도포하는 단계와, 패키지 기판(100) 상에 접착층(164)을 구비한 히트 스프레더(166)를 제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122) 상에 압착하고 제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122)을 경화하는 단계를 포함할 수 있다.
이상과 같은 반도체 패키지(310)는 앞서 설명한 패키지 구성 요소들의 분리 현상이나 크랙 발생 현상을 더욱더 방지하면서도 패키지 구성 요소들에서 발생하는 열을 보다 더 용이하게 배출하여 패키지 신뢰성을 크게 향상시킬 수 있다.
도 4a 내지 도 4c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도들이다.
구체적으로, 반도체 패키지(320-1, 320-2, 320-3)는 도 3의 반도체 패키지(310)와 비교할 때 제1 열 전달 물질층(160-1, 160-2, 160-3)의 형성 위치나 제2 열 전달 물질층(120-1, 120-2, 120-3, 122-1, 122-2, 123-3)의 형성 위치가 다른 것을 제외하고는 동일할 수 있다. 도 4a 내지 도 4c에서, 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
도 4a를 참조하면, 반도체 패키지(320-1)의 제1 열 전달 물질층(160-1)이 제1 및 제2 반도체 칩들(130, 140)의 상면 상으로 일부 연장되어 배치되어 있다. 제1 열 전달 물질층(160-1)은 제1 갭(G1)의 내부에 매립되면서 제1 갭(G1)에서 제1 및 제2 반도체 칩들(130, 140)의 제2 면들(108b, 114b), 즉 상면들 일부로 연장되어 배치될 수 있다.
제1 열 전달 물질층(160-1)은 제1 갭(G1) 내에 형성된 제1 부분(160a), 제1 반도체 칩(130)의 제2 면(108b)의 일부 상에 형성된 제2 부분(160b) 및 제2 반도체 칩(140)의 제2 면(114b)의 일부 상에 형성된 제3 부분(160c)을 포함할 수 있다. 이에 따라, 제2 열 전달 물질층들(120-1, 122-1)은 제2 갭(G2-1)만큼 서로 이격되어 배치될 수 수 있다. 제2 갭(G2-1)의 크기는 제1 반도체 칩(130)과 제2 반도체 칩(140) 사이의 제1 갭(G1)의 크기보다 클 수 있다.
더하여, 반도체 패키지(320-1)는 제1 칩 바디(108) 상에 위치하는 제2 열 전달 물질층(120-1)의 폭(W3-1)이 제1 반도체 칩(130)의 제1 칩 바디(108)의 폭(W1)보다 작을 수 있다. 반도체 패키지(320-1)는 제2 칩 바디(114) 상에 위치하는 제2 열 전달 물질층(122-1)의 폭(W4-1)이 제2 반도체 칩(140)의 제1 칩 바디(114)의 폭(W2)보다 작을 수 있다.
따라서, 제2 열 전달 물질층(120-1)의 면적(또는 하부 표면 면적)은 제1 칩 바디(108)의 면적(또는 상부 표면 면적)보다 작을 수 있다. 일부 실시예에서, 제2 열 전달 물질층(120-1)의 면적(또는 하부 표면 면적)은 제1 칩 바디(108)의 면적(또는 상부 표면 면적)과 비교하여 70% 이상일 수 있다.
제2 열 전달 물질층(122-1)의 면적(또는 하부 표면 면적)은 제2 칩 바디(114)의 면적(또는 상부 표면 면적)보다 작을 수 있다. 일부 실시예에서, 제2 열 전달 물질층(122-1)의 면적(또는 하부 표면 면적)은 제2 칩 바디(114)의 면적(또는 상부 표면 면적)과 비교하여 70% 이상일 수 있다.
반도체 패키지(320-1)의 제조 공정은 도 3과 비교할 때 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 점성이 있는 제1 열 전달 물질층(160-1)을 충분한 양으로 도포하는 것을 제외하고는 동일할 수 있다. 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 제1 열 전달 물질층(160-1)을 충분한 양으로 도포할 경우, 제1 열 전달 물질층(160-1)이 제1 및 제2 반도체 칩들(130, 140)의 상면 상의 일부로 연장되어 배치될 수 있다.
도 4b를 참조하면, 반도체 패키지(320-2)의 제1 열 전달 물질층(160-2)가 제1 갭(G1) 내에서 제1 칩 바디(108) 및 제2 칩(114)의 표면과 동일 높이로 형성되어 있다. 제2 열 전달 물질층(120-2, 122-2)이 제1 열 전달 물질층(160)의 상면 상으로 일부 연장되어 배치되어 있다. 제2 열 전달 물질층(120-2, 122-2)이 제1 열 전달 물질층(160-2)의 상면 상으로 일부 연장된 부분(120a, 122a)을 포함할 수 있다. 제1 열 전달 물질층(160-1)의 상면 상으로 일부 연장된 부분(120a, 122a)은 폭(W3a, W4a)를 가질 수 있다.
이에 따라, 제2 열 전달 물질층들(120-2, 122-2)은 제2 갭(G2-2)만큼 서로 이격되어 배치될 수 수 있다. 제2 갭(G2-2)의 크기는 제1 반도체 칩(130)과 제2 반도체 칩(140) 사이의 제1 갭(G1)의 크기보다 작을 수 있다.
더하여, 반도체 패키지(320-2)는 제1 칩 바디(108) 상에 위치하는 제2 열 전달 물질층(120-2)의 폭(W3-2)이 제1 반도체 칩(130)의 제1 칩 바디(108)의 폭(W1)보다 클 수 있다. 일부 실시예에서, 제1 열 전달 물질층(160-2)의 상면 상으로 연장된 제2 열 전달 물질층(120-2)의 부분(120a)의 폭(W3a)은 제1 반도체 칩(130)의 제1 칩 바디(108)의 폭(W1)에 대비하여 10% 정도(예컨대 10% 이하)일 수 있다.
반도체 패키지(320-2)는 제2 칩 바디(114) 상에 위치하는 제2 열 전달 물질층(122-2)의 폭(W4-2)이 제2 반도체 칩(140)의 제1 칩 바디(114)의 폭(W2)보다 클 수 있다. 일부 실시예에서, 제1 열 전달 물질층(160)의 상면 상으로 연장된 제2 열 전달 물질층(122-2)의 부분(120b)의 폭(W3b)은 제2 반도체 칩(140)의 제2 칩 바디(114)의 폭(W2)에 대비하여 10% 정도(예컨대 10% 이하)일 수 있다.
따라서, 제2 열 전달 물질층(120-2)의 면적(또는 하부 표면 면적)은 제1 칩 바디(108)의 면적(또는 상부 표면 면적)보다 클 수 있다. 일부 실시예에서, 제2 열 전달 물질층(120-2)의 면적(또는 하부 표면 면적)은 제1 칩 바디(108)의 면적(또는 상부 표면 면적)과 대비하여 10% 정도(예컨대 10% 이하)로 클 수 있다.
제2 열 전달 물질층(122-2)의 면적(또는 하부 표면 면적)은 제2 칩 바디(114)의 면적(또는 상부 표면 면적)보다 클 수 있다. 일부 실시예에서, 제2 열 전달 물질층(120-2)의 면적(또는 하부 표면 면적)은 제2 칩 바디(114)의 면적(또는 상부 표면 면적)과 대비하여 10% 정도(예컨대, 10% 이하)로 클 수 있다.
반도체 패키지(320-2)의 제조 공정은 도 3과 비교할 때 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 점성이 있는 제1 열 전달 물질층(160-2)을 작은 양으로 도포한 후, 제2 열 전달 물질층(120-2, 122-2)도 작은 양으로 도포하는 것을 제외하고는 동일할 수 있다. 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 제1 열 전달 물질층(160-2)을 작은 양으로 도포할 경우, 제2 열 전달 물질층(120-2, 122-2)이 제1 열 전달 물질층(160-2)의 상의 일부로 연장되어 배치될 수 있다.
도 4c를 참조하면, 반도체 패키지(320-3)의 제1 열 전달 물질층(160-3)가 제1 갭(G1) 내에 충분히 매립되지 않고 일부만 매립되어 있다. 제1 열 전달 물질층(160-3)의 표면은 제1 칩 바디(108) 및 제2 칩 바디(114)의 표면보다 낮게 위치할 수 있다.
제2 열 전달 물질층(120-3, 122-3)이 제1 칩 바디(108) 및 제2 칩 바디(114)의 측면을 커버하면서 제1 열 전달 물질층(160-3)의 상면 상으로 연장되어 배치되어 있다. 제2 열 전달 물질층(120-3, 122-3)이 제1 열 전달 물질층(160-3)의 상면 상으로 연장된 부분(120b, 122b)을 포함할 수 있다. 제1 열 전달 물질층(160-3)의 상면 상으로 연장된 부분(120b, 122b)은 서로 맞닫을 수 있다. 제1 열 전달 물질층(160-3)의 상면 상으로 연장된 부분(120b, 122b)은 폭(W3b, W4b)를 가질 수 있다.
이에 따라, 제2 열 전달 물질층(120-3, 122-3)은 서로 맞닫을 수 있다. 반도체 패키지(320-3)는 제1 칩 바디(108) 상에 위치하는 제2 열 전달 물질층(120-3)의 폭(W3-3)이 제1 반도체 칩(130)의 제1 칩 바디(108)의 폭(W1)보다 클 수 있다. 일부 실시예에서, 제1 열 전달 물질층(160-3)의 상면 상으로 연장된 제2 열 전달 물질층(120-3)의 부분(120b)의 폭(W4a)은 제1 반도체 칩(130)의 제1 칩 바디(108)의 폭(W1)에 대비하여 10% 정도(예컨대 10% 이하)일 수 있다.
반도체 패키지(320-3)는 제2 칩 바디(114) 상에 위치하는 제2 열 전달 물질층(122-3)의 폭(W4-3)이 제2 반도체 칩(140)의 제2 칩 바디(114)의 폭(W2)보다 클 수 있다. 일부 실시예에서, 제1 열 전달 물질층(160-3)의 상면 상으로 연장된 제2 열 전달 물질층(122-3)의 부분(122b)의 폭(W4b)은 제2 반도체 칩(140)의 제2 칩 바디(114)의 폭(W2)에 대비하여 10% 정도(예컨대 10% 이하)일 수 있다.
따라서, 제2 열 전달 물질층(120-3)의 면적(또는 하부 표면 면적)은 제1 칩 바디(108)의 면적(또는 상부 표면 면적)보다 클 수 있다. 일부 실시예에서, 제2 열 전달 물질층(120-3)의 면적(또는 하부 표면 면적)은 제1 칩 바디(108)의 면적(또는 상부 표면 면적)과 대비하여 10% 정도(예컨대 10% 이하)로 클 수 있다.
제2 열 전달 물질층(122-3)의 면적(또는 하부 표면 면적)은 제2 칩 바디(114)의 면적(또는 상부 표면 면적)보다 클 수 있다. 일부 실시예에서, 제2 열 전달 물질층(120-3)의 면적(또는 하부 표면 면적)은 제2 칩 바디(114)의 면적(또는 상부 표면 면적)과 대비하여 10% 정도(예컨대 10% 이하)로 클 수 있다.
반도체 패키지(320-3)의 제조 공정은 도 3과 비교할 때 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 점성이 있는 제1 열 전달 물질층(160-3)을 작은 양으로 도포한 후, 제2 열 전달 물질층(120-3, 122-3)은 충분한 양으로 도포하는 것을 제외하고는 동일할 수 있다. 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 제1 열 전달 물질층(160-3)을 작은 양으로 도포할 경우, 제1 갭(G1) 내에 제1 열 전달 물질층(160-2)이 작은 두께로 형성될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
구체적으로, 반도체 패키지(330)는 도 4의 반도체 패키지(320)와 비교할 때 제2 반도체 칩(140-1)에 몰딩층(170)이 포함된 것을 제외하고는 동일할 수 있다. 도 5에서, 도 4와 동일한 내용은 간단히 설명하거나 생략한다. 도 5에서는 제2 반도체 칩(140-1)에 몰딩층(170)이 포함되어 있으나, 필요에 따라 제1 반도체 칩(130)에도 몰딩층이 형성되어 있을 수 도 있다.
반도체 패키지(330)는 패키지 기판(100), 제1 반도체 칩(130) 및 제2 반도체 칩(140-1), 제1 열 전달 물질층(160-1), 제2 열 전달 물질층들(120-1, 122-1) 및 히트 스프레더(166)를 포함할 수 있다.
제2 반도체 칩(140-1)의 양측면에 몰딩층(170)이 형성되어 있을 수 있다. 몰딩층(170)은 에폭시 수지로 구성될 수 있다. 제2 반도체 칩(140-1)은 몰딩층(170)을 포함하기 때문에 서브 반도체 패키지라고 명명될 수도 있다. 몰딩층(170)은 제1 열 전달 물질층(160-1)과 접촉할 수 있다.
반도체 패키지(330)는 몰딩층(170)이 형성된 제2 반도체 칩(140-1), 즉 서브 반도체 패키지를 포함하더라도 앞서 설명한 패키지 구성 요소들의 분리 현상이나 크랙 발생 현상을 방지함과 아울러 열 방출도 용이하게 배출하여 패키지 신뢰성을 크게 향상시킬 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
구체적으로, 반도체 패키지(340)는 도 5의 반도체 패키지(330)와 비교할 때 패키지 기판(100)에 열 전달 배선 패턴(172)이 포함된 것을 제외하고는 동일할 수 있다. 도 6에서, 도 5와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(340)는 패키지 기판(100), 열 전달 배선 패턴(172), 제1 반도체 칩(130) 및 제2 반도체 칩(140-1), 제1 열 전달 물질층(160-1), 제2 열 전달 물질층들(120-1, 122-1) 및 히트 스프레더(166)를 포함할 수 있다.
열 전달 배선 패턴(172)은 패키지 기판(100)의 제2 면(100b) 상에 또는 제2 면(100b) 근방에 배치될 수 있다. 열 전달 배선 패턴(172)은 제1 갭(G1) 하부에 배치될 수 있다. 열 전달 배선 패턴(172)은 제1 열 전달 물질층(160-1)과 접촉할 수 있다. 열 전달 배선 패턴(172)은 제1 열 전달 물질층(160-1)의 제1 부분(160a)과 접촉할 수 있다. 열 전달 배선 패턴(172)은 금속 패턴으로 구성할 수 있다.
반도체 패키지(340)는 패키지 기판(100)에 제1 열 전달 물질층(160-1)과 접촉하는 열 전달 배선 패턴(172)을 포함하여 앞서 설명한 패키지 구성 요소들의 분리 현상이나 크랙 발생 현상을 방지함과 아울러 열도 용이하게 배출하여 패키지 신뢰성을 크게 향상시킬 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
구체적으로, 반도체 패키지(350)는 도 6의 반도체 패키지(340)와 비교할 때 제1 칩 바디(108)의 측벽에도 제1 언더필재(113-1)가 형성된 것을 제외하고는 동일할 수 있다. 도 7에서, 도 6과 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(350)는 패키지 기판(100), 열 전달 배선 패턴(172), 제1 언더필재(113-1), 제2 언더필재(119), 제1 반도체 칩(130) 및 제2 반도체 칩(140-1), 제1 열 전달 물질층(160-1), 제2 열 전달 물질층들(120-1, 122-1) 및 히트 스프레더(166)를 포함할 수 있다.
패키지 기판(100) 상의 제2 연결 부재들(112) 사이는 제1 언더필재(113-1)로 채워질 수 있다. 제1 언더필재(113-1)는 제1 칩 바디(108)의 측벽으로 연장된 부분(113a)을 포함할 수 있다. 제1 열 전달 물질층(160-1)은 연장된 제1 언더필재(113-1) 상의 제1 갭(G1)의 내부에 매립되어 있을 수 있다. 다시 말해, 제1 갭(G1) 내에서 제1 반도체 칩(130)의 측벽에 형성된 제1 언더필재(113-1)와 제1 열 전달 물질층(160-1)은 접촉할 수 있다.
도 7에서는 제1 반도체 칩(130)의 측벽에 제1 언더필재(113-1)가 연장되어 형성된 것으로 도시하나, 필요에 따라서 제2 반도체 칩(140-1)의 몰딩층(170)의 측벽에도 제2 언더필재(119)가 연장되어 형성될 수 있다. 몰딩층(170)이 형성되지 않을 경우, 필요에 따라서 제2 반도체 칩(140-1)의 측벽에도 제2 언더필재(119)가 연장되어 형성될 수 있다.
반도체 패키지(350)는 제1 반도체 칩(130)의 측벽에 제1 언더필재(113-1)가 연장되어 제1 반도체 칩(130)을 패키지 기판(100)에 안정적으로 탑재할 수 있다. 아울러, 반도체 패키지(350)는 앞서 설명한 패키지 구성 요소들의 분리 현상이나 크랙 발생 현상을 방지하고 열도 용이하게 배출하여 패키지 신뢰성을 크게 향상시킬 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
구체적으로, 반도체 패키지(360)는 도 4의 반도체 패키지(320)와 비교할 때 제1 반도체 칩(130-1)의 크기가 작은 것을 제외하고는 동일할 수 있다. 도 8에서, 도 4와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(360)는 패키지 기판(100), 제1 반도체 칩(130-1) 및 제2 반도체 칩(140), 제1 열 전달 물질층(160-1), 제2 열 전달 물질층들(120-1, 122-1), 및 히트 스프레더(166)를 포함할 수 있다.
제1 반도체 칩(130-1)은 도 4의 제1 반도체 칩(130)보다 크기, 예컨대 폭이 작을 수 있다. 제1 반도체 칩(130-1)은 제2 반도체 칩(140)과 동일한 크기, 예컨대 폭을 가질 수 있다.
이와 같이 반도체 패키지(360)는 제1 반도체 칩(130-1)이나 제2 반도체 칩(140)의 크기와는 상관없이 앞서 설명한 패키지 구성 요소들의 분리 현상이나 크랙 발생 현상을 방지하고 열도 용이하게 배출하여 패키지 신뢰성을 크게 향상시킬 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
구체적으로, 반도체 패키지(370)는 도 1의 반도체 패키지(300)와 비교할 때 인터포저 기판(200)을 더 포함하는 것을 제외하고는 동일할 수 있다. 도 9에서, 도 1과 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(370)는 패키지 기판(100), 인터포저 기판(200), 제1 및 제2 반도체 칩들(130, 140, 150), 제1 열 전달 물질층(160), 및 제2 열 전달 물질층들(120, 122, 124)을 포함한다. 반도체 패키지(370)는 패키지 기판(100) 상에 인터포저 기판(200)이 탑재되고, 인터포저 기판(200) 상에 반도체 칩들(130, 140, 150)이 탑재될 수 있다.
인터포저 기판(200) 상에 반도체 칩들(130, 140, 150) 사이의 제1 갭(G1), 제3 갭(G3) 및 제4 갭(G4)에는 제1 열 전달 물질층(160)이 형성될 수 있다. 반도체 칩들(130, 140, 150) 상에는 제2 열 전달 물질층들들(120, 122, 124)이 위치할 수 있다.
제2 열 전달 물질층들(120, 122)은 인터포저 기판(200) 상에 제1 반도체 칩(130)과 제2 반도체 칩(140) 사이의 제2 갭(G2)만큼 이격되어 떨어져 위치할 수 있다. 제2 열 전달 물질층들(122, 124)은 인터포저 기판(200) 상에 제2 반도체 칩(140)과 제3 반도체 칩(150) 사이의 제3 갭(G3)만큼 떨어져 위치할 수 있다.
반도체 칩들(130, 140, 150)의 배치 및 크기는 도 1에서 설명하였으므로 설명을 생략한다. 반도체 패키지(370)는 인터포저 기판(200) 상에 반도체 칩들(130, 140, 150)을 탑재하더라도 앞서 도 1에서 설명한 본 발명의 효과를 얻을 수 있다.
도 10은 도 9의 X-X'에 따른 반도체 패키지의 단면도이다.
구체적으로, 반도체 패키지(370)는 도 2의 반도체 패키지(300)와 비교할 때 인터포저 기판(200)을 더 포함하는 것을 제외하고는 동일할 수 있다. 도 10에서, 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(370)는 패키지 기판(100), 인터포저 기판(200), 하부 재배선층(204), 상부 재배선층(206, 208, 210), 제1 및 제2 반도체 칩들(130, 140), 제1 열 전달 물질층(160), 및 제2 열 전달 물질층들(120, 122)을 포함한다. 반도체 패키지(370)는 패키지 기판(100) 상에 인터포저 기판(200)이 탑재되어 있다. 인터포저 기판(200)은 실리콘 기판일 수 있다.
패키지 기판(100)은 제1 면(100a)과 제2 면(100b)을 포함할 수 있다. 패키지 기판(100)의 제2 면(100b)에 복수개의 기판 패드들(106)이 형성될 수 있다. 패키지 기판(100)의 기판 패드들(106) 상에 복수개의 중간 연결 부재들(216)을 매개로 인터포저 기판(200)이 탑재될 수 있다. 중간 연결 부재들(216)은 제1 연결 부재들(102)과 동일한 물질로 형성될 수 있다.
인터포저 기판(200)은 제1 면(200a), 및 제1 면(200a)과 반대측의 제2 면(200b)을 가질 수 있다. 제1 면(200a)은 하면일 수 있다. 제2 면(200b)은 상면일 수 있다. 인터포저 기판(200)의 제1 면(200a)에는 하부 재배선층(204, 또는 하부 재배선 패드)이 형성될 수 있다. 하부 재배선층(204)은 하부 재배선 절연층(214)으로 절연되어 있다.
인터포저 기판(200)의 제2 면(200b)에는 상부 재배선층(206, 208, 210)이 형성될 수 있다. 상부 재배선층(206, 208, 210)은 상부 재배선 절연층(212)으로 절연되어 있다. 상부 재배선층(206, 208, 210)은 제1 상부 재배선층(206, 또는 제1 상부 재배선 패드) 및 제2 상부 재배선층(208, 또는 제2 상부 재배선 패드), 및 제1 상부 재배선층(206) 및 제2 상부 재배선층(208)을 연결하는 재배선 비아들(210)을 포함할 수 있다.
본 실시예에서는 인터포저 기판(200)의 제1 면(200a) 및 제2 면(200b)에 각각 하부 재배선층(204) 및 상부 재배선층(206, 208, 210)을 형성하였으나, 필요에 따라서 제1 면(200a) 및 제2 면(200b)중 어느 한면에만 재배선층을 형성할 수 도 있다. 인터포저 기판(200)은 제1 면(200a) 및 제2 면(200b)을 관통하는 복수개의 관통 비아들(202)을 포함할 수 있다. 관통 비아들(202)은 하부 재배선층(204)과 상부 재배선층(206, 208, 210)을 연결할 수 있다.
인터포저 기판(200)의 제1 면(200a)에 위치한 하부 재배선층(204)에는 중간 연결 부재들(216)이 형성될 수 있다. 중간 연결 부재들(216)은 패키지 기판(100)의 기판 패드들(106)과 연결될 수 있다. 중간 연결 부재들(216) 사이의 패키지 기판(100) 상에는 중간 언더필재(underfill material, 218)로 채워질 수 있다. 중간 언더필재(218)는 수지, 예컨대 에폭시 수지로 형성될 수 있다.
인터포저 기판(200) 상의 상부 재배선층(206, 208, 210)의 일부 영역에 제1 반도체 칩(130)이 탑재될 수 있다. 제1 반도체 칩(130)의 제1 칩 패드(110)는 제2 연결 부재들(112)을 매개로 제2 상부 재배선층(208)과 연결될 수 있다. 상부 재배선층(206, 208, 210) 및 상부 재배선 절연층(212) 상의 제2 연결 부재들(112) 사이에는 제1 언더필재(first underfill material, 113)가 채워져 있다.
인터포저 기판(200) 상의 상부 재배선층(206, 208, 210)의 일부 영역에 제1 반도체 칩(130)과 수평 방향(X 방향)으로 이격되어 제2 반도체 칩(140)이 탑재될 수 있다. 제1 반도체 칩(130) 및 제2 반도체 칩(140) 사이는 제1 갭(G1)이 형성될 수 있다. 제2 반도체 칩(140)의 제2 칩 패드(116)는 제3 연결 부재들(118)을 매개로 제2 상부 재배선층(208)과 연결될 수 있다. 상부 재배선층(206, 208, 210) 및 상부 재배선 절연층(212) 상의 제3 연결 부재들(118) 사이에는 제2 언더필재(first underfill material, 113)가 채워져 있다.
반도체 패키지(370)에서, 인터포저 기판(200) 상의 상부 재배선층(206, 208, 210)의 상부 및 제1 반도체 칩(130) 및 제2 반도체 칩(140) 사이의 제1 갭(gap, G1)에 제1 열 전달 물질층(160)이 매립될 수 있다. 제1 열 전달 물질층(160)은 제1 탄성 계수를 가질 수 있다. 반도체 패키지(370)에서 상부 재배선층(206, 208,210)이 형성되지 않을 경우, 제1 열 전달 물질층(160)의 인터포저 기판(200)의 제2 면(200b) 상에 형성될 수 있다.
반도체 패키지(370)에서, 제1 반도체 칩(130) 및 제2 반도체 칩(140) 상에 제2 열 전달 물질층들(120, 122)이 배치될 수 있다. 제2 열 전달 물질층들(120, 122)은 제2 갭(G2)만큼 이격되어 배치될 수 있다. 제2 갭(G2)은 제1 갭(G1)과 동일할 수 있다. 제2 열 전달 물질층들(120, 122)은 제2 탄성 계수를 가질 수 있다. 제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122)의 역할이나 기능에 대해서는 앞서 도 3에서 자세히 설명하였으므로 생략한다.
반도체 패키지(370)의 제조 공정은 인터포저 기판(200) 상의 상부 재배선층(206, 208, 210) 및 상부 재배선 절연층(212) 상에 탑재된 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 점성이 있는 제1 열 전달 물질층(160)을 도포하는 단계와, 제1 및 제2 반도체 칩들(130, 140) 상에 점성이 있는 제2 열 전달 물질층들(120, 122)을 도포하는 단계와, 제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122)을 경화시키는 단계를 포함할 수 있다.
이와 같은 본 발명의 반도체 패키지(370)는 패키지 구성 요소들이 분리되거나 크랙 발생을 방지하면서도 제1 및 제2 반도체 칩들(130, 140)에서 발생하는 열을 용이하게 배출하여 패키지 신뢰성을 향상시킬 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
구체적으로, 도 11의 반도체 패키지(380)은 도 10의 반도체 패키지(370)와 비교할 때 히트 스프레더(166)를 더 포함하는 것을 제외하고는 동일할 수 있다. 도 11에서, 도 10과 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(380)는 패키지 기판(100), 인터포저 기판(200), 하부 재배선층(204), 상부 재배선층(206, 208, 210), 제1 및 제2 반도체 칩들(130, 140), 제1 열 전달 물질층(160), 제2 열 전달 물질층들(120, 122) 및 히트 스프레더(166)를 포함한다. 히트 스프레더(166)는 패키지 기판(100)의 제2 면(100b), 즉 상면 상에 접착층(164)을 통해 접착되어 지지될 수 있다.
히트 스프레더(166)는 인터포저 기판(200), 하부 재배선층(204), 상부 재배선층(206, 208, 210), 제1 및 제2 반도체 칩들(130, 140)을 둘러싸게 구성될 수 있다. 히트 스프레더(166)는 인터포저 기판(200), 하부 재배선층(204), 상부 재배선층(206, 208, 210) 및, 제1 및 제2 반도체 칩들(130, 140)의 양측부와 이격되어 있을 수 있다. 인터포저 기판(200), 하부 재배선층(204), 상부 재배선층(206, 208, 210) 및, 제1 및 제2 반도체 칩들(130, 140)의 양측부와 히트 스프레더(166) 사이는 이격 공간(220)이 있을 수 있다.
히트 스프레더(166)는 제1 열 전달 물질층(160)과 제2 열 전달 물질층들(120, 122) 모두와 접촉할 수 있다. 히트 스프레더(166)는 제1 열 전달 물질층(160)과 제2 열 전달 물질층(120, 122)과 접촉되어 있어 제1 열 전달 물질층(160)과 제2 열 전달 물질층들(120, 122)로부터 열을 보다 더 용이하게 배출할 수 있다.
반도체 패키지(380)의 제조 공정은 인터포저 기판(200) 상의 상부 재배선층(206, 208, 210) 및 상부 재배선 절연층(212) 상에 탑재된 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 점성이 있는 제1 열 전달 물질층(160)을 도포하는 단계와, 제1 및 제2 반도체 칩들(130, 140) 상에 점성이 있는 제2 열 전달 물질층들(120, 122)을 도포하는 단계와, 패키지 기판(100) 상에 접착층(164)을 구비한 히트 스프레더(166)를 제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122) 상에 압착하고 제1 열 전달 물질층(160) 및 제2 열 전달 물질층들(120, 122)을 경화하는 단계를 포함할 수 있다.
이상과 같은 반도체 패키지(380)는 앞서 설명한 패키지 구성 요소들의 분리 현상이나 크랙 발생 현상을 방지하면서도 패키지 구성 요소들에서 발생하는 열을 용이하게 배출하여 패키지 신뢰성을 크게 향상시킬 수 있다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
구체적으로, 반도체 패키지(390)는 도 11의 반도체 패키지(380)와 비교할 때 제1 열 전달 물질층(160-1)이 제1 및 제2 반도체 칩들(130, 140)의 상면 일부로 연장되어 배치된 것을 제외하고는 동일할 수 있다. 도 12에서, 도 11과 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(390)은 패키지 기판(100), 인터포저 기판(200), 하부 재배선층(204), 상부 재배선층(206, 208, 210), 제1 및 제2 반도체 칩들(130, 140), 제1 열 전달 물질층(160-1), 제2 열 전달 물질층들(120-1, 122-1) 및 히트 스프레더(166)를 포함한다.
제1 열 전달 물질층(160-1)은 인터포저 기판(200)의 상부 재배선층(206, 208, 210), 및 상부 재배선 절연층(212) 상의 제1 갭(G1)의 내부에 매립되면서 제1 갭(G1)에서 제1 및 제2 반도체 칩들(130, 140)의 제2 면들(108b, 114b), 즉 상면들 일부로 연장되어 배치될 수 있다.
제1 열 전달 물질층(160-1)은 제1 갭(G1) 내에 형성된 제1 부분(160a), 제1 반도체 칩(130)의 제2 면(108b)의 일부 상에 형성된 제2 부분(160b) 및 제2 반도체 칩(140)의 제2 면(114b)의 일부 상에 형성된 제3 부분(160c)을 포함할 수 있다. 이에 따라, 제2 열 전달 물질층들(120, 122)은 제2 갭(G2-1)만큼 이격되어 배치될 수 있다. 제2 갭(G2-1)은 제1 갭(G1)보다 클 수 있다.
반도체 패키지(390)의 제조 공정은 도 11과 비교할 때 인터포저 기판(200)의 상부 재배선층(206, 208, 210) 및 상부 재배선 절연층(212) 상의 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 점성이 있는 제1 열 전달 물질층(160-1)을 충분한 양으로 도포하는 것을 제외하고는 동일할 수 있다. 제1 및 제2 반도체 칩들(130, 140) 사이의 제1 갭(G1)에 제1 열 전달 물질층(160-1)을 충분한 양으로 도포할 경우, 제1 열 전달 물질층(160-1)이 제1 및 제2 반도체 칩들(130, 140)의 상면 상의 일부로 연장되어 배치될 수 있다.
제1 열 전달 물질층(160-1)이 제1 및 제2 반도체 칩들(130, 140)의 상면 상의 일부로 연장되어 배치될 경우, 반도체 패키지(390)는 앞서 설명한 패키지 구성 요소들의 분리 현상이나 크랙 발생 현상을 더욱더 방지하여 패키지 신뢰성을 크게 향상시킬 수 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
구체적으로, 반도체 패키지(400)는 도 12의 반도체 패키지(390)와 비교할 때 제2 반도체 칩(140-1)에 몰딩층(170)이 포함된 것을 제외하고는 동일할 수 있다. 도 13에서, 도 12와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(400)는 패키지 기판(100), 인터포저 기판(200), 하부 재배선층(204), 상부 재배선층(206, 208, 210), 제1 반도체 칩(130), 제2 반도체 칩(140-1), 제1 열 전달 물질층(160-1), 제2 열 전달 물질층들(120-1, 122-1) 및 히트 스프레더(166)를 포함한다.
제2 반도체 칩(140-1)의 양측면에 몰딩층(170)이 형성되어 있을 수 있다. 몰딩층(170)은 에폭시계 수지로 구성될 수 있다. 제2 반도체 칩(140-1)은 몰딩층(170)을 포함하기 때문에 서브 반도체 패키지라고 명명될 수도 있다. 몰딩층(170)은 제1 열 전달 물질층(160-1)과 접촉할 수 있다.
반도체 패키지(400)는 몰딩층(170)이 형성된 제2 반도체 칩(140-1), 즉 서브 반도체 패키지를 포함하더라도 앞서 설명한 패키지 구성 요소들의 분리 현상이나 크랙 발생 현상을 방지함과 아울러 열 방출도 용이하게 배출하여 패키지 신뢰성을 크게 향상시킬 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
구체적으로, 반도체 패키지(410)는 도 13의 반도체 패키지(400)와 비교할 때 상부 재배선 절연층(212)에 열 전달 배선 패턴(172)이 포함된 것을 제외하고는 동일할 수 있다. 도 14에서, 도 13과 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(400)는 패키지 기판(100), 인터포저 기판(200), 하부 재배선층(204), 상부 재배선층(206, 208, 210), 열 전달 배선 패턴(172), 제1 반도체 칩(130), 제2 반도체 칩(140-1), 제1 열 전달 물질층(160-1), 제2 열 전달 물질층들(120-1, 122-1) 및 히트 스프레더(166)를 포함한다.
열 전달 배선 패턴(172)은 상부 재배선 절연층(212)에 배치될 수 있다. 열 전달 배선 패턴(172)은 제1 갭(G1) 하부에 배치될 수 있다. 열 전달 배선 패턴(172)은 제1 열 전달 물질층(160-1)과 접촉할 수 있다. 열 전달 배선 패턴(172)은 제1 열 전달 물질층(160-1)의 제1 부분(160a)과 접촉할 수 있다. 열 전달 배선 패턴(172)은 금속 패턴으로 구성할 수 있다.
반도체 패키지(410)는 상부 재배선 절연층(212)에 제1 열 전달 물질층(160-1)과 접촉하는 열 전달 배선 패턴(172)을 포함하여 앞서 설명한 패키지 구성 요소들의 분리 현상이나 크랙 발생 현상을 방지함과 아울러 열도 용이하게 배출하여 패키지 신뢰성을 크게 향상시킬 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
구체적으로, 반도체 패키지(420)는 도 14의 반도체 패키지(400)와 비교할 때 제1 칩 바디(108)의 측벽에도 제1 언더필재(113-1)가 형성된 것을 제외하고는 동일할 수 있다. 도 15에서, 도 14와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 패키지(420)는 패키지 기판(100), 인터포저 기판(200), 하부 재배선층(204), 상부 재배선층(206, 208, 210), 열 전달 배선 패턴(172), 제1 반도체 칩(130), 제2 반도체 칩(140-1), 제1 열 전달 물질층(160-1), 제2 열 전달 물질층들(120-1, 122-1) 및 히트 스프레더(166)를 포함한다.
상부 재배선층(206, 208, 210) 및 상부 재배선 절연층(212) 상의 제2 연결 부재들(112) 사이는 제1 언더필재(113-1)로 채워질 수 있다. 제1 언더필재(113-1)는 제1 칩 바디(108)의 측벽으로 연장된 부분(113a)을 포함할 수 있다. 제1 열 전달 물질층(160-1)은 연장된 제1 언더필재(113-1) 상의 제1 갭(G1)의 내부에 매립되어 있을 수 있다. 다시 말해, 제1 갭(G1) 내에서 제1 반도체 칩(130)의 측벽에 형성된 제1 언더필재((113-1)와 제1 열 전달 물질층(160-1)은 접촉할 수 있다.
반도체 패키지(420)는 제1 반도체 칩(130)의 측벽에 제1 언더필재(113-1)가 연장되어 제1 반도체 칩(130)을 패키지 기판(100)에 안정적으로 탑재할 수 있다. 아울러, 반도체 패키지(420)는 앞서 설명한 패키지 구성 요소들의 분리 현상이나 크랙 발생 현상을 방지하고 열도 용이하게 배출하여 패키지 신뢰성을 크게 향상시킬 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
구체적으로, 전자 회로 기판(500, electronic circuit board)은 회로 기판(525, circuit board) 상에 배치된 마이크로프로세서(530, microprocessor), 마이크로프로세서(530)와 통신하는 주 기억 회로(535, main storage circuit) 및 부 기억 회로(540, supplementary storage circuit), 마이크로프로세서(530)로 명령을 보내는 입력 신호 처리 회로(545, input signal processing circuit), 마이크로프로세서(530)로부터 명령을 받는 출력 신호 처리 회로(550, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(555, communicating signal processing circuit)를 포함할 수 있다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
마이크로프로세서(530)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 전자 회로 기판(500)의 다른 구성 요소들을 제어할 수 있다. 마이크로프로세서(530)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다.
주 기억 회로(535)는 마이크로프로세서(530)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 주 기억 회로(535)는 빠른 속의 응답이 필요하므로, 메모리 칩으로 구성될 수 있다. 부가하여, 주 기억 회로(535)는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다.
본 실시예에서, 본 발명의 기술적 사상에 의한 반도체 패키지는 마이크로프로세서(530) 및 주 기억 회로(535)를 포함할 수 있다. 부 기억 회로(540)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 부 기억 회로(540)는 주 기억 회로(535)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 부 기억 회로(540)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다.
입력 신호 처리 회로(545)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 마이크로프로세서(530)로 전달할 수 있다. 입력 신호 처리 회로(545)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다.
출력 신호 처리 회로(550)는 마이크로 프로세서(530)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(550)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다.
통신 회로(555)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 입력 신호 처리 회로(545) 또는 출력 신호 처리 회로(550)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 신호 처리 회로(555)는 개인 컴퓨터 시스템의 모뎀, 랜카드, 또는 다양한 인터페이스 회로 등일 수 있다.
도 17은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
구체적으로, 전자 시스템(600)은, 제어부(665, control unit), 입력부(670, input unit), 출력부(675, output unit), 및 저장부(680, storage unit)를 포함하고, 통신부(685,communication unit) 및/또는 기타 동작부(690, operation unit)를 더 포함할 수 있다.
제어부(665)는 전자 시스템(600) 및 각 부분들을 총괄하여 제어할 수 있다. 제어부(665)는 중앙처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(도 16의 500)을 포함할 수 있다. 또한, 제어부(665)는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함할 수 있다.
입력부(670)는 제어부(665)로 전기적 명령 신호를 보낼 수 있다. 입력부(670)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 출력부(675)는 제어부(665)로부터 전기적 명령 신호를 받아 전자 시스템1600)이 처리한 결과를 출력할 수 있다. 출력부(675)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다.
저장부(680)는 제어부(665)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 저장부(680)는 제어부(665)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 저장부(1680)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다.
통신부(685)는 제어부(665)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 통신부(685)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 통신부(1685)는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함할 수 있다.
기타 동작부(690)는 제어부(1665)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 기타 동작부(690)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템(600)은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 소자일 수 있다.
또한, 전자 시스템(600)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 18은 본 발명의 기술적 사상에 의한 일 실시예에 의한 반도체 패키지를 포함하는 전자 시스템을 보여주는 개략도이다.
구체적으로, 전자 시스템(700)은 컨트롤러(710), 입/출력 장치(720), 메모리(730) 및 인터페이스(740)를 포함할 수 있다. 전자 시스템(700)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
컨트롤러(710)는 프로그램을 실행하고, 전자 시스템(700)을 제어하는 역할을 할 수 있다. 컨트롤러(710)는 본 발명의 실시예에 의한 반도체 패키지를 포함할 수 있다. 컨트롤러(710)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(720)는 전자 시스템(1700)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(700)은 입/출력 장치(720)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(720)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(730)는 컨트롤러(710)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(710)에서 처리된 데이터를 저장할 수 있다. 인터페이스(740)는 전자 시스템(700)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(710), 입/출력 장치(720), 메모리(730) 및 인터페이스(740)는 버스(1750)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자 시스템(700)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 패키지, 100: 패키지 기판, 130, 140, 150: 반도체 칩들, 160: 제1 열 전달 물질층, 120, 122, 124: 제2 열 전달 물질층들, 166: 히트 스프레더, 170: 몰딩층, 200: 인터포저 기판

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 탑재되고 서로 수평적으로 떨어져 위치하는 적어도 두개의 반도체 칩들;
    상기 두개의 반도체 칩들 사이의 갭(gap)에 매립되고, 제1 탄성 계수를 갖는 제1 열 전달 물질층; 및
    상기 두개의 반도체 칩들 상에 각각 위치하고, 제2 탄성 계수를 갖는 제2 열 전달 물질층들을 구비하되,
    상기 제1 탄성 계수는 상기 제2 탄성 계수보다 작은 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 제1 열 전달 물질층의 표면은 상기 제2 열 전달 물질층들의 표면과 동일 평면으로 구성되고, 상기 패키지 기판 상에 지지되고, 상기 두개의 반도체 칩들을 둘러싸면서 상기 제1 열 전달 물질층과 상기 제2 열 전달 물질층들 모두와 접촉하는 히트 스프레더를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 제1 열 전달 물질층은 상기 갭의 내부에 매립되면서 상기 갭에서 상기 두개의 반도체 칩들의 상면들 일부로 연장되어 배치되고, 상기 두개의 반도체 칩들을 둘러싸면서 상기 제1 열 전달 물질층과 상기 제2 열 전달 물질층들 모두와 접촉하는 히트 스프레더를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 패키지 기판 상에 상기 제1 열 전달 물질층과 접촉하는 열 전달 배선 패턴이 더 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 제1 열 전달 물질층은 상기 제2 제2 열 전달 물질층들보다 열 전도도가 높은 것을 특징으로 하는 반도체 패키지.
  6. 패키지 기판;
    상기 패키지 기판 상에 탑재된 인터포저 기판;
    상기 인터포저 기판 상에 탑재되고 서로 수평적으로 떨어져 위치하는 적어도 두개의 반도체 칩들;
    상기 두개의 반도체 칩들 사이의 갭(gap)에 매립되고, 제1 탄성 계수를 갖는 제1 열 전달 물질층; 및
    상기 두개의 반도체 칩들 상에 각각 위치하고, 제2 탄성 계수를 갖는 제2 열 전달 물질층들을 구비하되,
    상기 제1 탄성 계수는 상기 제2 탄성 계수보다 작은 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서, 상기 인터포저 기판은 상기 패키지 기판과 연결되는 복수개의 관통 비아들을 더 포함하고, 상기 인터포저 기판 상에는 상기 관통 비아들과 연결되고 상기 두개의 반도체 칩들과 연결되는 상부 재배선층이 더 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서, 상기 제1 열 전달 물질층은 상기 인터포저 기판 상에서 상기 갭의 내부에 완전히 매립되어 있고, 상기 제2 열 전달 물질층들은 상기 두개의 반도체 칩들의 상면에 전체적으로 형성되어 있고, 상기 제1 열 전달 물질층의 표면은 상기 제2 열 전달 물질층들의 표면과 동일 평면으로 구성되는 것을 특징으로 하는 반도체 패키지.
  9. 제6항에 있어서, 상기 패키지 기판 상에 지지되고, 상기 인터포저 기판 및 상기 두개의 반도체 칩들을 둘러싸면서 상기 제1 열 전달 물질층과 제2 열 전달 물질층들 모두와 접촉하는 히트 스프레더를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제1 면 및 상기 제1 면과 반대의 제2 면을 갖는 패키지 기판;
    상기 패키지 기판의 상기 제1 면에 형성된 복수개의 제1 연결 부재들;
    상기 패키지 기판의 제2 면 상에 위치하고, 상기 제2 면 상에 형성된 복수개의 중간 연결 부재들로 상기 패키지 기판과 연결된 인터포저 기판;
    상기 인터포저 기판 상에 위치하고, 상기 인터포저 기판 상에 형성된 복수개의 제2 연결 부재들 및 제3 연결 부재들과 각각 연결되고 서로 수평적으로 떨어져 위치하는 적어도 두개의 반도체 칩들;
    상기 두개의 반도체 칩들 사이의 갭(gap)에 매립되고, 제1 탄성 계수를 갖는 제1 열 전달 물질층;
    상기 두개의 반도체 칩들의 상면에 각각 위치하고 상기 제1 열 전달 물질층과 다른 이종 물질로 형성되고 제2 갭(second gap)만큼 서로 이격된 제2 열 전달 물질층들; 및
    상기 패키지 기판 상에 지지되고 상기 인터포저 기판 및 상기 두개의 반도체 칩들을 둘러싸면서 상기 제1 열 전달 물질층과 제2 열 전달 물질층들 모두와 접촉하는 히트 스프레더를 포함하는 것을 특징으로 하는 반도체 패키지.
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