KR20210141159A - 메모리 시스템 - Google Patents

메모리 시스템 Download PDF

Info

Publication number
KR20210141159A
KR20210141159A KR1020200058458A KR20200058458A KR20210141159A KR 20210141159 A KR20210141159 A KR 20210141159A KR 1020200058458 A KR1020200058458 A KR 1020200058458A KR 20200058458 A KR20200058458 A KR 20200058458A KR 20210141159 A KR20210141159 A KR 20210141159A
Authority
KR
South Korea
Prior art keywords
cache
controller
data segment
data
host device
Prior art date
Application number
KR1020200058458A
Other languages
English (en)
Inventor
오세은
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200058458A priority Critical patent/KR20210141159A/ko
Priority to US17/031,109 priority patent/US20210357329A1/en
Priority to CN202011075598.2A priority patent/CN113672525A/zh
Publication of KR20210141159A publication Critical patent/KR20210141159A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0871—Allocation or management of cache space
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0884—Parallel mode, e.g. in parallel with main memory or CPU
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1021—Hit rate improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G06F2212/1036—Life time enhancement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/21—Employing a record carrier using a specific recording technology
    • G06F2212/214—Solid state disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/22—Employing cache memory using specific memory technology
    • G06F2212/225—Hybrid cache memory, e.g. having both volatile and non-volatile portions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/28—Using a specific disk cache architecture
    • G06F2212/283—Plural cache memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/50—Control mechanisms for virtual memory, cache or TLB
    • G06F2212/502—Control mechanisms for virtual memory, cache or TLB using adaptive policy

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

메모리 시스템은 저장 매체; 제1 캐시; 제2 캐시; 및 호스트 장치의 라이트 요청에 대응하는 라이트 데이터를 상기 제1 캐시에 우선적으로 저장하고, 상기 호스트 장치의 리드 요청에 응답하여 상기 제2 캐시를 우선적으로 체크하도록 구성된 제어부를 포함한다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 비휘발성 메모리인 캐시에 대해 라이트를 최소화하여 캐시의 마모를 억제하고, 멀티 레벨 캐시의 캐시 히트율을 향상시킨 메모리 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 저장 매체; 제1 캐시; 제2 캐시; 및 호스트 장치의 라이트 요청에 대응하는 라이트 데이터를 상기 제1 캐시에 우선적으로 저장하고, 상기 호스트 장치의 리드 요청에 응답하여 상기 제2 캐시를 우선적으로 체크하도록 구성된 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 저장 매체; 제1 캐시; 제2 캐시; 및 상기 제1 캐시에 저장된 핫 데이터 세그먼트를 상기 제2 캐시로 방출하고, 상기 제1 캐시에 저장된 콜드 데이터 세그먼트를 상기 저장 매체로 방출하도록 구성된 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 비휘발성 메모리인 캐시에 대해 라이트를 최소화하여 캐시의 마모를 억제하고, 멀티 레벨 캐시의 캐시 히트율을 향상시킬 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도2a 및 도2b는 본 발명의 실시 예에 따라 제어부가 제1 캐시에 저장된 데이터 세그먼트들을 관리하는 방법을 도시하는 도면들,
도3a 및 도3b는 본 발명의 실시 예에 따라 제1 캐시로부터 데이터 세그먼트를 방출하는 방법을 도시하는 도면들,
도4a 및 도4b는 본 발명의 실시 예에 따라 제2 캐시로부터 데이터 세그먼트를 방출하는 방법을 도시하는 도면들,
도5는 본 발명의 실시 예에 따라 호스트 장치의 라이트 요청을 처리하는 방법을 도시하는 도면,
도6은 본 발명의 실시 예에 따라 호스트 장치의 리드 요청을 처리하는 방법을 도시하는 도면,
도7은 본 발명의 실시 예에 따라 제어부가 제1 캐시로부터 데이터 세그먼트를 방출하는 방법을 도시하는 순서도,
도8은 본 발명의 실시 예에 따라 제어부가 제2 캐시로부터 데이터 세그먼트를 방출하는 방법을 도시하는 순서도,
도9는 본 발명의 실시 예에 따라 제어부가 라이트 요청을 처리하는 방법을 도시하는 순서도,
도10은 본 발명의 실시 예에 따라 제어부가 리드 요청을 처리하는 방법을 도시하는 순서도,
도 11은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면,
도 15는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
도1을 참조하면, 메모리 시스템(100)은 외부의 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템(100)은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive)를 포함할 수 있다.
메모리 시스템(100)은 컨트롤러(110) 및 저장 매체(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 호스트 장치의 지시에 따라 포그라운드 동작을 수행하기 위해 저장 매체(120)를 제어할 수 있다. 포그라운드 동작은 호스트 장치의 액세스 요청, 즉, 라이트 요청 및 리드 요청에 따라 저장 매체(120)에 데이터를 라이트하고 저장 매체(120)로부터 데이터를 리드하는 동작을 포함할 수 있다.
또한, 컨트롤러(110)는 호스트 장치와 독립적으로 내부적으로 필요한 백그라운드 동작을 수행하기 위해서 저장 매체(120)를 제어할 수 있다. 백그라운드 동작은 저장 매체(120)에 대한 웨어 레벨링 동작, 가비지 컬렉션 동작, 소거 동작, 리드 리클레임 동작, 및 리프레시 동작 중 적어도 하나를 포함할 수 있다. 백그라운드 동작은 포그라운드 동작처럼 저장 매체(120)에 데이터를 라이트하고 저장 매체(120)로부터 데이터를 리드하는 동작을 포함할 수 있다.
컨트롤러(110)는 제어부(111), 제1 캐시(112), 및 제2 캐시(113)를 포함할 수 있다.
제어부(111)는 컨트롤러(110)의 제반 동작을 제어할 수 있다. 제어부(111)는 호스트 장치의 액세스 요청을 효율적으로 처리하기 위해, 제1 캐시(112) 및 제2 캐시(113)에 서로 다른 온도의 데이터 세그먼트들이 저장되도록 하고, 액세스 요청에 응답하여 제1 캐시(112) 및 제2 캐시(113) 중에서 어느 한 곳을 우선적으로 액세스할 수 있다.
구체적으로, 제어부(111)는 호스트 장치로부터 라이트 요청에 대응하는 데이터를 수신할 때, 해당 데이터를 제1 캐시(112)에 우선적으로 저장할 수 있다. 데이터는 제1 캐시(112)에 데이터 세그먼트의 단위로 저장될 수 있다.
그리고 제어부(111)는 제1 캐시(112)에 저장된 데이터 세그먼트들의 액세스 카운트들을 관리할 수 있다. 액세스 카운트는 대응하는 데이터 세그먼트에 대해서 호스트 장치로부터 리드 요청을 수신할 때 증가될 수 있다. 제어부(111)는 액세스 카운트에 근거하여 제1 캐시(112)에 저장된 데이터 세그먼트를 핫 데이터 세그먼트, 웜 데이터 세그먼트, 및 콜드 데이터 세그먼트 중 어느 하나로 결정할 수 있다. 다른 말로 하면, 제어부(111)는 액세스 카운트에 근거하여 데이터 세그먼트의 온도를 결정할 수 있다.
제어부(111)는 데이터 세그먼트의 온도에 따라 데이터 세그먼트를 이동시킬 수 있다. 구체적으로, 제어부(111)는 소정의 제1 캐시 방출 조건이 만족할 때, 제1 캐시(112)에 저장된 핫 데이터 세그먼트를 제2 캐시(113)로 방출하고 제1 캐시(112)에 저장된 콜드 데이터 세그먼트를 저장 매체(120)로 방출할 수 있다. 이러한 경우, 제1 캐시(112)에는 웜 데이터 세그먼트만 남겨질 수 있다.
제어부(111)는 호스트 장치의 리드 요청에 응답하여 제2 캐시(113)를 우선적으로 체크할 수 있다. 제어부(111)는 제2 캐시(113)에 대해 캐시 히트일 때, 제2 캐시(113)에 저장된 데이터를 호스트 장치로 전송할 수 있다. 제어부(111)는 제2 캐시(113)에 대해 캐시 미스일 때, 제1 캐시(112)를 체크할 수 있다. 제어부(111)는 제1 캐시(112)에 대해 캐시 히트일 때, 제1 캐시(112)에 저장된 데이터를 호스트 장치로 전송할 수 있다. 제어부(111)는 제1 캐시(112)에 대해 캐시 미스일 때, 저장 매체(120)에 저장된 데이터를 호스트 장치로 전송할 수 있다.
제1 캐시(112) 및 제2 캐시(113)는 저장 매체(120)보다 더 빠른 액세스 속도로 동작하고, 멀티 레벨 캐시로서 사용될 수 있다.
실시 예에 따라, 제1 캐시(112)는 제2 캐시(113)보다 더 빠른 라이트 속도로 동작할 수 있다. 따라서, 제1 캐시(112)는 라이트 요청된 데이터를 보다 신속하게 저장할 수 있다.
실시 예에 따라, 제2 캐시(113)는 제1 캐시(112)보다 더 큰 메모리 용량을 가질 수 있다. 따라서, 제2 캐시(113)는 많은 핫 데이터 세그먼트들을 저장할 수 있다.
실시 예에 따라, 제1 캐시(112) 및 제2 캐시(113) 각각은 휘발성 메모리 장치를 포함할 수 있다. 휘발성 메모리 장치는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory) 등을 포함할 수 있다.
실시 예에 따라, 제1 캐시(112) 및 제2 캐시(113) 각각은 비휘발성 메모리 장치를 포함할 수 있다. 비휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
실시 예에 따라, 제1 캐시(112)는 DRAM이고, 제2 캐시(113)는 PCRAM일 수 있다.
결과적으로, 제2 캐시(113)에 핫 데이터 세그먼트를 저장하고 리드 요청에 응답하여 제2 캐시(113)를 우선적으로 체크함으로써, 캐시 히트율이 증가할 수 있다. 또한, 제2 캐시(113)에 대한 라이트 동작이 억제됨으로써 제2 캐시(113)의 마모를 늦출 수 있다.
저장 매체(120)는 컨트롤러(110)의 제어에 따라, 컨트롤러(110)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(110)로 전송할 수 있다.
저장 매체(120)는 제1 캐시(112) 및 제2 캐시(113)보다 더 큰 메모리 용량을 가질 수 있다.
저장 매체(120)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
저장 매체(120)는 하나 이상의 플래인(Plane)들, 하나 이상의 메모리 칩들, 하나 이상의 메모리 다이들, 또는 하나 이상의 메모리 패키지들을 포함할 수 있다.
도2a 및 도2b는 본 발명의 실시 예에 따라 제어부(111)가 제1 캐시(112)에 저장된 데이터 세그먼트들(DS)을 관리하는 방법을 도시하는 도면들이다.
도2a를 참조하면, 데이터 세그먼트(DS)는 제1 캐시(112) 및 제2 캐시(113)에서 데이터가 저장되고 방출되는 단위일 수 있다. 예를 들어, 제1 캐시(112)는 데이터 세그먼트들(DS1~DSn)을 저장할 수 있다.
제어부(111)는 제1 캐시(112)에서 각각의 데이터 세그먼트들(DS)의 액세스 카운트들(ACNT)을 관리할 수 있다. 구체적으로, 제어부(111)는 데이터 세그먼트(DS)를 제1 캐시(112)에 저장할 때 해당 데이터 세그먼트(DS)의 액세스 카운트(ACNT)를 0으로 설정할 수 있다. 제어부(111)는 데이터 세그먼트(DS)에 대한 리드 요청을 수신할 때, 해당 데이터 세그먼트(DS)의 액세스 카운트(ACNT)를 증가시킬 수 있다. 다른 말로 하면, 제어부(111)는 데이터 세그먼트(DS)에 대해 캐시 히트가 발생했을 때, 해당 데이터 세그먼트(DS)의 액세스 카운트(ACNT)를 증가시킬 수 있다.
도2b를 참조하면, 제어부(111)는 제1 캐시(112)로부터 제2 캐시(113) 및 저장 매체(120) 중 어느 하나로 데이터 세그먼트(DS)를 방출시키기 위해서 액세스 카운트(ACNT)에 근거하여 데이터 세그먼트(DS)의 온도를 결정할 수 있다.
구체적으로, 제어부(111)는 액세스 카운트(ACNT)를 제1 임계값(TH1) 및 제1 임계값(TH1)보다 작은 제2 임계값(TH2)과 비교하여, 데이터 세그먼트(DS)를 핫 데이터 세그먼트, 웜 데이터 세그먼트, 및 콜드 데이터 세그먼트 중 어느 하나로 결정할 수 있다. 구체적으로, 제어부(111)는 액세스 카운트(ACNT)가 제1 임계값(TH1)을 초과할 때 데이터 세그먼트(DS)를 핫 데이터 세그먼트(HDS)로 결정할 수 있다. 제어부(111)는 액세스 카운트(ACNT)가 제2 임계값(TH2)을 초과하고 제1 임계값(TH1)을 초과하지 않을 때 데이터 세그먼트(DS)를 웜 데이터 세그먼트(WDS)로 결정할 수 있다. 제어부(111)는 액세스 카운트(ACNT)가 제2 임계값(TH2)을 초과하지 않을 때 데이터 세그먼트(DS)를 콜드 데이터 세그먼트(CDS)로 결정할 수 있다.
도3a 및 도3b는 본 발명의 실시 예에 따라 제1 캐시(112)로부터 제3 캐시(113) 또는 저장 매체(120)로 데이터 세그먼트를 방출하는 방법을 도시하는 도면들이다.
도3a를 참조하면, 제어부(111)는 소정의 제1 캐시 방출 조건이 만족할 때, 제1 캐시(112)로부터 데이터 세그먼트를 방출할 수 있다. 제1 캐시 방출 조건은, 예를 들어, 호스트 장치로부터 라이트 요청을 수신할 때, 제1 캐시(112)가 가득 찼을 때, 및 제1 캐시(112)에 저장된 데이터 세그먼트들의 개수가 소정 개수를 초과할 때 중 적어도 하나를 포함할 수 있다. 실시 예에 따라, 제어부(111)는 둘 이상의 제1 캐시 방출 조건들이 모두 만족할 때, 제1 캐시(112)로부터 데이터 세그먼트를 방출할 수 있다.
제어부(111)는 제1 캐시(112)에 저장된 데이터 세그먼트의 온도에 따라, 제1 캐시(112)로부터 방출될 데이터 세그먼트를 결정할 수 있다. 구체적으로, 제어부(111)는 제1 캐시(112)에 저장된 데이터 세그먼트들 중 핫 데이터 세그먼트 및 콜드 데이터 세그먼트를 방출할 것으로 결정할 수 있다. 실시 예에 따라 제1 캐시(112)에 저장된 데이터 세그먼트들 중 핫 데이터 세그먼트 및 콜드 데이터 세그먼트 중 적어도 하나를 방출할 것으로 결정할 수 있다.
또한, 제어부(111)는 데이터 세그먼트의 온도에 따라, 제1 캐시(112)에 저장된 데이터 세그먼트가 어디로 방출될 것인지를 결정할 수 있다. 구체적으로, 제어부(111)는 제1 캐시(112)에 저장된 핫 데이터 세그먼트를 제2 캐시(113)로 방출하고, 제1 캐시(112)에 저장된 콜드 데이터 세그먼트를 저장 매체(120)로 방출할 수 있다.
결과적으로, 도3b를 참조하면, 웜 데이터 세그먼트들(W1~W4)은 제1 캐시(112)에 남아있고, 핫 데이터 세그먼트들(H1, H2)은 제1 캐시(112)로부터 제2 캐시(113)로 이동되고, 콜드 데이터 세그먼트들(C1~C6)은 제1 캐시(112)로부터 저장 매체(120)로 이동될 수 있다.
한편, 제어부(111)는 제1 캐시(112)에 저장된 데이터 세그먼트를 제2 캐시(113)로 방출할 때, 대응하는 액세스 카운트도 리셋 없이 그대로 제2 캐시(113)에 저장하고 액세스 카운트를 이어서 관리할 수 있다.
결과적으로, 전체 데이터 중 핫 데이터 세그먼트의 비율이 일반적으로 가장 작기 때문에, 제2 캐시(113)에 핫 데이터 세그먼트들(H1, H2)만 저장할 경우, 그렇지 않은 경우보다 제2 캐시(113)에 대한 라이트 횟수 또는 라이트 빈도가 탁월하게 감소될 수 있다. 따라서, 제2 캐시(113)가 특히 비휘발성 메모리 장치일 때, 제2 캐시(113)의 수명이 연장되고 메모리 시스템(100)의 성능이 향상될 수 있다.
도4a 및 도4b는 본 발명의 실시 예에 따라 제2 캐시(113)로부터 데이터 세그먼트를 방출하는 방법을 도시하는 도면들이다. 도4a 및 도4b에서 H는 핫 데이터 세그먼트이고, W은 웜 데이터 세그먼트이고, C는 콜드 데이터 세그먼트이다.
도4a를 참조하면, 제어부(111)는 제2 캐시 방출 조건이 만족할 때, 제2 캐시(113)로부터 데이터 세그먼트를 방출할 수 있다. 제2 캐시 방출 조건은, 예를 들어, 제2 캐시(113)가 가득 찼을 때, 제2 캐시(113)에 저장된 데이터 세그먼트들의 개수가 소정 개수를 초과할 때, 제2 캐시(113)가 가득 찬 뒤 소정 시간이 경과했을 때, 제1 캐시(112)에서 핫 데이터 세그먼트를 방출할 것으로 결정할 때, 및 제1 캐시(112)에 더 핫인 데이터 세그먼트가 존재할 때 중 적어도 하나를 포함할 수 있다. 실시 예에 따라, 제어부(111)는 둘 이상의 제2 캐시 방출 조건들이 모두 만족할 때, 제2 캐시(113)로부터 데이터 세그먼트를 방출할 수 있다.
한편, 제2 캐시 방출 조건으로서 제1 캐시(112)에 더 핫인 데이터 세그먼트가 존재하는 경우는 구체적으로 다음과 같다. 우선 상술한 바와 같이, 제어부(111)는 제1 캐시(112)에 저장된 데이터 세그먼트를 제2 캐시(113)로 방출할 때, 대응하는 액세스 카운트도 리셋 없이 그대로 제2 캐시(113)에 저장하고 액세스 카운트를 이어서 관리할 수 있다. 제어부(111)는 제2 캐시(113)에 저장된 데이터 세그먼트에 대해 리드 요청을 수신할 때, 제2 캐시(113)에서 해당 데이터 세그먼트의 액세스 카운트를 증가시킬 수 있다.
그리고 제어부(111)는 제1 캐시(112)의 최대 액세스 카운트(ACNT1) 및 제2 캐시(113)의 최대 액세스 카운트(ACNT2)를 결정할 수 있다. 제어부(111)는 제1 캐시(112)의 최대 액세스 카운트(ACNT1)가 제2 캐시(113)의 최대 액세스 카운트(ACNT2)보다 클 때, 제1 캐시(112)에 더 핫인 데이터 세그먼트(즉, 최대 액세스 카운트(ACNT1)에 대응하는 데이터 세그먼트(H3))가 존재하는 것으로 판단할 수 있다. 따라서, 제어부(111)는 제1 캐시(112)에 저장된 더 핫인 데이터 세그먼트(H3)를 제2 캐시(113)로 방출하기 위해서, 그 전에 제2 캐시(113)로부터 데이터 세그먼트를 방출하고 제2 캐시(113)에 빈 영역을 생성할 수 있다.
따라서, 도4b를 참조하면, 제어부(111)는 제2 캐시(113)의 최소 액세스 카운트(ACNT3)를 결정하고, 최소 액세스 카운트(ACNT3)에 대응하는 데이터 세그먼트(H4)를 제1 캐시(112)로 방출할 수 있다. 즉, 데이터 세그먼트(H3)는 제2 캐시(113)에서 상대적으로 웜 데이터 세그먼트이므로, 제1 캐시(112)로 방출될 수 있다.
정리하면, 제2 캐시 방출 조건은 제2 캐시(113)에 대한 라이트 동작이 최소화되도록 설정될 수 있다. 따라서, 제2 캐시(113)가 특히 비휘발성 메모리 장치일 때, 제2 캐시(113)의 수명이 연장되고 메모리 시스템(100)의 성능이 향상될 수 있다.
도5는 본 발명의 실시 예에 따라 호스트 장치의 라이트 요청(WTRQ)을 처리하는 방법을 도시하는 도면이다.
도5를 참조하면, 제어부(111)는 호스트 장치로부터 라이트 요청(WTRQ)을 수신하고, 라이트 요청(WTRQ)에 대응하는 데이터(DT)를 제1 캐시(112)에 우선적으로 저장할 수 있다. 즉, 데이터(DT)는 제2 캐시(113) 및 저장 매체(120)보다 라이트 속도가 더 빠른 제1 캐시(112)에 제일 먼저 저장될 수 있다.
이때, 만일 데이터(DT)와 동일한 논리 어드레스에 대응하는 올드 데이터(ODT)(즉, 데이터의 이전 버전 데이터)가 제2 캐시(113)에 이미 저장되어 있는 경우, 제어부(111)는 올드 데이터(ODT)를 무효화/삭제할 수 있다.
이후, 데이터(DT)는 도3a 및 도3b를 참조하여 설명된 바와 같이 제1 캐시 방출 조건이 만족될 때 제2 캐시(113) 또는 저장 매체(120)로 방출될 수 있다.
도6은 본 발명의 실시 예에 따라 호스트 장치의 리드 요청(RDRQ)을 처리하는 방법을 도시하는 도면이다.
도6을 참조하면, 단계(S11)에서, 제어부(111)는 호스트 장치로부터 수신된 리드 요청(RDRQ)에 응답하여 제2 캐시(113)에 대해 캐시 히트인지(즉, 리드 요청(RDRQ)에 대응하는 데이터가 제2 캐시(113)에 저장되어 있는지)를 제일 먼저 체크할 수 있다. 제2 캐시(113)에 대해 캐시 히트일 때, 제어부(111)는 제2 캐시(113)에 저장된 데이터를 호스트 장치로 전송할 수 있다. 본 발명에 따르면, 핫 데이터 세그먼트만을 캐싱하는 제2 캐시(113)가 우선적으로 체크됨으로써, 캐시 히트율이 향상될 수 있다.
만일 제2 캐시(113)에 대해 캐시 미스이면, 단계(S12)에서, 제어부(111)는 제1 캐시(112)에 대해 캐시 히트인지 체크할 수 있다. 제1 캐시(112)에 대해 캐시 히트일 때, 제어부(111)는 제1 캐시(112)에 저장된 데이터를 호스트 장치로 전송할 수 있다. 이때, 제어부(111)는 제1 캐시(112)에 저장된 데이터를 제2 캐시(113)로 옮기지 않고 제1 캐시(112)로부터 호스트 장치로 곧바로 전송할 수 있다.
만일 제1 캐시(112)에 대해 캐시 미스이면, 단계(S13)에서, 제어부(111)는 저장 매체(120)에 저장된 데이터를 호스트 장치로 전송할 수 있다. 이때, 제어부(111)는 저장 매체(120)에 저장된 데이터를 제1 캐시(112) 또는 제2 캐시(113)로 옮기지 않고 저장 매체(120)로부터 호스트 장치로 곧바로 전송할 수 있다. 따라서, 제1 캐시(112) 또는 제2 캐시(113)에 대한 라이트 동작이 억제될 수 있다.
도7은 본 발명의 실시 예에 따라 제어부(111)가 제1 캐시(112)로부터 데이터 세그먼트를 방출하는 방법을 도시하는 순서도이다.
도7을 참조하면, 단계(S110)에서, 제어부(111)는 제1 캐시 방출 조건이 만족하는지 결정할 수 있다. 제1 캐시 방출 조건이 만족하지 않을 때, 절차는 종료될 수 있다. 제1 캐시 방출 조건이 만족할 때, 절차는 단계(S120)로 진행될 수 있다.
단계(S120)에서, 제어부(111)는 제1 캐시(112)에 저장된 데이터 세그먼트의 액세스 카운트에 근거하여 데이터 세그먼트를 핫 데이터 세그먼트, 웜 데이터 세그먼트, 또는 콜드 데이터 세그먼트로 결정할 수 있다.
단계(S130)에서, 제어부(111)는 제1 캐시(112)에 저장된 핫 데이터 세그먼트를 제2 캐시(113)로 방출하고, 제1 캐시(112)에 저장된 콜드 데이터 세그먼트를 저장 매체(120)로 방출할 수 있다.
도8은 본 발명의 실시 예에 따라 제어부(111)가 제2 캐시(113)로부터 데이터 세그먼트를 방출하는 방법을 도시하는 순서도이다.
도8을 참조하면, 단계(S210)에서, 제어부(111)는 제2 캐시 방출 조건이 만족하는지 결정할 수 있다. 제2 캐시 방출 조건이 만족하지 않을 때, 절차는 종료될 수 있다. 제2 캐시 방출 조건이 만족할 때, 절차는 단계(S220)로 진행될 수 있다.
단계(S220)에서, 제어부(111)는 제2 캐시(113)의 최소 액세스 카운트에 대응하는 데이터 세그먼트를 제1 캐시(112)로 방출할 수 있다.
도9는 본 발명의 실시 예에 따라 제어부(111)가 라이트 요청을 처리하는 방법을 도시하는 순서도이다.
도9를 참조하면, 단계(S310)에서, 제어부(111)는 호스트 장치로부터 라이트 요청을 수신할 수 있다.
단계(S320)에서, 제어부(111)는 제1 캐시(112)에 우선적으로 데이터를 저장할 수 있다.
도10은 본 발명의 실시 예에 따라 제어부(111)가 리드 요청을 처리하는 방법을 도시하는 순서도이다.
도10을 참조하면, 단계(S410)에서, 제어부(111)는 호스트 장치로부터 리드 요청을 수신할 수 있다.
단계(S420)에서, 제어부(111)는 제2 캐시(113)를 우선적으로 체크함으로써 제2 캐시(113)에서 캐시 히트인지 결정할 수 있다. 제2 캐시(113)에서 캐시 히트일 때, 절차는 단계(S430)로 진행될 수 있다. 제2 캐시(113)에서 캐시 히트가 아닐 때, 절차는 단계(S440)로 진행될 수 있다.
단계(S430)에서, 제어부(111)는 제2 캐시(113)에 저장된 데이터를 호스트 장치로 전송할 수 있다.
단계(S440)에서, 제어부(111)는 제1 캐시(112)를 체크함으로써 제1 캐시(112)에서 캐시 히트인지 결정할 수 있다. 제1 캐시(112)에서 캐시 히트일 때, 절차는 단계(S450)로 진행될 수 있다. 제1 캐시(112)에서 캐시 히트가 아닐 때, 절차는 단계(S460)로 진행될 수 있다.
단계(S450)에서, 제어부(111)는 제1 캐시(112)에 저장된 데이터를 호스트 장치로 전송할 수 있다. 이때, 제어부(111)는 제1 캐시(112)에 저장된 데이터를 제2 캐시(113)로 옮기지 않고 제1 캐시(112)로부터 호스트 장치로 곧바로 전송할 수 있다.
단계(S460)에서, 제어부(111)는 저장 매체(120)에 저장된 데이터를 호스트 장치로 전송할 수 있다. 이때, 제어부(111)는 저장 매체(120)에 저장된 데이터를 제1 캐시(112) 또는 제2 캐시(113)로 옮기지 않고 저장 매체(120)로부터 호스트 장치로 곧바로 전송할 수 있다.
도 11은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 11을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 컨트롤 유닛(1212)은 도1의 제어부(111)와 실질적으로 동일하게 구성될 수 있다.
랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다. 또한 랜덤 액세스 메모리(1213)는 SSD(1200)의 제1 캐시로서 동작할 수 있다. 랜덤 액세스 메모리(1213)는 도1의 제1 캐시(112)와 실질적으로 동일하게 구성될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
또한, 버퍼 메모리 장치(1220)는 SSD(1200)의 제2 캐시로서 동작할 수 있다. 버퍼 메모리 장치(1220)는 도1의 제2 캐시(113)와 실질적으로 동일하게 구성될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 12를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 11에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 13을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 11에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 14를 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 11의 SSD(1200), 도 12의 메모리 시스템(2200), 도 13의 메모리 시스템(3200)으로 구성될 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다. 도 15를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 메모리 시스템
110: 컨트롤러
111: 제어부
112: 제1 캐시
113: 제2 캐시
120: 저장 매체

Claims (18)

  1. 저장 매체;
    제1 캐시;
    제2 캐시; 및
    호스트 장치의 라이트 요청에 대응하는 라이트 데이터를 상기 제1 캐시에 우선적으로 저장하고, 상기 호스트 장치의 리드 요청에 응답하여 상기 제2 캐시를 우선적으로 체크하도록 구성된 제어부를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 제어부는 상기 제2 캐시에서 캐시 미스가 발생할 때, 상기 제1 캐시를 체크하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 제어부는 상기 제1 캐시에서 캐시 히트가 발생할 때, 상기 리드 요청에 대응하는 리드 데이터를 상기 제2 캐시로 복구하지 않고 상기 제1 캐시로부터 상기 호스트 장치로 전송하는 메모리 시스템.
  4. 제1항에 있어서,
    상기 제어부는 상기 제1 캐시에 저장된 데이터 세그먼트들의 액세스 카운트들을 관리하고, 상기 액세스 카운트들에 근거하여 상기 제2 캐시 및 상기 저장 매체 중에서 상기 데이터 세그먼트들이 방출될 어느 하나를 결정하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 제어부는 상기 제1 캐시에 저장된 데이터 세그먼트를 상기 제2 캐시로 방출할 때, 상기 데이터 세그먼트의 액세스 카운트를 상기 제2 캐시에 저장하고 이어서 관리하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 제어부는 상기 제1 캐시에 저장된 핫 데이터 세그먼트를 상기 제2 캐시로 방출하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 제어부는 상기 제1 캐시에 저장된 콜드 데이터 세그먼트를 상기 저장 매체로 방출하는 메모리 시스템.
  8. 제1항에 있어서,
    상기 제어부는 상기 제1 캐시의 최대 액세스 카운트가 상기 제2 캐시의 최대 액세스 카운트보다 클 때, 상기 제2 캐시의 최소 액세스 카운트에 대응하는 데이터 세그먼트를 상기 제1 캐시로 방출하는 메모리 시스템.
  9. 제1항에 있어서,
    상기 제2 캐시는 상기 제1 캐시보다 큰 메모리 용량을 가지고, 상기 제1 캐시는 상기 제2 캐시보다 빠른 라이트 속도로 동작하는 메모리 시스템.
  10. 저장 매체;
    제1 캐시;
    제2 캐시; 및
    상기 제1 캐시에 저장된 핫 데이터 세그먼트를 상기 제2 캐시로 방출하고, 상기 제1 캐시에 저장된 콜드 데이터 세그먼트를 상기 저장 매체로 방출하도록 구성된 제어부를 포함하는 메모리 시스템.
  11. 제10항에 있어서,
    상기 제어부는 상기 제1 캐시에 저장된 데이터 세그먼트의 액세스 카운트를 관리하고, 상기 액세스 카운트에 근거하여 상기 데이터 세그먼트를 상기 핫 데이터 세그먼트, 웜 데이터 세그먼트 또는 상기 콜드 데이터 세그먼트로 결정하는 메모리 시스템.
  12. 제11항에 있어서,
    상기 제어부는 상기 핫 데이터 세그먼트를 상기 제2 캐시로 방출할 때, 상기 핫 데이터 세그먼트의 액세스 카운트를 상기 제2 캐시에 저장하고 이어서 관리하는 메모리 시스템.
  13. 제10항에 있어서,
    상기 제어부는 상기 제1 캐시의 최대 액세스 카운트가 상기 제2 캐시의 최대 액세스 카운트보다 클 때, 상기 제2 캐시의 최소 액세스 카운트에 대응하는 데이터 세그먼트를 상기 제1 캐시로 방출하는 메모리 시스템.
  14. 제10항에 있어서,
    상기 제어부는 호스트 장치의 라이트 요청에 대응하는 라이트 데이터를 상기 제1 캐시에 우선적으로 저장하는 메모리 시스템.
  15. 제10항에 있어서,
    상기 제어부는 호스트 장치의 리드 요청에 응답하여 상기 제2 캐시를 우선적으로 체크하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 제어부는 상기 제2 캐시에서 캐시 미스가 발생할 때, 상기 제1 캐시를 체크하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 제어부는 상기 제1 캐시에서 캐시 히트가 발생할 때, 상기 리드 요청에 대응하는 리드 데이터를 상기 제2 캐시로 복구하지 않고 상기 제1 캐시로부터 상기 호스트 장치로 전송하는 메모리 시스템.
  18. 제10항에 있어서,
    상기 제2 캐시는 상기 제1 캐시보다 큰 메모리 용량을 가지고, 상기 제1 캐시는 상기 제2 캐시보다 빠른 라이트 속도로 동작하는 메모리 시스템.
KR1020200058458A 2020-05-15 2020-05-15 메모리 시스템 KR20210141159A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200058458A KR20210141159A (ko) 2020-05-15 2020-05-15 메모리 시스템
US17/031,109 US20210357329A1 (en) 2020-05-15 2020-09-24 Memory system
CN202011075598.2A CN113672525A (zh) 2020-05-15 2020-10-09 存储器系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200058458A KR20210141159A (ko) 2020-05-15 2020-05-15 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20210141159A true KR20210141159A (ko) 2021-11-23

Family

ID=78512355

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200058458A KR20210141159A (ko) 2020-05-15 2020-05-15 메모리 시스템

Country Status (3)

Country Link
US (1) US20210357329A1 (ko)
KR (1) KR20210141159A (ko)
CN (1) CN113672525A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220053973A (ko) * 2020-10-23 2022-05-02 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US12061551B2 (en) * 2022-08-26 2024-08-13 Micron Technology, Inc. Telemetry-capable memory sub-system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170130011A (ko) * 2016-05-17 2017-11-28 삼성전자주식회사 캐시 메모리를 포함하는 서버 장치 및 그것의 동작 방법
US10409728B2 (en) * 2017-05-09 2019-09-10 Futurewei Technologies, Inc. File access predication using counter based eviction policies at the file and page level
CN109213696B (zh) * 2017-06-30 2023-06-06 伊姆西Ip控股有限责任公司 用于缓存管理的方法和设备
KR102456173B1 (ko) * 2017-10-27 2022-10-18 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200011831A (ko) * 2018-07-25 2020-02-04 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Also Published As

Publication number Publication date
CN113672525A (zh) 2021-11-19
US20210357329A1 (en) 2021-11-18

Similar Documents

Publication Publication Date Title
US12026398B2 (en) Memory system performing flush operation for buffer region
US20210216458A1 (en) Memory system performing host map management
KR102504765B1 (ko) 메모리 시스템 및 그것의 동작 방법
KR20200054534A (ko) 메모리 시스템 및 그것의 동작 방법
US11803307B2 (en) Memory system and operating method thereof
US20210357329A1 (en) Memory system
KR20190032104A (ko) 비휘발성 메모리 장치, 비휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법
US20200125285A1 (en) Memory system and operating method thereof
US20210191626A1 (en) Data processing system
KR20190121461A (ko) 전자 장치
KR20210056628A (ko) 메모리 시스템
US11243718B2 (en) Data storage apparatus and operation method i'hereof
US10776008B2 (en) Memory system and operating method thereof
KR20220080254A (ko) 메모리 시스템 및 메모리 시스템의 컨트롤러
KR102668125B1 (ko) 메모리 시스템 및 그것의 동작 방법
US11281581B2 (en) Memory system
US20210223956A1 (en) Memory system and data processing system including the same
CN111309647B (zh) 存储装置
US20210294513A1 (en) Memory system
KR20230069657A (ko) 메모리 시스템, 그것의 동작 방법 및 데이터 처리 시스템