KR20210132863A

KR20210132863A - 서브-하모닉 펄스 주입 기반 오실레이터

Info

Publication number: KR20210132863A
Application number: KR1020200051286A
Authority: KR
Inventors: 이상국; 김근목; 고진호; 최경식; 정현기
Original assignee: 한국과학기술원
Priority date: 2020-04-28
Filing date: 2020-04-28
Publication date: 2021-11-05
Also published as: KR102382276B1

Abstract

서브-하모닉 펄스 주입 기반 오실레이터가 개시된다. 서브-하모닉 펄스 주입 기반 오실레이터는 오실레이터부와 펄스 주입부를 포함한다. 오실레이터부는 소정의 공진주파수(F_OSC)로 발진하여 정현파 발진신호를 생성한다. 상기 펄스 주입부는 상기 정현파 발진신호에 기초하여, 공진주파수의 1/N배(단, N은 2이상의 양의 정수)의 서브-하모닉 주파수(F_OSC/N)로 업 주입 펄스와 다운 주입 펄스 신호를 생성하고, 서브-하모닉 주기마다 정현파 발진신호의 하이피크와 로우피크에 업 주입 펄스와 다운 주입 펄스를 각각 주입하여 서브-하모닉 펄스 주입 발진신호(XO_out)를 생성한다. 업/다운 펄스의 주입 주기가 더 길어지고, 출력 발진신호의 진폭을 줄일 수 있으므로, 오실레이터의 기생 저항에 의한 에너지 손실을 줄일 수 있다. 전원전압도 낮출 수 있어 저전력 발진이 가능하다.

Description

서브-하모닉 펄스 주입 기반 오실레이터 {Sub-harmonic Pulse Injection Based Oscillator}

본 발명은 오실레이터 회로에 관한 것으로, 보다 상세하게는 펄스 주입 방식의 오실레이터에 관한 것이다.

배터리로 구동되는 전자기기의 설계에 있어서, 소비 전력을 낮추는 것은 중요한 고려요소들 중 하나이다. 전력 감소를 지원하는 회로 토폴로지는 배터리 수명 연장에 매우 중요하다. 디지털 전자 장치들은 올바른 작동을 위해 동기화 클록을 필요로 하므로 오실레이터 구동회로를 구비한다. 예컨대, 무선 센서 네트워크에 사용되는 무선 센서 노드(Wireless sensor node: WSN)는 에너지 효율을 키우기 위해 듀티 사이클(Duty-cycle) 기술이 많이 적용된다. 무선 센서 노드의 on/off 신호를 만들기 위해서 리얼 타임 클럭(real-time clock: RTC)이 많이 이용된다. RTC는 주로 2¹⁵Hz(32.768kHz)의 주파수를 가지는 크리스탈 오실레이터로 구현된다.

도 1에 도시된 것은 종래의 트랜스컨덕턴스(g_m) 기반 크리스탈 오실레이션 회로(crystal oscillation circuit)(1)의 스몰 시그널 회로를 나타낸다. 크리스탈 오실레이터(XTAL)(5)는 인덕터(L_M), 캐패시터(C_M), 기생 성분에 의한 저항(R_M)의 RLC 직렬회로와 패키징에 따른 기생 캐패시터(C_P)가 병렬 연결된 형태로 모델링될 수 있다.

인덕터(L_M)와 캐패시터(C_M)가 공진주파수로 에너지를 주고받으면서 원하는 공진 신호를 생성한다. 그런데 실제로는 기생 저항(R_M) 성분이 에너지를 소모한다. 따라서 안정적인 공진을 유지하기 위해서는 기생 저항(R_M) 성분을 상쇄할 수 있는 부저항을 만들어 줄 필요가 있다. 도시된 트랜스컨덕턴스(g_m) 기반 크리스탈 오실레이션 회로(1)는 크리스탈 오실레이터(5)에 캐패시터(C_L)와 트랜지스터(M1)를 부가하여, 그 부가된 캐패시터(C_L)와 트랜지스터(M1)의 캐패시턴스와 트랜스컨덕턴스(g_m)가 부저항(negative resistance)으로 기능하도록 구성된다. 그 부저항은 크리스탈 오실레이터(5)의 기생 저항(R_M)을 상쇄해줄 수 있기 때문에, 발진이 안정적으로 유지될 수 있다.

크리스탈 오실레이션 회로(1)가 발진조건을 만족할 때, 소비전력은 평균전류(Id)에 비례하고, 그 평균전류(I_d)는 트랜스컨덕턴스(g_m)에 비례한다. 트랜스컨덕턴스(g_m)는 공진주파수, 기생 저항(R_M), 그리고 캐패시턴스(C_L, C_P)에 비례한다. 크리스탈 오실레이션 회로(1)는 WSN이 오프(off) 상태일 때도 켜져 있어 발진신호를 생성해야 하는 부분이다. WSN 노드는 배터리로 구동되므로 특히 저전력 소모형으로 구현하는 것이 중요하다. 부저항에 전류를 흘려 발진을 유지하는 방식은 전력을 비효율적으로 소모하는 측면이 있다.

저전력 소모를 위한 대안으로, 펄스 주입(Pulse injection) 기반의 크리스탈 오실레이터(WO2013/123348 A1 참조)가 제안된 바 있다. 이 크리스탈 오실레이터는 크리스탈(공진기)의 매 기본 발진주기마다 즉, 기본 공진주파수로 한 쌍의 업 펄스 신호(UP)와 다운 펄스 신호(DN)를 만들어 크리스탈 공진기에 주입하도록 구성된다. 이 오실레이터는 크리스탈 오실레이터의 기생 저항에 의한 에너지 손실을 발진신호에 펄스를 주입하여 보상해줌으로써 발진신호를 안정적으로 생성할 수 있다. 이 때, 펄스 주입 구동기에 의한 전력 소모는 전원전압(V_DD)에 비례한다.

위에서 언급한 기존의 두 가지 오실레이터를 전력 측면에서 비교하자면, 이론적으로는 동일한 진동 진폭(V_osc)에서 펄스 주입 방식의 오실레이터가 더 낮은 평균 전력을 소모하면서 동작할 수 있다. 펄스 주입 오실레이터에서 진동 진폭을 낮춰 전력 소비를 줄이기 위해서는 업/다운 펄스 신호를 만들기 위한 전원전압(V_DD)을 낮추는 것이 불가피하다. 그런데 크리스탈 오실레이터의 전원전압(V_DD)을 낮추는 것은 그것을 구현하기 위한 시스템의 복잡도가 커지고, 시스템의 사이즈 또한 커지며, 문턱전압 문제(issue) 등이 새롭게 야기될 수 있다. 그러므로 전원전압(V_DD)을 무조건 낮추는 데에는 한계가 있다. 따라서 오실레이터의 소모 전력을 낮추는 데 한계가 생긴다.

또한 상기 펄스 주입 기반의 오실레이터는 전원전압(V_DD) 도메인을 여러 개 채택하고, 그 복수 도메인의 전원전압(V_DD)들을 하나의 회로에서 구현하여 사용하는 방식을 취한다. 예컨대 오실레이터와 구동부는 가장 낮은 전압 도메인으로 동작하고, 펄스 생성기는 중간 레벨의 전압 도메인에서 동작하고, 구동부의 입력신호는 가장 높은 전압 도메인에서 스윙하여 높은 트랜스컨덕턴스를 제공하도록 구현될 수 있다. 그런데 이렇게 여러 도메인의 전원전압을 채용하는 방식은 그것을 구현한 시스템의 복잡도와 가격을 증가시키는 단점이 있다.

PCT 국제공개 공보 WO2013/123348 A1(2013.08.22. 공개)

본 발명의 일 목적은 발진신호를 생성하는 오실레이터에 업/다운 펄스를 오실레이터의 기본 공진 주기의 2이상의 양의 정수배의 주기로 주입함으로써, 매 공진 주기마다 업/다운 펄스를 주입하는 방식에 비해, 발진신호의 진폭을 줄일 수 있고 기생 저항에 의한 에너지 손실을 줄여 전체적인 전력 소모량을 더 크게 줄일 수 있는 서브-하모닉 펄스 주입 기반 오실레이터를 제공하기 위한 것이다.

본 발명의 다른 목적은 하나의 전원 전압만으로도 업/다운 펄스를 주입할 수 있는 구동회로를 구현될 수 있어 오실레이터 시스템의 복잡도를 크게 증가시키지 않고도 전원 전압(V_DD)을 낮출 수 있어, 전력 소모량을 낮게 가져갈 수 있는 서브-하모닉 펄스 주입 기반 오실레이터를 제공하기 위한 것이다.

본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

상기 본 발명의 일 목적을 실현하기 위한 실시예들에 따른 서브-하모닉 펄스 주입 기반 오실레이터는 오실레이터부와 펄스 주입부를 포함한다. 상기 오실레이터부는 소정의 공진주파수(F_OSC)로 발진하여 정현파 발진신호(V_osc)를 생성하도록 구성된다. 상기 펄스 주입부는, 상기 정현파 발진신호에 기초하여, 상기 공진주파수의 1/N배(단, N은 2이상의 양의 정수)의 서브-하모닉 주파수(F_OSC/N)로 업 주입 펄스와 다운 주입 펄스 신호를 생성하고, 상기 서브-하모닉 주기마다 상기 정현파 발진신호의 하이피크와 로우피크에 상기 업 주입 펄스와 상기 다운 주입 펄스를 각각 주입하여 서브-하모닉 펄스 주입 발진신호(XO_out)를 생성하도록 구성된다.

예시적인 실시예들에 있어서, 상기 서브-하모닉 펄스 주입 기반 오실레이에서 상기 업 주입 펄스와 상기 다운 주입 펄스가 주입되기 전의 상기 정현파 발진신호(V_osc)의 최대값은 전원전압(V_DD)보다 낮지만, 상기 업 주입 펄스와 상기 다운 주입 펄스가 주입된 펄스주입 발진신호(XO_out)의 피크값은 상기 전원전압(V_DD)과 실질적으로 같을 수 있다.

예시적인 실시예들에 있어서, 상기 펄스 주입부는 스위칭부와 펄스주입 스위칭신호 발생기를 포함할 수 있다. 상기 스위칭부는 전원전압(V_DD)과 접지 사이에 직렬로 연결된 제1 스위칭와 제2 스위치를 포함하며, 상기 제1 스위치와 상기 제2 스위치는 상기 펄스주입 스위칭신호 발생기가 제공하는 업 펄스 신호와 다운 펄스 신호에 의해 각각 스위칭 제어되어 서브-하모닉 주파수의 상기 업 주입펄스와 상기 다운 주입 펄스를 생성하여 상기 오실레이터부의 출력단에 제공함으로써 상기 서브-하모닉 주입펄스가 상기 정현파 발진신호(V_osc)의 서브-하모닉 주기의 피크 지점에 주입하도록 구성될 수 있다.

예시적인 실시예들에 있어서, 펄스주입 스위칭신호 발생기는 오실레이터부(110)의 입력단을 통해 정현파 입력단 발진신호(XO_IN)를 제공받고, 그 입력단 발진신호(XO_IN)를 이용하여 상기 업 펄스신호와 상기 다운 펄스신호를 각각 생성하여 상기 제1 스위치(SW1) 및 상기 제2 스위치(SW2)의 온/오프를 각각 제어하도록 구성될 수 있다.

예시적인 실시예들에 있어서, 상기 펄스주입 스위칭신호 발생기는, 상기 공진주파수(F_OSC)에서 50% 듀티비를 갖고, 서브-하모닉 주파수(F_OSC/N)를 가지며, 라이징 엣지와 폴링 엣지가 상기 정현파 발진신호(V_OSC)의 하이 피크와 로우 피크에 각각 정렬되는 사각파 신호를 생성하도록 구성 사각파 생성기; 및 상기 사각파 생성기가 출력하는 상기 사각파 신호를 이용하여 상기 서브-하모닉 주파수를 갖는 상기 업 펄스 신호와 상기 다운 펄스 신호를 생성하여 상기 스위칭부에 제공하도록 구성된 펄스 생성기를 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 사각파 생성기는 펄스 슬라이서(Pulse Slicing Unit), 주파수 분주기(Frequency DIviding Unit), 펄스 성형기(Pulse Shaping Unit), 그리고 펄스위상 지연기(Pulse Phase Shifting Unit)를 포함할 수 있다. 상기 펄스 슬라이서는 상기 오실레이터부로부터 상기 입력단 발진신호(XO_IN)를 입력받아 50% 듀티비를 갖는 제1 사각파 신호를 상기 공진주파수(F_OSC)로 생성하도록 구성될 수 있다. 상기 주파수 분주기는 상기 펄스 슬라이서로부터 제공되는 상기 제1 사각파 신호의 공진주파수(F_OSC)를 소정의 주파수 분주비(N, 단, N은 2이상의 자연수)로 분주하여 제2 사각파 신호를 생성하도록 구성될 수 있다. 상기 펄스 성형기는 상기 주파수 분주기로부터 제공되는 상기 제2 사각파 신호의 주파수와 같은 주파수를 가지며 및 상기 펄스 슬라이서로부터 제공되는 상기 제1 사각파 신호의 펄스폭과 같은 펄스폭을 갖는 제3 사각파 신호를 성형하여 출력하도록 구성될 수 있다. 상기 펄스위상 지연기는 상기 펄스 성형기로부터 제공되는 상기 제3 사각파 신호의 위상을 쉬프트하여 상기 제3 사각파의 라이징 엣지와 폴링 엣지가 상기 오실레이이터부로부터 제공되는 상기 입력단 발진신호(XO_IN)의 하이 피크와 로우 피크에 각각 정렬되는 제4 사각파 신호를 생성하여 상기 펄스 발생기에 제공하도록 구성될 수 있다.

예시적인 실시예들에 있어서, 상기 펄스 슬라이서는 50% 듀티-고정 슬라이서(50% duty-locked slicer)와 듀티 비 검출부를 포함할 수 있다. 상기 50% 듀티-고정 슬라이서는 상기 입력단 발진신호(XO_IN)를 디지털 신호로 변환하여 출력(OUT)하되, 듀티비 조절자의 크기에 따라 상기 디지털 신호의 듀티비를 50%에 수렴시켜 출력하도록 구성될 수 있다. 상기 듀티 비 검출부는 상기 50% 듀티-고정 슬라이서에서 출력되는 디지털 신호의 듀티 비를 검출하여 상기 듀티 비가 50%에 수렴되도록 상기 듀티 비 조절자의 크기를 피드백하도록 구성될 수 있다.

예시적인 실시예들에 있어서, 상기 펄스 성형기는 전원전압(V_DD)이 데이터단자(D)에 연결되고, 상기 주파수 분주기의 출력(DIVOUT)이 클럭단자(CLK)에 연결되고, 상기 펄스 슬라이서의 출력이 리셋단(RSTN)에 연결되고, 출력단을 통해 상기 제3 사각파 신호를 출력하도록 구성된 D-플립플롭을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 펄스 위상 지연기는 위상 검출기와 위상 지연 셀을 포함할 수 있다. 상기 위상 검출기는, 출력단으로부터 피드백되는 상기 제4 사각파 신호가 로직 로우(0)일 때는 오프되어 출력전압(V_C)을 일정하게 유지하고, 상기 제4 사각파 신호가 로직 하이(1)일 때는 상기 오실레이터부의 입력단 발진신호(XO_IN)를 증폭하여 상기 출력전압(V_C)이 변하게 하고, 상기 오실레이터부의 입력단 발진신호(XO_IN)와 상기 제4 사각파 신호 간의 위상차가 90도일 때 상기 출력전압(V_C)을 일정하게 유지하도록 구성될 수 있다. 상기 위상 지연 셀은, 상기 위상 검출기의 출력전압(Vc)에 기초하여, 상기 펄스 성형기로부터 출력되는 제3 사각파 신호의 라이징 엣지의 위상을 상기 정현파 발진신호의 피크에 정렬되도록 위상을 쉬프트한 상기 제4 사각파 신호를 생성하여 출력하면서, 상기 제4 사각파 신호를 상기 위상 검출기로 피드백해주도록 구성될 수 있다.

종래의 펄스 주입 기반 크리스탈 오실레이터는 에너지 소모를 줄이기 위해서는 전원 전압(V_DD)을 낮춰야 한다. 그렇지만 전원 전압(V_DD)을 무조건 크게 낮출 수는 없다. 트랜지스터의 동작을 보장할 수 있는 최소 레벨의 전원 전압(V_DD)을 공급할 수 있어야 하기 때문이다.

이에 비해, 본 발명의 예시적인 실시예들에 따른 서브-하모닉 펄스 주입 크리스탈 오실레이터는 업/다운 펄스의 주입 주기가 더 길어지고, 출력 발진신호의 진폭을 줄일 수 있으므로, 오실레이터의 기생 저항에 의한 에너지 손실을 줄일 수 있다. 또한, 기생 저항에 의해 소비되는 전력을 줄일 수 있다. 그 결과, 오실레이터 시스템의 전체적인 전력 소모량을 더 크게 줄일 수 있다.

본 발명의 예시적인 실시예들에 따른 서브-하모닉 펄스 주입 크리스탈 오실레이터는 단 하나의 전원 전압만으로도 업/다운 펄스를 주입할 수 있는 구동회로를 구현될 수 있고, 오실레이터 시스템의 복잡도를 크게 증가시키지 않고도 전원 전압(V_DD)을 낮출 수 있다. 그 전원 전압이 다른 요소들을 고려하여 커지더라도 저전력으로 발진할 수 있다.

도 1은 종래의 트랜스컨덕턴스(g_m) 기반 크리스탈 오실레이터(crystal oscillator)의 스몰 시그널 회로 모델을 나타낸다.
도 2는 본 발명의 예시적인 실시예에 따른 서브-하모닉 펄스 주입 오실레이터의 구성을 나타내는 블록도이다.
도 3은 도 2의 서브-하모닉 펄스 주입 오실레이터에서 발생되는 신호들의 타이밍도이다.
도 4는 도 3에 도시된 서브-하모닉 펄스 주입 오실레이터의 예시적인 실시예에 따른 구성을 나타낸 블록도이다.
도 5는 도 4에 도시된 서브-하모닉 펄스 주입 오실레이터의 각 구성부에서 생성되는 신호들의 타이밍도이다.
도 6은 본 발명의 예시적인 실시예에 따른 50% 듀티-록 슬라이서(duty-locked slicer)의 구체적인 회로 구성을 도시한다.
도 7은 본 발명의 예시적인 실시예에 따른 펄스 성형기와 펄스 위상 지연기의 구체적인 회로 구성을 도시한다.
도 8은 도 7에 도시된 펄스 성형기와 펄스 위상 지연기의 각 구성부에서 생성되는 신호들의 타이밍도이다.
도 9는 본 발명의 예시적인 실시예에 따른 서브-하모닉 펄스 주입 오실레이터에서, 전원전압(V_DD)이 고정된 상태에서 N값의 증가에 따라 오실레이터 발진신호(V_osc)의 진폭 및 전력 소모량의 변화를 나타내는 그래프이다.
도 10은 종래의 트랜스컨덕턴스 기반 오실레이터 및 기본 주기 펄스 주입(N=1) 기반 오실레이터와 본 발명의 실시예에 따른 서브-하모닉 펄스 주입(N

2) 기반 오실레이터 간의 오실레이터 발진신호(V_osc)와 전력 소모량의 관계를 비교하는 그래프이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것이다. 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며, 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다. 즉, 본 발명은 다양한 변경을 가할 수 있고, 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

도 2에는 본 발명의 예시적인 실시예에 따른 서브-하모닉 펄스 주입 오실레이터(100)의 구성이 도시되어 있다. 도 3은 도 2의 서브-하모닉 펄스 주입 오실레이터(100)에서 발생되는 신호들의 타이밍도를 나타낸다.

도 2를 참조하면, 서브-하모닉 펄스 주입 오실레이터(100)는 오실레이터부(110)와 펄스 주입부(200)를 포함할 수 있다.

일 실시예에서, 오실레이터부(110)는 크리스탈 오실레이터(116)와 시동회로부(118)를 포함할 수 있다. 크리스탈 오실레이터(116)는 인덕터(L_M), 캐패시터(C_M), 기생 저항(R_M) 성분이 직렬 연결된 RLC 공진회로와, 이 RLC 공진회로에 패키징에 따른 기생 캐패시터(C_P)가 병렬 연결된 형태로 모델링될 수 있다. 시동회로부(118)는 크리스털 오실레이터(116)의 입력단(112)과 출력단(114) 사이에 연결되고 트랜스 컨덕턴스(g_m)를 갖는 스위칭소자(T1)와, 그 스위칭 소자(T1)에 연결되어 시동 전류를 제공하는 전류원(I_DO)을 포함할 수 있다. 또한, 시동회로부(118)는 크기가 유동적일 수 있는 기생 캐패시터(C_P)를 보완하여 우수한 공진특성을 얻기 위한 한 개 이상의 캐패시터(C_L)가 오실레이터부(110)에 부가될 수 있다.

시동회로부(118)는 크리스탈 오실레이터(116)의 양단(112, 114)에 교류 전압을 인가하여 크리스탈 오실레이터(116)가 공진을 통해 발진신호를 생성할 수 있도록 한다. 시동 후 공진주파수(F_OSC)를 갖는 발신신호를 생성하는 동안에는 크리스탈 오실레이터(116)의 저항 성분(R_M)에 의한 에너지 손실이 발생하는데, 시동회로부(118)는 그 에너지 손실분만 지속적으로 보충해주면 크리스탈 오실레이터(116)는 발진신호를 계속 생성할 수 있다. 입력단(112)과 출력단(114)에 나타나는 발진신호들(XO_IN, XO_OUT) 간에는 180도의 위상차를 갖는다.

펄스 주입부(200)는 오실레이터부(110)의 입력단(112)과 출력단(114)에 연결될 수 있다. 구체적으로 펄스 주입부(200)는 오실레이터부(110)의 출력단(114)에 연결된 스위칭부(120)와, 오실레이터부(110)의 입력단(112)과 스위칭부(120) 사이에 연결된 펄스주입 스위칭신호 발생기(130)를 포함할 수 있다.

스위칭부(120)는 전원전압(V_DD)와 접지 사이에 직렬로 연결된 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함할 수 있다. 제1 스위치(SW1)와 제2 스위치(SW2)의 연결점에 오실레이터부(110)의 출력단(114)이 연결될 수 있다. 제1 스위치(SW1)와 제2 스위치(SW2)의 연결점과 오실레이터부(110)의 출력단(114) 사이에 스위칭 저항(R_SW)이 부가될 수도 있다. 예시적인 실시예에서, 제1 스위치(SW1) 및 제2 스위치(SW2)는 스위칭 동작을 하는 트랜지스터 소자를 이용하여 구현될 수 있다. 일 실시예에서, 제1 스위치(SW1)는 전원전압(V_DD)과 오실레이터부(110)의 출력단(114) 사이에 연결되고 펄스주입 스위칭신호 발생기(130)가 제공하는 업 펄스 신호에 의해 스위칭 제어되도록 구성될 수 있다. 제2 스위치(SW2)는 오실레이터부(110)의 출력단(114)과 접지 사이에 연결되고 펄스주입 스위칭신호 발생기(130)가 제공하는 다운 펄스 신호에 의해 스위칭 제어되도록 구성될 수 있다.

펄스주입 스위칭신호 발생기(130)는 오실레이터부(110)의 입력단(112)을 통해 정현파 입력단 발진신호(XO_IN)를 제공받고, 그 입력단 발진신호(XO_IN)를 이용하여 제1 스위치(SW1) 및 제2 스위치(SW2)의 온/오프 제어를 위한 스위칭 신호를 생성하여 스위칭부(120)를 제어하도록 구성될 수 있다.

도 3은 도 2의 서브-하모닉 펄스 주입 오실레이터(100)에서 발생되는 신호들의 타이밍도이다.

도 3을 참조하면, 서브-하모닉 펄스 주입 오실레이터(100)에서, 오실레이터부(110)에서의 초기발진은 전통적인 컨덕턴스(Gm) 기반 수정 발진기와 마찬가지로 Gm 셀에 의해 이루어질 수 있다. 이때 Gm 셀은 수정 발진기 고유의 발진주파수(F_osc)를 갖는 정현파 발진신호(V_osc)를 생성할 수 있다. 정현파 발진신호(V_osc)는 서브-하모닉 펄스가 주입되기 전에 오실레이터부(110)의 출력단(114)에 나타나는 신호로서, 오실레이터부(110)의 입력단(112)에 나타나는 입력단 발진신호(XO_in)와는 위상이 90도 차이날 수 있다. 이 정현파 출력단 발진신호(V_osc)에 후술하는 업/다운 주입펄스(INJ_UP, INJ_DN)가 주입되어 펄스주입 발진신호(XO_OUT)가 얻어질 수 있다. 즉, 도 3의 (A)에 도시된 것과 같이, 오실레이터부(110)의 입력단(112)에는 정현파 입력단 발진신호(XO_IN)가 나타나고, 출력단(114)에는 정현파 출력단 발진신호(V_osc)에 정현파 입력 신호(XO_IN)와 180도의 위상차를 갖는 펄스주입 발진신호(XO_OUT)가 나타난다. 오실레이터부(110)는 높은 Q값을 가지므로, 입력단(112)에 나타나는 입력단 발진신호(XO_IN)의 파형은 출력단(114)에 나타나는 서브-하모닉 펄스 주입 발진신호(XQ_OUT)에 거의 영향을 받지 않고 깨끗한 형태의 정현파 발진신호일 수 있다.

펄스 주입부(200)는 오실레이터부(110)가 생성하는 입력단 발진신호(XO_IN)에 기초하여, 도 3의 (B)와 (C)에 도시된 것처럼, 오실레이터부(110)의 발진주기(1/F_osc)의 N배(여기서, N은 2이상의 자연수값을 갖는 펄스주입 분주비(dividing ratio)임)인 서브-하모닉 주기(N/F_osc)마다 한 쌍의 업 펄스(UP)와 다운 펄스(DN) 신호를 생성할 수 있다. 도 3에 예시된 그 업 펄스와 다운 펄스는 입력단 발진신호(XO_IN)의 주기(1/F_OSC)의 2배의 주기(N/F_OSC, 여기서 N=2)를 가지며, 업 펄스가 다운 펄스보다 180도 지연되어 생성되는 것으로 각각 예시되어 있다. 펄스주입 스위칭 신호 발생기(130)가 생성한 다운 펄스(DN)와 업 펄스(UP)는 서브 하모닉 주기로 번갈아 가면서 제2 스위치(SW2)와 제1 스위치(SW1)에 입력될 수 있다. 이에 의해 전원전압(V_DD)이 저항(R_SW)을 통해 적절한 진폭으로 조정된 업 펄스 주입신호(INJ_UP)와 다운 펄스 주입신호(INJ_DN)가 서브-하모닉 주기로 생성되어, 오실레이터부(110)의 출력단(114)에 나타나는 정현파 발진신호(V_osc)에 주입될 수 있다. 결국, 서브-하모닉 펄스 주입 오실레이터(100)는 서브-하모닉 펄스 주입신호가 주입된 펄스주입 발진신호(XO_OUT)를 출력할 수 있다.

도 4에는 예시적인 실시예에 따른 서브-하모닉 펄스 주입 오실레이터의 구체적인 구성이 도시되어 있다. 도 5는 도 4에 도시된 서브-하모닉 펄스 주입 오실레이터의 각 구성부에서 생성되는 신호들의 타이밍도이다.

도 4를 참조하면, 도시된 서브-하모닉 펄스 주입 오실레이터(100-1)는 도 3에 도시된 서브-하모닉 펄스 주입 오실레이터(100)의 예시적인 실시예로서, 오실레이터부(110)와 펄스주입 스위칭신호 발생기(130)의 구체적인 구성이 예시되어 있다.

오실레이터부(110)는 고유의 주파수로 진동할 수 있는 크리스털 오실레이터(XTAL)(110-1)와 크리스털 오실레이터의 진동을 개시하는 데 필요한 진동전압을 제공하도록 구성된 시동 회로(Start-up Circuit)(110-2)를 포함할 수 있다. 크리스털 오실레이터(XTAL)(110-1)와 시동회로(110-2)는 공진주파수로 에너지를 주고받으면서 원하는 발진신호를 생성할 수 있다. 발진신호를 생성하는 동안에 실제로는 기생 저항(R_M) 성분이 에너지를 소모한다. 따라서 안정적인 공진을 유지하기 위해서는 기생 저항(R_M) 성분을 상쇄할 수 있는 부저항을 만들어 줄 필요가 있다. 도시된 트랜스컨덕턴스(g_m) 기반 시동회로(110-2)는 크리스탈 오실레이터(110-1)에 캐패시터(C_L)와 트랜지스터(M1)를 부가하여, 그 부가된 캐패시터(C_L)와 트랜지스터(M1)의 캐패시턴스와 트랜스컨덕턴스(g_m)가 부저항(negative resistance)으로 기능하도록 구성될 수 있다. 그 부저항은 크리스탈 오실레이터(110-1)의 기생 저항(R_M)을 상쇄해줄 수 있기 때문에, 발진이 안정적으로 유지될 수 있다.

실제 구현 시, 크리스털 오실레이터(110-1)를 제외한 나머지 구성요소들 즉, 시동회로(110-2)와 펄스주입 스위칭신호 발생기(130)를 구성하는 회로들은 집적 칩 소자 형태(on-chip)로 구현될 수 있다. 이러한 구성을 갖는 오실레이터부(110)는 앞에서 설명하였듯이, 입력단(112)에는 도 5의 (A)에 도시된 것과 같은 입력단 발진신호(XO_IN)가 생성될 수 있다.

예시적인 실시예에서, 펄스주입 스위칭신호 발생기(130)는 업 주입펄스와 다운 주입펄스를 오실레이터 발진신호(V_osc)의 하이 피크와 로우 피크 지점에 각각 정확하게 부가하기 위해, 오실레이터 발진신호(V_osc)의 하이 피크와 로우 피크 지점에 정확하게 정렬된 업 펄스와 다운 펄스를 생성할 수 있도록 구성될 수 있다. 예시적인 실시예에서, 펄스주입 스위칭신호 발생기(130)는 사각파 생성기(Square Wave Generator, 210)와 펄스 생성기(260)를 포함할 수 있다.

사각파 생성기(210)는 오실레이터부(110)가 생성하는 정현파 발진신호(V_OSC)의 발진주파수에서 50% 듀티비를 갖고, 서브-하모닉 주파수(F_OSC/N)를 가지며, 라이징 엣지와 폴링 엣지가 그 정현파 발진신호의 하이 피크와 로우 피크에 각각 정렬되는 사각파 신호들을 생성하도록 구성될 수 있다. 펄스 생성기(260)는 사각파 생성기(210)가 생성한 사각파 신호들을 이용하여 서브-하모닉 주기를 갖는 펄스 신호를 생성하도록 구성될 수 있다. 이를 위해, 예시적인 실시예에서, 사각파 생성기(210)는 펄스 슬라이서(Pulse Slicing Unit, 220), 주파수 분주기(Frequency Dividing Unit, 230), 펄스 성형기(Pulse Shaping Unit, 240), 그리고 펄스위상 지연기(Pulse Phase Shifting Unit, 250)를 포함하는 구성으로 구현될 수 있다.

펄스 슬라이서(220)는 오실레이터부(110)의 입력단(112)에 연결되어 입력단 발진신호(XO_IN)를 입력받고, 도 5의 (B)와 같은 50% 듀티비를 갖는 제1 사각파 신호를 공진주파수(F_OSC)로 생성하도록 구성될 수 있다.

주파수 분주기(230)는 펄스 슬라이서(220)의 출력단에 연결되어, 상기 제1 사각파 신호를 입력받고, 그 제1 사각파 신호의 주파수를 소정의 주파수 분주비(N, 단, N은 2이상의 자연수)로 분주하여 제2 사각파 신호를 생성하도록 구성될 수 있다. 도 5의 (C)는 예시적인 실시예에 따라 주파수 분주기(230)가 제1 사각파 신호의 주파수를 1/2의 분주비로 분주한 파형을 예시하고 있다.

펄스 성형기(240)는 전원전압(VDD)을 제공받고, 펄스 슬라이서(220)와 주파수 분주기(230)에 각각 연결되어 제1 사각파 신호 및 제2 사각파 신호를 제공받을 수 있다. 이에 의해, 펄스 성형기(240)는 주파수는 제2 사각파 신호의 주파수와 같고 펄스폭은 상기 제1 사각파 신호의 펄스폭과 같은 제3 사각파 신호를 성형하여 출력하도록 구성될 수 있다. 도 5의 (D)에 예시적으로 도시된 상기 제3 사각파 신호는 제1 사각파 신호와 동일한 펄스폭을 가지면서 제1 사각파 신호의 주파수의 1/2배의 주파수를 갖는다.

펄스 위상 지연기(250)는 오실레이터부(110)의 입력단(112)에 연결되어 입력단 발진신호(XO_IN)를 제공받고, 펄스 성형기(240)에 연결되어 상기 제3 사각파 신호를 제공받을 수 있다. 이에 의해, 펄스 위상 지연기(250)는 도 5의 (E)에 도시된 것처럼, 상기 제3 사각파 신호의 위상을 쉬프트하여 상기 제3 사각파의 라이징 엣지와 폴링 엣지가 입력단 발진신호(XO_IN)의 로우 피크와 하이 피크에 각각 정렬된 제4 사각파 신호를 생성하도록 구성될 수 있다. 펄스위상 지연기(250)는 그 제4 사각파 신호를 펄스 생성기(260)에 제공할 수 있다.

펄스 생성기(260)는 펄스위상 지연기(250)로부터 제공된 그 제4 사각파 신호에 기초하여 스위칭부(120)를 스위칭 제어하기 위한 업 펄스(UP)와 다운 펄스(DN)를 생성할 수 있다. 펄스 생성기(260)는 예컨대 도 3의 (B)와 (C)에 예시적으로 도시된 것과 같은 펄스 신호 형태의 스위칭 제어신호(UP, DN)를 출력할 수 있다. 펄스 생성기(260)가 생성하는 스위칭 제어신호(UP, DN)는 스위칭부(120)의 두 스위치(SW1, SW2)에 각각 제공될 수 있다.

스위칭부(120)는 그 스위칭 제어신호(UP, DN)의 펄스가 입력될 때마다 해당 스위치가 턴온되면서 주입 펄스(INJ_UP, INJ_DN)가 오실레이터부(110)의 출력단(114)에 나타나게 할 수 있다. 이에 의해, 오실레이터부(110)가 생성하는 정현파 발진신호(V_osc)에 주입 펄스(INJ_UP, INJ_DN)가 부가되어, 펄스 주입 발진신호(XO_OUT)가 얻어질 수 있다. 도 5의 (F)는 이런 과정을 통해 얻어지는 펄스 주입 발진신호(XO_OUT)를 예시적으로 도시한다.

에너지 효율을 극대화 하기 위해서는 오실레이터부(110)가 생성하는 정현파 발진신호(V_osc)의 피크 지점에서 주입 펄스(INJ_UP, INJ_DN)를 주입할 필요가 있다. 피크 지점에서 주입 펄스를 주입하면, 작은 에너지 주입으로도 공진을 유지할 수 있기 때문이다. 따라서 업 주입펄스(INJ_UP)와 다운 주입펄스(INJ_DN)를 그 정현파 발진신호(V_osc)의 하이 피크 지점과 로우 피크 지점에 각각 부가한다. 이 점은 펄스 주입부(200)를 구현하는 데 중요한 이슈들 중 한 가지이다.

그리하여 도 3의 (A) 또는 도 5의 (F)에 예시된 것과 같은 서브-하모닉 펄스 주입 발진신호(XO_out)가 오실레이터부(110)의 출력신호로서 얻어질 수 있다. 주입 펄스가 주입되기 전의 오실레이터부(110)의 발진신호(V_osc)의 최대값은 전원전압(V_DD)보다 낮지만, 서브-하모닉 업/다운 주입펄스가 주입된 펄스주입 발진신호(XO_out)의 피크값은 전원전압(V_DD)과 거의 같아질 수 있다. 따라서 원하는 진폭의 펄스주입 발진신호(XO_out)를 얻을 수 있으면서도, 오실레이터부(110)의 발진신호(V_osc)의 진폭은 낮으므로 기생저항(R_M)에 의한 전력 소모량은 크게 줄일 수 있다.

도 6은 본 발명의 예시적인 실시예에 따른 50% 듀티-록 슬라이서(duty-locked slicer)의 구체적인 회로 구성을 도시한다. 도 7은 도 6에 도시된 50% 듀티-록 슬라이서의 선형 모델을 나타낸다.

주입 펄스(INJ_UP, INJ_DN)를 오실레이터부(110)가 생성하는 정현파 발진신호(V_osc)의 피크 시점에 정확하게 생성하여 주입되도록 하기 위해서는 발진신호의 발진주파수(F_OSC)에서 50% 듀티의 사각파 신호가 필요하다. 도 4와 도 5에서 설명한 것처럼, 펄스 슬라이서(220)가 50% Duty의 사각파 신호를 만들었을 때, 이를 주파수 분주기(230)가 주파수를 분주하고, 펄스 성형기(240)가 펄스폭을 0.5/F_OSC로 성형하고, 위상을 오실레이터부(110)의 출력 발진신호(V_OSC)에 정렬할 수 있다. 즉, 펄스 위상 지연기(250)가 출력하는 제4 사각파 신호(도 5의 (E) 참조)의 라이징 엣지와 폴링 엣지가 정현파 발진신호(V_osc)의 로우 피크와 하이 피크에 각각 정렬될 수 있다.

일반적인 인버터 구조의 펄스 슬라이서를 이용하여 입력단 발진신호(XO_IN)를 사각파로 바꾸면 듀티가 온도나 분주비(N)에 따라 바뀔 수 있다. 그렇기 때문에 예시적인 실시예에서, 펄스 슬라이서(220)는 입력단 발진신호(XO_IN)를 항상 50% 듀티의 사각파 신호로 만들어 줄 수 있는 50% 듀티-록 슬라이서(duty-locked slicer)(220-1)로 구현될 수 있다.

도 6과 7은 예시적인 실시예에 따른 50% 튜티-록 슬라이서의 회로 구성을 도시한다.

도 6 및 7을 참조하면, 예시적인 실시예에서, 50% 듀티-록 슬라이서(220-1)는 50% 듀티-고정 슬라이서(50% duty-locked slicer, 222)와 듀티비 검출부(Duty detector, 224)를 포함할 수 있다.

50% 듀티-고정 슬라이서(222)는 오실레이터부(110)로부터 정현파 입력단 발진신호(XO_IN)를 입력받아(IN) 디지털 신호로 변환하여 출력(OUT)하되, 듀티비 조절자의 크기에 따라 상기 디지털 신호의 듀티비를 50%에 수렴시켜 출력하도록 구성될 수 있다.

듀티 비 검출부(224)는 50% 듀티-고정 슬라이서(222)에서 출력되는 디지털 신호의 듀티 비를 검출하고, 그 듀티 비가 50%에 수렴되도록 듀티 비 조절자의 크기를 50% 듀티-고정 슬라이서(222)에 피드백하도록 구성될 수 있다.

예시적인 실시예에서 50% 듀티-고정 슬라이서(222)는 드레인끼리 서로 연결되고, 각각의 소스가 전원전압과 접지에 연결되고, 각각의 게이트가 저항(R_p, R_n)을 통해 전원전압(V_DD)과 접지에 연결되며, 각각의 케이트가 캐패시터(C_p, C_n)를 통해 입력단(IN)에 연결되는 PMOS(M_p)와 NMOS(M_n); 그리고 그 PMOS(M_p)와 NMOS(M_n)의 드레인과 출력단(OUT) 사이에 연결된 인버터(INV)를 포함할 수 있다.

듀티비 검출부(224)는 게이트끼리 서로 연결되고, 각각의 게이트가 출력단(OUT)에 공통 연결되고, 각각의 소스가 전류원(I_B)를 통해 전원전압과 접지에 각각 연결되고, 각각의 드레인은 캐패시터(CB)를 통해 접지됨과 동시에 50% 듀티-고정 슬라이서(222)의 PMOS(M_p)와 NMOS(M_n)의 바디에도 각각 연결되는 PMOS 및 NMOS 스위치(SW_p와 SW_n)를 포함할 수 있다.

파형 슬라이서는 일반적인으로 두 개의 인버터가 직렬 연결된 형태로 구성될 수 있고, 정현파 형태의 입력 신호(IN)를 하이(1)/로우(0)의 디지털 신호 형태의 출력신호(OUT)로 바꾸어 주는 역할을 한다. 특히 도 6의 50% 듀티-고정 슬라이서(222)는 게이트의 바이어스가 NMOS(M_n)와 PMOS(M_p)에 대해서 각각 접지(GND)와 전원전압(V_DD)으로 잡혀있어 기본적으로 작은 입력신호에 대해서도 쉽게 턴온/턴오프 될 수 있다. NMOS(M_n)와 PMOS(M_p)의 바디 전압은 둘 다 듀티 검출부(224)의 PMOS 스위치(SW_p)와 NMOS 스위치(SW_n)의 드레인 전압(V_B)에 의해 컨트롤된다. 바디 효과(Body effect)를 고려한 MOSFET의 문턱전압(V_TH)는 , V_B가 증가하면 NMOS(M_n)의 V_TH,n는 감소하고, PMOS(M_p)의 V_TH,p는 증가한다. 이는 OUTB (OUT의 이전 단)이 더 쉽게 0으로 떨어질 수 있음을 의미한다. 바꾸어 말하면 V_B가 증가하면 OUT에서의 듀티는 증가한다.

듀티비 검출부(224)에서는, 출력(OUT)이 1이면 NMOS 스위치(SW_N)가 켜져서 C_B로부터 I_B의 전류를 드레인하기 때문에 V_B의 전압을 떨어뜨리고, 출력(OUT)이 0이면 PMOS 스위치(SW_P)가 켜져서 C_B에 I_B의 전류가 흘러 충전하기 때문에 V_B의 전압이 증가한다. 만약 출력(OUT)의 듀티비가 50% 보다 크다면 (즉, 출력(OUT)이 1인 시간이 0인 시간보다 길다면) 상대적으로 V_B는 감소하고, 앞서 언급한 듀티비와 V_B의 관계에 의해 출력(OUT)의 듀티비는 감소한다. 반대로, 출력(OUT)의 듀티비가 50% 보다 작다면 V_B는 증가하여 듀티비는 증가한다. 이러한 네거티브 피드백 루프(Negative feedback loop)에 의해 출력(OUT)은 1인 시간과 0인 시간이 같은 지점에서 평형을 이루게 되고, 이때 출력(OUT)의 듀티비는 50%가 된다. 즉, 듀티비는 50%에 수렴되어 고정된다(locked).

다음으로, 도 7에는 본 발명의 예시적인 실시예에 따른 펄스 성형기(240)와 펄스 위상 지연기(250)의 구체적인 회로 구성이 도시되어 있다. 도 8에는 도 7에 도시된 펄스 성형기(240)와 펄스 위상 지연기(250)의 각 구성부에서 생성되는 신호들의 타이밍도가 도시되어 있다.

도 7과 8을 참조하면, 펄스 성형기(240) 회로는 간단히 D 플립플롭(flip-flop)을 이용하여 구현할 수 있다. D 플립플롭에서, 전원전압(V_DD)이 데이터단자(D)에 연결되고, 주파수 분주기(230)의 출력(DIVOUT)이 클럭단자(CLK)에 연결되고, 펄스 슬라이서(220)의 출력(SLICEROUT)이 리셋단(RSTN)에 연결된다.

도 8의 (B), (C), (D)에 도시된 것처럼, 주파수 분주기(230)의 출력(DIVOUT)이 0->1일 때, D 플립플롭(240)의 출력(PUL)이 1이 되고, 펄스 슬라이서(220)의 출력(SLICEROUT)이 0이 될 때 출력(PUL)이 0으로 리셋되기 때문에, D 플립-플롭(240)의 출력(PUL)인 제3 사각파 신호는 주파수 분주기(230)의 출력(DIVOUT)과 같은 주기를 가지면서 펄스폭은 펄스 슬라이서(220)의 출력(SLICEROUT)과 같다.

예시적인 실시예에서, 펄스 위상 지연기(250)는 DLL 회로(250')로 구현될 수 있다. 구체적으로, DLL 회로(250')는 펄스 성형기(240)의 출력(PUL)의 라이징 엣지와 폴링 엣지의 위상을 오실레이터부(110)의 입력단 발진신호(XO_IN)(REF)의 하이 피크와 로우 피크에 정확히 정렬하도록 PUL의 위상을 천이시키는(phase shifting 또는 delay) 회로이다.

예시적인 실시예에서, DLL 회로(250')는 위상 검출기(Phase detector, 252)와 위상 지연 셀(Delay cell, 254)을 포함할 수 있다.

예시적인 실시예에서, 위상 검출기(252)는, 소스가 전원전압(VDD)에 연결되고 게이트가 위상 지연 셀(254)의 출력단(DLLOUT)을 반전시키는 인버터(INV)에 연결된 PMOS 스위치(SW_p); 소스가 접지에 연결되고, 게이트가 위상 지연 셀(254)의 출력단(DLLOUT)에 연결된 NMOS 스위치(SW_n); 소스가 PMOS 스위치(SW_p)의 드레인에 연결되고, 게이트가 전압(VBP)에 바이어스 되면서 입력단 발진신호(XO_IN)(REF)에 연결된 PMOS(M_p); 그리고 소스가 NMOS 스위치(SW_n)에 연결되고, 드레인이 PMOS(M_p)의 드레인에 연결되며, 게이트가 전압(VBN)에 바이어스 되면서 입력단 발진신호(XO_IN)(REF)에 연결된 NMOS(M_n)를 포함할 수 있다. PMOS(M_p)와 NMOS(M_n)의 드레인단의 전압(V_C)은 접지된 캐패시터(C_O)에 연결될 수 있다.

예시적인 실시예에서, 위상 지연 셀(254)은 펄스 성형기(240)의 출력(PUL)과 위상 검출기(252)의 출력전압(V_C)을 제공받고, 위상 지연된 출력(DLLOUT)을 생성하여 위상 검출기(252)의 PMOS 스위치(SW_p)와 NMOS 스위치(SW_n)로 피드백해주도록 구성될 수 있다.

도 7과 도 8을 참조하면, 위상 지연 셀(254)로부터 피드백되는 출력(DLLOUT)(즉, 제4사각파 신호)이 로직 로우(0)일 때는 NMOS 스위치(SW_n)와 PMOS 스위치(SW_p)에 의해 위상 검출기(252)가 OFF 되어 위상 검출기(252)의 출력전압(V_C)은 일정하게 유지되고, DLL 회로(250')의 출력(DLLOUT)이 로직 하이(1)일 때는 오실레이터부(110)의 입력단 발진신호(XO_IN)(REF)가 G_m-cell인 PMOS(M_p)와 NMOS(M_n)에 의해 증폭되어 위상 검출기(252)의 출력전압(V_C)을 바꾼다(도 8의 (E)와 (F) 참조). 이때 위상 검출기(252)의 출력전압(V_C)은 오실레이터부(110)의 입력단 발진신호(XO_IN)(REF)와 위상 지연기(254)의 출력(DLLOUT)의 위상이 90도 차이가 날 때 일정하게 유지가 된다. 왜냐하면 이때 위상 검출기(252)의 출력전압(V_C)의 캐패시터(C_O)에 충전된 전하량이 평형을 이루기 때문이다. 위상 지연 셀(254)의 출력(DLLOUT)과 오실레이터부(110)의 입력단 발진신호(XO_IN)(REF)가 90도를 기준으로 DLLOUT이 빠를 때는 출력전압(V_C)이 증가하여 DLLOUT을 느리게 하고, DLLOUT이 느릴 때는 출력전압(V_C)이 감소하여 DLL을 빠르게 하여 위상 검출기(252)의 출력전압(V_C)이 증가한다. 이러한 원리로 DLL에 의해 오실레이터부(110)의 입력단 발진신호(XO_IN)(REF)와 DLL 회로(250')의 출력(DLLOUT)의 위상은 언제나 90도가 차이가 나도록 유지될 수 있다.

도 9는 본 발명의 예시적인 실시예에 따른 서브-하모닉 펄스 주입 오실레이터(100)에서, 전원전압(V_DD)이 고정된 상태에서 주파수 분주비(N)값의 증가에 따라 오실레이터부(110)의 정현파 발진신호(V_osc)의 진폭 및 전력 소모량의 변화를 나타낸다.

트랜지스터 구동을 위해, 전원전압(V_DD)은 무한정 낮게 할 수는 없다. 현실적으로 전원전압(V_DD)의 최저값은 대략 0.3V 정도로 볼 수 있다. 도 9에 도시되어 있듯이, 전원전압(V_DD)을 0.3V로 고정시킨 상태에서, 펄스 주입 분주비 N의 값이 커짐에 따라 오실레이터 발진신호(V_osc)의 진폭(510)을 줄일 수 있고, 그에 따라 전력 소모량(Power)(520)은 모두 줄어든다. 오실레이터부(110)에서의 전력 소모량(520)은 오실레이터부(110)의 기생 저항(R_M)에 의한 열손실이 대부분을 차지하기 때문에, 오실레이터 발진신호(V_osc)의 진폭(510)이 줄어들면 열손실도 그만큼 줄어들 수 있다. 전원전압(V_DD)의 크기가 정해지면, 펄스 주입 분주비(N)를 늘려가면서, 오실레이터부(110)의 발진을 안정적으로 유지할 수 있는 펄스 주입 분주비(N)의 최대값을 찾을 수 있을 것이다. 그 때의 펄스 주입 분주비(N)를 적용하면, 오실레이터부(110)의 전력 소모량을 최소화할 수 있다.

도 10은 종래의 트랜스컨덕턴스 기반 오실레이터 및 기본 주기 펄스 주입 기반 오실레이터와 본 발명의 실시예에 따른 서브-하모닉 펄스 주입 기반 오실레이터(100) 간의 오실레이터 발진신호(V_osc)와 전력 소모량의 관계를 비교하는 그래프이다.

도 10을 참조하면, 오실레이터 발진신호(V_osc)의 진폭이 감소하면 전력 소모량도 감소할 수 있다. 그런데 기존의 트랜스컨덕턴스 기반 오실레이터는 정상적인 동작을 보장하기 위해서는 현실적으로 오실레이터 발진신호(V_osc)의 진폭을 0.3V보다 낮추는 것은 불가능하다. 따라서 전력소모량을 줄일 수 있는 정도도 한계가 있다. 펄스를 오실레이터 발진신호(V_osc)의 모든 피크마다 주입하는 경우, 즉 펄스주입 분주비(N)가 1인 경우에도 마찬가지이다. 도 10에서 610번 및 620번으로 각각 표시된 두 전력 그래프는, 기존의 트랜스컨덕턴스 기반 오실레이터의 소비전력과 펄스주입 분주비(N)가 1인 기본주기 펄스주입 오실레이터의 소비전력을 각각 나타낸다. 두 소비전력 그래프(610, 620) 모두 발진신호(V_osc)의 진폭이 0.3V 이상의 구간에서만 실선으로 표시되고, 0.3V 이하의 구간에서는 점선으로 표시되는데, 두 소비전력 그래프(610, 620)의 점선 구간은 실제로는 구현이 불가능하다.

이에 비해, 서브-하모닉 펄스 주입 기반 오실레이터(100)는 오실레이터 발진신호(V_osc)를 0.3V 보다 더 낮게 낮출 수 있다. 예컨대 도 10의 630의 그래프는 펄스주입 분주비 N를 64로 적용하는 경우의 소비전력을 나타낸다. N=64인 경우에는 오실레이터 발진신호(V_osc)의 진폭을 약 0.15V 수준까지 낮출 수 있다. 오실레이터 발진신호(V_osc)의 진폭을 종래에 비해 훨씬 낮게 가져갈 수 있으므로 오실레이터의 전력 소모량도 그만큼 더 많이 줄일 수 있다.

본 발명에 따른 서브-하모닉 펄스 주입 기반의 오실레이터(100)는 기본 주파수(주파수 분주비 N이 1인 경우)에서 펄스를 주입하는 오실레이터에 비해 펄스 주입 주파수가 더 낮기 때문에 전력 소모량이 줄어드는 효과가 있다. 또한, 본 발명에 따른 서브-하모닉 펄스 주입 기반의 오실레이터는 단 하나의 전원 전압만으로도, 그리고 그 전원 전압이 다른 요소들을 고려하여 커지더라도 저전력으로 발진할 수 있다. 크리스탈과 같이 높은 Q-factor를 가지는 공진기를 기반으로 공진하는 오실레이터에 적합하다.

상대적으로 더 긴 주기로 펄스 주입이 이루어지므로 오실레이터의 출력 발진신호의 평균 진폭이 감소되고, 오실레이터의 기생 저항(R_M)에 의한 에너지 손실량도 감소될 수 있다. 출력 발진신호는 전원 전압(V_DD)의 크기에 비례하고 하모닉 주파수 배수(N)에 반비례한다.

본 발명은 오실레이터 장치를 설계, 제조하는 데 이용될 수 있다.

이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

100: 서브-하모닉 펄스 주입 오실레이터
110: 오실레이터부 120: 스위칭부
130: 스위칭신호 발생기 200: 펄스 주입부
210: 사각파 생성기 260: 펄스 생성기

Claims

소정의 공진주파수(F_OSC)로 발진하여 정현파 발진신호(V_osc)를 생성하도록 구성된 오실레이터부; 및
상기 정현파 발진신호에 기초하여, 상기 공진주파수의 1/N배(단, N은 2이상의 양의 정수)의 서브-하모닉 주파수(F_OSC/N)로 업 주입 펄스와 다운 주입 펄스 신호를 생성하고, 상기 서브-하모닉 주기마다 상기 정현파 발진신호의 하이피크와 로우피크에 상기 업 주입 펄스와 상기 다운 주입 펄스를 각각 주입하여 서브-하모닉 펄스 주입 발진신호(XO_out)를 생성하도록 구성된 펄스 주입부를 구비하는 것을 특징으로 하는 서브-하모닉 펄스 주입 기반 오실레이터.
제1항에 있어서, 상기 업 주입 펄스와 상기 다운 주입 펄스가 주입되기 전의 상기 정현파 발진신호(V_osc)의 최대값은 전원전압(V_DD)보다 낮지만, 상기 업 주입 펄스와 상기 다운 주입 펄스가 주입된 펄스주입 발진신호(XO_out)의 피크값은 상기 전원전압(V_DD)과 실질적으로 같은 것을 특징으로 하는 서브-하모닉 펄스 주입 기반 오실레이터.
제1항에 있어서, 상기 펄스 주입부는 스위칭부와 펄스주입 스위칭신호 발생기를 포함하며, 상기 스위칭부는 전원전압(V_DD)과 접지 사이에 직렬로 연결된 제1 스위칭와 제2 스위치를 포함하며, 상기 제1 스위치와 상기 제2 스위치는 상기 펄스주입 스위칭신호 발생기가 제공하는 업 펄스 신호와 다운 펄스 신호에 의해 각각 스위칭 제어되어 서브-하모닉 주파수의 상기 업 주입펄스와 상기 다운 주입 펄스를 생성하여 상기 오실레이터부의 출력단에 제공함으로써 서브-하모닉 주입펄스를 상기 정현파 발진신호(V_osc)의 서브-하모닉 주기의 피크 지점에 주입하도록 구성되는 것을 특징으로 하는 서브-하모닉 펄스 주입 기반 오실레이터.
제3항에 있어서, 상기 펄스주입 스위칭신호 발생기는 오실레이터부의 입력단을 통해 정현파 입력단 발진신호(XO_IN)를 제공받고, 그 입력단 발진신호(XO_IN)를 이용하여 상기 업 펄스신호와 상기 다운 펄스신호를 각각 생성하여 상기 제1 스위치(SW1) 및 상기 제2 스위치(SW2)의 온/오프를 각각 제어하도록 구성된 것을 특징으로 하는 서브-하모닉 펄스 주입 기반 오실레이터.
제3항에 있어서, 상기 펄스주입 스위칭신호 발생기는, 상기 공진주파수(F_OSC)에서 50% 듀티비를 갖고, 서브-하모닉 주파수(F_OSC/N)를 가지며, 라이징 엣지와 폴링 엣지가 상기 정현파 발진신호(V_OSC)의 하이 피크와 로우 피크에 각각 정렬되는 사각파 신호를 생성하도록 구성 사각파 생성기; 및 상기 사각파 생성기(210)가 출력하는 상기 사각파 신호를 이용하여 상기 서브-하모닉 주파수를 갖는 상기 업 펄스 신호와 상기 다운 펄스 신호를 생성하여 상기 스위칭부에 제공하도록 구성된 펄스 생성기를 포함하는 것을 특징으로 하는 서브-하모닉 펄스 주입 기반 오실레이터.
제5항에 있어서, 상기 사각파 생성기는, 상기 오실레이터부로부터 상기 입력단 발진신호(XO_IN)를 입력받아 50% 듀티비를 갖는 제1 사각파 신호를 상기 공진주파수(F_OSC)로 생성하도록 구성된 펄스 슬라이서; 상기 펄스 슬라이서로부터 제공되는 상기 제1 사각파 신호의 공진주파수(F_OSC)를 소정의 주파수 분주비(N, 단, N은 2이상의 자연수)로 분주하여 제2 사각파 신호를 생성하도록 구성된 주파수 분주기; 상기 주파수 분주기로부터 제공되는 상기 제2 사각파 신호의 주파수와 같은 주파수를 가지며 및 상기 펄스 슬라이서로부터 제공되는 상기 제1 사각파 신호의 펄스폭과 같은 펄스폭을 갖는 제3 사각파 신호를 성형하여 출력하도록 구성된 펄스 성형기; 및 상기 펄스 성형기로부터 제공되는 상기 제3 사각파 신호의 위상을 쉬프트하여 상기 제3 사각파의 라이징 엣지와 폴링 엣지가 상기 오실레이이터부로부터 제공되는 상기 입력단 발진신호(XO_IN)의 하이 피크와 로우 피크에 각각 정렬되는 제4 사각파 신호를 생성하여 상기 펄스 발생기에 제공하도록 구성된 펄스위상 지연기를 포함하는 것을 특징으로 하는 서브-하모닉 펄스 주입 기반 오실레이터.
제6항에 있어서, 상기 펄스 슬라이서는 상기 입력단 발진신호(XO_IN)를 디지털 신호로 변환하여 출력(OUT)하되, 듀티비 조절자의 크기에 따라 상기 디지털 신호의 듀티비를 50%에 수렴시켜 출력하도록 구성된 50% 듀티-고정 슬라이서; 및 상기 50% 듀티-고정 슬라이서에서 출력되는 디지털 신호의 듀티 비를 검출하여 상기 듀티 비가 50%에 수렴되도록 상기 듀티 비 조절자의 크기를 피드백하도록 구성된 듀티비 검출부를 포함하는 것을 특징으로 하는 서브-하모닉 펄스 주입 기반 오실레이터.
제6항에 있어서, 상기 펄스 성형기는 전원전압(V_DD)이 데이터단자(D)에 연결되고, 상기 주파수 분주기의 출력(DIVOUT)이 클럭단자(CLK)에 연결되고, 상기 펄스 슬라이서의 출력이 리셋단(RSTN)에 연결되고, 출력단을 통해 상기 제3 사각파 신호를 출력하도록 구성된 D-플립플롭을 포함하는 것을 특징으로 하는 서브-하모닉 펄스 주입 기반 오실레이터.
제6항에 있어서, 상기 펄스 위상 지연기는, 출력단으로부터 피드백되는 상기 제4 사각파 신호가 로직 로우(0)일 때는 오프되어 출력전압(V_C)을 일정하게 유지하고, 상기 제4 사각파 신호가 로직 하이(1)일 때는 상기 오실레이터부의 입력단 발진신호(XO_IN)를 증폭하여 상기 출력전압(V_C)이 변하게 하고, 상기 오실레이터부의 입력단 발진신호(XO_IN)와 상기 제4 사각파 신호 간의 위상차가 90도일 때 상기 출력전압(V_C)을 일정하게 유지하도록 구성된 위상 검출기; 및 상기 위상 검출기의 출력전압(Vc)에 기초하여, 상기 펄스 성형기로부터 출력되는 제3 사각파 신호의 라이징 엣지의 위상을 상기 정현파 발진신호의 피크에 정렬되도록 위상을 쉬프트한 상기 제4 사각파 신호를 생성하여 출력하면서, 상기 제4 사각파 신호를 상기 위상 검출기로 피드백해주도록 구성된 위상 지연 셀을 포함하는 것을 특징으로 하는 서브-하모닉 펄스 주입 기반 오실레이터.