KR20210129971A - 마이크로 엘이디 - Google Patents

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KR20210129971A
KR20210129971A KR1020200048161A KR20200048161A KR20210129971A KR 20210129971 A KR20210129971 A KR 20210129971A KR 1020200048161 A KR1020200048161 A KR 1020200048161A KR 20200048161 A KR20200048161 A KR 20200048161A KR 20210129971 A KR20210129971 A KR 20210129971A
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micro led
semiconductor layer
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electrode pad
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김대원
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주식회사 루멘스
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Abstract

서로 이격된 제1 전극과 제2 전극을 포함하는 마운트 기판에 실장되는 마이크로 엘이디가 개시된다. 상기 마이크로 엘이디는 상기 마운트 기판의 상부에 형성되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조물; 상기 반도체 적층 구조물의 좌측면, 우측면, 전방면, 후방면 및 하부면을 각각 덮도록 형성된 좌측 반사부, 우측 반사부, 전방 반사부, 후방 반사부 및 하부 반사부를 포함하여, 상기 활성층에서 발생한 광을 상기 반도체 적층 구조물의 상부면을 향해 유도하는 반사 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되고 상기 하부 반사부에 형성되어, 상기 제1 전극에 본딩되는 제1 도전형 전극패드; 및 상기 제2 도전형 반도체층과 전기적으로 연결되고 상기 하부 반사부에 형성되어, 상기 제2 전극 본딩되는 제2 도전형 전극패드를 포함하며, 상기 활성층은 상기 마운트 기판을 기준으로 수직하게 형성된다.

Description

마이크로 엘이디{micro LED}
본 발명은 마이크로 엘이디에 관한 것으로서, 가로 세로 폭과 높이를 모두 획기적으로 줄인 마이크로 엘이디에 관한 것이다.
최근, 엘이디 디스플레이 기술의 발전에 따라, 엘이디 크기를 줄이기 위한 많은 연구가 이루어지고 있다. 이러한 연구의 결과로 한 변의 길이가 100㎛ 이하인 마이크로 엘이디가 개발된 바 있다.
최근에는 마이크로 엘이디 칩의 가로 세로 길이를 대폭 줄일 수 있었지만, 복수개의 반도체층들 각각의 높이와 더 나아가서는 성장 기판의 높이로 인해, 높이를 줄이는데 따른 한계는 여전하다.
일례로, 플립형 마이크로 엘이디칩은, 사파이어 기판 상에서 성장된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고, 제1 도전형 반도체층 및 제2 도전형 반도체층과 연결된 제1 도전형 전극패드와 제2 도전형 전극패드가 사파이어 기판과 반대편에 형성된 구조로 이루어진다. 이러한 플립형 마이크로 엘이디칩은, 사파이어 기판의 높이만 대략 만 80~120㎛이므로, 가로 세로 폭을 예컨대 50㎛ 이하로 획기적으로 줄인다 하더라도, 마운트 기판에 안정되게 세울 수 없는 구조가 될 수 밖에 없다.
또한, 수직형 마이크로 엘이디 칩은, 사파이어 기판 상에서 성장된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하되, 제2 도전형 반도체에 제2 도전형 전극패드를 부착하고, 그 반대편의 사파이어 기판을 제거한 후, 제1 도전형 반도체층에 제1 도전형 전극패드를 부착한 형태로 이루어진다. 이 경우에도, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층 각각의 높이와 제1 도전형 전극패드 및 제2 도전형 전극패드의 높이의 총합으로 인해, 전체 마이크로 엘이디 칩 높이가 커질 수밖에 없으며, 따라서, 이러한 수직형 마이크로 엘이디 칩 또한 가로 세로 폭을 획기적으로 줄인다 하더라도, 마운트 기판에 안정되게 세울 수 없는 구조가 될 수밖에 없다. 또한 상기 수직형 마이크로 엘이디 칩은 마운트 기판상에 와이어를 통한 전기적 연결과 솔더를 통한 전기적 연결 등 서로 다른 공정을 필요로 하게 된다.
대한민국특허공개 제10-2020-0004688(2020년01월14일 공개)
본 발명이 해결하고자 하는 과제는, 반도체 적층 구조를 구성하는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 적층 방향이 마운트 기판과는 평행하고, 실장 방향과 직각을 이루도록 구성되어, 가로, 세로 폭은 물론이고 높이도 획기적으로 줄인, 마이크로 엘이디에 관한 것이다.
본 발명의 일측면에 따라, 서로 이격된 제1 전극과 제2 전극을 포함하는 마운트 기판에 실장되는 마이크로 엘이디가 제공됨, 상기 마이크로 엘이디는, 상기 마운트 기판의 상부에 형성되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조물; 상기 반도체 적층 구조물의 좌측면, 우측면, 전방면, 후방면 및 하부면을 각각 덮도록 형성된 좌측 반사부, 우측 반사부, 전방 반사부, 후방 반사부 및 하부 반사부를 포함하여, 상기 활성층에서 발생한 광을 상기 반도체 적층 구조물의 상부면을 향해 유도하는 반사 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되고 상기 하부 반사부에 형성되어, 상기 제1 전극에 본딩되는 제1 도전형 전극패드; 및 상기 제2 도전형 반도체층과 전기적으로 연결되고 상기 하부 반사부에 형성되어, 상기 제2 전극 본딩되는 제2 도전형 전극패드를 포함하며, 상기 활성층은 상기 마운트 기판을 기준으로 수직하게 형성된다.
일 실시예에 따라, 상기 좌측 반사부, 우측 반사부, 전방 반사부, 후방 방사부 및 하부 반사부 중 적어도 하나는 상기 반도체 적층 구조물과 접하는 전기 절연성 광투과층과 상기 전기 절연성 광투과층과 접하는 도전성 DBR(distributed bragg reflector)을 포함한다.
일 실시예에 따라, 상기 하부 반사부를 관통하는 제1 비아 및 제2 비아가 제공되며, 상기 제1 비아에 의해 상기 제1 도전형 전극패드가 상기 제1 도전형 반도체층에 접속되고 상기 제2 비아에 의해 상기 제2 도전형 전극패드가 상기 제2 도전형 반도체층에 접속된다.
일 실시예에 따라, 상기 좌측면과 상기 우측면 사이의 거리는 상기 상부면과 상기 하부면 사이의 거리 및 상기 전방면과 후방면 사이의 거리보다 길다.
일 실시예에 따라, 상기 좌측면과 상기 우측면 사이의 거리는 상기 상부면과 상기 하부면 사이의 거리의 1.5배 이상이다.
일 실시예에 따라, 상기 반도체 적층 구조물은 사파이어 기판 상에서 성장된 질화갈륨계 반도체층들로 구성되고, 상기 반도체 적층 구조물의 좌측면은 상기 사파이어 기판이 제거되고 남은 면이다.
일 실시예에 따라, 상기 반도체 적층 구조물의 상부면에는 파장변환부가 형성된다.
일 실시예에 따라, 상기 하부 반사부는 제1 홀과 제2 홀을 포함하고 상기 제1 도전형 전극패드의 일부는 상기 제1 홀 내에 형성되고 상기 제2 도전형 전극 패드의 일부는 상기 제2 홀 내에 형성된다.
본 발명의 다른 측면에 따라, 서로 이격된 제1 전극과 제2 전극을 포함하는 마운트 기판에 실장되는 마이크로 엘이디가 제공되며, 상기 마이크로 엘이디는, 상기 마운트 기판의 상부에 형성되며, 상기 마운트 기판을 기준으로 좌측면으로부터 우측면까지 제1 도전형 반도체층과 활성층과 제2 도전형 반도체층이 횡방향을 따라 형성되고, 상부면과 하부면 각각은 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층이 노출되는 반도체 적층 구조물; 상기 반도체 적층 구조물의 좌측면, 우측면, 전방면, 후방면 및 하부면을 각각 덮도록 형성된 좌측 반사부, 우측 반사부, 전방 반사부, 후방 반사부 및 하부 반사부를 포함하여, 상기 활성층에서 발생한 광을 상기 반도체 적층 구조물의 상부면을 향해 유도하는 반사 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되고 상기 하부 반사부에 형성되어, 상기 제1 전극에 본딩되는 제1 도전형 전극패드; 및 상기 제2 도전형 반도체층과 전기적으로 연결되고 상기 하부 반사부에 형성되어, 상기 제2 전극 본딩되는 제2 도전형 전극패드를 포함한다.
본 발명에 따른 마이크로 엘이디는 반도체 적층 구조를 구성하는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 적층 방향이 마운트 기판과는 평행하고, 실장 방향과 직각을 이루도록 구성되어, 가로, 세로 폭은 물론이고 높이도 획기적으로 줄일 수 있는 이점을 갖는, 본 발명의 다른 이점이나 효과는 이하 실시예 설명으로부터 더 잘 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 마이크로 엘이디가 마운트 기판에 실장된 상태를 도시한 사시도로서, 보이지 않는 선을 가는선으로 표시한 도면이고,
도 2는 본 발명의 일 실시예 따른 마이크로 엘이디가 마운트 기판에 실장된 상태를 도시한 단면도이고,
도 3은 본 발명의 일 실시예에 따른 마이크로 엘이디를 도시한 평면도이고,
도 4는 본 발명의 일 실시예에 따른 마이크로 엘이디를 도시한 저면도이고,
도 5, 도 6, 도 7, 도 8 및 도 9는 본 발명의 다양한 변형 실시예들을 설명하기 위한 단면도들이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 다양한 실시예들에 대하여 설명한다. 첨부된 도면들 및 실시예들은 이 기술 분야에서 통상의 지식을 가진 자로 하여금 본 발명에 관한 이해를 돕기 위한 의도로 간략화되고 예시된 것임에 유의하여야 할 것이다. 또한, 본 명세서 내에서, "일치", "일치하는" 또는 "일치한다" 라는 표현은 정확히 일치한다는 의미로 국한되어 해석되어서는 아니되고 오차범위도 허용하는 것으로 해석됨에 유의하여야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 마이크로 엘이디가 마운트 기판에 실장된 상태를 도시한 사시도로서, 보이지 않는 선을 가는선으로 표시한 도면이고, 도 2는 본 발명의 일 실시예 따른 마이크로 엘이디가 마운트 기판에 실장된 상태를 도시한 단면도이고, 도 3은 본 발명의 일 실시예에 따른 마이크로 엘이디를 도시한 평면도이고, 도 4는 본 발명의 일 실시예에 따른 마이크로 엘이디를 도시한 저면도이다.
도 1, 도 2, 도 3 및 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 마이크로 엘이디(100)는 마운트 기판(200) 상에 실장되도록 구성된다. 도면에는 하나의 마이크로 엘이디(100)만이 도시되었지만, 실제로는 마운트 기판(200) 상에 복수개의 마이크로 엘이디(100)들이 실장된다. 그리고, 상기 마이크로 엘이디(100)는 마이크로 엘이디 디스플레이에 적용되어 하나의 픽셀 또는 하나의 서브픽셀을 구성할 수 있다.
상기 마운트 기판(200)은 예컨대 PCB(Printed Circuit Board), FPCB(Flexible Printed Circuit Board), MCPCB(Metal Core Printed Circuit Board) 또는 TFT(Thin Film Transistor)가 형성된 기판 중에 하나 일 수 있으며, 상면에 각 마이크로 엘이디(100)에 대응되는 전극 쌍, 즉, 서로 평행한 상태로 이격되어 있는 제1 전극(220)과 제2 전극(240)을 포함한다.
상기 마이크로 엘이디(100)는 좌측면(A), 우측면(B), 전방면(C), 후방면(D), 상부면(E) 및 하부면(F)을 포함하는 직육면체형의 반도체 적층 구조물(120)과, 상기 상부면(E)을 제외한 면들, 즉, 좌측면(A), 우측면(B), 전방면(C), 후방면(D) 및 하부면(F)을 덮도록 형성된 반사 구조물(140)과, 하부에 구비되어 상기 제1 전극(220) 및 상기 제2 전극(240) 각각에 본딩되는 제1 도전형 전극패드(160A) 및 제2 도전형 전극패드(160B)를 포함한다.
상기 반도체 적층 구조물(120)은 사파이어 기판 상에서 성장된 질화갈륨계 반도체층들로 구성될 수 있다. 또한, 상기 반도체 적층 구조물(120)은 성장기판인 사파이어 기판이 제거되고 남은 것이 바람직하다. 보다 구체적으로, 상기 반도체 적층 구조물(120)은 상기 좌측면(A)으로부터 상기 우측면(B)까지 횡방향을 따라 차례로 형성된 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함하며, 상기 좌측면(A)은 상기 사파이어 기판이 제거되고 남은 제1 도전형 반도체층(122)의 표면일 수 있다. 여기에서, 상기 활성층(124)은 전술한 마운트 기판(200)에 대하여 수직(직각)을 이루고 있다.
이러한 상기 반도체 적층 구조물(120)은 상기 좌측면(A)과 상기 우측면(B) 사이의 거리인 횡폭(W1)이 상기 반도체 적층 구조물(120)의 상부면(E)과 상기 하부면(F) 사이의 거리인 높이(H)보다 길다. 더 바람직하게는, 상기 반도체 적층 구조물(120)의 횡폭, 즉, 상기 좌측면(A)과 상기 우측면(B) 사이의 거리는 상기 반도체 적층 구조물(120)의 높이(H), 즉, 상부면(E)과 상기 하부면(F) 사이의 거리의 1.5배 이상으로 큰 것이 바람직하다. 본 실시예에 있어서, 반도체 적층 구조물(120)의 좌측면(A)과 상기 우측면(B) 사이의 거리인 횡폭(W1)이 반도체 적층 구조물(120)의 전방면(C)과 후방면(D) 사이의 거리인 종폭(W2) 보다 길다. 본 실시예에서, 상기 반도체 적층 구조물(120)의 높이, 즉, 상기 반도체 적층 구조물(120)의 상부면(E)과 상기 하부면(F) 사이의 거리가 50㎛ 이하인 것이 바람직하다.
상기 반도체 적층 구조물(120)은 나노 공정을 통해 횡폭(W1), 종폭(W2)과 높이(H)가 수십에서 수백 nm까지 형성될 수 있다.
상기 제1 도전형 반도체층(122)과 상기 제2 도전형 반도체층(126) 각각은 n형 반도체층과 p형 반도체층일 수 있다. 상기 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. 제1 도전형 화합물 반도체층(122) 및 제2 화합물 반도체층(126)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, n형 화합물 반도체층 및/또는 p형 화합물 반도체층은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(124)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다.
상기 반도체 적층 구조물(120)의 상부면(E)은 위에서 언급된 바와 같이 반사 구조물(140)에 의해 덮이지 않는 면으로서 광을 방출하는 면이다. 그리고, 상기 반도체 적층 구조물(120)의 상부면(E)은 상기 제1 도전형 반도체층(122)의 표면과 상기 활성층(124)의 표면과 상기 제2 도전형 반도체층(126)의 표면을 모두 포함한다. 또한, 상기 반도체 적층 구조물(120)의 상부면(E)은 상기 마운트기판 상에 나란하게 배치되는 형태이다.
상기 반도체 적층 구조물(120)의 하부면(F)은, 제1 도전형 전극패드(160A) 및 제2 도전형 전극패드(160B)와 접속을 위한 부분을 제외한 나머지 부분이 상기 반사 구조물(140)에 의해 덮이며, 상기 제1 도전형 반도체층(122)의 표면과 상기 활성층(124)의 표면과 상기 제2 도전형 반도체층(126)의 표면을 모두 포함한다.
상기 반도체 적층 구조물(120)의 전방면(C) 및 후방면(D) 각각은 상기 반사 구조물(140)에 의해 전체적으로 덮이며, 상기 제1 도전형 반도체층(122)의 표면과 상기 활성층(124)의 표면과 상기 제2 도전형 반도체층(126)의 표면을 모두 포함한다. 따라서, 상기 반도체 적층 구조물(120)이 전방면(C) 및 후방면(D)과 직접 접하는 경우, 적어도 상기 반도체 적층 구조물(120)의 상기 전방면(C) 및 상기 후방면(D)과 접하는 부분을 전기 절연성 재료로 형성하는 것이 필요하다.
상기 반도체 적층 구조물(120)의 좌측면(A)은 제1 도전형 반도체층(122)의 표면으로 구성되고, 상기 반도체 적층 구조물(120)의 우측면(B)은 제2 도전형 반도체층(126)의 표면으로 구성된다.
한편, 상기 반사 구조물(140)은 상기 반도체 적층 구조물(120)의 좌측면(A)을 덮도록 형성된 좌측 반사부(141)와, 상기 반도체 적층 구조물(120)의 우측면(B)을 덮도록 형성된 우측 반사부(142)와, 상기 반도체 적층 구조물(120)의 전방면(C)을 덮도록 형성된 전방 반사부(143)와, 상기 반도체 적층 구조물(120)의 후방면(D)을 덮도록 형성된 후방 반사부(144)와, 상기 반도체 적층 구조물(120)의 하부면(F)을 덮도로 형성된 하부 반사부(145)를 포함한다.
상기 좌측 반사부(141), 상기 우측 반사부(142), 상기 전방 반사부(143), 상기 후방 반사부(144) 및 상기 하부 반사부(145)로 구성된 반사 구조물(140)은 전기 절연성 DBR(Distributed Bragg Reflector)인 것이 바람직하다. 위와 같이 전기 절연성 DBR로 이루어진 반사 구조물(140)을 형성하기 위해, 상기 반도체 적층 구조물(120)의 상부면(E)을 마스크로 가린 후, DBR을 구성하는 전기절연성 재료들을 상기 반도체 적층 구조물(120)의 표면(A, B, C. D, F)에 증착할 수 있다.
제1 도전형 전극패드(160A)와 제1 도전형 반도체층(122)과의 접속을 위한 제1 비아(162A)과 제2 도전형 전극패드(160B)와 제2 도전형 반도체층(126)과의 접속을 위한 제2 비아(162B) 형성을 위해, 상기 반도체 적층 구조물(120)의 하부면(F)에 영역적으로 마스크를 형성한 후, 전기 절연성 DBR 형성을 위한 증착을 할 수도 있다.
상기 전기 절연성 DBR은 예컨대, SixOyNz, TixOy, TaxOy 및 NbxOy에서 선택된 적어도 두 개의 고굴절률층과 저굴절률층을 교대로 적층하여 형성될 수 있다. 교대로 적층되는 고굴절률층과 저굴절률층의 광학 두께를 조절하여 특정 파장의 광에 대한 반사율을 극대화할 수 있다. 이때, 전기 절연성 DBR은 전체적으로 동일한 구조를 가져 특정 파장에 대해 동일한 반사 특성을 가질 수도 있지만, 대안적으로, 전기 절연성 DBR을 복수개로 나뉘어 따로 형성하고, 복수의 전기 절연성 DBR 중 적어도 하나의 전기 절연성 DBR의 반사 파장을 다른 절연성 DBR의 반사 파장과 다르게 하는 것이 고려될 수 있다.
상기 반사 구조물(140)은 상기 반도체 적층 구조물(120)의 활성층(124)에서 전자와 정공의 결합에 의해 생성된 광을 반사하여 상기 반도체 적층 구조물(120)의 상부면(E)으로 유도한다. 상기 상부면(E)은 상기 반사 구조물(140)에 의해 덮이지 않으므로 광을 외부로 내보낼 수 있다.
본 실시예에서, 상기 제1 도전형 전극패드(160A)는 반사 구조물(140)의 하부 반사부(145)의 하부면에 접하여 형성된다. 또한, 상기 제2 도전형 전극패드(160B)는 상기 제1 도전형 전극패드(160A)와 이격된 상태로 상기 하부 반사부(145)의 하부면에 형성된다.
상기 제1도전형 전극패드(160A) 및 상기 제2도전형 전극패드(160B)는 상기 반사구조물(140)의 하부 반사부(145)에만 한정되어 형성되는 것이 아니며, 상기 좌측면(A)과 상기 우측면(B)과 연결하여 형성될 수 있다.
상기 제1 도전형 전극패드(160A)는 상기 하부 반사부(145)를 상하로 관통하는 제1 비아(162A)에 의해 상기 제1 도전형 반도체층(122)에 접속되고, 상기 제2 도전형 전극패드(160B)는 상기 하부 반사부(145)를 관통하는 제2 비아(162B)에 의해 상기 제2 도전형 반도체층(124)에 접속된다. 상기 제1 도전형 전극패드(160A)는 솔더 또는 도전성 페이스트와 같은 본딩 재료(미도시됨)에 의해 마운트 기판(200) 상의 제1 전극(220)에 본딩되고, 상기 제2 도전형 전극패드(160B)는 솔더 또는 도전성 페이스트와 같은 본딩 재료(미도시됨)에 의해 마운트 기판(200) 상의 제2 전극(240)에 본딩된다.
본 실시예에서는, 상기 반사 구조물(140)을 구성하는 상기 좌측 반사부(141), 우측 반사부(142), 전방 반사부(143), 후방 방사부(144) 및 하부 반사부(145) 모두가 동시에 전기 절연성 재료들에 의해 형성되어 전기 절연성을 가지므로, 상기 반도체 적층 구조물(120)의 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)에 공통적으로 접촉하여도 쇼트가 발생하지 않는다.
본 실시예에 따르면, 상기 제1 도전형 전극패드(160A)는 상기 좌측 반사부(141)와 상기 하부 반사부(145) 사이의 모서리에 인접해 위치하고, 상기 제2 도전형 전극패드(160B)는 상기 우측 반사부(142)와 상기 하부 반사부(145) 사이의 모서리에 인접해 위치한다. 여기에서, 용어 "인접"은 접하거나 또는 10 마이크로미터 거리 미만으로 가까이 있는 것을 의미한다.
도 5, 도 6, 도 7, 도 8 및 도 9는 본 발명의 다양한 변형 실시예들을 설명하기 위한 단면도들이다.
먼저 도 5를 참조하면, 본 예의 마이크로 엘이디(100)는 반사 구조물(140)의 일부로서, 반도체 적층 구조물(120)과 직접 접하는 전기 절연성 광투과층(1410)과, 상기 전기 절연성 광투과층(1410)과 접하여 형성된 도전성 DBR(1420)을 포함한다. 다시 말해, 상기 반사 구조물(140)을 구성하는 좌측 반사부, 우측 반사부, 전방 반사부, 후방 방사부 및 하부 반사부 각각은 상기 반도체 적층 구조물(120)과 직접 접하는 전기 절연성 광투과층(1410)과 상기 전기 절연성 광투과층(1410)의 외측 표면에 접하여 형성된 도전성 DBR(1420)을 포함한다
본 예에서와 같이, 상기 반사 구조물(140) 전체가 전기 절연성 광투과층(1410)과 도전성 DBR(1420)로 이루어질 수도 있다. 하지만, 상기 좌측 반사부, 우측 반사부, 전방 반사부, 후방 방사부 및 하부 반사부 중 특정 반사부, 바람직하게는, 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)에 공통적으로 접해야 하는 전방 반사부, 후방 반사부 또는 하부 반사부가 전기 절연성 광투과층(1410) 및 도전성 DBR(1420)으로 이루어지는 것이 바람직하다.
본 예에 있어서는, 제1 비아(162A)가 상기 제1 도전형 반도체층(122)와 상기 제1 도전형 전극패드(160A)를 접속시키고, 제2 비아(162B)가 상기 제2 도전형 반도체층(126)와 상기 제2 도전형 전극패드(160B)를 접속시키되, 상기 제1 비아(162A) 주변과 상기 제2 비아(162B)의 주변도 상기 전기 절연성 광투과층(1410)에 의해 덮여 있다.
도전성 DBR로는 굴절률차가 큰 GaN과 AlGaN을 조합한 것이 이용될 수 있다. 하지만, 이 조합은 격자 부정합과 열팽창 계수의 차이가 크다는 문제가 있으므로, AlN/GaN 4반파장 스택의 4쌍마다 AlGaN/GaN 5.5쌍으로 이루어진 초격자를 끼워 넣은 M 구조의 도전성 DBR을 이용하는 것도 고려될 수 있다. 또한, ITO를 포함하는 DBR 등 다른 다양한 종류의 도전성 DBR이 본 예에 적용될 수 있다.
다음 도 6을 참조하면, 본 예의 마이크로 엘이디(100)는 전기 절연성 DBR로 형성된 반사 구조물(140)을 포함한다. 그리고, 상기 반사 구조물(140)의 하부 반사부(145)에 제1 도전형 반도체층(122)의 표면을 노출시키는 제1 홀(1452)과 제2 도전형 반도체층(124)의 표면을 노출시키는 제2 홀(1454)이 형성되고, 상기 제1 도전형 전극패드(160A)의 상부는 상기 제1 홀(1452) 내에 삽입되어 위치하고 상기 제2 도전형 전극 패드(160B)의 상부는 상기 제2 홀(1454) 내에 삽입되어 위치한다.
다음 도 7을 참조하면, 본 예의 마이크로 엘이디(100)는 반사 구조물의 일부로서 반도체 적층 구조물(120)의 좌측면(A)를 덮는 좌측 반사부(141)와 반도체 적층 구조물(120)의 우측면(B)을 덮는 우측 반사부(142)를 포함한다. 그리고 상기 좌측 반사부(141)와 상기 우측 반사부(142) 각각은 도전성 DBR로 이루어진다. 또한, 제1 도전형 전극패드(160A)는 도전성 DBR로 이루어진 좌측 반사부(141)와 접촉하며, 상기 제2 도전형 전극패드(160B)는 도전성 DBR로 이루어진 우측 반사부(142)와 접촉한다. 상기 반도체 적층 구조물(120)의 하부면(E)은 전기 절연성을 갖는 하부 반사부(145)에 의해 부분적으로 덮인다. 상기 제1 도전형 전극패드(160A)와 상기 제2 도전형 전극패드(160B)가 보다 넓은 면적으로 상기 제1 도전형 반도체층(122)와 상기 제2 도전형 반도체층(126)과 접촉함으로써 효율을 높일 수 있다.
다음 도 8을 참조하면, 본 예의 마이크로 엘이디(100)는 상기 반도체 적층 구조물(120)의 상부면(E)을 덮도록 형성된 파장변환부(180)를 더 포함한다. 상기 파장변환부(180)는 형광체 또는 퀀텀닷을 포함할 수 있다. 도시하지는 않았지만, 상기 파장변환부(180)의 상측 및 하측에 광 확산부가 추가로 제공될 수 있다.
다음 도 9를 참조하면, 본 예의 마이크로 엘이디(100)는 반도체 적층 구조물(120)의 내부에 형성된 제1 내부 DBR(1221)과 제2 내부 DBR(1261)을 더 포함한다. 상기 제1 내부 DBR(1221)이 상기 제1 도전형 반도체층(122)의 내부 좌측에 형성되고 상기 제2 내부 DBR(1261)이 상기 제2 도전형 반도체층(126)의 내부 우측에 형성되어 반도체 적층 구조물(120)의 상부면으로 향하는 빛의 양을 증가시키며 출사 광의 지향각을 좁혀준다. 상기 제1 내부 DBR(1221) 및 상기 제2 내부 DBR(1261) 각각은 예컨대 (Al, Ga, In)N 반도체와 같은 III-N 계열의 화합물 반도체 중 굴절률 차이가 큰 화합물 반도체 쌍을 교대로 적층한 것이 이용될 수 있다.
120.....................반도체 적층 구조물
122.....................제1 도전형 반도체층
124.....................활성층
126.....................제2 도전형 반도체층
140.....................반사 구조물
141.....................좌측 반사부
142.....................우측 반사부
143.....................전방 방사부
144.....................후방 반사부
145.....................하부 반사부
160A....................제1 도전형 전극패드
160B....................제2 도전형 전극패드

Claims (20)

  1. 서로 이격된 제1 전극과 제2 전극을 포함하는 마운트 기판에 실장되는 마이크로 엘이디로서,
    상기 마운트 기판의 상부에 형성되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조물;
    상기 반도체 적층 구조물의 좌측면, 우측면, 전방면, 후방면 및 하부면을 각각 덮도록 형성된 좌측 반사부, 우측 반사부, 전방 반사부, 후방 반사부 및 하부 반사부를 포함하여, 상기 활성층에서 발생한 광을 상기 반도체 적층 구조물의 상부면을 향해 유도하는 반사 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되고 상기 하부 반사부에 형성되어, 상기 제1 전극에 본딩되는 제1 도전형 전극패드; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되고 상기 하부 반사부에 형성되어, 상기 제2 전극 본딩되는 제2 도전형 전극패드를 포함하며,
    상기 활성층은 상기 마운트 기판을 기준으로 수직하게 형성되는 것을 특징으로 하는 마이크로 엘이디
  2. 청구항 1에 있어서, 상기 좌측 반사부, 상기 우측 반사부, 상기 전방 반사부, 상기 후방 반사부 및 상기 하부 반사부 중 적어도 하나는 전기 절연성 DBR(distributed bragg reflector)을 포함하는 것을 특징으로 하는 마이크로 엘이디.
  3. 청구항 1에 있어서, 상기 좌측 반사부, 상기 우측 반사부, 상기 전방 반사부, 상기 후방 방사부 및 상기 하부 반사부 중 적어도 하나는 상기 반도체 적층 구조물과 접하는 전기 절연성 광투과층과 상기 전기 절연성 광투과층과 접하는 도전성 DBR(distributed bragg reflector)을 포함하는 것을 특징으로 하는 마이크로 엘이디.
  4. 청구항 1에 있어서, 상기 하부 반사부를 관통하는 제1 비아 및 제2 비아를 더 포함하고, 상기 제1 비아에 의해 상기 제1 도전형 전극패드가 상기 제1 도전형 반도체층에 접속되고 상기 제2 비아에 의해 상기 제2 도전형 전극패드가 상기 제2 도전형 반도체층에 접속된 것을 특징으로 하는 마이크로 엘이디.
  5. 청구항 1에 있어서, 상기 좌측면과 상기 우측면 사이의 거리는 상기 상부면과 상기 하부면 사이의 거리 및 상기 전방면과 상기 후방면 사이의 거리보다 긴 것을 특징으로 하는 마이크로 엘이디.
  6. 청구항 1에 있어서, 상기 좌측면과 상기 우측면 사이의 거리는 상기 상부면과 상기 하부면 사이의 거리의 1.5배 이상인 것을 특징으로 하는 마이크로 엘이디.
  7. 청구항 1에 있어서, 상기 반도체 적층 구조물은 사파이어 기판 상에서 성장된 질화갈륨계 반도체층들로 구성되고, 상기 반도체 적층 구조물의 좌측면은 상기 사파이어 기판이 제거되고 남은 면인 것을 특징으로 하는 마이크로 엘이디.
  8. 청구항 1에 있어서, 상기 반도체 적층 구조물의 상부면에 형성된 파장변환부를 더 포함하는 것을 특징으로 하는 마이크로 엘이디.
  9. 청구항 1에 있어서, 상기 하부 반사부는 제1 홀과 제2 홀을 포함하고 상기 제1 도전형 전극패드의 일부는 상기 제1 홀 내에 형성되고 상기 제2 도전형 전극 패드의 일부는 상기 제2 홀 내에 형성된 것을 특징으로 하는 마이크로 엘이디.
  10. 서로 이격된 제1 전극과 제2 전극을 포함하는 마운트 기판에 실장되는 마이크로 엘이디로서,
    상기 마운트 기판의 상부에 형성되며, 상기 마운트 기판을 기준으로 좌측면으로부터 우측면까지 제1 도전형 반도체층과 활성층과 제2 도전형 반도체층이 횡방향을 따라 형성되고, 상부면과 하부면 각각은 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층이 노출되는 반도체 적층 구조물;
    상기 반도체 적층 구조물의 좌측면, 우측면, 전방면, 후방면 및 하부면을 각각 덮도록 형성된 좌측 반사부, 우측 반사부, 전방 반사부, 후방 반사부 및 하부 반사부를 포함하여, 상기 활성층에서 발생한 광을 상기 반도체 적층 구조물의 상부면을 향해 유도하는 반사 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되고 상기 하부 반사부에 형성되어, 상기 제1 전극에 본딩되는 제1 도전형 전극패드; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되고 상기 하부 반사부에 형성되어, 상기 제2 전극 본딩되는 제2 도전형 전극패드를 포함하는 것을 특징으로 하는 마이크로 엘이디.
  11. 청구항 10에 있어서, 상기 좌측 반사부, 상기 우측 반사부, 성기 전방 반사부, 상기 후방 방사부 및 상기 하부 반사부 중 적어도 하나는 전기 절연성 DBR(distributed bragg reflector)을 포함하는 것을 특징으로 하는 마이크로 엘이디.
  12. 청구항 10에 있어서, 상기 좌측 반사부, 상기 우측 반사부, 상기 전방 반사부, 상기 후방 방사부 및 상기 하부 반사부 중 적어도 하나는 상기 반도체 적층 구조물과 접하는 전기 절연성 광투과층과 상기 전기 절연성 광투과층과 접하는 도전성 DBR(distributed bragg reflector)을 포함하는 것을 특징으로 하는 마이크로 엘이디.
  13. 청구항 10에 있어서, 상기 하부 반사부를 관통하는 제1 비아 및 제2 비아를 더 포함하고, 상기 제1 비아에 의해 상기 제1 도전형 전극패드가 상기 제1 도전형 반도체층에 접속되고 상기 제2 비아에 의해 상기 제2 도전형 전극패드가 상기 제2 도전형 반도체층에 접속된 것을 특징으로 하는 마이크로 엘이디.
  14. 청구항 10에 있어서, 상기 좌측면과 상기 우측면 사이의 거리는 상기 상부면과 상기 하부면 사이의 거리 및 상기 전방면과 상기 후방면 사이의 거리보다 긴 것을 특징으로 하는 마이크로 엘이디.
  15. 청구항 10에 있어서, 상기 좌측면과 상기 우측면 사이의 거리는 상기 상부면과 상기 하부면 사이의 거리의 1.5배 이상인 것을 특징으로 하는 마이크로 엘이디.
  16. 청구항 10에 있어서, 상기 반도체 적층 구조물은 사파이어 기판 상에서 성장된 질화갈륨계 반도체층들로 구성되고, 상기 반도체 적층 구조물의 좌측면은 상기 사파이어 기판이 제거되고 남은 면인 것을 특징으로 하는 마이크로 엘이디.
  17. 청구항 10에 있어서, 상기 반도체 적층 구조물의 상부면에 형성된 파장변환부를 더 포함하는 것을 특징으로 하는 마이크로 엘이디.
  18. 청구항 10에 있어서, 상기 제1 도전형 전극패드는 상기 좌측 반사부와 상기 하부 반사부 사이의 모서리에 인접해 위치하고 상기 제2 도전형 전극패드는 상기 우측 반사부와 상기 하부 반사부 사이의 모서리에 인접해 위치하는 것을 특징으로 하는 마이크로 엘이디.
  19. 청구항 10에 있어서, 상기 하부 반사부는 제1 홀과 제2 홀을 포함하고 상기 제1 도전형 전극패드의 일부는 상기 제1 홀 내에 형성되고 상기 제2 도전형 전극 패드의 일부는 상기 제2 홀 내에 형성된 것을 특징으로 하는 마이크로 엘이디.
  20. 청구항 10에 있어서, 상기 좌측면 반사부와 상기 우측면 반사부는 도전성을 가지며, 상기 제1 도전형 전극패드는 상기 좌측면 반사부를 통해 상기 제1 도전형 반도체층과 전기 접속되고, 상기 제2 도전형 전극패드는 상기 우측면 반사부를 통해 상기 제2 도전형 반도체층에 접속하는 것을 특징으로 하는 마이크로 엘이디.
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