KR20210116729A - 표시 장치 - Google Patents

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Abstract

표시 장치는 표시부, 표시부에 구동 신호를 제공하며 적어도 하나의 구동부 트랜지스터를 포함하는 구동부, 구동부에 클록 신호를 제공하는 클록 신호 배선을 포함하고, 구동부는, 액티브 패턴, 상기 액티브 패턴과 중첩하는 게이트 패턴, 액티브 패턴과 다른 층에 배치되며 액티브 패턴에 전기적으로 연결된 소스 패턴 및 게이트 패턴과 클록 신호 배선 사이에 배치되며 정전압이 인가되는 차폐 패턴을 포함하고, 클록 신호 배선은 게이트 패턴과 중첩하고, 소스 패턴 위에 배치된다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 차폐 패턴을 포함하는 표시 장치에 관한 것이다.
지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다.
상기 표시 장치의 베젤 영역을 줄이기 위한 시도가 행해지고 있다. 예를 들어, 베젤리스 표시 장치, 노치(notch)를 포함하는 형태의 표시 장치 등이 개발되고 있다. 상기 베젤 영역을 줄이기 위해서 상기 베젤 영역에 존재하는 배선들이 재배치될 수 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 차폐 패턴을 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시부, 상기 표시부에 구동 신호를 제공하며 적어도 하나의 구동부 트랜지스터를 포함하는 구동부, 상기 구동부에 클록 신호를 제공하는 클록 신호 배선을 포함하고, 상기 구동부는, 액티브 패턴, 상기 액티브 패턴과 중첩하는 게이트 패턴, 상기 액티브 패턴과 다른 층에 배치되며 상기 액티브 패턴에 전기적으로 연결된 소스 패턴 및 상기 게이트 패턴과 상기 클록 신호 배선 사이에 배치되며 정전압이 인가되는 차폐 패턴을 포함하고, 상기 클록 신호 배선은 상기 게이트 패턴과 중첩하고, 상기 소스 패턴 위에 배치될 수 있다.
일 실시예에 있어서, 상기 차폐 패턴은 상기 소스 패턴 아래에 배치될 수 있다.
일 실시예에 있어서, 상기 차폐 패턴은 상기 게이트 패턴 전부와 중첩할 수 있다.
일 실시예에 있어서, 상기 클록 신호 배선과 동일한 층에 배치되며 상기 차폐 패턴에 상기 정전압을 전달하는 연결 배선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 차폐 패턴과 상기 클록 신호 배선 사이에 배치되며 상기 차폐 패턴에 상기 정전압을 전달하는 연결 배선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 연결 배선은 상기 클록 신호 배선 및 상기 게이트 패턴과 중첩하지 않을 수 있다.
일 실시예에 있어서, 게이트 패턴은 제1 서브 게이트 패턴 및 제2 서브 게이트 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴은 상기 소스 패턴 아래에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴은 상기 차폐 패턴과 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴 중 하나만 상기 차폐 패턴과 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴은 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 구동부는, 상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴 사이에 배치되며, 상기 액티브 패턴과 전기적으로 연결되는 드레인 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 서브 게이트 패턴 및 상기 제2 게이트 패턴 중 하나만 상기 차폐 패턴과 중첩할 수 있다.
일 실시예에 있어서, 상기 차폐 패턴은 제1 서브 차폐 패턴 및 제2 서브 차폐 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴은 상기 제1 서브 차폐 패턴 및 상기 제2 서브 차폐 패턴과 각각 중첩할 수 있다.
일 실시예에 있어서, 상기 차폐 패턴은 소스 패턴 및 드레인 패턴 상에 배치될 수 있다.
일 실시예에 있어서, 상기 구동부 트랜지스터는 p-type 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 구동부 트랜지스터는 n-type 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 구동부 트랜지스터는 듀얼-게이트(dual gate) 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치는 표시부, 표시부에 구동 신호를 제공하며 적어도 하나의 구동부 트랜지스터를 포함하는 구동부, 구동부에 클록 신호를 제공하는 클록 신호 배선을 포함하고, 구동부는, 액티브 패턴, 액티브 패턴과 중첩하는 게이트 패턴, 액티브 패턴과 다른 층에 배치되며 액티브 패턴에 전기적으로 연결된 소스 패턴 및 게이트 패턴과 클록 신호 배선 사이에 배치되며 정전압이 인가되는 차폐 패턴을 포함하고, 클록 신호 배선은 게이트 패턴과 중첩하고, 소스 패턴 위에 배치될 수 있다. 이에 따라, 표시 장치의 베젤 영역이 감소될 수 있다. 또한, 게이트 패턴과 클록 신호 배선 사이에 발생할 수 있는 커플링 현상이 방지될 수 있다.
다만, 본 발명의 효과는 상기 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 2는 스캔 드라이버의 구조의 일 실시예를 나타내는 도면이다.
도 3은 스캔 시프트 레지스터에 내장된 스캔 구동 회로의 일 실시예를 나타내는 도면이다.
도 4는 에미션 드라이버의 구조의 일 실시예를 나타내는 도면이다.
도 5는 에미션 시프트 레지스터에 내장된 에미션 구동 회로의 일 실시예를 나타내는 도면이다.
도 6은 도 1의 I-I'라인을 따라 절단한 단면도이다.
도 7은 본 발명의 실시예들에 따른 표시 장치의 구동부 트랜지스터를 도시한 평면도이다.
도 8은 도 7의 II-II' 라인을 따라 절단한 단면도이다
도 9는 본 발명의 실시예들에 따른 표시 장치의 구동부 트랜지스터를 도시한 평면도이다.
도 10은 도 9의 III-III'라인을 따라 절단한 단면도이다.
도 11은 본 발명의 실시예들에 따른 표시 장치의 구동부 트랜지스터를 도시한 평면도이다.
도 12은 도 11의 IV-IV'라인을 따라 절단한 단면도이다.
도 13은 본 발명의 실시예들에 따른 표시 장치의 구동부 듀얼-게이트 트랜지스터를 도시한 평면도이다.
도 14는 도 13의 V-V'라인을 따라 절단한 단면도이다.
도 15는 본 발명의 실시예들에 따른 표시 장치의 구동부 듀얼-게이트 트랜지스터를 도시한 평면도이다.
도 16은 도 15의 VI-VI'라인을 따라 절단한 단면도이다.
도 17은 본 발명의 실시예들에 따른 표시 장치의 구동부 듀얼-게이트 트랜지스터를 도시한 평면도이다.
도 18은 도 17의 VII-VII'라인을 따라 절단한 단면도이다.
도 19는 본 발명의 실시예들에 따른 표시 장치의 구동부 듀얼-게이트 트랜지스터를 도시한 평면도이다.
도 20은 도 19의 VIII-VIII'라인을 따라 절단한 단면도이다.
도 21은 본 발명의 실시예들에 따른 표시 장치의 구동부 트랜지스터를 도시한 평면도이다.
도 22는 도 21의 IX-IX'라인을 따라 절단한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치(1000)를 나타내는 평면도이고, 도 2는 스캔 드라이버(200)의 구조의 일 실시예를 나타내는 도면이며, 도 3은 스캔 시프트 레지스터(220)에 내장된 스캔 구동 회로(10)의 일 실시예를 나타내는 도면이고, 도 4는 에미션 드라이버(300)의 구조의 일 실시예를 나타내는 도면이며, 도 5은 에미션 시프트 레지스터(320)에 내장된 에미션 구동 회로(20)의 일 실시예를 나타내는 도면이고, 도 6은 도 1의 I-I'라인을 따라 절단한 단면도이다.
도 1 내지 도 6을 참조하면, 표시 장치(1000)는 복수의 화소들(400)을 포함하는 표시부(120), 표시부(120)를 구동하는 구동부(130)를 포함할 수 있다. 구동부(130)는 복수의 화소들(400)에 데이터 신호들(110)을 제공하는 데이터 드라이버(100), 복수의 화소들(400)에 스캔 신호들(210)을 제공하는 스캔 드라이버(200) 및 복수의 화소들(400)에 에미션 신호들(320)을 제공하는 에미션 드라이버(300)를 포함할 수 있다.
표시부(120)는 복수의 데이터 배선들, 복수의 스캔 배선들, 및 상기 복수의 데이터 배선들 및 상기 복수의 스캔 배선들에 연결된 복수의 화소들(400)을 포함할 수 있다. 화소(400)는 표시부(120)의 전 영역에 걸쳐 매트릭스 형태로 배열될 수 있다. 다만, 이는 예시적인 것으로, 화소(400)가 배열되는 형태는 이에 제한되지 않는다. 각 화소(400)는 적어도 두 개의 트랜지스터들, 적어도 하나의 커패시터 및 유기 발광 다이오드(580)를 포함할 수 있다. 표시부(120)는 유기 발광 표시부일 수 있다. 화소(400)는 소비 전력 감소를 위한 저주파 구동에 적합하도록, 적어도 하나의 LTPS(Low-Temperature Polycrystalline Silicon) PMOS 트랜지스터 및 적어도 하나의 산화물(Oxide) NMOS 트랜지스터를 포함하는 HOP(Hybrid Oxide Polycrystalline) 화소일 수 있으나, 이는 예시적인 것으로 이에 한정되지 않는다. 다른 실시예에서, 표시부(120)는 LCD(Liquid Crystal Display) 패널이거나, 또는 임의의 다른 표시부일 수 있다.
도 1에서는 스캔 드라이버(200)와 에미션 드라이버(300)가 각각 표시부(120)의 양 측부에 위치하는 것으로 도시되었지만, 이는 예시적인 것으로 이에 한정되지 않는다. 예를 들어, 스캔 드라이버(200)와 에미션 드라이버(300)의 위치는 바뀔 수 있다. 또한, 스캔 드라이버(200)와 에미션 드라이버(300)가 모두 표시부(120)의 동일한 일 측부에 위치할 수 있다.
도 2에 도시된 바와 같이, 스캔 드라이버(200)는 복수의 스캔 시프트 레지스터들(220) 및 복수의 스캔 시프트 레지스터들(220)과 연결된 복수의 클록 신호 배선들(CLK)을 포함할 수 있다. 일 실시예에서, 복수의 클록 신호 배선들(CLK)은 스캔 시프트 레지스터들(220)과 중첩하여 배치될 수 있다. 복수의 클록 신호 배선들(CLK)이 복수의 스캔 시프트 레지스터들(220)과 중첩하여 배치될 경우, 표시 장치(1000)의 베젤 영역이 감소할 수 있다.
스캔 시프트 레지스터(220)는 스캔 구동 회로(10)를 포함할 수 있다. 일 실시예에서, 스캔 구동 회로(10)는 제1 내지 제8 스캔 구동부 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8) 및 제1 및 제2 커패시터들(C1, C2)을 포함할 수 있다. 제1 내지 제8 스캔 구동부 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8) 중 복수의 클록 신호들(CLK1, CLK2)이 직접적으로 인가되지 않거나, 정전압(예를 들어, VGH, VGL, VINT 등)이 직접적으로 인가되지 않는 일부 트랜지스터들(T2, T3, T6, T7)에는 커플링(COUPLING) 현상이 발생할 수 있다. 커플링 현상이 발생할 경우, 스캔 출력에서 글리치(glitch) 현상 등이 발생할 수 있다. 결과적으로 표시 장치(1000)의 성능이 저하될 수 있다.
도 3의 스캔 구동 회로(10)는 p-type 트랜지스터를 포함하는 것으로 도시되었지만, 이에 제한되지 않는다. 일 실시예에서, 스캔 구동 회로(10)는 n-type 트랜지스터를 포함할 수 있다.
도 4에 도시된 바와 같이, 에미션 드라이버(300)는 복수의 에미션 시프트 레지스터들(320) 및 복수의 에미션 시프트 레지스터들(320)과 연결된 복수의 클록 신호 배선들(CLK)을 포함할 수 있다. 일 실시예에서, 복수의 클록 신호 배선들(CLK)은 복수의 에미션 시프트 레지스터들(320)과 중첩하여 배치될 수 있다. 복수의 클록 신호 배선들(CLK)이 복수의 에미션 시프트 레지스터들(320)과 중첩하여 배치될 경우, 표시 장치(1000)의 베젤 영역이 감소될 수 있다.
에미션 시프트 레지스터(320)는 에미션 구동 회로(20)를 포함할 수 있다. 일 실시예에서, 에미션 구동 회로(20)는 제1 내지 제10 에미션 구동부 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9, T10) 및 제1 내지 제3 커패시터들(C1, C2. C3)을 포함할 수 있다. 제1 내지 제10 에미션 구동부 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8, T9, T10) 중 복수의 클록 신호들(CLK1, CLK3)이 직접적으로 인가되지 않거나, 정전압이 직접적으로 인가되지 않는 일부 트랜지스터들(T2, T3, T4, T7, T8, T9, T10)에는 커플링(COUPLING) 현상이 발생할 수 있다.
도 5의 에미션 구동 회로(20)는 p-type 트랜지스터를 포함하는 것으로 도시되었지만, 이에 제한되지 않는다. 일 실시예에서, 에미션 구동 회로(20)는 n-type 트랜지스터를 포함할 수 있다.
도 6에 도시된 바와 같이, 표시부(120)는 기판(510), 버퍼층(515), 게이트 절연층(520), 차폐 패턴(527), 표시부 트랜지스터(598), 제1 층간 절연층(530), 제2 층간 절연층(535), 커패시턴스 전극(536), 제1 비아 절연층(540), 연결 전극(556), 제2 비아 절연층(550), 화소 정의막(560) 및 유기 발광 다이오드(580)를 포함할 수 있다. 표시부 트랜지스터(598)는 액티브 패턴(591), 소스 패턴(594), 드레인 패턴(595) 및 게이트 패턴(596)을 포함할 수 있다. 유기 발광 다이오드(580)는 하부 전극(555), 중간층(565), 상부 전극(570)을 포함할 수 있다.
표시 장치(1000)의 표시부(120)에는 기판(510)이 배치될 수 있다. 기판(510)은 석영(quartz), 합성 석영(synthetic quartz), 불화칼슘(calcium fluoride), 불소가 도핑된 석영(F-doped quartz), 소다라임(sodalime) 유리, 무알칼리(non-alkali) 유리 또는 PET(polyethylene terephthalate), PEN(polyethylen naphthalate), 폴리이미드(polyimide) 등과 같은 다양한 재료로 형성될 수 있다.
버퍼층(515)은 기판(510) 상에 배치될 수 있다. 버퍼층(515)은 기판(510)으로부터 금속 원자들이나 불순물들이 화소(400)로 확산되는 현상을 방지할 수 있다. 버퍼층(515)은 액티브 패턴(591)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 액티브 패턴(591)을 수득할 수 있다. 또한, 버퍼층(515)은 기판(510)의 표면이 균일하지 않을 경우, 기판(510)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다. 기판(510)의 유형에 따라 기판(510) 상에 두 개 이상의 버퍼층(515)이 제공될 수 있다. 또는, 기판(510) 상에 버퍼층(515)이 배치되지 않을 수 있다. 일 실시예에서, 버퍼층(515)은 유기 물질 또는 무기 물질을 포함할 수 있다. 예를 들면, 버퍼층(515)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등과 같은 무기 절연물로 형성된 단일층 또는 다층 구조를 가질 수 있다.
액티브 패턴(591)은 버퍼층(515) 상에 배치될 수 있다. 액티브 패턴(591)은 금속 산화물 반도체, 무기물 반도체 또는 유기물 반도체 등을 포함할 수 있다. 액티브 패턴(591)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다.
게이트 절연층(520)은 버퍼층(515) 상에 배치될 수 있다. 게이트 절연층(520)은 버퍼층(515) 상에서 액티브 패턴(591)을 덮으며 주위에 단차를 형성하지 않고 평탄한 상면을 가질 수 있다. 선택적으로, 게이트 절연층(520)은 버퍼층(515) 상에서 액티브 패턴(591)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수도 있다. 게이트 절연층(520)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 게이트 절연층(520)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 탄탈륨 산화물(TaO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO) 등을 포함할 수 있다. 일 실시예에서, 게이트 절연층(520)은 복수의 절연층들을 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
게이트 패턴(596)은 게이트 절연층(520) 상에 배치될 수 있다. 게이트 패턴(596)은 게이트 절연층(520) 중 아래에 액티브 패턴(591)이 위치하는 부분 상에 배치될 수 있다. 게이트 패턴(596)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들면, 게이트 패턴(596)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질 및 임의의 합금 형태의 물질로 단층 또는 다층으로 형성될 수 있다.
제1 층간 절연층(530)은 게이트 절연층(520) 상에 배치될 수 있다. 제1 층간 절연층(530)은 게이트 절연층(520) 상에서 게이트 패턴(596)을 덮으며 주위에 단차를 형성하지 않고 평탄한 상면을 가질 수 있다. 선택적으로 제1 층간 절연층(530)은 게이트 절연층(520) 상에서 게이트 패턴(596)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수도 있다. 제1 층간 절연층(530)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 층간 절연층(530)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 탄탈륨 산화물(TaO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO) 등을 포함할 수 있다. 일 실시예에서, 제1 층간 절연층(530)은 복수의 절연층들을 포함하는 다층 구조를 가질 수도 있다. 복수의 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
커패시턴스 전극(536)은 제1 층간 절연층(530) 상에 배치될 수 있다. 커패시턴스 전극(536)은 제1 층간 절연층(530) 중 아래에 게이트 패턴(596)이 위치하는 부분 상에 배치될 수 있다. 커패시턴스 전극(536)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들면, 커패시턴스 전극(536)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질 및 임의의 합금 형태의 물질로 단층 또는 다층으로 형성될 수 있다.
제2 층간 절연층(535)은 제1 층간 절연층(530) 상에서 커패시턴스 전극(536)을 덮으며 주위에 단차를 형성하지 않고 평탄한 상면을 가질 수 있다. 선택적으로 제2 층간 절연층(535)은 제1 층간 절연층(530) 상에서 커패시턴스 전극(536)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수도 있다. 제2 층간 절연층(535)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제2 층간 절연층(535)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 탄탈륨 산화물(TaO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO) 등을 포함할 수 있다. 일 실시예에서, 제1 층간 절연층(530)은 복수의 절연층들을 포함하는 다층 구조를 가질 수도 있다. 복수의 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다. 일 실시예에서, 제2 층간 절연층(535)은 복수의 절연층들을 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
소스 패턴(594) 및 드레인 패턴(595)은 제2 층간 절연층(535) 상에 배치될 수 있다. 소스 패턴(594)은 제1 층간 절연층(530), 제2 층간 절연층(535) 및 게이트 절연층(520)의 일부를 제거하여 형성된 콘택홀을 통해 액티브 패턴(591)의 소스 영역에 접속될 수 있다. 일 실시예에서, 소스 패턴(594) 및 액티브 패턴(591)의 소스 영역이 소스 전극을 구성할 수 있다. 드레인 패턴(595)은 제1 층간 절연층(530), 제2 층간 절연층(535) 및 게이트 절연층(520)의 일부를 제거하여 형성된 콘택홀을 통해 액티브 패턴(591)의 드레인 영역에 접속될 수 있다. 일 실시예에서, 드레인 패턴(595) 및 액티브 패턴(591)의 드레인 영역이 드레인 전극을 구성할 수 있다. 소스 패턴(594) 및 드레인 패턴(595) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들면, 소스 패턴(594) 및 드레인 패턴(595) 각각은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질 및 임의의 합금 형태의 물질로 단층 또는 다층으로 형성될 수 있다.
제1 비아 절연층(540)은 제2 층간 절연층(535) 상에 배치될 수 있고, 소스 패턴(594) 및 드레인 패턴(595)을 덮을 수 있다. 제1 비아 절연층(540)은 소스 패턴(594) 및 드레인 패턴(595)을 충분히 덮도록 상대적으로 두꺼운 두께로 배치될 수 있고, 이러한 경우, 제1 비아 절연층(540)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 제1 비아 절연층(540)의 평탄한 상면을 구현하기 위하여 제1 비아 절연층(540)에 대해 평탄화 공정이 추가될 수 있다. 선택적으로, 제1 비아 절연층(540)은 소스 패턴(594) 및 드레인 패턴(595)을 덮으며, 균일한 두께로 소스 패턴(594) 및 드레인 패턴(595)의 프로파일을 따라 배치될 수도 있다. 제1 비아 절연층(540)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 제1 비아 절연층(540)은 아크릴, BCB(benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기 물질로 형성될 수 있다.
연결 전극(556)은 제1 비아 절연층(540) 상에 배치될 수 있다. 연결 전극(556)은 제1 비아 절연층(540)의 일부를 제거하여 형성된 콘택홀을 통해 소스 패턴(594) 또는 드레인 패턴(595)과 접속될 수 있다. 연결 전극(556)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들면, 연결 전극(556)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질 및 임의의 합금 형태의 물질로 단층 또는 다층으로 형성될 수 있다.
제2 비아 절연층(550)은 제1 비아 절연층(540) 상에 배치될 수 있고, 연결 전극(556)을 덮을 수 있다. 제2 비아 절연층(550)은 연결 전극(556)을 충분히 덮도록 상대적으로 두꺼운 두께로 배치될 수 있고, 이러한 경우, 제2 비아 절연층(550)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 제2 비아 절연층(550)의 평탄한 상면을 구현하기 위하여 제2 비아 절연층(550)에 대해 평탄화 공정이 추가될 수 있다. 선택적으로, 제2 비아 절연층(550)은 연결 전극(556)을 덮으며, 균일한 두께로 연결 전극(556)의 프로파일을 따라 배치될 수도 있다. 제2 비아 절연층(550)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 제2 비아 절연층(550)은 제1 비아 절연층(540)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다.
하부 전극(555)은 제2 비아 절연층(550) 상에 배치될 수 있다. 하부 전극(555)은 투명 전극, 반사 전극 또는 반투과 전극을 포함할 수 있다. 하부 전극(555)은 제2 비아 절연층(550)의 일부를 제거하여 형성된 콘택홀을 통해 연결 전극(556)에 접속될 수 있다. 일 실시예에서, 하부 전극(555)은 애노드(anode) 전극 또는 캐소드(cathode) 전극 중 하나일 수 있다.
제2 비아 절연층(550) 상에서 하부 전극(555)의 상면의 일부를 노출시키는 화소 정의막(560)이 배치될 수 있다. 화소 정의막(560)은 유기 물질을 포함할 수 있다.
중간층(565)은 화소 정의막(560)에 의해 상면의 일부가 노출된 하부 전극(555) 상에 배치될 수 있다. 중간층(565)은 정공 주입층(hole injection layer), 정공 수송층(hole transport layer), 발광층(emission layer), 전자 수송층(electron transport layer), 전자 주입층(electron injection layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다.
상부 전극(570)은 중간층(565) 상에 배치될 수 있다. 상부 전극(570)은 반투명 전극 또는 반사형 전극을 포함할 수 있다. 일 실시예에서, 상부 전극(570)은 캐소드(cathode) 전극 또는 애노드(anode) 전극 중 하나일 수 있다.
도 7은 본 발명의 실시예들에 따른 표시 장치(1000)의 구동부 트랜지스터를 도시한 평면도이고, 도 8은 도 7의 II-II' 라인을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 도 7의 트랜지스터는 도 1의 스캔 드라이버(200) 또는 에미션 드라이버(300)에 배치되는 트랜지스터일 수 있다. 도 7의 트랜지스터는 도 3의 스캔 구동 회로(10) 및 도 5의 에미션 구동 회로(20) 중 클록 신호가 직접적으로 인가되지 않거나, 정전압이 직접적으로 인가되지 않는 트랜지스터에 해당될 수 있다. 일 실시예에서, 도 7의 트랜지스터는 도 3의 제2, 제3, 제6 및 제7 트랜지스터들(T2, T3, T6, T7) 중 하나에 해당할 수 있다. 일 실시예에서, 도 7의 트랜지스터는 도 5의 제2, 제3, 제4, 제7, 제8, 제9 및 제10 트랜지스터들(T2, T3, T4, T7, T8, T9, T10) 중 하나에 해당할 수 있다. 이는, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19 및 도 21의 트랜지스터에도 동일할 수 있다.
도 7 및 도 8을 참조하면, 구동부(130)는 기판(510), 버퍼층(515), 게이트 절연층(520), 구동부 트랜지스터(528a), 제1 층간 절연층(530), 제2 층간 절연층(535), 제1 비아 절연층(540), 제2 비아 절연층(550), 차폐 패턴(527) 및 클록 신호 배선(545)을 포함할 수 있다. 구동부 트랜지스터(528a)는 액티브 패턴(521), 소스 패턴(524), 드레인 패턴(525) 및 게이트 패턴(526)을 포함할 수 있다. 일 실시예에서, 소스 패턴(524) 및 액티브 패턴(521)의 소스 영역은 소스 전극을 구성할 수 있고, 드레인 패턴(525)은 액티브 패턴(521)의 드레인 영역과 드레인 전극을 구성할 수 있다.
제2 층간 절연층(535)은 제1 층간 절연층(530) 상에서 차폐 패턴(527)을 덮으며 주위에 단차를 형성하지 않고 평탄한 상면을 가질 수 있다. 선택적으로 제2 층간 절연층(535)은 제1 층간 절연층(530) 상에서 차폐 패턴(527)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수도 있다.
클록 신호 배선(545)은 제1 비아 절연층(540) 상에 배치될 수 있다. 클록 신호 배선(545)을 통해 클록 신호가 도 2의 스캔 시프트 레지스터(220) 및 도 4의 에미션 시프트 레지스터(320)로 공급될 수 있다. 일 실시예에 따르면, 클록 신호 배선(545)은 도 6의 연결 전극(556)과 동일한 층에 형성될 수 있다. 클록 신호 배선(545)은 도 6의 연결 전극(556)과 동일한 물질로 동시에 형성될 수 있다. 일 실시예에서, 클록 신호 배선(545)은 소스 패턴(524) 및 드레인 패턴(525) 위에 배치될 수 있다. 클록 신호 배선(545)은 게이트 패턴(526)과 중첩하여 배치될 수 있다. 클록 신호 배선(545)과 게이트 패턴(526)이 중첩하여 배치됨에 따라, 클록 신호 배선(545)과 게이트 패턴(526) 사이에 기생 커패시턴스(parasitic capacitance)가 생길 수 있다. 기생 커패시턴스로 인해 클록 신호 배선(545)과 게이트 패턴(526)간에 커플링(coupling) 현상이 발생할 수 있다. 커플링 현상이 발생하게 되면, 스캔 드라이버(200) 및 에미션 드라이버(300)의 오작동이 야기될 수 있다. 커플링 현상이 스캔 신호(220) 및 에미션 신호(320)에 글리치 현상을 발생시킬 수 있다. 글리치 현상의 발생으로 인해 단락 현상이 발생되어 소비 전력이 증가할 수 있다. 이러한 커플링 현상을 방지하기 위해 차폐 패턴(527)이 배치될 수 있다.
차폐 패턴(527)은 제1 층간 절연층(530) 상에 배치될 수 있다. 일 실시예에 따르면, 차폐 패턴(527)은 도 6의 커패시턴스 전극(536)과 동일한 층에 형성될 수 있다. 차폐 패턴(527)은 도 6의 커패시턴스 전극(536)과 동일한 물질로 동시에 형성될 수 있다.
차폐 패턴(527)은 소스 패턴(524) 및 드레인 패턴(525) 사이에서 소스 패턴(524) 및 드레인 패턴(525)과 중첩되지 않게 배치될 수 있다. 차폐 패턴(527)은 게이트 패턴(526) 및 클록 신호 배선(545) 사이에 배치될 수 있다. 차폐 패턴(527)은 게이트 패턴(526) 및 클록 신호 배선(545)과 중첩하여 배치될 수 있다. 차폐 패턴(527)에는 정전압이 인가될 수 있다. 정전압은 일정한 극성과 크기를 가지므로, 정전압이 인가된 차폐 패턴(527)이 게이트 패턴(526)과 클록 신호 배선(545) 사이에서 게이트 패턴(526)과 클록 신호 배선(545)을 차폐(shielding)할 수 있다. 차폐 패턴(527)이 게이트 패턴(526) 및 클록 신호 배선(545)을 차폐함으로써, 게이트 패턴(526)과 클록 신호 배선(545) 사이에 발생할 수 있는 커플링 현상을 방지할 수 있다.
제2 비아 절연층(550)은 클록 신호 배선(545) 상에 배치될 수 있다. 제2 비아 절연층(550)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 일 실시예에서, 제1 비아 절연층(540)은 아크릴, BCB(benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기 물질로 형성될 수 있다.
도 9는 본 발명의 실시예들에 따른 표시 장치(1000)의 구동부 트랜지스터를 도시한 평면도이고, 도 10은 도 9의 III-III'라인을 따라 절단한 단면도이다.
도 9 및 도 10을 참조하면, 구동부(130)는 기판(510), 버퍼층(515), 게이트 절연층(520), 구동부 트랜지스터의 액티브 패턴(521), 게이트 패턴(526), 제1 층간 절연층(530), 제2 층간 절연층(535), 제1 비아 절연층(540), 제2 비아 절연층(550), 차폐 패턴(527), 클록 신호 배선(545) 및 연결 배선(546)을 포함할 수 있다. 상기 액티브 패턴(521)은 소스 패턴(524) 및 드레인 패턴(525)과 전기적으로 접촉할 수 있다.
일 실시예에서, 클록 신호 배선(545)과 같은 층에 연결 배선(546)이 배치될 수 있다. 연결 배선(546)은 클록 신호 배선(545)과 이격하여 배치될 수 있다. 연결 배선(546)은 제1 비아 절연층(540) 및 제2 층간 절연층(535)의 일부를 제거하여 형성된 콘택홀을 통해 차폐 패턴(527)에 접속될 수 있다. 연결 배선(546)에는 정전압이 인가될 수 있다. 연결 배선(546)에 인가된 정전압은 콘택홀을 통해 차폐 패턴(527)에 전달될 수 있다. 차폐 패턴(527)은 정전압을 이용하여 클록 신호 배선(545)과 게이트 패턴(526) 사이의 커플링 현상을 방지할 수 있다. 연결 배선(546)은 클록 신호 배선(545)과 동일한 층에 형성될 수 있다. 연결 배선(546)은 클록 신호 배선(545)과 동일한 물질로 동시에 형성될 수 있다. 일 실시예에서, 연결 배선(546) 및 클록 신호 배선(545)은 소스 패턴(524) 위에 배치될 수 있다.
도 11은 본 발명의 실시예들에 따른 표시 장치(1000)의 구동부 트랜지스터를 도시한 평면도이고, 도 12은 도 11의 IV-IV'라인을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 구동부(130)는 기판(510), 버퍼층(515), 게이트 절연층(520), 구동부 트랜지스터의 액티브 패턴(521), 게이트 패턴(526), 제1 층간 절연층(530), 제2 층간 절연층(535), 제1 비아 절연층(540), 제2 비아 절연층(550), 차폐 패턴(527), 클록 신호 배선(545) 및 연결 배선(547)을 포함할 수 있다. 상기 액티브 패턴(521)은 소스 패턴(524) 및 드레인 패턴(525)과 전기적으로 접촉할 수 있다.
게이트 패턴(526)은 게이트 절연층(520) 상에서 액티브 패턴(521)과 일부 중첩할 수 있다. 차폐 패턴(527)은 제1 층간 절연층 상에서 게이트 패턴(526)과 일부 중첩할 수 있다. 차폐 패턴(527)은 클록 신호 배선(545)과 게이트 패턴(526) 사이에 배치되어, 클록 신호 배선(545)과 게이트 패턴(526)간 커플링 현상을 방지한다. 클록 신호 배선(545)은 게이트 패턴(526)과 차폐 패턴(527)이 중첩하는 범위 내에서 차폐 패턴(527)과 중첩하여 배치될 수 있다.
연결 배선(547)은 제2 층간 절연층(535) 상에 배치될 수 있다. 연결 배선(547)은 제2 층간 절연층(535)의 일부를 제거하여 형성된 콘택홀을 통해 차폐 패턴(527)에 접속될 수 있다. 연결 배선(547)에는 정전압이 인가될 수 있다. 연결 배선(547)에 인가된 정전압은 콘택홀을 통해 차폐 패턴(527)에 전달 될 수 있다. 차폐 패턴(527)은 정전압을 이용하여 클록 신호 배선(545)과 게이트 패턴(526) 사이의 커플링 현상을 방지할 수 있다.
일 실시예에 따르면, 연결 배선(547)은 소스 및 드레인 패턴(524, 525)과 동일한 층에 형성될 수 있다. 연결 배선(547)은 소스 및 드레인 패턴(524, 525)과 동시에 동일한 물질로 형성될 수 있다. 일 실시예에서, 클록 신호 배선(545)은 소스 패턴(524), 드레인 패턴(525) 및 연결 배선(547) 위에 배치될 수 있다.
도 13은 본 발명의 실시예들에 따른 표시 장치(1000)의 구동부 듀얼-게이트 트랜지스터를 도시한 평면도이고, 도 14는 도 13의 V-V'라인을 따라 절단한 단면도이다.
도 13 및 도 14를 참조하면, 구동부(130)는 기판(510), 버퍼층(515), 게이트 절연층(520), 구동부 트랜지스터(528b), 제1 층간 절연층(530), 제2 층간 절연층(535), 제1 비아 절연층(540), 제2 비아 절연층(550), 차폐 패턴(527) 및 클록 신호 배선(545)을 포함할 수 있다. 구동부 트랜지스터(528b)는 액티브 패턴(521), 소스 패턴(524), 드레인 패턴(525) 및 게이트 패턴(526)을 포함할 수 있다.
게이트 패턴(526)은 게이트 절연층(520) 상에 배치될 수 있다. 게이트 패턴(526) 제1 서브 게이트 패턴(526a) 및 제2 서브 게이트 패턴(526b)을 포함하는 듀얼-게이트일 수 있다. 평면도 상에서, 제1 서브 게이트 패턴(526a) 및 제2 서브 게이트 패턴(526b)은 소스 패턴(524) 및 드레인 패턴(525) 사이에 배치될 수 있다. 일 실시예에서, 차폐 패턴(527)은 커플링 현상을 방지하기 위해 제1 서브 게이트 패턴(522) 및 제2 서브 게이트 패턴(523)을 모두 차폐할 수 있다. 또한, 차폐 패턴(527)은 소스 패턴(524) 및 드레인 패턴(525) 아래에 배치될 수 있다. 클록 신호 배선(545)은 소스 패턴(524) 및 드레인 패턴(525) 위에 배치될 수 있다.
차폐 패턴(527)은 제1 서브 게이트 패턴(526a) 및 제2 서브 게이트 패턴(526b)과 중첩하여 배치될 수 있다. 차폐 패턴(527)은 제1 서브 게이트 패턴(526a) 및 제2 서브 게이트 패턴(526b)과 클록 신호 배선(545) 사이의 커플링 현상을 방지할 수 있다.
도 15 및 도 16에 도시된 것과 같이, 차폐 패턴(527)은 제1 서브 게이트 패턴(526a) 및 제2 서브 게이트 패턴(526b) 중 하나와 중첩할 수도 있다.
도 17은 본 발명의 실시예들에 따른 표시 장치(1000)의 구동부 듀얼-게이트 트랜지스터를 도시한 평면도이고, 도 18은 도 17의 VII-VII'라인을 따라 절단한 단면도이다.
도 17 및 도 18을 참조하면, 구동부(130)는 기판(510), 버퍼층(515), 게이트 절연층(520), 구동부 트랜지스터(528c), 제1 층간 절연층(530), 제2 층간 절연층(535), 제1 비아 절연층(540), 제2 비아 절연층(550), 차폐 패턴(527) 및 클록 신호 배선(545)을 포함할 수 있다. 구동부 트랜지스터(528c)는 액티브 패턴(521), 소스 패턴(524), 드레인 패턴(525) 및 게이트 패턴(526)을 포함할 수 있다. 소스 패턴(524)은 제1 서브 소스 패턴(524a) 및 제2 서브 소스 패턴(524b)을 포함할 수 있다.
게이트 패턴(526)은 게이트 절연층(520) 상에 배치될 수 있다. 게이트 패턴(526)은 제1 서브 게이트 패턴(526a) 및 제2 서브 게이트 패턴(526b)을 포함하는 듀얼-게이트일 수 있다. 제1 서브 게이트 패턴(526a) 및 제2 서브 게이트 패턴(526b)은 제1 서브 소스 패턴(524a) 및 제2 서브 소스 패턴(524b) 사이에 배치될 수 있다.
차폐 패턴(527)은 제1 층간 절연층(530) 상에 배치될 수 있다. 차폐 패턴(527)은 제1 서브 차폐 패턴(527a) 및 제2 서브 차폐 패턴(527b)을 포함할 수 있다. 차폐 패턴(527)은 게이트 패턴(526)과 중첩하여 배치될 수 있다. 일 실시예에서, 제1 서브 차폐 패턴(527a)이 제1 서브 게이트 패턴(526a)과 중첩하여 배치되고, 제2 서브 차폐 패턴(527b)이 제2 서브 게이트 패턴(526b)과 중첩하여 배치될 수 있다. 이를 통해, 제1 서브 게이트 패턴(526a) 및 제2 서브 게이트 패턴(526b)과 클록 신호 배선(545) 사이에 커플링 현상이 방지될 수 있다.
제1 서브 소스 패턴(524a), 제2 서브 소스 패턴(524b) 및 드레인 패턴(525)은 제2 층간 절연층(535) 상에 배치될 수 있다. 제1 및 2 서브 소스 패턴(524a, 524b)은 게이트 절연층(520), 제1 층간 절연층(530) 및 제2 층간 절연층(535)의 일부를 제거하여 형성된 콘택홀들을 통해 액티브 패턴(521)의 제1 및 제2 소스 영역에 접속될 수 있다. 드레인 패턴(525)은 게이트 절연층(520), 제1 층간 절연층(530) 및 제2 층간 절연층(535)의 일부를 제거하여 형성된 콘택홀을 통해 액티브 패턴(521)의 드레인 영역에 접속될 수 있다. 일 실시예에서, 제1 및 제2 서브 소스 패턴(524a, 524b) 및 드레인 패턴(525) 위에 클록 신호 배선(545)이 배치될 수 있다.
도 19 및 도 20에 도시된 것과 같이, 차폐 패턴(527)은 제1 서브 게이트 패턴(526a) 및 제2 서브 게이트 패턴(526b) 중 하나와 중첩할 수도 있다.
도 21은 본 발명의 실시예들에 따른 표시 장치의 구동부 트랜지스터를 도시한 평면도이고, 도 22는 도 21의 IX-IX'라인을 따라 절단한 단면도이다.
도 21 및 도 22을 참조하면, 구동부(130)는 기판(510), 버퍼층(515), 게이트 절연층(520), 구동부 트랜지스터(528a), 제1 층간 절연층(530), 제2 층간 절연층(535), 제1 비아 절연층(540), 제2 비아 절연층(550), 클록 신호 배선(548) 및 차폐 패턴(549)을 포함할 수 있다. 구동부 트랜지스터(528a)는 액티브 패턴(521), 소스 패턴(524), 드레인 패턴(525) 및 게이트 패턴(526)을 포함할 수 있다.
차폐 패턴(549)은 제1 비아 절연층(540) 상에 배치될 수 있다. 차폐 패턴(549)은 게이트 패턴(526)과 중첩하여 배치될 수 있다. 차폐 패턴(549)은 소스 패턴(524) 및 드레인 패턴(525)과 중첩하지 않을 수 있다. 차폐 패턴(549)에는 정전압이 인가될 수 있다. 차폐 패턴(549)에 정전압이 인가됨에 따라, 차폐 패턴(549)이 게이트 패턴(526)을 차폐할 수 있다. 일 실시예에서, 차폐 패턴(549)은 도 10의 연결 배선(546)과 동일한 층에 배치될 수 있다. 즉, 차폐 패턴(549)은 소스 패턴(524) 및 드레인 패턴(525) 위에 배치될 수 있다.
클록 신호 배선(548)은 제2 비아 절연층(550) 상에 배치될 수 있다. 클록 신호 배선(548)은 차폐 패턴(549) 위에 배치될 수 있다. 클록 신호 배선(548)에 클록 신호들이 흐를 수 있다. 차폐 패턴(549)이 게이트 패턴(526)과 중첩하여 배치됨에 따라, 게이트 패턴(526)과 클록 신호 배선(548) 사이에 커플링 현상이 방지될 수 있다. 차폐 패턴(549)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들면, 차폐 패턴(549)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질 및 임의의 합금 형태의 물질로 단층 또는 다층으로 형성될 수 있다.
본 발명은 표시 장치를 포함하는 다양한 기기에 적용될 수 있다. 예를 들어, 본 발명은 스마트폰, 휴대폰, 비디오폰, 스마트패드, 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 장치, MP3 플레이어 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 스캔 구동 회로 20: 에미션 구동 회로
100: 데이터 드라이버 110: 데이터 신호
120: 표시부 130: 구동부
200: 스캔 드라이버 210: 스캔 신호
220: 스캔 시프트 레지스터 300: 에미션 드라이버
310: 에미션 신호 320: 에미션 시프트 레지스터
400: 화소 510: 기판
515: 버퍼층 520: 게이트 절연층
521, 591: 액티브 패턴 524, 594: 소스 패턴
524a, 524b: 제1 및 제2 서브 소스 패턴
526, 596: 게이트 패턴 536: 커패시턴스 전극
526a, 526b: 제1 및 제2 서브 게이트 패턴
525, 595: 드레인 패턴 527, 549: 차폐 패턴
527a, 527b: 제1 및 제2 서브 차폐 패턴
528a, 528b, 528c: 구동부 트랜지스터
530, 535: 제1 및 제2 층간 절연층
540, 550: 제1 및 제2 비아 절연층
545, 548: 클록 신호 배선
546, 547: 연결 배선
555: 하부 전극 556: 연결 전극
560: 화소 정의막 565: 중간층
570: 상부 전극 580: 유기 발광 다이오드
598: 표시부 트랜지스터 1000: 표시 장치

Claims (19)

  1. 표시부;
    상기 표시부에 구동 신호를 제공하며 적어도 하나의 구동부 트랜지스터를 포함하는 구동부;
    상기 구동부에 클록 신호를 제공하는 클록 신호 배선을 포함하고,
    상기 구동부는, 액티브 패턴, 상기 액티브 패턴과 중첩하는 게이트 패턴, 상기 액티브 패턴과 다른 층에 배치되며 상기 액티브 패턴에 전기적으로 연결된 소스 패턴 및 상기 게이트 패턴과 상기 클록 신호 배선 사이에 배치되며 정전압이 인가되는 차폐 패턴을 포함하고,
    상기 클록 신호 배선은 상기 게이트 패턴과 중첩하고, 상기 소스 패턴 위에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 차폐 패턴은 상기 소스 패턴 아래에 배치되는 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서,
    상기 차폐 패턴은 상기 게이트 패턴 전부와 중첩하는 것을 특징으로 하는 표시 장치.
  4. 제1 항에 있어서,
    상기 클록 신호 배선과 동일한 층에 배치되며 상기 차폐 패턴에 상기 정전압을 전달하는 연결 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서,
    상기 차폐 패턴과 상기 클록 신호 배선 사이에 배치되며 상기 차폐 패턴에 상기 정전압을 전달하는 연결 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  6. 제5 항에 있어서,
    상기 연결 배선은 상기 클록 신호 배선 및 상기 게이트 패턴과 중첩하지 않는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서,
    상기 게이트 패턴은 제1 서브 게이트 패턴 및 제2 서브 게이트 패턴을 포함하는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴은 상기 소스 패턴 아래에 배치되는 것을 특징으로 하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴은 상기 차폐 패턴과 중첩하는 것을 특징으로 하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴 중 하나만 상기 차폐 패턴과 중첩하는 것을 특징으로 하는 표시 장치.
  11. 제7 항에 있어서,
    상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴은 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서, 상기 구동부는,
    상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴 사이에 배치되며, 상기 액티브 패턴과 전기적으로 연결되는 드레인 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴 중 하나만 상기 차폐 패턴과 중첩하는 것을 특징으로 하는 표시 장치.
  14. 제12 항에 있어서,
    상기 차폐 패턴은 제1 서브 차폐 패턴 및 제2 서브 차폐 패턴을 포함하는 것을 특징으로 하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 서브 게이트 패턴 및 상기 제2 서브 게이트 패턴은 상기 제1 서브 차폐 패턴 및 상기 제2 서브 차폐 패턴과 각각 중첩하는 것을 특징으로 하는 표시 장치.
  16. 제1 항에 있어서, 상기 차폐 패턴은 상기 소스 패턴 상에 배치되는 것을 특징으로 하는 표시 장치.
  17. 제1 항에 있어서, 상기 구동부 트랜지스터는 p-type 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  18. 제1 항에 있어서, 상기 구동부 트랜지스터는 n-type 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제1 항에 있어서,
    상기 구동부 트랜지스터는 듀얼-게이트(dual gate) 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
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