KR20210109413A - 금속-절연체-금속 구조물 - Google Patents

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KR20210109413A
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Abstract

반도체 디바이스, 집적 회로, 및 그를 형성하는 방법이 제공된다. 한 실시예에서, 반도체 디바이스는 금속-절연체-금속 구조물을 포함하며, 금속-절연체-금속 구조물은, 제1 개구 및 제2 개구를 포함하는 하단 전도체 플레이트층, 하단 전도체 플레이트층 위의 제1 유전체층, 제1 유전체층 위에 있고 제3 개구, 제3 개구 내에 배치된 제1 더미 플레이트, 및 제4 개구를 포함하는 중간 전도체 플레이트층, 중간 전도체 플레이트층 위의 제2 유전체층, 및 제2 유전체층 위에 있고 제5 개구, 제5 개구 내에 배치된 제2 더미 플레이트, 제6 개구, 및 제6 개구 내에 배치된 제3 더미 플레이트를 포함하는 상단 전도체 플레이트층을 포함한다. 제1 개구, 제1 더미 플레이트, 및 제2 더미 플레이트는 수직으로 정렬된다.

Description

금속-절연체-금속 구조물{METAL-INSULATOR-METAL STRUCTURE}
반도체 집적 회로(IC, integrated circuit) 업계는 급속한 성장을 경험해 왔다. IC 물질 및 설계의 기술적 진보는, 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC의 세대들을 초래해 왔다. 그러나 이들 진보는 IC의 처리 및 제조의 복잡성을 증가시켜 왔으며, 이들 진보가 실현되도록 하기 위해서는, IC 처리 및 제조에서의 유사한 발전이 필요하다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스의 수)는 일반적으로 증가되어 왔으며 지오메트리(geometry) 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트)는 감소해왔다.
IC 디바이스의 지오메트리 크기가 감소됨에 따라서, 큰 표면적을 요구하는 수동 디바이스는 BEOL(back-end-of-line) 구조물로 이동된다. 금속-절연체-금속(MIM, Metal-Insulator-Metal) 커패시터는 그러한 수동 디바이스의 예에 속한다. 통상적인 MIM 커패시터는, 다수의 절연체층에 의해 서로 절연된 다수의 전도체 플레이트층을 포함한다. 우수한 공정 허용오차를 제공하고 에칭 로딩을 방지하기 위해, 전도체 플레이트층 각각 내에 개구 및 더미 플레이트가 형성된다. 이들 개구 및 더미 플레이트는 MIM 커패시터의 유효 면적을 감소시킬 수 있다. 따라서, 기존의 MIM 구조물 및 그 제조 공정은 그 의도된 목적을 위해서는 일반적으로 적절했으나, 모든 양상에서 전체적으로 만족스럽지는 않았다.
본 개시는, 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았으며 예시의 목적으로만 사용된다는 것이 강조된다. 실제로, 논의의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 방법의 흐름도이다.
도 2 내지 도 8 및 도 10 내지 도 19는 본 개시의 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도이다.
도 9는 본 개시의 실시예에 따른 MIM 구조물을 형성하기 위한 방법의 흐름도이다.
도 20은 본 개시의 실시예에 따른 MIM 구조물 내의 전도체 플레이트층의 도식적이고 부분적인 단면도이다.
도 21은 본 개시의 실시예에 따른 MIM 구조물 내의 전도체 플레이트층의 도식적이고 부분적인 평면도이다.
다음의 개시는 본 개시의 상이한 특징을 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다는 것이 이해된다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 이들은 물론 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이며, 그러한 반복 자체는 논의되는 다양한 실시예 및/또는 구성 간의 관계에 영향을 주는 것은 아니다. 또한, 간략화 및 명료화를 위해, 다양한 피처는 상이한 비례로 임의적으로 그려질 수 있다.
또한, 도면에 도시된 또 다른 요소나 피처에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 예컨대, 도면 내의 디바이스가 뒤집히면, 다른 요소 또는 피처의 "아래" 또는 "밑"에 있는 것으로 설명된 요소는, 해당 다른 요소 또는 피처의 "위"로 배향될 것이다. 따라서, 예시적 용어인 "아래"는 위 및 아래의 배향 둘 다를 망라할 수 있다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어는 마찬가지로 적절히 해석될 수 있다.
또한, 수 또는 수의 범위가 "약", "대략" 등을 사용하여 기술될 때, 해당 용어는, 기술된 수의 +/- 10% 이내 또는 당업자에 의해 이해되는 다른 값과 같이, 기술된 수를 포함하는 합리적인 범위 내의 수를 망라하도록 의도된다. 예컨대, "약 5nm"라는 용어는, 4.5nm에서부터 5.5nm까지의 치수 범위를 망라한다.
금속-절연체-금속(MIM) 커패시터는, 혼성 신호 회로, 아날로그 회로, 무선 주파수(RF, Radio Frequency) 회로, 동적 랜덤 액세스 메모리(DRAM, Dynamic Random Access Memories), 임베디드 DRAM, 및 논리 연산 회로와 같은 기능 회로 내에서 널리 사용되어 왔다. 시스템-온-칩(SOC, system-on-chip) 응용예에서, 상이한 기능 회로를 위한 상이한 커패시터는, 상이한 목적으로 소용되기 위해, 동일한 칩 상에 집적되어야 한다. 예컨대, 혼성 신호 회로에서, 커패시터는 디커플링 커패시터 및 고주파 잡음 필터로서 사용된다. DRAM 및 임베디드 DRAM 회로에서, 커패시터는 메모리 저장소를 위해 사용되며, RF 회로의 경우, 커패시터는 커플링 및/또는 바이패스 목적을 위해 발진기 및 위상 천이 네트워크에 사용된다. 마이크로프로세서의 경우, 커패시터는 디커플링을 위해 사용된다. 그 이름이 시사하는 바와 같이, MIM 커패시터는, 금속층과 절연체층을 인터리빙(interleaving)하는 샌드위치 구조를 포함한다. 예시 MIM 커패시터는 하단 전도체 플레이트층, 하단 전도체 플레이트층 위의 중간 전도체 플레이트층, 및 중간 전도체 플레이트층 위의 상단 전도체 플레이트층을 포함하며, 이들 각각은 절연체층에 의해 인접 전도체 플레이트층으로부터 절연된다. MIM 커패시터는 더 큰 표면적을 갖도록 BEOL 구조물 내에 제조되므로, 그 전도체 플레이트층은 다수의 하부 콘택트 피처에 걸쳐 연장된다. 외부 회로부에 대한 연결을 위한, 콘택트 패드와 같은, 상부 콘택트 피처에 하부 콘택트 피처를 전기적으로 커플링시키기 위해 전도체 플레이트층을 관통해 콘택트 비아가 형성될 수 있다.
콘택트 비아는 적어도 3개의 시나리오에서 전도체 플레이트층을 관통할 수 있다. 제1 시나리오에서, 콘택트 비아는, 전도체 플레이트층 중 임의의 전도체 플레이트층에 전기적으로 커플링되지 않으면서, 전도체 플레이트층을 관통해 연장된다. 제1 시나리오에서의 콘택트 비아는 논리 구동 신호를 위한 것일 수 있으며 논리 콘택트 비아로서 지칭될 수 있다. 제2 시나리오에서, 콘택트 비아는 전도체 플레이트층을 관통해 연장되며, 중간 전도체 플레이트층에만 전기적으로 커플링된다. 제2 시나리오에서의 콘택트 비아는 중간 전도체 플레이트층에 전기적으로 커플링되지만 상단 전도체 플레이트층 및 하단 전도체 플레이트층으로부터 전기적으로 격리되므로, 이러한 콘택트 비아는 중간 플레이트(MP, middle plate) 콘택트 비아로서 지칭될 수 있다. 제3 시나리오에서, 콘택트 비아는 전도체 플레이트층을 관통해 연장되며, 상단 전도체 플레이트층 및 하단 전도체 플레이트층에만 전기적으로 커플링된다. 제3 시나리오에서의 콘택트 비아는 상단 전도체 플레이트층 및 하단 전도체 플레이트층에 전기적으로 커플링되지만 중간 전도체 플레이트층으로부터 절연되므로, 이러한 콘택트 비아는 상단 플레이트-하단 플레이트(TPBP, top plate-bottom plate) 콘택트 비아로서 지칭될 수 있다. 논리 콘택트 비아는 MIM 커패시터의 동작과는 아무 상관이 없다. 반면에, MP 콘택트 비아 및 TPBP 콘택트 비아는 한편으로는 중간 전도체 플레이트 사이 그리고 다른 한편으로는 상단 전도체 플레이트층과 하단 전도체 플레이트층 사이의 커패시턴스에 대한 접근을 제공한다.
전도체 플레이트층은 각 콘택트 비아에 대한 적절한 전기적 커플링 및 각 콘택트 비아로부터의 절연을 보장하기 위해 패터닝된다. 논리 콘택트 비아는 전도체 플레이트층 중 임의의 전도체 플레이트층에 커플링되지 않으면서 전도체 플레이트층을 통과하므로, 논리 콘택트 비아를 위한 통로를 형성하기 위해 개구가 수직으로 정렬되도록 전도체 플레이트층 각각 내의 개구가 형성된다. 공정 견고성 및 허용오차를 내재하도록, 수직으로 정렬된 개구 각각은 논리 콘택트 비아를 위한 비아 개구의 치수보다 더 큰 치수를 갖는다. 개구 및 비아 개구가 원형 형상인 예에서, 수직으로 정렬된 개구 각각은 논리 콘택트 비아를 위한 비아 개구의 직경보다 더 큰 직경을 갖는다. 또한, 수직으로 정렬되는 것으로 가정되는 개구의 오정렬을 야기할 수 있는 공정 변동을 고려하면, 개구 "둘러싸기(enclosure)"가 참작될 수 있다. 여기서, 둘러싸기는 인접 개구를 완전히 커버하기 위한 개구의 확대를 지칭한다. 일부 종래 기술에서, 상단 전도체 플레이트층 내의 개구는 그 아래에 놓이는 중간 전도체 플레이트층 내의 개구보다 더 크게 제조되고, 중간 전도체 플레이트층 내의 개구는 그 아래에 놓이는 하단 전도체 플레이트층 내의 개구보다 더 크게 제조된다. 이러한 구성은 개구에 대한 하향식(top-down) 둘러싸기로서 지칭될 수 있다. 동일한 원리 및 기법이 MP 콘택트 비아 및 TPBP 콘택트 비아를 위한 비아 개구에 적용될 수 있다. MP 콘택트 비아는 중간 전도체 플레이트층에 커플링되어야 하고 상단 전도체 플레이트층 및 하단 전도체 플레이트층으로부터 절연되므로, 상단 전도체 플레이트층 및 하단 전도체 플레이트층 내에 개구가 형성된다. 이들 개구 각각은 MP 콘택트 비아의 비아 개구의 치수보다 더 큰 치수(예컨대, 직경)를 갖는다. 개구의 오정렬을 방지하기 위해 상단 전도체 플레이트층 내의 개구는 하단 전도체 플레이트층 내의 개구보다 더 크게 제조된다. 중간 전도체 플레이트층으로부터 절연되는 TPBP 콘택트 비아에 대해서는, 중간 전도체 플레이트층 내에 개구가 형성된다. 이 개구는 TPBP 콘택트 비아를 위한 비아 개구보다 더 크게 제조된다.
전술한 설명으로부터 알 수 있는 바와 같이, 비아 개구는 상이한 수의 전도체 플레이트층을 관통해 형성될 수 있다. 논리 콘택트 비아의 형성은 3개의 전도체 플레이트층 모두를 관통하는 에칭을 요구하지 않으며, 왜냐하면, 전도체 플레이트층 내의 수직으로 정렬된 개구가 이미 제조되어 있기 때문이다. MP 콘택트 비아의 형성은 하나의 전도체 플레이트층, 즉 중간 전도체 플레이트층을 관통하는 에칭을 요구한다. TPBP 콘택트 비아의 형성은 2개의 전도체 플레이트층, 즉 상단 전도체 플레이트층 및 하단 전도체 플레이트층을 관통하는 에칭을 요구한다. 이는 동일한 에칭 공정에서 비아 개구들이 에칭될 때 균등하지 않은 에칭 로딩을 발생시킨다. 즉, 논리 콘택트 비아를 위한 비아 개구를 관통하는 에칭은 어떠한 전도체 플레이트층도 만나지 않고, MP 콘택트 비아를 위한 비아 개구를 관통하는 에칭은 하나의 전도체 플레이트층을 만나고, TPBP 콘택트 비아를 위한 비아 개구를 관통하는 에칭은 2개의 전도체 플레이트층을 만난다. 이러한 문제를 해결하기 위하여, 균등하지 않은 에칭 로딩을 균등화하기 위해 더미 플레이트가 사용된다. 하단 전도체 플레이트층 및 중간 전도체 플레이트층 내의 개구에 2개의 더미 플레이트가 각각 삽입될 수 있다. MP 콘택트 비아가 형성되는 위치에 있는 하단 전도체 플레이트층 내에 하나의 더미 플레이트가 삽입될 수 있다. 더미 플레이트가 삽입되면, 논리 콘택트 비아, MP 콘택트 비아, 및 TPBP 콘택트 비아의 형성 모두에는 2개의 전도체층을 관통하는 에칭이 수반된다.
더미 플레이트의 삽입에는 MIM 커패시터의 유효 면적의 감소라는 대가가 따른다. 중간 전도체 플레이트층 및 하단 전도체 플레이트층 내의 개구 내에 더미 플레이트가 형성됨에 따라서, 개구는 적절한 간격으로 더미 플레이트를 둘러싸도록 넓어진다. 또한, 상향식(bottom-up) 둘러싸기를 달성하기 위해 하단 전도체 플레이트 내의 더미 플레이트는 중간 전도체 플레이트 내의 더미 플레이트의 면적을 둘러싸도록 더 크게 제조된다(즉, 하단 전도체 플레이트층 내의 더미 플레이트의 수직 투영 면적은 중간 전도체 플레이트층 내의 더미 플레이트의 수직 투영 면적보다 더 큼). 중간 및 하단 전도체 플레이트층 내의 더미 플레이트의 상향식 둘러싸기는, 전술한 개구의 하향식 둘러싸기와 결합되어, 개구의 확대 및 MIM 커패시터의 유효 면적의 감소를 초래한다.
본 개시는, 공정 허용오차를 유지하거나 개선시키면서 MIM 커패시터의 유효 면적을 증가시키기 위한 방법 및 반도체 디바이스를 제공한다. 일부 실시예에서, 본 개시의 방법은 개구의 하향식 둘러싸기를 구현하고, 하단 전도체 플레이트층 내의 더미 플레이트를 상단 전도체 플레이트층 내의 더미 플레이트로 대체하고, 더미 플레이트의 하향식 둘러싸기를 구현한다. 본 개시의 방법을 사용하여 제조되는 반도체 디바이스는 더 큰 유효 면적을 갖는 MIM 커패시터를 포함한다. 일부 예에서, 본 개시에 따른 MIM 커패시터의 유효 면적은 종래의 방법을 사용하여 제조되는 MIM 커패시터보다 25% 더 클 수 있다.
본 개시의 다양한 양상이 이제 도면을 참조하여 더 상세히 설명될 것이다. 이에 관하여, 도 1은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 방법(10)을 도시하는 흐름도이다. 방법(10)은 단지 예일 뿐이며, 방법(10)에 명시적으로 도시되어 있는 것으로 본 개시를 제한하도록 의도되지 않는다. 방법(10)의 이전에, 도중에, 그리고 이후에 추가적인 단계가 제공될 수 있고, 설명된 일부 단계는 방법의 추가적인 실시예를 위해 대체, 제거, 또는 이동될 수 있다. 간략화를 위해 본 명세서에서 모든 단계가 상세히 설명되지는 않는다. 방법(10)은 도 2 내지 도 8 및 도 10 내지 도 19와 관련하여 후술되며, 이들 도면은 본 개시의 실시예에 따른 상이한 제조 단계에서의 반도체 디바이스의 도식적이고 부분적인 단면도이다.
도 1 및 도 2를 참조하면, 방법(10)은, 워크피스(200)가 제공되는 블록(12)을 포함한다. 워크피스(200)는 이미 형성되어 있는 다양한 층을 포함한다. 워크피스(200)로부터 반도체 디바이스가 형성될 것이므로, 워크피스(200)는 맥락이 요구하는 바에 따라서 반도체 디바이스(200)로서 지칭될 수 있다. 워크피스(200)는, 실리콘 또는 다른 반도체 물질, 예를 들어, 게르마늄으로 제조될 수 있는 기판(202)을 포함한다. 기판(202)은 또한 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 또는 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 일부 실시예에서, 기판(202)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 혼정 반도체를 포함할 수 있다. 일부 실시예에서, 기판(202)은 에피택셜층, 예컨대 벌크 반도체 위에 놓이는 에피택셜층을 포함할 수 있다. 소스/드레인 피처, 게이트 구조물, 게이트 스페이서, 소스/드레인 콘택트, 게이트 콘택트, 얕은 트렌치 격리(STI, shallow trench isolation)를 비롯한 격리 구조물, 또는 임의의 다른 적합한 컴포넌트를 포함하는 트랜지스터 컴포넌트와 같은 다양한 마이크로전자 컴포넌트가 기판(202) 내에 또는 상에 형성될 수 있다.
워크피스(200)는 또한 상호연결층(210)을 포함한다. 상호연결층(210)은 다중층 상호연결(MLI, multi-layered interconnect) 구조물 내의 상호연결층 중 하나일 수 있으며, 기판(202) 위에 형성되고, 다중 패터닝된 유전체층, 및 워크피스(200)의 다양한 마이크로전자 컴포넌트 사이에 상호연결(예컨대, 배선)을 제공하는 전도성층을 포함할 수 있다. 상호연결층(210)과 기판(202) 사이에 중간층 또는 중간 컴포넌트가 존재할 수 있지만, 간략화를 위해 그러한 층 또는 컴포넌트는 도시되지 않는다. 실시예에서, 상호연결층(210)은 약 169nm 내지 230nm의 두께이다.
상호연결층(210)은 다수의 전도성 컴포넌트를 포함할 수 있고, 전도성 컴포넌트를 부분적으로 또는 완전히 둘러싸는 층간 유전체(ILD, interlayer dielectric) 컴포넌트를 포함할 수 있다. 전도성 컴포넌트는 콘택트, 비아, 또는 금속 라인을 포함할 수 있다. ILD 컴포넌트는 실리콘 산화물이거나, 실리콘이 다양한 적합한 형태로 존재하는 실리콘 산화물 함유 물질일 수 있다. 예를 들어, ILD 컴포넌트는 실리콘 산화물 또는 로우-k 유전체 물질을 포함하며, 로우-k 유전체 물질의 k-값(유전 상수)은 실리콘 산화물의 k-값인 약 4보다 더 작다. 일부 실시예에서, 로우-k 유전체 물질은 SiOCH와 같은 다공성 유기실리케이트 박막, 테트라에틸오르소실리케이트(TEOS, tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 붕소인규산염 유리(BPSG, borophosphosilicate glass)와 같은 도핑된 실리콘 산화물, 용융된 실리카 유리(FSG, fused silica glass), 인규산염 유리(PSG, phosphosilicate glass), 불소 도핑 실리콘 이산화물, 탄소 도핑 실리콘 이산화물, 다공성 실리콘 이산화물, 다공성 탄소 도핑 실리콘 이산화물, 실리콘 탄소 질화물(SiCN), 실리콘 산화탄화질화물(SiOCN), 스핀-온 실리콘계 폴리머 유전체, 또는 이들의 조합을 포함할 수 있다.
실시예에서, 상호연결층(210) 상에 탄화물층(220)이 퇴적된다. 퇴적 공정은 화학적 기상 증착(CVD, chemical vapor deposition), 물리적 기상 증착(PVD, physical vapor deposition), 원자층 퇴적(ALD, atomic layer deposition), 또는 이들의 조합을 포함한다. 일부 실시예에서, 탄화물층(220)은 약 45nm와 약 70nm 사이의 일반적으로 균일한 두께를 갖는다. 실리콘 탄화물(SiC)과 같은 임의의 적합한 유형의 탄화물 물질이 탄화물층(220) 내에 사용될 수 있다.
실시예에서, 탄화물층(220) 상에 산화물층(230)이 퇴적된다. CVD, PVD, ALD, 또는 이들의 조합을 비롯한 임의의 적합한 퇴적 공정이 사용될 수 있다. 일부 실시예에서, 산화물층(230)은 도핑되지 않은 실리콘 산화물을 포함한다. 실시예에서, 상호연결층(210), 탄화물층(220), 및 산화물층(230)은 하나 이상의 상호연결 구조물로 대체될 수 있다.
실시예에서, 산화물층(230) 상에 에칭 정지층(ESL, etch stop layer)(240)이 퇴적된다. 일부 실시예에서, ESL(240)은 약 45nm 내지 약 55nm의 두께이다. ESL(240)은 실리콘 탄화질화물(SiCN), 실리콘 산화탄화물(SiOC), 실리콘 탄화물(SiC), 실리콘 산화탄화질화물(SiOCN), 또는 실리콘 질화물(SiN), 또는 이들의 조합을 포함할 수 있다.
에칭 정지층(240) 상에 제1 유전체층(250)이 퇴적될 수 있다. 일부 실시예에서, 제1 유전체층(250)은 도핑되지 않은 실리카 유리(USG, undoped silica glass) 또는 실리콘 산화물을 포함한다. 일부 실시예에서, 제1 유전체층(250)은 약 800nm 내지 약 1000nm의 두께이다.
도 1 및 도 3 내지 도 6을 참조하면, 방법(10)은, 트렌치(251)를 형성하기 위해 제1 유전체층(250)이 패터닝되는 블록(14)을 포함한다. 일부 구현예에서, 제1 유전체층(250)을 패터닝하는 데에는 다수의 공정이 수반된다. 도 3에 도시된 바와 같이, 제1 유전체층(250) 상에 실리콘 산화질화물(SiON)층(252)이 퇴적된다. 일부 실시예에서, SiON층(252)은 약 54nm 내지 약 66nm의 두께이다. 도 4에 도시된 바와 같이, SiON층(252)은, 예컨대, 포토리소그래피 공정을 사용하여 패터닝된다. 도 5에 도시된 바와 같이, 그 안에 트렌치(251)를 형성하기 위해 SiON층(252)을 에칭 마스크로서 사용하여 제1 유전체층(250)이 에칭된다. 도 6에 도시된 바와 같이, SiON층(252)은 에칭 마스크로서 사용된 후에 제거되어, 패터닝된 제1 유전체층(250)을 남긴다.
도 1 및 도 7을 참조하면, 방법(10)은, 제1 유전체층(250)의 트렌치(251) 내에 하나 이상의 하부 콘택트 피처(예를 들어, 253, 254, 및 255)가 형성되는 블록(16)을 포함한다. 하부 콘택트 피처(253, 254, 및 255)는 상부 콘택트 피처(아래에서 논의됨) 아래에 배치되지만, 트랜지스터 피처(본 개시의 도면에는 도시되지 않음) 위에 있을 수 있기 때문에, 하부 콘택트 피처(253, 254, 및 255)는 때로는 상단 금속(TM, top metal) 콘택트로서 지칭된다. 하부 콘택트 피처(253, 254, 및 255) 각각은 배리어층 및 금속 충전층을 포함할 수 있다. 하부 콘택트 피처(253, 254, 및 255)를 형성하는 데에는 다수의 공정이 수반된다. 일부 실시예에서, 트렌치(251) 각각 내에 배리어층(2050)이 형성되고, 트렌치 내의 배리어층 위의 금속 충전층의 퇴적이 뒤잇는다. 일부 실시예에서, 배리어층(2050)은 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 또는 이들의 조합을 포함한다. 일부 실시예에서, 금속 충전층은 구리, 코발트, 니켈, 알루미늄, 텅스텐, 티타늄, 또는 이들의 조합과 같은 금속 또는 금속 합금을 포함한다. 일부 실시예에서, 금속 충전층은 퇴적 또는 도금에 의해 형성되고, 화학적 기계적 평탄화(CMP, chemical mechanical planarization) 공정이 뒤잇는다. 실시예에서, 산화물층(150)의 두께의 약 5% 내지 약 10%가 또한 CMP 공정에 의해 제거된다.
도 1 및 도 8을 참조하면, 방법(10)은, 하부 콘택트 피처(253, 254, 및 255) 위에 제2 유전체층(256)이 퇴적되는 블록(18)을 포함한다. 일부 실시예에서, 제2 유전체층(256)은 약 65nm 내지 약 85nm의 두께이다. 제2 유전체층(256)은 실리콘 탄화질화물(SiCN), 실리콘 질화물(SiN), 및/또는 하부 콘택트 피처(253, 254, 및 255)가 산화되지 않도록 보호할 수 있는 다른 적합한 물질을 포함할 수 있다. 또한, 블록(18)에서, 제2 유전체층(256) 위에 제3 유전체층(258)이 퇴적된다. 일부 실시예에서, 제3 유전체층(258)은 약 300nm 내지 약 500nm의 두께이다. 제3 유전체층(258)은, 도핑되지 않은 실리카 유리(USG)와 같은, 산화물 물질 또는 다른 적합한 물질을 포함할 수 있다.
도 1 및 도 10 내지 도 14를 참조하면, 방법(10)은, 제3 유전체층(258) 위에 금속-절연체-금속(MIM) 구조물(260)(도 14에 도시되어 있음)이 형성되는 블록(20)을 포함한다. 도 10 내지 도 14에 도시된 바와 같이, MIM 구조물(260)을 형성하는 데에는, 하단 전도체 플레이트층(262), 중간 전도체 플레이트층(266), 및 상단 전도체 플레이트층(269)의 형성 및 패터닝을 위한 공정을 비롯한, 다수의 공정이 수반된다. 본 개시에 따라서, 전도체 플레이트층을 형성 및 패터닝하기 위하여 도 9의 방법(100)에 도시된 단계를 따라야 한다. 다르게 보면, 방법(100)의 단계는, MIM 구조물(260) 내에 전도체 플레이트층을 형성 및 패터닝할 때 따라야 하는 설계 규칙으로서 간주될 수 있다. 그러한 의미에서, 방법(100)의 단계는 순서가 바뀌거나 스위칭될 수 있다. 또한, 반도체 디바이스(200)의 레이아웃을 생성하기 위해 사용되는 컴퓨터 시스템 내에 단계 또는 설계 규칙이 로딩될 수 있다.
도 10에 도시된 바와 같이, 패터닝된 하단 전도체 플레이트층(262)이 제3 유전체층(258) 상에 형성된다. 하단 전도체 플레이트층(262) 자체를 형성하는 데에는, 퇴적, 포토리소그래피, 현상, 및/또는 에칭 등과 같은 다수의 공정이 수반될 수 있다. 하단 전도체 플레이트층(262)은, 아산화질소(N2O) 가스를 사용한 측벽 패시베이션과 같은 표면 처리를 거칠 수 있다. 일부 실시예에서, 하단 전도체 플레이트층(262)은 약 35nm 내지 약 45nm의 두께이다. 도 11에 도시된 바와 같이, 하단 전도체 플레이트층(262) 상에 제1 절연체층(264)이 형성된다. 실시예에서, 제1 절연체층(264)은 워크피스(200)의 상단 표면 위에서 일반적으로 균일한 두께를 갖도록 퇴적된다(예컨대, 하단 전도체 플레이트층(262)의 상단 및 측벽 표면에서 대략 동일한 두께를 가짐). 도 12에 도시된 바와 같이, 패터닝된 중간 전도체 플레이트층(266)이 제1 절연체층(264) 상에 형성된다. 중간 전도체 플레이트층(266)은 하단 전도체 플레이트층(262)을 형성하기 위해 사용되는 방식과 유사한 방식으로 형성될 수 있지만, 중간 전도체 플레이트층(266)의 패턴은 하단 전도체 플레이트층(262)의 패턴과는 상이할 수 있다. 도 13에 도시된 바와 같이, 중간 전도체 플레이트층(266) 상에 제2 절연체층(268)이 형성된다. 실시예에서, 제2 절연체층(268)은 워크피스(200)의 상단 표면 위에서 일반적으로 균일한 두께를 갖도록 퇴적된다(예컨대, 중간 전도체 플레이트층(266)의 상단 및 측벽 표면에서 대략 동일한 두께를 가짐). 도 14에 도시된 바와 같이, 패터닝된 상단 전도체 플레이트층(269)이 제2 절연체층(268) 상에 형성된다. 상단 전도체 플레이트층(269)은 중간 전도체 플레이트층(266) 또는 하단 전도체 플레이트층(262)을 형성하기 위해 사용되는 방식과 유사한 방식으로 형성될 수 있지만, 상단 전도체 플레이트층(269)의 패턴은 중간 전도체 플레이트층(266) 또는 하단 전도체 플레이트층(262)의 패턴과는 상이할 수 있다.
도 9의 방법(100)에 따라 전도체 플레이트층 내에 다양한 더미 플레이트 및 개구가 패터닝 및 형성된다. 방법(100)의 블록은 도 14와 관련하여 설명된다. 도 9의 방법(100)은, 하단 전도체 플레이트층이 더미 플레이트를 포함하지 않도록 더미 플레이트가 삽입되는 블록(102)을 포함한다. 도 14에 도시된 바와 같이, 하단 전도체 플레이트층(262)은 더미 플레이트를 포함하지 않지만, 제1 개구(302) 및 제2 개구(304)를 포함한다. 중간 전도체 플레이트층(266)은 제3 개구(306), 제1 더미 플레이트(402), 및 제4 개구(308)를 포함한다. 상단 전도체 플레이트층(269)은 제5 개구(310), 제2 더미 플레이트(404), 제6 개구(312), 및 제3 더미 플레이트(406)를 포함한다. 따라서, 더미 플레이트는 중간 전도체 플레이트층(266) 또는 상단 전도체 플레이트층(269) 내에 삽입되지만, 하단 전도체 플레이트층(262)에는 더미 플레이트 중 어느 것도 삽입되지 않는다. 제1 더미 플레이트(402), 제2 더미 플레이트(404), 및 제3 더미 플레이트(406)는 전기적으로 부유되고 전도체 플레이트층으로부터 전기적으로 절연된다. 예컨대, 제1 더미 플레이트(402)는 중간 전도체 플레이트층(266)의 나머지로부터 전기적으로 절연된다. 제2 더미 플레이트(404)는 상단 전도체 플레이트층(269)의 나머지로부터 전기적으로 절연된다. 제3 더미 플레이트(406)는 상단 전도체 플레이트층(269)의 나머지로부터 전기적으로 절연된다.
방법(100)은, 더미 플레이트가 그 아래에 놓이는 더미 플레이트의 면적을 둘러싸는 블록(104)을 포함한다. 도 14에 도시된 바와 같이, 제1 개구(302), 제3 개구(306), 제1 더미 플레이트(402), 제5 개구(310), 및 제2 더미 플레이트(404)는 하부 콘택트 피처(253) 위에서 Z 방향을 따라서 수직으로 정렬된다. 제2 더미 플레이트(404)의 수직 투영 면적은 그 아래에 놓이는 제1 더미 플레이트(402)의 수직 투영 면적보다 더 크다. 즉, 더미 플레이트의 하향식 둘러싸기를 달성하기 위해 제2 더미 플레이트(404)는 그 아래에 놓이는 제1 더미 플레이트(402)를 둘러싼다.
방법(100)은, 개구가 그 아래에 놓이는 개구의 면적을 둘러싸는 블록(106)을 포함한다. 도 14에 도시된 바와 같이, 제1 개구(302), 제3 개구(306), 제1 더미 플레이트(402), 제5 개구(310), 및 제2 더미 플레이트(404)는 하부 콘택트 피처(253) 위에서 Z 방향을 따라서 수직으로 정렬된다. 제5 개구(310)의 수직 투영 면적은 그 아래에 놓이는 제3 개구(306)의 수직 투영 면적보다 더 크다. 제3 개구(306)의 수직 투영 면적은 그 아래에 놓이는 제1 개구(302)의 수직 투영 면적보다 더 크다. 유사하게, 제2 개구(304), 제6 개구(312), 및 제3 더미 플레이트(406)는 하부 콘택트 피처(254) 위에서 Z 방향을 따라서 수직으로 정렬된다. 제6 개구(312)의 수직 투영 면적은 제2 개구(304)의 수직 투영 면적보다 더 크다. 즉, 개구의 하향식 둘러싸기를 달성하기 위해, 제5 개구(310)는 그 아래에 놓이는 제3 개구(306)의 면적을 둘러싸고, 제3 개구(306)는 그 아래에 놓이는 제1 개구(302)의 면적을 둘러싸고, 제6 개구(312)는 그 아래에 놓이는 제2 개구(304)의 면적을 둘러싼다.
도 14에 도시된 바와 같이, MIM 구조물(260)은, 하단 전도체 플레이트층(262), 중간 전도체 플레이트층(266), 및 상단 전도체 플레이트층(269)을 비롯한 다수의 금속층을 포함하며, 이들은 커패시터의 금속 플레이트로서 기능한다. MIM 구조물(260)은 또한, 하단 전도체 플레이트층(262)과 중간 전도체 플레이트층(266) 사이에 배치된 제1 절연체층(264) 및 중간 전도체 플레이트층(266)과 상단 전도체 플레이트층(269) 사이에 배치된 제2 절연체층(268)을 비롯한 다수의 절연체층을 포함한다. MIM 구조물(260)은 하나 이상의 커패시터를 구현하기 위해 사용되며, 트랜지스터와 같은 다른 전기 컴포넌트에 연결될 수 있다. 다중층 MIM 구조물(260)은 커패시터들이 수직 방향 및 측방향 둘 다에서 함께 가깝게 패킹될 수 있도록 하며, 이에 의해, 커패시터를 구현하는 데 필요한 측방향 공간의 양을 감소시킨다. 그 결과로서, MIM 구조물(260)은 초고밀도 커패시터를 수용할 수 있다.
일부 실시예에서, 커패시턴스 값을 증가시키기 위해, 제1 절연체층(264) 및/또는 제2 절연체층(268)은, 실리콘 산화물보다 k 값이 더 큰 하이-k 유전체 물질을 사용한다. 제1 및 제2 절연체층(264 및 268)은 커패시턴스 값을 증가시키기 위해 상대적으로 얇을 수 있지만, MIM 구조물(260) 내의 커패시터의 전위 파괴(예컨대, 2개의 커패시터 플레이트가 높은 전위차를 가질 때, 플레이트 사이에서 전류가 누설될 수 있어, 파괴를 야기함)를 피하기 위해 최소한의 두께를 유지한다. 일부 실시예에서, 제1 및 제2 절연체층(264 및 268) 각각은 약 50nm 내지 약 70nm의 두께이다. 또한, 커패시터 성능을 최적화하기 위해, 일부 실시예에서, 제1 절연체층(164)(또는 제2 절연체층(168))은 3층 구조물이며, 하단에서부터 상단으로, 제1 지르코늄 산화물(ZrO2)층, 알루미늄 산화물(Al2O3)층, 및 제2 지르코늄 산화물(ZrO2)층을 포함하고, 층 각각은 약 15nm 내지 약 25nm의 두께이다.
도 1 및 도 15를 참조하면, 방법(10)은, MIM 구조물(260) 위에 제4 유전체층(267)이 퇴적되는 블록(22)을 포함한다. 일부 실시예에서, 제4 유전체층(267)은 약 400nm 내지 약 500nm의 두께이다. 일부 실시예에서, 제3 유전체층(258)은, 도핑되지 않은 실리카 유리와 같은 산화물 물질, 또는 다른 적합한 물질을 포함할 수 있다. 일부 실시예에서, 제4 유전체층(267)은 약 900nm 내지 약 1000nm의 산화물 물질을 퇴적시킴으로써 형성되고, 최종 두께에 도달하기 위한 CMP 공정이 뒤잇는다. 도 15에 도시된 바와 같이, MIM 구조물(260)은 제3 유전체층(258)과 제4 유전체층(267) 사이에 샌드위치와 같이 배치되며, 이들은 동일한 물질 및/또는 동일한 두께를 가질 수 있다. 일부 실시예에서, 제2 유전체층(256), 제3 유전체층(258), MIM 구조물(260), 및 제4 유전체층(267)은 제1 다중층 패시베이션 구조물(270)의 부분으로서 간주된다. 대안적으로, 패시베이션 구조물(270) 내에 MIM 구조물(260)이 존재하지 않는다면, 제3 유전체층(258) 및 제4 유전체층(267)은 제2 유전체층(256) 위에 단일 유전체층(예컨대, 약 900nm 내지 약 1100nm의 두께)으로서 결합될 수 있다.
도 1 및 도 16을 참조하면, 방법(10)은, 상단에서부터 하단으로, 제4 유전체층(267), MIM 구조물(260), 제3 유전체층(258), 및 제2 유전체층(256)을 관통하도록 하나 이상의 개구(예를 들어 개구(271, 272, 및 273))가 형성되는 블록(24)을 포함한다. 개구(271, 272, 및 273)는 콘택트 피처(253, 254, 및 255)의 상단 표면을 각각 노출시킨다. 일부 실시예에서, 개구(271, 272, 및 273)를 형성하기 위해 건식 에칭 공정이 수행된다. 응용예에 의존하여, 각 개구의 측벽은 MIM 구조물(260)의 상이한 전도체 플레이트층을 노출시킬 수 있다. 도 16에 도시된 바와 같이, 개구(271)는 중간 전도체 플레이트층(266) 내의 제1 더미 플레이트(402) 및 상단 전도체 플레이트층(269) 내의 제2 더미 플레이트(404)의 측벽을 노출시킨다. 개구(272)는 제3 더미 플레이트(406) 및 중간 전도체 플레이트(266)의 측벽을 노출시킨다. 개구(273)는 상단 전도체 플레이트층(269) 및 하단 전도체 플레이트층(262)의 측벽을 노출시킨다.
도 1 및 도 17을 참조하면, 방법(10)은, 개구(271, 272, 및 273) 내에 그리고 개구(271, 272, 및 273) 위에 하나 이상의 상부 콘택트 피처(예를 들어 275, 276, 및 277)가 각각 형성되는 블록(26)을 포함한다. 상부 콘택트 피처(275, 276, 및 277)는, 개구(271, 272, 및 273)를 충전시키는 콘택트 비아를 포함하며, 콘택트 비아, 금속 비아, 또는 금속 라인으로서 지칭될 수 있다. 일부 실시예에서, 하나 이상의 상부 콘택트 피처(예를 들어 275, 276, 및 277)를 형성하기 위해, 원자층 퇴적(ALD), 물리적 기상 증착(PVD), 또는 화학적 기상 증착(CVD)과 같은 적합한 퇴적 기법을 사용하여 제4 유전체층(267) 위에 그리고 개구(271, 272, 및 273) 내로 배리어층(278)이 먼저 컨포멀하게 퇴적된 후, ALD, PVD, 또는 CVD와 같은 적합한 퇴적 기법을 사용하여 배리어층(278) 위에 금속 충전층이 퇴적된다. 이후, 퇴적된 배리어층(278) 및 금속 충전층은 도 17의 예에 도시된 바와 같이 상부 콘택트 피처(275, 276, 및 277)를 형성하기 위해 패터닝된다. 일부 실시예에서, 배리어층(278) 및 금속 충전층은 2단계 또는 다단계 에칭 공정에서 패터닝된다. 도 17에 나타난 실시예에서, 제4 유전체층(267) 위의 상부 콘택트 피처(275, 276, 및 277)의 부분은 실질적으로 직선인 측벽을 갖는다. 도 17에 명시적으로 도시되지 않은 다른 실시예에서, 제4 유전체층(267) 위의 상부 콘택트 피처(275, 276, 및 277)의 부분은 테이퍼링된 측벽을 갖는다. 일부 구현예에서, 이방성 에칭 공정 단계는 등방성 에칭 공정 단계보다 더 빠르게 에칭하며, 더 많은 에너지를 요구한다.
상부 콘택트 피처(275, 276, 및 277)의 적어도 상부는, 상부층과 하부층 사이에서 접합 연결부를 재라우팅하기 위한 재분배층(RDL, redistribution layer)의 일부이다. 상부 콘택트 피처(275, 276, 및 277) 각각은, 상단에서부터 하단으로, 제4 유전체층(267), MIM 구조물(260), 제3 유전체층(258), 및 제2 유전체층(256)을 관통한다. 상부 콘택트 피처(275, 276, 및 277)는 하부 콘택트 피처(253, 254, 및 255)와 각각 전기적으로 접촉한다. 상부 콘택트 피처(275)는, 하부 콘택트 피처(253)에 전기적으로 커플링되지만 MIM 구조물(260)의 기능부로부터 전기적으로 절연되는 논리 콘택트 비아이다. 상부 콘택트 피처(275)는 제1 더미 플레이트(402) 및 제2 더미 플레이트(404)에 전기적으로 커플링되고, 제1 더미 플레이트(402) 및 제2 더미 플레이트(404)는 전기적으로 부유된다. 그러므로 상부 콘택트 피처(275)는 하단 전도체 플레이트층(262), 중간 전도체 플레이트층(266), 및 상단 전도체 플레이트층(269) 중 임의의 층으로부터 전기적으로 절연된다. 상부 콘택트 피처(276)는, 중간 전도체 플레이트층(266)에 전기적으로 커플링되지만 하단 전도체 플레이트층(262) 및 상단 전도체 플레이트층(269)으로부터 전기적으로 절연되는 MP 콘택트 비아이다. 상부 콘택트 피처(276)는 제3 더미 플레이트(406)에 전기적으로 커플링되고, 제3 더미 플레이트(406)는 전기적으로 부유되고 상단 전도체 플레이트층(269)의 나머지로부터 전기적으로 절연된다. 상부 콘택트 피처(277)는, 하단 전도체 플레이트층(262) 및 상단 전도체 플레이트층(269)에 전기적으로 커플링되지만 중간 전도체 플레이트층(266)으로부터 전기적으로 절연되는 TPBP 콘택트 비아이다. 상부 콘택트 피처(277)는 제4 개구(308)를 통해 연장되기 때문에, 상부 콘택트 피처(277)는 중간 전도체 플레이트층(266)으로부터 전기적으로 절연된다.
도 1 및 도 18을 참조하면, 방법(10)은, 상부 콘택트 피처(275, 276, 및 277) 위에 그리고 제4 유전체층(267) 위에 패시베이션 구조물(180)이 형성되는 블록(28)을 포함한다. 도 18에 도시된 바와 같이, 상부 콘택트 피처(275, 276, 및 277) 및 제4 유전체층(267) 위를 비롯하여, 워크피스(200) 위에 제1 패시베이션층(280)이 형성된다. 일부 실시예에서, 제1 패시베이션층(280)은 하나 이상의 플라즈마 강화 산화물층, 하나 이상의 도핑되지 않은 실리카 유리층, 또는 이들의 조합을 포함할 수 있다. 제1 패시베이션층(280)은 CVD, 스핀-온 코팅, 또는 다른 적합한 기법을 사용하여 형성될 수 있다. 일부 구현예에서, 제1 패시베이션층(280)은, 1200nm를 비롯하여, 약 1000nm와 약 1400nm 사이의 두께로 형성될 수 있다. 제1 패시베이션층(280) 위에 제2 패시베이션층(282)이 형성된다. 일부 실시예에서, 제2 패시베이션층(282)은 실리콘 질화물(SiN)을 포함할 수 있고 CVD, PVD, 또는 적합한 방법에 의해, 700nm를 비롯하여, 약 600nm와 약 800nm 사이의 두께로 형성될 수 있다.
도 1 및 도 19를 참조하면, 방법(10)은, 추가적인 공정이 수행될 수 있는 블록(30)을 포함한다. 그러한 추가적인 공정은, 제1 패시베이션층(280) 및 제2 패시베이션층(282)을 통한 개구(284)의 형성, 하나 이상의 폴리머 물질층의 퇴적, 하나 이상의 폴리머 물질층의 패터닝, 언더 범프 야금(under-bump-metallurgy)(또는 언더 범프 금속화(UBM, under-bump-metallization))층의 퇴적, 구리 함유 범프층의 퇴적, 캡층의 퇴적, 솔더층의 퇴적, 및 솔더층의 리플로우를 포함할 수 있다. 이들 추가적인 공정은 외부 회로부에 대한 연결을 위한 콘택트 구조물을 형성한다.
방법(100)과 같은, 본 개시에 따른 방법은, 도 20(도 20의 (A), 도 20의 (B), 및 도 20의 (C) 포함) 및 도 21에 추가적으로 도시되어 있는 고유한 구조물을 초래한다. 본 개시 전반에 걸쳐, 유사한 숫자는 유사한 구조물을 나타낸다는 점에 유의해야 한다. 예컨대, 도 20 및 도 21의 참조 번호는 도 19의 참조 번호에 대응한다. 그러므로, 도 20 및 도 21에 도시된 구조물은 도 19에 도시된 구조물에 대응한다. 도 19의 구조물에 비해, 도 20 및 도 21에 도시된 구조물은, 본 개시에 의해 고려되는 개념을 더욱 잘 예시하기 위해 간략화되었다는 점에 또한 유의해야 한다. 예컨대, 하단 전도체 플레이트층(262), 중간 전도체 플레이트층(266), 및 상단 전도체 플레이트층(269) 각각은 도 20에서 X-Y 평면 상에서 평면형인 것으로 도시되어 있지만, 이들 각각은, 그 아래에 놓이는 층 위에 배치되거나 그 아래에 놓이는 층 내에 규정되는 리세스 내에 배치되는 다양한 토폴로지의 피처를 포함할 수 있다. 비교의 용이성을 위해 상부 콘택트 피처(275, 276, 및 277)는 서로 인접한 것으로 도시되어 있지만, 이들 각각은 반도체 디바이스 내의 적합한 위치에 배치될 수 있다는 점에 또한 유의해야 한다.
도 20의 (A) 및 도 21을 참조한다. 하단 전도체 플레이트층(262)은 제1 개구(302)를 포함한다. 중간 전도체 플레이트층(266)은 제3 개구(306), 및 제3 개구 내에 배치된 제1 더미 플레이트(402)를 포함한다. 상단 전도체 플레이트층(269)은 제5 개구(310), 및 제5 개구(310) 내에 배치된 제2 더미 플레이트(404)를 포함한다. 도 20의 (A)에 나타난 일부 실시예에서, 제5 개구(310), 제3 개구(306), 제1 개구(302), 제1 더미 플레이트(402), 및 제2 더미 플레이트(404)는 Z 방향을 따라서 수직으로 정렬된다. 도 20의 (A)에 도시된 바와 같이, 상부 콘택트 피처(275)는 제2 더미 플레이트(404), 제1 더미 플레이트(402), 제5 개구(310), 제3 개구(306), 및 제1 개구(302)를 통해 연장된다. 전술한 바와 같이, 상부 콘택트 피처(275)는, 하단 전도체 플레이트층(262), 중간 전도체 플레이트층(266), 및 상단 전도체 플레이트층(269)으로부터 전기적으로 절연되는 논리 콘택트 비아이다. 상부 콘택트 피처(275)는 제1 더미 플레이트(402) 및 제2 더미 플레이트(404)와 접촉하고 제1 더미 플레이트(402) 및 제2 더미 플레이트(404)에 전기적으로 커플링되며, 제1 더미 플레이트(402) 및 제2 더미 플레이트(404)는 중간 전도체 플레이트층(266) 및 상단 전도체 플레이트층(269)으로부터 각각 절연된다. 제1 개구(302)는 X 방향을 따라서 제1 개구 치수(D1)를 가지고, 제3 개구(306)는 X 방향을 따라서 제3 개구 치수(D3)를 가지고, 제5 개구(310)는 제5 개구 치수(D5)를 갖는다. 개구 각각이 실질적으로 원형인 일부 실시예에서, 제1 개구 치수(D1), 제3 개구 치수(D3), 및 제5 개구 치수(D5) 각각은 각 개구의 직경이다. 전술한 하향식 둘러싸기 구성에 따라서, 제5 개구(310)의 제5 개구 치수(D5)는 그 아래에 놓이는 제3 개구(306)의 제3 개구 치수(D3)보다 더 크고, 제3 개구(306)의 제3 개구 치수(D3)는 제1 개구(302)의 제1 개구 치수(D1)보다 더 크다. 제1 더미 플레이트(402)는 X 방향을 따라서 제1 더미 치수(d1)를 가지고 제2 더미 플레이트(404)는 X 방향을 따라서 제2 더미 치수(d2)를 갖는다. 더미 플레이트 각각이 실질적으로 원형인 일부 실시예에서, 제1 더미 치수(d1) 및 제2 더미 치수(d2) 각각은 각 더미 플레이트의 직경이다. 전술한 하향식 둘러싸기 구성에 따라서, 제2 더미 플레이트(404)의 제2 더미 치수(d2)는 그 아래에 놓이는 제1 더미 플레이트(402)의 제1 더미 치수(d1)보다 더 크다.
도 20의 (B) 및 도 21을 참조한다. 하단 전도체 플레이트층(262)은 제2 개구(304)를 포함한다. 상단 전도체 플레이트층(269)은 제6 개구(312), 및 제6 개구(312) 내에 배치된 제3 더미 플레이트(406)를 포함한다. 도 20의 (B)에 나타난 일부 실시예에서, 제6 개구(312), 제2 개구(304), 및 제3 더미 플레이트(406)는 Z 방향을 따라서 수직으로 정렬된다. 도 20의 (B)에 도시된 바와 같이, 상부 콘택트 피처(276)는 제3 더미 플레이트(406), 제6 개구(312), 및 제2 개구(304)를 통해 연장된다. 전술한 바와 같이, 상부 콘택트 피처(276)는, 중간 전도체 플레이트층(266)에 전기적으로 커플링되지만 하단 전도체 플레이트층(262) 및 상단 전도체 플레이트층(269)으로부터 전기적으로 절연되는 MP 콘택트 비아이다. 상부 콘택트 피처(276)는 제3 더미 플레이트(406)와 접촉하고 제3 더미 플레이트(406)에 전기적으로 커플링되며, 제3 더미 플레이트(406)는 상단 전도체 플레이트층(269)으로부터 절연된다. 제2 개구(304)는 X 방향을 따라서 제2 개구 치수(D2)를 가지고 제6 개구(312)는 제6 개구 치수(D6)를 갖는다. 개구 각각이 실질적으로 원형인 일부 실시예에서, 제2 개구 치수(D2) 및 제6 개구 치수(D6) 각각은 각 개구의 직경이다. 전술한 하향식 둘러싸기 구성에 따라서, 제6 개구(312)의 제6 개구 치수(D6)는 그 아래에 놓이는 제2 개구(304)의 제2 개구 치수(D2)보다 더 크다. 제3 더미 플레이트(406)는 X 방향을 따라서 제3 더미 치수(d3)를 갖는다. 더미 플레이트 각각이 실질적으로 원형인 일부 실시예에서, 제3 더미 치수(d3)는 제3 더미 플레이트(406)의 직경이다.
도 20의 (C) 및 도 21을 참조한다. 중간 전도체 플레이트층(266)은 제4 개구(308)를 포함한다. 도 20의 (C)에 도시된 바와 같이, 상부 콘택트 피처(277)는 하단 전도체 플레이트층(262), 제4 개구(308), 및 상단 전도체 플레이트층(269)을 통해 연장된다. 전술한 바와 같이, 상부 콘택트 피처(277)는, 하단 전도체 플레이트층(262) 및 상단 전도체 플레이트층(269)에 전기적으로 커플링되지만 중간 전도체 플레이트층(266)으로부터 전기적으로 절연되는 TPBP 콘택트 비아이다. 제4 개구(308)는 X 방향을 따라서 제4 개구 치수(D4)를 갖는다. 제4 개구(308)가 실질적으로 원형인 일부 실시예에서, 제4 개구 치수(D4)는 제4 개구(308)의 직경이다.
본 개시에 따른 방법 및 반도체 디바이스는 장점을 제공한다. 예컨대, 수직으로 정렬된 더미 플레이트 및 수직으로 정렬된 전도체 플레이트 개구가 하향식 둘러싸기에 기초하여 배열/구성되기 때문에(즉, 한 더미 플레이트/개구의 수직 투영 면적은 그 아래에 놓이는 더미 플레이트/개구의 수직 투영 면적보다 더 큼), 개구 및 더미 플레이트는 더 큰 개구가 더 큰 더미 플레이트를 수용하도록 사이즈 매칭된다. 이러한 배열/구성은 더미 플레이트 및 개구 사이의 간격에 관한 설계 규칙과 호환가능하다. 종래의 방법을 사용해 제조되는 MIM 커패시터에 비하여, 본 개시의 방법을 사용하여 제조되는 반도체 디바이스 내의 MIM 커패시터는 유효 면적의 증가를 향유한다는 것이 관찰되어 왔다. 일부 예에서, 유효 면적의 증가는, 약 25%를 비롯하여, 약 20%와 약 30% 사이일 수 있다. 증가된 유효 면적은 증가된 커패시턴스로 이어지고, 이는 잡음 감소 및 스위칭 속도 증가를 초래한다.
본 개시의 한 양상은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 금속-절연체-금속 구조물을 포함한다. 금속-절연체-금속 구조물은, 제1 개구 및 제2 개구를 갖는 하단 전도체 플레이트층; 하단 전도체 플레이트층 위의 제1 유전체층; 제1 유전체층 위의 중간 전도체 플레이트층 - 중간 전도체 플레이트층은 제3 개구, 제3 개구 내에 배치된 제1 더미 플레이트, 및 제4 개구를 포함함 - ; 중간 전도체 플레이트층 위의 제2 유전체층; 및 제2 유전체층 위의 상단 전도체 플레이트층 - 상단 전도체 플레이트층은 제5 개구, 제5 개구 내에 배치된 제2 더미 플레이트, 제6 개구, 및 제6 개구 내에 배치된 제3 더미 플레이트를 가짐 - 을 포함한다. 제1 개구, 제1 더미 플레이트, 및 제2 더미 플레이트는 수직으로 정렬된다.
일부 실시예에서, 제2 개구 및 제3 더미 플레이트는 수직으로 정렬된다. 일부 구현예에서, 제1 더미 플레이트, 제2 더미 플레이트, 및 제3 더미 플레이트는 전기적으로 부유된다. 일부 예에서, 반도체 디바이스는, 제1 더미 플레이트 및 제2 더미 플레이트에 전기적으로 커플링되고 하단 전도체 플레이트층으로부터 전기적으로 절연되는 제1 콘택트 비아를 더 포함할 수 있다. 일부 실시예에서, 제1 콘택트 비아는 하단 전도체 플레이트층 내의 제1 개구를 통해 연장된다. 일부 구현예에서, 반도체 디바이스는, 제3 더미 플레이트 및 중간 전도체 플레이트층에 전기적으로 커플링되고 하단 전도체 플레이트층으로부터 전기적으로 절연되는 제2 콘택트 비아를 더 포함할 수 있다. 일부 실시예에서, 제2 콘택트 비아는 하단 전도체 플레이트층 내의 제2 개구를 통해 연장된다. 일부 예에서, 반도체 디바이스는, 하단 전도체 플레이트층 및 상단 전도체 플레이트층에 전기적으로 커플링되고 중간 전도체 플레이트층으로부터 전기적으로 절연되는 제3 콘택트 비아를 더 포함할 수 있다. 일부 예에서, 제3 콘택트 비아는 중간 전도체 플레이트층 내의 제4 개구를 통해 연장된다.
본 개시의 또 다른 양상은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 기판, 기판 위의 유전체층, 및 유전체층 내에 매립된 금속-절연체-금속 구조물을 포함한다. 금속-절연체-금속 구조물은, 제1 개구 및 제2 개구를 갖는 하단 전도체 플레이트층, 하단 전도체 플레이트층 위의 제1 절연체층, 제1 절연체층 위의 중간 전도체 플레이트층 - 중간 전도체 플레이트층은 제3 개구, 제3 개구 내에 배치된 제1 더미 플레이트, 및 제4 개구를 가짐 - , 중간 전도체 플레이트층 위의 제2 절연체층, 및 제2 절연체층 위의 상단 전도체 플레이트층을 포함한다. 상단 전도체 플레이트층은 제5 개구, 제5 개구 내에 배치된 제2 더미 플레이트, 제6 개구, 및 제6 개구 내에 배치된 제3 더미 플레이트를 포함한다. 제1 개구, 제3 개구, 및 제5 개구는 수직으로 정렬된다. 제5 개구의 제1 수직 투영 면적은 제3 개구의 제2 수직 투영 면적보다 더 크다. 제3 개구의 제2 수직 투영 면적은 제1 개구의 제3 수직 투영 면적보다 더 크다.
일부 실시예에서, 제1 더미 플레이트 및 제2 더미 플레이트는 수직으로 정렬되고 제2 더미 플레이트의 제4 수직 투영 면적은 제1 더미 플레이트의 제5 수직 투영 면적보다 더 크다. 일부 구현예에서, 제2 개구 및 제6 개구는 수직으로 정렬되고 제6 개구의 제6 수직 투영 면적은 제2 개구의 제7 수직 투영 면적보다 더 크다. 일부 예에서, 제1 더미 플레이트는 중간 전도체 플레이트층의 나머지로부터 전기적으로 절연되고, 제2 더미 플레이트는 상단 전도체 플레이트층의 나머지로부터 전기적으로 절연되고, 제3 더미 플레이트는 상단 전도체 플레이트층의 나머지로부터 전기적으로 절연된다. 일부 구현예에서, 반도체 디바이스는, 제1 더미 플레이트 및 제2 더미 플레이트에 전기적으로 커플링되고 하단 전도체 플레이트층으로부터 전기적으로 절연되는 제1 콘택트 비아를 더 포함할 수 있다. 일부 실시예에서, 반도체 디바이스는, 제3 더미 플레이트 및 중간 전도체 플레이트층에 전기적으로 커플링되고 하단 전도체 플레이트층으로부터 전기적으로 절연되는 제2 콘택트 비아를 더 포함할 수 있다. 일부 구현예에서, 반도체 디바이스는, 하단 전도체 플레이트층 및 상단 전도체 플레이트층에 전기적으로 커플링되고 중간 전도체 플레이트층으로부터 전기적으로 절연되는 제3 콘택트 비아를 더 포함할 수 있다.
본 개시의 또 다른 양상은 방법에 관한 것이다. 방법은 기판 위에 제1 유전체층을 퇴적시키는 단계, 제1 유전체층 위에 금속-절연체-금속(MIM) 구조물을 형성하는 단계, 및 MIM 구조물 위에 유전체층을 퇴적시키는 단계를 포함한다. MIM 구조물을 형성하는 단계는, 제1 개구 및 제2 개구를 포함하는 하단 플레이트층을 형성하는 단계, 하단 플레이트층 위에 제1 절연체층을 퇴적시키는 단계, 중간 플레이트층을 형성하는 단계, 중간 플레이트층 위에 제2 절연체층을 퇴적시키는 단계, 및 상단 플레이트층을 형성하는 단계를 포함한다. 중간 플레이트층은, 제1 개구에 수직으로 정렬된 제3 개구, 및 제3 개구 내에 배치된 제1 더미 플레이트를 포함한다. 상단 플레이트층은, 제1 개구 및 제3 개구에 수직으로 정렬된 제4 개구, 제2 개구에 수직으로 정렬된 제5 개구, 제4 개구 내에 배치된 제2 더미 플레이트, 및 제5 개구 내에 배치된 제3 더미 플레이트를 포함한다.
일부 실시예에서, 방법은, 제1 개구, 제1 절연체층, 제3 개구, 제1 더미 플레이트, 제2 절연체층, 제4 개구, 및 제2 더미 플레이트를 통해 제1 비아 개구를 형성하는 단계, 및 제2 개구, 제1 절연체층, 중간 플레이트층, 제2 절연체층, 제5 개구, 및 제3 더미 플레이트를 통해 제2 비아 개구를 형성하는 단계를 더 포함할 수 있다. 일부 실시예에서, 제4 개구는 제1 직경을 포함하고, 제3 개구는 제1 직경보다 더 작은 제2 직경을 포함하고, 제1 개구는 제2 직경보다 더 작은 제3 직경을 포함한다. 일부 구현예에서, 제1 더미 플레이트는 제4 직경을 포함하고 제2 더미 플레이트는 제4 직경보다 더 큰 제5 직경을 포함한다.
전술한 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 그리고/또는 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지해야 한다.
<부기>
1. 반도체 디바이스에 있어서,
금속-절연체-금속 구조물
을 포함하고,
상기 금속-절연체-금속 구조물은,
제1 개구 및 제2 개구를 포함하는 하단 전도체 플레이트층,
상기 하단 전도체 플레이트층 위의 제1 유전체층,
상기 제1 유전체층 위의 중간 전도체 플레이트층 - 상기 중간 전도체 플레이트층은 제3 개구, 상기 제3 개구 내에 배치된 제1 더미 플레이트, 및 제4 개구를 포함함 - ,
상기 중간 전도체 플레이트층 위의 제2 유전체층, 및
상기 제2 유전체층 위의 상단 전도체 플레이트층 - 상기 상단 전도체 플레이트층은 제5 개구, 상기 제5 개구 내에 배치된 제2 더미 플레이트, 제6 개구, 및 상기 제6 개구 내에 배치된 제3 더미 플레이트를 포함함 -
을 포함하며,
상기 제1 개구, 상기 제1 더미 플레이트, 및 상기 제2 더미 플레이트는 수직으로 정렬되는, 반도체 디바이스.
2. 제1항에 있어서, 상기 제2 개구 및 상기 제3 더미 플레이트는 수직으로 정렬되는, 반도체 디바이스.
3. 제1항에 있어서, 상기 제1 더미 플레이트, 상기 제2 더미 플레이트, 및 상기 제3 더미 플레이트는 전기적으로 부유되는, 반도체 디바이스.
4. 제1항에 있어서,
상기 제1 더미 플레이트 및 상기 제2 더미 플레이트에 전기적으로 커플링되고 상기 하단 전도체 플레이트층으로부터 전기적으로 절연되는 제1 콘택트 비아를 더 포함하는, 반도체 디바이스.
5. 제4항에 있어서, 상기 제1 콘택트 비아는 상기 하단 전도체 플레이트층 내의 제1 개구를 통해 연장되는, 반도체 디바이스.
6. 제1항에 있어서,
상기 제3 더미 플레이트 및 상기 중간 전도체 플레이트층에 전기적으로 커플링되고 상기 하단 전도체 플레이트층으로부터 전기적으로 절연되는 제2 콘택트 비아를 더 포함하는, 반도체 디바이스.
7. 제6항에 있어서, 상기 제2 콘택트 비아는 상기 하단 전도체 플레이트층 내의 제2 개구를 통해 연장되는, 반도체 디바이스.
8. 제1항에 있어서,
상기 하단 전도체 플레이트층 및 상기 상단 전도체 플레이트층에 전기적으로 커플링되고 상기 중간 전도체 플레이트층으로부터 전기적으로 절연되는 제3 콘택트 비아를 더 포함하는, 반도체 디바이스.
9. 제8항에 있어서, 상기 제3 콘택트 비아는 상기 중간 전도체 플레이트층 내의 제4 개구를 통해 연장되는, 반도체 디바이스.
10. 반도체 디바이스에 있어서,
기판;
상기 기판 위의 유전체층; 및
상기 유전체층 내에 매립된 금속-절연체-금속 구조물
을 포함하고,
상기 금속-절연체-금속 구조물은,
제1 개구 및 제2 개구를 포함하는 하단 전도체 플레이트층,
상기 하단 전도체 플레이트층 위의 제1 절연체층,
상기 제1 절연체층 위의 중간 전도체 플레이트층 - 상기 중간 전도체 플레이트층은 제3 개구, 상기 제3 개구 내에 배치된 제1 더미 플레이트, 및 제4 개구를 포함함 - ,
상기 중간 전도체 플레이트층 위의 제2 절연체층,
상기 제2 절연체층 위의 상단 전도체 플레이트층 - 상기 상단 전도체 플레이트층은 제5 개구, 상기 제5 개구 내에 배치된 제2 더미 플레이트, 제6 개구, 및 상기 제6 개구 내에 배치된 제3 더미 플레이트를 포함함 -
을 포함하며,
상기 제1 개구, 상기 제3 개구, 및 상기 제5 개구는 수직으로 정렬되고,
상기 제5 개구의 제1 수직 투영 면적은 상기 제3 개구의 제2 수직 투영 면적보다 더 크고,
상기 제3 개구의 제2 수직 투영 면적은 상기 제1 개구의 제3 수직 투영 면적보다 더 큰, 반도체 디바이스.
11. 제10항에 있어서,
상기 제1 더미 플레이트 및 상기 제2 더미 플레이트는 수직으로 정렬되고,
상기 제2 더미 플레이트의 제4 수직 투영 면적은 상기 제1 더미 플레이트의 제5 수직 투영 면적보다 더 큰, 반도체 디바이스.
12. 제10항에 있어서,
상기 제2 개구 및 상기 제6 개구는 수직으로 정렬되고,
상기 제6 개구의 제6 수직 투영 면적은 상기 제2 개구의 제7 수직 투영 면적보다 더 큰, 반도체 디바이스.
13. 제10항에 있어서,
상기 제1 더미 플레이트는 상기 중간 전도체 플레이트층의 나머지로부터 전기적으로 절연되고,
상기 제2 더미 플레이트는 상기 상단 전도체 플레이트층의 나머지로부터 전기적으로 절연되고,
상기 제3 더미 플레이트는 상기 상단 전도체 플레이트층의 나머지로부터 전기적으로 절연되는, 반도체 디바이스.
14. 제10항에 있어서,
상기 제1 더미 플레이트 및 상기 제2 더미 플레이트에 전기적으로 커플링되고 상기 하단 전도체 플레이트층으로부터 전기적으로 절연되는 제1 콘택트 비아를 더 포함하는, 반도체 디바이스.
15. 제10항에 있어서,
상기 제3 더미 플레이트 및 상기 중간 전도체 플레이트층에 전기적으로 커플링되고 상기 하단 전도체 플레이트층으로부터 전기적으로 절연되는 제2 콘택트 비아를 더 포함하는, 반도체 디바이스.
16. 제10항에 있어서,
상기 하단 전도체 플레이트층 및 상기 상단 전도체 플레이트층에 전기적으로 커플링되고 상기 중간 전도체 플레이트층으로부터 전기적으로 절연되는 제3 콘택트 비아를 더 포함하는, 반도체 디바이스.
17. 방법에 있어서,
기판 위에 제1 유전체층을 퇴적시키는 단계;
상기 제1 유전체층 위에 금속-절연체-금속(MIM, metal-insulator-metal) 구조물을 형성하는 단계로서,
제1 개구 및 제2 개구를 포함하는 하단 플레이트층을 형성하는 단계;
상기 하단 플레이트층 위에 제1 절연체층을 퇴적시키는 단계;
중간 플레이트층을 형성하는 단계 - 상기 중간 플레이트층은,
상기 제1 개구에 수직으로 정렬된 제3 개구, 및
상기 제3 개구 내에 배치된 제1 더미 플레이트
를 포함함 - ;
상기 중간 플레이트층 위에 제2 절연체층을 퇴적시키는 단계;
상단 플레이트층을 형성하는 단계 - 상기 상단 플레이트층은,
상기 제1 개구 및 상기 제3 개구에 수직으로 정렬된 제4 개구,
상기 제2 개구에 수직으로 정렬된 제5 개구,
상기 제4 개구 내에 배치된 제2 더미 플레이트, 및
상기 제5 개구 내에 배치된 제3 더미 플레이트
를 포함함 - ;
를 포함하는 상기 MIM 구조물을 형성하는 단계; 및
상기 MIM 구조물 위에 유전체층을 퇴적시키는 단계
를 포함하는, 방법.
18. 제17항에 있어서,
상기 제1 개구, 상기 제1 절연체층, 상기 제3 개구, 상기 제1 더미 플레이트, 상기 제2 절연체층, 상기 제4 개구, 및 상기 제2 더미 플레이트를 통해 제1 비아 개구를 형성하는 단계; 및
상기 제2 개구, 상기 제1 절연체층, 상기 중간 플레이트층, 상기 제2 절연체층, 상기 제5 개구, 및 상기 제3 더미 플레이트를 통해 제2 비아 개구를 형성하는 단계를 더 포함하는, 방법.
19. 제17항에 있어서,
상기 제4 개구는 제1 직경을 포함하고,
상기 제3 개구는 상기 제1 직경보다 더 작은 제2 직경을 포함하고,
상기 제1 개구는 상기 제2 직경보다 더 작은 제3 직경을 포함하는, 방법.
20. 제17항에 있어서,
상기 제1 더미 플레이트는 제4 직경을 포함하고,
상기 제2 더미 플레이트는 상기 제4 직경보다 더 큰 제5 직경을 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    금속-절연체-금속 구조물
    을 포함하고,
    상기 금속-절연체-금속 구조물은,
    제1 개구 및 제2 개구를 포함하는 하단 전도체 플레이트층,
    상기 하단 전도체 플레이트층 위의 제1 유전체층,
    상기 제1 유전체층 위의 중간 전도체 플레이트층 - 상기 중간 전도체 플레이트층은 제3 개구, 상기 제3 개구 내에 배치된 제1 더미 플레이트, 및 제4 개구를 포함함 - ,
    상기 중간 전도체 플레이트층 위의 제2 유전체층, 및
    상기 제2 유전체층 위의 상단 전도체 플레이트층 - 상기 상단 전도체 플레이트층은 제5 개구, 상기 제5 개구 내에 배치된 제2 더미 플레이트, 제6 개구, 및 상기 제6 개구 내에 배치된 제3 더미 플레이트를 포함함 -
    을 포함하며,
    상기 제1 개구, 상기 제1 더미 플레이트, 및 상기 제2 더미 플레이트는 수직으로 정렬되는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제2 개구 및 상기 제3 더미 플레이트는 수직으로 정렬되는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 더미 플레이트, 상기 제2 더미 플레이트, 및 상기 제3 더미 플레이트는 전기적으로 부유되는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 더미 플레이트 및 상기 제2 더미 플레이트에 전기적으로 커플링되고 상기 하단 전도체 플레이트층으로부터 전기적으로 절연되는 제1 콘택트 비아를 더 포함하는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제3 더미 플레이트 및 상기 중간 전도체 플레이트층에 전기적으로 커플링되고 상기 하단 전도체 플레이트층으로부터 전기적으로 절연되는 제2 콘택트 비아를 더 포함하는, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 하단 전도체 플레이트층 및 상기 상단 전도체 플레이트층에 전기적으로 커플링되고 상기 중간 전도체 플레이트층으로부터 전기적으로 절연되는 제3 콘택트 비아를 더 포함하는, 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위의 유전체층; 및
    상기 유전체층 내에 매립된 금속-절연체-금속 구조물
    을 포함하고,
    상기 금속-절연체-금속 구조물은,
    제1 개구 및 제2 개구를 포함하는 하단 전도체 플레이트층,
    상기 하단 전도체 플레이트층 위의 제1 절연체층,
    상기 제1 절연체층 위의 중간 전도체 플레이트층 - 상기 중간 전도체 플레이트층은 제3 개구, 상기 제3 개구 내에 배치된 제1 더미 플레이트, 및 제4 개구를 포함함 - ,
    상기 중간 전도체 플레이트층 위의 제2 절연체층,
    상기 제2 절연체층 위의 상단 전도체 플레이트층 - 상기 상단 전도체 플레이트층은 제5 개구, 상기 제5 개구 내에 배치된 제2 더미 플레이트, 제6 개구, 및 상기 제6 개구 내에 배치된 제3 더미 플레이트를 포함함 -
    을 포함하며,
    상기 제1 개구, 상기 제3 개구, 및 상기 제5 개구는 수직으로 정렬되고,
    상기 제5 개구의 제1 수직 투영 면적은 상기 제3 개구의 제2 수직 투영 면적보다 더 크고,
    상기 제3 개구의 제2 수직 투영 면적은 상기 제1 개구의 제3 수직 투영 면적보다 더 큰, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제1 더미 플레이트 및 상기 제2 더미 플레이트는 수직으로 정렬되고,
    상기 제2 더미 플레이트의 제4 수직 투영 면적은 상기 제1 더미 플레이트의 제5 수직 투영 면적보다 더 큰, 반도체 디바이스.
  9. 제7항에 있어서,
    상기 제2 개구 및 상기 제6 개구는 수직으로 정렬되고,
    상기 제6 개구의 제6 수직 투영 면적은 상기 제2 개구의 제7 수직 투영 면적보다 더 큰, 반도체 디바이스.
  10. 방법에 있어서,
    기판 위에 제1 유전체층을 퇴적시키는 단계;
    상기 제1 유전체층 위에 금속-절연체-금속(MIM, metal-insulator-metal) 구조물을 형성하는 단계로서,
    제1 개구 및 제2 개구를 포함하는 하단 플레이트층을 형성하는 단계;
    상기 하단 플레이트층 위에 제1 절연체층을 퇴적시키는 단계;
    중간 플레이트층을 형성하는 단계 - 상기 중간 플레이트층은,
    상기 제1 개구에 수직으로 정렬된 제3 개구, 및
    상기 제3 개구 내에 배치된 제1 더미 플레이트
    를 포함함 - ;
    상기 중간 플레이트층 위에 제2 절연체층을 퇴적시키는 단계;
    상단 플레이트층을 형성하는 단계 - 상기 상단 플레이트층은,
    상기 제1 개구 및 상기 제3 개구에 수직으로 정렬된 제4 개구,
    상기 제2 개구에 수직으로 정렬된 제5 개구,
    상기 제4 개구 내에 배치된 제2 더미 플레이트, 및
    상기 제5 개구 내에 배치된 제3 더미 플레이트
    를 포함함 - ;
    를 포함하는 상기 MIM 구조물을 형성하는 단계; 및
    상기 MIM 구조물 위에 유전체층을 퇴적시키는 단계
    를 포함하는, 방법.
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