TW202416445A

TW202416445A - 半導體結構及其形成方法

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Publication number: TW202416445A
Application number: TW112118247A
Authority: TW
Inventors: 余立中; 黃鎮球; 侯承浩; 陳殿豪; 蔡欣宏; 沈香谷
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-09-08
Filing date: 2023-05-17
Publication date: 2024-04-16

Abstract

提供了半導體結構及方法。一種示例方法包括在基板之上沉積第一導電材料層，圖案化第一導電材料層以形成在基板之上的第一導體板，在第一導體板之上形成第一高介電常數介電層，在第一高介電常數介電層上形成第二高介電常數介電層，在第二高介電常數介電層上形成第三高介電常數介電層，以及在第三高介電常數介電層之上形成第二導體板並與第一導體板垂直重疊，其中第一高介電常數介電層的組成與第三高介電常數介電層的組成相同，但與第二高介電常數介電層的組成不同。

Description

半導體結構及其形成方法

本揭露實施例是關於一種半導體結構及其形成方法，特別是關於一種包括金屬絕緣體金屬電容器的半導體結構及其形成方法。

半導體積體電路(integrated circuit, IC)產業經歷了快速成長。IC材料及設計的技術進步產生了一代又一代的IC，其中每一代都具有比上一代更小且更複雜的電路。然而，這些進步增加了加工和製造IC路的複雜性，且要實現這些進步，需要在IC加工和製造方向取得類似的發展。在IC的演進過程中，功能密度(即，每個晶片區域的互連裝置數量)普遍增加，而幾何尺寸(即，可使用製造製程創造的最小元件)則減小

隨著IC裝置的幾何尺寸的減小，需要大表面積的被動裝置被移動到後道工序(back-end-of-line, BEOL)結構。金屬絕緣體金屬(Metal-Insulator-Metal, MIM)電容器是此類被動裝置的一個範例。典型的MIM電容器包括多個導體板，這些導體板通過多個絕緣層彼此絕緣。儘管現有的MIM電容器及其製造製程通常足以滿足其預期目的，但它們仍無法在各個方面都令人滿意。

本揭露一些實施例提供一種形成半導體結構的方法，包括：在基板之上沉積第一導電材料層；圖案化第一導電材料層以形成在基板之上的第一導體板；在第一導體板之上形成第一高介電常數(high-k)介電層；在第一高介電常數介電層上形成第二高介電常數介電層；在第二高介電常數介電層上形成第三高介電常數介電層；以及在第三高介電常數介電層之上形成第二導體板並與第一導體板垂直重疊，其中第一高介電常數介電層的組成與第三高介電常數介電層的組成相同，但與第二高介電常數介電層的組成不同。

本揭露一些實施例提供一種形成半導體結構的方法，包括：在基板之上的第一絕緣層上形成第一導體板；形成沿著第一導體板的頂表面及側壁面延伸的第二絕緣層；在第一導體板之上共形地形成多層介電結構，其中多層介電結構與第一絕緣層和第二絕緣層均直接接觸，且其中多層介電結構由多個高介電常數介電層形成；以及在多層介電結構之上形成第二導體板並與第一導體板垂直重疊。

本揭露一些實施例提供一種半導體結構，包括：金屬絕緣體金屬電容器，在基板之上的第一絕緣層上。金屬絕緣體金屬電容器包括：第一導體板，在第一絕緣層上；第二絕緣層，沿著第一導體板的側壁面及頂表面延伸；共形的介電結構，在基板和第一導體板之上，其中共形的介電結構由多個高介電常數介電層形成；以及第二導體板，在共形的介電結構之上並與第一導體板垂直重疊，其中共形的介電結構與第二絕緣層和第一絕緣層均直接接觸。

以下的揭露內容提供許多不同的實施例或範例以實施本揭露實施例的不同特徵。以下敘述元件及配置的特定範例，以簡化本揭露實施例的說明。當然，這些特定的範例僅為示範並非用以限定本揭露實施例。舉例而言，在以下的敘述中提及第一特徵形成於第二特徵上或上方，即表示其可包括第一特徵與第二特徵是直接接觸的實施例，亦可包括有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵可能未直接接觸的實施例。此外，本揭露可以在各種範例中重複參考符號及/或字母。這種重複是為了簡單和清楚的目的，且其本身並不限定所述的各種實施例及/或配置之間的關係。

在本文中可使用空間相關用語，例如「在…下方」、「下方」、「較低的」、「在…上方」、「較高的」及類似的用語，以便於描述圖式中繪示的一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用語意欲包括使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關用詞也可依此做同樣的解釋。

再者，當用「約」、「近似」等描述一個數字或數字範圍時，此用語意圖涵蓋考慮到本領域普通技術人員所理解的製造過程中固有出現的變化的合理範圍內的數字。舉例來說，數字的數量或範圍涵蓋所描述的數字的合理範圍，例如在所描述的數字的+/–10%內，基於與製造具有此數字相關的特性的特徵相關聯的已知製造公差。例如，具有「約5奈米(nm)」厚度的材料層可涵蓋4.25奈米到5.75奈米的尺寸範圍，其中與沉積材料層相關聯的製造公差被本領域普通技術人員已知的為+/–15%。更進一步地，本揭露可在各種範例中重複參考符號及/或字母。這種重複是為了簡單和清楚的目的，且其本身並不限定所述的各種實施例及/或配置之間的關係。

金屬絕緣體金屬(Metal-Insulator-Metal, MIM)電容器已廣泛應用於功能電路中，例如混合信號電路、類比電路、射頻(radio frequency, RF)電路、動態隨機存取記憶體(dynamic random-access memories, DRAMs)及邏輯運算電路。在系統單晶片(system-on-chip, SOC)應用中，用於不同功能電路的不同電容器必須被整合在同一晶片上以用於不同目的。舉例來說，在混合信號電路中，電容器可用作去耦電容及高頻雜訊濾波器。對於動態隨機存取記憶體和嵌入式動態隨機存取記憶體電路，電容器可用於記憶體儲存，而對於射頻電路，電容器可用於振盪器和相移網路中以實現耦合及/或旁路(bypassing)的目的。對於微處理器，電容器可用於去耦(decoupling)。顧名思義，MIM電容器包括交錯的金屬層和絕緣層的夾層結構。示例MIM電容器包括多個導體板，每個導體板通過一個絕緣層與相鄰導體板絕緣。現今，MIM電容器也在高性能運算(high-performance computing, HPC)中實施。在高性能運算中實施的那些MIM電容器可能需要高電容。儘管現有的MIM電容器在提供高電容方面可能令人滿意，但它們的壽命可能較短，因為設置在兩個相鄰導體板之間的絕緣層會經歷與時間相關電介質崩潰(time-dependence-dielectric-breakdown, TDDB)故障。

本揭露提供具有改進的TDDB性能的MIM電容器及其形成方法。MIM電容器包括設置在兩個相鄰導體板之間的多層絕緣體結構。在一示例實施例中，形成MIM電容器的方法包括在基板之上沉積第一導電層，執行蝕刻製程以圖案化第一導電層以形成第一導體板，對第一導體板進行氮化製程，在第一導體板之上形成第一氧化鋯鉿(hafnium-zirconium oxide, HZO)層，在第一氧化鋯鉿(HZO)層上形成氧化鈦層或氧化鋁層，然後在氧化鈦層或氧化鋁層上形成第二氧化鋯鉿(HZO)層。通過在第一和第二氧化鋯鉿層之間插入氧化鈦層或氧化鋁層，第一和第二氧化鋯鉿層中的缺陷可能較不容易連結(linked)。這樣一來，可以減少或消除沿著第一和第二氧化鋯鉿層的晶界(grain boundary)的導電路徑。因此，MIM電容器的TDDB性能得到有利地改善。

現在將參考附圖更詳細地描述本揭露的各個態樣(aspects)。在這方面，第1圖是示出根據本揭露的實施例之用於製造半導體結構的方法100的流程圖。方法100在下文中結合第2至18圖進行描述，第2至18圖是根據方法100的實施例的處於不同製造階段的工件200的局部剖視圖。第19圖是示出根據本揭露的實施例之用於製造半導體結構的方法300的流程圖。方法300在下文中結合第1至18圖以及第20至24圖進行描述，第20至24圖是根據方法300的實施例的處於不同製造階段的工件200’的局部剖視圖。由於工件200/200’將在製造過程結束時被製造成半導體結構，所以工件也可被稱為半導體結構200/200’，視上下文需要。方法100和方法300僅僅是範例，並不意圖將本揭露限制於其中明確說明的內容。可以在方法100/300之前、期間和之後提供額外的步驟，且對於方法的其他實施例，可以替換、消除或移動所描述的一些步驟。為了簡單起見，本文並未詳細描述所有步驟。此外，在整個本申請中，除非另有說明，否則相似的參考符號用於表示相似的特徵。

參考第1圖及第2圖，方法100包括方塊102，其中提供工件200。工件200包括基板202，其可以由矽或例如鍺的其他半導體材料製成。基板202也可以包括碳化矽、砷化鎵、砷化銦或磷化銦等化合物半導體。在一些實施例中，基板202可以包括矽鍺、碳化矽鍺、磷化鎵砷或磷化鎵銦等合金半導體。在一些實施例中，基板202可以包括磊晶層，例如覆蓋體型(bulk)半導體的磊晶層。可以在基板202中或基板202上形成各種微電子元件，例如電晶體元件，包括源極/汲極特徵、柵極結構、柵極間隔物、源極/汲極接觸、柵極接觸、包括淺溝槽隔離(shallow trench isolation, STI)的隔離結構、或任何其他合適的元件。源極/汲極特徵可以單獨或共同地指一個源極或一個汲極，視上下文而定。形成在基板202上的電晶體可以是平面裝置或多柵極裝置。多柵極裝置包括，例如，鰭狀場效應電晶體(fin-like field effect transistors, FinFETs)或多橋通道(multi-bridge-channel, MBC)電晶體。鰭狀場效應電晶體(FinFET)具有在不只一側被柵極包圍的抬升(elevated)通道(例如，柵極包圍從基板延伸的半導體材料「鰭狀物(fin)」的頂部和側壁)。多橋通道(MBC)電晶體具有可以部分或完全圍繞通道區域的柵極結構，以在兩側或更多側提供對通道區域的通路(access)。由於其柵極結構圍繞通道區域，MBC電晶體也可被稱為環繞柵極電晶體(surrounding gate transistor, SGT)或柵極全環(gate-all-around, GAA)電晶體。

工件200還包括多層互連(multi-layered interconnect, MLI)結構210，其提供工件200的各種微電子元件之間的互連(例如，佈線)。多層互連(MLI)結構210也可被稱為互連結構210。MLI結構210可以包括多個金屬層或金屬化層。在一些情況下，MLI結構210可以包括八(8)至十四(14)個金屬層。每個金屬層包括嵌入一個金屬間介電(intermetal dielectric, IMD)層中的多個導電元件。導電元件可包括接觸(contact)、通孔(vias)或金屬線。金屬間介電(IMD)層可以是氧化矽或含氧化矽的材料，其中矽以各種合適的形式存在。作為範例，IMD層包括氧化矽或k值(介電常數)小於氧化矽的k值(約為3.9)的低介電常數介電材料。在一些實施例中，低介電常數介電材料包括四乙基正矽酸鹽(tetraethylorthosilicate, TEOS)氧化物、未摻雜的矽酸鹽玻璃、摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、熔融石英玻璃(fused silica glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、摻氟二氧化矽、摻碳二氧化矽、多孔二氧化矽、多孔摻碳二氧化矽、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)、旋塗矽基聚合物電介質、其組合或其他合適的材料。

在一實施例中，碳化物層220沉積於MLI結構210上。沉積製程包括化學氣相沉積(chemical vapor deposition, CVD)、物理氣相沉積(physical vapor deposition, PVD)、原子層沉積(atomic layer deposition, ALD)或其組合。碳化物層220可使用任何合適類型的碳化物材料，例如碳化矽(SiC)。

在一實施例中，氧化物層230沉積於碳化物層220上。可以使用用於氧化物層230的任何合適的沉積製程，包括CVD、可流動式化學氣相沉積(flowable CVD, FCVD)、旋塗、PVD、ALD或其組合。在一些實施例中，氧化物層230包括未摻雜的氧化矽。

工件200還包括沉積於氧化物層230上的第一蝕刻停止層(etch stop layer, ESL)240。第一蝕刻停止層240可以包括碳氮化矽(SiCN)、碳氧化矽(SiOC)、碳化矽(SiC)、碳氮氧化矽(SiOCN)、氮化矽(SiN)或其組合，並可以通過CVD、PVD、ALD或其組合形成。

工件200還包括沉積於第一蝕刻停止層240上的介電層250。介電層250的組成(composition)可以類似於氧化物層230的組成。在一些實施例中，介電層250包括未摻雜的石英玻璃(undoped silica glass, USG)或氧化矽。介電層250可以使用CVD、可流動式化學氣相沉積(FCVD)、旋塗、PVD、ALD或其組合來沉積。

工件200還包括形成於介電層250中的多個下接觸特徵(例如，下接觸特徵253、下接觸特徵254以及下接觸特徵255)。所述下接觸特徵的形成可以包括圖案化介電層250以形成溝槽，以及在溝槽中沉積阻擋層(未單獨標記)和金屬填充層(未單獨標記)。在一些實施例中，阻擋層可以包括氮化鈦或氮化鉭，並可使用PVD、CVD、有機金屬化學氣相沉積(metalorganic CVD, MOCVD)或合適的方法共形地(conformally)沉積。在一實施例中，阻擋層可以包括氮化鉭。金屬填充層可以包括銅(Cu)，並可使用電鍍或化學鍍來沉積。在沉積阻擋層及金屬填充層之後，可以執行例如化學機械平坦化(chemical mechanical planarization, CMP)製程的平坦化製程來去除多餘的阻擋層及金屬填充層，以形成下接觸特徵253、254及255。儘管下接觸特徵253、254及255設置在上接觸特徵(例如，上接觸特徵292以及上接觸特徵294)下方，但下接觸特徵253、254及255有時被稱為頂部金屬(top metal, TM)接觸。

工件200還包括直接形成於介電層250上的第二蝕刻停止層256。在一實施例中，第二蝕刻停止層256通過CVD、PVD、ALD或其組合沉積於介電層250上。第二蝕刻停止層256可以包括碳氮化矽(SiCN)、氮化矽(SiN)、其他合適的材料或其組合。在本實施例中，第二蝕刻停止層256與下接觸特徵253、254及255的頂表面直接接觸。

工件200還包括直接形成於第二蝕刻停止層256上的氧化物層258。在一實施例中，氧化物層258可以包括未摻雜的石英玻璃(USG)、氧化矽或其他合適的材料。

參考第1圖及第3圖，方法100包括方塊104，其中直接在氧化物層258上形成第一導電層262。第一導電層262可以使用PVD、CVD或MOCVD沉積於氧化物層258上，並可覆蓋工件200的整個頂表面。在一些實施例中，第一導電層262可以包括鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、銅(Cu)、鈷(Co)、鎳(Ni)、鎢(W)、鋁(Al)或其他合適的材料。在一實施例中，第一導電層262包括氮化鈦(TiN)。

參考第1圖及第4圖，方法100包括方塊106，其中圖案化第一導電層262以形成直接在下接觸特徵254之上的第一導體板262’。所述圖案化可以包括在第一導電層262之上沉積硬遮罩層，在硬遮罩層之上形成光阻層，使用光微影技術圖案化光阻層，使用圖案化的光阻層作為蝕刻遮罩來蝕刻硬遮罩層，然後使用圖案化的硬遮罩層作為蝕刻遮罩來蝕刻第一導電層262。硬遮罩層和光阻層可以被選擇性地去除。在本實施例中，蝕刻第一導電層262及/或去除硬遮罩層和光阻層形成氧化物層263。也就是說，暴露於蝕刻劑的第一導體板的頂表面及側壁面被氧化，而形成氧化物層263。如第4圖中所示，氧化物層263沿著第一導體板262’的頂表面和側壁面延伸。在第一導電層262包括氮化鈦(TiN)的實施例中，氧化物層263包括氧化鈦(TiO ₂)。

參考第1圖及第5圖，方法100包括方塊108，其中對工件200進行氮化製程265以將氧化物層263轉化為氮化氧化物(nitridated oxide)層263’，從而提高第一導體板262’與待形成的第一絕緣體結構264(如第6圖中所示)之間的界面質量，並提高工件200的最終結構的可靠性。在一實施例中，氮化製程265中的氮源(nitrogen source)包括氮電漿。氮化製程265可以在約8000sccm至約10000sccm的流量下、在約350°C和約450°C之間的溫度下、以及在約200W至約300W的電漿功率下進行約20秒至60秒的持續時間，以形成令人滿意的氮化層(例如，氮化氧化物層263’)而不損壞前端裝置(例如，形成於基板202上的電晶體)。在執行氮化製程265之後，氧化物層263被氮化而成為氮化氧化物層263’。在一實施例中，氧化物層263包括氧化鈦(TiO ₂)，且氮化氧化物層263’包括氮氧化鈦(TiON)。在執行氮化製程265之後，第一導體板262’中的氮含量也可能發生變化。在一實施例中，第一導體板262’的上部的氮含量高於第一導體板262’的下部的氮含量。也就是說，第一導體板262’的上部包括富含氮的(nitrogen-rich)氮化鈦(TiN)，而第一導體板262’的下部可能是缺氮的(nitrogen poor)。

參考第1圖及第6圖，方法100包括方塊110，其中在工件200之上形成第一絕緣體結構264。在圖案化第一導電層262以形成第一導體板262’之後，以及在執行氮化製程265之後，形成第一絕緣體結構264。第一絕緣體結構264被共形地形成以在工件200的頂表面之上具有大致均勻的厚度(例如，在氮化氧化物層263’的頂表面和側壁面上具有大致相同的厚度)。

在本實施例中，為了提高與時間相關電介質崩潰(TDDB)性能從而提高半導體裝置(例如，金屬絕緣體金屬電容器)的可靠性，第一絕緣體結構264為一多層結構並且包括直接形成於氧化物層258和氮化氧化物層263’上的共形的第一高介電常數介電層264a、直接形成於第一高介電常數介電層264a上的共形的第二高介電常數介電層264b、以及直接形成於第二高介電常數介電層264b的共形的第三高介電常數介電層264c。在一實施例中，第一高介電常數介電層264a、第二高介電常數介電層264b及第三高介電常數介電層264c使用熱原子層沉積(ALD)在約200 ^oC和約400 ^oC之間的溫度下利用鹵化物前驅物(halide precursors)來沉積。熱ALD的溫度可以低於氮化製程265的溫度。共形的第一高介電常數介電層264a與氮化氧化物層263’和氧化物層258直接接觸，並通過氮化氧化物層263’與第一導體板262’間隔開。

第一絕緣體結構264具有總厚度T，且在一實施例中，第一高介電常數介電層264a的組成與第三高介電常數介電層264c的組成相同。與絕緣體結構為一單層結構且由具有厚度T的第一高介電常數介電層形成的實施例相比，形成具有小於厚度T的厚度T1的第一高介電常數介電層264a以及具有小於厚度T的厚度T3的第三高介電常數介電層264c將有利地減少或阻止第一高介電常數介電層264a和第三高介電常數介電層264c的結晶，從而減少第一和第三高介電常數介電層中導電路徑的形成，並提高TDDB性能。在一實施例中，第一高介電常數介電層264a及第三高介電常數介電層264c包括氧化鋯鉿(HZO)。為了提供令人滿意的正向偏壓相關TDDB和令人滿意的反向偏壓相關TDDB，厚度T1與厚度T3的比值可以在約0.9和約1.1之間。在一實施例中，厚度T1基本上等於厚度T3。在一些實施例中，厚度T1與厚度T3中的每一者均大於0 Å且小於60 Å。

第一絕緣體結構264還包括夾在第一高介電常數介電層264a與第三高介電常數介電層264c之間的第二高介電常數介電層264b。在一實施例中，第二高介電常數介電層264b的介電常數小於第一高介電常數介電層264a和第三高介電常數介電層264c的介電常數。通過在第一高介電常數介電層264a與第三高介電常數介電層264c之間形成第二高介電常數介電層264b，第一高介電常數介電層264a及第三高介電常數介電層264c中的缺陷可能較不容易連結(linked)以沿著第一和第三高介電常數介電層的晶界形成導電路徑，因此可以提高TDDB性能。第二高介電常數介電層264b的晶格常數不同於第一高介電常數介電層264a和第三高介電常數介電層264c的晶格常數。在第一高介電常數介電層264a和第三高介電常數介電層264c包括氧化鋯鉿(HZO)的實施例中，為了顯著提高TDDB性能和節省製造成本，第二高介電常數介電層264b包括氧化鋁(Al ₂O ₃)。在另一實施例中，第二高介電常數介電層264b包括氧化鈦(TiO ₂)。第二高介電常數介電層264b的厚度T2小於厚度T1。在一實施例中，厚度T1與厚度T2的比值可以大於10。第二高介電常數介電層264b的厚度T2大於0 Å且小於10 Å。

參考第1圖及第7圖，方法100包括方塊112，其中在第一絕緣體結構264上形成第二導體板266。在本實施例中，第二導體板266直接形成於下接觸特徵253之上並與第一導體板262’垂直重疊。第二導體板266的組成和形成可以類似於第一導體板262’的形成。例如，可以在工件200之上沉積第二導電層，並對其圖案化以形成第二導體板266。在一實施例中，第二導體板266包括氮化鈦(TiN)。在一些實施例中，第二導體板266的頂表面及側壁面可以被氧化，因此工件200可以包括形成在第二導體板266上的氧化鈦。然後氧化層可以通過類似於氮化製程265的氮化製程被氮化以形成氮化氧化物層267(例如，氮氧化鈦(TiON))。此外，第二導體板266的上部的氮含量高於第二導體板266的下部的氮含量。

參考第1圖及第8圖，方法100包括方塊114，其中在工件200之上形成第二絕緣體結構268。在一實施例中，第二絕緣體結構268被共形地形成以在工件200的頂表面之上具有大致均勻的厚度(例如，在氮化氧化物層267的頂表面和側壁面上具有大致相同的厚度)。在一實施例中，第二絕緣體結構268的形成和組成類似於第一絕緣體結構264的形成和組成。例如，第二絕緣體結構268包括第一高介電常數介電層268a、第二高介電常數介電層268b以及第三高介電常數介電層268c。在一實施例中，第一高介電常數介電層268a的形成、組成及厚度與第一高介電常數介電層264a的形成、組成及厚度相同，第二高介電常數介電層268b的形成、組成及厚度與第二高介電常數介電層264b的形成、組成及厚度相同，並且第三高介電常數介電層268c的形成、組成及厚度與第三高介電常數介電層264c的形成、組成及厚度相同，故為了簡單起見，省略重複描述。因此，可以提高設置在第二導體板266與第三導體板270a之間的第二絕緣體結構268的TDDB性能。

參考第1圖及第9圖，方法100包括方塊116，其中在第二絕緣體結構268上形成第三導體板270a以及虛置(dummy)導電特徵270b。更具體地，第三導體板270a直接形成於下接觸特徵254之上並與第一導體板262’和第二導體板266垂直重疊，而虛置導電特徵270b直接形成於下接觸特徵253之上並與第二導體板266垂直重疊。第三導體板270a及虛置導電特徵270b的形成及組成可以類似於第一導體板262’的形成及組成，故為了簡單起見，省略重複描述。在一實施例中，第三導體板270a及虛置導電特徵270b包括氮化鈦(TiN)。可以執行類似於氮化製程265的氮化製程。類似地，工件200還包括形成於第三導體板270a的側壁面及頂表面上的氮化氧化物層270c，以及形成於虛置導電特徵270b的側壁面及頂表面上的氮化氧化物層270d。在一實施例中，氮化氧化物層270c及氮化氧化物層270d包括氮氧化鈦(TiON)。第三導體板270a的上部的氮含量高於第三導體板270a的下部的氮含量，且虛置導電特徵270b的上部的氮含量高於虛置導電特徵270b的下部的氮含量。

在形成第三導體板270a之後，完成MIM電容器272的結構。在第9圖所示的實施例中，工件200包括直接形成於下接觸特徵253之上的MIM電容器272以及虛置導電特徵270b。在本實施例中，MIM電容器272包括三個垂直堆疊的導體板(即，第一導體板262’、第二導體板266和第三導體板270a)、多個絕緣體結構(即，第一絕緣體結構264和第二絕緣體結構268)、以及多個氮化氧化物層(例如，氮化氧化物層263’、267和270c)。應當理解，MIM電容器272可以包括其他合適數量的導體板(例如，兩個、四個或更多個)，且每兩個相鄰導體板被一相應的多層絕緣體結構(例如，多層第一絕緣體結構264)和一氮化氧化物層(例如，氮化氧化物層263’)隔離。在一實施例中，第一和第三高介電常數介電層(例如，264a和264c、268a和268c)包括氧化鋯鉿(HZO)，而第二高介電常數介電層(例如，264b、268b)包括氧化鋁(Al ₂O ₃)。在另一實施例中，第一和第三高介電常數介電層(例如，264a和264c、268a和268c)包括氧化鋯鉿(HZO)，而第二高介電常數介電層(例如，264b、268b)包括氧化鈦(TiO ₂)。

參考第1圖及第10圖，方法100包括方塊118，其中在MIM電容器272之上形成第一鈍化結構274。如第10圖中所示，MIM電容器272夾在第一鈍化結構274與氧化物層258之間。在一些實施例中，第一鈍化結構274可以包括由例如氧化矽或氮化矽的任何合適材料形成的一個介電層或兩個或更多個介電層。在一實施例中，第一鈍化結構274包括由電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition, PECVD)形成的氧化矽。第一鈍化結構274的厚度可介於約5000 Å與7000 Å之間。

參考第1圖、第11圖、第12圖、第13圖及第14圖，方法100包括方塊120，其中形成導電通孔288以及導電通孔290。首先參考第11圖。在形成第一鈍化結構274之後，在第一鈍化結構274上形成圖案化遮罩膜278，如第11圖中所示。圖案化遮罩膜278包括兩個開口278a和278b，暴露出其下方的第一鈍化結構274的部分。例如，開口278a暴露直接形成於下接觸特徵253之上的第一鈍化結構274的部分，而開口278b暴露直接形成於下接觸特徵254之上的第一鈍化結構274的部分。

當使用圖案化遮罩膜278作為蝕刻遮罩時，可以執行蝕刻製程以形成開口280和開口282，如第12圖中所示。蝕刻製程在第二蝕刻停止層256的頂表面處停止。在一實施例中，蝕刻製程蝕刻穿過第一鈍化結構274、氮化氧化物層270d、虛置導電特徵270b、第二絕緣體結構268、氮化氧化物層267、第二導體板266和第一絕緣體結構264以形成開口280。蝕刻製程還蝕刻穿過第一鈍化結構274、氮化氧化物層270c、第三導體板270a、第二絕緣體結構268、第一絕緣體結構264、氮化氧化物層263’和第一導體板262’以形成開口282。在一實施例中，蝕刻製程可以包括乾蝕刻製程。

參考第13圖，在形成開口280和開口282之後，執行另一蝕刻製程以垂直延伸開口280及開口282以穿透第二蝕刻停止層256，暴露出下接觸特徵253和254。垂直延伸的開口280和開口282可分別被稱為開口284和開口286。在一些實施例中，可以使用乾蝕刻製程選擇性地蝕刻第二蝕刻停止層256以形成開口284和開口286。在形成開口284和開口286之後，可以選擇性地去除圖案化遮罩膜278。

在形成開口284和開口286之後，導電通孔288和導電通孔290分別形成於開口284和開口286中，如第14圖中所示。在本實施例中，為了形成導電通孔288和導電通孔290，首先使用合適的沉積技術(例如，ALD、PVD或CVD)將阻擋層289a共形地沉積於第一鈍化結構274之上並進入開口284和開口286中，然後使用ALD、PVD、CVD、化學鍍或電鍍將金屬填充層289b沉積於阻擋層289a之上。阻擋層289a可以包括氮化鈦(TiN)、氮化鉭(TaN)或另一種金屬氮化物。金屬填充層289b可以由銅(Cu)、鋁(Al)、鋁銅(Al-Cu)或其他合適的材料形成。然後可以在形成金屬填充層289b之後執行平坦化製程(例如，CMP)以最終確定導電通孔288和導電通孔290的形狀。

參考第1圖、第14圖及第15圖，方法100包括方塊122，其中執行進一步製程。這種進一步製程可以包括例如在第一鈍化結構274之上形成金屬線(例如，第14圖中所示的金屬線292、金屬線294)。金屬線292和294分別與導電通孔288和290連接並直接接觸。在一些實施例中，金屬線292、294可以被稱為上接觸特徵，並且可以是重分佈層(redistribution layer, RDL)的一部分以重新路由上層和下層之間的接合(bond)連接。這種進一步製程還可以包括在工件200之上形成第二鈍化結構296(如第15圖中所示)。第二鈍化結構296可為多層結構。這種進一步製程還可以包括形成延伸穿過第二鈍化結構296以暴露金屬線292、294的開口，以及在開口中形成接合墊以電性連接到金屬線292、294。接合墊可以包括多個層，其形成涉及多個製程。在一些實施例中，在首先產生開口以暴露金屬線292、294之後，凸塊下金屬(under-bump metal, UBM)層可以沉積到開口中，然後凸塊層(例如，由銅製成)沉積在凸塊下金屬(UBM)層上。然後可以在凸塊層上形成焊料層作為與外部電路的連接點。

第16圖描繪了MIM電容器272的局部剖視圖。更具體地，如第16圖所示，MIM電容器272的局部包括第一導體板262’、沿著第一導體板262’的側壁面及頂表面延伸的氮化氧化物層263’、在氮化氧化物層263’上並與氮化氧化物層263’直接接觸的第一高介電常數介電層264a、在第一高介電常數介電層264a上的第二高介電常數介電層264b、在第二高介電常數介電層264b上的第三高介電常數介電層264c、以及在第三高介電常數介電層264c上並與第一導體板262’重疊的第二導體板266。在一些實施例中，第一高介電常數介電層264a和第三高介電常數介電層264c包括氧化鋯鉿(HZO)，而第二高介電常數介電層264b包括氧化鋁(Al ₂O ₃)或氧化鈦(TiO ₂)。

在參考第1至16圖描述的上述實施例中，通過在第一高介電常數介電層264a與第三高介電常數介電層264c之間形成基於氧化鋁(Al ₂O ₃)或基於氧化鈦(TiO ₂)的第二高介電常數介電層264b，提高了MIM電容器272的TDDB性能。在替代實施例中，為了增加正向偏壓崩潰電壓，第一絕緣體結構還可以包括第四高介電常數介電層264d。例如，在第17圖中所描述的實施例中，第一絕緣體結構264’包括第一高介電常數介電層264a’以及形成於第一高介電常數介電層264a’上的第四高介電常數介電層264d。第一高介電常數介電層264a’具有厚度T，並且是由高介電常數介電材料(例如，HZO)形成的單層(如第17圖所示)。在第18圖中所描述的實施例中，第一絕緣體結構264’’包括第一絕緣體結構264以及形成於第一絕緣體結構264的第三高介電常數介電層264c上的第四高介電常數介電層264d。第四高介電常數介電層264d可以通過電漿增強原子層沉積(plasma-enhanced ALD, PEALD)在150 ^oC與250 ^oC之間的溫度下沉積。形成第四高介電常數介電層264d增加了位於兩個相鄰導體板(例如，導體板262’和266)之間的絕緣體結構的總厚度(例如，從厚度T增加為厚度T’)，從而增加了MIM電容器272的正向偏壓崩潰電壓。在一實施例中，第二高介電常數介電層264b包括氧化鋁(Al ₂O ₃)，第四高介電常數介電層264d包括氧化鈦(TiO ₂)。在一實施例中，第二高介電常數介電層264b包括氧化鈦(TiO ₂)，且第四高介電常數介電層264d也包括氧化鈦(TiO ₂)。由於氧化鈦具有高介電電容率(dielectric permittivity)，因此，引入第四高介電常數介電層264d有利於增加絕緣體結構的總厚度和MIM電容器272的正向偏壓崩潰電壓而不降低MIM電容器272的電容。在一實施例中，為了在不顯著降低MIM電容器272的電容的情況下增加MIM電容器272的正向偏壓崩潰電壓，第四高介電常數介電層264d的厚度T4可介於約1 Å與10 Å之間。

儘管第16至18圖所描繪的實施例是針對第一導體板262’與第二導體板266之間的絕緣體結構，但應當理解，這些實施例也適用於第二導體板266與第三導體板270a之間的絕緣體結構或任何其他兩個相鄰導體板之間的絕緣體結構。第二絕緣體結構的組成可以與第一絕緣體結構的組成相同或不同。在一些實施例中，第二絕緣體結構268還可以包括形成於第三高介電常數介電層268c上的氧化鈦層。在替代實施例中，第一絕緣體結構264可以包括氧化鈦層264d，而第二絕緣體結構268可以沒有氧化鈦層，並且第二絕緣體結構28的厚度(例如，厚度T’)小於第一絕緣體結構264的厚度(例如，厚度T)。

在參考第1至18圖描述的上述實施例中，氮化製程(例如，氮化製程265)是在形成第一導體板、第二導體板及/或第三導體板之後執行。第19圖描繪了形成MIM電容器的替代方法300。方法300類似於方法100。方法100與方法300之間的差異之一包括用原子層沉積(ALD)製程代替氮化製程(例如，方塊108中的氮化製程)。更具體地，如第20圖中所示，在方塊106中形成第一導體板262’並形成氧化物層263(例如，TiO ₂)之後，方法300進行到方塊108’，其中在形成第一絕緣體結構264之前，在工件200’之上沉積另一氧化物層401。在一實施例中，氧化物層401包括氧化鈦(TiO ₂)並由ALD形成。也就是說，氧化物層401的組成與氧化物層263的組成相同。氧化物層401比氧化物層263具有更高的均勻性、更好的形貌和更少的缺陷。在形成氧化物層401之後，可以執行方塊110至方塊122中的操作以完成工件200’的製造。第20圖中的工件200’類似於第15圖中的工件200，工件200’與工件200之間的差異之一包括工件200’不具有氮化氧化物層(例如，TiON)，相反地，工件200’包括沿著第一導體板262’的側壁面和頂表面延伸的氧化物層263，以及形成在氧化物層263和氧化物層258上的共形的氧化物層401(例如，TiO ₂)。類似地，工件200’還可以包括分別隨著導體板266和270a及虛置導電特徵270b的形成而形成的氧化層403、氧化層404和氧化層405，以及通過ALD形成的共形的氧化物層402(例如，TiO ₂)。共形的氧化物層402類似於共形的氧化物層401。

第22圖描繪了工件200’中的MIM電容器272的局部剖視圖。更具體地，如第22圖中所示，工件200’包括第一導體板262’、沿著第一導體板262’的側壁面及頂表面延伸的氧化物層263、在氧化物層263上並與氧化物層263直接接觸的氧化物層401、在氧化物層401上並與氧化物層401直接接觸的第一高介電常數介電層264a、在第一高介電常數介電層264a上的第二高介電常數介電層264b、在第二高介電常數介電層264b上的第三高介電常數介電層264c、以及在第三高介電常數介電層264c上並與第一導體板262’重疊的第二導體板26。在一些實施例中，第一高介電常數介電層264a和第三高介電常數介電層264c包括氧化鋯鉿(HZO)，而第二高介電常數介電層264b包括氧化鋁(Al ₂O ₃)或氧化鈦(TiO ₂)。

提高正向偏壓崩潰電壓的方法(例如，在第一及/或第二絕緣體結構264/264’/268上形成氧化鈦層)也可以應用於工件200’以增加工件200’的正向偏壓崩潰電壓。例如，在第23圖描繪的實施例中，包括第一高介電常數介電層264a’和第四高介電常數介電層264d的第一絕緣體結構264’形成於氧化物層401上。在第24圖描繪的實施例中，包括第一絕緣體結構264和第四高介電常數介電層264d的第一絕緣體結構264’’形成於氧化物層401上。在一實施例中，氧化物層401和第四高介電常數介電層264d均包括氧化鈦(TiO ₂)，而第二高介電常數介電層264b包括氧化鋁(Al ₂O ₃)或氧化鈦(TiO ₂)。出於上面參考第16至18圖描述的類似原因，可以有利地增加工件200’的正向偏壓崩潰電壓。儘管第22至24圖所描繪的實施例是針對第一導體板262’與第二導體板266之間的第一絕緣體結構，但應當理解，這些實施例也適用於第二導體板266與第三導體板270a之間的絕緣體結構或任何其他兩個相鄰導體板之間的絕緣體結構。

儘管非意圖限制，但本揭露的一或多個實施例為半導體結構及其形成提供許多好處。例如，本揭露提供了設置在金屬絕緣體金屬電容器的兩個相鄰導體板之間的多層絕緣體結構。在所述實施例中，通過提供多層絕緣體結構，可以提高金屬絕緣體金屬電容器的TDDB性能。在一些實施例中，金屬絕緣體金屬電容器的正向偏壓崩潰電壓也可以增加。因此，可以有利地提高金屬絕緣體金屬電容器的整體性能和可靠性。

本揭露提供許多不同實施例。本文揭露了半導體結構及其製造方法。在一示例態樣中，本揭露涉及一種方法。所述方法包括在基板之上沉積第一導電材料層，圖案化第一導電材料層以形成在基板之上的第一導體板，在第一導體板之上形成第一高介電常數介電層，在第一高介電常數介電層上形成第二高介電常數介電層，在第二高介電常數介電層上形成第三高介電常數介電層，以及在第三高介電常數介電層之上形成第二導體板並與第一導體板垂直重疊，其中第一高介電常數介電層的組成與第三高介電常數介電層的組成相同，但與第二高介電常數介電層的組成不同。

在一些實施例中，第一高介電常數介電層和第三高介電常數介電層包括氧化鋯鉿(HZO)。在一些實施例中，第二高介電常數介電層包括氧化鋁(Al ₂O ₃)或氧化鈦(TiO ₂)。在一些實施例中，圖案化第一導電材料層包括對第一導電材料層執行蝕刻製程，其中執行蝕刻製程進一步氧化第一導體板的側壁面及頂表面以形成氧化層。在一些實施例中，所述方法更包括在形成第一高介電常數介電層之前，對氧化層進行氮化製程，從而在第一導體板上形成氮化氧化物層。在一些實施例中，在進行氮化製程之後，第一導體板的上部的氮含量高於第一導體板的下部的氮含量。在一些實施例中，所述方法更包括在第三高介電常數介電層上形成第四高介電常數介電層，其中第四高介電常數介電層的組成與第一高介電常數介電層的組成不同。在一些實施例中，第四高介電常數介電層的組成與第二高介電常數介電層的組成相同。在一些實施例中，第三高介電常數介電層的厚度基本上等於第一高介電常數介電層的厚度。

在另一示例態樣中，本揭露涉及一種方法。所述方法包括在基板之上的第一絕緣層上形成第一導體板，形成沿著第一導體板的頂表面及側壁面延伸的第二絕緣層，在第一導體板之上共形地形成多層介電結構，其中多層介電結構與第一絕緣層和第二絕緣層均直接接觸，且多層介電結構由多個高介電常數介電層形成，以及在多層介電結構之上形成第二導體板並與第一導體板垂直重疊。

在一些實施例中，共形地形成多層介電結構包括在第一導體板之上共形地沉積第一高介電常數介電層，其中第一高介電常數介電層與第一絕緣層和第二絕緣層均直接接觸，在第一高介電常數介電層上共形地沉積第二高介電常數介電層，以及在第二高介電常數介電層上共形地沉積第三高介電常數介電層，其中第二高介電常數介電層的組成不同於第一高介電常數介電層的組成和第三高介電常數介電層的組成。在一些實施例中，共形地形成多層介電結構更包括在第三高介電常數介電層上共形地沉積第四高介電常數介電層，其中第四高介電常數介電層的組成不同於第一高介電常數介電層的組成和第三高介電常數介電層的組成。在一些實施例中，第四高介電常數介電層的組成與第二高介電常數介電層的組成相同。在一些實施例中，形成第一導體板包括在第一絕緣層上沉積導電材料層，以及執行蝕刻製程以圖案化導電材料層以形成第一導體板，其中執行蝕刻製程進一步氧化第一導體板的側壁面及頂表面以形成第二絕緣層。在一些實施例中，所述方法更包括在執行蝕刻製程之後，對第二絕緣層進行氮化電漿處理。在一些實施例中，所述方法更包括在執行蝕刻製程之後，在第一絕緣層之上共形地沉積介電層，其中介電層的組成與第二絕緣層的組成相同。

在又另一示例態樣中，本揭露涉及一種半導體結構。所述半導體結構包括金屬絕緣體金屬(MIM)電容器，在基板之上的第一絕緣層上。MIM電容器包括：第一導體板，在第一絕緣層上；第二絕緣層，沿著第一導體板的側壁面及頂表面延伸；共形的介電結構，在基板和第一導體板之上，其中共形的介電結構由多個高介電常數介電層形成；以及第二導體板，在共形的介電結構之上並與第一導體板垂直重疊，其中共形的介電結構與第二絕緣層和第一絕緣層均直接接觸。

在一些實施例中，共形的介電結構包括；第一氧化鋯鉿層，在第二絕緣層之上；氧化鋁層，在第一氧化鋯鉿層上；以及第二氧化鋯鉿層，在氧化鋁層上，其中第一氧化鋯鉿層的厚度基本上等於第二氧化鋯鉿層的厚度。在一些實施例中，第一導體板包括氮化鈦(TiN)，且第二絕緣層包括氮氧化鈦(TiON)。在一些實施例中，第一導體板的上部的氮含量高於第一導體板的下部的氮含量。

以上概述了許多實施例的特徵，使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露的各實施例。本揭露所屬技術領域中具有通常知識者應可理解，可以本揭露實施例為基礎輕易地設計或改變其他製程及結構，以實現與在此介紹的實施例相同的目的及/或達到與在此介紹的實施例相同的優點。本揭露所屬技術領域中具有通常知識者也應了解，這些相等的結構並未背離本揭露的精神與範圍。在不背離後附申請專利範圍的精神與範圍之前提下，可對本揭露實施例進行各種改變、置換及變動。

100:方法 102, 104, 106, 108, 108’, 110, 112, 114, 116, 118, 120, 122:方塊 200, 200’:工件/半導體結構 202:基板 210:多層互連(MLI)結構/互連結構 220:碳化物層 230:氧化物層 240:第一蝕刻停止層 250:介電層 253, 254, 255:下接觸特徵 256:第二蝕刻停止層 258:氧化物層 262:第一導電層 262’:第一導體板/導體板 263:氧化物層 263’:氮化氧化物層 264, 264’, 264’’:第一絕緣體結構 264a, 264a’:第一高介電常數介電層 264b:第二高介電常數介電層 264c:第三高介電常數介電層 264d:第四高介電常數介電層/氧化鈦層 265:氮化製程 266:第二導體板/導體板 267:氮化氧化物層 268:第二絕緣體結構 268a:第一高介電常數介電層 268b:第二高介電常數介電層 268c:第三高介電常數介電層 270a:第三導體板/導體板 270b:虛置導電特徵 270c:氮化氧化物層 270d:氮化氧化物層 272:金屬絕緣體金屬(MIM)電容器 274:第一鈍化結構 278:圖案化遮罩膜 278a, 278b:開口 280, 282:開口 284, 286:開口 288, 290:導電通孔 289a:阻擋層 289b:金屬填充層 292, 294:上接觸特徵/金屬線 296:第二鈍化結構 300:方法 401:氧化物層 402:氧化物層 403, 404, 405:氧化層 T, T’:厚度 T1, T2, T3, T4:厚度

根據以下的詳細說明並配合所附圖式以更好地了解本揭露實施例的概念。應注意的是，根據本產業的標準慣例，圖式中的各種特徵未必按照比例繪製。事實上，可能任意地放大或縮小各種特徵的尺寸，以做清楚的說明。第1圖是根據本揭露的各種態樣，用於製造一半導體結構的方法的流程圖。第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖及第16圖是根據本揭露的各種態樣，在第1圖的方法的各個製造階段期間一工件的局部剖視圖。第17圖及第18圖是根據本揭露的各種態樣，在第1圖的方法的各個製造階段期間替代的工件的局部剖視圖。第19圖是根據本揭露的各種態樣，用於製造另一半導體結構的方法的流程圖。第20圖、第21圖及第22圖是根據本揭露的各種態樣，在第19圖的方法的各個製造階段期間一工件的局部剖視圖。第23圖及第24圖是根據本揭露的各種態樣，在第19圖的方法的各個製造階段期間替代的工件的局部剖視圖。

200:工件

202:基板

210:多層互連(MLI)結構/互連結構

220:碳化物層

230:氧化物層

240:第一蝕刻停止層

250:介電層

253,254,255:下接觸特徵

256:第二蝕刻停止層

258:氧化物層

262’:第一導體板/導體板

263’:氮化氧化物層

264:第一絕緣體結構

266:第二導體板/導體板

267:氮化氧化物層

Claims

一種形成半導體結構的方法，包括：在一基板之上沉積一第一導電材料層；圖案化該第一導電材料層以形成在該基板之上的一第一導體板；在該第一導體板之上形成一第一高介電常數介電層；在該第一高介電常數介電層上形成一第二高介電常數介電層；在該第二高介電常數介電層上形成一第三高介電常數介電層；以及在該第三高介電常數介電層之上形成一第二導體板並與該第一導體板垂直重疊，其中該第一高介電常數介電層的一組成與該第三高介電常數介電層的一組成相同，但與該第二高介電常數介電層的一組成不同。
如請求項1之形成半導體結構的方法，其中該第一高介電常數介電層和該第三高介電常數介電層包括氧化鋯鉿(HZO)。
如請求項2之形成半導體結構的方法，其中該第二高介電常數介電層包括氧化鋁(Al ₂O ₃)或氧化鈦(TiO ₂)。
如請求項1之形成半導體結構的方法，其中圖案化該第一導電材料層包括對該第一導電材料層執行一蝕刻製程，其中執行該蝕刻製程進一步氧化該第一導體板的側壁面及頂表面以形成一氧化層。
如請求項4之形成半導體結構的方法，更包括：在形成該第一高介電常數介電層之前，對該氧化層進行一氮化製程，從而在該第一導體板上形成一氮化氧化物層。
如請求項5之形成半導體結構的方法，其中在進行該氮化製程之後，該第一導體板的一上部的一氮含量高於該第一導體板的一下部的一氮含量。
如請求項1之形成半導體結構的方法，更包括：在該第三高介電常數介電層上形成一第四高介電常數介電層，其中該第四高介電常數介電層的一組成與該第一高介電常數介電層的該組成不同。
如請求項7之形成半導體結構的方法，其中該第四高介電常數介電層的該組成與該第二高介電常數介電層的該組成相同。
如請求項1之形成半導體結構的方法，其中該第三高介電常數介電層的一厚度基本上等於該第一高介電常數介電層的一厚度。
一種形成半導體結構的方法，包括：在一基板之上的一第一絕緣層上形成一第一導體板；形成沿著該第一導體板的頂表面及側壁面延伸的一第二絕緣層；在該第一導體板之上共形地形成一多層介電結構，其中該多層介電結構與該第一絕緣層和該第二絕緣層均直接接觸，且其中該多層介電結構由多個高介電常數介電層形成；以及在該多層介電結構之上形成一第二導體板並與該第一導體板垂直重疊。
如請求項10之形成半導體結構的方法，其中共形地形成該多層介電結構包括：在該第一導體板之上共形地沉積一第一高介電常數介電層，其中該第一高介電常數介電層與該第一絕緣層和該第二絕緣層均直接接觸；在該第一高介電常數介電層上共形地沉積一第二高介電常數介電層；以及在該第二高介電常數介電層上共形地沉積一第三高介電常數介電層，其中該第二高介電常數介電層的一組成不同於該第一高介電常數介電層的一組成和該第三高介電常數介電層的一組成。
如請求項11之形成半導體結構的方法，其中共形地形成該多層介電結構更包括：在該第三高介電常數介電層上共形地沉積一第四高介電常數介電層，其中該第四高介電常數介電層的一組成不同於該第一高介電常數介電層的該組成和該第三高介電常數介電層的該組成。
如請求項12之形成半導體結構的方法，其中該第四高介電常數介電層的該組成與該第二高介電常數介電層的該組成相同。
如請求項10之形成半導體結構的方法，其中形成該第一導體板包括：在該第一絕緣層上沉積一導電材料層；以及執行一蝕刻製程以圖案化該導電材料層以形成該第一導體板，其中執行該蝕刻製程進一步氧化該第一導體板的側壁面及頂表面以形成該第二絕緣層。
如請求項14之形成半導體結構的方法，更包括：在執行該蝕刻製程之後，對該第二絕緣層進行一氮化電漿處理。
如請求項14之形成半導體結構的方法，更包括：在執行該蝕刻製程之後，在該第一絕緣層之上共形地沉積一介電層，其中該介電層的一組成與該第二絕緣層的一組成相同。
一種半導體結構，包括：一金屬絕緣體金屬電容器，在一基板之上的一第一絕緣層上，該金屬絕緣體金屬電容器包括：一第一導體板，在該第一絕緣層上；一第二絕緣層，沿著該第一導體板的側壁面及頂表面延伸；一共形的介電結構，在該基板和該第一導體板之上，其中該共形的介電結構由多個高介電常數介電層形成；以及一第二導體板，在該共形的介電結構之上並與該第一導體板垂直重疊，其中該共形的介電結構與該第二絕緣層和該第一絕緣層均直接接觸。
如請求項17之半導體結構，其中該共形的介電結構包括：一第一氧化鋯鉿層，在該第二絕緣層之上；一氧化鋁層，在該第一氧化鋯鉿層上；以及一第二氧化鋯鉿層，在該氧化鋁層上，其中該第一氧化鋯鉿層的一厚度基本上等於該第二氧化鋯鉿層的一厚度。
如請求項17之半導體結構，其中該第一導體板包括氮化鈦(TiN)，且該第二絕緣層包括氮氧化鈦(TiON)。
如請求項19之半導體結構，其中該第一導體板的一上部的一氮含量高於該第一導體板的一下部的一氮含量。