KR20210105973A - 유기 박막 트랜지스터 및 이를 제작하기 위한 방법 - Google Patents
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Abstract
본 발명은 소스 전극, 드레인 전극, 상단 게이트 배열로 배열된 게이트 전극, 및 유기 반도체 기능층을 가진, 유기 박막 트랜지스터(OTFT), 특히, 박막 전계 효과 트랜지스터(OFET)에 관한 것이고, 소스 전극, 드레인 전극 및 게이트 전극은 공면 층 구조로 배열되고, 유기 박막 트랜지스터는 소스 전극으로부터 그리고/또는 소스 전극으로부터 게이트 전극의 용량성 디커플링을 위한 중간층을 갖는다.
Description
본 발명은 소스 전극, 드레인 전극, 상단 게이트 배열로 배열된 게이트 전극, 및 유기 반도체 기능층을 포함하는, 유기 박막 트랜지스터(organic thin film transistor: OTFT), 특히, 박막 전계 효과 트랜지스터(thin film field effect transistor: OFET)에 기초하고, 소스 전극, 드레인 전극 및 게이트 전극은 공면 층 구조(coplanar layer structure)로 배열된다. 이 경우에, 게이트 전극은 적합한 절연체에 의해 반도체층으로부터 분리된다.
4개의 상이한 박막 트랜지스터 아키텍처가 이론상 존재한다: 1. 하단-게이트/하단-접촉부(BGBC 또는 공면 BG), 2. 하단-게이트/상단-접촉부(BGTC 또는 스태거형 BG), 3. 상단-게이트/상단-접촉부(TGTC 또는 공면 TG) 및 4. 상단-게이트/하단-접촉부(TGBC 또는 스태거형 BG).
오늘날, 실리콘-기반 반도체 기술은 제3 아키텍처(상단-게이트/상단-접촉부(TGTC 또는 공면 TG)), 즉, 상단부에 게이트 전극을 구비한 공면 층 구조가 지배적이고, 소위 자가-패터닝된 전극(또한 자가-정렬 전극으로서 지칭됨)이 이 경우에 실현될 수 있으므로, 반도체층은 기판과 게이트 전극 사이에 존재한다. 이것은 게이트 전극이 소스 및 드레인 구역의 도핑 동안 마스크로서 사용되어, 소스 및 드레인의 각각의 에지 구역과 게이트 사이에 오직 약간의 중첩이 있는 것을 보장하는 것을 의미한다. 이러한 자가-패터닝된 전극은 트랜지스터의 기생 용량을 상당히 감소시키고 따라서 빠르고 에너지-효율적인 반도체 컴포넌트를 가능하게 한다.
"High Reliable a-IGZO TFTs with Self-Aligned Coplanar Structure for Large-Sized Ultrahigh-Definition OLED TV"(출원인: C. Ha 등, SID's Digest 69.2, p.1022(2015))는 초박막, 고화질 디스플레이에서 사용되는 투명한 전도성 산화물, 예컨대, 비정질 인듐 갈륨 주석 산화물(a-IGZO)과 연관된 이러한 자가-패터닝된 전극의 적용을 개시한다.
대다수의 현대의 박막 트랜지스터가 자가-패터닝된 전극을 사용하지 않아서, 게이트-드레인 중첩 및 게이트-소스 중첩이 총 정전용량의 상당한 부분에 기여한다. 이 기생 중첩 정전용량의 영향은 단위-이득 차단 주파수(fT)로부터 분명해진다:
여기서 gm은 트랜스컨덕턴스이고, CCh는 채널 정전용량이고, COV는 기생 중첩 정전용량이고, C0는 산화물 비정전용량이고, W는 채널 폭이고, L은 채널 길이이고 LOV는 중첩 길이이다.
LOV ≥ 3.5 ㎛의 오류 허용오차가 실제로 필요하고, 그 결과로서 단위-이득 차단 주파수(fT)가 주로 기생 중첩 길이에 의해 그리고 채널 길이 자체에 의한 더 작은 범위로 결정된다. 이것의 결과는, 전하 운반체 이동도가 추가의 개선의 결과로서 연속적으로 증가되더라도, 유기 박막 트랜지스터의 단위-이득 차단 주파수(fT)가 최근에 개선되지 않았다는 것이다.
종래의 유기 트랜지스터의 이 단점을 방지하기 위해, 자가-패터닝된 전극을 가진 OTFT에 대한 다양한 개념이 조사되었다. 문헌["Downscaling of self-aligned, all-printed polymer thin-film transistors", Y. Noh et al., Vol. 2, p. 784, Nature Nanotechnology (2007)]은 스태거형 상단 게이트 기하학적 구조의 자가-패터닝된 유기 트랜지스터를 개시한다. 이 경우에, 1 ㎛ 미만의 채널 길이(소스 전극 및 드레인 전극 사이의 거리)는 프린팅 방법에 의해 실현된다. 게이트 전극은 제2 패터닝 단계에서 포토리소그래피에 의해 패터닝된다. 이 경우에, 소스 전극 및 드레인 전극은 노출 마스크의 역할을 한다. 이 패터닝을 가능하게 하기 위해, 포토리소그래피는 후면으로부터 기판을 통해 행해져야 한다(후면 노출 또는 기판을 통한 노출 방법). 그러나, 이 방법은 실현될 전극 기하학적 구조 및 리소그래픽 해상도에 관한 심각한 제한을 발생시킨다. 추가의 자가-패터닝된 유기 트랜지스터는, 예를 들어, 문헌["Self-Aligned Organic Field-Effect Transistors Using Back-Surface Exposure Method", T. Hyodo et al., Japanese Journal of Applied Physics, Vol. 43, No. 4B pp. 2323-232 (2004)] 및 문헌["Self-Aligned Megahertz Organic Transistors Solution-Processed on Plastic", S. Higgins et al., Adv. Electronic Materials, Vol. 1, p. 1500024 (2015)]으로부터 공지되어 있다. 공면(Hyodo) 및 스태거형(Higgins) 기하학적 구조의 하단 게이트 트랜지스터가 단계 둘 다에 제시된다. 이 2개의 방법은 또한 기판을 통한 노출이 행해져야 하는 포토리소그래피 단계에 기초한다. 게다가, 소위 리프트-오프 과정은 소스 및 드레인의 패터닝을 위해 사용되어야 하고, 상기 과정은 산업적 제작에 적합하지 않다. 공면 상단 게이트 기하학적 구조의 자가-패터닝된 유기 트랜지스터는 종래 기술에 보고되지 않았다.
종래 기술에 알려진 유기 박막 트랜지스터(OTFT)의 추가의 단점은 본 명세서에서 발생하고, 트랜지스터가 턴오프될 때, 저장된 정전용량이 게이트-드레인 정전용량을 통해 방전되고 따라서 저장된 전압 정보가 손실되는 효과를 갖는 알려진 "전압 킥백"(VKB: voltage kickback) 효과이다. 이 효과는 활성 매트릭스 디스플레이에서 유기 박막 트랜지스터(OTFT)의 사용에 대단히 큰 제한을 둔다.
따라서 본 발명의 목적은 더 큰 단위-이득 차단 주파수(fT)를 달성하고 "전압 킥백" 효과를 억제하는 유기 박막 트랜지스터(OTFT)를 제공하는 것이다.
이 목적은 소스 전극, 드레인 전극, 상단 게이트 배열로 배열된 게이트 전극, 및 유기 반도체 기능층을 포함하는, 유기 박막 트랜지스터(OTFT), 특히, 박막 전계 효과 트랜지스터(OFET)에 의해 달성되고, 소스 전극, 드레인 전극 및 게이트 전극은 공면 층 구조로 배열되고, 유기 박막 트랜지스터는 소스 전극으로부터 그리고/또는 드레인 전극으로부터 게이트 전극의 용량성 디커플링(capacitive decoupling)을 위한 중간층을 포함한다.
본 발명에 따른 박막 트랜지스터는 게이트와 소스 간의 그리고 게이트와 드레인 간의 상당히 더 낮은 기생 용량이 구현된 중간층의 사용에 기인하여 달성된다는 장점을 종래 기술에 비해 갖는다. 결과적으로, 유리하게는 단위-이득 차단 주파수(fT)가 증가될 수 있고 "전압 킥백"(VKB) 효과가 감소될 수 있고 그 결과 본 발명에 따른 유기 박막 트랜지스터는 더 빠르고 더 에너지-효율적이게 되고 예를 들어, 고화질 활성 매트릭스 디스플레이에서 적용을 찾을 수 있다. 게다가, 유기 반도체의 상단부의, 즉, 여기서 채용된 공면 상단 게이트 배열의, 금속이 유기 반도체를 과정 중 손상시키는 일 없이, 습식 에칭에 의해 패터닝될 수 있으므로, 자가-패터닝된 전극의 기법은 본 발명에 따른 박막 트랜지스터의 제작 동안 채용될 수 있다. 본 발명의 의미에서 상단 게이트 배열은 특히, 유기 반도체 기능층이 기판과 게이트 전극 사이에 배열된다는 것을 의미한다. 자가-패터닝된 전극은 소스 및 드레인의 각각의 에지 구역과 게이트 사이에 작고 잘 획정된 중첩만을 발생시키고, 그 결과 저 기생 용량만이 발생한다. 게다가, 중간층이 스페이서의 역할을 하여 게이트와 소스 간의 그리고 게이트와 드레인 간의 용량성 디커플링을 부가적으로 획득한다. 중간층은 특히 게이트 전극 아래에 또는 위에 배열된다. 바람직하게는, 중간층은 게이트 전극과 소스 전극 사이에 그리고/또는 게이트 전극과 드레인 전극 사이에 배열된다. 유기 반도체 기능층은 특히 게이트 전극과 기판 사이에 배열된다.
본 발명의 유리한 구성 및 개선예는 인용 청구항, 그리고 또한 도면을 참조한 설명으로부터 수집될 수 있다.
본 발명의 하나의 바람직한 실시형태에 따르면, 기판의 주 연장 평면과 수직인 중간층이 드레인 전극 및 소스 전극 둘 다와 적어도 부분적으로 중첩된다는 것이 제공된다. 따라서 용량성 디커플링은 유리한 방식으로 최대화될 수 있다. 주 연장 평면의 중간층의 범위가 드레인 전극 및/또는 소스 전극의 범위를 넘는 것이 또한 가능하다.
본 발명의 하나의 바람직한 실시형태에 따르면, 중간층이 게이트 전극의 구역에서 중단부를 갖는 것이 제공된다. 중간층은 특히, 중간층이 게이트 전극 아래에 배열된다면(도 1에 따른 예시적인 실시형태를 참조) 상기 중단부를 갖는다. 따라서 유리하게는, 중간층은 트랜지스터의 기능이 손상되지 않도록 게이트 전극의 오직 부분적인 구역에, 중단부, 즉, 관통 개구를 가진 연속적인 층으로서 구현된다. 주 연장 평면의 중단부의 범위가 주 연장 평면의 유기 박막 트랜지스터의 게이트 절연체의 범위에 대응하는 것이 또한 가능하다. 대안적으로, 중간층은 또한 중간층이 게이트 전극 위에 배열된다면(도 2에 따른 예시적인 실시형태를 참조), 중단부 없이 구현될 수 있다.
본 발명의 하나의 바람직한 실시형태에 따르면, 주 연장 평면과 수직인 중간층이 특히, 500 ㎚ 내지 5 ㎛의 평균 두께를 갖는 것이 제공된다. 따라서 중간층은 특히 게이트 절연체와 비교하여 상대적으로 두껍게 제작되고, 그 결과 예를 들어, 게이트 절연체의 두께가 50 ㎚ 내지 500 ㎚라면, 중간층의 기생 용량은 활성 게이트 구역의 정전용량에 비해 작다. 중간층은 바람직하게는 특히 드레인 전극 및 소스 전극 또는 게이트 전극을 패터닝하기 위한, 이전의 포토리소그래픽 패터닝 단계로부터 비롯되고, 그후 드레인 전극 및 소스 전극 또는 게이트 전극의 구역에서 제거되지 않는 폴리머-기반 스페이서층 및/또는 포토레지스트를 포함한다.
본 발명의 추가의 주제는 복수의 픽셀을 포함하는 디스플레이이고, 적어도 하나의 픽셀은 본 발명에 따른 유기 박막 트랜지스터를 포함한다. 초박막 및 고화질 활성 매트릭스 디스플레이는 유리하게는 본 발명에 따른 유기 박막 트랜지스터(OTFT)의 도움으로 실현될 수 있다.
본 발명의 추가의 주제는 디스플레이, 특히, 고화질 활성 매트릭스 디스플레이에서 본 발명에 따른 유기 박막 트랜지스터의 사용이다.
본 발명의 추가의 주제는 본 발명에 따른 유기 박막 트랜지스터를 제작하기 위한 방법이고,
- 제1 제작 단계에서, 유기 반도체 기능층(4)을 형성하기 위한 유기 반도체 물질이 기판(2) 상에 증착되고,
- 제2 제작 단계에서, 제1 금속층이 유기 반도체 물질 상에 배열되고,
- 제3 제작 단계에서, 제1 금속층의 패터닝이 수행되어 적어도 하나의 제1 전극을 형성하고,
- 제4 제작 단계에서, 제2 금속층이 증착되고,
- 제5 제작 단계에서, 제2 금속층의 패터닝이 수행되어 적어도 하나의 제2 전극을 형성하고,
- 제1 제작 단계와 제2 제작 단계 사이 또는 제3 제작 단계와 제4 제작 단계 사이에서 수행되는 부가적인 단계에서, 게이트 절연층(7)이 제작되고,
- 중간 단계에서, 용량성 디커플링을 위한 중간층(9)이 적어도 하나의 제1 전극 또는 적어도 제2 전극에 적용되는 것을 특징으로 한다.
본 발명에 따른 제작 방법은 본 발명에 따른 박막 트랜지스터의 간단하고 비용-효과적인 제작을 가능하게 하고, 이 트랜지스터는 종래 기술과 비교하여, 게이트와 소스 간의 그리고 게이트와 드레인 간의 상당히 더 낮은 기생 용량을 갖고 따라서 예를 들어, 고화질 활성 매트릭스 디스플레이에서 적용을 찾을 수 있다. 이 경우에, 방법은 유기 반도체의 상단부에, 즉, 여기서 채용되는 공면 상단 게이트 배열로 배열된 금속이 유기 반도체를 과정 중 손상시키는 일 없이, 습식 에칭에 의해 패터닝될 수 있다는 사실을 이용한다. 즉: 트랜지스터가 유기 반도체에 기초할지라도, 소스, 드레인 및 게이트 전극은 습식 에칭에 의한 종래의 리소그래픽 패터닝 방법으로 형성될 수 있다. 이어서 게이트 절연층은 특히 습식-화학적 양극산화에 의해 형성될 수 있다. 이 경우에, 게이트 절연층은 특히, 알루미늄 산화물층을 포함한다. 그러나, 대안적으로, 제4 제작 단계에서, 절연성 폴리머층이 특히 프린팅 또는 스핀 코팅에 의해, 게이트 절연층으로서 적용되는 것이 또한 가능할 것이다. 위에서 설명된 패터닝에 의해, 게이트 전극이 제1 금속층으로부터 제작되고 나중에 드레인 전극 및 소스 전극이 제2 금속층으로부터 제작되거나, 또는 대안적으로 드레인 전극 및 소스 전극이 제작되거나 또는 대안적으로 드레인 전극 및 소스 전극이 제1 금속층으로부터 제작되고 나중에 게인 전극이 제2 금속층으로부터 제작된다. 양 경우에, 중간층이 각각 게이트 전극과 드레인 전극 사이에 그리고 게이트 전극과 소스 전극 사이에 배열된다. 어떤 층 구조가 적용을 찾는지에 따라, 게이트 절연층을 형성하기 위한 부가적인 단계는 중간층을 형성하기 위한 중간 단계 전에 또는 후에 수행된다. 게다가 중간 단계는 바람직하게는 제2 제작 단계와 제4 제작 단계 사이에 그리고 특히 제3 제작 단계와 제4 제작 단계 사이에 수행된다. 임의로, 평탄화 단계가 또한 제1 제작 단계 전에 수행되고, 이 평탄화 단계에서, 평탄화층인 보조층이 기판을 평탄화할 목적으로 기판 상에 증착된다.
본 발명의 하나의 바람직한 실시형태에 따르면, 제1 단계와 제2 단계 사이에 유기 기능층이 바람직하게는 반도체 기능층을 완전히 덮는 방식으로, 반도체 기능층 상에 배열되고, 기능층이 제3 단계와 제4 단계 사이에서 부분적으로 제거된다는 것이 제공된다. 기능층은 제2 제작 단계에서 증착된 금속 전극이 반도체 기능층의 표면을 더 잘 습식시키고, 즉, 제2 단계에서 금속막이 반도체 물질 상에 매우 균질하게 증착되고 반도체 물질의 결정립계에서 금속 원자의 국부적 축적이 억제되는 것을 보장한다. 결과적으로, 제3 단계에서, 금속 전극은 예를 들어, 습식-화학적 에칭에 의해 더 잘 패터닝될 수 있다. 이것은 표면 상의 일시적으로 균질한 에칭 거동을 발생시키고 금속은 심지어 반도체 물질의 결정립계로부터 잔여물 없이 제거될 수 있다.
기능층의 부분적인 제거 동안, 특히 제3 단계 후 기능층의 주 연장 평면과 직교하는 방향에서 자유롭게 접근 가능한 기능층의 부분이 제거된다. 제1 금속층에 의해 덮인 기능층의 구역은 바람직하게는 제거되지 않는다.
바람직하게는 1 ㎚ 내지 100 ㎚의 층 두께를 가진 기능층이 적용된다. 기능층은 바람직하게는 플루오르화 용매, 예를 들어, 하이드로플루오로에테르에서 용해 가능하다. 기능층이 C60F36, C60F48, F4-TCNQ, 및/또는 F6-TNNCQ 분자를 포함하거나 또는 이들로 이루어지는 것이 가능하다. C60F36, C60F48, F4-TCNQ, 및/또는 F6-TNNCQ 분자를 포함하는 기능층의 부가적인 장점은 소스 접촉부 및 드레인 접촉부 각각에서의 전하 운반체 주입 및 추출이 제거된다는 것이다. 따라서 접촉 저항이 감소된다.
본 발명의 하나의 바람직한 실시형태에 따르면, 기능층이 부분적으로 제거된 후, 결함이 열처리에 의해 어닐링되고, 열처리가 바람직하게는 기능층의 부분적인 제거와 제4 단계 사이에서 수행된다는 것이 제공된다.
본 발명의 하나의 바람직한 실시형태에 따르면, 중간 단계가 폴리머-기반 스페이서층을 적용하는 것을 포함한다는 것이 제공된다. 중간 단계가 제3 제작 단계에서 포토레지스트를 적용하는 것을 포함하고 적어도 하나의 제1 전극의 구역의 포토레지스트가 용량성 디커플링을 위한 중간층으로서 층 구조에 포함되는 것이 가능하다.
본 발명의 하나의 바람직한 실시형태에 따르면, 제2 제작 단계에서, 제1 금속층으로서 알루미늄과 금으로 구성된 이중층이 유기 반도체 물질 상에 배열되고, 제3 제작 단계에서, 이중층 중 금층이 포토리소그래픽 방식으로 패터닝되고 부가적인 단계에서, 이중층 중 알루미늄층이 양극산화되어 게이트 절연층을 형성한다는 것이 제공된다. 알루미늄과 금으로 구성된 이중층의 사용은 드레인 전극 및 소스 전극이 알루미늄으로 형성되므로, 특히 n-도핑된 반도체에서 장점을 갖는다.
본 발명의 하나의 바람직한 실시형태에 따르면, 유기 반도체 물질이 특히, 분자 도펀트, 예컨대, F4-TCNQ, F6-TCNNQ, C60F36, W2(hpp)4, 또는 무기 도펀트, 예컨대, WoO3, MoO3에 의해 소스 전극 및 드레인 전극의 구역에 도핑된다는 것이 제공된다.
본 발명의 추가의 상세사항, 특징 및 장점은 도면으로부터, 그리고 또한 도면을 참조한 바람직한 실시형태의 다음의 설명으로부터 분명해진다. 이 경우에, 도면은 단지 본 발명의 본질적인 개념을 제한하지 않는 본 발명의 예시적인 실시형태를 예시한다.
도 1은 본 발명의 예시적인 제1 실시형태에 따른 유기 박막 트랜지스터의 개략적인 단면도를 도시한다.
도 2는 본 발명의 예시적인 제2 실시형태에 따른 유기 박막 트랜지스터의 개략적인 단면도를 도시한다.
도 3은 본 발명의 예시적인 제3 실시형태에 따른 유기 박막 트랜지스터의 개략적인 단면도를 도시한다.
도 4는 본 발명의 예시적인 제3 실시형태에 따른 유기 박막 트랜지스터를 제작하기 위한 제작 단계를 도시한다.
도 5a, 도 5b는 유기 박막 트랜지스터의 테스트 구조와 함께 전하 운반체 이동도를 결정하기 위한 연관된 측정값 시리즈를 도시한다.
도 6a 내지 도 6i는 본 발명의 예시적인 추가의 실시형태에 따른 유기 박막 트랜지스터를 제작하기 위한 방법을 개략적으로 도시한다.
도 2는 본 발명의 예시적인 제2 실시형태에 따른 유기 박막 트랜지스터의 개략적인 단면도를 도시한다.
도 3은 본 발명의 예시적인 제3 실시형태에 따른 유기 박막 트랜지스터의 개략적인 단면도를 도시한다.
도 4는 본 발명의 예시적인 제3 실시형태에 따른 유기 박막 트랜지스터를 제작하기 위한 제작 단계를 도시한다.
도 5a, 도 5b는 유기 박막 트랜지스터의 테스트 구조와 함께 전하 운반체 이동도를 결정하기 위한 연관된 측정값 시리즈를 도시한다.
도 6a 내지 도 6i는 본 발명의 예시적인 추가의 실시형태에 따른 유기 박막 트랜지스터를 제작하기 위한 방법을 개략적으로 도시한다.
다양한 도면에서, 동일한 부분은 항상 동일한 참조 부호로 제공되고, 따라서 일반적으로 또한 각각의 경우에 단 한번 지칭되거나 또는 언급된다.
도 1은 본 발명의 예시적인 제1 실시형태에 따른 박막 트랜지스터(1)의 개략적인 단면도를 예시한다.
유기 박막 트랜지스터(OTFT)(1)는 기판(2)을 포함하고, 유기 반도체 기능층(4)을 형성하기 위한 유기 반도체 물질이 기판 상에 배열된다. 임의로, 기판(2)을 평탄화하기 위한 보조층(3)은 유기 반도체 기능층(4)과 기판(2) 사이에 제공된다. 이 경우에, 기판(2), 보조층(3) 및 유기 반도체 물질(4)로 구성된 층은 주 연장 평면(10)과 평행하게 연장된다.
금속으로 구성된 소스 전극(5) 및 드레인 전극(6)은 유기 반도체 물질(4) 상에서 서로로부터 공간적으로 분리된 방식으로 형성된다. 주 연장 평면(10)에서, 게이트 절연층(7)이 소스 전극(5)과 드레인 전극(6) 사이에 형성되어 유기 반도체 기능층(4)을 게이트 전극(8)으로부터 전기적으로 절연시킨다.
소스 전극(5)의 구역에서, 유기 박막 트랜지스터(1)는 소스 전극(5)과 게이트 전극(8) 간의 용량성 디커플링을 획득하는 역할을 하는 중간층(9)을 포함한다. 이 목적을 위해, 중간층(9)은 주 연장 평면(10)과 수직인 방향을 따라 소스 전극(5)을 완전히 덮는다. 즉: 중간층(9)과 소스 전극(5)은 서로를 완전히 덮는다. 유사하게, 중간층(9)은 또한 드레인 전극(6)의 구역에 배열되고, 상기 중간층은 드레인 전극(6)과 완전히 중첩되고 드레인 전극(6)과 게이트 전극(8) 간의 용량성 디커플링을 획득하는 역할을 한다. 게이트 절연층(7)은 각각의 경우에 중간층(9)에 걸쳐 횡방향으로 연장된다. 게다가, 게이트 전극(8)이 게이트 절연층(7) 상에 배열되고, 상기 게이트 전극이 마찬가지로 트랜지스터의 활성 구역 위에서 연장되고 소스 전극 및 드레인 전극(5, 6) 위로 횡방향으로 약간 돌출된다. 이 중첩은 소스 전극(5)과 게이트 전극(8) 간에 그리고/또는 드레인 전극(6)과 게이트 전극(8) 간에 원하지 않은 기생 용량을 필연적으로 발생시킨다.
중간층(9)은 바람직하게는 예를 들어, 소스 전극 및 드레인 전극(5, 6)을 패터닝하기 위한 이전의 포토리소그래픽 패터닝 방법으로부터의 미제거된 포토레지스트일 수 있는, 폴리머-기반 스페이서층(대안적으로, 산화물, 질화물 또는 소분자층이 또한 스페이서층으로서 가능할 것임)을 포함한다. 중간층(9)은 스페이서로서 기능하고 이 목적을 위해 바람직하게는 500 ㎚ 내지 5 ㎛의 두께를 갖는다. 따라서 50 ㎚ 내지 500 ㎚의 게이트 절연층(7)의 일반적인 두께와 비교하여, 중간층(9)이 상대적으로 두꺼워서, 소스 전극(5)과 게이트 전극(8) 간의 그리고/또는 드레인 전극(6)과 게이트 전극(8) 간의 기생 용량이 유리하게는 활성 게이트 구역의 정전용량과 비교하여 매우 작게 된다. 결과적으로, 단위-이득 차단 주파수(fT)가 증가될 수 있고 "전압 킥백"(VKB) 효과가 감소될 수 있고, 그 결과 본 발명에 따른 유기 박막 트랜지스터(1)가 더 빠르고 더 에너지-효율적이게 되고 예를 들어, 고화질 활성 매트릭스 디스플레이에서 적용을 찾을 수 있다.
본 발명에 따른 유기 박막 트랜지스터(1)의 추가의 장점은 유기 반도체 물질이 공정 시 손상을 발생시키는 일 없이, 후속의 습식-화학적 양극산화를 행하는 종래의 포토리소그래픽 패터닝에 의해 전극이 형성될 수 있다는 것이다. 따라서 본 발명에 따른 유기 박막 트랜지스터(1)의 제작이 자가-패터닝된 전극의 방식으로 행해질 수 있고, 그 결과 저기생 용량 및 비용-효과적인 제작이 가능하게 된다.
도 1에 도시된 유기 박막 트랜지스터(1)는 먼저 기판(2)을 제공함으로써 제작되고(제영 제작 단계), 기판은 기판(2)을 평탄화하기 위한 보조층(3)으로 임의로 코팅된다. 이어서 제1 제작 단계에서, 유기 기능층(4)을 형성하기 위한 유기 반도체 물질이 기판(2) 또는 보조층(3) 상에 각각 증착된다.
제2 제작 단계에서, 후속하여 예를 들어, 금으로 구성된 제1 금속층은 예를 들어, 물리적 기상 증착(physical vapor deposition: PVD) 또는 기상 증착에 의해 유기 기능층(4)에 적용된다. 제3 제작 단계에서, 상기 제1 금속층은 종래의 포토리소그래픽 패터닝에 의해 패터닝되고, 그 결과 소스 전극(5)과 드레인 전극(6)이 형성된다. 이 목적을 위해, 금속층이 마스킹층으로서 포토레지스트로 먼저 코팅되고, 후속하여 노출되고 이어서 하부 반도체가 임의의 손상을 발생시키지 않는 방식으로 습식-화학적으로(수용액) 에칭된다. 예를 들어, 금 또는 은과 같은 귀금속에 대해, 이 에칭 단계는 KI/I2 용액 또는 왕수에 의해 수행될 수 있다. 구리에 대해, 예를 들어, NaCl, CuCl2, MgCl2 등으로 구성된 염화금속 염 용액이 적합하다. 상기 염 용액은 바람직하게는 염화수소(HCl)를 포함한다. 예를 들어, Al과 같은 베이스 금속은 염기성 용액, 예컨대, NaOH 또는 수산화테트라메틸암모늄을 사용하여 에칭될 수 있다. 수용액 내 각각의 물질의 농도는 에칭 속도를 결정한다. 리소그래픽 구조가 구조적 정확도를 갖고 전사되기 위해, 희석된 에칭 용액: 예를 들어, H2O로 희석된 KI/I2(비율 1:10), 또는 H2O로 희석된 왕수(비율 1:10)를 사용하는 것이 추천된다.
다음의 부가적인 단계에서, 게이트 절연층(7)은 예를 들어, 프린팅 또는 스핀 코팅에 의해 적용되는, 얇은 절연성 폴리머층을 적용함으로써 형성된다. 대안적으로, 예를 들어, 알루미늄, 티타늄 또는 하프늄 산화물로 구성된 절연층이 또한 가능하다.
중간층(9)을 형성하기 위해, 소스 전극 및 드레인 전극(5, 6)의 구역의 포토레지스트가 제3 제작 단계 후 제거되지 않아서, 포토레지스트가 용량성 디커플링을 위한 중간층(9)의 역할을 한다. 따라서 중간 단계는 포토레지스트가 적용되는 제3 제작 단계의 부분적인 단계를 포함한다. 대안적으로, 폴리머 스페이서층을 적용하기 위한 중간 단계가 제3 제작 단계 후 수행되고, 상기 층은 중간층(9)을 구성한다. 중간 단계는 부가적인 단계 전에 또는 후에 수행된다.
그후, 제4 제작 단계에서, 제5 제작 단계에서 게이트 전극(8)을 형성하기 위해 포토리소그래픽 방식으로 패터닝되는 제2 금속층이 적용된다.
유기 반도체 물질이 특히, 분자 도펀트, 예컨대, F4-TCNQ, F6-TCNNQ, C60F36, W2(hpp)4, 또는 무기 도펀트, 예컨대, WoO3, MoO3에 의해 소스 전극 및 드레인 전극(5, 6)의 구역에 부가적으로 도핑되는 것이 임의로 가능하다.
도 2는 본 발명의 예시적인 제2 실시형태에 따른 유기 박막 트랜지스터(1)의 개략적인 단면도를 예시한다.
제2 실시형태는 도 1을 참조하여 설명된 제1 실시형태에 실질적으로 대응하고, 중간층(9)이 게이트 전극(8) 상에 배열되고 따라서 중간층(9) 또는 게이트 전극(8) 위에서 부분적으로 이어진 드레인 전극 및 소스 전극(5, 6)과 게이트 전극(8) 사이에서 연장된다는 차이가 있다.
이 제2 실시형태는 제1 실시형태와 유사하게 제작되고, 부가적인 단계가 제2 제작 단계 전에 수행되어 후속하여 제작될 게이트 전극(8) 아래에 게이트 절연층(7)을 제작한다. 게다가, 제1 금속층의 패터닝이 제3 제작 단계에서 수행되어 게이트 전극(8)을 형성한다. 따라서 제5 방법 단계에서 제2 금속층의 패터닝은 드레인 전극 및 소스 전극(5, 6)을 형성하는 데 알맞다. 게이트 전극(8), 그리고 또한 소스 및 드레인의 패터닝에 대해, 제1 실시형태에서 설명된 바와 같은 습식-화학적 에칭 과정에 의존적이다. 습식-화학적 산화의 과정은 게이트 절연층(7)의 제작을 위해 사용된다. 이 경우에, 게이트 전극(8)은 습식-화학적으로 산화되기 쉬운 금속, 또는 산화되기 쉬운 금속과 귀금속(예를 들어, 알루미늄 및 금, 제3 실시형태를 참조)의 층 시퀀스로 이루어진다.
도 3은 본 발명의 예시적인 제3 실시형태에 따른 유기 박막 트랜지스터(1)의 개략적인 단면도를 예시한다.
제3 실시형태는 도 1을 참조하여 설명된 제1 실시형태에 실질적으로 대응하지만, 제2 제작 단계에서, 단일의 금속층 대신에, 알루미늄과 금으로 구성된 이중층이 유기 반도체 물질 상에 증착되었다. 이 경우에, 크롬의 박층은 바람직하게는 알루미늄층과 금층 사이에 증착된다. 상기 크롬층은 Al과 Au 간의 원하지 않은 합금의 형성을 방지한다. 양극산화는 1 mM/l의 농도를 가진 시트르산(2-하이드록시프로판-1,2,3-트리카르복실산)의 수용액에서 행해진다.
이어서 제3 제작 단계에서, 금층의 포토리소그래픽 패터닝이 수행되어 소스 전극 및 드레인 전극(5, 6)을 형성한다. 소스 전극 및 드레인 전극(5, 6)의 구역의 포토레지스트가 제거되지 않고 따라서 폴리머-기반 스페이서층의 형태인 중간층(9)의 역할을 한다. 다음의 제4 제작 단계에서, 제3 제작 단계에서 덮이지 않은 알루미늄층의 습식-화학적 양극산화에 의해, 게이트 절연층(7)은 알루미늄 산화물층(Al2O3)의 형태로 형성된다. 게이트 절연층(7)의 두께는 양극산화 동안 적용되는 전압에 의해 다시 제어된다. 알루미늄층의 습식-화학적 양극산화의 개략적인 상세도가 도 4에 예시된다. 양극산화는 1 mM/l의 농도를 가진 시트르산(2-하이드록시프로판-1,2,3-트리카르복실산)의 수용액에서 행해진다.
그후, 제5 제작 단계에서, 제6 제작 단계에서 게이트 전극(8)을 형성하기 위해 포토리소그래픽 방식으로 패터닝되는 금속층이 적용된다.
알루미늄과 금으로 구성된 이중층의 사용은 드레인 전극 및 소스 전극(5, 6)이 알루미늄으로 형성되므로, 특히 n-도핑된 반도체에서 장점을 갖는다.
임의로, 유기 반도체 물질이 특히, 분자 도펀트, 예컨대, F4-TCNQ, F6-TCNNQ, C60F36, W2(hpp)4, 또는 무기 도펀트, 예컨대, WoO3, MoO3에 의해 소스 전극 및 드레인 전극(5, 6)의 구역에 부가적으로 도핑되는 것이 가능하다.
도 5a 및 도 5b는 유기 박막 트랜지스터(1)의 테스트 구조와 함께 전하 운반체 이동도를 결정하기 위한 연관된 측정값 시리즈(11)를 도시한다.
원칙적으로, 이전에, 유기 반도체 물질이 리소그래픽 방법에 의해 패터닝 동안 손상되는 것이 가정되었다.
따라서, 도 5a에 예시된 유기 박막 트랜지스터(1)는 도 1에 예시된 바와 같은 본 발명의 제1 실시형태에 따른 유기 박막 트랜지스터(1)의 구조에 실질적으로 대응하는, 테스트 구조로서 실현되었고, 부가적으로 유기 반도체 기능층(4)과 기판(1) 사이의 추가의 게이트 전극(12)이 기판(2) 바로 위에 구현되고 추가의 게이트 절연층(13)이 추가의 게이트 전극(12)과 유기 반도체 기능층(4) 사이에 구현된다.
이어서 유기 반도체 물질이 금속층의 리소그래픽 패터닝에 의해 실제로 손상되는지를 검사하기 위해, 테스트 구조의 경우에, 게이트 전극(8)의 구역의 전하 운반체 이동도는 추가의 게이트 전극(12)의 구역의 전하 운반체 이동도와 비교되었다. 측정 결과는 다양한 게이트-소스 전압(범례를 참조)에 대한 측정값 시리즈(11)로서 도 5b에 예시된다. 볼트 단위의 소스-드레인 전압이 가로 좌표 축에 플롯팅되고, 반면에 암페어 단위의 소스-드레인 전류 강도가 세로 좌표 축에 플롯팅된다.
결과는 전하 운반체 이동도가 리소그래픽 패터닝에 의해 손상되지 않았다는 것이다. 따라서 일부 금속이 유기 반도체 물질을 손상시키는 일 없이, 습식 에칭에 의해 유기 반도체 바로 위에서 패터닝될 수 있다는 것이 발견되었다.
도 6(a) 내지 도 6(i)는 본 발명의 예시적인 추가의 실시형태에 따른 유기 박막 트랜지스터(1)를 제작하기 위한 방법을 개략적으로 예시한다. 도 6(a)는 기판(2)을 제공하는 과정을 도시한다. 제1 단계에서, 유기 반도체 기능층(4)이 기판(2) 상에 증착되고, 뒤이어 기능층(14)이 증착된다. 기능층(14)은 유기 기능층(14)이고 1 ㎚ 내지 100 ㎚의 두께를 갖는다. 기능층(14)은 용매로 용해 가능하다. 도 6(c)는 제2 단계에서 제1 금속층(여기서 5, 6으로 지정된)을 증착시키는 과정을 예시하고, 이 층으로부터 소스 전극(5) 및 드레인 전극(6)이 나중의 단계에서 제조된다. 제1 금속층(5, 6)이 증착된 후, 중간 단계에서, 중간층(9)이 도 6(d)에 도시된 바와 같이 적용되고, 도 6(e)에 도시된 바와 같이 패터닝된다. 도 6(f)는 제1 금속층(5, 6)이 패터닝되어 소스 전극(5)을 형성하고 드레인 전극(6)을 형성하는 제3 단계를 도시한다. 그후, 기능층(14)이 도 6(g)에 도시된 바와 같이 부분적으로 용해된다. 이것은 기능층(14)이 제3 단계에서 제1 금속층(5, 6)의 패터닝 후 덮이지 않는 경우에 행해진다. 도 6(h)는 부가적인 단계에서 게이트 절연층(7)의 제작을 도시한다. 그후, 게이트 전극(8)이 도 6(i)에 도시된 바와 같이 증착되고 패터닝된다.
1: 유기 박막 트랜지스터
2: 기판
3: 평탄화를 위한 보조층
4: 유기 반도체 기능층
5: 소스 전극
6: 드레인 전극
7: 게이트 절연층
8: 게이트 전극
9: 중간층
10: 주 연장 평면
11: 측정값 시리즈
12: 추가의 게이트 전극
13: 추가의 게이트 절연층
14: 기능층
2: 기판
3: 평탄화를 위한 보조층
4: 유기 반도체 기능층
5: 소스 전극
6: 드레인 전극
7: 게이트 절연층
8: 게이트 전극
9: 중간층
10: 주 연장 평면
11: 측정값 시리즈
12: 추가의 게이트 전극
13: 추가의 게이트 절연층
14: 기능층
Claims (22)
- 유기 박막 트랜지스터(organic thin film transistor: OTFT)(1), 특히, 박막 전계 효과 트랜지스터(thin film field effect transistor: OFET)로서, 기판(2), 소스 전극(5), 드레인 전극(6), 상단 게이트 배열로 배열된 게이트 전극(8), 및 유기 반도체 기능층(4)을 포함하고, 상기 소스 전극(5), 상기 드레인 전극(6) 및 상기 게이트 전극(8)은 공면 층 구조(coplanar layer structure)로 배열되되, 상기 유기 박막 트랜지스터(1)는 상기 소스 전극(5)으로부터 그리고/또는 상기 드레인 전극(6)으로부터 상기 게이트 전극(8)의 용량성 디커플링(capacitive decoupling)을 위한 중간층(9)을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제1항에 있어서, 상기 유기 반도체 기능층(4)은 상기 게이트 전극(8)과 상기 기판(2) 사이에 배열되는, 유기 박막 트랜지스터(1).
- 제1항 또는 제2항에 있어서, 상기 중간층(9)은 상기 게이트 전극(8) 아래에 또는 위에 배열되는, 유기 박막 트랜지스터(1).
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판(2)의 주 연장 평면(10)과 수직인 상기 중간층(9)은 상기 드레인 전극(5) 및 상기 소스 전극(5)과 적어도 부분적으로 중첩하는, 유기 박막 트랜지스터(1).
- 제4항에 있어서, 상기 중간층(9)은 상기 게이트 전극(8)의 구역에서 중단부를 갖는, 유기 박막 트랜지스터(1).
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 중간층(9)은 500 ㎚ 내지 5 ㎛의 두께를 갖는, 유기 박막 트랜지스터(1).
- 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 중간층(9)은 폴리머-기반 스페이서층을 포함하는, 유기 박막 트랜지스터(1).
- 제1항 내지 제7항 중 어느 한 항에 있어서, 중간층(9)은 특히 포토리소그래픽 패터닝 방법으로부터의 포토레지스트인, 유기 박막 트랜지스터(1).
- 다수의 픽셀을 포함하는 디스플레이로서, 적어도 하나의 픽셀은 제1항 내지 제8항 중 어느 한 항에 따른 유기 박막 트랜지스터(1)를 포함하는, 디스플레이.
- 디스플레이에서 제1항 내지 제9항 중 어느 한 항에 따른 유기 박막 트랜지스터(1)의 사용.
- 제1항 내지 제9항 중 어느 한 항에 따른 유기 박막 트랜지스터(1)를 제작하기 위한 방법으로서,
- 제1 제작 단계에서, 유기 반도체 물질이 상기 유기 반도체 기능층(4)을 형성하기 위해 기판(2) 상에 증착되고,
- 제2 제작 단계에서, 제1 금속층이 상기 유기 반도체 물질 상에 배열되고,
- 제3 제작 단계에서, 적어도 하나의 제1 전극을 형성하기 위해 상기 제1 금속층의 패터닝이 수행되고,
- 제4 제작 단계에서, 제2 금속층이 증착되고,
- 제5 제작 단계에서, 적어도 하나의 제2 전극을 형성하기 위해 상기 제2 금속층의 패터닝이 수행되고,
- 상기 제1 제작 단계와 상기 제2 제작 단계 사이 또는 상기 제3 제작 단계와 상기 제4 제작 단계 사이에서 수행되는 부가적인 단계에서, 게이트 절연층(7)이 제작되는 것을 특징으로 하고,
- 중간 단계에서, 중간층(9)이 용량성 디커플링을 위해 상기 적어도 하나의 제1 전극 또는 상기 적어도 제2 전극에 적용되는 것을 특징으로 하는 방법. - 제11항에 있어서, 상기 제1 단계와 상기 제2 단계 사이에서, 유기 기능층(14)이 상기 반도체 기능층(4) 상에 배열되고, 바람직하게는 상기 반도체 기능층(4)을 완전히 덮는 방식으로 배열되며, 상기 기능층(14)은 상기 제3 단계와 상기 제4 단계 사이에서 부분적으로 제거되는, 방법.
- 제12항에 있어서, 상기 기능층(14)이 부분적으로 제거된 후, 결함이 열처리에 의해 어닐링되고, 상기 열처리는 바람직하게는 상기 기능층(14)의 부분적인 제거와 상기 제4 단계 사이에서 수행되는, 방법.
- 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 중간 단계는 상기 제2 제작 단계와 상기 제4 제작 단계 사이에서 그리고 특히, 상기 제3 제작 단계와 상기 제4 제작 단계 사이에서 수행되는, 방법.
- 제11항 또는 제14항에 있어서, 상기 중간 단계는 상기 부가적인 단계 전에 또는 후에 수행되고 바람직하게는 폴리머-기반 스페이서층을 적용하는 것을 포함하는, 방법.
- 제15항에 있어서, 상기 중간 단계는 상기 제3 제작 단계에서 포토레지스트를 적용하는 것을 포함하고 상기 적어도 하나의 제1 전극의 구역에서의 상기 포토레지스트는 용량성 디커플링을 위한 중간층(9)으로서 층 구조에 포함되는, 방법.
- 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 부가적인 단계에서, 특히, 상기 제1 금속층의 습식-화학적 양극산화는 특히, 알루미늄 산화물층의 형태로 상기 게이트 절연층(7)을 형성하기 위해 수행되는, 방법.
- 제17항에 있어서, 부가적인 단계에서, 특히 프린팅 또는 스핀 코팅에 의해, 절연성 폴리머층이 게이트 절연층(7)으로써 적용되는, 방법.
- 제11항 내지 제18항 중 어느 한 항에 있어서, 상기 중간 단계는 상기 제3 제작 단계에서 포토레지스트를 적용하는 것을 포함하고 상기 소스 전극 및 드레인 전극(5, 6)의 구역에서의 상기 포토레지스트는 용량성 디커플링을 위한 중간층(9)으로서 층 구조에 포함되는, 방법.
- 제11항 내지 제19항 중 어느 한 항에 있어서, 상기 제2 제작 단계에서, 알루미늄과 금으로 구성된 이중층은 제1 금속층으로서 상기 유기 반도체 물질 상에 배열되고, 상기 제3 제작 단계에서, 상기 이중층 중 금층은 특히 포토리소그래픽 방식으로 패터닝되고 상기 부가적인 단계에서, 상기 게이트 절연층(7)을 형성하기 위해 상기 이중층 중 알루미늄층은 양극산화되는, 방법.
- 제11항 내지 제20항 중 어느 한 항에 있어서, 상기 적어도 하나의 제1 전극은 상기 소스 전극(5) 및 상기 드레인 전극(6)을 포함하고, 상기 적어도 하나의 제2 전극은 상기 게이트 전극(8)을 포함하는, 방법.
- 제11항 내지 제21항 중 어느 한 항에 있어서, 상기 적어도 하나의 제1 전극은 상기 게이트 전극(8)을 포함하고, 상기 적어도 하나의 제2 전극은 상기 소스 전극(5) 및 상기 드레인 전극(6)을 포함하는, 방법.
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| EP1367659B1 (en) * | 2002-05-21 | 2012-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Organic field effect transistor |
| JP4774679B2 (ja) * | 2004-03-31 | 2011-09-14 | 大日本印刷株式会社 | 有機半導体装置 |
| JP5109223B2 (ja) * | 2004-08-04 | 2012-12-26 | ソニー株式会社 | 電界効果型トランジスタ |
| WO2006098416A1 (ja) * | 2005-03-15 | 2006-09-21 | Pioneer Corporation | 有機薄膜トランジスタ及びその製造方法 |
| US20060270066A1 (en) * | 2005-04-25 | 2006-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Organic transistor, manufacturing method of semiconductor device and organic transistor |
| JP2007035742A (ja) * | 2005-07-25 | 2007-02-08 | Seiko Epson Corp | 薄膜トランジスタの形成方法 |
| JP2007266298A (ja) * | 2006-03-28 | 2007-10-11 | Sanyo Electric Co Ltd | 有機トランジスタ及び有機トランジスタの製造方法 |
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| US8242542B2 (en) * | 2009-02-24 | 2012-08-14 | International Business Machines Corporation | Semiconductor switching device employing a quantum dot structure |
| WO2011036866A1 (ja) * | 2009-09-25 | 2011-03-31 | 出光興産株式会社 | 有機薄膜トランジスタ |
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| US10167362B2 (en) * | 2011-06-17 | 2019-01-01 | The Regents Of The University Of California | Doping-induced carrier density modulation in polymer field-effect transistors |
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| JP6168795B2 (ja) * | 2012-03-14 | 2017-07-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US9541829B2 (en) * | 2013-07-24 | 2017-01-10 | Orthogonal, Inc. | Cross-linkable fluorinated photopolymer |
| EP3072014B1 (en) * | 2013-11-19 | 2018-08-29 | Orthogonal, Inc. | Method of patterning a base layer |
| CN104218151A (zh) * | 2014-08-20 | 2014-12-17 | 京东方科技集团股份有限公司 | 一种有机薄膜晶体管及其制作方法、阵列基板和显示装置 |
| CN107360720B (zh) * | 2015-03-23 | 2019-08-02 | 日本化药株式会社 | 有机化合物、有机半导体材料、有机薄膜及制造方法、有机半导体组合物、有机半导体装置 |
| US20170092865A1 (en) * | 2015-09-30 | 2017-03-30 | LI Yuning | N-type organic semiconductor formulations and devices |
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| WO2018029160A1 (en) * | 2016-08-11 | 2018-02-15 | Merck Patent Gmbh | Method to achieve efficient charge injection for electron and/or hole transport in semiconducting layers |
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