KR20210090348A - 에피택셜 웨이퍼의 제조 방법 및 제조 장치 - Google Patents

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Abstract

에피택셜 웨이퍼의 제조 방법은 챔버를 승온하기 위해 제1 파워로 인가한 후 제1 웨이퍼 상에 제1 에피택셜층을 성장함으로써, 제1 에피택셜 웨이퍼를 제조하고, 극소 부위 나노토포그라피의 측정값을 이용하여 제1 에피택셜 웨이퍼의 불량을 판정하며, 제1 에피택셜 웨이퍼를 불량으로 판정하는 경우, 챔버를 승온하기 위해 제2 파워로 인가한 후 제2 웨이퍼 상에 제2 에피택셜층을 성장함으로써, 제2 에피택셜 웨이퍼를 제조한다.

Description

에피택셜 웨이퍼의 제조 방법 및 제조 장치{Method of manufacturing an epitaxial wafer and device thereof}
실시예는 에피택셜 웨이퍼의 제조 방법 및 제조 장치에 관한 것이다.
반도체 디바이스 제조의 재료로서, 실리콘(Si) 웨이퍼가 널리 사용되고 있다. 실리콘 웨이퍼는 실리콘 표면 위에 동종의 실리콘을 성장시킨 웨이퍼이다. 실리콘 웨이퍼는 반도체를 직접화하는 영역의 순도 및 결정 특성이 우수하고, 반도체 디바이스(device)의 수율 및 소자 특성 향상에 유리하다.
에피택셜 웨이퍼는 통상 화학 기상 증착법(CVD, Chemical Vapor Deposition)을 이용하여 고온에서 실리콘 에피택셜층을 성장시킨다. 에피택셜 웨이퍼는 고농도 도펀트를 도핑한 저 저항률의 실리콘 단결정 웨이퍼 위에 저농도 도펀트를 도핑한 고저항의 실리콘 에피택셜층이 성장되어 제조된다.
반도체 디바이스는 다양한 공정 단계로 형성된 다양한 층(또는 패턴)의 적층으로 구성된다.
에피택셜 웨이퍼에서 에피택셜층을 성장하기 위해 급격한 파워 증가시, 실리콘 웨이퍼의 스트레스가 증가하거나 극소 부위 찌그러짐 현상과 같은 불량이 발생된다.
이와 같이 실리콘 웨이퍼에 스트레스가 증가하거나 극소 부위 찌그러짐 현상과 같은 불량이 발생하는 경우, 에피택셜 웨이퍼 상에 다양한 층을 형성하기 위해 리소그라피 공정을 수행하는 경우, 리소그라피 공정 간 오버레이 에러가 유발되어 결국 반도체 디바이스의 불량으로 이어지는 문제가 있다.
도 1에 도시한 바와 같이, 불량을 포함하는 있는 에피택셜 웨이퍼에 기반하여 반도체 디바이스가 제조될 때, 해당 반도체 디바이스에 오버레이 에러 영역(T)이 발생함을 볼 수 있다. 오버레이 에러는 적층되는 층 간의 얼라인 미스매치(mismatch)로 인해 오차가 발생되어 반도체 디바이스의 다양한 불량으로 이어진다.
따라서, 에피택셜 웨이퍼의 에피택셜층을 성장시에 발생될 수 있는 실리콘 웨이퍼 불량을 검출하거나 이러한 웨이퍼 불량을 억제하도록 에피택셜층의 성장을 제어하는 방안이 절실히 요구된다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 불량을 용이하게 검출할 수 있는 에피택셜 웨이퍼의 제조 방법 및 제조 장치를 제공한다.
실시예의 또 다른 목정은 불량을 용이하게 억제할 수 있는 에피택셜 웨이퍼의 제조 방법 및 제조 장치를 제공한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 에피택셜 웨이퍼의 제조 방법은, 챔버를 승온하기 위해 제1 파워로 인가한 후 제1 웨이퍼 상에 제1 에피택셜층을 성장함으로써, 제1 에피택셜 웨이퍼를 제조하는 단계; 극소 부위 나노토포그라피의 측정값을 이용하여 제1 에피택셜 웨이퍼의 불량을 판정하는 단계; 및 상기 제1 에피택셜 웨이퍼를 불량으로 판정하는 경우, 상기 챔버를 승온하기 위해 제2 파워로 인가한 후 제2 웨이퍼 상에 제2 에피택셜층을 성장함으로써, 제2 에피택셜 웨이퍼를 제조하는 단계를 포함한다.
실시예의 다른 측면에 따르면, 에피택셜 웨이퍼의 제조 장치는, 챔버; 파워를 상기 챔버에 공급하는 파워 공급부; 및 상기 파워 공급부를 제어하는 제어부를 포함한다. 상기 제어부는, 제1 에피택셜 웨이퍼에서 제1 웨이퍼 상에 제1 에피택셜층을 성장하기 전에 상기 파워 공급부로부터 공급된 제1 파워로 상기 챔버를 승온하도록 제어하고, 극소 부위 나노토포그라피의 측정값을 이용하여 상기 제1 에피택셜 웨이퍼의 불량을 판정하고, 상기 제1 에피택셜 웨이퍼를 불량으로 판정하는 경우, 제2 에피택셜 웨이퍼에서 제2 웨이퍼 상에 제2 에피택셜층을 성장하기 전에 상기 파워 공급부로부터 공급된 제2 파워로 상기 챔버를 승온하도록 제어한다.
실시예에 따른 에피택셜 웨이퍼의 제조 방법 및 제조 장치의 효과에 대해 설명하면 다음과 같다.
실시예들 중 적어도 하나에 의하면, 챔버 내에서 제조된 에피택셜 웨이퍼의 불량을 여부를 판정하여 불량으로 판정된 에피택셜 웨이퍼를 걸려줌으로써, 불량으로 판정된 에피택셜 웨이퍼에 기반아혀 반도체 디바이스가 제조되지 않도록 하여 반도체 디바이스의 오버레이 에러를 원천적으로 차단할 수 있다는 장점이 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 반도체 디바이스에서의 오버레이 에러를 보여준다.
도 2는 실시예에 따른 에피택셜 웨이퍼의 제조 장치를 도시한다.
도 3은 실시예에 따른 에피택셜 웨이퍼의 제조시의 온도 제어 공정을 보여준다.
도 4a는 에피택셜 웨이퍼의 불량을 보여준다.
도 4b는 반도체 디바이스의 오버레이 에러를 보여준다.
도 5a는 x축 방향에서의 에피택셜 웨이퍼의 불량과 반도체 디바이스의 오버레이 에러 간의 상관관계를 보여준다.
도 5b는 y축 방향에서의 에피택셜 웨이퍼의 불량과 반도체 디바이스의 오버레이 에러 간의 상관관계를 보여준다.
도 6은 비교예와 실시예 각각에서 에피택셜 웨이퍼의 제조시의 파워 변화를 보여준다.
도 7a은 비교예에서의 파워 변화와 스트레스 간의 관계를 보여준다.
도 7b는 실시예에서의 파워 변화와 스트레스 간의 관계를 보여준다.
도 8은 실시예에 따른 에피택셜 웨이퍼의 제조 방법을 설명하는 순서도이다.
도 9는 파워에 따른 불량률을 보여준다.
도 10은 비교예 및 실시예에서의 불량률을 보여준다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. 또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “B 및(와) C 중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다. 또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 2는 실시예에 따른 에피택셜 웨이퍼의 제조 장치를 도시한다.
도 2를 참조하면, 실시예에 따른 에피텍셜 웨이퍼의 제조 장치(200)는 챔버(chamber)(210), 고온계(pyrometer)(220), 가스 공급부(240), 히터(252, 254, 256, 258), 구동부(260), 저장부(270), 파워 공급부(250), 측정기(290) 및 제어부(280)를 포함할 수 있다. 가스 공급부(240)는 가스 공급 밸브(Accuset)(또는, AMV:Automated Metering Valve)(미도시)를 포함할 수 있다.
챔버(210)는 웨이퍼(W)의 표면에 에피텍셜(epitaxial)층(E)을 형성하기 위해 열처리가 수행되는 공간으로서, 석영 유리로 구현될 수 있다. 예를 들어, 웨이퍼(W)는 폴리시드(polished) 웨이퍼일 수 있으나, 실시 예는 이에 국한되지 않는다. 웨이퍼(W)는 실리콘 웨이퍼일 수 있지만, 이에 대해서는 한정하지 않는다.
챔버(210)는 챔버 상부 프레임(212), 지지핀(213), 챔버 하부 프레임(214), 리프트 아암(lift arm)(215), 서셉터(susceptor)(216), 구동축(또는, 지지축)(217) 및 지지부 받침부(218)를 포함할 수 있다.
챔버 상부 프레임(212)과 챔버 하부 프레임(214) 사이에 챔버(210)의 가스 유입구(IN) 및 가스 배출구(OUT)가 배치될 수 있다. 챔버(210) 내부에서 웨이퍼(W)에 에피텍셜층(E)을 성장시키기 위해 필요한 캐리어(carrier) 가스, 소스(source) 가스(또는, 원료 가스 또는 반응 가스)가 가스 유입구(IN)를 통해 챔버(210)의 내부로 도입되어 웨이퍼(W)에 에피텍셜층(E)이 형성될 수 있고, 에피텍셜층(E)을 형성한 이후에 반응에 기여한 가스는 가스 배출구(OUT)를 통해 배출될 수 있다. 이를 위해, 가스 유입구(IN)와 가스 배출구(OUT)는 서로 대향하여 형성되며, 가스 유입구(IN)를 통해 유입된 소스 가스가 웨이퍼(W)의 표면을 따라 화살표 방향(310)으로 층류 상태로 흐를 수 있다.
반송부(미도시)에 의해 웨이퍼(W)가 한 장씩 챔버(210)의 내부로 또는 챔버(210) 외부로 매엽식으로 반입되거나 반출될 수 있으며, 실시 예는 이러한 웨이퍼(W)가 운반되는 장 수 등에 의해 국한되지 않는다.
서셉터(216)는 웨이퍼(또는, 기판)(W)에 에피텍셜층(E)을 형성하는 동안, 웨이퍼(W)가 안착(loading)될 공간을 제공하며, 웨이퍼(W)를 지지하는 역할을 한다. 서셉터(216)는 탄화 실리콘으로 커버되는 그래파이트(graphite) 재료로 이루어질 수 있으며, 원반 평면 형상을 가질 수 있다. 또한, 서셉터(216)는 다양한 단면 형상을 가질 수 있다. 또는 서셉터는 그래파이트 재료로 이루어진 제1 층 상에 실리콘 카바이드(SiC) 재료로 이루어진 제2 층을 포함할 수도 있다. 서셉터(216)에 안착된 후, 웨이퍼(W)는 급속 열처리될 수도 있고 에피텍셜층(E)이 웨이퍼(W)의 표면 위에 성장될 수도 있다.
지지부 받침부(218)는 서셉터(216)를 받치는 역할을 하는 부분으로서, 재질은 석영, 실리콘, 또는 탄화 규소일 수 있으며, 석영에 실리콘이나 탄화 규소의 피막을 입혀 구현될 수 있다.
리프트 아암(215)은 구동축(217)과 지지핀(213) 사이에 배치되며, 방사선 모양으로 구동축(217)으로부터 연장되어 지지핀(213)과 연결될 수 있다. 리프트 아암(215)은 구동축(217)이 승강 운동을 할 때, 지지핀(213)을 승강시키는 역할을 한다.
지지핀(213)은 리프트 아암(215)의 선단으로부터 수직 방향으로 연장되고 서셉터(216)를 관통하여 배치되며, 리프트 아암(215)이 승강운동을 할 때 함께 승강되도록 리프트 아암(215)과 연결된다. 이를 위해, 서셉터(216)는 지지핀(213)이 삽입되는 관통공(미도시)을 가질 수 있다.
구동축(217)은 지지부 받침부(218)와 연결되어 서셉터(216)를 지지하는 역할을 하고, 리프트 아암(215)과 연결되어 지지핀(213)을 지지하는 역할을 한다. 구동부(260)에 의해 구동축(217)은 회전 운동을 하거나 승강 운동을 할 수 있다. 즉, 구동축(217)은 구동부(260)에 의해 그의 승강 및 회전 속도가 결정될 수 있다. 구동부(260)에 의해 구동축(217)이 회전할 때, 지지부 받침부(218)와 함께 서셉터(216)가 회전함으로써 웨이퍼(W)가 회전할 수 있다. 예를 들어, 웨이퍼(W) 위에 에피텍셜층(E)을 형성할 때 에피텍셜층(E)의 두께가 균일하게 형성되도록 하기 위해, 웨이퍼(W)는 고속으로 회전될 수 있다.
또한, 구동부(260)는 리프트 아암(215)을 통해 지지핀(213)을 승강시키는 역할을 수행하고, 지지부 받침부(218)를 통해 서셉터(216)를 승강시키는 역할을 한다. 제어부(280)로부터 발생된 제어 신호(C3)에 응답하여 구동부(260)는 구동축(217)의 승강 또는 회전 속도 중 적어도 하나를 조절할 수 있다. 예를 들어, 구동부(260)에 의해 구동축(217)이 승강할 때, 서셉터(216)의 높이가 올라가거나 내려갈 수 있다.
제어부(280)로부터 출력되는 제어 신호(C2)에 응답하여, 가스 공급부(240)는 에피텍셜층을 형성하기 위한 제1 가스 또는 챔버(210)를 클리닝하기 위한 제2 가스 중 적어도 하나를 가스 공급 밸브(미도시)를 통해 제2 소정 시간 동안 챔버(210)로 공급하는 역할을 한다. 예를 들어, 제1 가스는 퍼지 가스, 캐리어 가스, 소스 가스 또는 도펀트 가스 중 적어도 하나를 포함하고 제2 가스는 퍼지 가스, 에칭 가스 또는 코트(coat) 가스 중 적어도 하나를 포함할 수 있다. 제1 가스에 의해 런 공정이 수행되고, 제2 가스에 의해 클리닝 공정이 수행될 수 있다.
가스 공급 밸브는 가스 공급부(240)로부터 공급되는 제1 가스 또는 제2 가스 중 적어도 하나를 가스 유입구(IN)를 통해 챔버(210)의 내부로 주입하여 웨이퍼(W)로 공급하는 역할을 한다. 이때, 제어부(280)로부터 발생된 제어 신호(C2)에 응답하여, 가스 공급 밸브의 개/폐 정도가 조정될 수 있다.
측정기(290)는 챔버을 통해 제조된 에피택셜 웨이퍼의 극소 부위 나노토포그라피(Site nanotopography)를 측정할 수 있다. 극소 부위 나노토포그라피는 에피택셜 웨이퍼의 표면 형상 중 평탄도(flatness)와 표면 거칠기(roughness)의 중간 영역에 존재하는 표면 결정인자로서, 에피택셜 웨이퍼의 표면 형상 중 극히 얇은 굴곡으로 품질 특성이 결정되는 인자이다. 측정기(290)에서 측정된 극소 부위 나노토포그라피의 측정값은 제어부(280)로 제공되어, 제어부(280)에서 이러한 극소 부위 나노토포그라피의 측정값에 기초하여 에피택셜 웨이퍼의 불량 여부를 판정할 수 있다.
극소 부위 나노토포그라피의 측정값은 예컨대, 정해진 면적 단위로 적외선 파장을 조사하여 그 반사된 적외선 파장을 분석하여 산출될 수 있다. 정해진 면적은 예컨대, 5㎛*5㎛일 수 있지만, 이에 대해서는 한정하지 않는다.
에피택셜 웨이퍼의 불량은 챔버 내에 로딩된 웨이퍼 상에 에피택셜층을 성장하기 위해 파워 공급부(250) 및 히터(252, 254, 256, 258)를 통한 급격한 파워 증가시, 실리콘 웨이퍼의 스트레스가 증가로 인해 발생되는 극소 부위 찌그러짐 현상과 같은 불량을 의미할 수 있다. 이러한 에피택셜 웨이퍼의 불량은 나중에 반도체 디바이스에서 오버레이 에러로 이어질 수 있으므로, 반도체 디바이스 제조 공정에 들어가기 전에 사전에 걸러질 필요가 있다.
실시예에는 챔버 내에서 제조된 에피택셜 웨이퍼의 불량을 여부를 판정하여 불량으로 판정된 에피택셜 웨이퍼를 걸려줌으로써, 불량으로 판정된 에피택셜 웨이퍼에 기반아혀 반도체 디바이스가 제조되지 않도록 하여 반도체 디바이스의 오버레이 에러를 원천적으로 차단할 수 있다.
이러한 에피택셜 웨이퍼의 불량 판정은 나중에 상세히 설명한다.
한편, 파워 공급부(250)는 제어부(280)로부터 출력되는 제어 신호(C11, C12, C13, C14)에 응답하여 대응하는 파워(P11, P12, P13, P14)를 히터(252, 254, 256, 258)로 공급할 수 있다.
히터(252, 254, 256, 258)는 챔버(210)의 주위에 배치될 수 있다. 예컨대, 히터(252, 254)는 서셉터(216) 아래에 배치되고, 히터(256, 258)은 서셉터(216) 위에 배치될 수 있다.
예컨대, 히터(252, 254, 256, 258)는 파워 공급부(250)로부터 출력되는 파워(P11, P12, P13, P14)에 응답하여 챔버(210)를 가열한다. 즉, 히터(252)는 제11 파워(P11)에 응답하여 챔버(210)를 가열하고, 히터(254)는 제12 파워(P12)에 응답하여 챔버(210)를 가열하고, 히터(256)는 제13 파워(P13)에 응답하여 챔버(210)를 가열하고, 히터(258)는 제14 파워(P14)에 응답하여 챔버(210)를 가열할 수 있다. 도 2의 경우 4개의 히터(252 내지 258)가 개시되어 있지만, 실시 예는 히터의 개수에 국한되지 않는다.
각 히터(252, 254, 256, 258)로 공급되는 파워(P11, P12, P13, P14)는 동일할 수도 있고 상이할 수도 있다.
제어부(280)는 실시예에 따른 에피택셜 웨이퍼의 제조 장치(200)를 전반적으로 관리 및/또는 제어할 수 있다.
예컨대, 제어부(280)는 파워 공급부(250)로부터 출력되는 파워(P11, P12, P13, P14)의 세기를 제어할 수 있다. 이러한 파워(P11, P12, P13, P14)의 세기에 의해 히터(252, 254, 256, 258)의 열 방출량이 낮아지거나 높아져 그에 따라 챔버의 온도가 조절될 수 있다.
예컨대, 제어부(280)는 측정기(290)로부터 수신된 에피택셜 웨이퍼, 즉 제1 에피택셜 웨이퍼의 극소 부위 나노토포그라피의 측정값에 기초하여 제1 에피택셜 웨이퍼의 불량을 여부를 판정할 수 있다.
예컨대, 제어부(280)는 제1 에피택셜 웨이퍼가 불량으로 판정되는 경우, 챔버 내에서 다음 에피택셜 웨이퍼, 즉 제2 에피택셜 웨이퍼를 제조할 때에 제1 에피택셜 웨이퍼의 제조시에 파워 공급부(250) 및 히터(252, 254, 256, 258)에 의해 인가된 파워, 즉 제1 파워와 상이한 파워, 즉 제2 파워를 인가하여 줄 수 있다. 이와 같은 파워 조정에 의해 제조된 제2 에피택셜 웨이퍼에 스트레스 등으로 인한 찌그러짐과 같은 불량이 발생되지 않을 수 있다.
파워 공급부(250) 및 히터(252, 254, 256, 258)에 의해 인가되는 파워(P11, P12, P13, P14)에 의해 챔버 내의 온도가 변동될 수 있다.
도 3을 참조하여 에피택셜 웨이퍼의 제조 공정시의 챔버 내의 온도 변화를 설명한다. 도 3은 실시예에 따른 에피택셜 웨이퍼의 제조시의 온도 제어 공정을 보여준다.
도 3에 도시한 바와 같이, 실리콘 웨이퍼 상에 에피택셜층을 성장하기 위해 서로 상이한 온도를 갖는 3개의 구간(A, B, C)이 존재한다.
예컨대, 제1 구간(A)은 램핑(ramping) 구간으로서, 챔버 내의 온도를 급격히 올려 챔버를 가열할 수 있다. 예컨대, 제1 구간(A)에서 온도는 제1 온도(C1)에서 제2 온도(C2)로 증가될 수 있다. 예컨대, 제1 온도(C1)은 600도 내지 900도이고, 제2 온도(C2)는 1130도 내지 1150도일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제2 구간(B)은 베이킹(baking) 구간으로서, 실리콘 웨이퍼 상의 이물질(Native oxide)를 제거할 수 있다. 제2 구간(B) 동안 챔버 내의 온도는 제2 온도(C2)로 유지될 수 있다.
예컨대, 제3 구간(C)은 성장(growth) 구간으로서, 실리콘 웨이퍼 상에 에피택셜층을 성정할 수 있다. 예컨대, 제3 구간(C)에서 온도는 제2 온도(C2)에서 제3 온도(C3)로 감소될 수 있다. 제3 구간(C) 동안 제3 온도(C3)로 유지될 수 있다. 예컨대, 제3 온도(C3)는 1100도 내지 1130도일 수 있지만, 이에 대해서는 한정하지 않는다.
도 3에 도시한 바와 같이, 실리콘 웨이퍼 상에 에피택셜층을 성장하기 전에 제2 구간(B), 즉 램핑 구간 동안 파워 공급부(250) 및 히터(252, 254, 256, 258)에서 공급되는 파워(P11, P12, P13, P14)의 세기를 급격히 올려 온도를 급격히 상승시킨다. 이러한 경우, 에피택셜 웨이퍼 상에 찌그러짐과 같은 불량이 발생하고, 이러한 불량이 나중에 반도체 디바이스 제조시 오버레이 에러로 이어질 수 있다.
도 4a는 에피택셜 웨이퍼의 불량을 보여주고, 도 4b는 반도체 디바이스의 오버레이 에러를 보여준다.
도 4a에 도시한 바와 같이, 제1 구간(도 3의 A)에 파워의 세기가 급격히 증가하여 온도가 급격히 상승한 경우, 찌그러짐 불량 영역(U)이 발생됨을 볼 수 있다. 찌그러짐 불량 영역(U) 내에 각 셀마다의 극소 부위 나노토포그라피의 측정값이 도 4a에 도시되고 있다. 극소 부위 나노토포그라피의 측정값이 설정값을 초과하는 셀이 존재하는 경우, 해당 에피택셜 웨이퍼는 찌그러짐 불량으로 판정될 수 있다. 예컨대, 극소 부위 나노토포그라피의 측정값이 설정값을 초과하는 셀이 하나만 존재해도 해당 에피택셜 웨이퍼가 찌그러짐 불량으로 판정될 수 있다. 또는, 극소 부위 나노토포그라피의 측정값이 설정값을 초과하는 셀의 개수가 설정 개수를 초과할 때, 해당 에피택셜 웨이퍼가 찌그러짐 불량으로 판정될 수 있다.
도 4b에 도시한 바와 같이, 그 찌그러짐 불량 영역(U)을 갖는 에피택셜 웨이퍼에 기반하여 제조된 반도체 디바이스 또한 오버레이 에러 영역(T)이 발생됨을 볼 수 있다.
도 5a 및 도 5b에 도시한 바와 같이, 에피택셜 웨이퍼의 찌그러짐 불량과 반도체 디바이스의 오버레이 에러 간에 매우 밀접한 관련이 있음을 볼 수 있다.
도 5a는 x축 방향에서의 에피택셜 웨이퍼의 불량과 반도체 디바이스의 오버레이 에러 간의 상관관계를 보여주고, 도 5b는 y축 방향에서의 에피택셜 웨이퍼의 불량과 반도체 디바이스의 오버레이 에러 간의 상관관계를 보여준다.
도 5a 및 도 5b에서, 가로축은 에피택셜 웨이퍼로부터 측정된 극소 부위 나노토포그라피의 측정값을 나타내고, 세로축은 반도체 디바이스에서 검출된 오버레이 정도를 나타낼 수 있다.
도 5a 및 도 5b에 도시한 바와 같이, 극소 부위 나노토포그라피의 측정값과 오버레이 에러 정도가 서로 비례 관계를 가질 수 있다. 예컨대, 극소 부위 나노토포그라피의 측정값이 커질수록, 오버레이 에러 정도 또한 커질 수 있다
아울러, 극소 부위 나노토포그라피의 측정값이 임계치를 넘는 경우, 반도체 디바이스의 오버레이 에러가 커서 불량으로 판정됨을 볼 수 있다. 임계치는 에피택셜 웨이퍼의 찌그러짐 불량을 판정하기 위한 설정값으로 설정될 수 있다. 예컨대, 임계치는 대략 16 내지 19nm일 수 있지만, 이에 대해서는 한정하지 않는다.
도 6은 비교예와 실시예 각각에서 에피택셜 웨이퍼의 제조시의 파워 변화를 보여준다.
비교예1과 비교예2는 에피택셜 웨이퍼에서 찌그러짐 불량이 발생되었고, 실시예는 에피택셜 웨이퍼에서 찌그러짐 불량이 발생되지 않았다.
비교예1과 비교예2에서, 제1 구간(A)에서 비교적 높은 제1 파워(P1)가 챔버로 인가되어 챔버를 도 3에 도시된 제2 온도(C2)로 상온시킬 수 있다.
실시예에서, 제1 구간(A)에서 비교적 낮은 제2 파워(P2)가 인가되어 챔버로 인가되어 챔버를 도 3에 도시된 제2 온도(C2)로 상온시킬 수 있다.
제2 파워(P2)는 제1 파워(P1)보다 작을 수 있다.
예컨대, 제2 파워(P2)는 기준 파워(Pref)보다 최대 20% 클 수 있다. 기준 파워(Pref)는 에피택셜층을 성장하기 위해 인가되는 파워일 수 있다. 예컨대 기준 파워(Pref)는 도 3에서 제3 온도(C3)로 유지하기 위해 인가된 파워일 수 있다.
제2 파워(P2)가 기준 파워(Pref)보다 최대 20% 이상 큰 경우, 비교예1과 비교예2에서의 제1 파워(P1)와 같이 비교적 높은 파워이므로, 에피택셜 웨이퍼에 불량이 발생될 수 있다.
예컨대, 제2 파워(P2)는 제1 파워(P1) 대비 20% 이상 작을 수 있다. 제2 파워(P2)가 제1 파워(P1) 대비 20% 미만으로 작은 경우, 에피택셜 웨이퍼에 불량이 발생될 수 있다.
도 7a은 비교예에서의 파워 변화와 스트레스 간의 관계를 보여주고, 도 7b는 실시예에서의 파워 변화와 스트레스 간의 관계를 보여준다.
도 7a에 도시한 바와 같이, 비교예에서, 급격한 파워 증가로 인한 스트레스가 실리콘 웨이퍼의 한계 강도를 초과하여, 실리콘 웨이퍼 상에 찌그러짐과 같은 불량이 발생된다.
도 7b에 도시한 바와 같이, 실시예에서, 비교예에서의 파워보다 낮게 인가되어 실리콘 웨이퍼에 발생되는 스트레스를 실리콘 웨이퍼의 한계 강도보다 작도록 완화시켜 줌으로써, 찌그러짐과 같은 불량을 방지할 수 있다.
도 9에 도시한 바와 같이, 파워의 세기에 따라 불량률이 달라질 수 있다. 예컨대, 98KW 이상의 파워가 챔버에 인가되는 경우, 실리콘 웨이퍼 상의 찌그러짐 불량이 많아짐을 알 수 있다.
따라서, 실시예는 챔버에 인가되는 파워의 세기를 줄여 실리콘 웨이퍼 상의 찌그러짐 불량을 방지하여, 반도체 디바이스의 오버레이 에러 불량을 사전에 차단할 수 있어, 품질 향상과 고객의 신뢰성을 제고할 수 있다.
도 8은 실시예에 따른 에피택셜 웨이퍼의 제조 방법을 설명하는 순서도이다.
도 2 및 도 8를 참조하면, 제어부(280)는 챔버에 제1 파워를 인가하여 제1 에피택셜 웨이퍼를 제조할 수 있다(S310).
제1 에피택셜 웨이퍼를 제조하기 위해, 먼저 제1 웨이퍼가 챔버에 로딩되어 서섭터 상에 안착될 수 있다. 이후, 도 3에 도시한 바와 같이, 제1 내지 제3 구간(A, B, C) 동안 각각 서로 상이한 파워를 챔버에 인가하여 줄 수 있다. 특히, 제1 구간(A) 동안 챔버에 인가되는 파워를 제1 파워라 지칭하며, 이 제1 파워의 세기가 급격히 증가됨에 따라, 챔버 내의 온도가 급격히 증가될 수 있다.
제2 구간(B) 동안 베이킹 공정을 수행한 후, 제3 구간(C) 동안 제1 웨이퍼 상에 제1 에피탤셜층을 성장하여, 제1 에피택셜 웨이퍼가 제조될 수 있다.
측정기(290)는 제1 에피택셜 웨이퍼의 극소 부위 나노토포그라피를 측정할 수 있다(S320).
예컨대, 측정기(290)는 S310에서 제조된 제1 에피택셜 웨이퍼를 대상으로 극소 부위 나노토포그라피를 측정할 수 있다. 이러한 측정에 의해 제1 에피택셜 웨이퍼의 극소 부위 나노토포그라피의 측정값이 산출될 수 있다.
제어부(280)는 극소 부위 나노토포그라피의 측정값과 설정값을 비교할 수 있다(S330).
예컨대, 제어부(280)는 극소 부위 나노토포그라피의 측정값이 설정값을 초과하는지를 확인할 수 있다. 설정값은 에피택셜 웨이퍼의 찌그러짐 불량을 판정하기 위한 기준값일 수 있다.
제어부(280)는 극소 부위 나노토포그라피의 측정값이 설정값을 초과하는 경우, 제1 에피택셜 웨이퍼를 불량으로 판정할 수 있다(S340). 제어부(280)는 챔버에 제2 파워를 인가하여 제2 에피택셜 웨이퍼를 제조할 수 있다(S350).
극소 부위 나노토포그라피의 측정값이 설정값을 초과하는 경우, 해당 제1 에피택셜 웨이퍼에 기반하여 제조된 반도체 디바이스에 오버레이 에러 불량이 발생될 수 있기 때문에, 제1 에피택셜 웨이퍼를 불량으로 판정하여 해당 제1 에피택셜 웨이퍼에 기반하여 반도체 디바이스가 제조되지 않도록 할 수 있다.
이와 같이 불량으로 판정된 제1 에피택셜 웨이퍼는 폐기되어, 반도체 디바이스를 제조하는데 사용되지 않을 수 있다.
제어부(280)는 제1 에피택셜 웨이퍼를 불량으로 판정하는 경우, 챔버에 인가되는 파워를 조절할 수 있다. 즉, 제어부(280)는 제1 구간(A), 즉 램핑 구간에 인가되는 파워를 조절할 수 있다.
예컨대, 파워는 미리 설정된 파워로 조절될 수도 있다. 예컨대, 파워는 제1 에피택셜 웨이퍼의 극소 부위 나노토포그라피의 측정값에 따라 가변적으로 조절될 수도 있다. 조절된 파워는 에피택셜 웨이퍼에 불량을 발생시키지 않는 파워일 수 있다.
예컨대, 제1 에피택셜 웨이퍼의 극소 부위 나노토포그라피의 측정값이 클수록 파워는 보다 크게 조절되고, 제1 에피택셜 웨이퍼의 극소 부위 나노토포그라피의 측정값이 작을수록 파워는 보다 작게 조절될 수 있다. 예컨대, 제1 에피택셜 웨이퍼의 제조를 위해 제1 구간(A)에 인가된 제1 파워가 100KW라고 가정한다. 이러한 경우, 제1 에피택셜 웨이퍼의 극소 부위 나노토포그라피의 측정값이 30nm인 경우, 파워는 94KW로 조절될 수 있다. 예컨대, 제1 에피택셜 웨이퍼의 극소 부위 나노토포그라피의 측정값이 20nm인경우, 파워는 96KW로 조절될 수 있다.
이와 같이, 조절된 파워, 즉 제2 파워가 챔버로 인가된 후, 제2 웨이퍼 상에 제2 에피택셜층이 성장되어 제2 에피택셜 웨이퍼가 제조될 수 있다. 측정기(290)에 의해 이 제2 에피택셜 웨이퍼로부터 극소 부위 나노토포그라피가 측정되는 경우, 해당 극소 부위 나노토포그라피가 설정값 미만이 되어 해당 제2 에피택셜 웨이퍼가 정상으로 판정될 수 있다.
한편, 제어부(280)는 극소 부위 나노토포그라피의 측정값이 설정값 이하인 경우, 제1 에피택셜 웨이퍼를 정상으로 판정할 수 있다(S360). 제어부(280)는 챔버에 제1 파워를 인가하여 제2 에피택셜 웨이퍼를 제조할 수 있다(S370).
극소 부위 나노토포그라피의 측정값이 설정값 이하인 경우, 해당 제1 에피택셜 웨이퍼가 정상으로 판정되기 때문에, 이 제1 에피택셜 웨이퍼에 기반하여 제조된 반도체 디바이스에 오버레이 에러 불량이 발생되지 않을 수 있다.
제1 구간(A)에 제1 파워가 인가되더라도, 제1 에피택셜 웨이퍼가 정상으로 판정되므로, 이후에 다른 에피택셜 웨이퍼를 제조할 때에도 제1 파워를 그대로 사용할 수 있다. 따라서, 제1 구간(A)에 이전과 동일하게 제1 파워가 인가된 후, 베이킹 공정과 성장 공정을 통해 제2 웨이퍼 상에 제2 에피택셜층이 성장되어, 제2 에피택셜 웨이퍼가 제조될 수 있다. 측정기(290)에 의해 이 제2 에피택셜 웨이퍼로부터 극소 부위 나노토포그라피가 측정되는 경우, 해당 극소 부위 나노토포그라피가 설정값 미만이 되어 해당 제2 에피택셜 웨이퍼가 정상으로 판정될 수 있다.
정리하면, 제1 구간(A)에 제1 파워로 인가한 후 제조된 제1 에피택셜 웨이퍼에 불량이 발생하지 않으면, 이후의 다른 에피택셜 웨이퍼의 제조시에도 제1 파워가 동일하게 인가될 수 있다. 이와 달리, 제1 구간(A)에 제1 파워로 인가한 후 제조된 제1 에피택셜 웨이퍼에 불량이 발생하는 경우, 이후의 다른 에피택셜 웨이퍼의 제조시에는 제1 파워보다 적어도 작은 제2 파워를 인가할 수 있다. 이와 같이 제1 파워보다 작은 제2 파워가 사용됨으로써, 에피택셜 웨이퍼에 발생되는 불량을 최소화하거나 방지할 수 있다.
도 10은 비교예 및 실시예에서의 불량률을 보여준다.
도 10에 도시한 바와 같이, 비교예는 높은 파워 인가시 불량률이 2.3%이 발생되는데 반해, 실시예는 비교예이 비해 파워를 줄여줌으로써, 불량률이 1% 미만으로 줄어들었다.
따라서, 실시예는 챔버에서 제조된 제1 에피택셜 웨이퍼 상에 찌그러짐 불량이 발생되는 경우, 챔버에 보다 더 작은 파워를 인가하여 제2 에피택셜 웨이퍼를 제조하여, 제2 에피택셜 웨이퍼의 찌그러짐 발생을 최소화하거나 방지할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
250: 파워 공급부
252, 254, 256, 258: 히터
280: 제어부
290: 측정기

Claims (16)

  1. 챔버를 승온하기 위해 제1 파워로 인가한 후 제1 웨이퍼 상에 제1 에피택셜층을 성장함으로써, 제1 에피택셜 웨이퍼를 제조하는 단계;
    극소 부위 나노토포그라피의 측정값을 이용하여 제1 에피택셜 웨이퍼의 불량을 판정하는 단계; 및
    상기 제1 에피택셜 웨이퍼를 불량으로 판정하는 경우, 상기 챔버를 승온하기 위해 제2 파워로 인가한 후 제2 웨이퍼 상에 제2 에피택셜층을 성장함으로써, 제2 에피택셜 웨이퍼를 제조하는 단계를 포함하는
    에피택셜 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 에피택셜 웨이퍼의 극소 부위 나노토포그라피를 측정하는 단계;
    상기 극소 부위 나노토포그라피의 측정값과 설정값을 비교하는 단계; 및
    상기 극소 부위 나노포토그라피의 측정값이 설정값을 초과하는 경우, 상기 제1 에피택셜 웨이퍼를 불량으로 판정하는 단계를 포함하는
    에피택셜 웨이퍼의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 파워는 상기 제1 파워보다 작은
    에피택셜 웨이퍼의 제조 방법.
  4. 제3항에 있어서,
    상기 제2 파워는 기준 파워보다 최대 20% 큰
    에피택셜 웨이퍼의 제조 방법.
  5. 제4항에 있어서,
    상기 기준 파워는 상기 제2 에피택셜층을 성장하기 위해 인가되는 파워인
    에피택셜 웨이퍼의 제조 방법.
  6. 제3항에 있어서,
    상기 제2 파워는 상기 제1 파워 대비 20% 이상 작은
    에피택셜 웨이퍼의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 파워를 인가하는 제1 램핑 구간과 상기 제2 파워를 인가하는 제2 램핑 구간은 상이한
    에피택셜 웨이퍼의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 램핑 구간의 끝 지점에서 상기 챔버의 온도는 설정 온도보다 낮은
    에피택셜 웨이퍼의 제조 방법.
  9. 제1항에 있어서,
    상기 챔버의 온도 램핑 속도가 5℃/sec 이내로 되도록 상기 제2 파워가 인가되는
    에피택셜 웨이퍼의 제조 방법.
  10. 챔버;
    파워를 상기 챔버에 공급하는 파워 공급부; 및
    상기 파워 공급부를 제어하는 제어부를 포함하고,
    상기 제어부는,
    제1 에피택셜 웨이퍼에서 제1 웨이퍼 상에 제1 에피택셜층을 성장하기 전에 상기 파워 공급부로부터 공급된 제1 파워로 상기 챔버를 승온하도록 제어하고,
    극소 부위 나노토포그라피의 측정값을 이용하여 상기 제1 에피택셜 웨이퍼의 불량을 판정하고,
    상기 제1 에피택셜 웨이퍼를 불량으로 판정하는 경우, 제2 에피택셜 웨이퍼에서 제2 웨이퍼 상에 제2 에피택셜층을 성장하기 전에 상기 파워 공급부로부터 공급된 제2 파워로 상기 챔버를 승온하도록 제어하는
    에피택셜 웨이퍼의 제조 장치.
  11. 제10항에 있어서,
    상기 제1 에피택셜 웨이퍼의 극소 부위 나노토포그라피를 측정하는 측정기를 더 포함하는
    에피택셜 웨이퍼의 제조 장치.
  12. 제10항에 있어서,
    상기 제어부는,
    상기 극소 부위 나노토포그라피의 측정값과 설정값을 비교하고,
    상기 극소 부위 나노포토그라피의 측정값이 설정값을 초과하는 경우, 상기 제1 에피택셜 웨이퍼를 불량으로 판정하는
    에피택셜 웨이퍼의 제조 장치.
  13. 제10항에 있어서,
    상기 제2 파워는 상기 제1 파워보다 작은
    에피택셜 웨이퍼의 제조 장치.
  14. 제10항에 있어서,
    상기 제1 파워를 인가하는 제1 램핑 구간과 상기 제2 파워를 인가하는 제2 램핑 구간은 상이한
    에피택셜 웨이퍼의 제조 장치.
  15. 제14항에 있어서,
    상기 제2 램핑 구간의 끝 지점에서 상기 챔버의 온도는 설정 온도보다 낮은
    에피택셜 웨이퍼의 제조 장치.
  16. 제10항에 있어서,
    상기 제어부는,
    상기 챔버의 온도 램핑 속도가 5℃/sec 이내로 되도록 상기 제2 파워의 인가를 제어하는
    에피택셜 웨이퍼의 제조 방법.
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