KR20210086343A - 기판 홀을 포함하는 디스플레이 장치 - Google Patents
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Abstract
본 발명은 소자 기판을 관통하는 기판 홀을 포함하는 디스플레이 장치에 관한 것이다. 소자 기판 상에는 발광 소자가 위치할 수 있다. 발광 소자는 기판 홀과 이격될 수 있다. 기판 홀과 발광 소자 사이에는 분리 소자가 위치할 수 있다. 분리 소자는 소자 기판과 접촉할 수 있다. 이에 따라, 디스플레이 장치에서는 기판 홀의 형성 공정에서 발생하는 절연막의 크랙(crack)을 통한 수분의 침투가 방지될 수 있다.
Description
본 발명은 소자 기판을 관통하는 기판 홀을 포함하는 디스플레이 장치에 관한 것이다.
일반적으로 모니터, TV, 노트북, 디지털 카메라와 같은 전자 기기는 이미지의 구현을 위하여 디스플레이 장치를 포함한다. 예를 들어, 상기 디스플레이 장치는 발광 소자를 포함할 수 있다. 상기 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다.
상기 디스플레이 장치에는 카메라, 스피커 및 센서와 같은 주변 기기의 내장을 위한 기판 홀을 포함할 수 있다. 상기 기판 홀은 상기 발광 소자를 지지하는 소자 기판을 관통할 수 있다. 상기 발광 소자는 상기 기판 홀과 이격될 수 있다. 상기 기판 홀과 상기 발광 소자 사이에는 분리 소자기 위치할 수 있다. 상기 분리 소자는 상기 기판 홀과 상기 발광 소자 사이에서 유기막을 부분적으로 끊을 수 있다. 예를 들어, 상기 분리 소자는 언더 컷을 포함할 수 있다. 상기 분리 소자의 언더 컷은 실리콘 산화물과 실리콘 질화물의 식각비 차이에 의해 형성될 수 있다.
그러나, 상기 디스플레이 장치에서는 상기 기판 홀의 형성 공정에서 인접한 무기 절연막에 크랙이 발생할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 상기 무기 절연막의 크랙을 통해 외부의 수분이 침투할 수 있다.
본 발명이 해결하고자 하는 과제는 기판 홀의 형성 공정에서 발생한 크랙을 통한 수분 침투를 방지할 수 있는 디스플레이 장치를 제공한 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 관통하는 기판 홀을 포함한다. 소자 기판 상에는 발광 소자가 위치한다. 발광 소자는 기판 홀과 이격된다. 기판 홀과 발광 소자 사이에는 분리 소자가 위치한다. 분리 소자는 소자 기판과 접촉한다.
소자 기판은 리세스 홈을 포함할 수 있다. 분리 소자는 리세스 홈에 인접하게 위치할 수 있다.
분리 소자는 금속 패턴 및 절연 캡을 포함할 수 있다. 절연 캡은 금속 패턴 상에 위치할 수 있다.
금속 패턴은 절연 캡보다 작은 폭을 가질 수 있다.
발광 소자와 분리 소자 사이에는 댐이 위치할 수 있다. 소자 기판과 댐 사이에는 적어도 하나의 절연막이 위치할 수 있다.
댐은 분리 소자와 동일한 적층 구조를 가질 수 있다.
댐과 분리 소자 사이에서 절연막의 경사면은 댐 및 분리 소자의 측면 경사보다 완만할 수 있다.
소자 기판과 발광 소자 사이에는 구동 회로가 위치할 수 있다. 구동 회로와 발광 소자 사이에는 연결 전극이 위치할 수 있다. 발광 소자는 연결 전극을 통해 구동 회로와 연결될 수 있다. 금속 패턴은 연결 전극과 동일한 물질을 포함할 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 기판 홀과 발광 소자 사이에 위치하는 분리 소자를 포함하되, 상기 분리 소자가 소자 기판과 접촉할 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 기판 홀의 형성 공정에 의해 무기 절연막에 발생한 크랙이 상기 분리 소자에 의해 차단될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 발광 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 기판 홀의 주변을 확대한 도면이다.
도 3a는 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 단면을 나타낸 도면이다.
도 3b는 본 발명의 실시 예에 따른 디스플레이 장치에서 홀 주변 영역의 단면을 나타낸 도면이다.
도 4는 도 3b의 K 영역을 확대한 도면이다.
도 5a 내지 10a 및 5b 내지 10b는 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 11a 및 11b는 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면이다.
도 12는 도 11b의 P 영역을 확대한 도면이다.
도 13a 및 13b는 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법을 나타낸 도면들이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 기판 홀의 주변을 확대한 도면이다.
도 3a는 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 단면을 나타낸 도면이다.
도 3b는 본 발명의 실시 예에 따른 디스플레이 장치에서 홀 주변 영역의 단면을 나타낸 도면이다.
도 4는 도 3b의 K 영역을 확대한 도면이다.
도 5a 내지 10a 및 5b 내지 10b는 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 11a 및 11b는 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면이다.
도 12는 도 11b의 P 영역을 확대한 도면이다.
도 13a 및 13b는 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법을 나타낸 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 기판 홀의 주변을 확대한 도면이다. 도 3a는 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 단면을 나타낸 도면이다. 도 3b는 본 발명의 실시 예에 따른 디스플레이 장치에서 홀 주변 영역의 단면을 나타낸 도면이다. 도 4는 도 3b의 K 영역을 확대한 도면이다.
도 1 내지 4를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치(DP)는 소자 기판(100)을 포함할 수 있다. 상기 소자 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 기판(100)은 유리 또는 플라스틱을 포함할 수 있다.
상기 소자 기판(100) 상에는 게이트 라인들(GL) 및 데이터 라인들(DL)이 위치할 수 있다. 상기 데이터 라인들(DL)은 상기 게이트 라인들(GL)과 교차할 수 있다. 예를 들어, 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)은 다수의 화소 영역(PA)을 정의할 수 있다.
각 화소 영역(PA)은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA) 내에는 발광 소자(700)가 위치할 수 있다. 상기 발광 소자(700)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자(700)는 순서대로 적층된 제 1 전극(710), 발광층(720) 및 제 2 전극(730)을 포함할 수 있다.
상기 제 1 전극(710)은 도전성 물질을 포함할 수 있다. 상기 제 1 전극(710)은 상대적으로 반사율이 높은 물질을 포함할 수 있다. 예를 들어, 상기 제 1 전극(710)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 상기 제 1 전극(710)은 다중층 구조일 수 있다. 예를 들어, 상기 제 1 전극(710)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극들 사이에 금속으로 형성된 반사 전극이 위치하는 구조일 수 있다.
상기 발광층(720)은 상기 제 1 전극(710)과 상기 제 2 전극(730) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(720)은 발광 물질을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 물질의 발광층(720)을 포함하는 유기 전계 발광 표시 장치일 수 있지만, 이에 한정되지는 않는다.
상기 발광층(720)은 다중층 구조일 수 있다. 예를 들어, 상기 발광층(720)은 제 1 유기층(721)과 제 2 유기층(723) 사이에 위치하는 발광 물질층(Emission Material Layer; EML, 722)을 포함할 수 있다. 상기 제 1 유기층(721) 및 상기 제 2 유기층(723)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transmitting Layer; HTL), 전자 수송층(Electron Transmitting Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광 소자(700)의 발광 효율이 향상될 수 있다.
각 화소 영역(PA)은 상기 발광 소자(700)와 전기적으로 연결되는 구동 회로(D)를 포함할 수 있다. 상기 구동 회로(D)는 상기 게이트 라인들(GL)을 통해 인가되는 게이트 신호 및 상기 데이터 라인들(DL)을 통해 인가되는 데이터 신호에 대응하는 구동 전류를 상기 발광 소자(700)로 공급할 수 있다. 예를 들어, 상기 구동 회로(D)는 제 1 박막 트랜지스터(200), 제 2 박막 트랜지스터(300) 및 스토리지 커패시터(400)를 포함할 수 있다.
상기 제 1 박막 트랜지스터(200)는 게이트 신호에 따라 상기 제 2 박막 트랜지스터(300)를 턴-온/오프할 수 있다. 상기 제 1 박막 트랜지스터(200)는 제 1 반도체 패턴(210), 제 1 게이트 절연막(121)을 사이에 두고 제1 반도체 패턴(210)과 중첩하는 제 1 게이트 전극(230), 및 제1 반도체 패턴(210)과 연결되는 제 1 소스 전극(250) 및 제 1 드레인 전극(260)을 포함할 수 있다.
상기 제 1 반도체 패턴(210)은 상기 소자 기판(100)에 가까이 위치할 수 있다. 상기 제 1 반도체 패턴(210)은 반도체 물질을 포함할 수 있다. 상기 제 1 반도체 패턴(210)은 다결정 실리콘을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(210)은 저온 폴리 실리콘 반도체를 포함할 수 있다. 상기 제 1 반도체 패턴(210)은 제 1 소스 영역과 제 1 드레인 영역 사이에 위치하는 제 1 채널 영역을 포함할 수 있다. 상기 제 1 소스 영역 및 상기 제 1 드레인 영역은 상기 채널 영역보다 낮은 저항을 가질 수 있다. 예를 들어, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역은 상기 제 1 채널 영역보다 도전형 불순물의 함량이 높을 수 있다.
상기 제 1 게이트 절연막(121)은 상기 제 1 반도체 패턴(210) 상에 위치할 수 있다. 상기 제 1 게이트 절연막(121)은 상기 제 1 반도체 패턴(210)의 외측 방향으로 연장할 수 있다. 예를 들어, 상기 제 1 반도체 패턴(210)의 측면은 상기 제 1 게이트 절연막(121)에 의해 덮일 수 있다. 상기 제 1 게이트 절연막(121)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 절연막(121)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 제 1 게이트 절연막(121)은 고유전율을 갖는 물질(High-K material)을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 절연막(121)은 하프늄 산화물(HfO)을 포함할 수 있다. 상기 제 1 게이트 절연막(121)은 다중층 구조일 수 있다.
상기 제 1 게이트 전극(230)은 상기 제 1 게이트 절연막(121) 상에 위치할 수 있다. 예를 들어, 상기 제 1 게이트 전극(230)은 상기 제 1 반도체 패턴(210)의 상기 채널 영역과 중첩할 수 있다. 상기 제 1 게이트 전극(230)은 상기 제 1 게이트 절연막(121)에 의해 상기 제 1 반도체 패턴(210)과 절연될 수 있다. 상기 제 1 게이트 전극(230)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 전극(230)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)과 같은 금속 또는 합금 금속을 포함할 수 있다. 상기 제 1 게이트 전극(230)은 단일층 또는 다중층으로 형성될 수 있다.
상기 제 1 소스 전극(250)은 상기 제 1 반도체 패턴(210)의 상기 제 1 소스 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 소스 전극(250)은 상기 제 1 소스 영역의 일부 영역과 직접 접촉할 수 있다. 상기 제 1 소스 전극(250)은 상기 제 1 소스 영역과 중첩하는 영역을 포함할 수 있다. 상기 제 1 소스 전극(250)은 상기 제 1 게이트 전극(230)과 절연될 수 있다. 예를 들어, 상기 제 1 게이트 절연막(121) 및 상기 제 1 게이트 전극(230) 상에는 하부 층간 절연막(120)이 위치하고, 상기 제 1 소스 전극(250)은 상기 하부 층간 절연막(120) 상에 위치할 수 있다. 상기 하부 층간 절연막(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 층간 절연막(120)은 실리콘 산화물(SiO)을 포함할 수 있다. 상기 하부 층간 절연막(120)은 상기 제 1 반도체 패턴(210)의 외측으로 연장할 수 있다. 예를 들어, 상기 제 1 게이트 전극(230)의 측면은 상기 하부 층간 절연막(120)과 직접 접촉할 수 있다. 상기 하부 층간 절연막(120)은 상기 제 1 반도체 패턴(210)의 상기 제 1 소스 영역을 부분적으로 노출하는 제 1 소스 컨택홀을 포함할 수 있다. 상기 제 1 소스 전극(250)은 상기 제 1 소스 컨택홀 내에서 상기 제 1 반도체 패턴(210)의 상기 제 1 소스 영역과 연결될 수 있다.
상기 제 1 소스 전극(250)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극(250)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속 또는 합금 금속을 포함할 수 있다. 제 1 소스 전극(250)은 단일층 또는 다중층으로 형성될 수 있다. 상기 제 1 소스 전극(250)은 상기 제 1 게이트 전극(230)과 다른 물질을 포함할 수 있다.
상기 제 1 드레인 전극(260)은 상기 제 1 반도체 패턴(210)의 상기 제 1 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 드레인 전극(260)은 상기 제 1 드레인 영역의 일부 영역과 직접 접촉할 수 있다. 상기 제 1 드레인 전극(260)은 상기 제 1 드레인 영역과 중첩하는 영역을 포함할 수 있다. 상기 제 1 드레인 전극(260)은 상기 제 1 게이트 전극(230)과 절연될 수 있다. 예를 들어, 상기 제 1 드레인 전극(260)은 상기 하부 층간 절연막(120) 상에 위치할 수 있다. 상기 드레인 전극(260)은 상기 제 1 소스 전극(250)과 이격될 수 있다. 예를 들어, 상기 하부 층간 절연막(120)은 상기 제 1 드레인 영역을 부분적으로 노출하는 제 1 드레인 컨택홀을 포함할 수 있다. 상기 제 1 드레인 전극(260)은 상기 제 1 드레인 컨택홀 내에서 상기 제 1 드레인 영역과 연결될 수 있다.
상기 제 1 드레인 전극(260)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극(260)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속 또는 합금 금속을 포함할 수 있다. 제 1 드레인 전극(260)은 단일층 또는 다중층일 수 있다. 상기 제 1 드레인 전극(260)은 상기 제 1 소스 전극(250)과 동일한 물질을 포함할 수 있다. 상기 제 1 드레인 전극(260)은 상기 제 1 게이트 전극(230)과 다른 물질을 포함할 수 있다.
상기 제 2 박막 트랜지스터(300)는 상기 데이터 신호에 대응하는 구동 전류를 생성할 수 있다. 제 2 박막 트랜지스터(300)는 제 2 반도체 패턴(310), 제 2 게이트 절연막(141)을 사이에 두고 제2 반도체 패턴(310)과 중첩하는 제 2 게이트 전극(330), 및 제2 반도체 패턴(310)과 연결되는 제 2 소스 전극(350) 및 제 2 드레인 전극(360)을 포함할 수 있다.
상기 제 2 반도체 패턴(310)은 상기 제 1 반도체 패턴(210)과 다른 물질을 포함할 수 있다. 상기 제 2 반도체 패턴(310)은 산화물 반도체일 수 있다. 예를 들어, 상기 제 2 반도체 패턴(310)은 IGZO(In-Ga-Zinc-Oxide)와 같은 금속 산화물을 포함할 수 있다.
상기 제 2 반도체 패턴(310)은 상기 제 1 반도체 패턴(210)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 1 반도체 패턴(210)과 상기 제 2 반도체 패턴(310) 사이에 중간 버퍼막(140)이 위치할 수 있다. 상기 제 1 반도체 패턴(210)은 상기 소자 기판(100)과 상기 중간 버퍼막(140) 사이에 위치할 수 있다. 상기 제 2 반도체 패턴(310)은 상기 중간 버퍼막(140) 상에 위치할 수 있다.
중간 버퍼막(140)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함할 수 있다. 도 3a를 참조하면, 중간 버퍼막(140)은 단일층으로 도시 되어 있으나, 이에 한정되지는 않는다. 예를 들면, 중간 버퍼막(140)은 실리콘 질화물(SiNx)층 및 실리콘 산화물(SiOx)층이 적층된 다중층으로 형성될 수도 있다.
상기 제 2 반도체 패턴(310)은 상기 제 1 반도체 패턴(210)과 동일한 구성을 가질 수 있다. 예를 들어, 상기 제 2 반도체 패턴(310)은 제 2 소스 영역과 제 2 드레인 영역 사이에 위치하는 제 2 채널 영역을 포함할 수 있다. 상기 제 2 소스 영역의 전기 전도도 및 상기 제 2 드레인 영역의 전기 전도도는 상기 제 2 채널 영역의 전기 전도도보다 높을 수 있다. 예를 들어, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역은 도체화된 영역일 수 있다.
상기 제 2 게이트 절연막(141)은 상기 제 2 반도체 패턴(310) 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 절연막(141)은 상기 제 2 반도체 패턴(310)의 상기 제 2 채널 영역과 중첩할 수 있다. 상기 제 2 반도체 패턴(310)의 상기 제 2 소스 영역 및 상기 제 2 드레인 영역은 상기 제 2 게이트 절연막(141)의 외측에 위치할 수 있다. 상기 제 2 게이트 절연막(310)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 절연막(310)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 제 2 게이트 절연막(141)은 고유전율을 갖는 물질(High-K material)을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 절연막(141)은 하프늄 산화물(HfO)을 포함할 수 있다. 상기 제 2 게이트 절연막(141)은 다중층 구조일 수 있다. 상기 제 2 게이트 절연막(141)은 상기 제 1 게이트 절연막(121)과 동일한 적층 구조를 가질 수 있다.
상기 제 2 게이트 전극(330)은 상기 제 2 게이트 절연막(141) 상에 위치할 수 있다. 상기 제 2 게이트 전극(330)은 상기 제 2 반도체 패턴(310)의 상기 제 2 채널 영역과 중첩할 수 있다. 상기 제 2 게이트 전극(330)은 상기 제 2 게이트 절연막(141)에 의해 상기 제 2 반도체 패턴(310)과 절연될 수 있다. 상기 제 2 반도체 패턴(310)의 상기 제 2 채널 영역은 상기 제 2 게이트 전극(330)에 인가되는 전압에 대응하는 전기 전도성을 가질 수 있다. 예를 들어, 상기 제 2 반도체 패턴(310)의 상기 제 2 채널 영역은 반도체 영역일 수 있다.
상기 제 2 게이트 전극(330)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 전극(330)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속 또는 합금 금속을 포함할 수 있다. 상기 제 2 게이트 전극(330)은 단일층 또는 다중층일 수 있다. 상기 제 2 게이트 전극(330)은 상기 제 1 게이트 전극(230)과 동일한 물질을 포함할 수 있다.
상기 제 2 소스 전극(350)은 상기 제 2 반도체 패턴(310)의 상기 제 2 소스 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 소스 전극(350)은 상기 제 2 소스 영역의 일부 영역과 직접 접촉할 수 있다. 상기 제 2 소스 전극(350)은 상기 제 2 게이트 전극(330)과 절연될 수 있다. 예를 들어, 상기 제 2 반도체 패턴(310)과 상기 제 2 게이트 전극(330) 상에 상부 층간 절연막(150)이 위치하고, 상기 제 2 소스 전극(350)은 상기 상부 층간 절연막(150) 상에 위치할 수 있다. 상기 상부 층간 절연막(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 상부 층간 절연막(150)은 실리콘 산화물(SiO)을 포함할 수 있다. 상기 상부 층간 절연막(150)은 상기 제 2 반도체 패턴(310)의 외측으로 연장할 수 있다. 예를 들어, 상기 제 2 게이트 전극(330)의 측면은 상기 상부 층간 절연막(150)과 직접 접촉할 수 있다. 상기 상부 층간 절연막(150)은 상기 제 2 반도체 패턴(310)의 상기 제 2 소스 영역을 부분적으로 노출하는 제 2 소스 컨택홀을 포함할 수 있다. 상기 제 2 소스 전극(350)은 상기 제 2 소스 컨택홀 내에서 상기 제 2 반도체 패턴(310)의 상기 제 2 소스 영역과 연결될 수 있다.
상부 층간 절연막(150)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함할 수 있다. 도 3a를 참조하면, 상부 층간 절연막(150)은 단일층으로 도시 되어 있으나, 이에 한정되지는 않는다. 예를 들면, 상부 층간 절연막(150)은 실리콘 질화물(SiNx)층 및 실리콘 산화물(SiOx)층이 적층된 다중층으로 형성될 수 도 있다.
상기 제 2 소스 전극(350)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(350)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 제 2 소스 전극(350)은 단일층 또는 다중층일 수 있다. 상기 제 2 소스 전극(350)은 상기 제 1 소스 전극(250)과 동일한 물질을 포함할 수 있다.
상기 제 2 드레인 전극(360)은 상기 제 2 반도체 패턴(310)의 상기 제 2 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 드레인 전극(360)은 상기 제 2 드레인 영역의 일부 영역과 직접 접촉할 수 있다. 상기 제 2 드레인 전극(360)은 상기 제 2 게이트 전극(330)과 절연될 수 있다. 예를 들어, 상기 제 2 드레인 전극(360)은 상기 상부 층간 절연막(150) 상에 위치할 수 있다. 상기 상부 층간 절연막(150)은 상기 제 2 반도체 패턴(310)의 상기 제 2 드레인 영역을 부분적으로 노출하는 제 2 드레인 컨택홀을 포함할 수 있다. 상기 제 2 드레인 전극(360)은 상기 제 2 드레인 컨택홀 내에서 상기 제 2 반도체 패턴(310)의 상기 제 2 드레인 영역과 연결될 수 있다.
상기 제 2 드레인 전극(360)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(360)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속 또는 합금 금속을 포함할 수 있다. 제 2 드레인 전극(360)은 단일층 또는 다중층일 수 있다. 상기 제 2 드레인 전극(360)은 상기 제 2 소스 전극(350)과 동일한 물질을 포함할 수 있다. 상기 제 2 드레인 전극(360)은 상기 제 2 게이트 전극(330)과 다른 물질을 포함할 수 있다.
상기 스토리지 커패시터(400)는 상기 제 1 박막 트랜지스터(200) 및 상기 제 2 박막 트랜지스터(300)의 형성 공정에 의해 형성될 수 있다. 예를 들어, 상기 스토리지 커패시터(400)는 상기 제 1 게이트 전극(230)과 동일한 층 상에 위치하는 제 1 스토리지 전극(410), 및 상기 제 1 스토리지 전극(410) 상에 위치하는 제 2 스토리지 전극(420)을 포함할 수 있다.
상기 제 1 스토리지 전극(410)은 도전성 물질을 포함할 수 있다. 상기 제 1 스토리지 전극(410)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 제 1 스토리지 전극(410)은 단일층 또는 다중층일 수 있다. 상기 제 1 스토리지 전극(410)은 상기 제 1 게이트 전극(230)과 동일한 물질을 포함할 수 있다.
상기 제 2 스토리지 전극(420)은 도전성 물질을 포함할 수 있다. 상기 제 2 스토리지 전극(420)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 제 2 스토리지 전극(420)은 단일층 또는 다중층일 수 있다. 상기 하부 층간 절연막(120)은 상기 제 1 스토리지 전극(410)과 상기 제 2 스토리지 전극(420) 사이로 연장할 수 있다. 상기 제 2 스토리지 전극(420)은 상기 하부 층간 절연막(120) 상에 위치할 수 있다. 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)은 상기 제 2 스토리지 전극(420)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 스토리지 전극(420) 상에는 중간 층간 절연막(130)이 위치하고, 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)은 상기 중간 층간 절연막(130) 상에 위치할 수 있다. 상기 제 1 게이트 전극(230)과 상기 제 1 소스 전극(250) 사이 및 상기 제 1 게이트 전극(230)과 상기 제 1 드레인 전극(260) 사이에는 상기 하부 층간 절연막(120) 및 상기 중간 층간 절연막(130)이 적층될 수 있다. 상기 제 2 스토리지 전극(420)은 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)과 다른 물질을 포함할 수 있다.
상기 중간 층간 절연막(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 중간 층간 절연막(130)은 실리콘 산화물(SiOx) 및/또는 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 중간 층간 절연막(130)은 단일층 또는 다중층 구조일 수 있다. 예를 들어, 상기 중간 층간 절연막(120)이 다중층인 경우, 중간 층간 절연막(120)은 실리콘 산화물(SiOx)로 이루어진 절연막과 실리콘 질화물(SiNx)로 이루어진 절연막의 적층 구조일 수 있다.
상기 제 2 스토리지 전극(420)은 상기 제 2 박막 트랜지스터(300)의 상기 제 2 드레인 전극(360)과 전기적으로 연결될 수 있다. 예를 들어, 상기 중간 층간 절연막(130) 상에는 상기 중간 층간 절연막(130)을 관통하는 스토리지 연결 전극(450)이 위치할 수 있다. 상기 스토리지 연결 전극(450)은 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 스토리지 연결 전극(450)은 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)과 동일한 물질을 포함할 수 있다. 상기 제 2 드레인 전극(360)은 상기 중간 버퍼층(140) 및 상기 상부 층간 절연막(150)을 관통하여 상기 스토리지 연결 전극(450)과 연결될 수 있다.
상기 하부 층간 절연막(120)과 상기 중간 층간 절연막(130) 사이에는 차광 전극(500)이 위치할 수 있다. 상기 차광 전극(500)은 상기 제 2 반도체 패턴(310)과 중첩할 수 있다. 상기 차광 전극(500)은 외부 빛에 의한 상기 제 2 반도체 패턴(310)의 특성 변화를 방지할 수 있다. 예를 들어, 상기 차광 전극(500)은 금속을 포함할 수 있다. 상기 차광 전극(500)은 상기 제 2 스토리지 전극(500)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 차광 전극(500)은 상기 제 2 스토리지 전극(500)과 동일한 층 상에 위치할 수 있다.
상기 소자 기판(100)과 각 화소 영역(PA)의 상기 구동 회로(D) 사이에는 소자 버퍼막(110)이 위치할 수 있다. 상기 소자 버퍼막(110)은 상기 구동 회로(D)의 형성 공정에서 상기 소자 기판(100)에 의한 오염을 방지할 수 있다. 예를 들어, 상기 소자 버퍼막(110)은 상기 소자 기판(100)과 각 화소 영역(PA)의 상기 제 1 반도체 패턴(210) 사이로 연장할 수 있다. 상기 소자 버퍼막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 버퍼막(110)은 실리콘 산화물계(SiOx) 물질 및/또는 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 상기 소자 버퍼막(110)은 다중층 구조일 수 있다. 예를 들어, 상기 소자 버퍼막(110)은 제 1 버퍼층(111) 및 상기 제 1 버퍼층(111)과 다른 물질을 포함하는 제 2 버퍼층(112)의 적층 구조일 수 있다.
각 화소 영역(PA)의 상기 구동 회로(D)와 상기 발광 소자(500) 사이에는 제 1 오버 코트층(160) 및 제 2 오버 코트층(170)이 순서대로 적층될 수 있다. 상기 제 1 오버 코트층(160)은 각 화소 영역(PA)의 상기 구동 회로(D)에 의한 단차를 제거할 수 있다. 상기 제 2 오버 코트층(170)은 상기 제 1 오버 코트층(160) 상에 위치할 수 있다. 각 화소 영역(PA)의 상기 발광 소자(700)를 향한 상기 제 2 오버 코트층(170)의 표면은 평평한 평면(flat surface)일 수 있다. 상기 제 1 오버 코트층(160) 및 상기 제 2 오버 코트층(170)은 절연성 물질을 포함할 수 있다. 상기 제 1 오버 코트층(160) 및 상기 제 2 오버 코트층(170)은 상기 상부 층간 절연막(150)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 오버 코트층(160) 및 상기 제 2 오버 코트층(170)은 유기 절연 물질을 포함할 수 있다. 상기 제 2 오버 코트층(170)은 상기 제 1 오버 코트층(160)과 다른 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
각 화소 영역(PA)의 상기 발광 소자(700)는 해당 화소(PA)의 상기 제 2 박막 트랜지스터(300)와 전기적으로 연결될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(710)은 상기 제 1 오버 코트층(160) 및 상기 제 2 오버 코트층(170)을 관통하여 상기 제 2 드레인 전극(360)과 전기적으로 연결될 수 있다. 각 화소 영역(PA)의 상기 제 1 전극(710)은 중간 전극(610)을 통해 상기 제 2 드레인 전극(360)과 전기적으로 연결될 수 있다. 예를 들어, 상기 중간 전극(610)은 상기 제 1 오버 코트층(160)과 상기 제 2 오버 코트층(170) 사이에 위치할 수 있다. 상기 제 2 중간 전극(610)은 상기 제 1 오버 코트층(160)을 관통하여 상기 제 2 드레인 전극(360)과 연결되고, 상기 제 1 전극(710)은 상기 제 2 오버 코트층(170)을 관통하여 상기 중간 전극(610)과 연결될 수 있다.
상기 중간 전극(610)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 중간 전극(610)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속 또는 합금 금속을 포함할 수 있다. 중간 전극(610)은 단일층 또는 다중층일 수 있다.
각 화소 영역(PA)의 상기 발광 소자(700)는 독립적으로 구동될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(710)은 인접한 화소 영역(PA)의 상기 제 1 전극(710)과 절연될 수 있다. 각 제 1 전극(710)의 가장 자리는 뱅크 절연막(180)에 의해 덮일 수 있다. 상기 뱅크 절연막(180)은 상기 제 2 오버 코트층(170) 상에 위치할 수 있다. 각 화소 영역(PA)의 상기 발광층(720) 및 상기 제 2 전극(730)은 상기 뱅크 절연막(180)에 의해 노출된 해당 제 1 전극(710) 상에 적층될 수 있다. 상기 뱅크 절연막(180)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(180)은 유기 절연 물질을 포함할 수 있다. 상기 뱅크 절연막(180)은 상기 제 2 오버 코트층(170)과 다른 물질을 포함할 수 있다.
각 화소 영역(PA)의 상기 발광층(720) 중 적어도 일부는 상기 뱅크 절연막(180) 상으로 연장할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 유기층(721) 및 상기 제 2 유기층(723)은 인접한 화소 영역(PA)의 상기 제 1 유기층(721) 및 상기 제 2 유기층(722)과 연결될 수 있다. 각 화소 영역(PA)의 상기 발광 물질층(722)은 인접한 화소 영역(PA)의 상기 발광 물질층(722)과 이격될 수 있다. 각 화소 영역(PA)의 상기 제 2 전극(730)은 상기 뱅크 절연막(180) 상으로 연장할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 2 전극(730)은 인접한 화소 영역(PA)의 상기 제 2 전극(730)과 연결될 수 있다.
상기 소자 기판(100)에는 기판 홀(CH)이 형성될 수 있다. 상기 기판 홀(CH)은 상기 소자 기판(100)을 관통할 수 있다. 상기 기판 홀(CH)은 상기 화소 영역들(PA) 사이에 위치할 수 있다. 예를 들어, 상기 기판 홀(CH)은 상기 발광 소자들(700) 사이에 형성될 수 있다. 상기 소자 기판(100)은 상기 기판 홀(CH)이 형성된 영역을 포함하는 홀 주변 영역(HA)을 포함할 수 있다. 상기 발광 소자들(700)은 상기 홀 주변 영역(HA)의 외측에 위치할 수 있다. 상기 홀 주변 영역(HA) 내에서 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)은 상기 기판 홀(CH)의 가장 자리를 따라 우회할 수 있다.
상기 홀 주변 영역(HA)은 상기 기판홀(CH)이 형성된 관통 영역(CA), 상기 관통 영역(CA)을 둘러싸는 분리 영역(SA) 및 상기 분리 영역(SA)의 외측에 위치하는 댐 영역(DA)을 포함할 수 있다. 상기 분리 영역(SA)은 상기 관통 영역(CA)과 상기 댐 영역(DA) 사이에 위치할 수 있다. 예를 들어, 상기 분리 영역(SA)은 상기 기판 홀(CH)과 상기 발광 소자들(700) 사이에 위치할 수 있다.
상기 분리 영역(SA)에는 분리 소자(911, 912, 913)가 위치할 수 있다. 상기 분리 소자(911, 912, 913)은 상기 소자 기판(100)과 직접 접촉할 수 있다. 예를 들어, 상기 분리 영역(SA) 내에 형성된 절연막은 제거될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치는 상기 기판 홀(CH)의 형성 공정에서 발생한 크랙이 상기 분리 영역(SA)에서 차단될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 기판 홀(CH)의 형성 공정에 의한 투습이 차단될 수 있다.
상기 분리 소자(911, 912, 913)는 금속 패턴(912m)과 절연 캡(912c)의 적층 구조일 수 있다. 상기 금속 패턴(912m)은 상기 절연 캡(912c)보다 작은 폭을 가질 수 있다. 예를 들어, 상기 소자 기판(100)과 상기 절연 캡(912c) 사이에는 언더 컷(UC)이 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 분리 소자(911, 912, 913)의 형성 이후에 증착되는 유/무기막이 상기 분리 소자(911, 912, 913)에 의해 분리될 수 있다. 예를 들어, 상기 제 1 유기층(721), 상기 제 2 유기층(723) 및 상기 제 2 전극(730)은 상기 분리 소자(911, 912, 913)에 의해 부분적으로 끊어질 수 있다.
상기 분리 소자(911, 912, 913)는 다양한 형태를 가질 수 있다. 예를 들어, 상기 분리 소자(911, 912, 913)은 금속 패턴(912m)에 의해 절연캡(912c)의 좌/우측 하단에 언더 컷(UC)이 형성된 형상(912)을 가질 수 있다. 또는, 상기 분리 소자(911, 912, 913)은 상기 절연 캡(912c)이 상기 금속 패턴(912m)의 일측 측벽을 따라 연장하는 형상(911, 913)을 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치는 다양한 형태의 분리 소자(911, 912, 913)를 이용하여 효과적으로 외부 수분의 침투를 차단할 수 있다.
금속 패턴(912m)은 중간 전극(610)과 동일한 물질일 수 있다. 그리고, 금속 패턴(912m)은 중간 전극(610)과 동일한 적층 구조를 가질 수 있다.
상기 댐 영역(DA)에는 댐(921, 922, 923)이 위치할 수 있다. 상기 소자 기판(100)과 상기 댐(921, 922, 923) 사이에는 적어도 하나의 절연막(121, 130, 140, 150)이 적층될 수 있다. 상기 댐(921, 922, 923)은 상기 분리 소자(911, 912, 913)와 동일한 형상을 가질 수 있다. 예를 들어, 상기 댐(921, 922, 923)은 금속 패턴과 절연 캡(912c)의 좌/우측 하단에 언더 컷이 형성된 형상(922)을 가질 수 있다. 또는, 상기 댐(922)은 상기 절연 캡이 상기 금속 패턴의 일측 측벽을 따라 연장하는 형상(921, 923)을 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치는 다양한 형태의 분리 소자(911, 912, 913) 및 댐(921, 922, 923)를 이용하여 효과적으로 외부 수분의 침투를 차단할 수 있다. 도 5a 내지 10a 및 5b 내지 10b는 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 3a, 3b, 5a 내지 10a 및 5b 내지 10b을 참조하여 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법을 설명한다. 먼저, 도 5a 및 5b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 소자 기판(100)의 화소 영역들(PA) 상에 구동 회로(D)를 형성하는 단계, 상기 구동 회로(D)를 덮는 하부 층간 절연막(160)을 형성하는 단계 및 상기 분리 영역(BA) 및 상기 관통 영역(CA) 상에 위치하는 절연막을 제거하는 단계를 포함할 수 있다.
상기 분리 영역(BA) 및 상기 관통 영역(CA)의 절연막을 제거하는 공정은 밀집도 차이에 의해 상기 댐 영역(DA)과 상기 분리 영역(BA) 사이에서 상대적으로 완만하게 진행될 수 있다. 예를 들어, 상기 댐 영역(DA) 상에 적층된 절연막들(121, 130, 140, 150)의 상기 관통 영역(CA)을 향한 측면은 완만한 경사를 가질 수 있다.
도 6a 및 6b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치는 상기 제 1 오버 코트층(160) 상에 중간 전극(610)을 형성하는 단계, 상기 분리 영역(BA)에 제 1 예비 패턴(910)을 형성하는 단계 및 상기 댐 영역(DA)에 제 2 예비 패턴(920)을 형성하는 단계를 포함할 수 있다.
상기 제 1 예비 패턴(910) 및 상기 제 2 예비 패턴(920)은 상기 중간 전극(610)과 동시에 형성될 수 있다. 예를 들어, 상기 중간 전극(610), 상기 제 1 예비 패턴(910) 및 상기 제 2 예비 패턴(920)을 형성하는 단계는 상기 제 1 오버 코트층(160) 상에 도전성 물질층을 형성하는 단계 및 상기 도전성 물질층을 패터닝하는 단계를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법에서는 상기 제 1 예비 패턴(910), 상기 제 2 예비 패턴(920) 및 상기 중간 전극(610)이 동일한 물질을 포함할 수 있다.
도 7a 및 7b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 중간 전극(610), 상기 제 1 예비 패턴(910) 및 상기 제 2 예비 패턴(920) 상에 제 2 오버 코트층(170)을 형성하는 단계, 상기 제 1 예비 패턴(910) 상에 제 1 절연 캡(915)을 형성하는 단계, 상기 제 2 예비 패턴(920) 상에 제 2 절연 캡(925)을 형성하는 단계 및 상기 제 2 오버 코트층(170) 상에 상기 중간 전극(610)과 연결되는 제 1 전극(710)을 형성하는 단계를 포함할 수 있다.
상기 제 1 절연 캡(915) 및 상기 제 2 절연 캡(925)은 상기 제 2 오버 코트층(170)을 이용하여 형성될 수 있다. 예를 들어, 상기 제 1 절연 캡(915) 및 상기 제 2 절연 캡(925)을 형성하는 단계는 상기 분리 영역(BA) 및 상기 댐 영역(DA) 상에 형성된 상기 제 2 오버 코트층(170)을 부분적으로 식각하는 단계를 포함할 수 있다. 상기 제 2 절연 캡(925)은 상기 제 1 절연 캡(915)과 동일한 물질로 형성될 수 있다.
상기 제 1 절연 캡(915)은 상기 제 1 예비 패턴(910)을 부분적으로 노출할 수 있다. 상기 제 2 절연 캡(925)은 상기 제 2 예비 패턴(920)을 부분적으로 노출할 수 있다. 예를 들어, 상기 제 1 예비 패턴(910)을 기준으로 상기 제 1 절연 캡(915)의 위치는 상기 제 2 예비 패턴(920)을 기준으로 상기 제 2 절연 캡(925)의 위치에 대응될 수 있다.
도 8a 및 8b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 제 1 전극(710)의 가장 자리를 덮는 뱅크 절연막(180) 및 스페이서(800)를 형성하는 단계를 포함할 수 있다.
뱅크 절연막(180) 및 스페이서(800)를 형성하는 단계는 상기 제 1 절연 캡(915) 상에 제 1 상부 캡(917)을 형성하는 단계 및 상기 제 2 절연 캡(925) 상에 제 2 상부 캡(927)을 형성하는 단계를 포함할 수 있다. 예를 들어, 상기 제 1 상부 캡(917) 및 상기 제 2 상부 캡(927)을 형성하는 단계는 상기 뱅크 절연막(180) 및 상기 스페이서(800)의 형성을 위한 절연층을 형성하는 단계 및 상기 절연층을 패터닝하는 단계를 포함할 수 있다. 상기 제 2 상부 캡(927)은 상기 제 1 상부 캡(917)과 동일한 물질을 포함할 수 있다.
도 9a 및 9b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 제 1 절연 캡(915)에 의해 노출된 상기 제 1 예비 패턴(910)의 일부 영역을 제거하는 단계 및 상기 제 2 절연 캡(925)에 의해 노출된 상기 제 2 예비 패턴(920)의 일부 영역을 제거하는 단계를 포함할 수 있다.
상기 제 2 예비 패턴(920)의 일부 영역을 제거하는 단계는 상기 제 1 예비 패턴(910)의 일부 영역을 제거하는 단계와 동시에 수행될 수 있다. 예를 들어, 상기 제 1 예비 패턴(910) 및 상기 제 2 예비 패턴(920)을 부분적으로 제거하는 단계는 상기 제 1 절연 캡(915) 및 상기 제 2 절연 캡(925)을 식각 마스크로 상기 제 1 예비 패턴(910) 및 상기 제 2 예비 패턴(920)을 식각하는 단계를 포함할 수 있다.
상기 제 1 예비 패턴(910) 및 상기 제 2 예비 패턴(920)의 식각 공정에 의해 상기 제 1 절연 캡(915)와 중첩하는 제 1 예비 금속 패턴(910a) 및 상기 제 2 절연 캡(925)과 중첩하는 제 2 예비 금속 패턴(920a)이 형성될 수 있다.
도 10a 및 10b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 분리 영역(BA) 상에 분리 소자(911, 912, 913)를 형성하는 단계 및 상기 댐 영역(DA) 상에 댐(921, 922, 923)을 형성하는 단계를 포함할 수 있다.
상기 분리 소자(911, 912, 193) 및 상기 댐(921, 922, 923)을 형성하는 단계는 상기 제 1 예비 금속 패턴(910a) 및 상기 제 2 예비 금속 패턴(920a)의 폭을 감소하는 단계를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 분리 소자(911, 912, 913) 및 상기 댐(921, 922, 923)이 언더 컷을 포함할 수 있다.
도 3a 및 3b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 뱅크 절연막(180), 상기 스페이서(800), 상기 분리 소자(911, 912, 913) 및 상기 댐(921, 922, 923)이 형성된 상기 소자 기판(100) 상에 발광층(720) 및 제 2 전극(730)을 형성하는 단계 및 상기 관통 영역(CA)에 기판 홀(CH)을 형성하는 단계를 포함할 수 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 기판 홀(CH)이 형성된 관통 영역(CA)과 화소 영역들(PA) 사이에 위치하는 분리 영역(SA) 상에 적층된 절연막을 모두 제거하여, 후속 공정을 통해 상기 분리 영역(SA) 상에 형성되는 분리 소자(911, 912, 913)가 상기 소자 기판(100)과 접촉할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 기판 홀(CH)의 형성 공정에서 무기절연막을 통한 크랙의 전파가 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 기판 홀(CH)의 형성 공정에 의한 투습 불량이 방지될 수 있다.
또한, 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 분리 소자(911, 912, 913)와 댐(921, 922, 923)을 동시에 형성할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 공정 효율이 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 소자 기판(100)이 단일 층인 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 상기 소자 기판(100)이 다중층 구조일 수 있다. 예를 들어, 도 11a 및 11b에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 소자 기판(100)이 제 1 기판층(101)과 제 2 기판층(103) 사이에 절연층(102)이 위치하는 구조일 수 있다. 상기 제 2 기판층(103)은 상기 제 1 기판층(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 기판층(101)과 상기 제 2 기판층(103)은 플라스틱을 포함할 수 있다. 상기 절연층(102)은 절연성 물질을 포함할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 소자 기판(100)이 분리 소자들(911, 912, 913)에 인접하게 위치하는 리세스 홈(100g)을 포함할 수 있다.
도 13a 및 13b는 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법을 나타낸 도면들이다.
도 13a 및 13b를 참조하면, 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법에서는 제 1 예비 금속 패턴(910a)의 형성 공정에서 과식각이 발생할 수 있다. 이에 따라, 상기 제 1 절연 캡(915)에 의해 노출된 상기 소자 기판(100)의 일붕 영역이 식각되어 리세스 홈(100g)이 형성될 수 있다.
상기 제 1 예비 금속 패턴(910a)의 형성 공정은 제 2 예비 금속 패턴(920a)의 형성 공정과 동시에 수행될 수 있다. 예를 들어, 상기 제 2 예비 금속 패턴(920a)의 형성 공정은 제 2 절연 캡(925)에 의해 노출된 상기 절연막, 예를 들어 상부 층간 절연막(150)을 과식각하는 공정을 포함할 수 있다.
결과적으로 본 발명의 다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 분리 소자(911, 912, 913)를 형성하는 과정에서 소자 기판의 일부 영역에 리세스 홈(100g)을 형성할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 관통 영역(CA)에 형성되는 기판 홀(CH)을 통해 침투한 수분의 이동 경로가 증가될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 수분 침투에 의한 발광 소자의 열화가 효과적으로 방지될 수 있다.
100: 소자 기판 200: 제 1 박막 트랜지스터
300: 제 2 박막 트랜지스터 500: 발광 소자
911, 912, 913: 분리 소자 912m: 금속 패턴
912c: 절연 캡 921, 922, 923: 댐
UC: 언더 컷
300: 제 2 박막 트랜지스터 500: 발광 소자
911, 912, 913: 분리 소자 912m: 금속 패턴
912c: 절연 캡 921, 922, 923: 댐
UC: 언더 컷
Claims (8)
- 소자 기판을 관통하는 기판 홀;
상기 소자 기판 상에 위치하고, 상기 기판 홀과 이격되는 발광 소자; 및
상기 기판 홀과 상기 발광 소자 사이에 위치하는 분리 소자를 포함하되,
상기 분리 소자는 상기 소자 기판과 접촉하는 디스플레이 장치. - 제 1 항에 있어서,
상기 소자 기판은 상기 분리 소자에 인접하게 위치하는 리세스 홈을 포함하는 디스플레이 장치. - 제 1 항에 있어서,
상기 분리 소자는 금속 패턴 및 상기 금속 패턴 상에 위치하는 절연 캡을 포함하는 디스플레이 장치. - 제 3 항에 있어서,
상기 금속 패턴은 상기 절연 캡보다 작은 폭을 갖는 디스플레이 장치. - 제 3 항에 있어서,
상기 발광 소자와 상기 분리 소자 사이에 위치하는 댐을 더 포함하되,
상기 소자 기판과 상기 댐 사이에는 적어도 하나의 절연막이 위치하는 디스플레이 장치. - 제 5 항에 있어서,
상기 댐은 상기 분리 소자와 동일한 적층 구조를 갖는 디스플레이 장치. - 제 5 항에 있어서,
상기 댐과 상기 분리 소자 사이에서 상기 절연막의 경사면은 상기 댐 및 상기 분리 소자의 측면 경사보다 완만한 디스플레이 장치. - 제 3 항에 있어서,
상기 소자 기판과 상기 발광 소자 사이에 위치하는 구동 회로; 및
상기 구동 회로와 상기 발광 소자 사이를 연결하는 연결 전극을 더 포함하되,
상기 금속 패턴은 상기 연결 전극과 동일한 물질을 포함하는 디스플레이 장치.
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