KR20210085073A - Emi reduction method and display device using the same - Google Patents

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Abstract

The present invention relates to a method for reducing an electromagnetic interface (EMI), which can suppress a common noise in various usage environments without adversely affecting the high-speed characteristic of a device to manage an EMI at an appropriate level or lower and improve signal quality, and a display device using the same. The method for reducing an EMI comprises: sensing a common noise at an output end of a buffer at a transmitting end, and comparing the sensed value of the common noise with a preset reference value; when the sensed value is greater than the reference value, changing the output characteristic of the buffer at the transmitting end; when the output characteristic of the buffer at the transmitting end is changed, sensing the common noise again at the output end of the buffer at the transmitting end; and, when the sensed value reaches a minimum value, selecting the updated output characteristic of the buffer at the transmitting end as the output characteristic of the buffer at the transmitting end.

Description

EMI 저감 방법과 이를 이용한 표시장치{EMI REDUCTION METHOD AND DISPLAY DEVICE USING THE SAME} EMI reduction method and display device using the same

본 발명은 소스 드라이브 IC 각각의 데이터 출력 타이밍을 자유롭게 변경할 수 있는 표시장치에 관한 것이다.The present invention relates to a display device capable of freely changing the data output timing of each source drive IC.

액정표시장치(Liquid Crystal Display Device: LCD), 전계 발광 표시장치 등 다양한 평판 표시장치가 시판되고 있다. 전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. Various flat panel display devices, such as a liquid crystal display device (LCD) and an electroluminescent display device, are on the market. The electroluminescent display is roughly classified into an inorganic light emitting display and an organic light emitting display according to the material of the light emitting layer. An active matrix type organic light emitting diode display includes an organic light emitting diode (hereinafter referred to as "OLED") that emits light by itself, and has a fast response speed and high luminous efficiency, luminance, and viewing angle. There are advantages.

이러한 표시장치는 입력 영상의 픽셀 데이터를 픽셀들에 기입하는 표시패널 구동 회로와, 표시패널 구동 회로를 제어하는 타이밍 콘트롤러(Timing controller) 등을 포함한다. 표시패널 구동 회로는 픽셀 데이터의 전압을 데이터 라인들에 공급하는 데이터 구동부와, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로 등을 포함한다. 데이터 구동부는 드라이브 IC(Integrated Circuit)로 구현될 수 있다. Such a display device includes a display panel driving circuit for writing pixel data of an input image to pixels, a timing controller for controlling the display panel driving circuit, and the like. The display panel driving circuit includes a data driver supplying pixel data voltage to data lines, a gate driving circuit supplying a gate signal (or scan signal) to gate lines (or scan lines), and the like. The data driver may be implemented as a drive integrated circuit (IC).

타이밍 콘트롤러와 드라이브 IC들 간의 배선을 줄이기 위하여, 타이밍 콘트롤러가 인트라 인터페이스(Intra Interface)를 통해 드라이브 IC들과 연결될 수 있다. 이 경우, 타이밍 콘트롤러는 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 드라이브 IC들(SIC1~SICn)에 전송하고, 드라이브 IC들은 CDR(Clock and Data Recovery) 회로를 이용하여 타이밍 콘트롤러로부터 수신된 클럭 트레이닝 패턴 신호로부터 검출된 기준 클럭을 체배하여 내부 클럭을 발생하고 내부 클럭의 위상과 주파수를 고정(Lock)한다. 타이밍 콘트롤러는 모든 드라이브 IC들에서 내부 클럭이 고정된 후에 입력 영상의 픽셀 데이터를 드라이브 IC들로 전송할 수 있다. In order to reduce wiring between the timing controller and the drive ICs, the timing controller may be connected to the drive ICs through an intra interface. In this case, the timing controller transmits a clock training pattern or preamble signal to the drive ICs SIC1 to SICn, and the drive ICs use a clock and data recovery (CDR) circuit to receive the clock received from the timing controller. The internal clock is generated by multiplying the reference clock detected from the training pattern signal, and the phase and frequency of the internal clock are locked. The timing controller may transmit the pixel data of the input image to the drive ICs after the internal clock is fixed in all the drive ICs.

최근, 가전 기기와 통신 기기의 EMI(Electro-magnectic Interface) 규제가 강화되고 있다. 표시장치의 경우, EMI 규격을 충족하기 위하여 다양한 EMI 저감 기술이 적용되고 있다. Recently, regulation of EMI (Electro-Magnetic Interface) of home appliances and communication devices has been strengthened. In the case of display devices, various EMI reduction technologies are applied to meet EMI standards.

타이밍 콘트롤러는 차동 신호(Differential Signal)로 데이터를 데이터 구동부로 전송할 수 있다. 이 데이터 전송 방법은 디지털 데이터의 비반전 신호(P)와 반전 신호(N)를 동시에 전송하기 때문에 신호의 전압을 낮출 수 있다. 비반전 데이터(P)와 반전 데이터(N)의 위상이 완전히 일치하지 않을 수 있다. 이러한 차동 신호의 비대칭성(Asymetry)은 공통 노이즈(Common noise)를 발생시켜 데이터 전송 선로 상에서 EMI를 유발하는 주요 원인으로 작용한다. 공통 노이즈 전압은 비반전 신호(P)의 전압을 Vin1이라 하고, 반전 신호(N)의 전압을 Vin2)라 할 때 Common Noise Voltage = (Vin1 + Vin2) / 2 으로 표현될 수 있다. The timing controller may transmit data to the data driver as a differential signal. In this data transmission method, since the non-inverted signal (P) and the inverted signal (N) of digital data are simultaneously transmitted, the voltage of the signal can be lowered. The phases of the non-inversion data P and the inversion data N may not completely match. The asymmetry of the differential signal generates common noise and acts as a major cause of EMI on the data transmission line. The common noise voltage may be expressed as Common Noise Voltage = (Vin1 + Vin2) / 2 when the voltage of the non-inverting signal P is Vin1 and the voltage of the inverted signal N is Vin2).

공통 노이즈를 줄이기 위하여, 스큐(Within-Pair-Skew) 저감 기술과, 송신단 버퍼의 스위칭 옵션 튜닝 기술이 고려될 수 있다. In order to reduce the common noise, a technique for reducing a skew (Within-Pair-Skew) and a technique for tuning a switching option of a buffer at the transmitting end may be considered.

스큐 저감 기술은 송신단 버퍼의 비반전 출력 노드와 반전 출력 노드에 딜레이 셀(Delay cell)을 추가하고 딜레이 셀의 지연값을 콘트롤 로직(control logic)으로 제어하여 비반전 신호(P)와 반전 신호(N) 간 스큐(skew)를 보상할 수 있다. 스큐 저감 기술을 구현하기 위하여 IC 칩(chip) 내에 딜레이 셀 회로를 추가하면 회로 구성이 복잡하게 되고, 소자의 고속 특성이 저하된다. 스큐는 5Gbps 이하의 데이터 전송 대역에서 공통 노이즈의 주 원인이 아니기 때문에 스큐 저감 기술은 5Gbps 이하의 대역폭에서 EMI 효과가 크지 않다. The skew reduction technology adds a delay cell to the non-inverting output node and the inverting output node of the transmitter buffer and controlling the delay value of the delay cell with control logic to obtain a non-inverting signal (P) and an inverting signal ( N) liver skew can be compensated. When a delay cell circuit is added in an IC chip to implement the skew reduction technology, the circuit configuration becomes complicated and the high-speed characteristics of the device deteriorate. Since skew is not the main cause of common noise in the data transmission band of 5 Gbps or less, the skew reduction technology does not have a large EMI effect in the bandwidth of 5 Gbps or less.

송신단 버퍼의 스위칭 옵션 튜닝 기술은 송신단 버퍼의 출력 특성을 제품 개발 단계에서 최적 옵션으로 선택하지만, 그 옵션이 IC 칩에 고정되어 IC 칩들 간의 특성 편차에 따라 최적값이 달라진다. 제품 개발 단계에서 실험 조건의 한계와 다양한 사용자 환경에서 최적값이 다르게 된다. IC 칩들에 고정된 송신단 버퍼의 옵션값은 사용자 환경에 따라 EMI가 증가되는 것을 막을 수 없다. 따라서, 송신단 버퍼의 스위칭 옵션 튜닝 기술은 IC 칩 편차, 사용자 환경의 차이 등에 적절히 대응할 수 없다. The switching option tuning technology of the transmitter buffer selects the output characteristic of the transmitter buffer as an optimal option in the product development stage, but the option is fixed to the IC chip, and the optimal value varies depending on the characteristic deviation between IC chips. In the product development stage, the optimum value is different in the limit of the experimental conditions and in various user environments. The option value of the transmitter buffer fixed to the IC chips cannot prevent the EMI from increasing according to the user environment. Therefore, the switching option tuning technique of the transmitting end buffer cannot adequately respond to IC chip deviation, user environment difference, and the like.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention aims to solve the above-mentioned needs and/or problems.

본 발명은 소자의 고속 특성에 악영향을 주지 않고 다양한 사용 환경에서 공통 노이즈를 억제하여 EMI를 적정 수준 이하로 관리하고 신호 품질을 개선할 수 있는 EMI 저감 방법과 이를 이용한 표시장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide an EMI reduction method capable of controlling EMI below an appropriate level and improving signal quality by suppressing common noise in various usage environments without adversely affecting the high-speed characteristics of the device and a display device using the same. do.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 EMI 저감 방법은 송신단 버퍼의 출력단에서 공통 노이즈를 센싱하는 제1 단계; 상기 공통 노이즈의 센싱값을 미리 설정된 기준값과 비교하는 제2 단계; 상기 센싱값이 상기 기준값 보다 클 때 상기 송신단 버퍼의 출력 특성을 변경하는 제3 단계; 상기 송신단 버퍼의 출력 특성이 변경될 때 상기 송신단 버퍼의 출력단에서 상기 공통 노이즈를 다시 센싱하는 제4 단계; 및 상기 제3 및 제4 단계를 N(N은 2 이상의 자연수) 회 반복하여 상기 센싱값이 최소값에 도달할 때 메모리에 저장된 출력 특성을 상기 송신단 버퍼에 적용하는 제5 단계를 포함한다. The EMI reduction method of the present invention includes a first step of sensing a common noise at the output end of the buffer at the transmitting end; a second step of comparing the sensed value of the common noise with a preset reference value; a third step of changing an output characteristic of the transmitter buffer when the sensed value is greater than the reference value; a fourth step of re-sensing the common noise at an output end of the transmitting end buffer when the output characteristic of the transmitting end buffer is changed; and a fifth step of repeating the third and fourth steps N (N is a natural number equal to or greater than 2) times to apply the output characteristics stored in the memory to the transmitter buffer when the sensed value reaches a minimum value.

본 발명의 표시장치는 송신단 버퍼를 통해 차동 신호를 출력하는 타이밍 콘트롤러; 수신단 버퍼를 통해 상기 차동 신호를 수신하는 소스 드라이브 IC; 상기 송신단 버퍼의 출력단에서 공통 노이즈를 센싱하는 센싱부; 상기 공통 노이즈를 미리 설정된 기준값과 비교하고, 상기 공통 노이즈의 센싱값이 상기 기준값 보다 클 때 인에이블 신호를 활성화 레벨로 출력하는 제1 비교기; 상기 활성화 레벨의 인에이블 신호에 응답하여 상기 센싱값을 저장하고, 미리 설정된 레지스터의 어드레스를 변경하여 상기 송신단 버퍼의 출력 특성 옵션 값을 다른 값으로 변경하는 어드레스 설정부; 상기 어드레스 설정부에 선택된 출력 특성 옵션으로 상기 송신단 버퍼의 출력 특성을 변경하는 출력 특성 조정부; 및 상기 송신단 버퍼의 출력 특성 변경후 상기 센싱부에 의해 센싱된 현재 센싱값을 상기 어드레스 설정부에 저장된 이전 센싱값과 비교하는 제2 비교기를 포함한다. A display device of the present invention includes: a timing controller for outputting a differential signal through a buffer at a transmitting end; a source drive IC for receiving the differential signal through a receiving end buffer; a sensing unit sensing a common noise at an output end of the transmitting end buffer; a first comparator comparing the common noise with a preset reference value and outputting an enable signal as an activation level when the sensed value of the common noise is greater than the reference value; an address setting unit configured to store the sensed value in response to the enable signal of the activation level and change an output characteristic option value of the transmitter buffer to another value by changing an address of a preset register; an output characteristic adjustment unit configured to change the output characteristic of the transmission end buffer with the output characteristic option selected by the address setting unit; and a second comparator for comparing the current sensed value sensed by the sensing unit after changing the output characteristics of the transmitting end buffer with the previous sensed value stored in the address setting unit.

상기 어드레스 설정부는 상기 제2 비교기의 출력에 응답하여 상기 현재 센싱값이 상기 이전 센싱값 보다 작을 때 상기 현재 센싱값으로 상기 이전 센싱값을 업데이트하여 저장한다. The address setting unit updates and stores the previous sensed value with the current sensed value when the current sensed value is smaller than the previous sensed value in response to the output of the second comparator.

상기 어드레스 설정부는 상기 레지스터에 설정된 모든 출력 특성 옵션이 상기 송신단 버퍼에 적용된 최소값으로 저장된 센싱값이 얻어진 상기 레지스터의 어드레스를 선택하여 상기 출력 특성 조정부에 공급한다.The address setting unit selects the address of the register from which the sensed value stored as the minimum value applied to the transmitter buffer for all output characteristic options set in the register, and supplies the selected address to the output characteristic adjustment unit.

본 발명의 EMI 저감 방법은 송신단 버퍼의 P/N 스위칭 소자들로부터 출력되는 공통 노이즈를 실시간 센싱하고, 그 센싱값을 미리 설정된 기준값(또는 Target Voltage)을 초과할 때 공통 노이즈가 최소가 될 때까지 송신단 버퍼의 출력 특성을 자동으로 최적화한다. 그 결과, 본 발명은 타이밍 콘트롤러의 고속 특성에 악영향을 주지 않으면서 다양한 사용 환경에 능동적으로 EMI를 최소로 관리할 수 있다. The EMI reduction method of the present invention senses the common noise output from the P/N switching elements of the transmitter buffer in real time, and when the sensing value exceeds a preset reference value (or target voltage) until the common noise is minimized Automatically optimizes the output characteristics of the sender buffer. As a result, according to the present invention, EMI can be actively managed to a minimum in various use environments without adversely affecting the high-speed characteristics of the timing controller.

나아가, 본 발명은 송신단 버퍼로부터 출력되는 신호의 공통 노이즈를 최소화하여 소스 드라이브 IC에 수신된 신호의 강도(Signal Integrity)를 향상시켜 아이 오프닝 특성(Eye Opening)을 개선할 수 있다. 따라서, 본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들 간의 신호 품질을 향상시킬 수 있다.Furthermore, according to the present invention, the signal integrity of the signal received by the source drive IC can be improved by minimizing the common noise of the signal output from the transmitter buffer, thereby improving the eye opening characteristic. Accordingly, the present invention can improve the signal quality between the timing controller and the source drive ICs.

나아가, 본 발명은 송신단 버퍼들 간의 출력 편차가 있어도 송신단 버퍼들 각각에서 공통 노이즈를 최소화할 수 있다. Furthermore, the present invention can minimize the common noise in each of the transmitter buffers even when there is an output deviation between the transmitter buffers.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description of the claims.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 타이밍 콘트롤러와 소스 드라이브 IC들을 연결하기 위한 EPI 인터페이스 토폴로지(topology)를 보여 주는 도면이다.
도 3은 EPI 인터페이스의 신호 전송 프로토콜을 보여 주는 파형도이다.
도 4는 EPI 인터페이스에서 1 데이터 패킷을 예시한 도면이다.
도 5는 수평 블랭크 기간 동안 전송되는 EPI 신호를 보여 주는 파형도이다.
도 6은 소스 드라이브에서 복원되는 내부 클럭을 보여 주는 파형도이다.
도 7은 본 발명의 실시예에 따른 EMI 저감 방법을 보여 주는 흐름도이다.
도 8은 송신단 버퍼의 출력 특성 변경 방법의 일 예를 보여 주는 파형도이다.
도 9는 송신단 버퍼의 출력단과 비교기 사이에 연결된 피드백 트레이스(Feedback trace)를 보여 주는 도면이다.
도 10은 도 9에 도시된 센싱부의 일 예를 상세히 보여 주는 회로도이다.
도 11은 N bit 레지스터에 설정된 출력 특성 옵션 테이블을 보여 주는 도면이다.
도 12는 제1 비교기의 일 예를 보여 주는 회로도이다.
도 13은 제1 비교기로부터 출력되는 인에이블 신호의 일 예를 보여 주는 파형도이다.
도 14는 제2 비교기의 일 예를 보여 주는 회로도이다.
도 15는 본 발명의 실시예에 따른 EMI 저감 방법에서 N bit 레지스터의 어드레스 설정 방법을 상세히 보여 주는 흐름도이다.
도 16은 도 15에 도시된 Vcomm_temp, Set_reg_Data, Save_reg_addr, 및 Select_reg_addr의 일 예를 보여 주는 파형도이다.1 is a block diagram illustrating a display device according to an embodiment of the present invention.
2 is a diagram showing an EPI interface topology for connecting a timing controller and a source drive IC.
3 is a waveform diagram showing a signal transmission protocol of an EPI interface.
4 is a diagram illustrating one data packet in an EPI interface.
5 is a waveform diagram showing an EPI signal transmitted during a horizontal blank period.
6 is a waveform diagram showing an internal clock restored from a source drive.
7 is a flowchart illustrating an EMI reduction method according to an embodiment of the present invention.
8 is a waveform diagram showing an example of a method of changing the output characteristics of a buffer at the transmitter.
9 is a diagram illustrating a feedback trace connected between an output terminal of a transmitter buffer and a comparator.
10 is a circuit diagram showing an example of the sensing unit shown in FIG. 9 in detail.
11 is a view showing an output characteristic option table set in an N bit register.
12 is a circuit diagram illustrating an example of a first comparator.
13 is a waveform diagram illustrating an example of an enable signal output from a first comparator.
14 is a circuit diagram illustrating an example of a second comparator.
15 is a flowchart illustrating in detail a method of setting an address of an N bit register in an EMI reduction method according to an embodiment of the present invention.
16 is a waveform diagram illustrating an example of Vcomm_temp, Set_reg_Data, Save_reg_addr, and Select_reg_addr shown in FIG. 15 .

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only the embodiments allow the disclosure of the present invention to be complete, and those of ordinary skill in the art to which the present invention pertains It is provided to fully understand the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. Since the shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, the present invention is not limited to the matters shown in the drawings. Like reference numerals refer to substantially like elements throughout. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다. When "includes", "includes", "having", "consisting of", etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, it may be construed as the plural unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is interpreted as including an error range even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다. In the case of a description of the positional relationship, for example, when the positional relationship between two components is described as 'on', 'on', 'on', 'beside', ' One or more other elements may be interposed between those elements in which 'directly' or 'directly' are not used.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다. 1st, 2nd, etc. may be used to distinguish the components, but the functions or structures of these components are not limited to the ordinal number or component name attached to the front of the component. Since the claims are described based on essential elements, the ordinal numbers placed before the component names in the claims may not match the ordinal numbers placed before the component names of the embodiments.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.The following embodiments can be partially or wholly combined or combined with each other, and technically various interlocking and driving are possible. Each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship.

이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다. Hereinafter, various embodiments of the present specification will be described in detail with reference to the accompanying drawings.

본 발명의 표시장치는 타이밍 콘트롤러와 소스 드라이브 IC들을 포함한 어떠한 평판 표시장치에도 적용 가능하다.The display device of the present invention is applicable to any flat panel display device including timing controllers and source drive ICs.

도 1 및 도 2를 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동부를 포함한다.1 and 2 , a display device according to an exemplary embodiment of the present specification includes a display panel 100 and a display panel driver.

표시패널(100)은 입력 영상이 재현되는 화면(AA)을 포함한다. 화면(AA)은 입력 영상의 픽셀 데이터가 표시되는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 다수의 픽셀들을 포함한다. The display panel 100 includes a screen AA on which an input image is reproduced. The screen AA includes a pixel array on which pixel data of an input image is displayed. The pixel array includes a plurality of data lines DL, a plurality of gate lines GL crossing the data lines DL, and a plurality of pixels.

픽셀들은 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 화면(AA) 상에 배치될 수 있다. 픽셀들은 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 화면(AA) 상에 다양한 방법으로 배치될 수 있다. The pixels may be disposed on the screen AA in a matrix form defined by the data lines DL and the gate lines GL. In addition to the matrix form, the pixels may be arranged in various ways on the screen AA such as a form in which pixels emitting the same color are shared, a stripe form, a diamond form, and the like.

픽셀 어레이는 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수직 기간은 1 프레임 분량의 픽셀 데이터를 화면의 모든 픽셀들에 기입(write)하는데 필요한 1 프레임 기간이다. 게이트 라인을 공유하는 1 라인 분량의 픽셀 데이터를 1 픽셀 라인의 픽셀들에 기입하는데 필요한 시간이다. 1 수평 기간(1H)은 1 프레임 기간을 n 개의 픽셀 라인(L1~Ln) 개수로 나눈 시간이다. The pixel array includes a pixel column and pixel lines L1 to Ln crossing the pixel column. The pixel column includes pixels arranged along the y-axis direction. The pixel line includes pixels arranged along the x-axis direction. One vertical period is one frame period required to write one frame's worth of pixel data to all pixels of the screen. It is the time required to write one line of pixel data sharing the gate line to the pixels of one pixel line. One horizontal period (1H) is a time period obtained by dividing one frame period by the number of n pixel lines (L1 to Ln).

픽셀들 각각은 컬러 구현을 위하여 적색(Red, R) 서브 픽셀, 녹색(Green, G) 서브 픽셀, 청색(Blue, B) 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀들(101) 각각은 동일한 픽셀 회로를 포함한다. Each of the pixels may be divided into a red (Red, R) sub-pixel, a green (G) sub-pixel, and a blue (Blue, B) sub-pixel to implement color. Each of the pixels may further include a white sub-pixel. Each of the sub-pixels 101 includes the same pixel circuit.

유기 발광 표시장치의 경우, 픽셀 회로는 발광 소자, 구동 소자, 하나 이상의 스위치 소자, 및 커패시터를 포함할 수 있다. 발광 소자는 OLED로 구현될 수 있다. OLED의 전류는 구동 소자의 게이트-소스간 전압에 따라 조절될 수 있다. 구동 소자와 스위치 소자는 트랜지스터로 구현될 수 있다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "D1~D3"은 데이터 라인들이고, "Gn-2~Gn"은 게이트 라인들이다. 서브 픽셀들(101) 각각은 동일한 픽셀 회로를 포함할 수 있다. In the case of an organic light emitting diode display, the pixel circuit may include a light emitting element, a driving element, one or more switch elements, and a capacitor. The light emitting device may be implemented as an OLED. The current of the OLED can be adjusted according to the gate-source voltage of the driving device. The driving element and the switch element may be implemented as transistors. The pixel circuit is connected to the data line DL and the gate line GL. In FIG. 1 , “D1 to D3” indicated in circles are data lines, and “Gn-2 to Gn” are gate lines. Each of the sub-pixels 101 may include the same pixel circuit.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(100)의 화면(AA) 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다. Touch sensors may be disposed on the display panel 100 . The touch input may be sensed using separate touch sensors or may be sensed through pixels. The touch sensors are of an on-cell type or an add-on type, which are disposed on the screen AA of the display panel 100 or are embedded in a pixel array. It may be implemented with touch sensors.

표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 픽셀 데이터를 표시패널(100)의 픽셀들에 기입한다. The display panel driver includes a data driver 110 and a gate driver 120 . The display panel driver writes pixel data of an input image to pixels of the display panel 100 under the control of a timing controller (TCON) 130 .

데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터(SDATA)를 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 감마 보상 전압으로 변환하여 데이터 전압을 발생한다. 데이터 구동부(110)는 데이터 전압을 데이터 라인들(DL)에 공급한다. 픽셀 데이터 전압은 데이터 라인들(DL)에 공급되어 스위치 소자를 통해 서브 픽셀들(101)의 픽셀 회로에 인가된다. 데이터 구동부(110)는 도 2에 도시된 바와 같이 하나 이상의 소스 드라이브 IC들(SIC1~SICn)로 구현될 수 있다. 소스 드라이브 IC들(SIC1~SICn) 각각은 터치 센서 구동 신호를 발생하고 터치 센서의 전하량 변화를 디지털 데이터(touch raw data)로 변환하는 터치 센서 구동부를 더 포함할 수 있다. The data driver 110 converts the pixel data SDATA of the input image received from the timing controller 130 into a gamma compensation voltage using a digital-to-analog converter (hereinafter referred to as "DAC"), and converts it to a data voltage. occurs The data driver 110 supplies a data voltage to the data lines DL. The pixel data voltage is supplied to the data lines DL and is applied to the pixel circuit of the sub-pixels 101 through the switch element. The data driver 110 may be implemented as one or more source drive ICs SIC1 to SICn as shown in FIG. 2 . Each of the source drive ICs SIC1 to SICn may further include a touch sensor driver that generates a touch sensor driving signal and converts a change in the amount of charge of the touch sensor into digital data (touch raw data).

게이트 구동부(120)는 표시패널(100)에서 영상이 표시되지 않는 화면 밖의 베젤 영역(BZ)에 형성될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 데이터 전압에 동기되는 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. 게이트 신호는 데이터 전압이 충전되는 픽셀 라인을 동시에 선택한다. The gate driver 120 may be formed in the bezel region BZ outside the screen on which an image is not displayed on the display panel 100 . The gate driver 120 sequentially supplies a gate signal synchronized with the data voltage to the gate lines GL under the control of the timing controller 130 . The gate signal simultaneously selects the pixel line to which the data voltage is charged.

게이트 구동부(120)는 하나 이상의 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 출력하고 그 게이트 신호를 시프트한다. 게이트 신호는 하나 이상의 스캔 신호(SCAN)와 발광 제어 신호(EM)를 포함할 수 있다. The gate driver 120 outputs a gate signal using one or more shift registers and shifts the gate signal. The gate signal may include one or more scan signals SCAN and an emission control signal EM.

타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 픽셀 데이터(DATA)와, 이 픽셀 데이터(DATA)와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있으므로 수직 동기신호(Vsync)와 수평 동기신호(Hsync)가 생략될 수 있다. The timing controller 130 receives pixel data DATA of an input image and a timing signal synchronized with the pixel data DATA from a host system (not shown). The timing signal includes a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a clock signal DCLK, and a data enable signal DE. Since the vertical period and the horizontal period can be known by counting the data enable signal DE, the vertical synchronization signal Vsync and the horizontal synchronization signal Hsync may be omitted.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 이용하여 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어 신호(DDC), 및 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다. The timing controller 130 includes a source timing control signal DDC for controlling the operation timing of the data driver 110 using the timing signals Vsync, Hsync, DE received from the host system, and the gate driver 120 . A gate timing control signal GDC for controlling the operation timing is generated.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.The timing controller 130 multiplies the input frame frequency by i to control the operation timing of the display panel drivers 110 and 120 with a frame frequency of the input frame frequency×i (i is a positive integer greater than 0) Hz. . The input frame frequency is 60 Hz in the NTSC (National Television Standards Committee) scheme and 50 Hz in the PAL (Phase-Alternating Line) scheme.

호스트 시스템은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 차량용 디스플레이 시스템, 모바일 기기, 웨어러블(wearable) 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(Level shifter, 140) 등은 하나의 드라이브 IC에 집적될 수 있다.The host system may be any one of a television (Television), a set-top box, a navigation system, a personal computer (PC), a home theater, a vehicle display system, a mobile device, and a wearable device. In the mobile device and the wearable device, the data driver 110 , the timing controller 130 , the level shifter 140 , and the like may be integrated into one drive IC.

레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 변환하여 게이트 구동부(120)에 공급한다. 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)은 게이트 로우 전압(VGL)으로 변환되고, 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)은 게이트 하이 전압(VGH)으로 변환된다.The level shifter 140 converts the voltage of the gate timing control signal GDC output from the timing controller 130 into a gate high voltage VGH and a gate low voltage VGL and supplies it to the gate driver 120 . The low level voltage of the gate timing control signal GDC is converted to the gate low voltage VGL, and the high level voltage of the gate timing control signal GDC is the gate high voltage VGH. is converted to

타이밍 콘트롤러(130)는 EPI(Embedded　Clock Point to Point Interface) 인터페이스를 통해 소스 드라이브 IC들(SIC1~SICn)에 픽셀 데이터를 전송할 수 있다. EPI 인터페이스는 도 2에 도시된 바와 같이 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn)을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn) 사이의 배선 수를 최소화할 수 있다. EPI(Embedded　Clock Point to Point Interface) 인터페이스는 클럭이 내장된(embedded) 콘트롤 데이터 및 픽셀 데이터를 포함한 EPI 신호가 EPI 배선(12)을 통해 전송되기 때문에 별도의 클럭 배선과 콘트롤 배선들이 필요 없다. The timing controller 130 may transmit pixel data to the source drive ICs SIC1 to SICn through an Embedded Clock Point to Point Interface (EPI) interface. As shown in FIG. 2 , the EPI interface connects the timing controller 130 and the source drive ICs SIC1 to SICn in a point-to-point manner to connect the timing controller 130 and the source drive ICs SIC1. The number of wires between ~SICn) can be minimized. The EPI (Embedded 　 Clock Point to Point Interface) interface eliminates the need for separate clock wires and control wires because an EPI signal including control data and pixel data with a clock is transmitted through the EPI wire 12 .

EPI 배선들(12)은 소스 드라이브 IC 별로 구분되어 타이밍 콘트롤러(130)를 소스 드라이브 IC들(SIC1~SICn)에 연결할 수 있다. 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SICn)은 EPI 배선(12)을 통해 직렬로 연결될 수 있다. 타이밍 콘트롤러(130)의 출력 신호는 송신단 버퍼(TX)를 통해 차동 신호(Differential Signal)로 변환되어 EPI 배선(12)을 통해 드라이브 IC들(SIC1~SICn)로 전송될 수 있다. 차동 신호는 위상이 서로 반대인 비반전 신호(EPI_P)와 반전 신호(EPI_N)를 포함한다. 이 경우, EPI 배선(12)은 비반전 신호(EPI_P)가 전송되는 배선과, 반전 신호(EPI_N)가 전송되는 배선을 포함한 배선쌍으로 구현될 수 있다. The EPI wires 12 may be divided for each source drive IC to connect the timing controller 130 to the source drive ICs SIC1 to SICn. The timing controller 130 and the source drive ICs SIC1 to SICn may be connected in series through the EPI line 12 . The output signal of the timing controller 130 may be converted into a differential signal through the transmitting end buffer TX and transmitted to the drive ICs SIC1 to SICn through the EPI line 12 . The differential signal includes a non-inverting signal EPI_P and an inverting signal EPI_N having opposite phases. In this case, the EPI line 12 may be implemented as a pair of lines including a line through which the non-inverting signal EPI_P is transmitted and a line through which the inverted signal EPI_N is transmitted.

EPI 인터페이스의 경우, 소스 드라이브 IC들(SIC1~SICn) 각각은 CDR(Clock and Data Recovery)을 위한 CDR 발생부를 포함할 수 있다. 타이밍 콘트롤러(130)는 CDR 발생부의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송한다. 소스 드라이브 IC들(SIC1~SICn)에 내장된 CDR 발생부는 EPI 배선(12)을 통해 수신된 EPI 신호의 클럭 트레이닝 패턴 신호와 클럭 신호가 입력되면 클럭 신호를 복원하여 도 6과 같은 다중 위상의 내부 클럭(CDR CLK)을 발생한다.In the case of the EPI interface, each of the source drive ICs SIC1 to SICn may include a CDR generator for clock and data recovery (CDR). The timing controller 130 transmits a clock training pattern (or preamble) signal to the source drive ICs SIC1 to SICn so that the output phase and frequency of the CDR generator can be locked. The CDR generator built in the source drive ICs SIC1 to SICn restores the clock signal when the clock training pattern signal of the EPI signal received through the EPI line 12 and the clock signal are inputted to form a multi-phase internal circuit as shown in FIG. 6 . A clock (CDR CLK) is generated.

소스 드라이브 IC들(SIC1~SICn)은 내부 클럭(CDR CLK)의 위상과 주파수가 고정(Lock)되면 출력 안정 상태를 지시하는 하이 로직 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러(130)에 피드백(Feedback) 입력한다. 제1 소스 드라이브 IC들(SIC1)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력될 수 있다. 락 신호(LOCK)는 타이밍 콘트롤러와 마지막 소스 드라이브 IC(SICn)에 연결된 락 피드백 배선(13)을 통해 타이밍 콘트롤러(130)에 피드백 입력된다.When the phase and frequency of the internal clock CDR CLK are locked, the source drive ICs SIC1 to SICn receive a high logic level lock signal (LOCK) indicating an output stable state. A feedback is input to the timing controller 130 . A high logic level DC power voltage VCC may be input to the lock signal input terminals of the first source drive ICs SIC1 . The lock signal LOCK is fed back to the timing controller 130 through the lock feedback wire 13 connected to the timing controller and the last source drive IC SICn.

EPI 인터페이스의 신호 전송 프로토콜에서, 타이밍 콘트롤러(130)는 콘트롤 데이터와 입력 영상의 픽셀 데이터를 전송하기 전에 클럭 트레이닝 패턴 신호(Clock training pattern signal)을 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 소스 드라이브 IC(SIC1~SICn)의 CDR 발생부는 클럭 트레이닝 패턴 신호를 기준으로 클럭 트레이닝(Clock training) 동작을 수행하여 EPI 배선(12)을 통해 수신된 클럭을 복원하여 내부 클럭을 발생하고, 내부 클럭의 위상과 주파수가 안정되게 고정될 때 타이밍 콘트롤러(130)와의 데이터 링크를 확립하여 데이터 전송을 시작한다.In the signal transmission protocol of the EPI interface, the timing controller 130 transmits a clock training pattern signal to the source drive ICs SIC1 to SICn before transmitting control data and pixel data of an input image. The CDR generator of the source drive IC (SIC1 to SICn) performs a clock training operation based on the clock training pattern signal to restore the clock received through the EPI wiring 12 to generate an internal clock, When the phase and frequency of are stably fixed, a data link with the timing controller 130 is established to start data transmission.

타이밍 콘트롤러(130)는 마지막 소스 드라이브 IC(SICn)로부터 수신된 락 신호(LOCK)에 응답하여 콘트롤 데이터와 픽셀 데이터를 EPI 배선(12)을 통해 소스 드라이브 IC들(SIC1~SICn)로 전송하기 시작한다. 타이밍 콘트롤러(130)의 출력 신호는 타이밍 콘트롤러(130)의 송신단 버퍼를 통해 차동 신호(Differential Signal)로 변환되어 EPI 배선(12)을 통해 소스 드라이브 IC들(SIC1~SICn)로 전송된다. The timing controller 130 starts to transmit control data and pixel data to the source drive ICs SIC1 to SICn through the EPI wiring 12 in response to the lock signal LOCK received from the last source drive IC SICn. do. The output signal of the timing controller 130 is converted into a differential signal through the transmission end buffer of the timing controller 130 and transmitted to the source drive ICs SIC1 to SICn through the EPI line 12 .

소스 드라이브 IC들(SIC1~SICn)은 EPI 배선(12)을 통해 수신되는 신호로부터 콘트롤 데이터 비트(control data bit)를 내부 클럭 타이밍에 샘플링하고, 샘플링된 콘트롤 데이터로부터 소스 타이밍 제어 신호(DDC)를 복원할 수 있다. 콘트롤 데이터는 소스 타이밍 제어 신호(DDC)와 함께 소스 드라이브 IC들(SIC1~SICn)과 게이트 구동부(120)의 기능을 제어하는 제어 신호를 포함할 수 있다. The source drive ICs SIC1 to SICn sample a control data bit from a signal received through the EPI line 12 at internal clock timing, and receive a source timing control signal DDC from the sampled control data. can be restored The control data may include a control signal for controlling functions of the source drive ICs SIC1 to SICn and the gate driver 120 together with the source timing control signal DDC.

소스 드라이브 IC들(SIC1~SICn)은 내부 클럭 타이밍에 맞추어 배선(12)을 통해 수신된 신호로부터 픽셀 데이터 비트들(pixel data bit)를 샘플링한 후에 래치(latch)를 이용하여 샘플링된 픽셀 데이터의 비트들을 병렬 데이터로 변환한다. 소스 드라이브 IC들(SIC1~SICn)은 복원된 타이밍 제어 신호(DDC)에 응답하여 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력한다. 데이터 전압은 데이터라인들(DL)에 공급된다.The source drive ICs SIC1 to SICn sample pixel data bits from a signal received through the wiring 12 according to the internal clock timing and then use a latch to store the sampled pixel data. Converts bits into parallel data. The source drive ICs SIC1 to SICn convert pixel data into a gamma compensation voltage in response to the restored timing control signal DDC and output a data voltage. The data voltage is supplied to the data lines DL.

도 3은 EPI 인터페이스의 신호 전송 프로토콜을 보여 주는 파형도이다. 3 is a waveform diagram showing a signal transmission protocol of an EPI interface.

도 3을 참조하면, 타이밍 콘트롤러(130)는 제1 단계(Phase-Ⅰ)에서 일정한 주파수의 클럭 트레이닝 패턴 신호(또는 Preamble signal)를 소스 드라이브 IC들(SIC1~SICn)로 전송하고 락 피드백 배선(13)을 통해 하이 로직 레벨(high logic level 또는 1)의 락 신호(LOCK)가 입력될 때 제2 단계(Phase-Ⅱ)를 실시하여 EPI 인터페이스 프로토콜에서 정의된 신호 포맷으로 데이터를 EPI 신호를 전송하기 시작한다. 제2 단계(Phase-Ⅱ)에서 콘트롤 데이터 패킷(CTR)이 소스 드라이브 IC들(SIC1~SICn)로 전송된다. Referring to FIG. 3 , the timing controller 130 transmits a clock training pattern signal (or preamble signal) of a constant frequency to the source drive ICs SIC1 to SICn in the first phase (Phase-I), and transmits the lock feedback wire ( 13), when a high logic level (high logic level or 1) lock signal LOCK is input, the second phase (Phase-II) is performed to transmit data in the signal format defined in the EPI interface protocol as an EPI signal. start to do In the second step (Phase-II), the control data packet CTR is transmitted to the source drive ICs SIC1 to SICn.

EPI 신호(EPI data)는 인터페이스 신호 전송 프로토콜에서 콘트롤 패킷과 픽셀 데이터를 포함한다. 타이밍 콘트롤러(130)는 제2 단계(Phase-Ⅱ)에 이어서 락 신호(LOCK)가 하이 로직 레벨로 유지되면 제3 단계(Phase-Ⅲ)를 실시하여 입력 영상의 픽셀 데이터를 포함한 픽셀 데이터 패킷의 픽셀 데이터(DATA)를 소스 드라이브 IC들(SIC1~SICn)로 전송한다. The EPI signal (EPI data) includes a control packet and pixel data in an interface signal transmission protocol. When the lock signal LOCK is maintained at a high logic level following the second step (Phase-II), the timing controller 130 performs a third step (Phase-III) of the pixel data packet including the pixel data of the input image. Pixel data DATA is transmitted to the source drive ICs SIC1 to SICn.

타이밍 콘트롤러(130)는 EPI 배선(12) 상의 EMI를 줄이기 위하여 픽셀 데이터를 스크램블(scramble)한다. 도 3에서 DATA는 픽셀 데이터를 의미한다.The timing controller 130 scrambles pixel data to reduce EMI on the EPI wiring 12 . In FIG. 3 , DATA means pixel data.

도 3에서 "Tlock"은 락 신호가 하이 로직 레벨(H)로 반전될 때까지의 시간이다. Tlock 동안 클럭 트레이닝 패턴 신호가 소스 드라이브 IC들(SIC1~SICn)에 입력되어 소스 드라이브 IC들(SIC1~SICn)의 CDR 발생부로부터 출력되는 내부 클럭의 주파수와 위상이 고정(Lock)되어 락 신호(LOCK)가 하이 로직 레벨(H)로 반전될 수 있다. 이 시간(Tlock)은 1 수평 기간 이상의 시간일 수 있다.In FIG. 3, “Tlock” is the time until the lock signal is inverted to a high logic level (H). During lock, the clock training pattern signal is input to the source drive ICs (SIC1 to SICn), and the frequency and phase of the internal clock output from the CDR generator of the source drive ICs (SIC1 to SICn) are locked and the lock signal ( LOCK) may be inverted to a high logic level (H). This time Tlock may be more than one horizontal period.

타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(SICn)로부터 로우 로직 레벨(L)의 락 신호(LOCK)가 입력될 때 소스 드라이브 IC들(SIC1~SICn)의 클럭 트레이닝을 재개하기 위하여 제1 단계(Phase-Ⅰ)를 실행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC1~SICn)에 전송한다. 제2 단계(Phase-Ⅱ) 신호와 제3 단계(Phase-Ⅲ) 실행 중에 예기치 않은 상황에서 CDR 발생부로부터, 클럭이 정상적으로 복원되지 않으면 소스 드라이브 IC들(SIC1~SICn) 중 어느 하나라도 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다. 이 경우, 타이밍 콘트롤러(130)는 제2 단계(Phase-Ⅱ) 신호 또는 제3 단계(Phase-Ⅲ) 과정에서 마지막 소스 드라이브 IC(SICn)로부터 로우 로직 레벨(L)의 락 신호(LOCK)가 입력될 때 이에 응답하여 제1 단계(Phase-Ⅰ)를 실행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC1~SICn)로 전송한다. 이 때, 소스 드라이브 IC들(SIC1~SICn)에 콘트롤 데이터(CTR)와 픽셀 데이터(SDATA)가 수신되지 않는다. When the lock signal LOCK of the low logic level L is inputted from the last source drive IC SICn, the timing controller TCON restarts the clock training of the source drive ICs SIC1 to SICn in the first step ( Phase-I) is executed to transmit the clock training pattern signal to the source drive ICs SIC1 to SICn. If the clock is not normally restored from the CDR generator in an unexpected situation during the execution of the second phase (Phase-II) signal and the third phase (Phase-III), any one of the source drive ICs (SIC1 to SICn) is a lock signal Invert (LOCK) to a low logic level (L). In this case, the timing controller 130 receives the lock signal LOCK of the low logic level (L) from the last source drive IC (SICn) in the second phase (Phase-II) signal or the third phase (Phase-III) process. When inputted, the clock training pattern signal is transmitted to the source drive ICs SIC1 to SICn by executing the first phase (Phase-I) in response thereto. In this case, the control data CTR and the pixel data SDATA are not received from the source drive ICs SIC1 to SICn.

도 4는 EPI 인터페이스에서 1 데이터 패킷을 예시한 도면이다. 4 is a diagram illustrating one data packet in an EPI interface.

도 4를 참조하면, EPI 인터페이스에서 소스 드라이브 IC들(SIC1~SICn)로 전송되는 EP 신호의 1 데이터 패킷은 데이터 비트들, 데이터 비트들의 앞과 뒤에 할당된 클럭 비트들(EPI CLK)을 포함한다. 데이터 비트들은 콘트롤 데이터 혹은 픽셀 데이터의 비트들이다. 1 비트 전송 시간은 1 UI(Unit Interval) 시간이다. 1 UI는 표시패널(PNL)의 해상도나 데이터 비트수에 따라 달라진다.Referring to FIG. 4 , one data packet of an EP signal transmitted from the EPI interface to the source drive ICs SIC1 to SICn includes data bits and clock bits EPI CLK allocated before and after the data bits. . Data bits are bits of control data or pixel data. 1 bit transmission time is 1 UI (Unit Interval) time. 1 UI varies according to the resolution of the display panel (PNL) or the number of data bits.

클럭 비트들(EPI CLK)은 이웃한 데이터 패킷들 사이에 4 UI 만큼 할당되고, 그 로직 값은 "0 0 1 1 (또는 L L H H)"으로 설정될 수 있으나 이에 한정되지 않는다. 데이터 비트 수가 10 bit일 때, 하나의 픽셀 데이터 패킷은 30 UI의 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 8 bit일 때, 1 패킷은 8 bit의 R 서브 픽셀 데이터, 8 bit의 G 서브 픽셀 데이터, 및 8 bit의 B 서브 픽셀 데이터가 포함된 24 UI의 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 6 bit일 때, 1 패킷은 18 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있으나 이에 한정되지 않는다. The clock bits EPI CLK are allocated by 4 UIs between neighboring data packets, and a logic value thereof may be set to “0 0 1 1 (or L L H H)”, but is not limited thereto. When the number of data bits is 10 bits, one pixel data packet may include data bits of 30 UIs and clock bits of 4 UIs. When the number of data bits is 8 bits, one packet includes 24 UI data bits including 8 bits of R sub-pixel data, 8 bits of G sub-pixel data, and 8 bits of B sub-pixel data, and a clock of 4 UIs. It may contain bits. When the number of data bits is 6 bits, one packet may include 18 UI RGB data bits and 4 UI clock bits, but is not limited thereto.

1 수평 기간(1H)은 픽셀 데이터가 소스 드라이브 IC들(SIC1~SICn)에 전송되지 않는 수평 블랭크 구간(Horizontal blank period, 도 11의 HB)과, 픽셀 데이터가 소스 드라이브 IC들(SIC1~SICn)에 전송되는 수평 액티브 구간(Horizontal active, 도 11의 HA)으로 나뉘어질 수 있다. 콘트롤 데이터 패킷은 수평 블랭크 구간(HB)에 소스 드라이브 IC들(SIC1~SICn)로 전송될 수 있다. One horizontal period 1H includes a horizontal blank period (HB of FIG. 11 ) in which pixel data is not transmitted to the source drive ICs SIC1 to SICn, and a horizontal blank period in which pixel data is transmitted to the source drive ICs SIC1 to SICn. It can be divided into a horizontal active period (Horizontal active, HA in FIG. 11) transmitted to the . The control data packet may be transmitted to the source drive ICs SIC1 to SICn in the horizontal blank section HB.

EPI 인터페이스 프로토콜에서, 1 수평 기간(1H)의 수평 블랭크 구간(HB)에 제1 단계(Phase-Ⅰ)와 제2 단계(Phase-Ⅱ) 단계가 수행된다. 수평 블랭크 구간(HB)은 데이터 인에이블 신호(DE)의 로우 로직 레벨 구간에 해당한다. 도 5에서 "DE"는 데이터 인에이블 신호(DE)이다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 하이 로직 구간은 수평 액티브 구간에 해당한다. 데이터 인에이블 신호(DE)의 하이 로직 구간 즉, 펄스폭 내에서 제3 단계(Phase-Ⅲ)가 실행되어 픽셀 데이터(DATA)를 포함한 픽셀 데이터 패킷이 소스 드라이브 IC들(SIC1~SICn)로 전송된다. In the EPI interface protocol, the first phase (Phase-I) and the second phase (Phase-II) are performed in the horizontal blank section (HB) of one horizontal period (1H). The horizontal blank section HB corresponds to a low logic level section of the data enable signal DE. In FIG. 5, “DE” is a data enable signal DE. One pulse period of the data enable signal DE is one horizontal period (1H). The high logic period of the data enable signal DE corresponds to the horizontal active period. The third phase (Phase-III) is executed within the high logic period, that is, the pulse width of the data enable signal DE, so that the pixel data packet including the pixel data DATA is transmitted to the source drive ICs SIC1 to SICn. do.

도 6은 소스 드라이브 IC들(SIC1~SICn)에서 복원되는 내부 클럭을 보여 주는 파형도이다. 도 6에서, “EPI DATA”는 EPI 배선(12)을 통해 소스 드라이브 IC들(SIC1~SICn)에 수신되는 EPI 신호이다. “CDR CLK”은 소스 드라이브 IC들(SIC1~SICn)의 CDR 발생부에서 출력되는 다중 위상의 내부 클럭이다. 6 is a waveform diagram showing an internal clock restored by the source drive ICs SIC1 to SICn. In FIG. 6 , “EPI DATA” is an EPI signal received by the source drive ICs SIC1 to SICn through the EPI line 12 . “CDR CLK” is a multi-phase internal clock output from the CDR generator of the source drive ICs (SIC1 to SICn).

도 6을 참조하면, 소스 드라이브 IC들(SIC1~SICn) 각각의 CDR 발생부는 위상 고정 루프(Phase locked loop, PLL) 또는 지연 락 루프(Delay Locked loop, DLL)를 이용하여 다중 위상의 내부 클럭들(CDR CLK)을 출력 한다. CDR 발생부는 EPI 배선(12)을 통해 수신된 클럭 트레이닝 패턴 신호를 입력 받아 출력을 발생하고 그 출력의 위상과 주파수가 입력 클럭과 같게 될 때 락 신호(LOCK)를 하이 레벨로 반전시킨 후에 EPI 신호의 클럭을 복원하여 다중 위상의 내부 클럭(CDR CLK)을 발생한다. 다중 위상의 내부 클럭(CDR CLK)은 클럭의 라이징 에지(rising edge)가 데이터 패킷의 비트 각각에 동기되도록 순차적으로 위상이 지연되는 클럭들로 발생된다. 소스 드라이브 IC들(SIC1~SICn)은 내부 클럭(CDR CLK)의 라이징 에지에 데이터의 비트를 샘플링할 수 있다. Referring to FIG. 6 , the CDR generator of each of the source drive ICs SIC1 to SICn generates multi-phase internal clocks using a phase locked loop (PLL) or a delay locked loop (DLL). (CDR CLK) is output. The CDR generator receives the clock training pattern signal received through the EPI wiring 12 and generates an output. When the phase and frequency of the output are the same as the input clock, the lock signal LOCK is inverted to a high level, and then the EPI signal A multi-phase internal clock (CDR CLK) is generated by restoring the clock of The multi-phase internal clock (CDR CLK) is generated as clocks whose phases are sequentially delayed so that a rising edge of the clock is synchronized with each bit of a data packet. The source drive ICs SIC1 to SICn may sample a bit of data at a rising edge of the internal clock CDR CLK.

도 7은 본 발명의 실시예에 따른 EMI 저감 방법을 보여 주는 흐름도이다. 도 7에서, 송신단 버퍼(TX)는 EPI 배선(12)을 통해 소스 드라이브 IC(SIC1~SICn) 각각에 연결된 타이밍 콘트롤러(130)의 송신단 버퍼를 의미한다. 송신단 버퍼(TX)는 EPI 배선들(12) 각각에 연결된다.7 is a flowchart illustrating an EMI reduction method according to an embodiment of the present invention. In FIG. 7 , the transmitting end buffer TX means the transmitting end buffer of the timing controller 130 connected to each of the source drive ICs SIC1 to SICn through the EPI line 12 . The transmit end buffer TX is connected to each of the EPI wires 12 .

도 7을 참조하면, EMI 저감 방법은 송신단 버퍼(TX)로부터 출력되는 신호의 공통 노이즈(common noise)를 실시간 센싱하고 미리 설정된 기준값과 비교한다(S1 및 S2). 공통 노이즈의 센싱값은 증폭될 수 있다. 기준값은 EMI 규격을 넘지 않는 값으로 설정될 수 있다. 기준값은 상한값과 하한값을 포함할 수 있다. 이 경우, EMI 저감 방법은 미리 설정된 상한값과 하한값을 초과하는 공통 노이즈를 검출한다. Referring to FIG. 7 , the EMI reduction method senses a common noise of a signal output from the transmitter buffer TX in real time and compares it with a preset reference value (S1 and S2). The sensed value of the common noise may be amplified. The reference value may be set to a value that does not exceed the EMI standard. The reference value may include an upper limit value and a lower limit value. In this case, the EMI reduction method detects a common noise exceeding preset upper and lower limits.

공통 노이즈의 센싱값이 기준값 보다 크면, 송신단 버퍼(TX)의 출력 특성을 변경한다(S3 및 S4). 여기서, 송신단 버퍼(TX)로부터 출력되는 신호의 프리 엠퍼시스(pre-emphasis)와 진폭(Vid) 중 하나 이상 변경될 수 있다. If the sensed value of the common noise is greater than the reference value, the output characteristics of the transmitter buffer TX are changed (S3 and S4). Here, at least one of a pre-emphasis and an amplitude Vid of a signal output from the transmitter buffer TX may be changed.

프리 엠퍼시스는 신호 파형의 라이징 에지(rising edge) 전압을 의미한다. 도 8에 도시된 바와 같이 프리 엠퍼시스 비율(Pre%)에 비례하여 신호의 라이징에서 프리 엠퍼시스 전압이 높아진다. 송신단 버퍼(TX)의 전류 가중치(current weight)에 비례하여 신호의 진폭이 높아질 수 있다.The pre-emphasis refers to a rising edge voltage of a signal waveform. As shown in FIG. 8 , the pre-emphasis voltage increases in the rising of the signal in proportion to the pre-emphasis ratio (Pre%). The amplitude of the signal may be increased in proportion to the current weight of the transmitter buffer TX.

송신단 버퍼(TX)의 출력 특성이 변경된 후, EMI 저감 방법은 송신단 버퍼(TX)의 출력단에서 공통 노이즈를 다시 센싱하고, 업데이트된 공통 노이즈의 센싱값을 이전 센싱값과 비교하여 최소값인지 판단한다(S5 및 S6). After the output characteristic of the transmitting end buffer TX is changed, the EMI reduction method senses the common noise again at the output end of the transmitting end buffer TX, and compares the updated common noise sensing value with the previous sensing value to determine whether it is the minimum value ( S5 and S6).

EMI 저감 방법은 송신단 버퍼(TX)의 출력 특성이 변경된 후 센싱된 공통 노이즈가 최소값이 아니면 S4 및 S5 단계를 N(N은 2 이상의 자연수)회 재수행하여 송신단 버퍼로부터 출력된 신호의 공통 노이즈가 최소값에 도달할 때까지 송신단 버퍼(TX)의 출력 특성을 반복하여 변경한다. EMI 저감 방법은 센싱된 공통 노이즈의 센싱값이 최소값일 때 설정된 송신단 버퍼의 출력 특성을 저장하여, 이 출력 특성을 공통 노이즈의 센싱값이 기준값을 다시 넘기 전까지 송신단 버퍼의 출력 특성으로 유지한다.In the EMI reduction method, if the sensed common noise is not the minimum value after the output characteristic of the transmitter buffer (TX) is changed, steps S4 and S5 are repeated N times (N is a natural number greater than or equal to 2) so that the common noise of the signal output from the transmitter buffer is the minimum value. The output characteristics of the transmitter buffer (TX) are repeatedly changed until . The EMI reduction method stores the output characteristic of the transmitter buffer set when the sensed value of the sensed common noise is the minimum value, and maintains this output characteristic as the output characteristic of the transmitter buffer until the sensed value of the common noise exceeds the reference value again.

EMI 저감 방법은 공통 노이즈의 센싱값이 최소값일 때 현재의 송신단 버퍼(TX)의 출력 특성으로 송신단 버퍼(TX)를 출력한다. S34 단계에서 공통 노이즈의 센싱값이 기준값 보다 작으면, EMI 저감 방법은 현재 설정된 송신단 버퍼의 출력 특성으로 송신단 버퍼를 구동하여 EPI 배선(12)을 통해 소스 드라이브 IC들(SIC1~SICn)에 EPI 신호를 전송한다.The EMI reduction method outputs the transmitter buffer TX as the output characteristic of the current transmitter buffer TX when the sensing value of the common noise is the minimum value. If the sensed value of the common noise is smaller than the reference value in step S34, the EMI reduction method drives the transmitter buffer with the output characteristics of the currently set transmitter buffer and sends the EPI signal to the source drive ICs SIC1 to SICn through the EPI wire 12 to send

본 발명의 EMI 저감 방법은 데이터 전송 선로들에 개별로 연결된 송신단 버퍼들 각각에서 공통 노이즈를 실시간 센싱하고, 그 센싱값을 미리 설정된 기준값(또는 Target Voltage)을 초과할 때 공통 노이즈가 최소가 될 때까지 송신단 버퍼의 출력 특성을 자동으로 최적화한다. 그 결과, 본 발명은 타이밍 콘트롤러(130)의 고속 특성에 악영향을 주지 않으면서 다양한 사용 환경에 능동적으로 EMI를 최소로 관리할 수 있다. 나아가, 본 발명은 송신단 버퍼로부터 출력되는 신호의 공통 노이즈를 최소화하여 수신단 즉, 소스 드라이브 IC의 수신 신호의 아이 오프닝 특성(Eye Opening)을 개선하여 신호의 품질을 향상시킬 수 있다. The EMI reduction method of the present invention senses a common noise in real-time in each of the transmitter buffers individually connected to data transmission lines, and when the sensed value exceeds a preset reference value (or target voltage), when the common noise is minimized It automatically optimizes the output characteristics of the sender buffer until As a result, according to the present invention, it is possible to actively manage EMI to a minimum in various use environments without adversely affecting the high-speed characteristics of the timing controller 130 . Furthermore, according to the present invention, the signal quality can be improved by minimizing common noise of the signal output from the transmitting end buffer to improve the eye opening characteristics of the receiving signal of the receiving end, that is, the source driver IC.

도 9는 송신단 버퍼의 출력단과 비교기 사이에 연결된 피드백 트레이스를 보여 주는 도면이다. 도 10은 도 9에 도시된 센싱부의 일 예를 상세히 보여 주는 회로도이다. 도 11은 N bit 레지스터에 설정된 출력 특성 옵션 테이블을 보여 주는 도면이다. 9 is a diagram illustrating a feedback trace connected between an output terminal of a transmitter buffer and a comparator. 10 is a circuit diagram showing an example of the sensing unit shown in FIG. 9 in detail. 11 is a view showing an output characteristic option table set in an N bit register.

도 9 내지 도 11을 참조하면, 타이밍 콘트롤러는 송신단 버퍼(136)의 출력단에 연결된 센싱부(137), 센싱부(137)에 연결된 제1 및 제2 비교기들(131, 132), 제1 및 제2 비교기들(131, 132)에 연결된 어드레스 설정부(133), 어드레스 설정부(133)와 송신단 버퍼(136) 사이에 연결된 EEPROM(Electrically Erasable Programmable ROM, 134) 및 출력 특성 조정부(PRE/VID, 135)를 포함한다. 9 to 11 , the timing controller includes a sensing unit 137 connected to an output end of the transmitting end buffer 136 , first and second comparators 131 and 132 connected to the sensing unit 137 , first and An address setting unit 133 connected to the second comparators 131 and 132 , an Electrically Erasable Programmable ROM (EEPROM) 134 connected between the address setting unit 133 and the transmitting end buffer 136 , and an output characteristic adjusting unit PRE/VID , 135).

EPI 배선들(12) 각각은 송신단 버퍼(136)의 제1 출력 단자와 수신단 버퍼(138)의 제1 입력 단자를 연결하는 제1 배선(12-1)과, 송신단 버퍼(136)의 제2 출력 단자와 수신단 버퍼(138)의 제2 입력 단자를 연결하는 제2 배선(12-2)을 포함한다. 송신단 버퍼(136)는 제1 출력 단자를 통해 비반전 신호(EPI_P)를 출력하고, 제2 출력 단자를 통해 반전 신호(EPI_N)를 출력한다. Each of the EPI wires 12 includes a first wire 12 - 1 connecting a first output terminal of the transmitter buffer 136 and a first input terminal of the receiver buffer 138 , and a second wire of the transmitter buffer 136 . and a second wire 12 - 2 connecting the output terminal and the second input terminal of the receiving end buffer 138 . The transmitting end buffer 136 outputs the non-inverted signal EPI_P through the first output terminal and the inverted signal EPI_N through the second output terminal.

소스 드라이브 IC들(SIC) 각각은 수신단 버퍼(138)를 포함한다. 수신단 버퍼(138)는 제1 배선(12-1)과 제1 입력 단자를 통해 비반전 신호(EPI_P)를 수신하고, 제1 배선(12-2)과 제2 입력 단자를 통해 반전 신호(EPI_N)를 수신한다. 수신단 버퍼(138)는 제1 및 제2 입력 단자 사이에 연결된 단말 저항(R_term)을 포함한다.Each of the source drive ICs (SIC) includes a receive end buffer 138 . The receiving end buffer 138 receives the non-inverting signal EPI_P through the first wiring 12-1 and the first input terminal, and the inverting signal EPI_N through the first wiring 12-2 and the second input terminal ) is received. The receiving end buffer 138 includes a terminal resistance R_term coupled between the first and second input terminals.

센싱부(137)는 도 10에 도시된 바와 같이 송신단 버퍼(136)의 제1 및 제2 출력 단자들 사이에 직렬로 연결된 제1 및 제2 저항(R1, R2)을 포함할 수 있다. 제1 및 제2 저항(R1, R2)은 동일한 저항값을 가질 수 있다. 센싱부는 제1 및 제2 저항들(R1, R2) 사이의 노드를 통해 공통 노이즈를 센싱하여 제1 및 제2 비교기들(131, 132)에 공급한다. The sensing unit 137 may include first and second resistors R1 and R2 connected in series between the first and second output terminals of the transmitter buffer 136 as shown in FIG. 10 . The first and second resistors R1 and R2 may have the same resistance value. The sensing unit senses the common noise through a node between the first and second resistors R1 and R2 and supplies it to the first and second comparators 131 and 132 .

제1 비교기(131)는 센싱부(137)에 의해 센싱된 공통 노이즈의 센싱값(Vcomm_FB)을 입력 받아 기준 전압과 비교한다. 기준 전압은 도 12에 도시된 바와 같이 상한 기준값에 대응하는 제1 기준값(Vcomm_High)과, 하한 기준값에 대응하는 제2 기준 값(Vcomm_Low)을 포함할 수 있다. 제1 비교기(131)는 센싱값(Vcomm_FB) 이 기준값을 넘을 때 인에이블 신호(PK_EN)를 활성화 레벨 예를 들어, 하이 레벨(High level)로 출력한다. 제1 비교기(131)는 센싱값(Vcomm_FB)이 기준값 보다 작을 때 인에이블 신호(PK_EN)를 비활성화 레벨 예를 들어, 로우 레벨(Low level)로 출력한다. The first comparator 131 receives the sensing value Vcomm_FB of the common noise sensed by the sensing unit 137 and compares it with a reference voltage. As illustrated in FIG. 12 , the reference voltage may include a first reference value Vcomm_High corresponding to the upper limit reference value and a second reference value Vcomm_Low corresponding to the lower limit reference value. When the sensing value Vcomm_FB exceeds the reference value, the first comparator 131 outputs the enable signal PK_EN at an activation level, for example, a high level. When the sensing value Vcomm_FB is less than the reference value, the first comparator 131 outputs the enable signal PK_EN at a deactivation level, for example, a low level.

제2 비교기(132)는 센싱부(137)에 의해 센싱된 센싱값(Vcomm_FB)을 어드레스 설정부(133)에 저장된 Vcomm_temp 레지스터에 저장된 Vcomm_temp과 비교한다. Vcom_temp는 인에이블 신호(PK_EN)이 활성화 레벨일 때 센싱된 센싱값이고, 어드레스 설정부(133)의 N(N은 2 이상의 자연수) bit 레지스터에 설정된 출력 특성 옵션이 변경될 때마다 최소값으로 업데이트될 수 있다. 제2 비교기(132)는 센싱값(Vcomm_FB)이 Vcomm_temp 보다 작을 때 출력을 활성화 레벨 예를 들어, 하이 레벨로 출력한다. The second comparator 132 compares the sensed value Vcomm_FB sensed by the sensing unit 137 with Vcomm_temp stored in the Vcomm_temp register stored in the address setting unit 133 . Vcom_temp is a sensed value sensed when the enable signal PK_EN is at the activation level, and is updated to the minimum value whenever an output characteristic option set in the N (N is a natural number greater than or equal to 2) bit register of the address setting unit 133 is changed. can When the sensing value Vcomm_FB is smaller than Vcomm_temp, the second comparator 132 outputs an output at an activation level, for example, a high level.

어드레스 설정부(133)는 N bit 카운터를 포함한다. 어드레스 설정부(133)는 N bit 레지스터, 및 Vcomm_temp 레지스터를 포함한 메모리를 더 포함하다. 어드레스 설정부의 메모리는 SRAM(Static RAM)일 수 있다. The address setting unit 133 includes an N bit counter. The address setting unit 133 further includes a memory including an N bit register and a Vcomm_temp register. The memory of the address setting unit may be a static RAM (SRAM).

N bit 레지스터는 도 11에 도시된 바와 같이 2N 개의 어드레스별로 다르게 설정된 송신단 버퍼의 출력 특성이 미리 설정되어 있다. 예를 들여, 도 10에 도시된 바와 같이 8 개의 어드레스에 서로 다른 진폭(Vid mV)과 프리 엠퍼시스 비율(Pre%)이 설정될 수 있다. 이러한 출력 특성 옵션 테이블은 EEPROM(134)에 저정되어 있다. 표시장치의 전원이 입력되면, EEPROM(134)에 저장된 출력 특성 옵션 테이블 데이터가 어드레스 설정부(133)로 로딩되어 N bit 레지스터에 저장된다. As shown in FIG. 11, in the N bit register, output characteristics of the transmitter buffer, which are set differently for each 2 N addresses, are preset. For example, as shown in FIG. 10 , different amplitudes (Vid mV) and pre-emphasis ratios (Pre%) may be set to eight addresses. This output characteristic option table is stored in the EEPROM 134 . When the display device is powered on, the output characteristic option table data stored in the EEPROM 134 is loaded into the address setting unit 133 and stored in the N bit register.

어드레스 설정부(133)는 제1 비교기(132)로부터 인에이블 신호(PK_EN)가 활성화 레벨로 출력될 때 현재 센싱된 센싱값을 Vcomm_temp 레지스터에 저장한다. 어드레스 설정부(133)는 N bit 카운터를 이용하여 카운트값을 1씩 증가하면서 N bit 레지스터의 어드레스별 출력 특성 옵션을 순차적으로 선택하여 송신단 버퍼의 출력 특성을 설정한다. 출력 특성 옵션이 모든 N bit 레지스터의 어드레스들을 롤링(rolling)한다. 모든 출력 특성 옵션이 송신단 버퍼에 순차적으로 적용될 때마다 공통 노이즈가 센싱될 수 있다. 어드레스 설정부(133)는 제2 비교기(132)의 제어 하에 센싱값(Vcomm_FB)이 Vcomm_temp 보다 작을 때 현재의 송신단 버퍼 특성을 지시하는 어드레스를 저장하고, 센싱된 공통 노이즈가 최소값이 될 때까지 그 어드레스를 업데이트한다. The address setting unit 133 stores the currently sensed value in the Vcomm_temp register when the enable signal PK_EN is output from the first comparator 132 at the activation level. The address setting unit 133 sequentially selects an output characteristic option for each address of the N-bit register while increasing the count value by 1 using the N-bit counter to set the output characteristic of the transmitter buffer. The output feature option rolls the addresses of all N bit registers. A common noise can be sensed whenever all output characteristic options are sequentially applied to the transmitter buffer. When the sensed value Vcomm_FB is smaller than Vcomm_temp under the control of the second comparator 132 , the address setting unit 133 stores an address indicating the current transmitter buffer characteristic, and stores the address until the sensed common noise becomes a minimum value. Update the address.

어드레스 설정부(133)는 N bit 레지스터의 모든 어드레스를 스캔한 결과, 서로 다른 출력 특성에서 센싱된 공통 노이즈값(Vcomm_FB)이 최소값일 때의 출력 특성을 지시하는 어드레스가 저장된다. N bit 레지스터를 모든 어드레스를 스캔하여 어드레스 설정부(133)에 저장된 어드레스는 센싱부(137)에 의해 실시간 센싱되는 공통 노이즈의 센싱값(Vcomm_FB)이 기준값을 다시 넘기 전까지 유지된다. As a result of scanning all addresses of the N-bit register, the address setting unit 133 stores an address indicating an output characteristic when the common noise value Vcomm_FB sensed in different output characteristics is the minimum value. The addresses stored in the address setting unit 133 by scanning all addresses in the N bit register are maintained until the sensing value Vcomm_FB of the common noise sensed in real time by the sensing unit 137 exceeds the reference value again.

출력 특성 조정부(135)는 어드레스 설정부(133)에 저장된 어드레스로 EEPROM(134)의 출력 옵션을 읽어 송신단 버퍼(134)의 출력 특성을 제어한다. EEPROM(134)에서 읽어 들인 출력 옵션에 의해 송신단 버퍼(136)로부터 출력되는 신호 파형의 프리 엠퍼시스(pre-emphasis)와 진폭(Vid) 중 하나 이상이 변경되어 EMI가 감소될 수 있다. The output characteristic adjusting unit 135 reads the output option of the EEPROM 134 with the address stored in the address setting unit 133 and controls the output characteristic of the transmitting end buffer 134 . EMI may be reduced by changing at least one of pre-emphasis and amplitude Vid of a signal waveform output from the transmitter buffer 136 by an output option read from the EEPROM 134 .

도 12는 제1 비교기(131)의 일 예를 보여 주는 회로도이다. 도 13은 제1 비교기로부터 출력되는 인에이블 신호의 일 예를 보여 주는 파형도이다. 12 is a circuit diagram illustrating an example of the first comparator 131 . 13 is a waveform diagram illustrating an example of an enable signal output from a first comparator.

도 12 및 도 13을 참조하면, 제1 비교기(131)는 제1 기준값(Vcomm_High)과 현재 센싱값(Vcomm_FB)을 비교하는 제1-1 비교기(11), 제2 기준값(Vcomm_Low)과 현재 센싱값(Vcomm_FB)을 비교하는 제1-2 비교기(12), 및 비교기들(11, 12)의 출력 신호들을 입력 받는 AND 게이트(13)를 포함한다. 12 and 13 , the first comparator 131 includes a first-to-first comparator 11 that compares a first reference value Vcomm_High and a current sensed value Vcomm_FB, and a second reference value Vcomm_Low and a current sensed value. and a 1-2 first comparator 12 for comparing the value Vcomm_FB, and an AND gate 13 receiving output signals of the comparators 11 and 12 as input.

센싱값(Vcomm_FB)은 도 10과 같이 송신단 버퍼로부터 출력되는 신호의 파형에 따라 정극성 피크값과 부극성 피크값을 갖는다. 제1 기준값(Vcomm_High)은 EMI 규격을 만족하는 조건에서 정극성 피크값의 상한값으로 설정될 수 있다. 제2 기준값(Vcomm_Low)은 EMI 규격을 만족하는 조건에서 부극성 피크값의 하한값으로 설정될 수 있다. 제2 기준값(Vcomm_Low)은 제1 기준값(Vcomm_High) 보다 낮은 전압으로 설정된다. The sensing value Vcomm_FB has a positive peak value and a negative peak value according to the waveform of the signal output from the transmitter buffer as shown in FIG. 10 . The first reference value Vcomm_High may be set as an upper limit value of the positive polarity peak value under the condition that the EMI standard is satisfied. The second reference value Vcomm_Low may be set as a lower limit value of the negative peak value under the condition that the EMI standard is satisfied. The second reference value Vcomm_Low is set to a voltage lower than the first reference value Vcomm_High.

제1-1 비교기(11)는 센싱값(Vcomm_FB)이 제1 기준값(Vcomm_High) 보다 높을 때 하이 레벨의 출력 신호를 발생한다. 제1-2 비교기(12)는 센싱값(Vcomm_FB)이 제2 기준값(Vcomm_Low) 보다 낮을 때 하이 레벨의 출력 신호를 발생한다. 센싱값(Vcomm_FB)의 피크값은 정극성 피크값과 부극성 피크값을 포함한다. 제1 비교기(131)는 센싱값(Vcomm_FB)의 절대값이 제1 기준값(Vcomm_High) 보다 크고, 제2 기준값(Vcomm_Low) 보다 큰지를 판단한다. The 1-1 comparator 11 generates a high-level output signal when the sensing value Vcomm_FB is higher than the first reference value Vcomm_High. The 1-2-th comparator 12 generates an output signal of a high level when the sensing value Vcomm_FB is lower than the second reference value Vcomm_Low. The peak value of the sensing value Vcomm_FB includes a positive peak value and a negative peak value. The first comparator 131 determines whether the absolute value of the sensing value Vcomm_FB is greater than the first reference value Vcomm_High and greater than the second reference value Vcomm_Low.

AND 게이트(13)는 제1-1 및 제1-2 비교기들(11, 12) 모두 출력이 하이 레벨일 때 하이 레벨의 인에이블 신호(PK_EN)를 출력한다. 따라서, 제1 비교기(131)는 현재 센싱된 센싱값(Vcomm_FB)이 제1 기준값(Vcomm_High) 과 제2 기준값(Vcomm_Low) 사이의 허용 범위를 넘을 때 송신단 버퍼(136)을 출력 특성 변경을 지시하는 인에이블 신호(PK_EN)를 발생한다. The AND gate 13 outputs an enable signal PK_EN of a high level when the outputs of both the 1-1 and 1-2 comparators 11 and 12 are high. Accordingly, the first comparator 131 sends the transmitter buffer 136 to instruct the output characteristic change when the currently sensed sensing value Vcomm_FB exceeds the allowable range between the first reference value Vcomm_High and the second reference value Vcomm_Low. An enable signal (PK_EN) is generated.

인에이블 신호(PK_EN)는 센싱된 센싱값(Vcomm_FB)이 미리 설정된 상한값과 하한값을 초과할 때 하이 레벨로 발생된다. 인에이블 신호(PK_EN)는 도 13과 같이 1 수평 기간(1H)에서 초기에 하이 레벨로 발생되고 송신단 버퍼(136)의 출력 특성이 최적화되어 센싱값(Vcomm_FB)의 피크값이 감소될 때 로우 레벨로 반전될 수 있다. 어드레스 설정부(133)는 인에이블 신호(PK_EN)가 하이 레벨로 반전될 때부터 센싱된 센싱값(Vcomm_FB)을 Vcomm_temp로 저장하고, N bit 레지스터에 설정된 출력 특성 테이블의 어드레스 카운터 값을 증가시키기 시작하여 송신단 버퍼(136)의 출력 특성을 순차적으로 변경할 수 있다. The enable signal PK_EN is generated at a high level when the sensed sensing value Vcomm_FB exceeds a preset upper limit value and a preset lower limit value. As shown in FIG. 13 , the enable signal PK_EN is initially generated at a high level in one horizontal period 1H, and when the output characteristic of the transmitting end buffer 136 is optimized and the peak value of the sensing value Vcomm_FB is reduced, a low level can be reversed to The address setting unit 133 stores the sensed value Vcomm_FB as Vcomm_temp when the enable signal PK_EN is inverted to the high level, and starts increasing the address counter value of the output characteristic table set in the N bit register. Thus, the output characteristics of the transmitter buffer 136 may be sequentially changed.

도 14는 제2 비교기(132)의 일 예를 보여 주는 회로도이다. 14 is a circuit diagram illustrating an example of the second comparator 132 .

도 14를 참조하면, 제2 비교기(132)는 현재 센싱된 공통 노이즈값(Vcomm_FB)을 레지스터에 저장된 이전 Vcomm_temp와 비교한다. Referring to FIG. 14 , the second comparator 132 compares the currently sensed common noise value Vcomm_FB with the previous Vcomm_temp stored in the register.

공통 노이즈값(Vcomm_FB)이 Vcomm_temp 보다 클 경우, 제2 비교기(132)는 Save_reg_addr를 로우 레벨로 출력한다. 어드레스 설정부(133)는 Save_reg_addr이 로우 레벨일 때 카운터값을 1씩 증가시켜 N bit 레지스터에서 다음 어드레스에 저장된 출력 특성 값을 읽는다. When the common noise value Vcomm_FB is greater than Vcomm_temp, the second comparator 132 outputs Save_reg_addr at a low level. The address setting unit 133 increments the counter value by 1 when Save_reg_addr is at the low level and reads the output characteristic value stored at the next address in the N bit register.

공통 노이즈값(Vcomm_FB)이 Vcomm_temp 보다 작을 경우, 제2 비교기(132)는 Save_reg_addr를 하이 레벨로 출력한다. 어드레스 설정부(133)는 Save_reg_addr이 하이 레벨일 때 현재 어드레스와 그 어드레스를 저장하고, 현재 센싱된 센싱값(Vcomm_FB)으로 Vcomm_temp를 업데이트한다. When the common noise value Vcomm_FB is smaller than Vcomm_temp, the second comparator 132 outputs Save_reg_addr as a high level. When Save_reg_addr is at a high level, the address setting unit 133 stores the current address and the address, and updates Vcomm_temp with the currently sensed value (Vcomm_FB).

도 15는 본 발명의 실시예에 따른 EMI 저감 방법에서 N bit 레지스터의 어드레스 설정 방법을 상세히 보여 주는 흐름도이다. 15 is a flowchart illustrating in detail a method of setting an address of an N bit register in an EMI reduction method according to an embodiment of the present invention.

도 16은 도 15에 도시된 Vcomm_temp, Set_reg_Data, Save_reg_addr, 및 Select_reg_addr의 일 예를 보여 주는 파형도이다. 16 is a waveform diagram illustrating an example of Vcomm_temp, Set_reg_Data, Save_reg_addr, and Select_reg_addr shown in FIG. 15 .

도 15 및 도 16을 참조하면, EMI 저감 방법은 센싱부(137)를 이용하여 송신단 버퍼(TX)의 출력단에서 공통 노이즈를 센싱한다(S131). 15 and 16 , in the EMI reduction method, a common noise is sensed at the output terminal of the transmitter buffer TX using the sensing unit 137 ( S131 ).

제1 비교기(131)는 센싱된 공통 노이즈값(Vcomm_FB)과 미리 설정된 기준값 을 비교한다. 현재 센싱된 공통 노이즈값(Vcomm_FB)이 미리 설정된 기준값 보다 작으면, 현재의 송신단 출력 특성이 유지된다(S132 및 S133). 반면에, 센싱된 공통 노이즈값(Vcomm_FB)이 기준값 보다 클 때 송신단 출력 특성을 변경하기 위한 인에이블 신호(PK_EN)가 하이 레벨(H)로 발생된다(S132 및 S134). The first comparator 131 compares the sensed common noise value Vcomm_FB with a preset reference value. When the currently sensed common noise value Vcomm_FB is smaller than a preset reference value, the current transmitter output characteristic is maintained ( S132 and S133 ). On the other hand, when the sensed common noise value Vcomm_FB is greater than the reference value, the enable signal PK_EN for changing the output characteristics of the transmitter is generated at a high level (H) (S132 and S134).

어드레스 설정부(133)는 하이 레벨의 인에이블 신호(PK_EN)에 응답하여 센싱된 센싱값(Vcomm_FB)을 Vcomm_temp 레지스터에 저장한다(S135). 그리고 어드레스 설정부(133)는 N bit 카운터를 1씩 증가하면서 N bit 레지스터의 어드레스를 이동하면서 송신단 버퍼(136)의 출력 특성을 다른 값으로 선택한다(S136). 어드레스가 변경될 때마다 출력 특성 조정부(135)에 의해 송신단 버퍼(136)의 출력 특성이 변경된다. The address setting unit 133 stores the sensed value Vcomm_FB sensed in response to the high level enable signal PK_EN in the Vcomm_temp register ( S135 ). Then, the address setting unit 133 increments the N-bit counter by one while moving the address of the N-bit register and selects the output characteristic of the transmitter buffer 136 as a different value (S136). Whenever the address is changed, the output characteristic of the transmitting end buffer 136 is changed by the output characteristic adjusting unit 135 .

N bit 카운터로부터 출력된 모든 bit 값이 하이(H = 1)일 때 N bit 레지스터에 설정된 모든 출력 특성으로 송신단 버퍼(136)의 출력 특성이 변경된 것이다. 출력 특성이 변경될 때마다 센싱값(Vcomm_FB)이 센싱된다. N bit 카운터로부터 출력된 모든 bit 값이 하이(H = 1)일 때, 센싱값(Vcomm_FB)이 최소값일 때의 출력 특성을 선택하기 위한 선택 신호(Select_reg_addr)가 하이 레벨로 반전된다(S140). When all bit values output from the N bit counter are high (H = 1), the output characteristics of the transmitter buffer 136 are changed to all the output characteristics set in the N bit register. Whenever the output characteristic is changed, the sensed value Vcomm_FB is sensed. When all bit values output from the N-bit counter are high (H = 1), the selection signal Select_reg_addr for selecting the output characteristic when the sensing value Vcomm_FB is the minimum value is inverted to the high level (S140).

제2 비교기(132)는 어드레스 설정부(133)에 의해 N bit 레지스터의 어드레스가 변경될 때마다 센싱부(137)에 의해 센싱된 노이즈 값(Vcomm_FB)과, Vcomm_temp 레지스터에 저장된 이전 센싱값 즉, Vcomm_temp를 비교한다(S137). 출력 특성이 변경된 후 센싱된 노이즈 값(Vcomm_FB)이 Vcomm_temp) 보다 작으면, 현재의 노이즈 값(Vcomm_FB)으로 Vcomm_temp를 업데이트하여 저장한다(S138 및 S139). S136 내지 S139 단계는 N bit 카운터의 카운트값이 최대값 즉, 모든 bit가 하이(H)가 될 때까지 반복된다.The second comparator 132 performs the noise value Vcomm_FB sensed by the sensing unit 137 whenever the address of the N bit register is changed by the address setting unit 133 and the previous sensed value stored in the Vcomm_temp register, that is, Vcomm_temp is compared (S137). If the sensed noise value (Vcomm_FB) is smaller than Vcomm_temp after the output characteristic is changed, Vcomm_temp is updated and stored with the current noise value (Vcomm_FB) ( S138 and S139 ). Steps S136 to S139 are repeated until the count value of the N bit counter becomes the maximum value, that is, all bits become high (H).

N bit 레지스터에 설정된 모든 출력 특성 옵션들이 송신단 버퍼(136)에 적용된 후, 마지막으로 업데이트된 Vcomm_temp가 얻어진 N bit 레지스터의 어드레스가 송신단 버퍼의 최적 출력 특성을 지시한다. After all output characteristic options set in the N bit register are applied to the transmitting end buffer 136, the address of the N bit register from which the last updated Vcomm_temp is obtained indicates the optimal output characteristics of the transmitting end buffer.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art from the above description will be able to see that various changes and modifications can be made without departing from the technical spirit of the present invention. Accordingly, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

130: 타이밍 콘트롤러 110: 데이터 구동부
SIC, SIC1~SICn: 소스 드라이브 IC 131: 제1 비교기
132: 제2 비교기 133: 어드레스 설정부
134: EEPROM 135, PRE/VID: 출력 특성 조정부
136, TX: 송신단 버퍼 137: 센싱부
138, RX: 수신단 버퍼130: timing controller 110: data driver
SIC, SIC1 to SICn: source drive IC 131: first comparator
132: second comparator 133: address setting unit
134: EEPROM 135, PRE/VID: output characteristic adjustment unit
136, TX: transmitter buffer 137: sensing unit
138, RX: receiving end buffer

Claims (11)

송신단 버퍼를 통해 차동 신호를 출력하는 타이밍 콘트롤러와, 수신단 버퍼를 통해 상기 차동 신호를 수신하는 소스 드라이브 IC를 포함하는 표시장치의 EMI 저감 방법에 있어서,
상기 송신단 버퍼의 출력단에서 공통 노이즈를 센싱하는 제1 단계;
상기 공통 노이즈의 센싱값을 미리 설정된 기준값과 비교하는 제2 단계;
상기 센싱값이 상기 기준값 보다 클 때 상기 송신단 버퍼의 출력 특성을 변경하는 제3 단계;
상기 송신단 버퍼의 출력 특성이 변경될 때 상기 송신단 버퍼의 출력단에서 상기 공통 노이즈를 다시 센싱하는 제4 단계; 및
상기 제3 및 제4 단계를 N(N은 2 이상의 자연수) 회 반복하여 상기 센싱값이 최소값에 도달할 때 메모리에 저장된 출력 특성을 상기 송신단 버퍼에 적용하는 제5 단계를 포함하는 표시장치의 EMI 저감 방법. A method for reducing EMI of a display device comprising: a timing controller for outputting a differential signal through a buffer at a transmitting end; and a source drive IC for receiving the differential signal through a buffer at a receiving end, the method comprising:
a first step of sensing a common noise at an output end of the transmitting end buffer;
a second step of comparing the sensed value of the common noise with a preset reference value;
a third step of changing an output characteristic of the transmitter buffer when the sensed value is greater than the reference value;
a fourth step of re-sensing the common noise at an output end of the transmitting end buffer when the output characteristic of the transmitting end buffer is changed; and
and a fifth step of repeating the third and fourth steps N (N is a natural number greater than or equal to 2) N times and applying the output characteristics stored in the memory to the transmitter buffer when the sensed value reaches a minimum value. abatement method. 제 1 항에 있어서,
상기 제5 단계는,
상기 센싱값이 최소값일 때 적용된 상기 송신단 버퍼의 출력 특성으로 상기 송신단 버퍼에 적용하는 단계; 및
상기 센싱값이 상기 기준값을 넘기 전까지 상기 센싱값이 최소값일 때 적용된 상기 송신단 버퍼의 출력 특성이 유지되는 단계를 포함하는 표시장치의 EMI 저감 방법.The method of claim 1,
The fifth step is
applying an output characteristic of the transmitter buffer applied when the sensing value is a minimum value to the transmitter buffer; and
and maintaining an output characteristic of the transmitter buffer applied when the sensed value is a minimum value until the sensed value exceeds the reference value. 제 1 항에 있어서,
상기 제3 단계는,
2n 개의 서로 다른 출력 특성 옵션들이 설정된 N bit 레지스터를 저장하는 단계; 및
상기 센싱값이 상기 기준값을 초과할 때 상기 어드레스 값을 증가시키면서 상기 출력 특성 옵션들을 순차적으로 선택하여 상기 송신단 버퍼의 출력 특성을 변경하는 단계를 포함하는 표시장치의 EMI 저감 방법.The method of claim 1,
The third step is
storing an N bit register in which 2 n different output characteristic options are set; and
and changing the output characteristic of the transmitter buffer by sequentially selecting the output characteristic options while increasing the address value when the sensed value exceeds the reference value. 제 1 항 또는 제 3 항에 있어서,
상기 송신단 버퍼의 출력 특성 옵션들 각각은,
신호 진폭과 프리 엠퍼시스 비율 중 하나 이상을 포함하는 표시장치의 EMI 저감 방법.4. The method of claim 1 or 3,
Each of the output characteristic options of the transmitting end buffer,
A method for reducing EMI of a display device comprising at least one of a signal amplitude and a pre-emphasis ratio. 제 1 항에 있어서,
상기 기준값은,
미리 설정된 허용 범위의 상한값을 정의하는 제1 기준값과,
상기 허용 범위의 하한값을 정의하는 제2 기준값을 포함하는 표시장치의 EMI 저감 방법.The method of claim 1,
The reference value is
a first reference value defining an upper limit value of a preset allowable range;
The method of reducing EMI of a display device including a second reference value defining a lower limit value of the allowable range. 송신단 버퍼를 통해 차동 신호를 출력하는 타이밍 콘트롤러;
수신단 버퍼를 통해 상기 차동 신호를 수신하는 소스 드라이브 IC;
상기 송신단 버퍼의 출력단에서 공통 노이즈를 센싱하는 센싱부;
상기 공통 노이즈를 미리 설정된 기준값과 비교하고, 상기 공통 노이즈의 센싱값이 상기 기준값 보다 클 때 인에이블 신호를 활성화 레벨로 출력하는 제1 비교기;
상기 활성화 레벨의 인에이블 신호에 응답하여 상기 센싱값을 저장하고, 미리 설정된 레지스터의 어드레스를 변경하여 상기 송신단 버퍼의 출력 특성 옵션 값을 다른 값으로 변경하는 어드레스 설정부;
상기 어드레스 설정부에 선택된 출력 특성 옵션으로 상기 송신단 버퍼의 출력 특성을 변경하는 출력 특성 조정부; 및
상기 송신단 버퍼의 출력 특성 변경후 상기 센싱부에 의해 센싱된 현재 센싱값을 상기 어드레스 설정부에 저장된 이전 센싱값과 비교하는 제2 비교기를 포함하고,
상기 어드레스 설정부는 상기 제2 비교기의 출력에 응답하여 상기 현재 센싱값이 상기 이전 센싱값 보다 작을 때 상기 현재 센싱값으로 상기 이전 센싱값을 업데이트하여 저장하고,
상기 어드레스 설정부는 상기 레지스터에 설정된 모든 출력 특성 옵션이 상기 송신단 버퍼에 적용된 최소값으로 저장된 센싱값이 얻어진 상기 레지스터의 어드레스를 선택하여 상기 출력 특성 조정부에 공급하는 표시장치. a timing controller for outputting a differential signal through a buffer at the transmitting end;
a source drive IC for receiving the differential signal through a receiving end buffer;
a sensing unit sensing a common noise at an output end of the transmitting end buffer;
a first comparator comparing the common noise with a preset reference value and outputting an enable signal as an activation level when the sensed value of the common noise is greater than the reference value;
an address setting unit configured to store the sensed value in response to the enable signal of the activation level and change an output characteristic option value of the transmitter buffer to another value by changing an address of a preset register;
an output characteristic adjusting unit configured to change the output characteristics of the transmitting end buffer according to the output characteristic option selected by the address setting unit; and
a second comparator for comparing the current sensed value sensed by the sensing unit with the previous sensed value stored in the address setting unit after changing the output characteristics of the transmitting end buffer;
The address setting unit updates and stores the previous sensed value with the current sensed value when the current sensed value is smaller than the previous sensed value in response to the output of the second comparator;
The address setting unit selects an address of the register from which a sensed value stored as a minimum value applied to the transmitter buffer for all output characteristic options set in the register, and supplies the selected address to the output characteristic adjustment unit. 제 6 항에 있어서,
상기 송신단 버퍼의 제1 출력 단자와 상기 수신단 버퍼의 제1 입력 단자를 연결하는 제1 배선; 및
상기 송신단 버퍼의 제2 출력 단자와 상기 수신단 버퍼의 제2 입력 단자를 연결하는 제2 배선을 더 포함하고,
상기 센싱부는,
상기 제1 및 제2 출력 단자들 사이에 직렬로 연결된 제1 및 제2 저항을 포함하고,
상기 제1 및 제2 저항들 사이의 노드를 통해 상기 공통 노이즈를 센싱하여 상기 제1 및 제2 비교기들에 공급하는 표시장치.7. The method of claim 6,
a first wire connecting a first output terminal of the transmitting end buffer and a first input terminal of the receiving end buffer; and
and a second wire connecting a second output terminal of the transmitting end buffer and a second input terminal of the receiving end buffer,
The sensing unit,
first and second resistors connected in series between the first and second output terminals;
The display device senses the common noise through a node between the first and second resistors and supplies the sensed signal to the first and second comparators. 제 6 항에 있어서,
상기 출력 특성 조정부는,
상기 어드레스 설정부에 의해 선택된 어드레스가 지시하는 출력 특성 옵션으로 상기 송신단 버퍼를 구동하고,
상기 센싱값이 상기 기준값을 넘기 전까지 상기 센싱값이 최소값일 때 적용된 상기 송신단 버퍼의 출력 특성이 유지되는 표시장치.7. The method of claim 6,
The output characteristic adjustment unit,
driving the transmitting end buffer with an output characteristic option indicated by the address selected by the address setting unit;
An output characteristic of the transmitter buffer applied when the sensed value is a minimum value is maintained until the sensed value exceeds the reference value. 제 6 항에 있어서,
상기 어드레스 설정부는,
2n 개의 서로 다른 출력 특성 옵션들이 설정된 N bit 레지스터를 저장하고,
상기 센싱값이 상기 기준값을 초과할 때 상기 어드레스 값을 증가시키면서 상기 출력 특성 옵션들을 순차적으로 선택하는 표시장치. 7. The method of claim 6,
The address setting unit,
2 Stores N bit registers in which n different output characteristic options are set,
The display device sequentially selects the output characteristic options while increasing the address value when the sensed value exceeds the reference value. 제 6 항 또는 제 9 항에 있어서,
상기 출력 특성 옵션들 각각은,
진폭과 프리 엠퍼시스 비율 중 하나 이상을 포함하는 표시장치.10. The method according to claim 6 or 9,
Each of the output characteristics options is:
A display comprising at least one of an amplitude and a pre-emphasis ratio. 제 6 항에 있어서,
상기 기준값은,
미리 설정된 허용 범위의 상한값을 정의하는 제1 기준값과,
상기 허용 범위의 하한값을 정의하는 제2 기준값을 포함하고,
상기 제1 비교기가 상기 센싱값의 절대값이 상기 제1 기준값 보다 크고, 상기 제2 기준값 보다 클 때 상기 인에이블 신호를 활성화 레벨로 출력하는 표시장치.7. The method of claim 6,
The reference value is
a first reference value defining an upper limit value of a preset allowable range;
a second reference value defining a lower limit of the allowable range;
The first comparator outputs the enable signal as an activation level when the absolute value of the sensed value is greater than the first reference value and greater than the second reference value.
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