KR20210081865A - 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치 - Google Patents

디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치 Download PDF

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Abstract

본 발명은 데이터 패킷의 길이를 제어함으로써 고속 데이터 통신을 지원할 수 있는 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치를 개시한다. 상기 디스플레이 장치는, 통신 신호를 전송하는 타이밍 컨트롤러; 및 상기 타이밍 컨트롤러와 통신 링크를 통해서 연결되고, 상기 통신 신호를 수신하는 소스 드라이버;를 포함할 수 있다. 상기 소스 드라이버는 컨피규레이션 모드에서 상기 타이밍 컨트롤러로부터 프리엠블 데이터, 시작 데이터, 컨피규레이션 데이터, 종료 데이터 및 컨피규레이션 완료 데이터의 포맷을 가지는 상기 통신 신호를 수신할 수 있으며, 상기 컨피규레이션 데이터에는 데이터 패킷의 길이를 정의하는 헤더를 포함할 수 있다.

Description

디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치{DISPLAY DRIVING DEVICE AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로, 더 상세하게는 고속 데이터 통신을 지원할 수 있는 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 표시 패널, 소스 드라이버 및 타이밍 컨트롤러 등을 포함한다.
소스 드라이버는 타이밍 컨트롤러로부터 제공되는 디지털 영상 데이터를 데이터 전압으로 변환하고, 이를 표시 패널에 제공한다. 소스 드라이버는 칩으로 집적될 수 있으며, 표시 패널의 크기와 해상도를 고려하여 복수 개로 구성될 수 있다.
한편, 디스플레이 장치는 고속 통신을 하기 위해 저속에서 소스 드라이버의 내부 옵션을 설정하고 있다.
그런데, 고속 통신을 위해 필요한 컨피규레이션 옵션의 개수는 어플리케이션 및 소스 드라이버 벤더 등에 따라 달라질 수 있다. 이에 저속에서 진행되는 컨피규레이션 시간이 길어질수록 디스플레이 장치의 응답 속도에 영향을 주는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 데이터 패킷의 길이를 제어함으로써 고속 데이터 통신을 지원할 수 있는 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치를 제공하고자 한다.
일 실시예에 따른 디스플레이 장치는, 통신 신호를 전송하는 타이밍 컨트롤러; 및 상기 타이밍 컨트롤러와 통신 링크를 통해서 연결되고, 상기 통신 신호를 수신하는 소스 드라이버;를 포함할 수 있다. 상기 소스 드라이버는 컨피규레이션 모드에서 상기 타이밍 컨트롤러로부터 프리엠블 데이터, 시작 데이터, 컨피규레이션 데이터, 종료 데이터 및 컨피규레이션 완료 데이터의 포맷을 가지는 상기 통신 신호를 수신할 수 있으며, 상기 컨피규레이션 데이터에는 데이터 패킷의 길이를 정의하는 헤더를 포함할 수 있다.
일 실시예에 따른 디스플레이 구동 장치는 컨피규레이션 모드에서 타이밍 컨트롤러로부터 프리엠블 데이터, 시작 데이터, 컨피규레이션 데이터, 종료 데이터 및 컨피규레이션 완료 데이터의 포맷을 가지는 통신 신호를 수신하는 적어도 하나의 소스 드라이버;를 포함할 수 있다. 상기 컨피규레이션 데이터에는 데이터 패킷의 길이를 정의하는 헤더를 포함할 수 있다.
상술한 바와 같이, 실시예들은 데이터 패킷의 가변적인 길이를 헤더에 정의함으써 저 주파수에서 동작하는 컨피규레이션 모드의 시간을 줄일 수 있어 고속 데이터 통신을 지원할 수 있으며 시스템 효율성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 디스플레이 장치의 블록도이다.
도 2는 일 실시예에 따른 디스플레이 장치의 복원 프로토콜을 설명하기 위한 도면이다.
도 3은 다른 실시예에 따른 디스플레이 장치의 복원 프로토콜을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 디스플레이 장치의 컨피규레이션 프로토콜을 설명하기 위한 도면이다.
실시예들은 가변적인 데이터 패킷의 길이를 헤더에 정의함으써 저 주파수에서 동작하는 컨피규레이션 모드의 시간을 줄일 수 있어 고속 데이터 통신을 지원할 수 있는 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치를 개시한다.
실시예들은 타이밍 컨트롤러와 소스 드라이버들 간의 통신 중 예상치 못한 변수로 통신 이상이 발생하는 경우 통신 이상 상태를 정상 상태로 복원할 수 있는 디스플레이 구동 장치 및 이를 포함하는 디스플레이 장치를 개시한다.
실시예들에서, 복원 프로토콜 또는 복원 모드는 타이밍 컨트롤러와 소스 드라이버들 간의 통신 상태를 동일한 상태로 만드는 프로토콜 또는 모드로 정의될 수 있다.
실시예들에서, 컨피규레이션 프로토콜, 컨피규레이션 모드, 컨피규레이션 기간은 디스플레이 모드에서 고속으로 동작되는 통신 링크들의 IP(Internet Protocol)의 옵션, 소스 드라이버의 클럭 데이터 복원 회로의 옵션, 프리-클럭 트레이닝 옵션, 이퀄라이저 옵션을 설정하는 프로토콜, 모드 또는 기간으로 정의될 수 있다.
실시예들에서, 디스플레이 모드 또는 디스플레이 기간은 소스 드라이버의 컨피규레이션 데이터 및 영상 데이터를 처리하는 모드 또는 기간로 정의될 수 있다.
실시예들에서, 프리-클럭 트레이닝은 또는 대역폭 설정 기간은 디스플레이 모드에서 고속으로 동작되는 통신 링크들의 최적의 주파수 대역폭을 검색하여 설정하는 모드 또는 기간으로 정의될 수 있다.
실시예들에서, 이퀄라이저 트레이닝 또는 이퀄라이저 기간은 디스플레이 모드에서 고속으로 동작되는 통신 링크들의 특성을 개선하기 위해 이퀄라이저 게인 레벨을 설정하는 모드 또는 기간으로 정의될 수 있다.
실시예들에서, 제1 및 제2 등의 용어는 복수의 구성요소들을 서로 구별하는 목적으로 사용될 수 있다. 여기서, 제1 및 제2 용어는 상기 구성요소들을 한정하는 것은 아니다.
도 1은 일 실시예에 따른 디스플레이 장치의 블록도이다.
도 1을 참고하면, 디스플레이 장치는 타이밍 컨트롤러(TCON), 복수의 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5) 및 표시 패널을 포함할 수 있다.
타이밍 컨트롤러(TCON)는 제1 내지 제5 통신 링크들(CL1 ~ CL5)을 통해서 복수의 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)과 포인트 투 포인트(point to point) 방식으로 연결될 수 있다.
일례로, 타이밍 컨트롤러(TCON)와 제1 소스 드라이버(SDIC1)는 제1 통신 링크(CL1)를 통해서 연결될 수 있고, 타이밍 컨트롤러(TCON)와 제2 소스 드라이버(SDIC2)는 제2 통신 링크(CL2)를 통해서 연결될 수 있다. 타이밍 컨트롤러(TCON)와 제3 소스 드라이버(SDIC3)는 제3 통신 링크(CL3)를 통해서 연결될 수 있고, 타이밍 컨트롤러(TCON)와 제4 소스 드라이버(SDIC4)는 제4 통신 링크(CL1)를 통해서 연결될 수 있다. 타이밍 컨트롤러(TCON)와 제5 소스 드라이버(SDIC5)는 제5 통신 링크(CL5)를 통해서 연결될 수 있다. 그리고, 제1 내지 제5 통신 링크들(CL1 ~ CL5) 각각은 한 쌍의 차동 신호 레인들로 구성할 수 있다.
이러한 타이밍 컨트롤러(TCON)는 제1 내지 제5 통신 링크들(CL1 ~ CL5)를 통해서 통신 신호(CEDS_GEN2+/-)를 각 소스 드라이버들(SDIC1 ~ SDIC5)에 제공할 수 있다.
그리고, 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 제1 내지 제5 락 링크들(LL1 ~ LL5)를 통해서 캐스케이드(cascade) 방식으로 연결될 수 있다.
일례로, 첫 번째의 제1 소스 드라이버(SDIC1)는 제1 락 링크(LL1)를 통해서 전원전압 단자(VCC)와 연결될 수 있다. 제1 소스 드라이버(SDIC1)와 제2 소스 드라이버(SDIC2)는 제2 락 링크(LL2)를 통해서 연결될 수 있으며, 제2 소스 드라이버(SDIC2)와 제3 소스 드라이버(SDIC3)는 제3 락 링크(LL3)를 통해서 연결될 수 있다. 제3 소스 드라이버(SDIC3)와 제4 소스 드라이버(SDIC4)는 제4 락 링크(LL4)를 통해서 연결될 수 있으며, 제4 소스 드라이버(SDIC4)와 제5 소스 드라이버(SDIC5)는 제5 락 링크(LL5)를 통해서 연결될 수 있다. 그리고, 마지막 번째의 제5 소스 드라이버(SDIC5)는 피드백 링크(FL)를 통해서 타이밍 컨트롤러(TCON)와 연결될 수 있다.
제1 소스 드라이버(SDIC1)는 제2 락 링크(LL2)를 통해서 제1 락 신호(LOCK1)를 제2 소스 드라이버(SDIC2)에 전송할 수 있고, 제2 소스 드라이버(SDIC2)는 제3 락 링크(LL3)를 통해서 제2 락 신호(LOCK2)를 제3 소스 드라이버(SDIC3)에 전송할 수 있다. 제3 소스 드라이버(SDIC3)는 제4 락 링크(LL4)를 통해서 제3 락 신호(LOCK3)를 제4 소스 드라이버(SDIC4)에 전송할 수 있으며, 제4 소스 드라이버(SDIC4)는 제5 락 링크(LL5)를 통해서 제4 락 신호(LOCK3)를 제5 소스 드라이버(SDIC5)에 전송할 수 있다. 그리고, 제5 소스 드라이버(SDIC5)는 피드백 링크(FL)를 통해서 제5 락 신호(RX_LOCK)를 타이밍 컨트롤러(TCON)에 전송할 수 있다. 여기서, 제5 락 신호(RX_LOCK)는 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5) 중 적어도 하나의 통신 상태를 나타낼 수 있다. 이러한 제5 락 신호(RX_LOCK)는 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5) 중 적어도 하나에 락 페일이 발생하는 경우 통신 이상 상태를 나타내는 값으로 전환될 수 있다.
도 2는 일 실시예에 따른 디스플레이 장치의 복원 프로토콜을 설명하기 위한 도면이다.
도 2를 참고하면, 디스플레이 장치는 디스플레이 모드를 수행 중에 ESD(Electrostatic Discharge) 등의 외부 노이즈에 의해 통신 이상 상태가 발생하는 경우 디스플레이 모드를 컨피규레이션 모드로 전환할 수 있다.
일례로, 제5 소스 드라이버(SDIC5)는 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5) 중 적어도 하나에 락 페일이 발생하는 경우 제5 락 신호(RX_LOCK)를 하이 레벨에서 로우 레벨로 전환하여 타이밍 컨트롤러(TCON)에 제공할 수 있다.
타이밍 컨트롤러(TCON)는 락 페일이 발생하는 경우 제1 내지 제5 통신 링크들(CL1 ~ CL5)을 통해서 통신 상태를 복원하기 위한 복원 커맨드(SYNC_RST)를 통신 신호(CEDS GEN2+/-)에 포함시켜 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC2)에 전송할 수 있다.
일례로, 타이밍 컨트롤러(TCON)는 일정 레벨을 가지는 복원 커맨드(SYNC_RST)를 일정 시간 동안 전송할 수 있다. 그리고, 타이밍 컨트롤러(TCON)는 복원 커맨드(SYNC_RST)를 일정 시간 동안 전송 후 컨피규레이션 데이터 패킷(RX CFG)을 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC2)에 전송할 수 있다.
제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 복원 커맨드(SYNC_RST) 및 컨피규레이션 데이터 패킷(RX CFG)을 수신할 수 있으며, 컨피규레이션 데이터 패킷(RX CFG)에 따라 컨피규레이션 모드를 수행할 수 있다. 여기서, 컨피규레이션 모드는 디스플레이 모드에서 고속으로 동작되는 제1 내지 제5 통신 링크들(CP1 ~ CP5)의 IP의 옵션을 설정하는 모드로 정의될 수 있다.
그리고, 컨피규레이션 모드는 디스플레이 모드 대비 저 주파수 대역에서 동작하도록 설정될 수 있다.
그리고, 타이밍 컨트롤러(TCON)는 모든 컨피규레이션 데이터 패킷(RX CFG)을 전송한 후 컨피규레이션 완료 데이터(CFG DONE)를 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)에 전송할 수 있다.
일례로, 타이밍 컨트롤러(TCON)는 일정 시간 동안 연속적으로 0, 1이 토글링되는 값을 가지는 컨피규레이션 완료 데이터(CFG DONE)를 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)에 전송할 수 있다.
그리고, 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 타이밍 컨트롤러(TCON)로부터 컨피규레이션 완료 데이터(CFG DONE)를 수신하는 경우 컨피규레이션 모드에서 디스플레이 모드로 전환할 수 있다.
제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 디스플레이 기간에 클럭 트레이닝을 수행하여 내부의 클럭 데이터 복원 회로(도시되지 않음)의 PLL(Phase Lock Loop) 클럭을 복원할 수 있다.
다음으로, 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 디스플레이 기간의 클럭 트레이닝 이후에 링크 트레이닝을 수행하여 심볼 경계 검출 및 심볼 클럭을 락킹할 수 있다.
다음으로, 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 디스플레이 기간의 링크 트레이닝 이후에 타이밍 컨트롤러(TCON)로부터 전송되는 프레임 데이터를 수신할 수 있으며, 프레임 데이터에 포함되는 라인 데이터를 데이터 전압으로 변환하여 디스플레이 패널에 제공할 수 있다.
도 3은 다른 실시예에 따른 디스플레이 장치의 복원 프로토콜을 설명하기 위한 도면이다. 도 3의 설명에서, 도 2의 일 실시예와 중복되는 설명은 도 2의 설명으로 대체한다.
도 3을 참고하면, 타이밍 컨트롤러(TCON)는 외부 노이즈에 의해 통신 이상 상태가 발생하는 경우 일정 레벨을 가지는 복원 커맨드(SYNC_RST)를 일정 시간 동안 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)에 전송할 수 있다.
다음으로, 타이밍 컨트롤러(TCON)는 복원 커맨드(SYNC_RST)를 일정 시간 동안 전송 후 컨피규레이션 데이터 패킷(RX CFG)을 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC2)에 전송할 수 있다.
일례로, 타이밍 컨트롤러(TCON)는 컨피규레이션 데이터 패킷(RX CFG)을 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC2)에 전송 시 프리-클럭 트레이닝 옵션 및 이퀄라이저 트레이닝 옵션을 컨피규레이션 데이터 패킷(RX CFG)에 포함시켜 전송할 수 있다.
다음으로, 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 컨피규레이션 모드를 완료한 이후에 프리-클럭 트레이닝을 수행하여 디스플레이 모드에서 고속으로 동작되는 제1 내지 제5 통신 링크들(CL1 ~ CL5)의 최적의 주파수 대역폭을 설정할 수 있다.
다음으로, 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 프리-클럭 트레이닝을 완료한 이후에 이퀄라이저 트레이닝을 수행하여 디스플레이 모드에서 고속으로 동작되는 통신 링크들의 특성을 개선할 수 있는 이퀄라이저 게인 레벨을 설정할 수 있다.
일례로, 타이밍 컨트롤러(TCON)는 이퀄라이저 기간 동안 이전의 컨피규레이션 모드에서 설정된 횟수만큼 이퀄라이저 클럭 트레이닝, 이퀄라이저 링크 트레이닝 패턴을 반복 전송할 수 있다.
제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 이전의 컨피규레이션 모드에서 설정된 값만큼 이퀄라이저 게인 레벨의 단계를 변경할 수 있다.
그리고, 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 각각의 이퀄라이저 게인 레벨에 따른 클럭 데이터 복원 회로의 락킹, 심볼 락킹, 에러 개수를 확인할 수 있다.
그리고, 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 이퀄라이저 게인 레벨에 따른 클럭 데이터 복원 회로의 락킹, 심볼 락킹, 에러 개수를 비교하여 가장 유효한 이퀄라이저 게인 레벨을 선택하여 제1 내지 제5 통신 링크들(CL1 ~ CL5)을 설정할 수 있다.
여기서, 프리-클럭 트레이닝 및 이퀄라이저 트레이닝은 컨피규레이션 모드 대비 고 주파수 대역에서 동작하도록 설정될 수 있다.
그리고, 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 이퀄라이저 트레이닝을 완료한 이후에 디스플레이 모드로 전환할 수 있다.
제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 디스플레이 모드에서 클럭 트레이닝을 수행하여 PLL의 클럭을 복원할 수 있으며, 링크 트레이닝을 수행하여 심볼 경계 검출 및 심볼 클럭을 락킹할 수 있다.
그리고, 제1 내지 제5 소스 드라이버들(SDIC1 ~ SDIC5)은 타이밍 컨트롤러(TCON)로부터 전송되는 라인 데이터를 데이터 전압으로 변환하여 디스플레이 패널에 제공할 수 있다.
이와 같이 실시예들은 타이밍 컨트롤러와 소스 드라이버 간 예상치 못한 변수로 통신 이상이 발생하는 경우 원하는 시간에 통신 이상 상태를 정상 상태로 복원함으로써 통신 불량을 방지할 수 있다.
도 4는 일 실시예에 따른 디스플레이 장치의 컨피규레이션 프로토콜을 설명하기 위한 도면이다. 이하, 설명의 편의를 위해 하나의 소스 드라이버와 타이밍 컨트롤러 간에 통신을 수행하는 것을 예시로 설명한다.
도 4를 참고하면, 소스 드라이버는 컨피규레이션 모드에서 타이밍 컨트롤러(TCON)로부터 프리엠블 데이터(PREAMBLE), 시작 데이터(START), 컨피규레이션 데이터(CFG_DATA), 종료 데이터(END) 및 컨피규레이션 완료 데이터(CFG_DONE)의 포맷을 가지는 통신 신호를 수신할 수 있다. 컨피규레이션 데이터(CFG_DATA)에는 데이터 패킷(DATA1 ~ DATAN)의 길이를 정의하는 헤더(CFG[7:0])를 포함할 수 있다.
컨피규레이션 데이터(CFG_DATA)는 헤더(CFG[7:0]), 데이터 패킷(DATA1 ~ DATAN) 및 체크섬(CHECK)SUM[7:0])의 포맷을 가질 수 있다.
헤더(CFG[7:0])는 현재 트랜잭션의 데이터 패킷(DATA1 ~ DATAN)의 바이트 수를 정의할 수 있다. 그리고, 헤더(CFG[7:0])는 컨피규레이션 데이터(CFG_DATA)의 시퀀스(CFG_DATA[1] ~ CFG_DATA[N])의 총 수를 정의할 수 있다. 그리고, 헤더(CFG[7:0])는 체크섬(CHECK)SUM[7:0])의 활성화 여부를 정의할 수 있다.
일례로, 헤더(CFG[7:0])는 8비트로 구성할 수 있으며, 헤더(CFG[7:0]) 의 [0]비트는 싱크를 위해 이용될 수 있고, 헤더(CFG[7:0])의 [3:1]비트는 현재 트랜잭션의 데이터 패킷(DATA1 ~ DATAN)의 바이트 수를 정의할 수 있으며, 헤더(CFG[7:0])의 [6:4]비트는 컨피규레이션 데이터(CFG_DATA)의 시퀀스(CFG_DATA[1] ~ CFG_DATA[N])의 총 수를 정의할 수 있다. 그리고, 헤더(CFG[7:0])의 [7]비트는 체크섬(CHECK)SUM[7:0])의 활성화 여부를 정의할 수 있다.
먼저, 소스 드라이버는 컨피규레이션 모드에서 0, 1의 레벨로 연속적으로 토글링되는 프리엠블 데이터(PREAMBLE)를 수신할 수 있다.
다음으로, 소스 드라이버는 프리엠블 데이터(PREAMBLE)를 일정 시간 동안 연속적으로 수신하면 컨피규레이션 데이터(CFG_DATA)를 수신할 준비가 되었음을 나타내는 락 신호(RX_LOCK)를 타이밍 컨트롤러(TCON)에 전송할 수 있다. 일례로, 소스 드라이버는 락 신호(RX_LOCK)를 로우 레벨에서 하이 레벨로 전환하여 제공할 수 있다.
다음으로, 타이밍 컨트롤러(TCON)는 락 신호(RX_LOCK)에 응답하여 시작 데이터(START), 컨피규레이션 데이터(CFG_DATA), 종료 데이터(END) 및 컨피규레이션 완료 데이터(CFG_DONE)를 소스 드라이버에 전송할 수 있다. 여기서, 시작 데이터(START)는 0, 0, 1, 1의 레벨로 설정될 수 있고, 종료 데이터(END)는 1, 1, 0, 0의 레벨로 설정될 수 있다.
다음으로, 소스 드라이버는 종료 데이터(END) 1, 1, 0, 0을 수신한 후 0, 1의 레벨로 연속적으로 토글링되는 컨피규레이션 완료 데이터(CFG_DONE)를 수신할 수 있다.
다음으로, 소스 드라이버는 컨피규레이션 완료 데이터(CFG_DONE)를 일정 시간 동안 수신하는 경우 컨피규레이션 데이터(CFG_DATA)에 따라 프리-클럭 트레이닝, 이퀄라이저 트레이닝 또는 디스플레이 모드를 수행할 수 있다.
TCON: 타이밍 컨트롤러
SDIC1 ~ SDIC5: 제1 내지 제5 소스 드라이버들
CL1 ~ CL5: 제1 내지 제5 통신 링크들
LL1 ~ LL5: 제1 내지 제5 락 링크들
FL: 피드백 링크

Claims (18)

  1. 통신 신호를 전송하는 타이밍 컨트롤러; 및
    상기 타이밍 컨트롤러와 통신 링크를 통해서 연결되고, 상기 통신 신호를 수신하는 소스 드라이버;를 포함하고,
    상기 소스 드라이버는 컨피규레이션 모드에서 상기 타이밍 컨트롤러로부터 프리엠블 데이터, 시작 데이터, 컨피규레이션 데이터, 종료 데이터 및 컨피규레이션 완료 데이터의 포맷을 가지는 상기 통신 신호를 수신하고,
    상기 컨피규레이션 데이터에는 데이터 패킷의 길이를 정의하는 헤더를 포함하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 컨피규레이션 데이터는 상기 헤더, 데이터 패킷 및 체크섬의 포맷을 가지고, 상기 헤더는 현재 트랜잭션의 상기 데이터 패킷의 바이트 수를 정의하는 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 헤더는 상기 컨피규레이션 데이터의 시퀀스의 총 수를 더 정의하는 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 헤더는 상기 체크섬의 활성화 여부를 더 정의하는 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 소스 드라이버는 0, 1의 레벨로 연속적으로 토글링되는 상기 프리엠블 데이터를 수신하는 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 소스 드라이버는 상기 프리엠블 데이터가 일정 시간 동안 수신되면 상기 컨피규레이션 데이터를 수신할 준비가 되었음을 나타내는 락 신호를 상기 타이밍 컨트롤러에 전송하는 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 타이밍 컨트롤러는 상기 락 신호에 응답하여 상기 시작 데이터, 상기 컨피규레이션 데이터, 상기 종료 데이터 및 상기 컨피규레이션 완료 데이터를 상기 소스 드라이버에 전송하는 디스플레이 장치.
  8. 제 1 항에 있어서, 상기 컨피규레이션 데이터는,
    현재 트랜잭션의 데이터 패킷의 바이트 수, 상기 컨피규레이션 데이터의 시퀀스의 총 수 및 체크섬의 활성화 여부 중 적어도 하나 이상을 정의하는 상기 헤더;
    컨피규레이션 옵셋들을 포함하는 상기 데이터 패킷; 및
    상기 데이터 패킷의 오류를 체크하기 위한 상기 체크섬;
    을 포함하는 디스플레이 장치.
  9. 제 1 항에 있어서,
    상기 시작 데이터는 0, 0, 1, 1의 레벨로 설정되고, 상기 종료 데이터는 1, 1, 0, 0의 레벨로 설정되는 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 소스 드라이버는 상기 종료 데이터를 수신한 후 0, 1의 레벨로 연속적으로 토글링되는 상기 컨피규레이션 완료 데이터를 수신하는 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 소스 드라이버는 상기 컨피규레이션 완료 데이터를 일정 시간 동안 수신하는 경우 상기 컨피규레이션 데이터에 따라 프리-클럭 트레이닝, 이퀄라이저 트레이닝 또는 디스플레이 모드를 수행하는 디스플레이 장치.
  12. 컨피규레이션 모드에서 타이밍 컨트롤러로부터 프리엠블 데이터, 시작 데이터, 컨피규레이션 데이터, 종료 데이터 및 컨피규레이션 완료 데이터의 포맷을 가지는 통신 신호를 수신하는 적어도 하나의 소스 드라이버;를 포함하고,
    상기 컨피규레이션 데이터에는 데이터 패킷의 길이를 정의하는 헤더를 포함하는 디스플레이 구동 장치.
  13. 제 12 항에 있어서, 상기 컨피규레이션 데이터는,
    현재 트랜잭션의 데이터 패킷의 바이트 수, 상기 컨피규레이션 데이터의 시퀀스의 총 수 및 체크섬의 활성화 여부 중 적어도 하나 이상을 정의하는 상기 헤더;
    컨피규레이션 옵셋들을 포함하는 상기 데이터 패킷; 및
    상기 데이터 패킷의 오류를 체크하기 위한 상기 체크섬;
    을 포함하는 디스플레이 구동 장치.
  14. 제 12 항에 있어서,
    상기 소스 드라이버는 0, 1의 레벨로 연속적으로 토글링되는 상기 프리엠블 데이터를 수신하는 디스플레이 구동 장치.
  15. 제 14 항에 있어서,
    상기 소스 드라이버는 상기 프리엠블 데이터가 일정 시간 동안 수신되면 상기 컨피규레이션 데이터를 수신할 준비가 되었음을 나타내는 락 신호를 상기 타이밍 컨트롤러에 전송하는 디스플레이 구동 장치.
  16. 제 12 항에 있어서,
    상기 시작 데이터는 0, 0, 1, 1의 레벨로 설정되고, 상기 종료 데이터는 1, 1, 0, 0의 레벨로 설정되는 디스플레이 구동 장치.
  17. 제 16 항에 있어서,
    상기 소스 드라이버는 상기 종료 데이터를 수신한 후 0, 1의 레벨로 연속적으로 토글링되는 상기 컨피규레이션 완료 데이터를 수신하는 디스플레이 구동 장치.
  18. 제 17 항에 있어서,
    상기 소스 드라이버는 상기 컨피규레이션 완료 데이터를 일정 시간 동안 수신하는 경우 상기 컨피규레이션 데이터에 따라 프리-클럭 트레이닝, 이퀄라이저 트레이닝 또는 디스플레이 모드를 수행하는 디스플레이 구동 장치.
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