KR20210079684A - 안테나를 포함하는 표시장치 및 그의 제조방법 - Google Patents

Abstract

본 발명의 실시예들은 복수의 화소가 배치되는 제1영역과 안테나가 배치되는 제2영역을 포함하는 기판, 제1영역 상에 배치되는 인캡슐레이션층, 제2영역 상에 배치되고 안테나와 연결되는 안테나패드 및 기판의 배면에 배치되고 안테나패드와 연결되는 메인보드를 구비하는 안테나를 포함하는 표시장치 및 그의 제조방법을 제공할 수 있다.

Description

안테나를 포함하는 표시장치 및 그의 제조방법{DISPLAY DEVICE AND MANUFACTURING METHOD FOR THE SAME}

본 발명의 실시예들은 안테나를 포함하는 표시장치 및 그의 제조방법에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치로는 액정표시장치(LCD: Liquid Crystal Display), 유기발광 표시장치(OLED: Organic Light Emitting Display), 및 퀀텀닷발광표시장치(QLED: Quantum dot Light Emitting Display) 등 여러 가지 표시장치가 활용 되고 있다.

이러한 표시장치는 스마트폰, 테블릿 PC과 같은 모바일장치에 채용된다. 스마트폰, 테블릿 PC는 다른 기기와 통신을 하기 위해 안테나가 채용될 수 있다.

안테나는 필름 타입으로 모바일 장치의 화면에 배치되어 있는 상면에 부착되거나 또는 패치타입으로 모바일 장치의 배면에 부착될 수 있다.

안테나가 모바일 장치의 상면에 배치되면 화면과 간섭되어 화면의 투과율을 저하시키거나 안테나가 배치된 부분에서 터치센서의 터치 센싱 성능이 저하될 수 있다. 그리고, 안테나가 모바일 장치의 배면에 부착되면, 안테나가 전면방사하는 것이 곤란해지는 문제가 있다.

본 발명의 실시예들은 안테나를 포함하는 표시장치 및 그의 제조방법을 제공하는 것이다.

또한, 본 발명의 실시예들은 안테나의 전송효율을 높일 수 있는 표시장치 및 그의 제조방법을 제공하는 것이다.

일 측면에서, 본 발명의 실시예들은, 복수의 화소가 배치되는 제1영역과 안테나가 배치되는 제2영역을 포함하는 기판, 제1영역 상에 배치되는 인캡슐레이션층, 제2영역 상에 배치되고 안테나와 연결되는 안테나패드 및 기판의 배면에 배치되고 안테나패드와 연결되는 메인보드를 포함하는 안테나를 포함하는 표시장치를 제공할 수 있다.

다른 일측면에서, 본 발명의 실시예들은, 기판의 제1영역에 복수의 화소가 배치되고, 기판의 제2영역에 안테나가 배치되는 단계, 제1영역에 인캡슐레이션층이 배치되는 단계 및 안테나에 메인보드가 연결되는 단계를 포함하는 표시장치의 제조방법을 제공할 수 있다.

본 발명의 실시예들에 의하면, 안테나가 내장된 안테나를 포함하는 표시장치 및 그의 구동방법을 제공할 수 있다.

또한, 본 발명의 실시예들에 의하면, 안테나가 측면에 배치되는 표시장치 및 그의 제조방법을 제공할 수 있다.

도 1은 본 발명의 실시예들에 따른 안테나를 포함하는 표시장치를 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 표시장치에 포함된 화소의 회로구조와 구동 타이밍을 나타낸 도면이다.
도 3은 본 발명의 실시예들에 의한 표시장치를 나타내는 평면도이다.
도 4는 도 3에 도시된 표시장치를 나타내는 사시도이다.
도 5는 본 발명의 실시에들에 따른 안테나를 포함하는 표시장치의 단면도이다.
도 6는 도 5에 도시된 표시장치에서 밴딩영역이 구부려져 있는 상태를 나타내는 단면도이다.
도 7은 도 3에 도시된 제2영역에 배치된 안테나를 확대한 도면이다.
도 8은 도 7에서 Ⅱ-Ⅱ`의 단면을 나타내는 단면도이다.
도 9는 본 발명의 실시예들에 따른 안테나를 포함하는 표시장치의 제조방법을 나타내는 순서도이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속"될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.

도 1은 본 발명의 실시예들에 따른 안테나를 포함하는 표시장치를 나타내는 구조도이다.

도 1을 참조하면, 표시장치(100)는 디스플레이 패널(110), 게이트드라이버(120), 데이터 드라이버(120), 타이밍 컨트롤러(140), 터치센서(150) 및 안테나(160)를 포함할 수 있다. 게이트 드라이버(130), 데이터 드라이버(120), 타이밍 컨트롤러(140)는 각각 집적회로로 구현될 수 있다. 하지만, 이에 한정되는 것은 아니다.

디스플레이 패널(110)은 복수의 게이트라인(GL1 내지 GLn)과 복수의 데이터라인(DL1 내지 DLm)을 포함하고, 복수의 게이트라인(GL1 내지 GLn)과 복수의 데이터라인(DL1 내지 DLm)에 연결되는 복수의 화소(101)를 포함할 수 있다. 복수의 화소(101)는 화소회로를 포함할 수 있다. 복수의 화소(101)는 게이트신호에 대응하여 데이터신호를 전달받아 영상을 표시할 수 있다. 디스플레이 패널(110)에 포함되는 배선은 복수의 게이트라인(GL1 내지 GLn)과 복수의 데이터라인(DL1 내지 DLm)에 한정되는 것은 아니다.

복수의 게이트 라인(GL1 내지 GLn)에는 순차적으로 게이트신호가 전달되고 복수의 데이터라인(DL1 내지 DLm)에는 데이터신호가 전달될 수 있다. 디스플레이 패널(110)에 배치되는 신호라인은 복수의 게이트라인(GL1 내지 GLn)과 복수의 데이터라인(DL1 내지 DLm)에 한정되는 것은 아니다.

게이트 드라이버(130)는 복수의 게이트 라인(GL1 내지 GLn)에 게이트 신호를 공급할 수 있다. 게이트 드라이버(130)는 디스플레이 패널(110)과 일체로 형성될 수 있다. 또한, 게이트 드라이버(130)는 디스플레이 패널(110)의 일측에 배치되어 있는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 게이트 드라이버(130)는 디스플레이 패널(110)의 양측에 배치될 수 있고 좌측에 배치되는 게이트 드라이버(130)는 홀수번째 게이트 라인에 연결되고 우측에 배치되는 게이트 드라이버(130)는 짝수번째 게이트 라인에 연결될 수 있다. 하지만, 이에 한정되는 것은 아니다.

게이트 드라이버(130)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있다. 또한, 각 게이트 드라이버(GDIC)는 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.

데이터 드라이버(120)는 복수의 데이터라인(DL1 내지 DLm)에 데이터신호를 공급할 수 있다. 데이터 드라이버(120)는 디지털 신호로 전달되는 영상 신호를 공급받아 아날로그 형태의 데이터 신호로 변환할 수 있다. 데이터 드라이버(120)에서 출력되는 데이터신호들은 복수의 게이트 라인(GL1 내지 GLn)을 통해 게이트신호가 인가되는 타이밍에 맞춰 복수의 화소(101)에 전달될 수 있다.

데이터 드라이버(120)는 디스플레이 패널(110)의 크기 및/또는 해상도에 대응하여 하나 이상의 소스 드라이버 회로를 포함할 수 있다. 각 소스 드라이버 회로는 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.

각 소스 드라이버 회로는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수 있다. 또한, 각 소스 드라이버 집적 회로는, 칩 온 필름(COF) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.

타이밍 컨트롤러(140)는 영상신호를 공급할 수 있다. 영상신호는 적색, 녹색, 청색의 영상신호를 포함할 수 있다. 타이밍 컨트롤러(140)에서 공급되는 영상신호는 데이터 드라이버(120)로 전달될 수 있다. 디스플레이 패널(110)은 영상신호에 대응하여 정지영상, 동영상을 표시할 수 있다.

또한, 타이밍 컨트롤러(140)는 게이트 드라이버(130), 데이터 드라이버(120)에 게이트 드라이버 제어신호, 데이터드라이버 제어신호를 각각 공급할 수 있다. 게이트 드라이버 제어신호는 게이트 스타트 펄스(Gate Start Pulse), 게이트 시프트 클럭(Gate Shift Clock), 게이트 출력 인에이블 신호(Gate Output Enable)를 포함할 수 있고, 데이터드라이버 제어신호는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 소스 출력 인에이블 신호(Source Output Enable)를 포함할 수 있다.

또한, 표시장치(100)는 터치센서(150)를 포함할 수 있다. 터치센서(150)는 디스플레이 패널(110)을 터치하는 것을 감지할 수 있다. 여기서, 터치는 디스플레이 패널(110)을 직접 터치하는 것일 수 있고 디스플레이 패널(110) 내에 일정거리 접근한 것일 수 있다. 터치센서(150)는 터치된 위치를 저항값을 이용하여 산출하는 저항막 방식과 터치된 위치를 캐패시턴스의 용량 변화를 이용하여 산출하는 정전용량 방식 중 어느 하나일 수 있다.

안테나(160)는 표시장치(100)에 연결되어 신호를 수신할 수 있다. 안테나(160)는 표시장치(100)의 측면에 배치될 수 있다. 안테나(160)가 표시장치(100)의 측면에 배치되면, 표시장치(100)에서 표시되는 영상을 간섭하거나 터치센서의 터치성능이 저하되는 것을 방지할 수 있다.

도 2는 본 발명의 실시예들에 따른 표시장치에 포함된 화소의 회로구조와 구동 타이밍을 나타낸 도면이다.

도 2를 참조하면, 화소(101)는 발광다이오드(LED)와, 발광다이오드(LED)에 구동전류를 공급하는 화소회로를 포함할 수 있다.

화소회로는 제1트랜지스터(M1) 내지 제7트랜지스터(M7) 및 캐패시터(Cst)를 포함할 수 있다. 화소회로는 7개의 박막 트랜지스터와, 1개의 캐패시터(Cst)가 화소(101)에 배치된 7T1C 구조를 예시로 나타내나, 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 화소(101)의 구조는 이에 한정되지 아니한다. 또한, 도 2는 화소(101)이 PMOS 형태의 박막 트랜지스터로 구성된 경우를 예시로 나타내나, 화소(101)에 배치된 박막 트랜지스터 중 적어도 하나는 NMOS 형태로 구성될 수도 있다.

발광소자(LED)는, 제1트랜지스터(M1)와 전기적으로 연결된 애노드 전극과, 기저 전압(Vss)이 공급되는 캐소드 전극을 포함할 수 있다.

제1트랜지스터(M1)는, 제1전원(EVDD)이 인가되는 제1전원라인(VL1)과 발광소자(LED) 사이에 전기적으로 연결될 수 있다. 또한, 제1트랜지스터(M1)는, 데이터신호(Vdata)이 인가되는 데이터 라인(DL)과 전기적으로 연결될 수 있다. 그리고, 제1트랜지스터(M1)의 게이트전극은 캐패시터(Cst) 및 초기화 전원라인(VL2)과 전기적으로 연결될 수 있다.

제2트랜지스터(M2)는, 제2게이트신호(GATE2)에 의해 제어되고, 제1트랜지스터(M1)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 제2트랜지스터(M2)는, 데이터신호(Vdata)에 제1트랜지스터(M1)의 문턱 전압(Vth)이 보상된 전압이 제1트랜지스터(M1)의 게이트전극에 인가되도록 제어할 수 있다.

제3트랜지스터(M3)는, 제1게이트신호(GATE1)에 의해 제어되고, 제1트랜지스터(M1)의 제1 노드(N1)와 초기화전원라인(VL2) 사이에 전기적으로 연결될 수 있다. 제3트랜지스터(M3)는, 제1트랜지스터(M1)의 게이트전극의 전압을 초기화하기 위해 이용될 수 있다.

제4트랜지스터(M4)는, 제2게이트신호(GATE2)에 의해 제어되고, 제1트랜지스터(M1)의 제3 노드(N3)와 데이터 라인(DL) 사이에 전기적으로 연결될 수 있다. 그리고, 제5트랜지스터(M5)는, 스캔 신호 EM에 의해 제어되고, 제1트랜지스터(M1)의 제3 노드(N3)와 제1전원라인(VL1) 사이에 전기적으로 연결될 수 있다.

제6트랜지스터(M6)는, 스캔 신호 EM에 의해 제어되고, 제1트랜지스터(M1)의 제2 노드(N2)와 발광소자(LED) 사이에 전기적으로 연결될 수 있다. 제6트랜지스터(M6)는, 발광소자(LED)의 발광 타이밍을 제어할 수 있다.

제7트랜지스터(M7)는, 제2게이트신호(GATE2)에 의해 제어되고, 발광소자(LED)의 애노드 전극과 초기화전원라인(VL2) 사이에 전기적으로 연결될 수 있다. 제7트랜지스터(M7)는, 발광소자(LED)의 애노드 전극의 전압을 초기화하기 위해 이용될 수 있다.

이러한 화소(101)의 구동 방식을 설명하면, 화소(101)은 하나의 영상 프레임 기간 동안 초기화 기간, 데이터 기입 기간 및 발광 기간으로 구분되어 구동될 수 있다.

초기화 기간에, 로우 레벨의 제1게이트신호(GATE1)이 화소(101)로 공급되어 제3트랜지스터(M3)가 턴-온 될 수 있다. 제3트랜지스터(M3)가 턴-온 됨에 따라, 제1트랜지스터(M1)의 게이트전극으로 초기화 전압(Vini)이 인가될 수 있다.

초기화가 완료되면, 데이터 기입 기간에 하이 레벨의 제1게이트신호(GATE1)과 로우 레벨의 제2게이트신호(GATE2)이 화소(101)로 공급될 수 있다. 그리고, 제3트랜지스터(M3)는 턴-오프 될 수 있다. 또한, 제2트랜지스터(M2), 제4트랜지스터(M4) 및 제7트랜지스터(M7)는 턴-온 될 수 있다.

제2트랜지스터(M2)가 턴-온 되므로, 제1트랜지스터(M1)의 제1 노드(N1)와 제2 노드(N2)는 전기적으로 연결될 수 있다.

또한, 제4트랜지스터(M4)가 턴-온 되므로, 데이터신호(Vdata)가 제1트랜지스터(M1)와 제2트랜지스터(M2)를 통해 제1트랜지스터(M1)의 게이트전극인 제1 노드(N1)에 인가될 수 있다. 이때, 데이터신호(Vdata)에 제1트랜지스터(M1)의 문턱 전압(Vth)이 반영된 전압이 제1트랜지스터(M1)의 게이트전극에 인가되어, 제1트랜지스터(M1)의 문턱 전압(Vth)에 대한 보상이 이루어질 수 있다.

그리고, 데이터 기입 기간에 제7트랜지스터(M7)가 턴-온 되므로, 발광소자(LED)의 애노드 전극이 초기화 전압(Vini)에 의해 초기화될 수 있다. 즉, 데이터 기입 기간에 제1트랜지스터(M1)의 게이트전극에 전압 인가와 발광소자(LED)의 애노드 전극의 초기화가 동시에 수행될 수 있다.

발광 기간에 하이 레벨의 제1게이트신호(GATE1)과 하이 레벨의 제2게이트신호(GATE2)이 화소(101)로 공급되고, 로우 레벨의 스캔 신호 EM이 공급될 수 있다. 따라서, 제2트랜지스터(M2), 제4트랜지스터(M4) 및 제7트랜지스터(M7)는 턴-오프 되고, 제5트랜지스터(M5)와 제6트랜지스터(M6)는 턴-온 될 수 있다.

제5트랜지스터(M5)가 턴-온 됨에 따라, 제1트랜지스터(M1)의 제3 노드(N3)에 제1전원(EVDD)이 공급될 수 있다. 그리고, 제1트랜지스터(M1)의 제1 노드(N1)와 제3 노드(N3)에 데이터신호(Vdata)과 제1전원(EVDD)에 의한 전압 차이가 형성되며 제1트랜지스터(M1)를 통해 데이터신호(Vdata)에 따른 전류가 흐를 수 있다.

제6트랜지스터(M6)가 턴-온 됨에 따라, 데이터신호(Vdata)에 따른 전류가 발광소자(LED)에 공급되어, 발광소자(LED)가 데이터신호(Vdata)에 대응하는 밝기를 나타낼 수 있다.

이러한 화소(101)은, 디스플레이 패널(110)의 표시영역(110a)에 일정한 간격으로 배치되거나, 단위 영역에 동일한 개수로 배치되어, 디스플레이 패널(110)이 균일한 해상도를 나타내도록 할 수 있다.

또는, 경우에 따라, 표시영역(110a)의 일부 영역이 다른 해상도를 갖도록 화소(101)이 배치될 수 있다. 이러한 경우, 해상도가 낮은 영역의 투과율을 높일 수 있으며, 투과율이 높아진 영역에 광학 센서 등이 배치되어 센싱을 수행할 수 있다. 즉, 표시영역(110a)에서 영상이 표시되며 광학 센서가 배치된 영역이 존재할 수 있다.

도 3은 본 발명의 실시예들에 의한 표시장치를 나타내는 평면도이고, 도 4는 도 3에 도시된 표시장치를 나타내는 사시도이다.

도 3과 도 4를 참조하면, 표시장치(100)는 표시영역(110a)과 표시영역(110a)의 테두리에 배치되는 비표시영역(110b)을 포함할 수 있다. 표시영역(110a)에는 도 1에 도시된 터치센서(150)가 상부에 배치된 디스플레이 패널(110)이 배치될 수 있고, 비표시영역(110b)에는 도 1에 도시된 데이터드라이버(120), 게이트 드라이버(130), 타이밍 컨트롤러(140)가 배치될 수 있다. 표시영역(110a)과 비표시영역(110b)에 배치되는 것들은 이에 한정되는 것은 아니다.

비표시영역(110b)에는 조도센서(171), 적외선센서(172) 및 비표시영역(110b)에는 스피커(173)가 배치될 수 있다. 또한, 비표시영역(110b)에는 표시영역(110a)에 신호를 인가하는 배선들이 배치될 수 있다. 비표시영역(110b)에 배치되는 것은 이에 한정되는 것은 아니다. 표시영역(110a)에는 카메라(174)가 배치될 수 있다. 하지만, 이에 한정되는 것은 아니며, 조도센서(171), 적외선센서(172), 스피커(173), 카메라(174)는 표시영역(110a) 또는 비표시영역(110b) 중 어느 하나에 배치될 수 있다. 또한, 표시영역(110a)과 비표시영역(110b)을 제1영역(1100)이라고 칭할 수 있다.

그리고, 비표시영역(110b)의 테두리에 안테나(160)가 배치되는 제2영역(1200)이 포함될 수 있다. 제2영역(1200)은 표시장치(100)의 상단과 좌우에 하나씩 배치될 수 있다. 하지만, 이에 한정되는 것은 아니다.

하나의 제2영역(1200)에는 복수의 안테나(160)가 배치될 수 있다. 예를 들어, 네개의 안테나가 배치될 수 있다. 하지만, 제2영역(1200)에 배치된 안테나의 수는 이에 한정되는 것은 아니다. 안테나는 CPW(Coplanar waveguides) 형태의 급전라인을 갖는 슬롯 안테나일 수 있다.

제2영역(1200)은 제1영역(1100)과 밴딩영역(1300)을 통해 연결될 수 있다. 밴딩영역(1300)은 Ⅰ-Ⅰ`라인에서 구부러져, 제2영역(1200)은 표시장치(100)의 측면에 배치되게 할 수 있다. 따라서, 제2영역(1200)에 배치된 복수의 안테나(160)는 표시장치(100)의 측면에 배치될 수 있다.

안테나(160)가 표시장치(100)의 배면에 배치되면 전면 방사가 되지 않아 안테나(160)의 전송효율이 떨어지는 단점이 있고, 안테나(160)가 표시장치(100)의 상면에 배치되게 되면, 표시장치(100)에서 방출되는 빛을 간섭하여 표시장치(100)의 투과율이 저하되거나, 터치센서(150)에서 터치감지를 용이하게 하지 못하게 되는 단점이 있다.

하지만, 안테나(160)가 표시장치(100)의 측면에 배치되게 함으로써, 상기의 문제점들을 해결할 수 있다. 여기서, 안테나(160)는 표시장치(100)의 케이스에 가려질 수 있지만, 안테나(160)의 위치를 나타내기 위해 점선으로 표시를 하였다.

도 5는 본 발명의 실시에들에 따른 안테나를 포함하는 표시장치의 단면도이고, 도 6는 도 5에 도시된 표시장치에서 밴딩영역이 구부려져 있는 상태를 나타내는 단면도이다.

도 5와 도 6을 참조하면, 디스플레이 패널(110)은 기판(1111)상에 액티브층(112)이 패터닝되어 배치될 수 있다. 기판(1111)은 폴리아미드(polyamide: PI)를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 또한, 기판(1111)은 플렉서블할 수 있다. 플렉서블한 기판(1111)은 접히거나 휘어질 수 있다. 액티브층(112)은 저온폴리실리콘 또는 산화물반도체일 수 있다. 하지만, 이에 한정되는 것은 아니다.

또한, 기판(1111) 상에 멀티버퍼층이 형성되고, 멀티버퍼층 상에 액티브버퍼층이 형성될 수 있다. 멀티버퍼층과 액티브버퍼층을 통칭해서 버퍼층이라고 칭할 수 있다. 액티브버퍼층 상에 멀티버퍼층과 액티브버퍼층은 기판(1111)에 존재하는 이물질이 액티브층(1112)으로 침투하는 것을 방지할 수 있다. 멀티버퍼층은 복수의 무기막을 포함하며, 각 무기막은 이산화규소(SiO2)와 질화규소(SiNx)를 포함할 수 있다. 그리고, 액티브버퍼층은 무기막을 포함하며 무기막은 이산화규소(SiO2)를 포함할 수 있다.

제1영역(1110)에서 기판(1111) 상에 액티브층(1112)이 패터닝되어 배치될 수 있다. 그액티브층(1112) 상에 게이트절연막(1113)이 배치될 수 있다. 그리고, 게이트절연막(1113) 상에 게이트메탈이 패터딩되어 형성되는 게이트전극(1114a)과 스토리지 캐패시터의 제1전극(1114b)이 이 배치될 수 있다. 게이트전극(1114a)는 하부에 배치된 액티브층(1112)와 중첩될 수 있다.

게이트절연막(1113)은 이산화규소(SiO2)를 포함할 수 있다. 게이트전극(1114a) 상에는 순차적으로 적층된 층간절연막(1115)이 배치될 수 있다. 층간절연막(1115)는 제1층간절연막과 제2층간절연막을 포함할 수 있다. 층간절연막(1115)은 이산화규소(SiO2)와 질화규소(SiNx)를 포함할 수 있다. 층간절연막(1115)의 상부에는 소스드레인메탈이 패터닝되어 소스전극(1116a)과 드레인전극(1116b)이 배치될 수 있다. 또한, 층간절연막(1115)의 상부에는 스토리지 캐패시터의 제2전극(1116c)이 배치될 수 있다.

소스전극(1116a)과 드레인전극(1116b)과 상에는 평탄화막(1117)이 배치될 수 있다. 그리고, 평탄화막(1117) 상에는 애노드전극(1118)이 배치될 수 있다. 또한, 평탄화막(1117)에는 컨텍홀이 형성되고 애노드전극(1118)은 컨텍홀을 통해 소스전극(1116a)에 연결될 수 있다. 그리고, 평탄화막(1117) 상에 뱅크(1119)가 형성되고 뱅크(118)에는 애노드전극(118)과 중첩되는 위치에 캐버티가 형성될 수 있다.

그리고, 캐버티에 발광막(1120)이 배치될 수 있다. 여기서, 발광막(1133)은 하나의 막인 것으로 도시되어 있지만, 이에 한정되는 것은 아니며, 복수의 발광막을 포함할 수 있다. 또한, 발광막(1120)은 유기막 또는 무기막일 수 이다. 발광막(1120) 상에는 캐소드전극(1121)이 형성될 수 있다. 캐소드전극(1134)은 공통전극일 수 있다.

캐소드전극(1134) 상에는 인캡슐레이션층(1122,1123,1124)이 배치될 수 있다. 인캡슐레이션층(1122,1123,1124)은 제1무기막(1122)과, 제2무기막(1123)과, 제1무기막(1122)과 제2무기막(1124) 사이에 배치되는 유기막(1123)을 포함할 수 있다. 유기막(1123)의 두께는 제1무기막(1122)과 제2무기막(1124)의 두께보다 두껍게 배치되어 이물 및/또는 수분이 인캡슐레이션층(1122,1123,1124)을 통과하여 발광막(1120)에 침투하는 것을 방지할 수 있다.

기판(1111) 상에 유기막(1123)이 외부로 배출되는 것을 방지하기 위해 2중의 댐(1130)이 형성될 수 있고 제1무기막(1122)은 댐(1130)의 상부를 덮을 수 있다. 그리고, 제2무기막(1124)은 일단이 제1무기막(1122)과 댐(1130)에서 만날 수 있다. 댐(1130)은 뱅크(1119)와 동일한 물질을 포함할 수 있다. 여기서, 댐(1130)의 수는 두 개인 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 또한, 댐(1130)의 높이는 동일한 것으로 도시되어 있지만, 이에 한정되는 것은 아니다.

그리고, 인캡슐레이션층(1122,1123,1124) 상에 터치센서(150)가 배치될 수 있다. 터치센서(150)는 복수의 터치전극(150a,150b)을 포함할 수 있다. 또한, 디스플레이 패널(110)은 인캡슐레이션층(1122,1123,1124) 상에 배치되는 터치버퍼층이 더 포함할 수 있다. 복수의 터치전극(150a.150b)은 도전층이 패터닝되어 형성될 수 있는데, 인캡슐레이션층(1122,1123,1124) 상에서 도전층을 패터닝하게 되면, 인캡슐레이션층(1122,1123,1124)에 데미지가 가해질 수 있다. 이를 방지하기 위해, 인캡슐레이션층(1122,1123,1124) 상에 터치버퍼층이 배치된 후 터치버퍼층 상에 터치전극(150a,150b)을 포함하는 터치센서(150)가 배치될 수 있다. 복수의 터치전극(150a,150b)은 제1터치전극(150a)와 제2터치전극(150b)를 포함할 수 있다. 또한, 제1터치전극(150a)와 제2터치전극(150b) 사이에는 터치절연막(1125)이 배치될 수 있다.

터치센서(150)는 인캡슐레이션층(1122,1123,1124) 상에 제1터치신호라인(150a)이 패터닝되어 형성된 후, 제1터치신호라인(150a) 상에 터치절연막(115)이 배치될 수 있다. 그리고, 터치절연막(115)의 상부에 제2터치신호라인(150b)이 형성될 수 있다. 이로 인해, 터치센서(150)가 표시장치(100)에 포함될 수 있다.

기판(1111)의 제2영역(1200)에는 안테나(160)가 배치될 수 있다. 기판(1111)의 제2영역(1200)에는 안테나(160)의 하부에 제1절연막(501)이 배치되고, 안테나(160) 상에 제2절연막(502)이 배치될 수 있다. 또한, 제2절연막(502) 상에 일단은 제2절연막(502)에 형성된 컨텍홀을 통해 안테나(160)와 연결되는 연결브릿지(503)가 배치될 수 있다. 연결브릿지(503)는 인쇄회로필름(504)과 연결될 수 있다.

인쇄회로필름(504)은 구부러져 기판(1111)의 측면을 덮을 수 있다. 그리고, 인쇄회로필름(504)에 메인보드가 연결됨으로써, 메인보드는 기판(1111)의 배면에 배치될 수 있다.

안테나(160)는 제1영역(1100)에서 게이트전극이 형성될 때 제2영역(1200)에 형성될 수 있다. 또한, 안테나(160)는 제1영역(1100)에서 소스전극과 드레인전극이 형성될 때 같이 형성될 수 있다. 제2영역(1200)의 제1절연막(501)은 제1영역(1100)의 게이트절연막(1122)에 대응할 수 있고 제2영역(1200)의 제2절연막(502)은 제1영역(1100)의 제1층간절연막과 제2층간절연막에 대응될 수 있다. 제2절연막(502)에 형성되는 컨텍홀은 제1영역(1100)에서 제1층간절연막과 제2층간절연막에 형성되는 컨텍홀이 형성될 때 같이 형성될 수 있다.

또한, 제1절연막(501)은 제1영역(1100)의 제1층간절연막과 제2층간절연막 중 적어도 하나에 대응할 수 있고, 제2절연막(502)은 제1영역(1100)의 평탄화막에 대응할 수 있다.

안테나(160)는 알루미늄 또는 구리를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 또한, 재질에 따라 안테나(160)의 두께가 다르게 설정될 수 있다.

연결브릿지(503)는 제1영역(1100)에서 애노드전극 또는 캐소드전극이 형성될 때 제2영역(1200)에 형성될 수 있다. 또한, 연결브릿지(503)는 투명전극을 포함할 수 있다. 투명전극은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)일 수 있다. 하지만, 이에 한정되는 것은 아니다.

기판(1111)은 제1영역(1100)과 제2영역(1200) 사이에 밴딩영역(1300)이 배치될 수 있다. 밴딩영역(1300)에서 기판(1111)은 구부러질 수 있다. 또한, 밴딩영역(1300)에서 기판(1111)의 상면이 노출될 수 있다. 기판(1111)의 상면이 노출되어 있게 되면, 기판(1111)의 밴딩영역(1300)은 보다 쉽게 구부러질 수 있다. 하지만, 이에 한정되는 것은 아니며, 밴딩영역(1300)에서 기판(1111)의 상면에 절연막이 배치될 수 있다.

그리고, 기판(1111)의 배면에 접착제층(1101)이 배치되고 접착제층(1101)의 하면에 도전층(1102)이 배치될 수 있다. 도전층(1102)은 구리를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 접착제층(1101)과 도전층(1102)은 제1영역(1100)과 제2영역(1200)에서 모두 기판(1111)이 하부에 배치될 수 있다. 도전층(1102)은 접지와 연결되어 있어, 안테나(160)는 하부에 배치되는 도전층(1102)에 의해 신호의 방사 성능이 향상될 수 있다.

또한, 기판(1111)과 접착제층(1101) 사이에 백플레이트(1103)가 배치될 수 있다. 백플레이트(1103)는 제1영역(1100)에서 기판(1111)의 하부에 배치되고 제2영역(1200)과 밴딩영역(1300)에는 배치되지 않을 수 있다. 제2영역(1200)와 밴딩영역(1300)에 백플레이트(1103)가 배치되지 않아 기판(1111) 밴딩영역(1300)은 보다 쉽게 구부러질 수 있다. 그리고, 백플레이트(1103)가 제2영역(1200)에는 배치되지 않아 밴딩영역(1300)이 구부러지면, 홀(505)이 기판(1111)의 하부에 배치될 수 있다.

그리고, 연결브릿지(503)는 안테나 패드(610)와 연결될 수 있다. 안테나 패드(610)은 연성회로필름일 수 있다. 또한, 안테나 패드(610)는 메인보드(620)와 연결될 수 있다. 밴딩영역(1300)에서 기판(1111)이 구부러져 있는 상태에서, 메인보드(620)는 기판(1111)의 배면에 배치될 수 있다.

도 7은 도 3에 도시된 제2영역에 배치된 복수의 안테나 중 하나를 확대한 도면이고, 도 8은 도 7에서 Ⅱ-Ⅱ`의 단면을 나타내는 단면도이다.

도 7 및 도 8을 참조하면, 안테나(160)는 제1방향으로 연장되는 방사체(161)와 제2방향으로 연장되고 방사체(161)와 연결되는 급전라인(162)을 포함할 수 있다.

방사체(161)는 T 자 형상을 갖는 제1방사체(161a)와, 제1방사체 (161a)의 왼쪽에 연결되는 제2방사체(161b)와, 제1방사체(161a)의 오른쪽에 배치되는 제3방사체(161c)를 포함할 수 있다. 방사체(161)는 28GHz를 기준으로 제1길이(X)는 5-10mm이고, 제2길이(Y)는 1-2mm일 수 있다. 그리고, 방사체(161)에 연결되는 급전라인(162)은 제1급전라인(162a), 제2급전라인(162b), 제3급전라인(162c)을 포함할 수 있다. 제1급전라인(162a)은 제1방사체(161a)에 연결되고 제2급전라인(162b)은 제2방사체(161b)에 연결되고 제3급전라인(162c)은 제3방사체(161c)에 연결될 수 있다.

그리고, 기판(1111) 상에서 제1급전라인(162a), 제2급전라인(162b) 및 제3급전라인과 중첩되는 위치에 연결브릿지(503)가 배치될 수 있다.

연결브릿지(503)는 신호선에 연결되는 제1연결브릿지(503a), 접지에 연결되는 제2연결브릿지(503b) 및 제3연결브릿지(503c)를 포함할 수 있다. 또한, 제1절연막(501)에 형성된 컨텍홀을 통해 제1연결브릿지(503a)는 제1급전라인(162a)에 연결되고 제2연결브릿지(503b)는 제2급전라인(162b)에 연결되고 제3연결브릿지(503c)는 제3급전라인(162c)에 연결될 수 있다. 제1연결브릿지 내지 제3연결브릿지(503a 내지 503c)의 각각의 폭은 제1급전라인 내지 제3급전라인(162a 내지 162c) 각각의 폭보다 더 넓을 수 있다.

또한, 안테나(160)의 하부에 배치되어 있는 제1절연막(501), 기판(1111), 접착제층(1128) 및 도전층(1127)의 두께는 320μm 이하일 수 있다. 또한, 도전층(1127)과 안테나(160)는 250μm 이상의 이격거리가 유지될 수 있다. 하지만, 이에 한정되는 것은 아니다.

도 9는 본 발명에 따른 안테나를 포함하는 표시장치의 제조방법을 나타내는 순서도이다.

도 9를 참조하면, 안테나를 포함하는 표시장치의 제조방법은 기판의 제1영역에 복수의 화소를 배치하고, 기판의 제2영역에 안테나를 배치할 수 있다.(S900) 복수의 화소 각각은 발광다이오드와 발광다이오드에 구동전류를 공급하는 트랜지스터를 포함할 수 있다. 기판의 제1영역에 화소가 배치될 때, 기판의 제2영역에 안테나가 배치될 수 있다.

기판의 제1영역은 표시영역과 비표시영역을 포함하고, 복수의 화소는 표시영역에 배치될 수 있다. 비표시영역에는 표시영역에 신호를 인가하는 배선이 배치될 수 있다. 또한, 비표시영역에 제2영역이 연결될 수 있다. 안테나는 제1영역에 트랜지스터가 배치될 때 제2영역에 배치될 수 있다. 배치될 수 있다.

또한, 제1영역은 기판 상에 배치되는 배치되는 액티브층, 액티브층 상에 배치되는 게이트절연막, 게이트절연막 상에 배치되고 액티브층과 중첩되게 배치되는 게이트전극, 게이트전극이 배치된 게이트절연막 상에 배치되는 제1층간절연막, 제1층간절연막 상에 배치되는 제2층간절연막, 제2층간절연막 상에 배치되며 컨텍홀을 통해 액티브층과 접촉하는 제1전극과 제2전극, 제1전극과 제2전극 상에 배치되는 평탄화막, 평탄화막 상에 배치되고 컨텍홀을 통해 제2전극과 연결되는 애노드전극, 애노드 전극이 배치된 평탄화막 상에 배치되고 애노드전극과 중첩되는 위치에 캐버티가 형성된 뱅크층, 캐버티내에 배치되는 발광층 및 발광층과 뱅크층 상에 배치되는 캐소드전극을 포함할 수 있다.

액티브층은 저온폴리실리콘 또는 산화물반도체를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.

또한, 제2영역에서 안테나는 기판 상에 배치될 수 있다. 또한, 제2영역에서 안테나의 하부에 제1절연막이 배치되고, 안테나 상에 제2절연막이 배치될 수 있다. 또한, 제2절연막 상에 배치되고 일단은 제2절연막에 혀엉된 컨텍홀을 통해 안테나와 연결되는 연결브릿지가 기판의 제2영역에 배치될 수 있다. 연결브릿지는 투명전극을 포함할 수 있다. 투명전극은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)일 수 있다.

제1절연막은 제1영역의 게이트절연막에 대응할 수 있고, 제2절연막은 제1영역의 제1층간절연막 및 제2층간절연막에 대응할 수 있다. 또한, 제1절연막은 제1영역의 제1층간절연막과 제2층간절연막 중 적어도 하나에 대응할 수 있고, 제2절연막은 제1영역의 평탄화막에 대응할 수 있다. 하지만, 이에 한정되는 것은 아니다.

제1영역에 인캡슐레이션층이 배치될 수 있다.(S910) 인캡슐레이션층은 발광다이오드를 보호할 수 있다. 인캡슐레이션층은 발광다이오드의 캐소드 전극 상에 배치될 수 있다. 인캡슐레이션층은 제1무기막, 유기막, 제1무기막을 포함할 수 있다. 유기막의 두께가 제1무기막과 제2무기막의 두께보다 더 두거울 수 있다. 제1무기막과 제2무기막은 표시영역과 비표시영역을 덮을 수 있고, 유기막은 표시영역을 덮을 수 있다. 인캡슐레이션층 상에 터치센서가 배치될 수 있다. 인캡슐레이션층은 수평면과 경상면을 가질 수 있고 수평면 상에 터치센서가 배치될 수 있다.

그리고, 안테나에 메인보드가 연결될 수 있다.(S920) 안테나(160)에 메인보드가 연결된 후, 기판이 밴딩영역에서 구부러져 기판의 배면에 메인보드가 배치될 수 있다. 밴딩영역은 제1영역과 제2영역 사이에 배치될 수 있다. 밴딩영역에서 기판의 상부는 노출되어 기판이 쉽게 구부러지게 될 수 있다.

또한, 기판의 배면에는 접착제층과 도전층이 배치될 수 있다. 도전층은 구리를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 도전층은 접지되어 있다. 안테나(160)의 하부에 접지된 도전층이 배치되어 있으면, 안테나(160)의 전송 효율이 증가할 수 있다. 또한, 기판의 배면에서 제1영역에 대응되는 위치에 백플레이트가 배치되고 제2영역과 밴딩영역에 대응되는 위치에 백플레이트는 배치되지 않을 수 있다. 백플레이트가 제2영역과 밴딩영역에 대응되는 위치에 배치되어 있지 않음으로써, 기판은 밴딩영역에서 쉽게 구부러질 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치
101: 화소
110: 디스플레이 패널
120: 데이터드라이버
130: 게이트 드라이버
140: 타이밍 컨트롤러

Claims (17)

1. 복수의 화소가 배치되는 제1영역과 안테나가 배치되는 제2영역을 포함하는 기판;
   상기 제1영역 상에 배치되는 인캡슐레이션층;
   상기 제2영역 상에 배치되고 상기 안테나와 연결되는 안테나패드; 및
   상기 기판의 배면에 배치되고 상기 안테나패드와 연결되는 메인보드를 포함하는 표시장치.
   
2. 제1항에 있어서,
   상기 제1영역은
   상기 기판 상에 배치되는 배치되는 액티브층;
   상기 액티브층 상에 배치되는 게이트절연막;
   상기 게이트절연막 상에 배치되고 상기 액티브층과 중첩되게 배치되는 게이트전극;
   상기 게이트전극이 배치된 상기 게이트절연막 상에 배치되는 제1층간절연막;
   상기 제1층간절연막 상에 배치되는 제2층간절연막;
   상기 제2층간절연막 상에 배치되며 컨텍홀을 통해 상기 액티브층과 접촉하는 제1전극과 제2전극;
   상기 제1전극과 상기 제2전극 상에 배치되는 평탄화막;
   상기 평탄화막 상에 배치되고 컨텍홀을 통해 상기 제2전극과 연결되는 애노드전극;
   상기 애노드 전극이 배치된 평탄화막 상에 배치되고 상기 애노드전극과 중첩되는 위치에 캐버티가 형성된 뱅크층;
   상기 캐버티내에 배치되는 발광층; 및
   상기 발광층과 상기 뱅크층 상에 배치되는 캐소드전극을 포함하는 표시장치.
   
3. 제1항에 있어서,
   상기 제2영역은
   상기 기판 상에 배치되고 상기 안테나의 하부에 배치되는 제1절연막;
   상기 안테나 상에 배치되는 제2절연막; 및
   상기 제2절연막 상에 배치되고 일단은 컨텍홀을 통해 상기 안테나와 연결되는 연결브릿지를 포함하는 표시장치.
   
4. 제1항에 있어서,
   상기 기판은 상기 제1영역과 상기 제2영역 사이에 배치되는 밴딩영역이 배치되는 표시장치.,
   
5. 제4항에 있어서,
   상기 밴딩영역에서 상기 기판의 상면이 노출되어 있는 표시장치.
   
6. 제1항에 있어서,
   상기 기판의 배면에 접착제층과, 상기 접착제층의 하면에 도전층이 배치되는 표시장치.
   
7. 제6항에 있어서,
   상기 기판과 상기 접착체층 사이에 상기 제1영역의 하부에 백플레이트가 배치되는 표시장치.
   
8. 제3항에 있어서,
   상기 안테나는 제1방향으로 연장되는 방사체와, 상기 방사체와 연결되고 제2방향으로 연장되는 급전라인을 포함하는 표시장치.
   
9. 제8항에 있어서,
   상기 급전라인은 제1급전라인, 제2급전라인 및 제3급전라인을 포함하고, 상기 연결브릿지는 상기 기판 상에 상기 제1급전라인, 상기 제2급전라인 및 상기 제3급전라인과 중첩되는 위치에 배치되고,
   상기 연결브릿지는 신호선과 연결되는 제1접연결브릿지, 접지와 연결되는 제2연결브릿지 및 제3연결브릿지를 포함하고, 상기 제1연결브릿지는 상기 제1절연막에 형성된 컨텍홀을 통해 상기 제1급전라인에 연결되고 상기 제2연결브릿지는 상기 제2급전라인에 연결되고 상기 제3연결브릿지는 상기 제3급전라인에 연결되는 표시장치.
   
10. 제8항에 있어서,
    상기 제1연결브릿지, 상기 제2연결브릿지, 상기 제3연결브릿지는 각각 투명전극을 포함하는 표시장치.
    
11. 제1항에 있어서,
    상기 인캡슐레이션층 상에 터치센서가 배치되는 표시장치.
    
12. 기판의 제1영역에 복수의 화소가 배치되고, 상기 기판의 제2영역에 안테나가 배치되는 단계;
    상기 제1영역에 인캡슐레이션층이 배치되는 단계; 및
    상기 안테나에 메인보드가 연결되는 단계를 포함하는 표시장치의 제조방법.
    
13. 제1항에 있어서,
    상기 제1영역은
    상기 기판 상에 배치되는 배치되는 액티브층;
    상기 액티브층 상에 배치되는 게이트절연막;
    상기 게이트절연막 상에 배치되고 상기 액티브층과 중첩되게 배치되는 게이트전극;
    상기 게이트전극이 배치된 상기 게이트절연막 상에 배치되는 제1층간절연막;
    상기 제1층간절연막 상에 배치되는 제2층간절연막;
    상기 제2층간절연막 상에 배치되며 컨텍홀을 통해 상기 액티브층과 접촉하는 제1전극과 제2전극;
    상기 제1전극과 상기 제2전극 상에 배치되는 평탄화막;
    상기 평탄화막 상에 배치되고 컨텍홀을 통해 상기 제2전극과 연결되는 애노드전극;
    상기 애노드 전극이 배치된 평탄화막 상에 배치되고 상기 애노드전극과 중첩되는 위치에 캐버티가 형성된 뱅크층;
    상기 캐버티내에 배치되는 발광층; 및
    상기 발광층과 상기 뱅크층 상에 배치되는 캐소드전극을 포함하는 표시장치의 제조방법.
    
14. 제12항에 있어서,
    상기 제2영역은
    상기 기판 상에 배치되고 상기 안테나의 하부에 배치되는 제1절연막;
    상기 안테나 상에 배치되는 제2절연막; 및
    상기 제2절연막 상에 배치되고 일단은 컨텍홀을 통해 상기 안테나와 연결되는 연결브릿지를 포함하는 표시장치의 제조방법.
    
15. 제12항에 있어서,
    상기 기판은 상기 제1영역과 상기 제2영역 사이에 배치되는 밴딩영역이 배치되고, 상기 제1영역에 대응하는 기판의 배면에 백플레이트가 배치되는 표시장치의 제조방법.
    
16. 제15항에 있어서,
    상기 밴딩영역에서 상기 기판의 상면이 노출되어 있는 표시장치의 제조방법.
    
17. 제12항에 있어서,
    상기 인캡슐레이션층은 경사면과 수평면을 포함하며, 상기 수평면에 상기 터치신호라인과 연결된 터치센서를 포함하는 표시장치의 제조방법.

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