KR20210070531A - 소자접합성능향상방법 - Google Patents

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Abstract

소자 표면의 접합특성을 향상시켜 신뢰성이 우수한 박형의 반도체 패키지 제조가 가능한 소자접합성능향상방법이 제안된다. 본 소자접합성능향상방법은 소자의 접합할 표면에 접합층을 형성하는 단계; 및 접합층의 표면에 접합력향상 표면처리를 수행하는 단계;를 포함한다.

Description

소자접합성능향상방법{Method for improving adhesion of Device}
본 발명은 소자접합성능향상방법에 관한 것으로, 보다 상세하게는 소자 표면의 접합특성을 향상시켜 신뢰성이 우수한 박형의 반도체 패키지 제조가 가능한 소자접합성능향상방법에 관한 것이다.
최근 전자산업은 전자기기의 소형화, 박형화를 위해 부품 실장시 고밀도화, 고집적화가 가능한 반도체 패키지 기판을 이용한 실장기술이 요구되고 있다. 이러한 부품의 고밀도화, 고집적화 추세에 있어, 반도체 패키지 기판 제조의 정확성 및 완전성이 요구되며, 특히 반도체칩과 기판 간의 접합 신뢰성은 매우 중요한 요인이 되고 있다.
아울러, 스마트폰이나 MP3 등 휴대용 멀티미디어 기기가 보급화됨에 따라, 사용되는 반도체 패키지 기판의 경우 외부충격에 대한 안전성의 요구가 점차 커지고 있다.
종래의 반도체칩과 인쇄회로기판은 리플로우 장치 내에서 고온으로 가열함으로써 용융된 솔더를 통해 접합하게 되는데, 이 때 반도체칩과 인쇄회로기판 및 솔더의 열팽창계수 차이로 인해 접합영역에 열응력이 발생한다. 열응력은 완성된 반도체 패키지 기판의 변형 및 반도체칩과 인쇄회로기판을 연결하는 솔더의 파괴를 유발할 수있다.
이외에도 반복적인 가혹환경에의 노출 등으로 발생된 응력은 각 층의 계면을 따라 균열발생을 유도한다. 특히 반도체칩의 접합소재와 솔더와의 계면에서 균열이 발생하면, 균열은 평평한 계면의 표면을 따라 빠르게 전파되어 제품불량의 주요인으로 작용한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 소자 표면의 접합특성을 향상시켜 신뢰성이 우수한 박형의 반도체 패키지 제조가 가능한 소자접합성능향상방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 소자접합성능향상방법은 소자의 접합할 표면에 접합층을 형성하는 단계; 및 접합층의 표면에 접합력향상 표면처리를 수행하는 단계;를 포함한다.
접합층은 1㎛ 내지 1,000㎛일 수 있다.
표면처리는 접합층의 일부를 제거하는 것일 수 있다.
표면처리는 접합층의 표면에 FIB(Focused Ion Beam) 공정을 이용하여 수행될 수 있다.
FIB 공정은 Ga 이온빔을 사용하여 수행될 수 있다.
접합층은 표면처리 후에, 1㎛ 내지 10㎛ 깊이의 캐비티를 가질 수 있다.
표면처리는 접합층 표면에 요철층을 추가하는 것일 수 있다.
표면처리는, 접합층 상부에 마스크를 위치시키는 단계; 및 요철물질을 스퍼터링하여 마스크 형상에 따라 접합층 표면에 요철층이 형성되는 단계;를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 소자의 접합할 표면에 접합층을 형성하는 단계; 및 접합층의 표면에 접합력향상 표면처리를 수행하는 단계;를 포함하는 소자접합성능향상방법에 따라 접합성능이 향상된 소자가 제공된다.
본 발명의 또다른 측면에 따르면, 소자의 접합할 표면에 접합층을 형성하는 단계; 접합층의 표면에 접합력향상 표면처리를 수행하는 단계; 및 소자를 기판에 접합시키는 단계;를 포함하는 소자실장방법이 제공된다.
본 발명의 또다른 측면에 따르면, 소자의 접합할 표면에 접합층을 형성하는 단계; 접합층의 표면에 접합력향상 표면처리를 수행하는 단계; 및 소자를 기판에 접합시키는 단계;를 포함하는 소자실장방법 따른 소자실장방법에 따라 반도체 소자가 실장된 기판을 포함하는 반도체 패키지가 제공된다. 기판은 접합력 향상을 위한 표면처리된 것일 수 있다.
본 발명의 실시예들에 따르면, 소자의 표면에 접합층을 형성하고, 접합층에 표면처리를 수행함으로써, 기판과의 접합성능을 향상시켜 균열발생을 억제하므로 고신뢰성을 갖는 반도체 패키지 제조가 가능한 효과가 있다.
본 발명에 따라 접합성능이 향상된 소자는 일반 메모리 소자나 로직 IC칩과 같은 초미세피치 IC 접합이나 고전력을 요구하는 파워 반도체 접합 및 일반 반도체 패키지의 보드 실장까지 포함하여 솔더링 접합공정이 진행되는 모든 영역에 적용가능하다.
도 1 및 도 2는 본 발명의 일실시예에 따른 소자접합성능향상방법의 설명에 제공되는 도면들이고, 도 3은 접합성능이 향상된 소자가 실장된 반도체 패키지의 단면도이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 소자접합성능향상방법의 설명에 제공되는 도면들이고, 도 6은 접합성능이 향상된 소자가 실장된 반도체 패키지의 단면도이다.
도 7 및 도 8은 본 발명의 또다른 실시예에 따른 소자접합성능 향상방법에서 표면처리단계의 설명에 제공되는 도면이고, 도 9는 Ga 이온빔을 사용하는 FIB 공정으로 표면처리가 수행된 반도체칩의 표면광학사진이다.
도 10 및 도 11은 본 발명의 또다른 실시예에 따른 소자접합성능 향상방법에서 표면처리단계의 설명에 제공되는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 첨부된 도면에서 특정 패턴을 갖도록 도시되거나 소정두께를 갖는 구성요소가 있을 수 있으나, 이는 설명 또는 구별의 편의를 위한 것이므로 특정패턴 및 소정두께를 갖는다고 하여도 본 발명이 도시된 구성요소에 대한 특징만으로 한정되는 것은 아니다.
도 1 및 도 2는 본 발명의 일실시예에 따른 소자접합성능향상방법의 설명에 제공되는 도면들이고, 도 3은 접합성능이 향상된 소자가 실장된 반도체 패키지의 단면도이다.
본 발명에 따른 소자접합성능향상방법은 소자(110)의 접합할 표면에 접합층(120)을 형성하는 단계; 및 접합층(120)의 표면에 접합력향상 표면처리를 수행하는 단계;를 포함한다.
도 1을 참조하면, 소자(110)의 일면에 접합층(120)이 형성되어 있다. 접합층(120)은 소자(110)를 다른 소자 또는 기판에 접합시키기 위한 물질을 포함한다. 접합층(120)은 소자(110)의 방열특성을 고려하여 최소한의 두께로 형성되는 것이 바람직하다. 접합층(120)은 1㎛ 내지 1,000㎛일 수 있다.
접합층(120)이 형성되면, 접합층(120)에 소자(110)의 접합성능 향상을 위한 표면처리를 수행한다. 접합층(120)에 표면처리가 되면 표면처리부(121)가 형성된다. 예를 들어, 표면처리부(121)는 단면형상이 요철을 포함할 수 있고, 평면형상이 메쉬형상일 수 있다.
소자(110)를 실장한 경우 접합층(120)과 솔더와 같은 접합소재의 계면을 따라 균열이 발생할 때, 계면이 평면이면 균열의 전파속도가 빠르고 균열억제요소가 없다. 그러나, 접합층(120)에 요철을 형성하면, 접합층(120)에 표면처리부(121)가 형성되어 계면에 요철이 형성되었으므로 균열이 요철을 따라 전파되지 않아 균열전파가 억제된다.
도 3은 접합성능향상소자(100)를 소자실장기판(140)에 실장하는 것을 도시한 도면이다. 도 3을 참조하면, 접합성능향상소자(100)는 기판접합층(150)이 형성된 소자실장기판(140)과 솔더(130)를 이용하여 접합된다. 접합성능향상소자(100)의 표면처리부(121)는 솔더(130)와 접촉하게 되므로, 솔더(130)와의 계면이 요철형상을 나타내게 된다. 따라서, 접합성능향상소자(100)는 솔더(130)와의 접합력이 높아지고, 솔더(130)의 계면에서 균열발생을 억제하게 되어 실장의 신뢰성이 높아지게 된다.
본 실시예에서는 솔더(130)를 이용하여 소자(110)와 소자실장기판(140)을 접합하고 있는데, 소결공정을 이용한 소자실장도 가능하다. 금속 등의 소결소재의 입자는 접합층(120)이 평평한 표면인 경우, 접합층(120)과의 접촉면적이 작다. 그러나, 접합층(120)이 표면처리되면, 소결소재입자가 표면처리부(121)의 요철내부로 인입되어 접촉면적이 증가되므로 접합성능이 더 향상된다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 소자접합성능향상방법의 설명에 제공되는 도면들이고, 도 6은 접합성능이 향상된 소자가 실장된 반도체 패키지의 단면도이다.
본 실시예의 소자(110)는 양측면에 접합층(120)을 포함한다. 접합층(120)은 양측면 중 어느 한면의 접합층만 표면처리부(121)를 갖거나, 양측면 모두의 접합층에 표면처리부(121)를 가질 수 있다. 표면처리는 실장될 영역이 넓어 균열발생가능성이 높은 면에 위치한 접합층(120)에 수행될 수 있다.
도 3에서는 소자(110)가 소자실장기판(140)에 실장된 후에, 배선기판(160)과 와이어연결부(170)로 연결되는데, 도 6에서와 같이 소자(110)가 플레이트연결부(180)로 배선기판(160)과 연결될 수있다. 소자(110)는 플레이트연결부(180)와도 접합되어야 하므로, 소자(110)는 양측면에 접합층(120)이 형성되는 것이 바람직하다.
소자(110)가 접합층(120)이 일면에만 형성되거나, 접합층(120)이 양측면에 형성되어있어도 표면처리부(121)가 어느 일면에만 형성될 수 있다면, 소자실장기판(140) 또는 플레이트연결부(180) 중 소자(110)와의 실장영역이 더 넓은 쪽에 표면처리부(121)가 형성되는 것이 바람직하다.
도 7 및 도 8은 본 발명의 또다른 실시예에 따른 소자접합성능 향상방법에서 표면처리단계의 설명에 제공되는 도면이고, 도 9는 Ga 이온빔을 사용하는 FIB 공정으로 표면처리가 수행된 반도체칩의 표면광학사진이다.
본 실시예에서 소자(110)의 접합층(120)을 표면처리하는 방법으로는 접합층(120)의 표면에 FIB(Focused Ion Beam) 공정이 이용될 수 있다. 특히, FIB 공정은 Ga 이온빔을 사용하여 수행될 수 있다. FIB 공정은 박막의 일부를 제거하기 위한 공정으로서 생성되는 캐비티의 깊이나 피치가 일정하고, 캐비티의 깊이가 깊지 않다. 도 9를 참조하면, 실리콘 칩 상에 Ga 이온빔을 이용한 FIB공정이 수행된 표면의 광학사진을 확인할 수 있다.
접합층(120)의 표면에 균일한 피치의 캐비티가 형성되어 균일한 크기 및 피치의 요철이 형성되었음을 알 수 있다. 이에 따라, 두께가 얇은 접합층(120)의 경우에도 표면처리부(121)를 형성하여 접합성능이 향상될 수 있다.
도 7을 참조하면, 접합층(120)이 형성된 소자(110)의 상면에 마스크(190)를 위치시키고, 이온빔(적색화살표)을 조사하면 표면처리부(121)가 형성된다.
접합층은 표면처리 후에, 1㎛ 내지 10㎛ 깊이의 캐비티를 가질 수 있다.
본 실시예의 경우, 접합층(120)의 일부를 제거하여 표면처리부(121)를 형성하는데, 이와 달리 접합층(120)에 요철층을 추가하여 표면처리부(121)를 형성할 수 있다. 도 10 및 도 11은 본 발명의 또다른 실시예에 따른 소자접합성능 향상방법에서 표면처리단계의 설명에 제공되는 도면이다.
접합층(120)이 형성된 소자(110)의 상면에 마스크(190)를 위치시키고(도 10), 요철물질(청색화살표)을 투입하여 접합층(120) 표면에 요철층을 형성할 수 있다. 형성된 요철층은 표면처리부(121)로서 기능한다.
접합층(120)에는 도 7에서와 같이 접합층(120)의 일부가 제거되는 단계와, 일부가 제거되지 않은 접합층(120) 표면에 요철층을 추가적으로 형성할 수 있어 캐비티의 깊이를 조절하여 표면처리가 가능하다.
본 발명의 다른 측면에 따르면, 소자의 접합할 표면에 접합층을 형성하는 단계; 및 접합층의 표면에 접합력향상 표면처리를 수행하는 단계;를 포함하는 소자접합성능향상방법에 따라 접합성능이 향상된 소자가 제공된다.
본 발명의 또다른 측면에 따르면, 소자의 접합할 표면에 접합층을 형성하는 단계; 접합층의 표면에 접합력향상 표면처리를 수행하는 단계; 및 소자를 기판에 접합시키는 단계;를 포함하는 소자실장방법이 제공된다.
본 발명의 또다른 측면에 따르면, 소자의 접합할 표면에 접합층을 형성하는 단계; 접합층의 표면에 접합력향상 표면처리를 수행하는 단계; 및 소자를 기판에 접합시키는 단계;를 포함하는 소자실장방법 따른 소자실장방법에 따라 반도체 소자가 실장된 기판을 포함하는 반도체 패키지가 제공된다. 기판은 접합력 향상을 위한 표면처리된 것일 수 있다. 기판의 접합층에도 표면처리를 수행하면, 기판과 솔더 사이의 접합성능도 향상되므로 반도체 패키지의 전체적인 접착성능이 향상되게 된다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100: 접합성능향상소자
110: 소자
120: 접합층
121: 표면처리
130: 솔더
140: 소자실장기판
150: 기판접합층
160: 배선기판
170: 와이어연결부
180: 플레이트연결부
181: 연결부접합층
190: 마스크

Claims (12)

  1. 소자의 접합할 표면에 접합층을 형성하는 단계; 및
    접합층의 표면에 접합력향상 표면처리를 수행하는 단계;를 포함하는 소자접합성능향상방법.
  2. 청구항 1에 있어서,
    접합층은 1㎛ 내지 1,000㎛인 것을 특징으로 하는 소자접합성능향상방법.
  3. 청구항 1에 있어서,
    표면처리는 접합층의 일부를 제거하는 것을 특징으로 하는 소자접합성능향상방법.
  4. 청구항 3에 있어서,
    표면처리는 접합층의 표면에 FIB(Focused Ion Beam) 공정을 이용하여 수행되는 것을 특징으로 하는 소자접합성능향상방법.
  5. 청구항 4에 있어서,
    FIB 공정은 Ga 이온빔을 사용하는 것을 특징으로 하는 소자접합성능향상방법.
  6. 청구항 3에 있어서,
    접합층은 표면처리 후에, 1㎛ 내지 10㎛ 깊이의 캐비티를 갖는 것을 특징으로 하는 소자접합성능향상방법.
  7. 청구항 1에 있어서,
    표면처리는 접합층 표면에 요철층을 추가하는 것을 특징으로 하는 소자접합성능향상방법.
  8. 청구항 7에 있어서,
    표면처리는,
    접합층 상부에 마스크를 위치시키는 단계; 및
    요철물질을 스퍼터링하여 마스크 형상에 따라 접합층 표면에 요철층이 형성되는 단계;를 포함하는 것을 특징으로 하는 소자접합성능향상방법.
  9. 청구항 1의 소자접합성능향상방법에 따라 접합성능이 향상된 소자.
  10. 소자의 접합할 표면에 접합층을 형성하는 단계;
    접합층의 표면에 접합력향상 표면처리를 수행하는 단계; 및
    소자를 기판에 접합시키는 단계;를 포함하는 소자실장방법.
  11. 청구항 10에 따른 소자실장방법에 따라 반도체 소자가 실장된 기판을 포함하는 반도체 패키지.
  12. 청구항 11에 있어서,
    기판은 접합력 향상을 위한 표면처리된 것을 특징으로 하는 반도체 패키지.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004281721A (ja) * 2003-03-17 2004-10-07 Hitachi Ltd 回路基板及び絶縁型半導体装置
KR20090048833A (ko) * 2007-11-12 2009-05-15 삼성에스디아이 주식회사 반도체 패키지 및 그 실장방법
KR20130010764A (ko) * 2011-07-19 2013-01-29 삼성전자주식회사 발광소자 패키지
KR20140055000A (ko) * 2012-10-30 2014-05-09 삼성전기주식회사 전력 모듈 패키지
KR20190037573A (ko) * 2017-09-29 2019-04-08 전자부품연구원 반도체칩 실장방법 및 반도체칩 패키지
JP2019083094A (ja) * 2017-10-30 2019-05-30 出光興産株式会社 電極構造体、それを含む光学素子、ディスプレイ、有機エレクトロルミネッセンス素子及び有機エレクトロルミネッセンスディスプレイ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004281721A (ja) * 2003-03-17 2004-10-07 Hitachi Ltd 回路基板及び絶縁型半導体装置
KR20090048833A (ko) * 2007-11-12 2009-05-15 삼성에스디아이 주식회사 반도체 패키지 및 그 실장방법
KR20130010764A (ko) * 2011-07-19 2013-01-29 삼성전자주식회사 발광소자 패키지
KR20140055000A (ko) * 2012-10-30 2014-05-09 삼성전기주식회사 전력 모듈 패키지
KR20190037573A (ko) * 2017-09-29 2019-04-08 전자부품연구원 반도체칩 실장방법 및 반도체칩 패키지
JP2019083094A (ja) * 2017-10-30 2019-05-30 出光興産株式会社 電極構造体、それを含む光学素子、ディスプレイ、有機エレクトロルミネッセンス素子及び有機エレクトロルミネッセンスディスプレイ

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