KR20210069289A - 디스플레이 장치 - Google Patents

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KR20210069289A
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area
touch
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electrode
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KR1020190158908A
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김학진
정호영
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예들은 디스플레이 장치에 관한 것으로서, 더욱 상세하게는, 전면 카메라가 외부로 노출되지 않고 표시패널의 하부에 배치되는 구조를 갖고, 이러한 구조 하에서도 카메라를 통해 고해상도 이미지를 획득할 수 있는 디스플레이 장치에 관한 것이다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 명세서의 실시예들은 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치, 또는 퀀텀닷 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.
또한, 디스플레이 장치는, 사용자에게 보다 다양한 응용 기능을 제공하기 위하여, 터치센서 등을 이용한 입력방식과, 카메라 및 근접센서 등의 광학장치를 제공하고 있다. 이로 인해, 디스플레이 장치의 디자인이 어려워지는 문제점이 있다. 특히, 카메라 및 근접센서 등은 빛의 출입을 위해 외부로 노출될 수밖에 없기 때문에, 표시패널의 표시영역이 줄어들 수 밖에 없는 문제점이 있다.
이에 따라, 종래에는, 디스플레이 장치의 전면 디자인은, 광학장치의 설치 및 노출을 위해 큰 베젤을 갖는 디자인으로 설계되거나, 표시패널이 노치 형태로 잘려나가는 디자인으로 설계되거나, 광학장치가 표시패널의 일부분에 홀 형태로 노출되는 디자인으로 설계되는 문제점이 있어왔다.
본 명세서의 실시예들은 전면을 촬영하는 카메라가 전면에 노출되지 않고 표시패널의 하부에 배치되는 디스플레이 장치를 제공할 수 있다.
또한, 본 명세서의 실시예들은 전면을 촬영하는 카메라가 전면에 노출되지 않고 표시패널의 하부에 배치되더라도, 고품질의 전면 이미지를 획득할 수 있는 디스플레이 장치를 제공할 수 있다.
또한, 본 명세서의 실시예들은 전면을 촬영하는 카메라가 전면에 노출되지 않고 표시패널의 하부에 배치되는 경우, 카메라의 촬영에 필요한 외부 광이 표시패널 내부로 입사되어 표시패널 내 배선들과 카메라 사이에서 무한 반복되는 현상을 방지해주어 고해상도의 이미지를 획득할 수 있는 디스플레이 장치를 제공할 수 있다.
본 명세서의 실시예들은 영상이 표시되는 표시영역을 포함하고, 기판과, 기판의 상부에 위치하고 표시영역에 배치되는 제1 배선을 포함하는 표시패널과, 표시패널의 전면의 외부로 노출되지 않고 표시패널의 전면을 촬영하고, 표시패널의 표시영역의 아래에 배치되고, 표시영역 내 제1 영역과 중첩되어 위치하는 카메라를 포함하는 디스플레이 장치를 제공할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 배선의 전체 또는 일부는 제1 영역과 중첩될 수 있다. 제1 배선에서 제1 영역과 중첩되는 부분은, 기판의 상부에 위치하는 제1 반 투과층과, 제1 반 투과층 상에 위치하는 제1 광경로 보상층과, 제1 광경로 보상층 상에 위치하며 제1 메탈(S/D)을 포함하는 제1 메탈층을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 반 투과층은 제1 광경로 보상층의 두께보다 얇은 두께를 가질 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 반 투과층, 제1 광경로 보상층 및 제1 메탈층 중에서 카메라와 가장 인접한 제1 반 투과층의 두께가 가장 얇고, 외부 광이 입사되는 부분과 가장 인접한 제1 메탈층의 두께가 가장 두꺼울 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 반 투과층은 1 내지 5nm의 두께를 갖고, 제1 광경로 보상층은 30 내지 120nm의 두께를 가질 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 외부 광이 제1 배선의 측면 개구부로 입사되어 카메라의 전면에서 반사되고, 카메라의 전면에서 반사된 외부 광의 일부는 제1 반 투과층의 배면에서 반사되고, 카메라의 전면에서 반사된 외부 광의 다른 일부는 제1 반 투과층을 투과하여 제1 광경로 보상층의 배면에서 반사될 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 반 투과층의 배면에서 반사된 외부 광과 제1 반 투과층을 투과하여 제1 광경로 보상층의 배면에서 반사된 외부 광은, 180도의 홀수 배만큼 위상 차이를 가질 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 광경로 보상층은 전도성 투명 재료를 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 표시영역에서 제1 영역을 제외한 영역은 제2 영역이고, 제1 배선은 제1 영역과 중첩되는 부분과 제2 영역과 중첩되는 부분을 포함할 수 있다. 제1 배선에서 제2 영역과 중첩되는 부분은, 제1 반 투과층 및 제1 광경로 보상층 없이, 제1 메탈을 포함하는 제1 메탈층을 포함할 수 있다.
본 명세서의 실시예들은, 영상이 표시되는 표시영역을 포함하고, 기판과, 기판의 상부에 위치하고 표시영역에 배치되는 전극을 포함하는 표시패널과, 표시패널의 전면의 외부로 노출되지 않고 표시패널의 전면을 촬영하고, 상기 표시패널의 상기 표시영역의 아래에 배치되고, 표시영역 내 제1 영역과 중첩되어 위치하는 카메라를 포함하는 디스플레이 장치를 제공할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 전극은 카메라와 중첩되는 제1 영역에 중첩되고, 전극은, 기판의 상부에 위치하는 반 투과층과, 반 투과층 상에 위치하는 광경로 보상층과, 보상층 상에 위치하며 메탈층을 포함할 수 있다.
반 투과층은 광경로 보상층의 두께보다 얇은 두께를 가질 수 있다.
전극은 제1 영역과 중첩되는 서브픽셀 내 트랜지스터의 전극이거나, 제1 영역과 중첩되는 캐패시터의 플레이트일 수 있다.
본 명세서의 실시예들에 의하면, 전면을 촬영하는 카메라가 전면에 노출되지 않고 표시패널의 하부에 배치되는 디스플레이 장치를 제공할 수 있다.
또한, 본 명세서의 실시예들에 의하면, 전면을 촬영하는 카메라가 전면에 노출되지 않고 표시패널의 하부에 배치되더라도, 고품질의 전면 이미지를 획득할 수 있는 디스플레이 장치를 제공할 수 있다.
또한, 본 명세서의 실시예들에 의하면, 전면을 촬영하는 카메라가 전면에 노출되지 않고 표시패널의 하부에 배치되는 경우, 카메라의 촬영에 필요한 외부 광이 표시패널 내부로 입사되어 표시패널 내 배선들과 카메라 사이에서 무한 반복되는 현상을 방지해주어 고해상도의 이미지를 획득할 수 있는 디스플레이 장치를 제공할 수 있다.
도 1은 본 명세서의 실시예들에 따른 디스플레이 장치를 나타낸 도면이다.
도 2는 본 명세서의 실시예들에 따른 디스플레이 장치의 화면 구성을 나타낸 도면이다.
도 3은 본 명세서의 실시예들에 따른 디스플레이 장치의 개략적인 단면도이다.
도 4는 본 명세서의 실시예들에 따른 디스플레이 장치의 디스플레이 파트의 구성도이다.
도 5는 본 명세서의 실시예들에 따른 디스플레이 장치의 터치 센싱 파트 및 지문 센싱 파트의 구성도이다.
도 6는 본 명세서의 실시예들에 따른 디스플레이 장치의 표시패널 내 터치 센서 구조의 예시도이다.
도 7은 본 명세서의 실시예들에 따른 디스플레이 장치의 표시패널 내 터치 센서 구조의 다른 예시도이다.
도 8은 본 명세서의 실시예들에 따른 디스플레이 장치의 표시패널 내 터치 센서 구조의 또 다른 예시도이다.
도 9는 본 명세서의 실시예들에 따른 디스플레이 장치의 표시패널의 단면도이다.
도 10은 본 명세서의 실시예들에 따른 디스플레이 장치의 표시패널 내 터치전극을 나타낸 예시도이다.
도 11은 본 명세서의 실시예들에 따른 디스플레이 장치의 표시패널 내 편광판을 나타낸 도면이다.
도 12 및 도 13은 본 명세서의 실시예들에 따른 디스플레이 장치의 표시패널 내 근접센서를 위한 광 발생장치의 위치를 설명하기 도면들이다.
도 14는 본 명세서의 실시예들에 따른 디스플레이 장치의 이종 캐소드 전극층을 나타낸 도면이다.
도 15는 본 명세서의 실시예들에 따른 디스플레이 장치의 표시영역 내 카메라가 배치된 제1 영역에서의 배선 구조를 나타낸 도면이다.
도 16은 본 명세서의 실시예들에 따른 디스플레이 장치의 표시영역 내 카메라가 배치된 제1 영역에서의 저 반사 구조를 나타낸 도면이다.
도 17은 본 명세서의 실시예들에 따른 디스플레이 장치의 표시영역 내에서, 카메라가 배치된 제1 영역에서의 저 반사 구조를 더욱 상세하게 나타낸 도면이다.
도 18a 내지 도 18c는 본 명세서의 실시예들에 따른 디스플레이 장치의 표시영역 내에서, 카메라가 배치된 제1 영역에서의 저 반사 구조와 카메라가 배치되지 않은 제2 영역에서의 배선 구조를 나타낸 도면들이다.
도 19 및 도 20은 본 명세서의 실시예들에 따른 디스플레이 장치의 표시영역 내에서, 카메라가 배치된 제1 영역에서의 저 반사 구조를 적용한 경우 저 반사 효과를 나타낸 그래프들이다.
도 21은 본 명세서의 실시예들에 따른 디스플레이 장치의 표시영역 내에서, 카메라가 배치된 제1 영역에서의 저 반사 구조를 적용한 데이터 라인과 게이트 라인을 나타낸 도면이다.
도 22는 본 명세서의 실시예들에 따른 디스플레이 장치의 표시영역 내에서, 내 제1 영역에 배치된 카메라와 서브픽셀들을 나타낸 도면이다.
도 23은 본 명세서의 실시예들에 따른 디스플레이 장치의 표시영역 내에서, 제1 영역과 제2 영역에서 단면도이다.
도 24는 본 명세서의 실시예들에 따른 디스플레이 장치의 표시영역 내에서, 제1 영역과 제2 영역에서 다른 단면도이다.
도 25는 본 명세서의 실시예들에 따른 디스플레이 장치의 카메라가 표시영역 중앙에 위치하는 경우를 나타낸 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 일 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 “포함한다,” “갖는다,” “이루어진다” 등이 사용되는 경우 “만”이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, “상에,” “상부에,” “하부에,” “옆에” 등으로 두 부분의 위치 관계가 설명되는 경우, “바로” 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, “후에,” “에 이어서,” “다음에,” “전에” 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
“적어도 하나”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나”의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서의 실시예에 따른 디스플레이 장치의 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 실시예들에 따른 디스플레이 장치(10)를 전면에서 본 평면도이다.
본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 영상을 표시하는 기능과, 손가락이나 펜 등에 의한 터치를 센싱하는 기능과, 지문을 센싱하는 기능을 제공할 수 있다.
도 1을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는 영상을 표시하는 표시패널(100)과, 표시패널(100)을 보호하는 케이스(200)를 포함할 수 있다. 도 1에서는, 사용자가 전면에 볼 때, 케이스(200)의 일부분이 보이는 것으로 도시되어 있으나, 경우에 따라서, 풀-디스플레이 타입(Full Display Type)으로 구현된 경우, 사용자가 전면에서 볼 때, 케이스(200)가 전혀 보이지 않거나 거의 보이지 않고, 표시패널(100)만 보일 수도 있다. 표시패널(100)의 표시영역만 보일 수도 있고, 표시영역 외곽의 비-표시영역(베젤이라고도 함)이 보일 수도 있다.
도 1을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는 표시패널(100)의 표시영역 전체에서, 손가락이나 펜 등에 의한 터치를 센싱할 수 있고, 지문도 센싱할 수 있다. 즉, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는 전면 터치 센싱 및 전면 지문 센싱을 제공할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 광학장치로서, 촬영을 위한 카메라(110), 주변에 인체나 물체가 접근한 것을 감지하기 위한 근접센서(120) 등을 포함할 수 있다. 본 명세서의 카메라(110)는 전면을 촬영하는 전면 카메라이다.
본 명세서의 실시예들에 따른 디스플레이 장치(10)를 전면에서 볼 때, 카메라(110) 및 근접센서(120) 중 하나 이상의 광학장치가 외부에서 보이지 않는다. 이를 위해, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 카메라(110) 및 근접센서(120) 중 하나 이상의 광학장치가 표시패널(100)의 하부에 위치하는 구조를 갖는다.
본 명세서에서, 외부로 노출되지 않고 표시패널(100)의 하부에 위치하는 카메라(110)를 UDC (Under Display Camera)라고도 한다. 그리고, 이러한 카메라(110)를 포함하는 디스플레이 장치(10)를 카메라 내장형 디스플레이라고 한다.
본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 광학장치의 이러한 위치에도 불구하고, 카메라(110)의 정상적인 촬영 기능을 가능하게 하거나, 근접센서(120)의 근접 센싱 기능을 가능하게 하는 구조를 제공한다. 이 구조에 대하여 아래에서 상세하게 설명한다.
도 2는 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 화면 구성을 나타낸 도면이다.
도 2를 참조하면, 표시패널(100)은 영상이 표시되는 표시영역(AA)과 영상이 표시되지 않고 표시영역(AA)의 외곽 영역인 비-표시영역(NA)을 포함할 수 있다.
도 2를 참조하면, 표시영역(AA)은 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다. 표시영역(AA) 내 제1 영역(A1)은, 카메라(110)의 촬영이 되는 렌즈가 위치하는 카메라 영역(카메라 렌즈 영역)을 포함할 수 있다. 또한, 표시영역(AA) 내 제1 영역(A1)은 물체나 인체의 접근을 감지할 수 있는 근접 센싱 영역을 포함할 수 있다. 본 명세서에서 표시영역(AA) 내 제1 영역(A1)과 중첩되는 카메라(110)는 카메라 렌즈를 의미할 수 있다.
예를 들어, 사용자가 디스플레이 장치(10)를 쥐고 자신을 촬영할 때, 제1 영역(A1)을 바라보면서 촬영하면 된다. 사용자가 제1 영역(A1)을 얼굴이나 손가락으로 가리게 되면, 디스플레이 장치(10)는 근접센서(120)를 통해 사용자의 얼굴이나 손가락의 근접을 감지하여, 미리 지정된 동작(예: 화면 꺼짐 등)을 수행할 수 있다.
표시영역(AA) 내 제1 영역(A1)은 외부에서 광학장치로 빛이 들어오는 경로(입광부)일 수 있다. 여기서, 빛은 가시광선, 적외선, 또는 자외선 등의 전자기파일 수 있다.
도 2를 참조하면, 카메라(110) 및 근접센서(120) 중 하나 이상의 광학장치는, 제1 영역(A1)의 아래 부분에 위치할 수 있다. 즉, 카메라(110) 및 근접센서(120) 중 하나 이상의 광학장치는 제1 영역(A1)과 중첩될 수 있다.
도 3은 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 개략적인 단면도이다.
도 3을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 표시패널(100)의 하부에 위치하되 표시패널(100)의 표시영역(AA)과 중첩되도록 광학장치(예: 카메라(110), 근접센서(120) 등)가 위치하더라고, 광학장치의 본연의 기능(예: 촬영 기능, 근접센서(308)의 수광 기능 등)이 정상적으로 수행되고, 디스플레이 기능도 정상적으로 수행될 수 있도록 하는 구조를 갖는다.
도 3을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 광학장치의 기능을 위하여, 빛(외부 광)이 들어오는 외광 입광부(IA)에서 독특한 구조를 갖는다. 외광 입광부(IA)는 표시영역(AA) 내에 위치한다.
도 3을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 투명 기판(320)과, 다수의 서브픽셀(SP)을 형성하기 위한 서브픽셀 별 패턴들이 형성되는 서브픽셀 형성부(330)와, 서브픽셀 형성부(330) 상에 위치하며 공통전압에 해당하는 캐소드 전압이 인가되는 이종 캐소드 전극층(340)와, 이종 캐소드 전극층(340) 상에 배치되며 외곽에서 경사면을 갖는 봉지층(350)와, 봉지층(350) 상에 배치되며 터치전극들을 포함하는 터치센서층(360) 등을 포함할 수 있다.
서브픽셀 형성부(330)는, 투명 기판(320)의 상부에서 표시영역(AA)에 위치하며 다수의 서브픽셀 각각에 배치되는 하나 이상의 트랜지스터를 포함하는 트랜지스터 어레이(331)와, 트랜지스터 어레이(331) 상에 위치하며 다수의 서브피셀 각각에 배치되며 해당 트랜지스터의 소스 노드 또는 드레인 노드와 전기적으로 연결되는 애노드 전극을 포함하는 애노드 전극층(332)과, 애노드 전극층(332) 상에 위치하며 다수의 서브픽셀 각각에서 해당 애노드 전극 상에 위치하는 발광층(333) 등을 포함할 수 있다.
이종 캐소드 전극층(340)는 발광층(333) 상에 위치한다. 이에 따라, 애노드 전극층(332), 발광층(3330) 및 이종 캐소드 전극층(340)은 다수의 서브픽셀 별 발광소자(예: OLED(Organic Light Emitting Diode) 등)를 형성한다.
터치센서층(360)은 다수의 터치전극을 포함하고, 다수의 터치전극의 전체 또는 일부와 전기적으로 연결되는 다수의 터치라인을 더 포함할 수 있다.
예를 들어, 다수의 터치전극은, 하나의 층에 배치될 수도 있고, 절연층에 의해 분리되는 둘 이상의 층에 나누어 배치될 수도 있다. 다수의 터치라인은 다수의 터치전극과 다른 층에 위치할 수도 있고, 다수의 터치전극 중 일부와 동일한 층에 위치할 수도 있다.
다수의 터치전극은 표시영역(AA)에 배치되고, 다수의 터치라인 각각은, 표시영역(AA)에 위치한 해당 터치전극과 비-표시영역(NA)에 위치하는 패드부를 전기적으로 연결해줄 수 있다. 따라서, 다수의 터치라인은 비-표시영역(NA)을 지나가게 된다. 다수의 터치라인은 봉지층(350)의 경사면을 따라 내려와 패드부와 전기적으로 연결될 수 있다.
도 3을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 터치센서층(360) 상에 배치되는 편광판(370)과, 편광판(370) 상에 배치되는 광학용 투명 접착제(380)와, 광학용 투명 접착제(380) 상에 위치하는 커버 글래스(390)를 더 포함할 수 있다.
도 3을 참조하면, 표시패널(100)은 투명 기판(320), 서브픽셀 형성부(330), 이종 캐소드 전극층(340), 봉지층(350), 편광판(370), 광학용 투명 접착제(380) 및 커버 글래스(390) 등을 포함할 수 있다.
도 3을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는 표시패널(100) 아래에 위치하는 지문센서 패널(300)을 더 포함할 수 있다. 즉, 지문센서 패널(300)은 투명 기판(320)의 하부에 위치할 수 있다.
도 3을 참조하면, 표시패널(100)과 지문센서 패널(300) 사이에 공기 층에 존재하면 지문센서 패널(300)을 통한 지문센싱 성능이 저하되거나 지문센싱 자체가 불가능해질 수도 있다. 따라서, 표시패널(100)과 지문센서 패널(300) 사이에 공기층이 존재하도록, 표시패널(100)과 지문센서 패널(300)은 본딩 물질(예: 레진(Resin), OCA(Optical Clear Adhesive), PSA(Pressure Sensitive Adhesive) 등)로 본딩될 수 있다.
도 3을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는 표시패널(100)과 지문센서 패널(300) 사이에 위치하는 백 플레이트(310)를 더 포함할 수 있다. 표시패널(100)은 백 플레이트(310)의 상면에 본딩되고, 지문센서 패널(300)은 백 플레이트(310)의 하면에 본딩될 수 있다. 여기서, 백 플레이트(310)는 필수 구성은 아니다.
도 3을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는 지문센서 패널(300) 아래에 위치하며, 지문센서 패널(300)의 하부를 보호하는 쿠션 플레이트(306)를 더 포함할 수 있다. 쿠션 플레이트(306)는 폼 패드(302)와, 구리(Cu) 등으로 된 금속 플레이트(304) 등을 포함할 수 있다.
도 3을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 투명 기판(320)의 하부에서 표시영역(AA)에 위치하는 광학장치를 더 포함할 수 있다. 광학장치는, 일 예로, 카메라(110) 및 근접센서(120) 등 중 하나 이상을 포함할 수 있다. 아래에서는, 카메라(110) 및 근접센서(120) 모두가 투명 기판(320)의 하부에서 표시영역(AA)에 위치하는 광학장치인 것으로 설명한다.
도 3을 참조하면, 카메라(110) 및 근접센서(120)는 표시영역(AA) 내 제1 영역(A1)에 위치할 수 있다. 즉, 카메라(110) 및 근접센서(120)는 표시영역(AA) 내 제1 영역(A1)과 중첩될 수 있다.
도 3에서 외광 입광부(IA)는 빛의 경로로서, 카메라(110)의 촬영을 위한 가시광선이 출입하거나 근접센서(120)의 수광을 위한 빛(예: 적외선)이 출입하는 경로이다. 외광 입광부(IA)는 평면에서 볼 때에는 도 2의 제1 영역(A1)에 해당한다.
제1 영역(A1)은, 카메라(110)의 촬영이 되는 렌즈가 위치하는 카메라 영역(카메라 렌즈 영역)이고, 물체나 인체의 접근을 감지할 수 있는 근접 센싱 영역일 수 있다.
따라서, 제1 영역(A1)은 외광 입광부(IA)이므로 빛이 잘 투과되어야 한다.
이를 위해, 입광 경로 상에 위치하는 층들(390, 380, 370, 360, 350, 340, 330, 310) 각각은, 제1 영역(A1)과 대응되는 부분에서, 카메라(110) 및 근접센서(120) 각각의 기능을 가능하게 하는 수준으로 미리 설정된 임계 투과도 이상의 높은 투과도를 가질 수 있다. 이에 대하여, 아래에서 더욱 상세하게 설명한다.
한편, 제1 영역(A1)은, 도 2에 예시된 바와 같이, 표시영역(AA) 내에 위치하되 표시영역(AA) 내에서 외곽에 위치할 수 있다. 이와 다르게, 제1 영역(A1)은 표시영역(AA) 내 중앙에 위치할 수 있다. 제1 영역(A1)은 위에서 볼 때 소정의 모양(예: 사각형, 육각형 등의 다각형, 원형, 또는 타원형 등)을 가질 수 있다.
도 4는 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 디스플레이 파트의 구성도이다.
도 4를 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)에서 디스플레이 파트는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 서브픽셀(SP)이 배치되는 표시패널(100)과, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(420)와, 다수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(430)와, 데이터 구동 회로(420)와 게이트 구동 회로(430)를 제어하는 디스플레이 컨트롤러(440) 등을 포함할 수 있다.
데이터 구동 회로(420)는 디스플레이 컨트롤러(440)의 타이밍 제어에 따라 다수의 데이터 라인(DL)으로 영상 데이터 전압(Vdata)을 공급할 수 있다. 게이트 구동 회로(430)는 디스플레이 컨트롤러(440)의 타이밍 제어에 따라 다수의 게이트 라인(GL)으로 스캔신호(SCAN)를 순차적으로 공급할 수 있다.
표시패널(100)의 표시영역(AA)에 배치된 다수의 데이터 라인(DL)은, 표시패널(100)의 비-표시영역(NA)에 위치한 디스플레이 패드부(421)에 전기적으로 연결된다. 디스플레이 패드부(421)에는 데이터 구동 회로(420)가 전기적으로 연결된다.
데이터 구동 회로(420)는 COF(Chip On Film) 타입을 구현되어, 표시패널(100)의 디스플레이 패드부(421)에 본딩된 회로필름에 실장 될 수 있다. 또는, 데이터 구동 회로(420)는 COG (Chip On Glass) 타입 또는 COP (Chip On Panel) 타입으로 구현되어, 표시패널(100)의 디스플레이 패드부(421)에 직접 실장 될 수도 있다.
게이트 구동 회로(430)는 COF(Chip On Film) 타입으로 구현되어, 표시패널(100)에 전기적으로 연결된 회로필름에 실장 될 수 있다. 또는, 게이트 구동 회로(430)는 COG (Chip On Glass) 타입 또는 COP (Chip On Panel) 타입으로 구현되어, 표시패널(100)의 비-표시영역(NA) 상에 실장 될 수 있다. 이 경우, 게이트 구동 회로(430)를 COG (Chip On Glass) 타입 또는 COP (Chip On Panel) 타입이라고 한다. 또는, 게이트 구동 회로(430)는 GIP (Gate In Panel) 타입으로 구현되어 표시패널(100)의 비-표시영역(NA)에 형성될 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치(10)는 백 라이트 유닛을 포함하는 액정표시장치(LCD)일 수도 있고, OLED (Organic Light Emitting Diode) 디스플레이, 퀀텀닷 (Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치(10)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 실시예들에 따른 디스플레이 장치(10)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 실시예들에 따른 디스플레이 장치(10)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED(Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치(10)에서, 각 서브픽셀(SP)은, 발광소자(ED)와, 발광소자(ED)로 흐르는 전류를 제어하는 구동 트랜지스터(DRT)와, 영상 데이터 전압(Vdata)을 구동 트랜지스터(DRT)로 전달하는 스캔 트랜지스터(SCT)와, 일정 기간 동안 전압 유지를 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
발광소자(ED)는 애노드 전극(AE) 및 캐소드 전극(CE)과, 애노드 전극(AE) 및 캐소드 전극(EC) 사이에 위치하는 발광층(EL)을 포함한다. 발광소자(ED)는 일 예로, 유기발광다이오드(OLED), 발광다이오드(LED), 퀀텀닷 발광소자 등일 수 있다.
발광소자(ED)의 캐소드 전극(CE)은 공통 전극일 수 있다. 이 경우, 발광소자(ED)의 캐소드 전극(CE)에는 기저 전압(EVSS)이 인가될 수 있다. 여기서, 기저 전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압과 유사한 전압일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)을 포함한다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 발광소자(ED)의 애노드 전극(AE)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다.
스캔 트랜지스터(SCT)는 게이트 라인(GL)에서 공급되는 스캔신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 게이트 라인(GL)과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 되어, 해당 데이터 라인(DL)으로부터 공급된 영상 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 되고, 턴-오프 레벨 전압의 스캔신호(SCAN)에 의해 턴-오프 된다. 여기서, 스캔 트랜지스터(SCT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 스캔 트랜지스터(SCT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 영상 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지해줄 수 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT)가 모두 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT) 중 적어도 하나는 n 타입 트랜지스터(또는 p 타입 트랜지스터)이고 나머지는 p 타입 트랜지스터(또는 n 타입 트랜지스터)일 수 있다.
도 4에 예시된 각 서브픽셀 구조는 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 5는 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 터치 센싱 파트 및 지문 센싱 파트의 구성도이다.
도 5를 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)에서 터치 데이터를 이용하여 터치유무 또는 터치위치를 획득하는 프로세서(530) 등을 센싱 파트는, 사용자가 손가락 또는 펜 등의 터치 포인터로 표시패널(100)을 터치하는 경우, 터치위치 또는 터치유무를 센싱하는 파트로서, 터치센서가 내장된 표시패널(100)과, 터치센서를 구동하여 센싱하여 터치 센싱 데이터를 출력하는 터치 구동 회로(510)와, 터치 센싱 포함할 수 있다.
표시패널(100)에 내장된 터치센서는, 표시패널(100)의 터치 센싱 영역(TSA)에 배치된 다수의 터치전극(TE)을 포함한다. 여기서, 터치 센싱 영역(TSA)은 표시영역(AA)과 대응될 수 있다.
표시패널(100)의 비-표시영역(NA)에는, 터치 구동 회로(510)가 전기적으로 연결되는 터치 패드부(511)가 존재할 수 있다. 표시패널(100)에는 다수의 터치전극(TE)과 터치 패드부(511)를 전기적으로 연결해주는 다수의 터치라인(TL)을 통해 다수의 터치전극(TE)과 전기적으로 연결될 수 있다.
터치 패드부(511)는, 투명 기판(320) 상에 위치하되, 표시영역(AA)의 외곽영역인 비-표시영역(NA)에 위치할 수 있다. 다수의 터치라인(TL)은 다수의 터치전극(TE)의 전체 또는 일부와 전기적으로 연결되고, 봉지층(350)의 경사면을 따라 내려와 터치 패드부(511)와 전기적으로 연결될 수 있다.
터치 구동 회로(510)는, 다수의 터치전극(TE)의 전체 또는 일부를 구동하고, 다수의 터치전극(TE)의 전체 또는 일부를 센싱하여, 터치 센싱 데이터를 생성하여 프로세서(530)에 공급할 수 있다.
프로세서(530)는 터치 센싱 데이터에 근거하여 터치 유무 또는 터치 위치를 결정하고, 결정된 터치 유무 또는 결정된 터치 위치에 근거하여, 정해진 기능(예: 입력 처리, 오브젝트 선택 처리, 필기 처리 등)을 수행할 수 있다.
터치 구동 회로(510)는 데이터 구동 회로(420)와 통합되어 집적회로 형태로 구현될 수 있다.
도 5를 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 지문 센싱 파트는 사용자의 지문을 센싱하는 파트로서, 다수의 지문 센싱 픽셀(FP-PXL)이 배치되는 지문센서 패널(300)과, 지문센서 패널(300)을 구동하고 센싱하여 지문 센싱 데이터를 출력하는 지문 구동 회로(520)와, 지문 센싱 데이터를 이용하여 지문을 인식하고, 지문 인식 결과에 따라 정해진 기능(예: 사용자 인증 등)을 수행하는 프로세서(530) 등을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치(10)의 지문 센싱 파트는 광학 방식, 초음파 방식 등으로 지문을 센싱할 수 있다. 아래에서는, 디스플레이 장치(10)의 지문 센싱 파트는 초음파 지문 센싱을 수행하는 것을 예로 든다.
지문센서 패널(300)은 지문 센싱 영역(FSA)에 배치된 다수의 지문 센싱 픽셀(FP-PXL)을 포함한다. 여기서, 지문 센싱 영역(FSA)은 표시영역(AA)과 대응될 수 있다.
다수의 지문 센싱 픽셀(FP-PXL) 각각은, 구동전극, 압전물질층 및 공통전극을 포함하는 압전소자와, 압전소자에서 초음파가 발생되도록 압전소자를 구동시키는 구동부(송신부)와, 압전소자가 지문에서 반사된 초음파를 수신하여 발생되는 신호를 센싱하는 센싱부(수신부) 등을 포함할 수 있다. 여기서, 구동부(송신부) 및 센싱부(수신부) 각각은 하나 이상의 스위칭 소자(트랜지스터)를 포함할 수 있다.
구동전극과 공통전극 중 하나에는 전압 레벨이 변동되는 신호(AC 신호)가 인가되고, 나머지에는 전압 레벨이 일정한 신호(DC 신호)가 인가된다.
지문센서 패널(300)의 지문 센싱 영역(FSA)의 외곽에는, 지문 구동 회로(520)가 전기적으로 연결되는 지문 패드부(521)가 존재할 수 있다.
지문센서 패널(300)은 다수의 지문 센싱 픽셀(FP-PXL) 각각의 센싱부(수신부)와 지문 패드부(521)를 전기적으로 연결해주는 다수의 리드아웃 라인(RL)을 포함할 수 있다.
지문 구동 회로(520)는 다수의 지문 센싱 픽셀(FP-PXL)의 전체 또는 일부를 구동하고 다수의 지문 센싱 픽셀(FP-PXL)의 전체 또는 일부를 센싱하여, 지문 센싱 데이터를 생성하여 프로세서(TL)에 공급할 수 있다.
프로세서(530)는 지문 센싱 데이터에 근거하여 지문을 인식하고, 지문 인식 결과에 따라 정해진 기능(예: 사용자 인증 등)을 수행할 수 있다.
한편, 도 5를 참조하면, 지문센서 패널(300)은 제1 영역(A1)과 대응되는 부분에 홀 또는 노치 홈(500)이 존재할 수 있다.
아래에서는, 표시패널(100)에서의 터치센서 구조에 대하여, 도 6 내지 도 10을 참조하여 설명한다. 본 명세서의 실시예들에 따른 디스플레이 장치(10)는 캐패시턴스 방식으로 터치를 센싱할 수 있다.
도 6는 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시패널(100) 내 터치 센서 구조의 예시도이다.
도 6을 참조하면, 표시패널(100)의 터치 센싱 영역(TSA)에 배치되는 다수의 터치전극(TE) 각각은 서로 분리되고 블록화된 전극일 수 있다. 다수의 터치전극(TE) 각각은 서로 중첩되지 않는다.
다수의 터치전극(TE) 각각은, 하나 이상의 터치라인(TL)을 통해 터치 구동 회로(510)와 전기적으로 연결될 수 있다.
터치라인(TL)은 데이터 라인(DL)과 평행하거나 동일한 방향으로 배치될 수 있다.
다수의 터치전극(TE)은 동일한 열에 배치된 제1 터치전극과 제2 터치전극을 포함할 수 있다. 제1 터치전극이 제2 터치전극보다 터치 구동 회로(510)로부터 멀리 위치한다고 가정한다. 다수의 터치라인(TL)은 제1 터치전극과 연결된 제1 터치라인과, 제2 터치전극과 연결된 제2 터치라인을 포함할 수 있다.
제1 터치전극과 연결된 제1 터치라인은, 제2 터치전극과 중첩되지만 제2 터치전극과 전기적으로 연결되지 않는다.
제1 터치전극과 제2 터치전극은 표시패널(100) 내에서 분리되고 물리적으로 떨어져 있다. 제1 터치라인과 제2 터치라인은 표시패널(100) 내에서 분리되고 물리적으로 떨어져 있다. 제1 터치전극과 제2 터치전극은, 표시패널(100) 내에서 분리되지만, 구동 상황에 따라서 터치 구동 회로(510) 내 스위칭 회로에 의해 전기적으로 연결될 수도 있다.
도 6의 터치 센서 구조는, 터치전극(TE)과 터치 포인터(예: 손가락, 펜 등) 간의 캐패시턴스를 이용하여 터치를 센싱하는 셀프-캐패시턴스(Self-capacitance) 기반의 터치 센싱 방식에 적합할 수 있다.
이에 따라, 터치 구동 회로(510)는, 다수의 터치전극(TE) 각각으로 터치 구동 신호를 공급하고, 터치 구동 신호가 인가된 터치전극(TE)으로부터 터치 센싱 신호를 검출하여, 각 터치전극(TE)에 대한 센싱값을 얻어 터치 센싱 데이터를 셍성할 수 있다.
도 7은 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시패널(100) 내 터치 센서 구조의 다른 예시도이다.
도 7의 터치 센서 구조는, 2개의 터치전극(TE) 간의 캐패시턴스를 이용하여 터치를 센싱하는 뮤추얼-캐패시턴스(Mutual-capacitance) 기반의 터치 센싱 방식에 적합할 수 있다.
뮤추얼-캐패시턴스 기반의 터치 센싱 방식을 위하여, 도 7에 도시된 바와 같이, 표시패널(100)의 터치 센싱 영역(TSA)에 배치되는 다수의 터치전극(TE)은, 서로 다른 방향으로 배치되는 다수의 제1 터치전극(X-TE)과 다수의 제2 터치전극(Y-TE)을 포함할 수 있다. 여기서, 제1 터치전극(X-TE)과 제2 터치전극(Y-TE) 사이에 뮤추얼-캐패시턴스가 형성된다.
다수의 제1 터치전극(X-TE)과 다수의 제2 터치전극(Y-TE)은 서로 교차할 수 있다. 제1 터치전극(X-TE)과 제2 터치전극(Y-TE)이 서로 교차하는 지점(영역)을 터치 노드(Touch Node)라고 한다.
다수의 제1 터치전극(X-TE)과 다수의 제2 터치전극(Y-TE) 중에서, 다수의 제1 터치전극(X-TE)은 터치 구동 회로(510)로부터 터치 구동 신호가 공급되는 구동전극(또는 송신전극)이고, 다수의 제2 터치전극(Y-TE)은 터치 구동 회로(510)에 의해 센싱되는 센싱전극(또는 수신전극)일 수 있다.
이와 반대로, 다수의 제1 터치전극(X-TE)과 다수의 제2 터치전극(Y-TE) 중에서, 다수의 제1 터치전극(X-TE)은 터치 구동 회로(510)에 의해 센싱되는 센싱전극(또는 수신전극)이고, 다수의 제2 터치전극(Y-TE)은 터치 구동 회로(510)로부터 터치 구동 신호가 공급되는 구동전극(또는 송신전극)일 수 있다.
도 8은 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시패널(100) 내 터치 센서 구조의 또 다른 예시도이다.
도 8은 도 7의 뮤추얼-캐패시턴스 기반의 터치 센싱을 위한 터치 센서 구조에 대한 다른 예시이다. 도 8의 터치 센서 구조는 도 7의 터치 센서 구조와 전기적으로 등가적인 구조이다.
도 8을 참조하면, 표시패널(100)의 터치 센싱 영역(TSA)에 배치된 다수의 터치전극(TE)은, 동일한 행에 배치되고 제1 브릿지 패턴(X-CL)에 의해 전기적으로 연결된 제1 터치전극들(X-TE)과, 동일한 열에 배치되고 제2 브릿지 패턴(Y-CL)에 의해 전기적으로 연결된 제2 터치전극들(Y-TE)을 포함할 수 있다.
동일한 행에 배치되며 동일한 층에 위치하는 제1 터치전극들(X-TE)과, 이들을 연결해주는 제1 브릿지 패턴(X-CL)은, 모두 일체화되고 동일한 층에 위치할 수 있다.
동일한 열에 배치되며 동일한 층에 위치하는 제2 터치전극들(Y-TE)과, 이들을 연결해주는 제2 브릿지 패턴(Y-CL)은, 서로 다른 층에 위치하며 컨택홀을 통해 전기적으로 연결될 수 있다.
동일한 행에 배치되어 전기적으로 연결되는 제1 터치전극들(X-TE)은 하나의 제1 터치전극 라인(X-TEL)을 형성한다. 이렇게 형성된 하나의 제1 터치전극 라인(X-TEL)은 도 7에서 하나의 제1 터치전극(X-TE)과 전기적으로 동일하다. 동일한 열에 배치되어 전기적으로 연결되는 제2 터치전극들(Y-TE)은 하나의 제2 터치전극 라인(Y-TEL)을 형성한다. 이렇게 형성된 하나의 제2 터치전극 라인(Y-TEL)은 도 7에서 하나의 제2 터치전극(Y-TE)과 전기적으로 동일하다.
다수의 제1 터치전극 라인(X-TEL) 각각은 하나 이상의 제1 터치라인(X-TL)과 전기적으로 연결되고, 다수의 제2 터치전극 라인(Y-TEL) 각각은 하나 이상의 제2 터치라인(Y-TL)과 전기적으로 연결될 수 있다.
다수의 제1 터치전극 라인(X-TEL) 각각은 하나 이상의 제1 터치라인(X-TL)을 통해 터치 패드부(510)에 포함된 제1 터치패드(X-TP)와 전기적으로 연결되고, 다수의 제2 터치전극 라인(Y-TEL) 각각은 하나 이상의 제2 터치라인(Y-TL)을 통해 터치 패드부(510)에 포함된 제2 터치패드(Y-TP)와 전기적으로 연결될 수 있다.
도 9는 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시패널(100)의 단면도로서, 도 8의 X-X'의 단면도이다.
표시영역(AA) 내 각 서브픽셀(SP)에서의 구동 트랜지스터인 구동 트랜지스터(DRT)은 투명 기판(320) 상에 배치된다.
구동 트랜지스터(DRT)는, 게이트 전극에 해당하는 제1 노드 전극(NE1), 소스 전극 또는 드레인 전극에 해당하는 제2 노드 전극(NE2), 드레인 전극 또는 소스 전극에 해당하는 제3 노드 전극(NE3) 및 반도체층(SEMI) 등을 포함한다.
제1 노드 전극(NE1)과 반도체층(SEMI)은 게이트 절연막(GI)을 사이에 두고 중첩될 수 있다. 제2 노드 전극(NE2)은 절연층(INS) 상에 형성되어 반도체층(SEMI)의 일 측과 접촉하고, 제3 노드 전극(NE3)은 절연층(INS) 상에 형성되어 반도체층(SEMI)의 타 측과 접촉할 수 있다.
발광소자(ED)는 픽셀전극에 해당하는 애노드 전극(AE)과, 애노드 전극(AE) 상에 형성되는 발광층(EL)과, 발광층(EL) 위에 형성되며 공통전극에 해당하는 캐소드 전극(CE)을 포함할 수 있다.
애노드 전극(AE)은 평탄화막(PLN)을 관통하는 화소 컨택홀을 통해 노출된 구동 트랜지스터(DRT)의 제2 노드 전극(NE2)과 전기적으로 접속된다.
발광층(EL)은 뱅크(BANK)에 의해 마련된(노출된) 발광영역의 애노드 전극(AE) 상에 형성된다. 발광층(EL)은 애노드 전극(AE) 상에 정공 관련층, 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다. 캐소드 전극(CE)은 발광층(EL)을 사이에 두고 애노드 전극(AE)과 대향 하도록 형성된다.
봉지층(350)은 외부의 수분이나 산소에 취약한 발광소자(ED)로 외부의 수분이나 산소가 침투되는 것을 차단한다. 이러한 봉지층(350)은 하나의 층으로 되어 있을 수도 있지만, 도 9에 도시된 바와 같이 다수의 층(PAS1, PCL, PAS2)으로 되어 있을 수도 있다.
예를 들어, 봉지층(350)이 다수의 층(PAS1, PCL, PAS2)으로 이루어진 경우, 봉지층(350)은 하나 이상의 무기 봉지층(PAS1, PAS2)과 하나 이상의 유기 봉지층(PCL)을 포함할 수 있다. 구체적인 예로서, 봉지층(350)은 제1 무기 봉지층(PAS1), 유기 봉지층(PCL) 및 제2 무기 봉지층(PAS2)이 순서대로 적층된 구조로 되어 있을 있다.
여기서, 유기 봉지층(PCL)은, 적어도 하나의 유기 봉지층 또는 적어도 하나의 무기 봉지층을 더 포함할 수도 있다.
제1 무기 봉지층(PAS1)은 발광 소자(ED)와 가장 인접하도록 캐소드 전극(CE)이 형성된 투명 기판(320) 상에 형성된다. 이러한 제1 무기 봉지층(PAS1)은, 일 예로, 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(Al2O3) 등과 같은 저온 증착이 가능한 무기 절연 재질로 형성된다. 제1 무기 봉지층(PAS1)이 저온 분위기에서 증착 되므로, 제1 무기 봉지층(PAS1)은 증착 공정 시 고온 분위기에 취약한 유기물을 포함하는 발광층(EL)이 손상되는 것을 방지할 수 있다.
유기 봉지층(PCL)은 제1 무기 봉지층(PAS1)보다 작은 면적으로 형성될 수 있으며, 이 경우, 유기 봉지층(PCL)은 제1 무기 봉지층(PAS1)의 양끝단을 노출시키도록 형성될 수 있다. 유기 봉지층(PCL)은 유기발광표시장치인 터치표시장치의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충 역할을 하며, 평탄화 성능을 강화하는 역할을 할 수 있다. 유기 봉지층(PCL)은, 일 예로, 아크릴 수지, 에폭시 수지, 폴리이미드, 폴리에틸렌 또는 실리콘옥시카본(SiOC)과 같은 유기 절연 재질로 형성될 수 있다. 일 예로, 유기 봉지층(PCL)이 잉크젯 방식을 통해 형성될 수도 있다.
표시패널(100)에는, 봉지층(350)이 무너지는 것을 차단하는 하나 이상의 댐(DAM1, DMA2)이 형성되어 있을 수 있다.
하나 이상의 댐(DAM1, DMA2)은 표시영역(AA)과 비-표시영역(NA)의 경계지점에 존재하거나, 경계지점의 근방에 존재할 수 있다. 예를 들어, 하나 이상의 댐(DAM1, DMA2)은 외곽에서 안쪽으로 들어가다가 갑자기 높아지는 지점의 영역일 수 있다. 또는, 하나 이상의 댐(DAM1, DMA2)은 봉지층(350)의 경사면(900)을 따라 내려오다가 봉지층(350)의 경사가 갑자기 완만해지거나 다시 높아지는 방향으로 변하는 지점의 영역을 의미할 수도 있다.
도 9에 도시된 바와 같이, 하나 이상의 댐(DAM1, DMA2)은 터치 패드(Y-TP)를 포함하는 터치 패드부(511)와 표시영역(AA) 사이에 배치될 수 있다. 하나 이상의 댐(DAM1, DMA2)은 뱅크(BANK)와 동일 물질을 포함하는 댐 형성 패턴(DFP) 등으로 이루어질 수 있다.
하나 이상의 댐(DAM1, DMA2)은 비-표시영역(NA)에만 위치할 수도 있고, 비-표시영역(NA)에 대부분이 존재하지만 일부는 표시영역(AA)에 걸쳐있을 수도 있다.
하나 이상의 댐(DAM1, DMA2) 중에서 표시영역(AA)과 더 가까운 댐(DAM1)을 1차 댐(DAM1)이라고 하고, 터치 패드부(511)와 상대적으로 더 가깝게 위치하는 댐(DAM2)을 2차 댐(DAM2)이라고 한다.
하나 이상의 댐(DAM1, DMA2)은 액상 형태의 유기 봉지층(PCL)이 표시영역(AA)에 적하될 때, 액상 형태의 유기 봉지층(PCL)이 비-표시영역(NA)의 방향으로 무너져 터치 패드부(511) 등을 침범하는 것을 방지할 수 있다. 이러한 효과는, 도 9에 도시된 바와 같이, 2개 이상의 댐(DAM1, DAM2)이 형성된 경우, 더욱 커질 수 있다.
1차 댐(DAM1) 및/또는 2차 댐(DAM2)은 단층 또는 다층 구조로 형성될 수 있다.
1차 댐(DAM1) 및/또는 2차 댐(DAM2)은 기본적으로 댐 형성 패턴(DFP)으로 만들어질 수 있다. 댐 형성 패턴(DFP)은 터치 패드부(511)에 배치된 터치 패드(Y-TP)보다 높은 높이를 가질 수 있다.
댐 형성 패턴(DFP)은 표시영역(AA)에서 서브픽셀들(SP)을 분리하기 위한 뱅크(BANK)와 동일한 물질로 형성될 수 있다. 경우에 따라서, 댐 형성 패턴(DFP)은 층간 간격을 유지하기 위한 스페이서 등과 동일한 물질로 형성될 수 있다. 이러한 경우, 댐 형성 패턴(DFP)은 뱅크(BANK) 또는 스페이서 등과 동시에 형성될 수 있고, 이에 따라, 마스크 추가 공정 및 비용 상승 없이 댐 구조를 형성할 수 있다.
도 9를 참조하면, 1차 댐(DAM1) 및/또는 2차 댐(DAM2)은 제1 무기 봉지층(PAS1) 및/또는 제2 무기 봉지층(PAS2)이 댐 형성 패턴(DFP) 상에 적층 된 다층 구조로 되어 있을 수 있다.
유기물을 포함하는 유기 봉지층(PCL)은 가장 안쪽에 있는 1차 댐(DAM1)의 내 측면에만 위치할 수 있다. 이와 다르게, 유기물을 포함하는 유기 봉지층(PCL)은 1차 댐(DAM1) 및 2차 댐(DAM2) 중 적어도 1차 댐(DAM1)의 상부에 위치할 수 있다.
제2 무기 봉지층(PAS2)은 유기 봉지층(PCL)이 형성된 투명 기판(320) 상에 유기 봉지층(PCL) 및 제1 무기 봉지층(PAS1) 각각의 상부면 및 측면을 덮도록 형성될 수 있다. 제2 무기 봉지층(PAS2)은 외부의 수분이나 산소가 제1 무기 봉지층(PAS1) 및 유기 봉지층(PCL)으로 침투하는 것을 최소화하거나 차단한다. 이러한 제2 무기 봉지층(PAS2)은, 일 예로, 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(Al2O3) 등과 같은 무기 절연 재질로 형성된다.
봉지층(350) 상에는 터치 버퍼막(T-BUF)이 배치될 수 있다.
제1 및 제2 터치전극들(X-TE, Y-TE)과 제1 및 제2 브릿지 패턴(X-CL, Y-CL)은 터치 버퍼막(T-BUF) 상에 위치할 수 있다.
제1 및 제2 터치라인들(X-TL, Y-TL) 각각의 전체 또는 일부도 터치 버퍼막(T-BUF) 상에 위치할 수 있다.
터치 버퍼막(T-BUF)은 터치전극들(X-TE, Y-TE)과 캐소드 전극(CE) 사이에 위치하는데, 터치전극들(X-TE, Y-TE)과 발광 소자(ED)의 캐소드 전극(CE) 사이의 이격 거리가 미리 정해진 최소 이격 거리(예: 5㎛)를 유지하도록 설계될 수 있다. 이에 따라, 터치전극들(X-TE, Y-TE)과 캐소드 전극(CE) 간의 기생 캐패시턴스를 줄여주거나 방지해줄 수 있고, 이를 통해, 기생 캐패시턴스에 의한 터치 감도 저하를 방지해줄 수 있다.
터치 버퍼막(T-BUF) 없이, 제1 및 제2 터치전극들(X-TE, Y-TE)과 제1 및 제2 브릿지 패턴(X-CL, Y-CL)이 봉지층(350) 상에 바로 배치될 수도 있다.
터치 버퍼막(T-BUF)은, 터치 버퍼막(T-BUF) 상에 배치되는 터치 센서 메탈의 제조 공정 시 이용되는 약액(현상액 또는 식각액 등등) 또는 외부로부터의 수분 등이 유기물을 포함하는 발광층(EL)으로 침투되는 것을 차단할 수 있다. 이에 따라, 터치 버퍼막(T-BUF)은 약액 또는 수분에 취약한 발광층(EL)의 손상을 방지할 수 있다.
터치 버퍼막(T-BUF)은 고온에 취약한 유기물을 포함하는 발광층(EL)의 손상을 방지하기 위해 일정 온도(예: 100도(℃)) 이하의 저온에서 형성 가능하고 1~3의 저유전율을 가지는 유기 절연 재질로 형성된다. 예를 들어, 터치 버퍼막(T-BUF)은 아크릴 계열, 에폭시 계열 또는 실록산(Siloxan) 계열의 재질로 형성될 수 있다. 유기 절연 재질로 평탄화 성능을 가지는 터치 버퍼막(T-BUF)은 유기발광표시장치의 휘어짐에 따른 봉지층(350) 내의 각 봉지층(PAS1, PCL, PAS2)의 손상 및 터치 버퍼막(T-BUF) 상에 형성되는 터치 센서 메탈의 깨짐 현상을 방지할 수 있다.
뮤추얼-캐패시턴스 기반의 터치 센서 구조에 따르면, 터치 버퍼막(T-BUF) 상에 제1 터치전극 라인(X-TEL) 및 제2 터치전극 라인(Y-TEL)이 배치되며, 제1 터치전극 라인(X-TEL) 및 제2 터치전극 라인(Y-TEL)은 교차되게 배치될 수 있다.
제2 터치전극 라인(Y-TEL)은, 다수의 제2 터치전극(Y-TE)과, 다수의 제2 터치전극(Y-TE) 사이를 전기적으로 연결해주는 다수의 제2 브릿지 패턴(Y-CL)을 포함할 수 있다. 도 8에 도시된 바와 같이, 다수의 제2 터치전극(Y-TE)과 다수의 제2 브릿지 패턴(Y-CL)은 터치 절연막(IND)을 사이에 두고 서로 다른 층에 위치할 수 있다.
도 8 및 도 9를 함께 참조하면, 동일한 열에 배치되는 다수의 제2 터치전극(Y-TE)은 y축 방향(열 방향)을 따라 일정한 간격으로 이격될 수 있다. 이러한 다수의 제2 터치전극(Y-TE) 각각은 제2 브릿지 패턴(Y-CL)을 통해 y축 방향으로 인접한 다른 제2 터치전극(Y-TE)과 전기적으로 연결될 수 있다.
제2 브릿지 패턴(Y-CL)은 터치 버퍼막(T-BUF) 상에 형성되며 터치 절연막(IND)을 관통하는 터치 컨택홀을 통해 노출되어 y축 방향으로 인접한 2개의 제2 터치전극(Y-TE)과 전기적으로 접속될 수 있다.
제2 브릿지 패턴(Y-CL)은 뱅크(BANK)와 중첩되도록 배치될 수 있다. 이에 따라, 제2 브릿지 패턴(Y-CL)에 의해 개구율이 저하되는 것을 방지할 수 있다.
도 8 및 도 9를 함께 참조하면, 제1 터치전극 라인(X-TEL)은, 다수의 제1 터치전극(X-TE)과, 다수의 제1 터치전극(X-TE) 사이를 전기적으로 연결해주는 다수의 제1 브릿지 패턴(X-CL)을 포함할 수 있다. 다수의 제1 터치전극(X-TE)과 다수의 제1 브릿지 패턴(X-CL)은 터치 절연막(IND)을 사이에 두고 서로 다른 층에 위치할 수 있지만, 다수의 제1 브릿지 패턴(X-CL)과 다수의 제1 터치전극(X-TE)은 일체로 되어 동일한 층에 위치할 수도 있다.
도 8 및 도 9를 함께 참조하면, 동일한 행에 배치되는 다수의 제1 터치전극(X-TE)은 터치 절연막(ILD) 상에서 x축 방향(행 방향)을 따라 일정한 간격으로 이격될 수 있다. 이러한 다수의 제1 터치전극(X-TE) 각각은 제1 브릿지 패턴(X-CL)을 통해 x축 방향으로 인접한 다른 제1 터치전극(X-TE)과 전기적으로 연결될 수 있다.
제1 브릿지 패턴(X-CL)은 제1 터치전극(X-TE)과 동일 평면 상에 배치되어 별도의 컨택홀 없이 x축 방향으로 인접한 2개의 제1 터치전극(X-TE)과 전기적으로 접속되거나, x축 방향으로 인접한 2개의 제1 터치전극(X-TE)과 일체로 되어 있을 수 있다.
제1 브릿지 패턴(X-CL)은 뱅크(BANK)와 중첩되도록 배치될 수 있다. 이에 따라, 제1 브릿지 패턴(X-CL)에 의해 개구율이 저하되는 것을 방지할 수 있다.
도 9를 참조하면, 제2 터치전극 라인(Y-TEL)은 제2 터치라인(Y-TL)을 통해 제1 비-표시영역(NA1) 내 터치 패드부(511)에 존재하는 제2 터치패드(Y-TP)와 전기적으로 연결될 수 있다. 제2 터치패드(Y-TP)는 터치 구동 회로(510)와 전기적으로 연결될 수 있다.
이러한 구조와 마찬가지로, 제1 터치전극 라인(X-TEL)은 제1 터치라인(X-TL)을 통해 제1 비-표시영역(NA1) 내 터치 패드부(511)에 존재하는 제1 터치패드(X-TP)와 전기적으로 연결될 수 있다. 제1 터치패드(X-TP)는 터치 구동 회로(510)와 전기적으로 연결될 수 있다.
제1 터치패드(X-TP) 및 제2 터치패드(Y-TP)를 덮는 패드 커버 전극이 더 배치될 수도 있다.
제1 터치패드(X-TP)는 제1 터치라인(X-TL)과 별도로 형성될 수도 있고, 제1 터치라인(X-TL)이 연장되어 형성될 수 도 있다. 제2 터치패드(Y-TP)은 제2 터치라인(Y-TL)과 별도로 형성될 수도 있고, 제2 터치라인(Y-TL)이 연장되어 형성될 수 도 있다.
제1 터치패드(X-TP)가 제1 터치라인(X-TL)이 연장되어 형성되고, 제2 터치패드(Y-TP)가 제2 터치라인(Y-TL)이 연장되어 형성된 경우, 제1 터치패드(X-TP), 제1 터치라인(X-TL), 제2 터치패드(Y-TP) 및 제2 터치라인(Y-TL)은 동일한 제1 도전 물질로 구성될 수 있다. 여기서, 제1 도전 물질은, 일 예로, Al, Ti, Cu, Mo와 같은 내식성 및 내산성이 강하고 전도성이 좋은 금속을 이용하여 단층 또는 다층 구조로 형성될 수 있다.
예를 들어, 제1 도전 물질로 된 제1 터치패드(X-TP), 제1 터치라인(X-TL), 제2 터치패드(Y-TP) 및 제2 터치라인(Y-TL)은 Ti/Al/Ti 또는 Mo/Al/Mo와 같이 적층된 3층 구조로 형성될 수 있다.
제1 터치패드(X-TP) 및 제2 터치패드(Y-TP)를 덮을 수 있는 패드 커버 전극은 제1 및 제2 터치전극(X-TE, Y-TE)과 동일 재질로 제2 도전 물질로 구성될 수 있다. 여기서, 제2 도전 물질은 내식성 및 내산성이 강한 ITO 또는 IZO와 같은 투명 도전물질로 형성될 수 있다. 이러한 패드 커버 전극은 터치 버퍼막(T-BUF)에 의해 노출되도록 형성됨으로써 터치 구동 회로(510)와 본딩되거나 또는 터치 구동 회로(510)가 실장된 회로 필름과 본딩될 수 있다.
여기서, 터치 버퍼막(T-BUF)은 터치 센서 메탈을 덮도록 형성되어 터치 센서 메탈이 외부의 수분 등에 의해 부식되는 것을 방지할 수 있다. 일 예로, 터치 버퍼막(T-BUF)은 유기 절연 재질로 형성되거나, 원편광판 또는 에폭시 또는 아크릴 재질의 필름 형태로 형성될 수 있다. 이러한 터치 보호막(T-BUF)이 봉지층(350) 상에 없을 수도 있다. 즉, 터치 버퍼막(T-BUF)은 필수적인 구성이 아닐 수도 있다.
제2 터치라인(Y-TL)은, 컨택홀을 통해 제2 터치전극(Y-TE)과 전기적으로 연결되거나, 제2 터치전극(Y-TE)과 일체로 되어 있을 수 있다.
이러한 제2 터치라인(Y-TL)은, 비-표시영역(NA)까지 신장되어 봉지층(350)의 경사면(900)을 따라 내려와, 하나 이상의 댐(DAM1, DAM2)을 지나서, 비-표시영역(NA1) 내 터치 패드부(511)에 존재하는 제2 터치패드(Y-TP)와 전기적으로 연결될 수 있다. 이에 따라, 제2 터치라인(Y-TL)은 제2 터치패드(Y-TP)를 통해 터치 구동 회로(510)와 전기적으로 연결될 수 있다.
제2 터치라인(Y-TL)은, 제2 터치전극(Y-TE)에서의 터치 센싱 신호를 터치 구동 회로(510)로 전달해주거나, 터치 구동 회로(510)로부터 터치 구동 신호를 공급받아 제2 터치전극(Y-TE)에 전달해줄 수 있다.
제1 터치라인(X-TL)은, 컨택홀을 통해 제1 터치전극(X-TE)과 전기적으로 연결되거나, 제1 터치전극(X-TE)과 일체로 되어 있을 수 있다.
이러한 제1 터치라인(X-TL)은 비-표시영역(NA)까지 신장되어 봉지층(350)의 경사면(900)을 따라 내려와, 하나 이상의 댐(DAM)을 지나서, 제1 비-표시영역(NA1) 내 터치 패드부(511)에 존재하는 제1 터치패드(Y-TP)와 전기적으로 연결될 수 있다. 이에 따라, 제1 터치라인(X-TL)은 제1 터치패드(X-TP)를 통해 터치 구동 회로(510)와 전기적으로 연결될 수 있다.
제1 터치라인(X-TL)은, 터치 구동 회로(510)로부터 터치 구동 신호를 공급받아 제1 터치전극(X-TE)에 전달할 수 있고, 제1 터치전극(X-TE)에서의 터치 센싱 신호를 터치 구동 회로(510)로 전달해줄 수도 있다.
제1 터치라인(X-TL) 및 제2 터치라인(Y-TL)의 배치는 패널 설계사항에 따라 다양하게 변경 가능하다.
제1 터치전극(X-TE) 및 제2 터치전극(Y-TE) 상에 터치 보호막(PAC)이 배치될 수 있다. 이러한 터치 보호막(PAC)은 하나 이상의 댐(DAM)의 전 또는 후까지 확장되어 제1 터치라인(X-TL) 및 제2 터치라인(Y-TL) 상에도 배치될 수 있다.
한편, 도 9의 단면도는 개념적으로 구조를 도시한 것으로서, 보는 방향이나 위치 등에 따라 각 패턴들(각종 층들이나 각종 전극들)의 위치, 두께, 또는 폭이 달라질 수도 있고, 각종 패턴들의 연결 구조도 변경될 수 있으며, 도시된 여러 층들 이외에도 추가적인 층이 더 존재할 수도 있고, 도시된 여러 층들 중 일부는 생략되거나 통합되어 있을 수도 있다. 예를 들어, 뱅크(BANK)의 폭은 도면에 비해 좁을 수도 있고, 댐(DAM1, DAM2)의 높이도 도면보다 낮거나 높을 수 있다.
도 10은 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시패널(100) 내 터치전극(TE)을 나타낸 예시도이다.
도 10을 참조하면, 표시패널(100)의 내부에 배치된 터치전극(TE)들 중 제1 영역(A1)에 위치하는 터치전극(TE)들 각각은 하나 이상의 개구부가 있는 메쉬 타입의 전극이거나 메쉬 타입의 전극을 포함할 수 있다. 또는, 터치전극(TE)들 중 제1 영역(A1)에 위치하는 터치전극(TE)들 각각은 투명 전극이거나 투명 전극을 포함할 수 있다.
전술한 바와 같이, 제1 영역(A1)에 위치하는 터치전극(TE)이 메쉬 타입이거나 투명전극으로 형성됨으로써, 제1 영역(A1)의 투과율을 높여주어, 제1 영역(A1)을 통한 카메라(110)의 촬영 기능과, 제1 영역(A1)을 통한 근접센서(120)의 센싱 기능이 가능해질 수 있다.
하나의 터치전극(TE)은 개구부(오픈 영역)가 없는 투명전극일 수 있다.
이와 다르게, 하나의 터치전극(TE)은 다수의 오픈 영역(OA)을 갖는 메쉬 타입일 수 있다. 즉, 하나의 터치전극(TE)은 다수의 오픈 영역(OA)을 갖도록, 메쉬 타입으로 패터닝 된 전극 메탈(EM)일 수 있다. 여기서, 전극 메탈(EM)은 터치 센서 메탈 중 하나이다.
하나의 터치전극(TE)에 존재하는 다수의 오픈 영역(OA) 각각은, 하나 이상의 서브픽셀(SP)의 발광 영역과 대응될 수 있다. 즉, 다수의 오픈 영역(OA)은 아래에 배치된 다수의 서브픽셀(SP)에서 발광된 빛들이 위로 지나가는 경로가 된다. 그리고, 제1 영역(A1)에 배치된 각 터치전극(TE)에 존재하는 다수의 오픈 영역(OA)은, 제1 영역(A1)에서의 투과율을 향상시켜줄 수 있다.
터치전극(TE)에서 다수의 오픈 영역(OA)이 아닌 실제 전극 부분(즉, 전극 메탈(EM))은 뱅크(BANK) 상에 위치할 수 있다.
여러 개의 터치전극(TE)을 형성하는 방법으로서, 여러 개의 터치전극(TE)을 형성하기 위한 영역에 전극 메탈(EM)을 메쉬 타입으로 넓게 형성한 이후, 터치전극(TE) 간의 경계 라인들을 따라 전극 메탈(EM)을 정해진 패턴으로 커팅하여 전기적으로 분리된 전극 메탈(EM)을 형성한다. 전기적으로 분리된 전극 메탈(EM)이 여러 개의 터치전극(TE)이 된다.
터치전극(TE)의 외곽 모양은, 일 예로, 다이아몬드 형상, 마름모 등의 사각형일 수도 있고, 삼각형, 오각형, 또는 육각형 등의 다양한 모양일 수 있다.
도 10을 참조하면, 메쉬 타입의 터치전극(TE)이 차지하는 영역 내에는, 메쉬 타입의 전극 메탈(EM)이 끊어져 있는 하나 이상의 더미 메탈(DM)이 존재할 수 있다.
전극 메탈(EM)은 실질적인 터치전극(TE)에 해당하는 부분으로서 터치구동신호가 인가되거나 터치 센싱 신호가 감지되는 부분이지만, 더미 메탈(DM)은 터치전극(TE)의 영역 내에 존재하기는 하지만, 터치 구동 신호가 인가되지 않고 터치 센싱 신호도 감지되지 않는 부분이다. 즉, 더미 메탈(DM)은 전기적으로 플로팅(Floating) 된 메탈일 수 있다.
따라서, 전극 메탈(EM)은 터치 구동 회로(510)와 전기적으로 연결될 수 있지만, 더미 메탈(DM)은 터치 구동 회로(510)와 전기적으로 연결되지 않는다.
모든 터치전극(TE) 각각의 영역 안에는, 하나 이상의 더미 메탈(DM)이 전극 메탈(EM)과 끊어진 상태로 존재할 수 있다. 이와 다르게, 모든 터치전극(TE) 중 일부의 터치전극(TE)의 영역 안에만, 하나 이상의 더미 메탈(DM)이 전극 메탈(EM)과 끊어진 상태로 존재할 수도 있다. 즉, 일부의 터치전극(TE)의 영역 내에는 더미 메탈(DM)이 존재하지 않을 수도 있다.
한편, 더미 메탈(DM)의 역할과 관련하여, 터치전극(TE)의 영역 내에 하나 이상의 더미 메탈(DM)이 존재하지 않고 전극 메탈(EM)만 메쉬 타입으로 존재하는 경우, 화면 상에 전극 메탈(EM)의 윤곽이 보이는 시인성 이슈가 발생할 수 있다.
이에 비해, 터치전극(TE)의 영역 내에 하나 이상의 더미 메탈(DM)이 존재하는 경우, 화면 상에 전극 메탈(EM)의 윤곽이 보이는 시인성 이슈가 방지될 수 있다.
또한, 각 터치전극(TE) 별로, 더미 메탈(DM)의 존재 유무 또는 개수(더미 메탈 비율)을 조절함으로써, 각 터치전극(TE) 별로 뮤추얼-캐패시턴스의 크기에 영향을 끼치는 유효 전극 면적을 조절할 수 있다. 이를 통해, 제1 터치전극(X-TE)과 제2 터치전극(Y-TE) 간의 뮤추얼-캐패시턴스의 크기를 조절하여 터치 감도를 향상시킬 수도 있다.
한편, 1개의 터치전극(TE)의 영역 내 형성된 전극 메탈(EM)에서 일부 지점들을 커팅함으로써, 커팅된 전극 메탈(EM)이 더미 메탈(DM)로 형성될 수 있다. 즉, 전극 메탈(EM)과 더미 메탈(DM)은 동일한 층에 형성된 동일한 물질일 수 있다.
도 11은 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시패널(100) 내 편광판(370)을 나타낸 도면이다.
도 11을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시패널(100) 내 편광판(370)은, 제1 영역(A1)과 대응되는 제1 부분(POL1)과 제2 영역(A2)과 대응되는 제2 부분(POL2)을 포함할 수 있다.
평관판(370)에서, 제1 부분(POL1)은 제2 부분(POL2)보다 높은 투과율을 가질 수 있다. 평관판(370)의 제1 부분(POL1)은 카메라(110) 및 근접센서(120) 각각의 기능을 가능하게 하는 수준으로 미리 설정된 임계 투과도 이상의 높은 투과율을 가질 수 있다.
전술한 바와 같이, 평관판(370)에서 제1 영역(A1)에 위치하는 제1 부분(POL1)이 높은 투과율로 형성됨으로써, 제1 영역(A1)의 투과율을 높여주어, 제1 영역(A1)을 통한 카메라(110)의 촬영 기능과, 제1 영역(A1)을 통한 근접센서(120)의 센싱 기능이 가능해질 수 있다.
편광판(370)의 상부에 위치하는 광학용 투명 접착제(380) 및 커버 글래스(390) 각각은 카메라(110) 및 근접센서(120) 각각의 기능을 가능하게 하는 수준으로 미리 설정된 임계 투과도 이상의 투과도를 갖는다.
도 12 및 도 13은 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시패널(100) 내 근접센서(308)를 위한 광 발생장치(1200)의 위치를 설명하기 도면들이다.
도 12 및 도 13을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 주변의 인체나 물체가 근접해 있는지를 감지하는 근접센서(120)를 포함하는데, 근접센서(120)는 외광 입광부(IA)로 유입되는 빛(예: 적외선)을 받아들여서 인체나 물체가 근접해 있는지를 감지할 수 있다.
이를 위해, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는 빛(예: 적외선)을 발생시키는 광 발생장치(1200)를 더 포함할 수 있다. 근접센서(120)는, 광 발생장치(1200)에서 출사된 빛을 이용하여 주변의 인체나 물체를 감지할 수 있다.
광 발생장치(1200)가 빛을 발생시키면, 이 빛은 근접한 인체 또는 물체에 반사된다. 반사된 빛은 제1 영역(A1)에 해당한 외광 입광부(IA)로 유입된다.
근접센서(120)는, 표시패널(100)의 하부에 위치하되, 표시영역(AA) 내 제1 영역(A1)에 위치하기 때문에, 제1 영역(A1)에 해당한 외광 입광부(IA)로 유입된 빛을 수신할 수 있으며, 수신 된 빛을 토대로 인체나 물체가 근접해 있는지를 감지할 수 있다. 근접센서(120)는 광 발생장치(1200)를 포함하는 것으로 볼 수도 있다.
도 12 및 도 13을 참조하면, 광 발생장치(1200)는 봉지층(350) 상에 위치하고, 터치센서층(360)의 측면에 위치할 수 있다. 예를 들어, 광 발생장치(1200)는 터치센서층(360)의 상단 좌측면, 상단 우측면, 하단 좌측면, 또는 하단 우측면 등에 위치할 수 있으며, 표시패널(100)의 한 코너에 위치할 수 있다.
도 13을 참조하면, 표시영역(AA)의 끝난 지점에서 봉지층(360)의 경사면이 시작하기 전까지를 뷰잉 영역(VA)이라고 한다. 광 발생장치(1200)는, 봉지층(350) 상에 위치하되, 봉지층(350)의 경사면(900)과 표시영역(AA) 사이의 뷰잉 영역(VA)에 위치할 수 있다.
광 발생장치(1200)의 안착 구조를 살펴보면, 뷰잉 영역(VA)에서 봉지층(350)의 평탄화 된 지점에 패드(1311)가 배치된다. 본딩제(1312)에 의해, 패드(1311) 상에 범퍼(1313)가 본딩 되어 있다. 범퍼(1313) 상에 광 발생장치(1200)가 안착된다.
광 발생장치(1200)는, 터치센서층(360) 상에 형성된 평관판(370)보다 낮다. 여기서, 터치센서층(360)은, 서로 다른 층에 위치한 제2 터치전극(Y-TE) 및 제2 브릿지 패턴(Y-CL)과, 제2 터치전극(Y-TE) 및 제2 브릿지 패턴(Y-CL) 사이에 위치한 층간 절연막(ILD)과, 제1 브릿지 패턴(Y-CL), 제2 터치전극(Y-TE), 제2 브릿지 패턴(X-CL) 등의 터치 센서 메탈이 형성된 층들 상에 위치하는 터치 보호막(PAC) 등을 포함할 수 있다.
광 발생장치(1200)가 터치센서층(360) 상에 형성된 평관판(370)보다 낮기 때문에, 광 발생장치(1200)의 상부 공간(1314)은 평광판(370)의 홀(Hole)에 해당한다.
도 14는 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 이종 캐소드 전극층(340)을 나타낸 도면이다.
도 14를 참조하면, 이종 캐소드 전극층(340)는 제1 캐소드 전극(CE1)과 제2 캐소드 전극(CE2)을 포함한다.
제1 캐소드 전극(CE1)은, 광학장치와 중첩되고 표시영역(AA)의 일부인 제1 영역(A1)에 배치되며, 카메라(110) 및 근접센서(120) 각각의 기능을 가능하게 하는 수준으로 미리 설정된 임계 투과도 이상의 제1 투과도를 가질 수 있다.
제2 캐소드 전극(CE2)은, 표시영역(AA)에서 제1 영역(A1)과 다른 제2 영역(A2)에 배치되며, 제1 캐소드 전극(CE1)의 제1 투과도(제1 투명도)와 다른 제2 투과도(제2 투명도)를 가질 수 있다.
제1 캐소드 전극(CE1)은 제2 투명도보다 높은 제1 투명도를 갖는 투명 전극일 수 있다. 예를 들어, 제1 캐소드 전극(CE1)은 IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), ZnO (Zinc Oxide), Ba/Ag, Ca/Ag, 그래핀, 은나노 와이어(Silver Nanowire), 탄소나노튜브(Carbon Nanotube) 등 중 하나 이상을 포함할 수 있다.
제2 캐소드 전극(CE2)은 제1 투명도보다 낮은 제2 투명도를 갖는 반투명 전극일 수 있다. 예를 들어, 제2 캐소드 전극(CE2)은 Mg, Ag 등 중 하나 이상을 포함할 수 있다.
도 15는 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시영역(AA) 내 카메라(110)가 배치된 제1 영역(A1)에서의 배선 구조를 나타낸 도면이다.
도 15를 참조하면, 표시패널(100)의 표시영역(AA) 내 제1 영역(A1)에 배치된 카메라(110)의 촬영을 위하여, 외부 광이 입사되어야 한다.
카메라(110)가 배치된 제1 영역(A1)은 영상이 표시되는 표시영역(AA) 내에 포함되기 때문에, 제1 영역(A1)에는 디스플레이를 위한 배선들(SL)이 배치될 수 있다. 본 명세서에서의 배선들(SL)은 전극 등의 메탈 패턴을 포함하는 구성일 수 있다.
이와 같이, 카메라(110)가 배치된 제1 영역(A1)은 영상이 표시되는 표시영역(AA) 내에 포함되기 때문에, 외부 광은 메탈로 된 배선들(SL) 사이의 측면 개구부(LOA)를 통해 입사되어 카메라(110)의 전면에 도달하게 된다.
카메라(110)의 전면에 도달한 외부 광은 카메라(110)의 전면에서 반사가 될 수 있다. 카메라(110)의 전면에서 반사된 외부 광은 배선(SL)의 배면에서 다시 반사될 수 있고, 배선(SL)의 배면에서 반사된 외부 광은 다시 카메라(110)의 전면에서 반사가 되고, 카메라(110)의 전면에서 다시 반사된 외부 광은 배선(SL)의 배면에서 다시 반사될 수 있다. 이러한 반사 과정은 반복될 수 있다.
카메라(110)과 배선(SL) 사이에서의 반복적인 무한 반사 과정은 빛의 산란과 간섭을 발생시키게 되고, 카메라를 통해 정상적인 이미지 촬영을 불가능하게 하거나 고해상도의 이미지를 얻을 수 없게 한다.
도 16은 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시영역(AA) 내 카메라(110)가 배치된 제1 영역(A1)에서의 저 반사 구조를 나타낸 도면이다.
도 16을 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 카메라(110)과 배선(SL) 사이에서의 반복적인 무한 반사 과정을 방지하기 위하여, 저 반사 구조를 제공할 수 있다.
도 16을 참조하면, 저 반사 구조를 갖는 배선들(SL) 사이의 측면 개구부(LOA)를 통해 입사된 외부 광은 카메라(110)의 전면에서 반사가 될 수 있다. 카메라(110)의 전면에서 반사된 외부 광은 저 반사 구조를 갖는 배선(SL)의 배면에서 반사되지 않거나 반사율이 현저히 떨어질 수 있다. 따라서, 카메라(110)과 배선(SL) 사이에서의 반복적인 무한 반사 과정이 방지될 수 있다.
따라서, 본 명세서의 실시예들에 따른 저 반사 구조를 이용하면, 외부로 노출되지 않고 표시패널(100)의 표시영역(AA)의 아래에 배치된 카메라(110)를 이용하고도, 고해상도의 이미지를 획득할 수 있다.
아래에서는, 저 반사 구조에 대하여 더욱 상세하게 설명한다. 단, 아래에서는 저 반사 구조를 배선 관점에서 설명하나, 전극 등의 금속 패턴에 동일하게 적용될 수 있다.
도 17은 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시영역(AA) 내에서, 카메라(110)가 배치된 제1 영역(A1)에서의 저 반사 구조를 더욱 상세하게 나타낸 도면이고, 도 18a 내지 도 18c는 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시영역(AA) 내에서, 카메라(110)가 배치된 제1 영역(A1)에서의 저 반사 구조와 카메라(110)가 배치되지 않은 제2 영역(A2)에서의 배선 구조를 나타낸 도면들이다. 도 18b는 도 18a의 X-X' 단면도이고, 도 18c는 도 18a의 Y-Y' 단면도이다.
도 17, 도 18a 내지 도 18c를 참조하면, 본 명세서의 실시예들에 따른 디스플레이 장치(10)는, 영상이 표시되는 표시영역(AA)을 포함하는 표시패널(100)과, 외부로 노출되지 않고 표시패널(100)의 표시영역(AA)의 아래에 배치되는 카메라(110) 등을 포함할 수 있다. 본 명세서에서 언급되는 카메라(110)는 카메라 렌즈(Camera Lens)일 수 있다.
표시패널(100)은 기판(320)과, 기판(320)의 상부에 위치하고 표시영역(AA)에 배치되는 제1 배선(SL1) 등을 포함할 수 있다.
카메라(110)는 외부로 노출되지 않고 표시패널(100)의 표시영역(AA)의 아래에 배치되고, 표시영역(AA) 내 제1 영역(A1)과 중첩되어 위치할 수 있다.
도 17, 도 18a 및 도 18b를 참조하면, 제1 배선(SL1)의 전체 또는 일부는 제1 영역(A1)과 중첩될 수 있다. 따라서, 제1 배선(SL1)의 전체 또는 일부는 카메라(110)와 중첩될 수 있다.
표시패널(100)에서 영상이 표시되는 표시영역(AA)은, 카메라(110) 등의 광학장치가 배치되는 제1 영역(A1)과, 제1 영역(A1)이 아닌 제2 영역(A2)을 포함할 수 있다.
도 17, 도 18a 및 도 18b를 참조하면, 제1 배선(SL1)은, 제1 영역(A1)에 중첩되는 부분(SL1_PART1)과, 제1 영역(A1)과 다른 제2 영역(A2)에 중첩되는 부분(SL1_PART2)을 포함할 수 있다.
도 17, 도 18a 및 도 18b를 참조하면, 제1 배선(SL1)에서 제1 영역(A1)과 중첩되는 부분(SL1_PART1)은, 기판(320)의 상부에 위치하는 제1 반 투과층(L1a)과, 제1 반 투과층(L1a) 상에 위치하는 제1 광경로 보상층(L1b)과, 제1 광경로 보상층(L1b) 상에 위치하며 제1 메탈을 포함하는 제1 메탈층(L1c)을 포함할 수 있다.
제1 반 투과층(L1a)은 제1 광경로 보상층(L1b)의 두께보다 얇은 두께를 가질 수 있다. 예를 들어, 제1 반 투과층(L1a)은 1 내지 5nm의 두께를 가질 수 있다. 제1 광경로 보상층(L1b)은 30 내지 120nm의 두께를 가질 수 있다.
제1 배선(SL1)을 구성하는 3개의 층(L1a, L1b, L1c) 각각의 두께 대소 관계를 살펴보면, 예를 들어, 제1 반 투과층(L1a), 제1 광경로 보상층(L1b) 및 제1 메탈층(L1c) 중에서 카메라(110)와 가장 인접한 제1 반 투과층(L1a)의 두께가 가장 얇을 수 있다. 제1 반 투과층(L1a), 제1 광경로 보상층(L1b) 및 제1 메탈층(L1c) 중에서, 외부 광이 입사되는 부분과 가장 인접한 제1 메탈층(L1c)의 두께가 가장 두꺼울 수 있다.
제1 광경로 보상층(L1b)은 전도성 투명 재료를 포함할 수 있다.
예를 들어, 제1 광경로 보상층(L1b)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), IZTO(Indium Zinc Tin Oxide), SiO2, SiNx 등의 전도성 투명 재료를 포함할 수 있다.
도 17을 참조하면, 외부 광이 제1 배선(SL1)의 측면 개구부(LOA)로 입사되어 카메라(110)의 전면(상면)에서 반사될 수 있다.
도 17을 참조하면, 카메라(110)의 전면에서 반사된 외부 광의 일부(RL1a)는 제1 반 투과층(L1a)의 배면에서 반사되고, 카메라(110)의 전면에서 반사된 외부 광의 다른 일부(RL1b)는 제1 반 투과층(L1a)을 투과하여 제1 광경로 보상층(L1b)의 배면에서 반사될 수 있다.
도 17을 참조하면, 제1 반 투과층(L1a)의 배면에서 반사된 외부 광(RL1a)과 제1 반 투과층(L1a)을 투과하여 제1 광경로 보상층(L1b)의 배면에서 반사된 외부 광(RL1b)은, 180도의 홀수 배만큼 위상 차이를 가질 수 있다.
도 17을 참조하면, 제1 반 투과층(L1a)의 배면에서 반사된 외부 광(RL1a)과, 제1 반 투과층(L1a)을 투과하여 제1 광경로 보상층(L1b)의 배면에서 반사된 외부 광(RL1b) 간의 광 경로 길이 차이는 반파장의 홀수 배가 될 수 있다.
따라서, 제1 반 투과층(L1a)의 배면에서 반사된 외부 광(RL1a)과 제1 반 투과층(L1a)을 투과하여 제1 광경로 보상층(L1b)의 배면에서 반사된 외부 광(RL1b)은 서로 상쇄간섭을 발생시킨다.
따라서, 제1 배선(SL1)과 카메라(110) 사이에서의 무한 반사 과정이 방지되고, 이에 따라, 제1 배선(SL1)과 카메라(110) 사이에서의 빛의 산란도 방지될 수 있다.
한편, 제1 반 투과층(L1a)과 제1 광경로 보상층(L1b)의 상하 관계가 바뀌거나, 제1 반 투과층(L1a)과 제1 광경로 보상층(L1b) 각각의 두께 관계가 위에서 언급한 바와 다르게 변경되면, 저 반사 구조가 만들어지지 않고, 제1 배선(SL1)과 카메라(110) 사이에서의 빛의 산란도 방지될 수 없다.
도 17, 도 18a 및 도 18b를 참조하면, 제1 배선(SL1)에서 제2 영역(A2)과 중첩되는 부분(SL1_PART2)은, 제1 반 투과층(L1a) 및 제1 광경로 보상층(L1b) 없이, 제1 메탈을 포함하는 제1 메탈층(L1c)을 포함할 수 있다. 즉, 제1 배선(SL1)에서 카메라(110)가 배치되지 않은 제2 영역(A2)과 중첩되는 부분(SL1_PART2)은 단일 층으로 되어 있다.
도 17을 참조하면, 디스플레이 장치(10)의 표시패널(100)은 기판(320)의 상부에 위치하고 표시영역(AA)에 배치되며 제1 영역(A1)과 일부 중첩되는 제2 배선(SL2)을 더 포함할 수 있다.
도 17, 도 18a 및 도 18c를 참조하면, 제2 배선(SL2)은 제1 영역(A1)에 중첩되는 부분(SL2_PART1)과 제2 영역(A2)에 중첩되는 부분(SL2_PART2)을 포함할 수 있다.
도 17, 도 18a 및 도 18c를 참조하면, 제2 배선(SL2)에서 제1 영역(A1)과 중첩되는 부분(SL2_PART1)은, 기판(320)의 상부에 위치하는 제2 반 투과층(L2a)과, 제2 반 투과층(L2a) 상에 위치하는 제2 광경로 보상층(L2b)과, 제2 광경로 보상층(L2b) 상에 위치하며 제1 메탈과 다른 제2 메탈(Gate)을 포함하는 제2 메탈층(L2c)을 포함할 수 있다.
제1 배선(SL1)의 제1 반 투과층(L1a)과 제2 배선(SL2)의 제2 반 투과층(L2a)은 동일한 재료를 포함할 수 있다. 제1 배선(SL1)의 제1 반 투과층(L1a)과 제2 배선(SL2)의 제2 반 투과층(L2a)은 대응되는 두께를 가질 수 있다.
제1 배선(SL1)의 제1 광경로 보상층(L1b)과 제2 배선(SL2)의 제2 광경로 보상층(L2b)은 동일한 재료를 포함할 수 있다. 제1 배선(SL1)의 제1 광경로 보상층(L1b)과 제2 배선(SL2)의 제2 광경로 보상층(L2b)은 대응되는 두께를 가질 수 있다.
도 17, 도 18a 및 도 18c를 참조하면, 제2 배선(SL2)에서 제2 영역(A2)과 중첩되는 부분(SL2_PART2)은, 제2 반 투과층(L2a) 및 제2 광경로 보상층(L2b) 없이, 제2 메탈을 포함하는 제2 메탈층(L2c)을 포함할 수 있다. 즉, 제2 배선(SL2)에서 카메라(110)가 배치되지 않은 제2 영역(A2)과 중첩되는 부분(SL2_PART2)은 단일 층으로 되어 있다.
예를 들어, 제1 배선(SL1)의 제1 메탈 층(L1c)에 포함되는 제1 메탈은 소스-드레인 메탈을 포함하고, 제2 배선(SL2)의 제1 메탈 층(L2c)에 포함되는 제2 메탈은 게이트 메탈을 포함할 수 있다. 반대로, 제1 배선(SL1)의 제1 메탈 층(L1c)에 포함되는 제1 메탈은 게이트 메탈을 포함하고, 제2 배선(SL2)의 제1 메탈 층(L2c)에 포함되는 제2 메탈은 소스-드레인 메탈을 포함할 수 있다.
예를 들어, 소스-드레인 메탈은 트랜지스터(예: DRT, SCT 등)의 소스 전극 및 드레인 전극에 포함되는 메탈이거나, 데이터 라인(DL) 등의 배선에 포함되는 메탈일 수 있다. 게이트 메탈은 트랜지스터(예: DRT, SCT 등)의 게이트 전극에 포함되는 메탈이거나, 게이트 라인(GL) 등의 배선에 포함되는 메탈일 수 있다.
도 17을 참조하면, 외부 광이 기판(320)의 상부에서 제1 배선(SL1)과 제2 배선(SL2) 사이의 개구부(LOA)로 입사되어 카메라(110)의 전면을 향한다.
카메라(110)의 전면에서 반사된 외부 광의 일부(RL1a)는 제1 반 투과층(L1a)의 배면에서 반사되고, 카메라(110)의 전면에서 반사된 외부 광의 다른 일부(RL1b)는 제1 반 투과층(L1a)을 투과하여 제1 광경로 보상층(L1b)의 배면에서 반사될 수 있다.
제1 반 투과층(L1a)의 배면에서 반사된 외부 광(RL1a)과 제1 반 투과층(L1a)을 투과하여 제1 광경로 보상층(L1b)의 배면에서 반사된 외부 광(RL1b)은, 180도의 홀수 배만큼 위상 차이를 가질 수 있다.
제1 반 투과층(L1a)의 배면에서 반사된 외부 광(RL1a)과, 제1 반 투과층(L1a)을 투과하여 제1 광경로 보상층(L1b)의 배면에서 반사된 외부 광(RL1b) 간의 광 경로 길이 차이는 반파장의 홀수 배가 될 수 있다.
제1 반 투과층(L1a)의 배면에서 반사된 외부 광(RL1a)과 제1 반 투과층(L1a)을 투과하여 제1 광경로 보상층(L1b)의 배면에서 반사된 외부 광(RL1b)은 서로 상쇄간섭을 발생시킨다.
따라서, 제1 배선(SL1)과 카메라(110) 사이에서의 무한 반사 과정이 방지되고, 이에 따라, 제1 배선(SL1)과 카메라(110) 사이에서의 빛의 산란도 방지될 수 있다.
또한, 카메라(110)의 전면에서 반사된 외부 광의 일부(RL2a)는 제2 반 투과층(L2a)의 배면에서 반사되고, 카메라(110)의 전면에서 반사된 외부 광의 다른 일부(RL2b)는 제2 반 투과층(L2a)을 투과하여 제2 광경로 보상층(L2b)의 배면에서 반사될 수 있다.
제2 반 투과층(L2a)의 배면에서 반사된 외부 광(RL2a)과 제2 반 투과층(L2a)을 투과하여 제2 광경로 보상층(L2b)의 배면에서 반사된 외부 광(RL2b)은, 180도의 홀수 배만큼 위상 차이를 가질 수 있다.
제2 반 투과층(L2a)의 배면에서 반사된 외부 광(RL2a)과 제2 반 투과층(L2a)을 투과하여 제2 광경로 보상층(L2b)의 배면에서 반사된 외부 광(RL2b) 간의 광 경로 길이 차이는 반파장의 홀수 배가 될 수 있다.
제2 반 투과층(L2a)의 배면에서 반사된 외부 광(RL2a)과 제2 반 투과층(L2a)을 투과하여 제2 광경로 보상층(L2b)의 배면에서 반사된 외부 광(RL2b)은 서로 상쇄간섭을 발생시킨다.
따라서, 제2 배선(SL2)과 카메라(110) 사이에서의 무한 반사 과정이 방지되고, 이에 따라, 제2 배선(SL2)과 카메라(110) 사이에서의 빛의 산란도 방지될 수 있다.
도 19 및 도 20은 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시영역(AA) 내에서, 카메라(110)가 배치된 제1 영역(A1)에서의 저 반사 구조를 적용한 경우 저 반사 효과를 나타낸 그래프들이다.
도 19는 저 반사 구조를 적용한 제1 배선(SL1)과, 저 반사 구조를 적용하지 않은 제1 배선(SL1) 각각의 반사율을 측정한 결과를 나타낸 그래프이다.
저 반사 구조가 적용된 제1 배선(SL1)은 박막의 제1 반 투과층(L1a), 광 경로 길이 차이를 만들어주는 제1 광경로 보상층(L1b) 및 메인 배선 역할을 하는 제1 메탈층(L1c)을 포함할 수 있다. 저 반사 구조가 미 적용된 제1 배선(SL1)은 메인 배선 역할을 하는 제1 메탈층(L1c)만을 포함할 수 있다.
도 20은 저 반사 구조를 적용한 제2 배선(SL2)과, 저 반사 구조를 적용하지 않은 제2 배선(SL2) 각각의 반사율을 측정한 결과를 나타낸 그래프이다.
저 반사 구조가 적용된 제1 배선(SL1)은 박막의 제1 반 투과층(L1a), 광 경로 길이 차이를 만들어주는 제1 광경로 보상층(L1b) 및 메인 배선 역할을 하는 제1 메탈층(L1c)을 포함할 수 있다. 저 반사 구조가 미 적용된 제1 배선(SL1)은 메인 배선 역할을 하는 제1 메탈층(L1c)만을 포함할 수 있다.
도 19를 참조하면, 제1 메탈을 근간으로 하는 제1 배선(SL1)의 경우, 저 반사 구조를 적용한 제1 배선(SL1)은, 저 반사 구조를 적용하지 않은 제1 배선(SL1)에 비해, 가시광선 파장 대역(대략 380nm에서 대략 800nm 까지의 범위)에서 반사율이 크게 줄어드는 것을 확인할 수 있다.
도 20을 참조하면, 제2 메탈을 근간으로 하는 제2 배선(SL2)의 경우, 저 반사 구조를 적용한 제2 배선(SL2)은, 저 반사 구조를 적용하지 않은 제2 배선(SL2)에 비해, 가시광선 파장 대역(대략 380nm에서 대략 800nm 까지의 범위)에서 반사율이 크게 줄어드는 것을 확인할 수 있다.
도 21은 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시영역(AA) 내에서, 카메라(110)가 배치된 제1 영역(A1)에서의 저 반사 구조를 적용한 데이터 라인(DL)과 게이트 라인(GL)을 나타낸 도면이다.
도 21은 카메라(110)가 배치된 제1 영역(A1)과 중첩되는 서브픽셀(SP)의 형성 영역과 그 주변을 간략하게 나타낸 도면이고, 도 22는 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시영역(AA) 내 제1 영역(A1)에 배치된 카메라(110)와 서브픽셀들(SP)을 나타낸 도면이다.
도 21을 참조하면, 서브픽셀(SP)은 데이터 라인(DL)과 게이트 라인(GL)과 연결될 수 있다.
예를 들어, 도 17 내지 도 20에서의 제1 배선(SL1)과 제2 배선(SL2) 중 하나는 행 방향 디스플레이 배선(예: 게이트 라인(GL) 등)이고 나머지 하나는 열 방향 디스플레이 배선(예: 데이터 라인(DL) 등)일 수 있다.
일 예로, 도 21과 같이, 데이터 라인(DL)이 열 방향 디스플레이 배선이고, 게이트 라인(GL)이 행 방향 디스플레이 라인인 경우, 제1 배선(SL1)은 데이터 라인(DL)일 수 있다. 제2 배선(SL2)은 게이트 라인(GL)일 수 있다.
도 21을 참조하면, 서브픽셀(SP)은 제1 영역(A1)과 중첩되므로 서브픽셀(SP)의 주변은 외부 광이 투과되는 투과영역(TA)이 존재할 수 있다.
도 21의 서브픽셀(SP)과 연결된 데이터 라인(DL) 및 게이트 라인(GL)은, 카메라(110)가 배치된 제1 영역(A1)과 중첩되므로, 데이터 라인(DL) 및 게이트 라인(GL) 각각은 저 반사 구조를 가질 수 있다.
전술한 바와 같이, 도 21의 서브픽셀(SP)은 카메라(110)가 배치된 제1 영역(A1)과 중첩된다.
따라서, 제1 영역(A1)과 중첩된 서브픽셀(SP)에 배치된 트랜지스터들(DRT, SCT 등)과 스토리지 캐패시터(Cst)는 이상에서 전술한 저 반사 구조를 가질 수 있다. 이상에서 전술한 저 반사 구조는 메인 메탈 아래에 광 경로 길이 차이를 만들어주는 광경로 보상층과 박막의 반 투과층을 포함하는 구조이다.
카메라(110)가 중첩되는 제1 영역(A1)은 제2 영역(A2)과 동일한 해상도를 가질 수 있다. 즉, 제1 영역(A1)에서 단위 면적당 배치되는 서브픽셀들(SP)의 개수는 제2 영역(A2)에서 단위 면적당 배치되는 서브픽셀들(SP)의 개수와 동일하다.
제1 영역(A1)에서 카메라(110)의 촬영 성능을 향상시켜주기 위하여 제1 영역(A1)의 투과도를 제2 영역(A2)의 투과도보다 높여줄 필요가 있다. 이를 위해, 카메라(110)가 중첩되는 제1 영역(A1)은 제2 영역(A2)보다 낮은 해상도를 가질 수 있다. 즉, 제1 영역(A1)에서 단위 면적당 배치되는 서브픽셀들(SP)의 개수는 제2 영역(A2)에서 단위 면적당 배치되는 서브픽셀들(SP)의 개수보다 적을 수 있다.
도 23은 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시영역(AA) 내에서, 제1 영역(A1)과 제2 영역(A2)에서 단면도이고, 도 24는 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 표시영역(AA) 내에서, 제1 영역(A1)과 제2 영역(A2)에서 다른 단면도이다.
도 23 및 도 24를 참조하면, 이상에서 전술한 바와 같이, 카메라(110)과 중첩되는 제1 영역(A1) 내 서브픽셀(SP)에 배치되는 제1 트랜지스터(TR1) 및 제1 캐패시터(Cst1)는 저 반사 구조를 가질 수 있다.
즉, 카메라(110)과 중첩되는 제1 영역(A1) 내 서브픽셀(SP)에 배치되는 제1 트랜지스터(TR1) 및 제1 캐패시터(Cst1)는 3중 막으로 구성될 수 있다.
도 23 및 도 24를 참조하면, 카메라(110)과 미 중첩되는 제2 영역(A2) 내 서브픽셀(SP)에 배치되는 제2 트랜지스터(TR2) 및 제2 캐패시터(Cst2)는 저 반사 구조를 갖지 않을 수 있다. 즉, 카메라(110)과 미 중첩되는 제2 영역(A2) 내 서브픽셀(SP)에 배치되는 제2 트랜지스터(TR2) 및 제2 캐패시터(Cst2)는 단일 막으로 구성될 수 있다.
아래에서, 제1 영역(A1) 내 서브픽셀(SP)에 배치되는 제1 트랜지스터(TR1) 및 제1 캐패시터(Cst1)의 구조와, 제2 영역(A2) 내 서브픽셀(SP)에 배치되는 제2 트랜지스터(TR2) 및 제2 캐패시터(Cst2)의 구조를 설명한다.
다만, 도 23 및 도 24에서는, 제1 및 제2 트랜지스터(TR1, TR2)가 탑 게이트(Top Gate) 구조를 갖는다고 가정한다. 하지만, 도 9와 같이, 제1 및 제2 트랜지스터(TR1, TR2)는 바텀 게이트(Bottom Gate) 구조를 가질 수도 있다.
도 23 및 도 24를 참조하여, 제1 영역(A1)에 대한 적층 구조를 설명한다.
제1 트랜지스터(TR1)는, 기판(320)의 상부에 위치하되, 제2 영역(A2)과 미 중첩되고 제1 영역(A1)과 중첩될 수 있다.
기판(320) 상에 버퍼층(BUF)이 배치된다.
버퍼층(BUF) 층 상에 제1 트랜지스터(TR1)의 액티브 층(ACT1)이 배치된다.
제1 트랜지스터(TR1)의 액티브 층(ACT1) 상에 게이트 절연막(GI)이 배치된다.
게이트 절연막(GI) 상에 제1 트랜지스터(TR1)의 게이트 전극(G1)이 배치된다.
게이트 전극(G1)을 덮으면서 게이트 절연막(GI) 상에 패시베이션 층(PAS)이 배치될 수 있다.
패시베이션 층(PAS) 상에 제1 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)이 배치된다. 제1 트랜지스터(TR1)의 소스 전극(S1)은 패시베이션 층(PAS) 및 게이트 절연막(GI)의 이중 컨택홀을 통해 액티브 층(ACT1)의 일 부분과 연결될 수 있다.
제1 트랜지스터(TR1)의 드레인 전극(D1)은 패시베이션 층(PAS) 및 게이트 절연막(GI)의 이중 컨택홀을 통해 액티브 층(ACT1)의 다른 부분과 연결될 수 있다.
액티브 층(ACT1)에서, 제1 트랜지스터(TR1)의 소스 전극(S1)과 연결된 제1 부분과 제1 트랜지스터(TR1)의 드레인 전극(D1)과 연결된 제2 부분은, 도체화된 부분이다. 액티브 층(ACT1)에서, 제1 부분과 제2 부분 사이는 제1 트랜지스터(TR1)의 채널이 형성되는 부분이다.
제1 트랜지스터(TR1)는 서브픽셀(SP) 내 구동 트랜지스터(DRT) 또는 스캔 트랜지스터(SCT)일 수 있다. 도 23 및 도 24의 제1 트랜지스터(TR1)는 서브픽셀(SP) 내 구동 트랜지스터(DRT)를 예로 든 것이다. 또한, 제1 트랜지스터(TR1)의 소스 전극(S1)이 발광소자(ED)의 애노드 전극(AE)과 전기적으로 연결되는 것을 예로 든다.
제1 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)을 덮으면서 패시베이션 층(PAS) 상에 절연층(PAC)이 배치될 수 있다. 절연층(PAC) 층 상에 애노드 전극(AE)이 배치된다. 애노드 전극(AE)은 절연층(PAC)의 컨택홀을 통해 제1 트랜지스터(TR1)의 소스 전극(S1)과 연결된다.
서브픽셀(SP)의 발광영역을 정의하는 뱅크(BANK)가 절연층(PAC) 상에 배치될 수 있다.
도 23 및 도 24를 참조하면, 제1 영역(A1)에 배치된 제1 캐패시터(Cst1)는 서로 이격된 2개의 플레이트(PLT1A, PLT1B)를 포함한다. 2개의 플레이트(PLT1A, PLT1B) 중 제1 플레이트(PLT1A)는 액티브 층(ACT1)과 동일한 물질(반도체 물질)이 도체화된 전극일 수 있다. 2개의 플레이트(PLT1A, PLT1B) 중 제2 플레이트(PLT1B)는 게이트 전극(G1)과 동일한 게이트 메탈일 수 있다.
도 23 및 도 24를 참조하여, 제2 영역(A2)에 대한 적층 구조를 설명한다.
제2 트랜지스터(TR2)는, 기판(320)의 상부에 위치하되, 제1 영역(A1)과 미 중첩되고 제2 영역(A2)과 중첩될 수 있다.
기판(320) 상에 버퍼층(BUF)이 배치된다.
버퍼층(BUF) 층 상에 제2 트랜지스터(TR2)의 액티브 층(ACT2)이 배치된다.
제2 트랜지스터(TR2)의 액티브 층(ACT2) 상에 게이트 절연막(GI)이 배치된다.
게이트 절연막(GI) 상에 제2 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.
게이트 전극(G2)을 덮으면서 게이트 절연막(GI) 상에 패시베이션 층(PAS)이 배치될 수 있다.
패시베이션 층(PAS) 상에 제2 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)이 배치된다. 제2 트랜지스터(TR2)의 소스 전극(S2)은 패시베이션 층(PAS) 및 게이트 절연막(GI)의 이중 컨택홀을 통해 액티브 층(ACT2)의 일 부분과 연결될 수 있다.
제2 트랜지스터(TR2)의 드레인 전극(D2)은 패시베이션 층(PAS) 및 게이트 절연막(GI)의 이중 컨택홀을 통해 액티브 층(ACT1)의 다른 부분과 연결될 수 있다.
액티브 층(ACT1)에서, 제2 트랜지스터(TR2)의 소스 전극(S2)과 연결된 제1 부분과 제2 트랜지스터(TR2)의 드레인 전극(D2)과 연결된 제2 부분은, 도체화된 부분이다. 액티브 층(ACT2)에서, 제1 부분과 제2 부분 사이는 제2 트랜지스터(TR2)의 채널이 형성되는 부분이다.
제2 트랜지스터(TR2)는 서브픽셀(SP) 내 구동 트랜지스터(DRT) 또는 스캔 트랜지스터(SCT)일 수 있다. 도 23 및 도 24의 제2 트랜지스터(TR2)는 서브픽셀(SP) 내 구동 트랜지스터(DRT)를 예로 든 것이다. 또한, 제2 트랜지스터(TR2)의 소스 전극(S2)이 발광소자(ED)의 애노드 전극(AE)과 전기적으로 연결되는 것을 예로 든다.
제2 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)을 덮으면서 패시베이션 층(PAS) 상에 절연층(PAC)이 배치될 수 있다. 절연층(PAC) 층 상에 애노드 전극(AE)이 배치된다. 애노드 전극(AE)은 절연층(PAC)의 컨택홀을 제2 트랜지스터(TR2)의 소스 전극(S2)과 연결된다.
서브픽셀(SP)의 발광 영역을 정의하는 뱅크(BANK)가 절연층(PAC) 상에 배치될 수 있다.
도 23을 참조하면, 제2 영역(A2)에 배치된 제2 캐패시터(Cst2)는 서로 이격된 2개의 플레이트(PLT2A, PLT2B)를 포함한다. 2개의 플레이트(PLT2A, PLT2B) 중 제1 플레이트(PLT2A)는 액티브 층(ACT2)과 동일한 물질(반도체 물질)이 도체화된 전극일 수 있다. 2개의 플레이트(PLT2A, PLT2B) 중 제2 플레이트(PLT2B)는 게이트 전극(G2)과 동일한 게이트 메탈일 수 있다.
도 23을 참조하면, 카메라(110)와 전체 또는 일부분이 중첩되는 제1 트랜지스터(TR1)는 저 반사 구조를 갖는다.
도 23을 참조하면, 제1 트랜지스터(TR1)의 소스 전극(S1)은 제1 소스 전극층(2331), 제2 소스 전극층(2332) 및 제3 소스 전극층(2333)을 포함할 수 있다.
제1 소스 전극층(2331)은 제1 반 투과층(L1a)과 대응되는 재료 및 두께를 갖고, 제2 소스 전극층(2332)은 제1 광경로 보상층(L1b)과 대응되는 재료 및 두께를 갖고, 제3 소스 전극층(2333)은 소스-드레인 메탈인 제1 메탈을 포함할 수 있다.
제1 트랜지스터(TR1)의 드레인 전극(D1)은 제1 드레인 전극층(2321), 제2 드레인 전극층(2322) 및 제3 드레인 전극층(2323)을 포함할 수 있다.
제1 드레인 전극층(2321)은 제1 반 투과층(L1a)과 대응되는 재료 및 두께를 갖고, 제2 드레인 전극층(2322)은 제1 광경로 보상층(L1b)과 대응되는 재료 및 두께를 갖고, 제3 드레인 전극층(2323)은 소스-드레인 메탈인 제1 메탈을 포함할 수 있다.
제1 트랜지스터(TR1)의 게이트 전극(G1)은 제1 게이트 전극층(2311), 제2 게이트 전극층(2312) 및 제3 게이트 전극층(2313)을 포함할 수 있다.
제1 게이트 전극층(2311)은 제2 반 투과층(L2a)과 대응되는 재료 및 두께를 갖고, 제2 게이트 전극층(2312)은 제2 광경로 보상층(L2b)과 대응되는 재료 및 두께를 갖고, 제3 게이트 전극층(2313)은 게이트 메탈인 제2 메탈을 포함할 수 있다.
도 23을 참조하면, 카메라(110)와 중첩되지 않는 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)와 같은 저 반사 구조(삼중 층 구조)를 가질 수도 있고, 일반적인 구조(단일 층 구조)를 가질 수도 있다.
도 23을 참조하면, 제2 트랜지스터(TR2)의 소스 전극(S2)은 제1 소스 전극층(2331) 및 제2 소스 전극층(2332) 없이 제3 소스 전극층(2333)만을 포함할 수 있다. 제2 트랜지스터(TR2)의 드레인 전극(D2)은 제1 드레인 전극층(2321) 및 제2 드레인 전극층(2322) 없이 제3 드레인 전극층(2323)만을 포함할 수 있다.제2 트랜지스터(TR2)의 게이트 전극(G2)은 제1 게이트 전극층(2311) 및 제2 게이트 전극층(2312) 없이 제3 게이트 전극층(2313)만을 포함할 수 있다.
도 23을 참조하면, 표시패널(100)은, 기판(320)의 상부에 위치하되 제2 영역(A2)과 미 중첩되고 제1 영역(A1)과 중첩되는 제1 캐패시터(Cst1)를 더 포함할 수 있다.
제1 캐패시터(Cst1)는 서로 이격된 2개의 플레이트(PLT1A, PLT1B)를 포함할 수 있다. 2개의 플레이트(PLT1A, PLT1B) 중 적어도 하나(PLT1B)는, 제1 플레이트 층(2341), 제2 플레이트 층(2342) 및 제3 플레이트 층(2343)을 포함할 수 있다.
제1 플레이트 층(2341)은 제1 반 투과층(L1a)과 대응되는 재료 및 두께를 가질 수 있다. 제2 플레이트 층(2342)은 제1 광경로 보상층(L1b)과 대응되는 재료 및 두께를 가질 수 있다. 제3 플레이트 층(2343)은 소스-드레인 메탈인 제1 메탈 또는 게이트 메탈인 제2 메탈을 포함할 수 있다.
표시패널(100)은 기판(320)의 상부에 위치하되 제1 영역(A1)과 미 중첩되고 제2 영역(A2)과 중첩되는 제2 캐패시터(Cst2)를 더 포함할 수 있다.
제2 캐패시터(Cst2)는 서로 이격되고 단일 층으로 된 2개의 플레이트(PLT2A, PLT2B)를 포함할 수 있다. 제2 캐패시터(Cst2)의 제1 플레이트(PLT2A)는 제1 캐패시터(Cst1)의 제3 플레이트 층(2343)과 동일한 물질을 포함하거나, 제1 캐패시터(Cst1)의 제3 플레이트 층(2343)과 동일한 층에 배치될 수 있다.
도 24를 참조하면, 표시패널(100)은 제1 트랜지스터(TR1)의 액티브 층(ACT1) 아래에 배치되는 라이트 쉴드(LS1)를 더 포함할 수 있다. 제1 영역(A1)에서 카메라(110)와 중첩되는 라이트 쉴드(LS1)는 제1 트랜지스터(TR1)의 채널을 보호하는 패턴이다.
제1 영역(A1)에서 카메라(110)와 중첩되는 라이트 쉴드(LS1)는 기판(320) 상에 위치하는 제1 라이트 쉴드 층(2401), 제1 라이트 쉴드 층(2401) 상에 위치하는 제2 라이트 쉴드 층(2402) 및 제2 라이트 쉴드 층(2402) 상에 위치하는 제3 라이트 쉴드 층(2403)을 포함할 수 있다.
제1 라이트 쉴드 층(2401)은 제2 라이트 쉴드 층(2402)보다 얇을 수 있다. 제1 라이트 쉴드 층(2401)은 제1 반 투과층(L1a)과 대응되는 재료를 가질 수 있다. 제2 라이트 쉴드 층(2402)은 제1 광경로 보상층(L1b)과 대응되는 재료를 가질 수 있다.
도 24를 참조하면, 표시패널(100)은 제2 트랜지스터(TR2)의 액티브 층(ACT2) 아래에 배치되는 라이트 쉴드(LS1)를 더 포함할 수 있다. 카메라(110)와 중첩되지 않는 라이트 쉴드(LS2)는 제2 트랜지스터(TR2)의 채널을 보호하는 패턴이다.
카메라(110)와 중첩되지 않는 라이트 쉴드(LS2)는 기판(320) 상에 위치하는 제1 라이트 쉴드 층(2401), 제1 라이트 쉴드 층(2401) 상에 위치하는 제2 라이트 쉴드 층(2402) 및 제2 라이트 쉴드 층(2402) 상에 위치하는 제3 라이트 쉴드 층(2403)을 포함할 수 있다.
제1 라이트 쉴드 층(2401)은 제2 라이트 쉴드 층(2402)보다 얇을 수 있다. 제1 라이트 쉴드 층(2401)은 제1 반 투과층(L1a)과 대응되는 재료를 가질 수 있다. 제2 라이트 쉴드 층(2402)은 제1 광경로 보상층(L1b)과 대응되는 재료를 가질 수 있다.
도 25는 본 명세서의 실시예들에 따른 디스플레이 장치(10)의 카메라(110)가 표시영역(AA) 중앙에 위치하는 경우를 나타낸 도면이다.
도 25를 참조하면, 표시패널(100)의 표시영역(AA)은 카메라(110)와 중첩되는 제1 영역(A1)과, 제1 영역(A1)과 다른 제2 영역(A2)을 포함할 수 있다.
제1 영역(A1)은 도 2에 도시된 바와 같이, 표시영역(AA) 내에서 외곽에 위치할 수 있다. 이 경우, 제1 영역(A1)의 일부만이 제2 영역(A2)에 의해 둘러싸일 수 있다. 제1 영역(A1)은 디스플레이 장치(10)의 상단 부에 존재할 수 있다.
이와 다르게, 도 25에 도시된 바와 같이, 제1 영역(A1)은 표시영역(AA)의 중앙에 위치할 수 있다. 이 경우, 제1 영역(A1)은 모든 방향으로 제2 영역(A2)에 의해 둘러싸일 수 있다.
이상에서 설명한 본 명세서의 실시예들은 영상이 표시되는 표시영역을 포함하고, 기판과, 기판의 상부에 위치하고 표시영역에 배치되는 제1 배선을 포함하는 표시패널과, 표시패널의 전면에 외부로 노출되지 않고 표시패널의 전면을 촬영하고, 표시패널의 표시영역의 아래에 배치되고, 표시영역 내 제1 영역과 중첩되어 위치하는 카메라를 포함하는 디스플레이 장치를 제공할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 배선의 전체 또는 일부는 제1 영역과 중첩될 수 있다. 제1 배선에서 제1 영역과 중첩되는 부분은, 기판의 상부에 위치하는 제1 반 투과층과, 제1 반 투과층 상에 위치하는 제1 광경로 보상층과, 제1 광경로 보상층 상에 위치하며 제1 메탈(S/D)을 포함하는 제1 메탈층을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 반 투과층은 제1 광경로 보상층의 두께보다 얇은 두께를 가질 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 반 투과층, 제1 광경로 보상층 및 제1 메탈층 중에서 카메라와 가장 인접한 제1 반 투과층의 두께가 가장 얇고, 외부 광이 입사되는 부분과 가장 인접한 제1 메탈층의 두께가 가장 두꺼울 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 반 투과층은 1 내지 5nm의 두께를 갖고, 제1 광경로 보상층은 30 내지 120nm의 두께를 가질 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 외부 광이 제1 배선의 측면 개구부로 입사되어 카메라의 전면에서 반사되고, 카메라의 전면에서 반사된 외부 광의 일부는 제1 반 투과층의 배면에서 반사되고, 카메라의 전면에서 반사된 외부 광의 다른 일부는 제1 반 투과층을 투과하여 제1 광경로 보상층의 배면에서 반사될 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 반 투과층의 배면에서 반사된 외부 광과 제1 반 투과층을 투과하여 제1 광경로 보상층의 배면에서 반사된 외부 광은, 180도의 홀수 배만큼 위상 차이를 가질 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 광경로 보상층은 전도성 투명 재료를 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 표시영역에서 제1 영역을 제외한 영역은 제2 영역이고, 제1 배선은 제1 영역과 중첩되는 부분과 제2 영역과 중첩되는 부분을 포함할 수 있다. 제1 배선에서 제2 영역과 중첩되는 부분은, 제1 반 투과층 및 제1 광경로 보상층 없이, 제1 메탈을 포함하는 제1 메탈층을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 기판의 상부에 위치하고 표시영역에 배치되며 제1 영역과 전체 또는 일부가 중첩되는 제2 배선을 더 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제2 배선에서 제1 영역과 중첩되는 부분은, 기판의 상부에 위치하는 제2 반 투과층과, 제2 반 투과층 상에 위치하는 제2 광경로 보상층과, 제2 광경로 보상층 상에 위치하며 제1 메탈과 다른 제2 메탈(Gate)을 포함하는 제2 메탈층을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 반 투과층과 제2 반 투과층은 동일한 재료를 포함하고, 제1 광경로 보상층과 제2 광경로 보상층은 동일한 재료를 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 외부 광이 기판의 상부에서 제1 배선과 제2 배선 사이의 개구부로 입사되어 카메라의 전면을 향할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 배선과 제2 배선 중 하나는 디스플레이 구동을 위한 행 방향 디스플레이 배선이고 나머지 하나는 디스플레이 구동을 위한 열 방향 디스플레이 배선일 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 기판의 상부에 위치하되, 제1 영역과 중첩되는 제1 트랜지스터를 더 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 트랜지스터의 소스 전극은 제1 소스 전극층, 제2 소스 전극층 및 제3 소스 전극층을 포함할 수 있다. 제1 소스 전극층은 제1 반 투과층과 대응되는 재료 및 두께를 갖고, 제2 소스 전극층은 제1 광경로 보상층과 대응되는 재료 및 두께를 갖고, 제3 소스 전극층은 제1 메탈을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 트랜지스터의 드레인 전극은 제1 드레인 전극층, 제2 드레인 전극층 및 제3 드레인 전극층을 포함할 수 있다. 제1 드레인 전극층은 제1 반 투과층과 대응되는 재료 및 두께를 갖고, 제2 드레인 전극층은 제1 광경로 보상층과 대응되는 재료 및 두께를 갖고, 제3 드레인 전극층은 제1 메탈을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 트랜지스터의 게이트 전극은 제1 게이트 전극층, 제2 게이트 전극층 및 제3 게이트 전극층을 포함할 수 있다. 제1 게이트 전극층은 제2 반 투과층과 대응되는 재료 및 두께를 갖고, 제2 게이트 전극층은 제2 광경로 보상층과 대응되는 재료 및 두께를 갖고, 제3 게이트 전극층은 제2 메탈을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 트랜지스터의 액티브 층 아래에 배치되는 라이트 쉴드를 더 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 라이트 쉴드는 기판 상에 위치하는 제1 라이트 쉴드 층, 제1 라이트 쉴드 층 상에 위치하는 제2 라이트 쉴드 층 및 제2 라이트 쉴드 층 상에 위치하는 제3 라이트 쉴드 층을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 라이트 쉴드 층은 제2 라이트 쉴드 층보다 얇을 수 있다. 제1 라이트 쉴드 층은 제1 반 투과층과 대응되는 재료를 갖고, 제2 라이트 쉴드 층은 제1 광경로 보상층과 대응되는 재료를 가질 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 기판의 상부에 위치하되, 표시영역 내에서 제1 영역을 제외한 제2 영역과 중첩되는 제2 트랜지스터를 더 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제2 트랜지스터의 소스 전극은 제1 소스 전극층 및 제2 소스 전극층 없이 제3 소스 전극층만을 포함할 수 있다. 제2 트랜지스터의 드레인 전극은 제1 드레인 전극층 및 제2 드레인 전극층 없이 제3 드레인 전극층만을 포함할 수 있다. 제2 트랜지스터의 게이트 전극은 제1 게이트 전극층 및 제2 게이트 전극층 없이 제3 게이트 전극층만을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 기판의 상부에 위치하되, 제1 영역과 중첩되는 제1 캐패시터를 더 포함할 수 있다. 제1 스토리지 캐패시터는 서로 이격된 2개의 플레이트를 포함하고, 2개의 플레이트 중 적어도 하나는, 제1 플레이트 층, 제2 플레이트 층 및 제3 플레이트 층을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 플레이트 층은 제1 반 투과층과 대응되는 재료 및 두께를 갖고, 제2 플레이트 층은 제1 광경로 보상층과 대응되는 재료 및 두께를 갖고, 제3 플레이트 층은 제1 메탈 또는 제2 메탈을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 기판의 상부에 위치하되, 표시영역 내에서 제1 영역을 제외한 제2 영역과 중첩되는 제2 캐패시터를 더 포함할 수 있다. 제2 스토리지 캐패시터는 서로 이격되고 단일 층으로 된 2개의 플레이트를 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치는, 기판의 상부에서 표시영역에 위치하는 트랜지스터 어레이와, 트랜지스터 어레이 상에 위치하는 애노드 전극층와, 애노드 전극층 상에 위치하는 발광층와, 발광층 상에 위치하는 캐소드 전극층과, 캐소드 전극층 상에 위치하는 봉지층을 더 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 캐소드 전극층은 제1 영역과 중첩되는 제1 캐소드 전극과, 표시영역 내에서 제1 영역을 제외한 제2 영역과 중첩되는 제2 캐소드 전극을 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 캐소드 전극은 미리 설정된 임계 투과도 이상의 제1 투과도를 갖는 투명 캐소드 전극일 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 제1 캐소드 전극과 제2 캐소드 전극은 분리되어 있고, 제2 캐소드 전극은 제1 투과도 미만의 제2 투과도를 가질 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 봉지층 상에 배치되며 터치전극들을 포함하는 터치센서층과, 기판 상에 위치하되, 표시영역의 외곽영역인 비-표시영역에 위치하는 터치 패드부와, 터치전극들의 전체 또는 일부와 전기적으로 연결되고 봉지층의 경사면을 따라 내려와 터치 패드부와 전기적으로 연결되는 터치라인들을 더 포함할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치는, 광 발생장치와, 광 발생장치에서 출사된 빛을 이용하여 주변의 인체나 물체를 감지하는 근접센서를 더 포함할 수 있다. 광 발생장치는 봉지층 상에 위치하되 터치센서층의 측면에 위치할 수 있다. 근접센서는 기판의 하부에 위치하고 제1 영역과 중첩될 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 터치전극들 중 카메라가 배치된 영역과 중첩되어 위치하는 터치전극들 각각은, 투명 전극이거나, 하나 이상의 개구부가 있는 메쉬 타입의 전극일 수 있다.
표시영역은 카메라와 중첩되는 제1 영역과, 제1 영역과 다른 제2 영역을 포함할 수 있다.
일 예로, 제1 영역은 표시영역 내에서 외곽에 위치하고, 제1 영역의 일부만이 제2 영역에 의해 둘러싸일 수 있다.
다른 예로, 제1 영역은 표시영역의 중앙에 위치하며, 제1 영역은 모든 방향으로 제2 영역에 의해 둘러싸일 수 있다.
본 명세서의 실시예들은, 영상이 표시되는 표시영역을 포함하고, 기판과, 기판의 상부에 위치하고 표시영역에 배치되는 전극을 포함하는 표시패널과, 표시패널의 전면의 외부로 노출되지 않고 표시패널의 전면을 촬영하고, 상기 표시패널의 상기 표시영역의 아래에 배치되고, 표시영역 내 제1 영역과 중첩되어 위치하는 카메라를 포함하는 디스플레이 장치를 제공할 수 있다.
본 명세서의 실시예들에 따른 디스플레이 장치에서, 전극은 카메라와 중첩되는 제1 영역에 중첩되고, 전극은, 기판의 상부에 위치하는 반 투과층과, 반 투과층 상에 위치하는 광경로 보상층과, 보상층 상에 위치하며 메탈층을 포함할 수 있다.
반 투과층은 광경로 보상층의 두께보다 얇은 두께를 가질 수 있다.
전극은 제1 영역과 중첩되는 서브픽셀 내 트랜지스터의 전극이거나, 제1 영역과 중첩되는 캐패시터의 플레이트일 수 있다.
본 명세서의 실시예들에 의하면, 전면을 촬영하는 카메라가 전면에 노출되지 않고 표시패널의 하부에 배치되는 디스플레이 장치를 제공할 수 있다.
또한, 본 명세서의 실시예들에 의하면, 전면을 촬영하는 카메라가 전면에 노출되지 않고 표시패널의 하부에 배치되더라도, 고품질의 전면 이미지를 획득할 수 있는 디스플레이 장치를 제공할 수 있다.
또한, 본 명세서의 실시예들에 의하면, 전면을 촬영하는 카메라가 전면에 노출되지 않고 표시패널의 하부에 배치되는 경우, 카메라의 촬영에 필요한 외부 광이 표시패널 내부로 입사되어 표시패널 내 배선들과 카메라 사이에서 무한 반복되는 현상을 방지해주어 고해상도의 이미지를 획득할 수 있는 디스플레이 장치를 제공할 수 있다.
이상에서 설명한 본 명세서는 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
10: 디스플레이 장치
100: 표시패널
110: 카메라
120: 근접센서

Claims (26)

  1. 디스플레이 장치에 있어서,
    영상이 표시되는 표시영역을 포함하고, 기판과, 상기 기판의 상부에 위치하고 상기 표시영역에 배치되는 제1 배선을 포함하는 표시패널; 및
    상기 표시패널의 전면의 외부로 노출되지 않고 상기 표시패널의 전면을 촬영하고, 상기 표시패널의 상기 표시영역의 아래에 배치되고, 상기 표시영역 내 제1 영역과 중첩되어 위치하는 카메라를 포함하고,
    상기 제1 배선의 전체 또는 일부는 상기 제1 영역과 중첩되고,
    상기 제1 배선에서 상기 제1 영역과 중첩되는 부분은, 상기 기판의 상부에 위치하는 제1 반 투과층과, 상기 제1 반 투과층 상에 위치하는 제1 광경로 보상층과, 상기 제1 광경로 보상층 상에 위치하며 제1 메탈을 포함하는 제1 메탈층을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 반 투과층은 상기 제1 광경로 보상층의 두께보다 얇은 두께를 갖는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 반 투과층, 상기 제1 광경로 보상층 및 상기 제1 메탈층 중에서 상기 카메라와 가장 인접한 상기 제1 반 투과층의 두께가 가장 얇고, 외부 광이 입사되는 부분과 가장 인접한 상기 제1 메탈층의 두께가 가장 두꺼운 디스플레이 장치.
  4. 제2항에 있어서,
    상기 제1 반 투과층은 1 내지 5nm의 두께를 갖고, 상기 제1 광경로 보상층은 30 내지 120nm의 두께를 갖는 디스플레이 장치
  5. 제1항에 있어서,
    외부 광이 상기 제1 배선의 측면 개구부로 입사되어 상기 카메라의 전면에서 반사되고,
    상기 카메라의 전면에서 반사된 외부 광의 일부는 상기 제1 반 투과층의 배면에서 반사되고, 상기 카메라의 전면에서 반사된 외부 광의 다른 일부는 상기 제1 반 투과층을 투과하여 상기 제1 광경로 보상층의 배면에서 반사되고,
    상기 제1 반 투과층의 배면에서 반사된 외부 광과, 상기 제1 반 투과층을 투과하여 상기 제1 광경로 보상층의 배면에서 반사된 외부 광은, 180도의 홀수 배만큼 위상 차이를 갖는 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 광경로 보상층은 전도성 투명 재료를 포함하는 디스플레이 장치.
  7. 제1항에 있어서,
    상기 표시영역에서 상기 제1 영역을 제외한 영역은 제2 영역이고,
    상기 제1 배선은 상기 제1 영역과 중첩되는 부분과 상기 제2 영역과 중첩되는 부분을 포함하고,
    상기 제1 배선에서 상기 제2 영역과 중첩되는 부분은, 상기 제1 반 투과층 및 상기 제1 광경로 보상층 없이, 상기 제1 메탈을 포함하는 상기 제1 메탈층을 포함하는 디스플레이 장치.
  8. 제1항에 있어서,
    상기 기판의 상부에 위치하고 상기 표시영역에 배치되며 상기 제1 영역과 전체 또는 일부가 중첩되는 제2 배선을 더 포함하고,
    상기 제2 배선에서 상기 제1 영역과 중첩되는 부분은, 상기 기판의 상부에 위치하는 제2 반 투과층과, 상기 제2 반 투과층 상에 위치하는 제2 광경로 보상층과, 상기 제2 광경로 보상층 상에 위치하며 상기 제1 메탈과 다른 제2 메탈(Gate)을 포함하는 제2 메탈층을 포함하고,
    상기 제1 반 투과층과 상기 제2 반 투과층은 동일한 재료를 포함하고,
    상기 제1 광경로 보상층과 상기 제2 광경로 보상층은 동일한 재료를 포함하는 디스플레이 장치.
  9. 제8항에 있어서,
    외부 광이 상기 기판의 상부에서 상기 제1 배선과 상기 제2 배선 사이의 개구부로 입사되어 상기 카메라의 전면을 향하는 디스플레이 장치.
  10. 제8항에 있어서,
    상기 제1 배선과 상기 제2 배선 중 하나는 디스플레이 구동을 위한 행 방향 디스플레이 배선이고 나머지 하나는 디스플레이 구동을 위한 열 방향 디스플레이 배선인 디스플레이 장치.
  11. 제8항에 있어서,
    상기 기판의 상부에 위치하되, 상기 제1 영역과 중첩되는 제1 트랜지스터를 더 포함하고,
    상기 제1 트랜지스터의 소스 전극은 제1 소스 전극층, 제2 소스 전극층 및 제3 소스 전극층을 포함하고,
    상기 제1 소스 전극층은 상기 제1 반 투과층과 대응되는 재료 및 두께를 갖고, 상기 제2 소스 전극층은 상기 제1 광경로 보상층과 대응되는 재료 및 두께를 갖고, 상기 제3 소스 전극층은 상기 제1 메탈을 포함하고,
    상기 제1 트랜지스터의 드레인 전극은 제1 드레인 전극층, 제2 드레인 전극층 및 제3 드레인 전극층을 포함하고,
    상기 제1 드레인 전극층은 상기 제1 반 투과층과 대응되는 재료 및 두께를 갖고, 상기 제2 드레인 전극층은 상기 제1 광경로 보상층과 대응되는 재료 및 두께를 갖고, 상기 제3 드레인 전극층은 상기 제1 메탈을 포함하고,
    상기 제1 트랜지스터의 게이트 전극은 제1 게이트 전극층, 제2 게이트 전극층 및 제3 게이트 전극층을 포함하고,
    상기 제1 게이트 전극층은 상기 제2 반 투과층과 대응되는 재료 및 두께를 갖고, 상기 제2 게이트 전극층은 상기 제2 광경로 보상층과 대응되는 재료 및 두께를 갖고, 상기 제3 게이트 전극층은 상기 제2 메탈을 포함하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1 트랜지스터의 액티브 층 아래에 배치되는 라이트 쉴드를 더 포함하고,
    상기 라이트 쉴드는 상기 기판 상에 위치하는 제1 라이트 쉴드 층, 상기 제1 라이트 쉴드 층 상에 위치하는 제2 라이트 쉴드 층 및 상기 제2 라이트 쉴드 층 상에 위치하는 제3 라이트 쉴드 층을 포함하고,
    상기 제1 라이트 쉴드 층은 상기 제2 라이트 쉴드 층보다 얇고,
    상기 제1 라이트 쉴드 층은 상기 제1 반 투과층과 대응되는 재료를 갖고, 상기 제2 라이트 쉴드 층은 상기 제1 광경로 보상층과 대응되는 재료를 갖는 디스플레이 장치.
  13. 제11항에 있어서,
    상기 기판의 상부에 위치하되, 상기 표시영역 내에서 상기 제1 영역을 제외한 제2 영역과 중첩되는 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터의 소스 전극은 상기 제1 소스 전극층 및 제2 소스 전극층 없이 상기 제3 소스 전극층만을 포함하고,
    상기 제2 트랜지스터의 드레인 전극은 상기 제1 드레인 전극층 및 제2 드레인 전극층 없이 상기 제3 드레인 전극층만을 포함하고,
    상기 제2 트랜지스터의 게이트 전극은 상기 제1 게이트 전극층 및 제2 게이트 전극층 없이 상기 제3 게이트 전극층만을 포함하는 디스플레이 장치.
  14. 제8항에 있어서,
    상기 기판의 상부에 위치하되, 상기 제1 영역과 중첩되는 제1 캐패시터를 더 포함하고,
    상기 제1 스토리지 캐패시터는 서로 이격된 2개의 플레이트를 포함하고,
    상기 2개의 플레이트 중 적어도 하나는, 제1 플레이트 층, 제2 플레이트 층 및 제3 플레이트 층을 포함하고,
    상기 제1 플레이트 층은 상기 제1 반 투과층과 대응되는 재료 및 두께를 갖고, 상기 제2 플레이트 층은 상기 제1 광경로 보상층과 대응되는 재료 및 두께를 갖고, 상기 제3 플레이트 층은 상기 제1 메탈 또는 상기 제2 메탈을 포함하는 디스플레이 장치.
  15. 제14항에 있어서,
    상기 기판의 상부에 위치하되, 상기 표시영역 내에서 상기 제1 영역을 제외한 제2 영역과 중첩되는 제2 캐패시터를 더 포함하고,
    상기 제2 스토리지 캐패시터는 서로 이격되고 단일 층으로 된 2개의 플레이트를 포함하는 디스플레이 장치.
  16. 제1항에 있어서,
    상기 기판의 상부에서 상기 표시영역에 위치하는 트랜지스터 어레이;
    상기 트랜지스터 어레이 상에 위치하는 애노드 전극층;
    상기 애노드 전극층 상에 위치하는 발광층;
    상기 발광층 상에 위치하는 캐소드 전극층; 및
    상기 캐소드 전극층 상에 위치하는 봉지층을 더 포함하고,
    상기 캐소드 전극층은 상기 제1 영역과 중첩되는 제1 캐소드 전극과, 상기 표시영역 내에서 상기 제1 영역을 제외한 제2 영역과 중첩되는 제2 캐소드 전극을 포함하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제1 캐소드 전극은 미리 설정된 임계 투과도 이상의 제1 투과도를 갖는 투명 캐소드 전극인 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 캐소드 전극과 상기 제2 캐소드 전극은 분리되어 있고, 상기 제2 캐소드 전극은 상기 제1 투과도 미만의 제2 투과도를 갖는 디스플레이 장치.
  19. 제16항에 있어서,
    상기 봉지층 상에 배치되며 터치전극들을 포함하는 터치센서층과,
    상기 기판 상에 위치하되, 상기 표시영역의 외곽영역인 비-표시영역에 위치하는 터치 패드부와,
    상기 터치전극들의 전체 또는 일부와 전기적으로 연결되고 상기 봉지층의 경사면을 따라 내려와 상기 터치 패드부와 전기적으로 연결되는 터치라인들을 더 포함하는 디스플레이 장치.
  20. 제19항에 있어서,
    광 발생장치와, 상기 광 발생장치에서 출사된 빛을 이용하여 주변의 인체나 물체를 감지하는 근접센서를 더 포함하고,
    상기 광 발생장치는 상기 봉지층 상에 위치하되 상기 터치센서층의 측면에 위치하고,
    상기 근접센서는 상기 기판의 하부에 위치하고 상기 제1 영역과 중첩되는 디스플레이 장치.
  21. 제19항에 있어서,
    상기 터치전극들 중 상기 카메라가 배치된 영역과 중첩되어 위치하는 터치전극들 각각은, 투명 전극이거나, 하나 이상의 개구부가 있는 메쉬 타입의 전극인 디스플레이 장치.
  22. 제1항에 있어서,
    상기 표시영역은 상기 카메라와 중첩되는 상기 제1 영역과, 상기 제1 영역과 다른 제2 영역을 포함하고,
    상기 제1 영역은 상기 표시영역 내에서 외곽에 위치하고,
    상기 제1 영역의 일부만이 상기 제2 영역에 의해 둘러싸이는 디스플레이 장치.
  23. 제1항에 있어서,
    상기 표시영역은 상기 카메라와 중첩되는 상기 제1 영역과, 상기 제1 영역과 다른 제2 영역을 포함하고,
    상기 제1 영역은 상기 표시영역의 중앙에 위치하며,
    상기 제1 영역은 모든 방향으로 상기 제2 영역에 의해 둘러싸이는 디스플레이 장치.
  24. 디스플레이 장치에 있어서,
    영상이 표시되는 표시영역을 포함하고, 기판과, 상기 기판의 상부에 위치하고 상기 표시영역에 배치되는 전극을 포함하는 표시패널; 및
    상기 표시패널의 전면의 외부로 노출되지 않고 상기 표시패널의 전면을 촬영하고, 상기 표시패널의 상기 표시영역의 아래에 배치되고, 상기 표시영역 내 제1 영역과 중첩되어 위치하는 카메라를 포함하고,
    상기 전극은 상기 카메라와 중첩되는 상기 제1 영역에 중첩되고,
    상기 전극은, 상기 기판의 상부에 위치하는 반 투과층과, 상기 반 투과층 상에 위치하는 광경로 보상층과, 상기 보상층 상에 위치하며 메탈층을 포함하는 디스플레이 장치.
  25. 제24항에 있어서,
    상기 반 투과층은 상기 광경로 보상층의 두께보다 얇은 두께를 갖는 디스플레이 장치.
  26. 제24항에 있어서,
    상기 전극은 상기 제1 영역과 중첩되는 서브픽셀 내 트랜지스터의 전극이거나, 상기 제1 영역과 중첩되는 캐패시터의 플레이트인 디스플레이 장치.
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