KR20210068831A - 전계 발광 표시 장치 - Google Patents

Abstract

본 발명은 제1 서브 화소 및 상기 제2 서브 화소에 각각 패턴 형성된 제1 전극; 상기 제1 전극 상에 구비된 제1 발광층 및 상기 제1 발광층 상에 구비된 제2 발광층을 포함하며, 상기 제1 내지 제3 서브 화소에 구비된 발광층; 상기 제1 발광층과 상기 제2 발광층 사이에 구비된 제2 전극; 상기 제2 발광층 상에 구비된 제3 전극; 및 상기 제1 내지 제3 서브 화소 사이의 경계에 구비된 뱅크를 포함하고, 상기 제2 전극은 상기 제1 서브 화소와 상기 제2 서브 화소에 구비된 제1 부분, 및 상기 제1 부분과 전기적으로 절연되면서 상기 제3 서브 화소에 구비된 제2 부분을 포함하고, 상기 제2 전극의 제2 부분은 상기 뱅크에 구비된 개구 영역 및 상기 개구 영역과 접하면서 상기 뱅크 아래에 구비된 언더컷 영역에서 구동 박막 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결되고, 상기 언더컷 영역은 제1 폭을 가진 제1 영역 및 상기 제1 폭보다 작은 제2 폭을 가진 제2 영역을 포함하여 이루어진 전계 발광 표시 장치를 제공한다.

Description

전계 발광 표시 장치{Electroluminescent Display Device}

본 발명은 전계 발광 표시 장치에 관한 것이다.

전계 발광 표시 장치는 애노드 전극과 캐소드 전극 사이에 발광층이 형성된 구조로 이루어져, 상기 두 개의 전극 사이의 전계에 의해 상기 발광층이 발광함으로써 화상을 표시하는 장치이다.

상기 발광층은 전자와 정공의 결합에 의해 엑시톤(exciton)이 생성되고 생성된 엑시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광을 하는 유기물로 이루어질 수도 있고, 퀀텀 도트(Quantum dot)와 같은 무기물로 이루어질 수도 있다.

상기 발광층은 서브 화소 별로 상이한 색상, 예로서, 적색, 녹색, 및 청색의 광을 발광하도록 이루어질 수도 있고, 서브 화소 별로 동일한 색상, 예로서, 백색의 광을 발광하도록 이루어질 수도 있다.

고해상도의 전계 발광 표시 장치를 얻기 위해서는 조밀한 간격으로 서브 화소를 형성해야 하는데, 마스크를 이용하여 서브 화소 별로 상이한 색상의 발광층을 정밀하게 패턴 형성하는 것은 용이하지 않다. 따라서, 마스크 없이 복수의 스택 또는 발광층을 적층하는 방법이 고해상의 전계 발광 표시 장치를 구현하는데 보다 용이할 수 있다.

그러나, 복수의 스택 또는 발광층을 적층할 경우에는 복수의 스택 또는 발광층에서 발광이 일어나므로 전력 손실이 크다는 단점이 있다.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 복수의 발광층을 적층하면서도 전력 손실을 줄일 수 있는 전계 발광 표시 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해서, 본 발명은 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 구비한 기판; 상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 패턴 형성된 제1 전극; 상기 제1 전극 상에 구비된 제1 발광층 및 상기 제1 발광층 상에 구비된 제2 발광층을 포함하며, 상기 제1 내지 제3 서브 화소에 구비된 발광층; 상기 제1 발광층과 상기 제2 발광층 사이에 구비된 제2 전극; 상기 제2 발광층 상에 구비된 제3 전극; 및 상기 제1 내지 제3 서브 화소 사이의 경계에 구비된 뱅크를 포함하고, 상기 제2 전극은 상기 제1 서브 화소와 상기 제2 서브 화소에 구비된 제1 부분, 및 상기 제1 부분과 전기적으로 절연되면서 상기 제3 서브 화소에 구비된 제2 부분을 포함하고, 상기 제2 전극의 제2 부분은 상기 뱅크에 구비된 개구 영역 및 상기 개구 영역과 접하면서 상기 뱅크 아래에 구비된 언더컷 영역에서 구동 박막 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결되고, 상기 언더컷 영역은 제1 폭을 가진 제1 영역 및 상기 제1 폭보다 작은 제2 폭을 가진 제2 영역을 포함하여 이루어진 전계 발광 표시 장치를 제공한다.

본 발명은 또한, 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 구비한 기판; 상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 패턴 형성된 제1 애노드; 상기 제1 애노드 상에 구비된 제1 발광층 및 상기 제1 발광층 상에 구비된 제2 발광층을 포함하며, 상기 제1 내지 제3 서브 화소에 구비된 발광층; 상기 제1 서브 화소 및 상기 제2 서브 화소에 구비되며, 상기 제1 발광층과 상기 제2 발광층 사이에 구비된 제1 캐소드; 상기 제3 서브 화소에 구비되며, 상기 제1 발광층과 상기 제2 발광층 사이에 구비된 제2 애노드; 상기 제2 발광층 상에 구비된 제2 캐소드; 및 상기 제1 내지 제3 서브 화소 사이의 경계에 구비된 뱅크를 포함하고, 상기 제2 애노드는 상기 뱅크에 구비된 개구 영역 및 상기 개구 영역과 접하면서 상기 뱅크 아래에 구비된 언더컷 영역에서 구동 박막 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결되고, 상기 언더컷 영역은 제1 폭을 가진 제1 영역 및 상기 제1 폭보다 작은 제2 폭을 가진 제2 영역을 포함하여 이루어진 전계 발광 표시 장치를 제공한다.

본 발명의 일 실시예에 따르면, 제1 서브 화소 및 제2 서브 화소에서는 제2 발광층은 발광하지 않고 제1 발광층 만이 발광하고, 제3 서브 화소에서는 제1 발광층은 발광하지 않고 제2 발광층 만이 발광하기 때문에, 서브 화소 전체에서 제1 발광층과 제2 발광층이 모두 발광하는 경우에 비하여 전력 소모를 줄일 수 있다.

본 발명의 일 실시예에 따르면, 언더컷 영역이 상대적으로 큰 제1 폭을 가진 제1 영역을 포함함으로써, 상기 제1 영역에 의해서 제2 전극의 제2 부분을 구동 박막 트랜지스터의 소스 전극 또는 드레인 전극과 용이하게 연결시킬 수 있고, 또한, 상기 언더컷 영역이 상대적으로 작은 제2 폭을 가진 제2 영역을 포함함으로써, 상기 제2 영역에 의해서 뱅크 끝단이 처지는 문제를 방지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 본 발명의 다양한 실시예에 따른 전계 발광 표시 장치에서 제1 서브 화소와 제2 서브 화소의 개략적인 평면도이다.
도 3은 도 2a 및 도 2b의 A-B라인의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 전계 발광 표시 장치에서 연결 배선과 제3 전극이 비표시 영역에서 전기적으로 연결되는 모습을 보여주기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 전계 발광 표시 장치에서 제3 서브 화소 및 그와 인접하는 제1 및 제2 서브 화소의 개략적인 평면도이다.
도 6은 도 5의 C-D라인의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 전계 발광 표시 장치에서 제2 언더컷 영역과 제2 개구 영역을 보여주는 개략적인 평면도이다.
도 8a는 도 7의 I-II라인의 단면도이고, 도 8b는 도 7의 III-IV라인의 단면도이고, 도 8c는 도 7의 V-VI라인의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 전계 발광 표시 장치에서 제2 언더컷 영역과 제2 개구 영역을 형성하기 위한 포토 레지스트의 모습을 도시한 평면도이다.
도 10a는 도 9의 I-II라인의 단면도이고, 도 10b는 도 9의 III-IV라인의 단면도이다.
도 11a내지 도 11c는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 평면도이다.

도 1에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시 장치는 기판(100), 연결 배선(250), 제1 전극(310, 320), 제2 전극(600), 및 제3 전극(700)을 포함하여 이루어진다.

상기 기판(100) 상에는 복수의 서브 화소(SP1, SP2, SP3)가 형성되어 있다.

상기 복수의 서브 화소(SP1, SP2, SP3)는 제1 방향, 예로서 가로 방향으로 배열된 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함하여 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.

상기 복수의 제1 서브 화소(SP1)는 제2 방향, 예로서 세로 방향으로 배열되고, 상기 복수의 제2 서브 화소(SP2)도 상기 제2 방향으로 배열되고, 상기 복수의 제3 서브 화소(SP3)도 상기 제2 방향으로 배열될 수 있다.

상기 제1 서브 화소(SP1)는 제1 색상의 광, 예로서 적색 광을 방출하도록 구비되고, 상기 제2 서브 화소(SP2)는 제2 색상의 광, 예로서 녹색 광을 방출하도록 구비되고, 상기 제3 서브 화소(SP3)는 제3 색상의 광, 예로서 청색 광을 방출하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다.

상기 연결 배선(250)은 상기 제2 전극(600)과 상기 제3 전극(700)을 전기적으로 연결시킨다. 보다 구체적으로 설명하면, 상기 제2 전극(600)은 상기 제1 및 제2 서브 화소(SP1, SP2)와 중첩되는 제1 부분(610) 및 상기 제3 서브 화소(SP3)와 중첩되는 제2 부분(620)을 포함하여 이루어진다. 이때, 상기 제2 전극(600)의 제1 부분(610)은 상기 제3 전극(700)과 전기적으로 연결되지만, 상기 제2 전극(600)의 제2 부분(620)은 상기 제3 전극(700)과 전기적으로 연결되지 않는다. 따라서, 상기 제2 전극(600)의 제1 부분(610)이 상기 연결 배선(250)을 통해서 상기 제3 전극(700)과 연결된다.

상기 연결 배선(250)은 표시 영역 내에서 상기 제2 전극(600)의 제1 부분(610)과 전기적으로 연결되고, 상기 표시 영역 외곽의 비표시 영역 내에서 상기 제3 전극(700)과 연결된다. 상기 연결 배선(250)이 상기 표시 영역 내에서 상기 제2 전극(600)의 제1 부분(610)과 전기적으로 연결되도록 하기 위해서, 상기 연결 배선(250)은 상기 제1 서브 화소(SP1)와 상기 제2 서브 화소(SP1, SP2) 사이의 경계 영역에서 상기 제2 방향으로 연장될 수 있다. 또한, 상기 연결 배선(250)이 상기 비표시 영역 내에서 상기 제3 전극(700)과 연결되도록 하기 위해서, 상기 연결 배선(250)은 상기 표시 영역에서 상기 비표시 영역까지 연장되어 있다.

상기 제1 전극(310, 320)은 제1 및 제2 서브 화소(SP1, SP2)에 각각 패턴 형성되어 있다. 즉, 상기 제1 서브 화소(SP1)에 하나의 제1 전극(310)이 형성되어 있고, 상기 제2 서브 화소(SP2)에 다른 하나의 제1 전극(320)이 형성되어 있다. 상기 제1 전극(310, 320)은 제1 및 제2 서브 화소(SP1, SP2)에서 애노드(Anode)로 기능할 수 있으며, 그에 따라 제1 및 제2 서브 화소(SP1, SP2)에 각각 패턴 형성된 구동 박막 트랜지스터의 소스 단자 또는 드레인 단자와 전기적으로 연결된다.

한편, 상기 제1 전극(310, 320)은 제3 서브 화소(SP3)에는 형성되어 있지 않다. 상기 제3 서브 화소(SP3)에서는 상기 제2 전극(600)의 제2 부분(620)이 애노드로 기능할 수 있고, 상기 제2 전극(600)의 제2 부분(620)이 제3 서브 화소(SP3)에 패턴 형성된 구동 박막 트랜지스터의 소스 단자 또는 드레인 단자와 전기적으로 연결된다.

상기 제2 전극(600)은 복수의 제1 및 제2 서브 화소(SP1, SP2)에 구비된 제1 부분(610) 및 복수의 제3 서브 화소(SP3)에 구비된 제2 부분(620)을 포함하여 이루어진다.

상기 제1 부분(610)은 복수의 제1 서브 화소(SP1) 및 복수의 제2 서브 화소(SP2)에서 전체적으로 연결되면서 일체(one body)로 형성될 수 있다. 상기 제1 부분(610)은 복수의 제1 및 제2 서브 화소(SP1, SP2)에서 제1 캐소드(Cathode)로 기능할 수 있다.

상기 제2 부분(620)은 상기 제1 부분(610)과 전기적으로 절연되어 있다. 또한, 복수의 제2 부분(620)은 복수의 제3 서브 화소(SP3)에 각각 일대일로 패턴 형성되어 있다. 즉, 복수의 제2 부분(620)들 사이에서도 서로 전기적으로 절연되어 있다. 그에 따라서, 복수의 제2 부분(620)이 복수의 제3 서브 화소(SP3) 각각에서 애노드로 기능할 수 있다.

상기 제1 부분(610)과 상기 제2 부분(620)은 서로 동일한 물질로 동일한 공정을 통해 형성될 수 있다. 상기 제2 부분(620)이 제3 서브 화소(SP3)에서 애노드로 기능하므로, 상기 제2 부분(620)은 제1 및 제2 서브 화소(SP1, SP2)에서 애노드로 기능하는 제1 전극(310, 320)과 동일한 물질로 이루어질 수 있다. 따라서, 상기 제2 전극(600)은 상기 제1 전극(310, 320)과 동일한 물질로 이루어질 수 있다.

상기 제1 부분(610)과 상기 복수의 제2 부분(620)은 서로 전기적으로 절연되어 있지만, 제조 공정상 서로 중첩되어 있다. 따라서, 도면에는, 복수의 제2 부분(620)이 서로 절연되어 있고, 또한 복수의 제2 부분(620)이 제1 부분(610)과 절연된 모습을 편의상 점선으로 도시하였다.

상기 제3 전극(700)은 복수의 제1 내지 제3 서브 화소(SP1, SP2, SP3) 전체와 중첩되면서 복수의 제1 내지 제3 서브 화소(SP1, SP2, SP3) 전체에서 일체(one body)로 형성될 수 있다. 상기 제3 전극(700)은 상기 연결 배선(250)을 통해서 상기 제2 전극(600)의 제1 부분(610)과 전기적으로 연결된다. 상기 제3 전극(700)은 상기 복수의 제1 및 제2 서브 화소(SP1, SP2)에서 제2 캐소드로 기능할 수 있다. 또한, 상기 제3 전극(700)은 상기 복수의 제3 서브 화소(SP3)에서는 제1 캐소드로 기능할 수 있다.

도 2a 및 도 2b는 본 발명의 다양한 실시예에 따른 전계 발광 표시 장치에서 제1 서브 화소와 제2 서브 화소의 개략적인 평면도이고, 도 3은 도 2a 및 도 2b의 A-B라인의 단면도이다.

도 2a 및 도 2b에서 알 수 있듯이, 제1 서브 화소(SP1)에 하나의 제1 전극(310)이 패턴 형성되어 있고, 제2 서브 화소(SP2)에 다른 하나의 제1 전극(320)이 패턴 형성되어 있다. 상기 제1 서브 화소(SP1)에 패턴된 제1 전극(310)은 제1 콘택홀(CH1)을 통해서 상기 제1 서브 화소(SP1)의 구동 박막 트랜지스터의 소스 단자 또는 드레인 단자와 전기적으로 연결되고, 상기 제2 서브 화소(SP2)에 패턴된 제1 전극(320)은 제2 콘택홀(CH2)을 통해서 상기 제2 서브 화소(SP2)의 구동 박막 트랜지스터의 소스 단자 또는 드레인 단자와 전기적으로 연결된다. 상기 제1 콘택홀(CH1)은 상기 제1 전극(310)과 중첩되는 다양한 위치에 형성될 수 있고, 상기 제2 콘택홀(CH2)은 상기 제1 전극(320)과 중첩되는 다양한 위치에 형성될 수 있다.

상기 제1 서브 화소(SP1)와 상기 제2 서브 화소(SP2) 사이에는 연결 배선(250)이 형성되어 있다. 상기 연결 배선(250)은 상기 제1 서브 화소(SP1)와 상기 제2 서브 화소(SP2) 사이의 경계를 따라 연장될 수 있다. 상기 연결 배선(250)은 제1 전극(310, 320)과 중첩되지 않도록 형성될 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 연결 배선(250)이 적어도 하나의 제1 전극(310, 320)과 중첩될 수도 있다.

전술한 제2 전극(600)의 제1 부분(610)은 상기 연결 배선(250)과 중첩되는 제1 개구 영역(OA1) 및 제1 언더컷 영역(UC1)을 통해서 상기 연결 배선(250)과 전기적으로 연결된다. 상기 제1 개구 영역(OA1) 및 제1 언더컷 영역(UC1)은 상기 연결 배선(250)과 중첩되면서 섬(island) 구조로 형성된다. 상기 제1 개구 영역(OA1) 및 제1 언더컷 영역(UC1)은 서로 접하도록 형성된다. 도 2a와 같이, 상기 제1 언더컷 영역(UC1)이 상기 제1 개구 영역(OA1)의 하나의 측면, 예로서 좌측면과 접하도록 형성될 수도 있고, 도 2b와 같이, 상기 제1 언더컷 영역(UC1)이 상기 제1 개구 영역(OA1)의 두 개의 측면, 예로서, 좌측면 및 상측면과 접하도록 형성될 수도 있다. 후술하는 도 3에서 알 수 있듯이, 상기 연결 배선(250)은 상기 제1 언더컷 영역(UC1)에서 제2 전극(600)의 제1 부분(610)과 연결되므로, 상기 연결 배선(250)과 상기 제2 전극(600)의 제1 부분(610) 사이의 연결 특성을 향상시키기 위해서는, 도 2a보다 도 2b의 경우가 바람직할 수 있다.

한편, 상기 연결 배선(250)의 연장 방향으로 따라 복수의 제1 개구 영역(OA1)과 제1 언더컷 영역(UC1)이 형성될 수 있으며, 그에 따라 상기 연결 배선(250)과 상기 제2 전극(600)의 제1 부분(610) 사이의 전기적 연결 특성이 향상될 수 있다.

도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시 장치는 기판(100), 회로 소자층(200), 제1 전극(310, 320), 보조층(350), 뱅크(400), 발광층(500), 제2 전극(600), 및 제3 전극(700)을 포함하여 이루어진다.

본 발명의 일 실시예에 따른 전계 발광 표시 장치는 발광된 광이 하부쪽으로 방출되는 소위 하부 발광(Bottom emisison) 방식으로 이루어질 수 있고, 이 경우, 상기 기판(100)은 유리 또는 플라스틱과 같은 투명한 물질로 이루어질 수 있다. 다만, 본 발명의 일 실시예에 따른 전계 발광 표시 장치가 발광된 광이 상부쪽으로 방출되는 소위 상부 발광(Top emisison) 방식으로 이루어진 경우에는, 상기 기판(100)은 투명한 물질뿐만 아니라 불투명한 물질로 이루어질 수 있다.

상기 회로 소자층(200)은 상기 기판(100) 상에 형성되어 있다. 상기 회로 소자층(200)에는 구동 박막 트랜지스터(T) 및 연결 배선(250)이 형성되어 있다. 상기 구동 박막 트랜지스터(T) 및 연결 배선(250) 이외에도 상기 회로 소자층(200)에는 게이트 배선, 데이터 배선, 전원 배선 및 기준 배선을 포함한 다양한 신호 배선들, 스위칭 박막 트랜지스터와 센싱 박막 트랜지스터를 포함한 각종 박막 트랜지스터, 및 커패시터 등이 구비되어 있다.

상기 구동 박막 트랜지스터(T)는 상기 기판(100) 상에 구비된 액티브층(210), 상기 액티브층(210) 상에 구비된 게이트 절연막(220), 상기 게이트 절연막(220) 상에 구비된 게이트 전극(230), 상기 게이트 전극(230) 상에 구비된 층간 절연막(240), 및 상기 층간 절연막(240) 상에 구비되며 상기 층간 절연막(240)과 상기 게이트 절연막(220)에 구비된 홀을 통해서 상기 액티브층(210)과 연결되는 소스 전극(251) 및 드레인 전극(252)을 포함하여 이루어진다. 도시하지는 않았지만, 상기 액티브층(210)으로 외부광이 유입되는 것을 차단하기 위해서, 상기 액티브층(210)의 아래에 차광층이 추가로 형성될 수 있다. 게이트 전극(230)이 액티브층(210) 위에 구비된 상부 게이트(Top Gate) 구조의 구동 박막 트랜지스터(T)가 도시되었지만, 본 발명은 게이트 전극(230)이 액티브층(210) 아래에 구비된 하부 게이트(Bottom Gate) 구조의 구동 박막 트랜지스터(T)를 포함할 수 있다. 상기 구동 박막 트랜지스터(T)는 당업계에 공지된 다양한 형태로 변경될 수 있다.

상기 연결 배선(250)은 상기 층간 절연막(240) 상에 형성되어 있다. 상기 연결 배선(250)은 상기 소스 전극(251) 및 드레인 전극(252)과 동일한 물질로 동일한 층에 동일한 공정을 통해 패턴 형성될 수 있다.

상기 회로 소자층(200)은 패시베이션층(260) 및 평탄화층(270)을 포함할 수 있다. 상기 패시베이션층(260)은 상기 소스 전극(251), 상기 드레인 전극(252) 및 상기 연결 배선(250) 상에 구비되어 있고, 상기 평탄화층(270)은 상기 패시베이션층(260) 상에 구비되어 있다.

상기 패시베이션층(260) 및 평탄화층(270)은 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)을 구비하도록 형성된다. 상기 제1 콘택홀(CH1)은 제1 서브 화소(SP1)의 구동 박막 트랜지스터(T)의 소스 전극(251)을 노출하도록 구비되고, 상기 제1 콘택홀(CH1)을 통해서 상기 소스 전극(251)과 제1 전극(310)이 연결된다. 상기 제2 콘택홀(CH2)은 제2 서브 화소(SP2)의 구동 박막 트랜지스터(T)의 소스 전극(251)을 노출하도록 구비되고, 상기 제2 콘택홀(CH2)을 통해서 상기 소스 전극(251)과 제1 전극(320)이 연결된다. 한편, 상기 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)이 구동 박막 트랜지스터(T)의 드레인 전극(252)을 노출하도록 구비되어, 상기 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)을 통해서 상기 드레인 전극(252)과 상기 제1 전극(310, 320)이 연결될 수도 있다.

상기 제1 서브 화소(SP1) 및 상기 제2 서브 화소(SP2) 사이의 경계 영역, 보다 구체적으로 상기 연결 배선(250)과 중첩되는 영역에는 제1 언더컷 영역(UC1) 및 제1 개구 영역(OA1)이 마련되어 있다. 구체적으로, 상기 뱅크(400)에 상기 제1 개구 영역(OA1)이 마련된다. 즉, 상기 제1 개구 영역(OA1)은 뱅크(400)가 형성되지 않은 영역으로서, 상기 제1 서브 화소(SP1)의 뱅크(400)와 상기 제2 서브 화소(SP2)의 뱅크(400) 사이의 이격 영역에 마련되고, 상기 제1 언더컷 영역(UC1)은 상기 뱅크(400) 아래에서 상기 패시베이션층(260)이 제거된 영역에 마련된다. 상기 제1 언더컷 영역(UC1) 및 제1 개구 영역(OA1)은 서로 접하면서 연통되어 있다. 상기 제1 개구 영역(OA1)은 상기 뱅크(400)에 의해 가려지지 않고 노출된 영역으로서, 상기 패시베이션층(260)이 형성되지 않은 영역이다. 상기 제1 언더컷 영역(UC1)은 상기 뱅크(400)에 의해 가려지지만, 상기 뱅크(400)의 일측 끝단 하부에서 식각액의 침투에 의해 상기 패시베이션층(260)의 소정 부분이 제거되어 형성된 영역이다. 따라서, 상기 제1 개구 영역(OA1)은 상기 제1 개구 영역(OA1)을 중심으로 일측의 뱅크(400)와 타측의 뱅크(400) 사이 영역에서 상기 패시베이션층(260)이 형성되지 않은 부분에 대응하고, 상기 제1 언더컷 영역(UC1)은 상기 일측의 뱅크(400)의 아래에서 상기 패시베이션층(260)이 형성되지 않은 부분에 대응한다.

상기 평탄화층(270)은 상기 제1 언더컷 영역(UC1) 및 제1 개구 영역(OA1)과 중첩되면서 상기 제1 언더컷 영역(UC1) 및 제1 개구 영역(OA1) 보다 넓은 개구 영역을 포함한다. 그에 따라, 상기 제1 개구 영역(OA1) 근방에서 상기 패시베이션층(260)은 상기 뱅크(400)과 접하게 된다. 상기 제1 언더컷 영역(UC1) 근방, 보다 구체적으로 상기 제1 언더컷 영역(UC1)의 바로 위에는 상기 보조층(350)이 형성되어 있다. 상기 보조층(350)은 상기 제1 언더컷 영역(UC1)과 접할 수 있다. 상기 보조층(350)은 상기 패시베이션층(260)과 상기 뱅크(400) 사이에 구비되어, 상기 패시베이션층(260)과 상기 뱅크(400) 사이의 접착력을 증진시켜, 상기 제1 언더컷 영역(UC1)에서 상기 뱅크(400)가 상기 패시베이션층(260)으로부터 들뜨는 문제를 방지할 수 있다. 상기 보조층(350)은 상기 제1 전극(310, 320)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다.

한편, 도시하지는 않았지만, 본 발명의 일 실시예에 따른 전계 발광 표시 장치가 하부 발광 방식으로 이루어진 경우 상기 회로 소자층(200)에는 컬러 필터가 구비될 수 있다. 상기 컬러 필터는 제1 서브 화소(SP1)에 구비된 적색 컬러 필터 및 제2 서브 화소(SP2)에 구비된 녹색 컬러 필터를 포함할 수 있다.

상기 제1 전극(310, 320)은 상기 평탄화층(270) 상에서 제1 및 제2 서브 화소(SP1, SP2) 각각에 패턴 형성되어 있다. 제1 서브 화소(SP1)에 구비된 상기 제1 전극(310)은 상기 제1 콘택홀(CH1)을 통해서 제1 서브 화소(SP1) 내의 구동 박막 트랜지스터(T)의 소스 전극(251) 또는 드레인 전극(252)과 연결되고, 제2 서브 화소(SP2)에 구비된 상기 제1 전극(320)은 상기 제2 콘택홀(CH2)을 통해서 제2 서브 화소(SP2) 내의 구동 박막 트랜지스터(T)의 소스 전극(251) 또는 드레인 전극(252)과 연결된다. 상기 제1 전극(310, 320)은 애노드로 기능하며 투명전극으로 이루어질 수 있다.

상기 뱅크(400)는 상기 평탄화층(270) 상에서 상기 제1 전극(310, 320)의 양 끝단을 덮도록 형성되어, 상기 제1 전극(310, 320)의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 방지될 수 있다. 상기 뱅크(400)에 의해 가려지지 않고 노출된 상기 제1 전극(310, 320)의 노출 영역이 발광 영역(EA1, EA2)이 된다. 즉, 제1 서브 화소(SP1)에서 상기 뱅크(400)에 의해 가려지지 않고 노출된 상기 제1 전극(310)의 노출 영역이 제1 발광 영역(EA1)이 되고, 제2 서브 화소(SP2)에서 상기 뱅크(400)에 의해 가려지지 않고 노출된 상기 제1 전극(320)의 노출 영역이 제2 발광 영역(EA2)이 된다.

상기 발광층(500)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2) 전체에 형성되어 있다. 상기 발광층(500)은 상기 제1 전극(310, 320) 및 상기 뱅크(400) 상에 형성되고, 상기 제1 개구 영역(OA1) 내에 형성된다. 또한, 상기 발광층(500)은 상기 제1 언더컷 영역(UC1) 내로 연장되지만, 상기 제1 언더컷 영역(UC1) 내부 전체를 덮도록 형성되지는 않는다.

상기 발광층(500)은 제1 발광층(510) 및 제2 발광층(520)을 포함하여 이루어진다.

상기 제1 발광층(510)은 상기 제1 전극(310, 320) 및 상기 뱅크(400) 상에 형성되고, 상기 제1 개구 영역(OA1) 내부 및 상기 제1 언더컷 영역(UC1) 내부로 연장되면서 상기 연결 배선(250) 상에 형성된다. 상기 제1 개구 영역(OA1)을 중심으로 일측의 상기 제1 발광층(510)의 부분과 타측의 상기 제1 발광층(510) 부분은 서로 단절될 수 있다. 상기 제1 언더컷 영역(UC1)과 반대되는 영역의 상기 제1 발광층(510)의 부분은 상기 뱅크(400)의 상면을 따라 상기 연결 배선(250)의 상면까지 연장된다.

상기 제2 발광층(520)은 상기 제1 발광층(510) 위에 형성된다. 상기 제1 발광층(510)과 상기 제2 발광층(520) 사이에는 상기 제2 전극(600)이 구비되어 있으며, 상기 제2 발광층(520)은 상기 제2 전극(600) 상에 형성되어 있다. 상기 제1 개구 영역(OA1)을 중심으로 일측의 상기 제2 발광층(520)의 부분과 타측의 상기 제2 발광층(520) 부분은 서로 단절되지 않고 연결될 수 있다. 상기 제2 발광층(520)은 상기 연결 배선(250)과는 접하지 않을 수 있다.

상기 제1 발광층(510)은 차례로 적층된 제1 정공 수송층, 제1 유기 발광층 및 제1 전자 수송층을 포함하여 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제1 유기 발광층은 황녹색 발광층으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제2 발광층(520)은 차례로 적층된 제2 정공 수송층, 제2 유기 발광층, 및 제2 전자 수송층을 포함하여 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제2 유기 발광층은 청색 발광층으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.

상기 제2 전극(600)은 상기 제1 및 제2 서브 화소(SP1, SP2)에 전체에 구비된 제1 부분(610)을 포함하여 이루어지며, 상기 제2 전극(600)의 제1 부분(610)은 상기 제1 발광층(510)과 상기 제2 발광층(520) 사이에 구비되어 있다. 상기 제1 개구 영역(OA1)을 중심으로 일측의 상기 제1 부분(610)과 타측의 상기 제1 부분(610)은 서로 단절될 수 있다.

상기 제2 전극(600)의 제1 부분(610)은 상기 제1 개구 영역(OA1) 내부 및 상기 제1 언더컷 영역(UC1) 내부로 연장되면서 상기 연결 배선(250)과 연결되어 있다. 특히, 상기 제1 언더컷 영역(UC1)과 반대되는 영역의 상기 제1 부분(610)은 상기 제1 발광층(510)의 상면을 따라 상기 연결 배선(250)의 상면까지 연장된다.

이를 위해서, 상기 제1 부분(610)은 상기 제1 발광층(510) 보다 상기 제1 언더컷 영역(UC1) 내부의 깊숙한 영역, 즉, 상기 제1 개구 영역(OA1)으로부터 먼 영역까지 연장되어 있다. 그에 따라, 상기 제2 전극(600)의 제1 부분(610)은 상기 제1 언더컷 영역(UC1) 내에서 상기 연결 배선(250)과 연결될 수 있다.

상기 제2 전극(600)의 제1 부분(610)은 제1 캐소드로 기능하며 투명전극으로 이루어질 수 있다.

상기 제3 전극(700)은 상기 제2 발광층(520) 상에 형성되어 있다. 상기 제3 전극(700)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2) 전체에 형성되어 있다. 상기 제3 전극(700)은 상기 연결 배선(250)을 통해서 상기 제2 전극(600)의 제1 부분(610)과 전기적으로 연결될 수 있는데, 이는 후술하는 도 4를 참조하면 용이하게 이해할 수 있을 것이다. 상기 제3 전극(700)은 제2 캐소드로 기능하며 반사전극으로 이루어질 수 있다.

상기 제1 캐소드로 기능하는 상기 제2 전극(600)의 제1 부분(610)과 상기 제2 캐소드로 기능하는 상기 제3 전극(700)은 서로 전기적으로 연결되어 있기 때문에, 상기 제2 전극(600)의 제1 부분(610)과 상기 제3 전극(700) 사이에 구비된 제2 발광층(520)은 상기 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에서 발광하지 않는다. 그 대신에, 상기 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에서는 상기 제1 전극(310, 320)과 상기 제2 전극(600)의 제1 부분(610) 사이에 구비된 제1 발광층(510) 만이 발광할 수 있다. 상기 제1 발광층(510)이 황녹색 광을 발광하도록 구비된 경우에는 상기 제1 서브 화소(SP1) 및 상기 제2 서브 화소(SP2) 중 어느 하나에는 적색 컬러 필터를 추가로 구성하고 나머지 하나에는 녹색 컬러 필터를 추가로 구성할 수 있다.

이와 같이, 본 발명의 일 실시예에 따르면, 상기 제1 서브 화소(SP1) 및 상기 제2 서브 화소(SP2)에서 상기 제2 발광층(520)은 발광하지 않고 상기 제1 발광층(510) 만이 발광하기 때문에, 전력 소모를 줄일 수 있다.

도시하지는 않았지만, 상기 제3 전극(700) 상에는 봉지층이 추가로 형성되어 상기 발광층(500)으로 외부의 수분이 침투하는 것을 방지할 수 있다. 이와 같은 봉지층은 무기절연물로 이루어질 수도 있고 무기절연물과 유기절연물이 교대로 적층된 구조로 이루어질 수도 있지만, 반드시 그에 한정되는 것은 아니다.

도 4는 본 발명의 일 실시예에 따른 전계 발광 표시 장치에서 연결 배선(250)과 제3 전극(700)이 비표시 영역(NDA)에서 전기적으로 연결되는 모습을 보여주기 위한 단면도이다.

도 4에서 알 수 있듯이, 표시 영역(DA)의 외곽에는 비표시 영역(NDA)이 형성되어 있다. 상기 비표시 영역(NDA)에는 기판(100) 상에 게이트 절연막(220)이 형성되고 있고, 상기 게이트 절연막(220) 상에 제1 연결 배선(250a)이 형성되어 있다. 상기 제1 연결 배선(250a)은 전술한 도 3의 게이트 전극(230)과 동일한 물질로 동일한 공정을 통해 패턴 형성될 수 있다.

상기 제1 연결 배선(250a) 상에 층간 절연막(240)이 형성되어 있고, 상기 층간 절연막(240) 상에 제2 연결 배선(250b)이 형성되어 있다. 상기 제2 연결 배선(250b)은 전술한 도 3의 소스 전극(251) 및 드레인 전극(252b)과 동일한 물질로 동일한 공정을 통해 패턴 형성될 수 있다.

상기 층간 절연막(240)에는 상기 제1 연결 배선(250a)의 소정 영역을 노출시키는 제3 콘택홀(CH3)이 구비되어, 상기 제3 콘택홀(CH3)을 통해서 상기 제2 연결 배선(250b)이 상기 제1 연결 배선(250b)과 연결되어 있다. 상기 제1 연결 배선(250a)과 상기 제2 연결 배선(250b)의 조합에 의해서 연결 배선(250)이 구성될 수 있다. 상기 제2 연결 배선(250b)은 상기 표시 영역(DA)으로 연장되어, 전술한 도 3의 연결 배선(250)과 같이 제1 언더컷 영역(UC1) 내에서 제2 전극(600)의 제1 부분(610)과 연결된다.

상기 제2 연결 배선(250b) 상에는 패시베이션층(260)이 형성되어 있고, 상기 패시베이션층(260) 상에는 평탄화층(270)이 형성되어 있다. 또한, 상기 평탄화층(270) 상에는 뱅크(400)가 형성되어 있고, 상기 뱅크(400) 상에는 제1 발광층(510), 제2 전극(600)의 제1 부분(610), 제2 발광층(520), 및 제3 전극(700)이 차례로 형성되어 있다.

상기 층간 절연막(240)과 상기 패시베이션층(260)의 소정 영역에는 제4 콘택홀(CH4)이 구비되어, 상기 제4 콘택홀(CH4)에서 상기 제1 연결 배선(250a)의 소정 부분이 노출될 수 있다. 상기 평탄화층(270), 상기 뱅크(400), 상기 제1 발광층(510), 상기 제2 전극(600)의 제1 부분(610), 및 상기 제2 발광층(520)은 상기 제4 콘택홀(CH4) 영역까지 연장되지 않을 수 있다. 다만, 상기 제3 전극(700)은 상기 제4 콘택홀(CH4) 영역까지 연장되어, 상기 제4 콘택홀(CH4)을 통해서 상기 제1 연결 배선(250a)과 연결될 수 있다.

결국, 상기 제3 전극(700)은 상기 제1 연결 배선(250a) 및 상기 제2 연결 배선(250b)을 경유하여 전술한 도 3의 제2 전극(600)의 제1 부분(610)과 연결된다. 한편, 상기 연결 배선(250)이 반드시 제1 연결 배선(250a) 및 제2 연결 배선(250b)을 포함하여 이루어지는 것은 아니고, 경우에 따라서, 상기 제2 연결 배선(250b)만으로 이루어질 수도 있다. 이 경우, 상기 제2 연결 배선(250b)은 상기 제4 콘택홀(CH4) 영역까지 연장되고, 상기 제4 콘택홀(CH4)은 상기 패시베이션층(260)의 소정 영역을 제거하여 상기 제2 연결 배선(250b)이 노출되도록 구성된다.

도 5는 본 발명의 일 실시예에 따른 전계 발광 표시 장치에서 제3 서브 화소 및 그와 인접하는 제1 및 제2 서브 화소의 개략적인 평면도이고, 도 6은 도 5의 C-D라인의 단면도이다.

도 5에서 알 수 있듯이, 제3 서브 화소(SP3)의 일측, 예로서 좌측에 제2 서브 화소(SP2)가 구비되고, 제3 서브 화소(SP3)의 타측, 예로서 우측에 제1 서브 화소(SP1)가 구비될 수 있다. 상기 제1 서브 화소(SP1)에 하나의 제1 전극(310)이 패턴 형성되어 있고, 제2 서브 화소(SP2)에 다른 하나의 제1 전극(320)이 패턴 형성되어 있다. 전술한 바와 같이, 상기 제1 전극(310, 320)은 콘택홀(CH1, CH2)을 통해서 구동 박막 트랜지스터의 소스 단자 또는 드레인 단자와 전기적으로 연결된다.

그러나, 상기 제3 서브 화소(SP3)에는 애노드로서 제1 전극(310, 320)이 패턴 형성되어 있지 않다. 그 대신에, 상기 제3 서브 화소(SP3)에는 애노드로서 제2 전극(600)의 제2 부분(620)이 패턴 형성되어 있다. 상기 제2 전극(600)의 제2 부분(620)은 상기 제3 서브 화소(SP3)의 형상에 대응하는 형상, 예로서 사각형으로 이루어질 수 있다. 도시하지는 않았지만, 제1 및 제2 서브 화소(SP1, SP2)에는 제2 전극(600)의 제1 부분(610)이 패턴 형성되어 있으며, 상기 제3 서브 화소(SP3)에 패턴 형성된 제2 부분(620)은 상기 제1 및 제2 서브 화소(SP1, SP2)에 패턴 형성된 제1 부분(610)과 전기적으로 절연되어 있다.

상기 제3 서브 화소(SP3)에 패턴 형성된 제2 부분(620)과 중첩되는 영역에는 제2 개구 영역(OA2) 및 제2 언더컷 영역(UC2)이 형성되어 있다. 상기 제2 개구 영역(OA2)은 상대적으로 안쪽 영역에 형성되고 상기 제2 언더컷 영역(UC2)은 상대적으로 바깥쪽 영역에 형성된다. 따라서, 상기 제2 언더컷 영역(UC2)이 상기 제2 개구 영역(OA2)의 외곽을 둘러싸도록 형성될 수 있다. 상기 제2 개구 영역(OA2) 및 제2 언더컷 영역(UC2)은 서로 접하도록 형성된다.

상기 제2 개구 영역(OA2) 및 제2 언더컷 영역(UC2)에 의해서 상기 제3 서브 화소(SP3)에 패턴 형성된 제2 부분(620)이 상기 제1 및 제2 서브 화소(SP1, SP2)에 패턴 형성된 제1 부분(610)과 전기적으로 절연될 수 있다. 따라서, 상기 제2 개구 영역(OA2) 및 제2 언더컷 영역(UC2)은 상기 제3 서브 화소(SP3)의 가장자리를 둘러싸도록 형성될 수 있으며, 구체적으로 사각형 튜브 또는 사각형 도넛 형상으로 이루어질 수 있다. 상기 제2 개구 영역(OA2)은 상기 제3 서브 화소(SP3)에 패턴 형성된 제2 부분(620)의 최외곽 가장자리보다 안쪽에서 형성되고, 상기 제2 언더컷 영역(UC2)은 상기 제3 서브 화소(SP3)에 패턴 형성된 제2 부분(620)의 최외곽 가장자리보다 바깥쪽에서 형성될 수 있다. 그에 따라, 상기 제3 서브 화소(SP3)에 패턴 형성된 제2 부분(620)의 최외곽 가장자리는 상기 제2 언더컷 영역(UC2)과 중첩될 수 있다.

도 6에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시 장치는 기판(100), 회로 소자층(200), 제1 전극(310, 320), 보조층(350), 뱅크(400), 발광층(500), 제2 전극(600), 및 제3 전극(700)을 포함하여 이루어진다. 전술한 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다.

상기 회로 소자층(200)은 상기 기판(100) 상에 형성된다. 도면에는 편의상 상기 회로 소자층(200)을 구성하는 구동 박막 트랜지스터의 소스 전극(251), 패시베이션층(260), 및 평탄화층(270)만을 도시하였다. 상기 소스 전극(251)은 서브 화소(SP1, SP2, SP3) 별로 패턴 형성되어 있고, 상기 패시베이션층(260)은 상기 소스 전극(251) 상에 형성되어 있고, 상기 평탄화층(270)은 상기 패시베이션층(260) 상에 형성되어 있다. 상기 패시베이션층(260)은 제1 내지 제3 서브 화소(SP1, SP2, SP3) 모두에 형성되어 있다. 상기 평탄화층(270)은 제1 및 제2 서브 화소(SP1, SP2)에는 형성되어 있지만, 제3 서브 화소(SP3)에는 형성되지 않을 수 있다.

제1 서브 화소(SP1)에서는 상기 패시베이션층(260) 및 평탄화층(270)에 제1 콘택홀(CH1)이 구비되고, 상기 제1 콘택홀(CH1)을 통해서 상기 소스 전극(251)과 제1 전극(310)이 연결된다. 제2 서브 화소(SP2)에서는 상기 패시베이션층(260) 및 평탄화층(270)에 제2 콘택홀(CH2)이 구비되고, 상기 제2 콘택홀(CH1)을 통해서 상기 소스 전극(251)과 제1 전극(320)이 연결된다. 상기 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)이 구동 박막 트랜지스터의 드레인 전극을 노출하도록 구비되어, 상기 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)을 통해서 상기 드레인 전극과 상기 제1 전극(310, 320)이 연결될 수도 있다.

상기 제1 서브 화소(SP1)와 상기 제3 서브 화소(SP3)의 사이 영역, 보다 구체적으로 상기 제1 서브 화소(SP1)와 마주하는 상기 제3 서브 화소(SP3)의 끝단 영역에는 제2 언더컷 영역(UC2) 및 제2 개구 영역(OA2)이 마련되어 있다. 또한, 상기 제2 서브 화소(SP2)와 상기 제3 서브 화소(SP3)의 사이 영역, 보다 구체적으로 상기 제2 서브 화소(SP2)와 마주하는 상기 제3 서브 화소(SP3)의 끝단 영역에도 제2 언더컷 영역(UC2) 및 제2 개구 영역(OA2)이 마련되어 있다.

상기 뱅크(400)는 상기 제2 개구 영역(OA2)을 구비한다. 즉, 상기 제2 개구 영역(OA2)은 뱅크(400)가 형성되지 않은 영역으로서, 상기 제1 서브 화소(SP1)의 뱅크(400)와 상기 제3 서브 화소(SP3)의 뱅크(400) 사이의 이격 영역 및 상기 제2 서브 화소(SP2)의 뱅크(400)와 상기 제3 서브 화소(SP3)의 뱅크(400) 사이의 이격 영역에 마련된다. 상기 제2 언더컷 영역(UC2)은 상기 뱅크(400) 아래에서 상기 패시베이션층(260)이 제거된 영역에 마련된다. 상기 제2 언더컷 영역(UC2) 및 제2 개구 영역(OA2)은 서로 접하면서 연통되어 있다. 상기 제2 개구 영역(OA2)은 상기 뱅크(400)에 의해 가려지지 않고 노출된 영역으로서, 상기 패시베이션층(260)이 형성되지 않은 영역이다. 상기 제2 언더컷 영역(UC2)은 상기 뱅크(400)에 의해 가려지지만, 상기 뱅크(400)의 일측 끝단 하부에서 식각액의 침투에 의해 상기 패시베이션층(260)의 소정 부분이 제거되어 형성된 영역이다. 따라서, 상기 제2 개구 영역(OA2)은 상기 제2 개구 영역(OA2)을 중심으로 일측의 뱅크(400)와 타측의 뱅크(400) 사이 영역에서 상기 패시베이션층(260)이 형성되지 않은 부분에 대응하고, 상기 제2 언더컷 영역(UC2)은 상기 일측의 뱅크(400)의 아래에서 상기 패시베이션층(260)이 형성되지 않은 부분에 대응한다.

상기 평탄화층(270)은 상기 제2 언더컷 영역(UC2) 및 제2 개구 영역(OA2)과 중첩되지 않도록 형성되며, 그에 따라, 상기 제2 개구 영역(OA2) 근방에서 상기 패시베이션층(260)은 상기 뱅크(400)과 접하게 된다. 상기 제2 언더컷 영역(UC2) 근방, 보다 구체적으로 상기 제2 언더컷 영역(UC2)의 바로 위에는 상기 보조층(350)이 형성되어 있다. 상기 보조층(350)은 상기 제2 언더컷 영역(UC2)과 접할 수 있다. 상기 보조층(350)은 상기 패시베이션층(260)과 상기 뱅크(400) 사이에 구비되어, 상기 패시베이션층(260)과 상기 뱅크(400) 사이의 접착력을 증진시켜, 상기 제2 언더컷 영역(UC2)에서 상기 뱅크(400)가 상기 패시베이션층(260)으로부터 들뜨는 문제를 방지할 수 있다.

상기 제2 언더컷 영역(UC2) 및 제2 개구 영역(OA2)에는 제3 서브 화소(SP3) 내의 구동 박막 트랜지스터의 소스 전극(251)이 노출되어 있다. 다만, 상기 제2 언더컷 영역(UC2) 및 제2 개구 영역(OA2)에 제3 서브 화소(SP3) 내의 구동 박막 트랜지스터의 드레인 전극이 노출될 수도 있다. 상기 소스 전극(251)은 도시된 바와 같이 상기 제2 서브 화소(SP2)와 인접한 영역에 구비될 수 있지만, 제1 서브 화소(SP1)와 인접한 영역에 구비될 수도 있다. 상기 소스 전극(251)은 구동 박막 트랜지스터의 형성 위치를 고려하여 전술한 도 5에서 제2 언더컷 영역(UC2) 및 제2 개구 영역(OA2)과 중첩되는 영역에 형성될 수 있다.

상기 제1 전극(310, 320)은 상기 평탄화층(270) 상에서 제1 및 제2 서브 화소(SP1, SP2) 각각에 패턴 형성되어 있다.

상기 뱅크(400)는 제1 내지 제3 서브 화소(SP1, SP2, SP3) 사이의 경계에 구비되며, 특히, 제1 및 제2 서브 화소(SP1, SP2)에서 상기 제1 전극(310, 320)의 양 끝단을 덮도록 형성되며, 제3 서브 화소(SP3)에서 패시베이션층(260)의 양 끝단을 덮도록 형성된다.

제1 서브 화소(SP1)에서 상기 뱅크(400)에 의해 가려지지 않고 노출된 상기 제1 전극(310)의 노출 영역이 제1 발광 영역(EA1)이 되고, 제2 서브 화소(SP2)에서 상기 뱅크(400)에 의해 가려지지 않고 노출된 상기 제1 전극(320)의 노출 영역이 제2 발광 영역(EA2)이 된다. 즉, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에서는 제1 전극(310, 320)이 애노드로 기능하기 때문에, 상기 제1 전극(310, 320)과 제1 발광층(510)이 서로 접하는 영역이 제1 및 제2 발광 영역(EA1, EA2)이 된다. 그에 반하여, 제3 서브 화소(SP3)에서는 제2 전극(600)의 제2 부분(620)이 애노드로 기능하기 때문에, 상기 제2 부분(620)과 제2 발광층(520)이 서로 접하는 영역이 제3 발광 영역(EA3)이 된다.

상기 발광층(500)은 제1 내지 제3 서브 화소(SP1, SP2, SP3) 전체에 형성되어 있다. 상기 발광층(500), 특히, 제1 발광층(510)은 제1 내지 제2 서브 화소(SP1, SP2)에서는 상기 제1 전극(310, 320) 및 상기 뱅크(400)의 상면과 접하도록 형성되고, 제3 서브 화소(SP3)에서는 상기 패시베이션층(260) 및 상기 뱅크(400)의 상면과 접하도록 형성된다. 또한, 상기 발광층(500)은 상기 제2 개구 영역(OA2) 내에 형성되며, 상기 제2 언더컷 영역(UC2) 내로 연장되지만, 상기 제2 언더컷 영역(UC2) 내부 전체를 덮도록 형성되지는 않는다.

상기 제1 발광층(510)은 상기 제1 전극(310, 320), 상기 뱅크(400), 및 상기 패시베이션층(260) 상에 형성되고, 상기 제2 개구 영역(OA2) 내부 및 상기 제2 언더컷 영역(UC2) 내부로 연장된다. 상기 제1 발광층(510)은 제2 서브 화소(SP2) 근방의 상기 제2 개구 영역(OA2) 내부 및 상기 제2 언더컷 영역(UC2) 내부로 연장되면서 상기 구동 박막 트랜지스터의 소스 전극(251) 또는 드레인 전극 상에 형성되고, 제1 서브 화소(SP1) 근방의 상기 제2 개구 영역(OA2) 내부 및 상기 제2 언더컷 영역(UC2) 내부로 연장되면서 상기 패시베이션층(260)의 하부층, 예로서 도 3의 층간 절연막(240) 상에 형성된다. 상기 제2 개구 영역(OA2)을 중심으로 일측의 상기 제1 발광층(510)의 부분과 타측의 상기 제1 발광층(510) 부분은 서로 단절될 수 있다. 따라서, 상기 제3 서브 화소(SP3)에 구비된 제1 발광층(510)은 상기 제2 개구 영역(OA2) 및 상기 제2 언더컷 영역(UC2)에서 상기 제1 및 제2 서브 화소(SP3)에 구비된 제1 발광층(510)과 단절될 수 있다. 또한, 상기 제2 언더컷 영역(UC2)과 반대되는 영역의 상기 제1 발광층(510)의 부분은 상기 뱅크(400)의 상면을 따라 상기 소스 전극(251) 또는 드레인 전극의 상면까지 연장될 수 있다.

상기 제2 발광층(520)은 상기 제1 발광층(510) 위에 형성된다. 상기 제1 발광층(510)과 상기 제2 발광층(520) 사이에는 상기 제2 전극(600)이 구비되어 있으며, 상기 제2 발광층(520)은 상기 제2 전극(600) 상에 형성되어 있다. 상기 제2 개구 영역(OA2)을 중심으로 일측의 상기 제2 발광층(520)의 부분과 타측의 상기 제2 발광층(520) 부분은 서로 단절되지 않고 연결될 수 있다. 상기 제2 발광층(520)은 상기 소스 전극(251) 또는 드레인 전극과는 접하지 않을 수 있다. 상기 제2 발광층(520)은 상기 제1 내지 제3 서브 화소(SP1, SP2, SP3) 전체에서 단절되지 않고 연결될 수 있다.

상기 제2 전극(600)은 상기 제1 및 제2 서브 화소(SP1, SP2)에 구비된 제1 부분(610) 및 상기 제3 서브 화소(SP3)에 구비된 제2 부분(620)을 포함하여 이루어진다. 상기 제2 전극(600)의 제1 부분(610)과 제2 부분(620)은 상기 제1 발광층(510)과 상기 제2 발광층(520) 사이에 구비되어 있다. 상기 제2 개구 영역(OA2)을 중심으로 일측에 위치하는 상기 제1 부분(610)과 타측에 위치하는 상기 제2 부분(620)은 서로 단절되어 있다.

상기 제2 전극(600)의 제2 부분(620)은 상기 제2 서브 화소(SP2) 근방의 상기 제2 개구 영역(OA2) 내부 및 상기 제2 언더컷 영역(UC2) 내부로 연장되면서 상기 소스 전극(251) 또는 드레인 전극과 연결될 수 있다. 즉, 상기 제2 부분(620)은 상기 제2 개구 영역(OA2) 내부 및 상기 제2 언더컷 영역(UC2) 내부에 형성된 제1 발광층(510)의 상면을 따라 상기 소스 전극(251) 또는 드레인 전극의 상면까지 연장된다.

이를 위해서, 상기 제2 부분(620)은 상기 제1 발광층(510) 보다 상기 제2 언더컷 영역(UC2) 내부의 깊숙한 영역, 즉, 상기 제2 개구 영역(OA2)으로부터 먼 영역까지 연장되어 있다. 그에 따라, 상기 제2 전극(600)의 제2 부분(620)은 상기 제2 언더컷 영역(UC2) 내에서 상기 소스 전극(251) 또는 드레인 전극과 연결될 수 있다.

또한, 상기 제2 부분(620)은 상기 제1 서브 화소(SP1) 근방의 상기 제2 개구 영역(OA2) 내부 및 상기 제2 언더컷 영역(UC2) 내부로 연장되면서 상기 패시베이션층(260) 아래의 층간 절연막(240) 상에 형성될 수 있다.

상기 제2 전극(600)의 제1 부분(610)은 제1 및 제2 서브 화소(SP1, SP2)에서 제1 캐소드로 기능하고, 상기 제2 전극(600)의 제2 부분(620)은 제3 서브 화소(SP3)에서 애노드로 기능할 수 있다.

상기 제3 전극(700)은 상기 제2 발광층(520) 상에 형성되어 있다. 상기 제3 전극(700)은 제1 내지 제3 서브 화소(SP1, SP2, SP3) 전체에서 단절되지 않고 연결되도록 형성되어 있다. 상기 제3 전극(700)은 전술한 바와 같이 상기 제2 전극(600)의 제1 부분(610)과 전기적으로 연결될 수 있다. 상기 제3 전극(700)은 제1 및 제2 서브 화소(SP1, SP2)에서 제2 캐소드로 기능하고 제3 서브 화소(SP3)에서 캐소드로 기능할 수 있다.

따라서, 제1 및 제2 서브 화소(SP1, SP2)에서는 상기 제1 캐소드로 기능하는 상기 제2 전극(600)의 제1 부분(610)과 상기 제2 캐소드로 기능하는 상기 제3 전극(700)이 서로 전기적으로 연결되어 있기 때문에, 상기 제2 전극(600)의 제1 부분(610)과 상기 제3 전극(700) 사이에 구비된 제2 발광층(520)은 발광하지 않고, 상기 제1 전극(310, 320)과 상기 제2 전극(600)의 제1 부분(610) 사이에 구비된 제1 발광층(510) 만이 발광할 수 있다.

그에 반하여, 제3 서브 화소(SP3)에서는 제1 전극(310, 320)이 구비되지 않고 상기 제2 전극(600)의 제2 부분(620)이 애노도로 기능하고 제3 전극(700)이 캐소드로 기능하기 때문에, 상기 제1 발광층(510)은 발광하지 않고 상기 제2 발광층(520) 만이 발광할 수 있다.

이와 같이, 본 발명의 일 실시예에 따르면, 상기 제1 서브 화소(SP1) 및 상기 제2 서브 화소(SP2)에서는 상기 제2 발광층(520)은 발광하지 않고 상기 제1 발광층(510) 만이 발광하고, 상기 제3 서브 화소(SP3)에서는 상기 제1 발광층(510)은 발광하지 않고 상기 제2 발광층(520) 만이 발광하기 때문에, 서브 화소(SP1, SP2, SP3) 전체에서 상기 제1 발광층(510)과 상기 제2 발광층(520)이 모두 발광하는 경우에 비하여 전력 소모를 줄일 수 있다.

한편, 상기 제2 언더컷 영역(UC2)의 폭이 커질 경우 상기 제2 언더컷 영역(UC2) 위의 뱅크(400)가 처질 가능성이 있고, 만약 상기 제2 언더컷 영역(UC2) 위의 뱅크(400)가 처지게 되면, 제2 전극(600)의 제1 부분(610)과 제2 부분(620) 사이에 쇼트가 발생하는 문제가 발생할 수 있다. 따라서, 상기 제2 언더컷 영역(UC2)의 폭을 작게 형성하는 것이 제2 전극(600)의 제1 부분(610)과 제2 부분(620) 사이에 쇼트가 발생 문제를 방지하는데 바람직할 수 있다. 그러나, 상기 제2 언더컷 영역(UC2)의 폭을 너무 작게 형성하게 되면, 상기 제2 전극(600)의 제2 부분(620)을 구동 박막 트랜지스터의 소스 전극(251) 또는 드레인 전극과 연결시키는 것이 어려울 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 상기 제2 언더컷 영역(UC2)은 상대적으로 작은 제1 폭을 가진 영역 및 상대적으로 큰 제2 폭을 가진 영역을 포함할 수 있는데, 이에 대해서는 도 7을 참조하여 설명하기로 한다. 본 명세서에서 제2 언더컷 영역(UC2)의 폭은 제2 언더컷 영역(UC2)과 접하는 제2 개구 영역(OA2)의 끝단(즉, 뱅크(400)의 일측 끝단)에서부터 제2 언더컷 영역(UC2)과 접하는 패시베이션층(260)의 끝단까지의 거리를 의미한다.

도 7은 본 발명의 일 실시예에 따른 전계 발광 표시 장치에서 제2 언더컷 영역과 제2 개구 영역을 보여주는 개략적인 평면도이다.

도 7에서 알 수 있듯이, 제3 서브 화소(SP3)의 가장자리와 중첩되면서 제3 서브 화소(SP3)를 둘러싸도록 제2 개구 영역(OA2)이 형성되고, 상기 제2 개구 영역(OA2)의 외곽을 둘러싸도록 제2 언더컷 영역(UC2)이 형성된다.

상기 제2 개구 영역(OA2)은 일측의 뱅크 끝단(400a)과 타측의 뱅크 끝단(400b) 사이에 구비되는 영역으로서, 상기 일측의 뱅크 끝단(400a)은 상기 제3 서브 화소(SP3)와 인접하는 다른 서브 화소까지 연장되는 뱅크의 끝단이고, 상기 타측의 뱅크 끝단(400b)은 상기 제3 서브 화소(SP3)에 형성되는 뱅크의 끝단이다.

상기 제2 언더컷 영역(UC2)은 상기 일측의 뱅크 아래에 구비되는 영역이다. 상기 제2 언더컷 영역(UC2)은 제1 폭(W1)을 가진 제1 영역 및 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가진 제2 영역을 포함한다. 상기 제2 언더컷 영역(UC2)의 폭(W1, W2)은 상기 일측의 뱅크 끝단(400a)에서부터 일측의 패시베이션층 끝단(260a)까지의 거리이다. 상기 제2 언더컷 영역(UC2)은 상기 제1 폭(W1)을 가진 제1 영역과 상기 제2 폭(W2)을 가진 제2 영역 사이에 상기 제1 폭(W1)보다 작고 상기 제2 폭(W2)보다 큰 제3 영역을 포함할 수 있으며, 상기 제3 영역의 폭은 점차로 증가하거나 점차로 감소할 수 있다.

이와 같이 본 발명의 일 실시예에 따르면, 상기 제2 언더컷 영역(UC2)이 상대적으로 큰 제1 폭(W1)을 가진 제1 영역을 포함함으로써, 상기 제1 영역에 의해서 제2 전극(600)의 제2 부분(620)을 구동 박막 트랜지스터의 소스 전극(251) 또는 드레인 전극과 용이하게 연결시킬 수 있고, 또한, 상기 제2 언더컷 영역(UC2)이 상대적으로 작은 제2 폭(W2)을 가진 제2 영역을 포함함으로써, 상기 제2 영역에 의해서 상기 일측의 뱅크 끝단(400a)이 처지는 문제를 방지할 수 있다.

상기 일측의 뱅크 끝단(400a)이 쳐지는 문제를 해소하기 위해서, 상기 제2 영역과 제3 영역의 제2 길이(b)는 상기 제1 영역의 제1 길이(a)보다 긴 것이 바람직할 수 있다. 즉, 상대적으로 작은 폭을 가진 상기 제2 영역과 제3 영역의 전체 면적을 증가시키는 것이 상기 일측의 뱅크 끝단(400a)이 쳐지는 문제를 해소하는데 바람직하다. 상기 제1 및 제2 길이(a, b)는 상기 제1 및 제2 폭(W1, W2)과 수직되는 방향의 길이를 의미한다. 구체적으로 상기 제1 길이(a)는 5um 이상 8um 미만으로 설정하고, 상기 제2 길이(b)는 5um 초과 8um이하로 설정할 수 있다.

또한, 상기 제2 전극(600)의 제2 부분(620)과 구동 박막 트랜지스터의 소스 전극(251) 또는 드레인 전극 사이의 연결성 향상, 및 상기 일측의 뱅크 끝단(400a)의 처짐 방지 효과를 모두 고려할 때, 상기 제1 폭(W1)과 상기 제2 폭(W2) 사이의 차이는 2.5um 내지 4.0um범위로 설정할 수 있다.

도 8a는 도 7의 I-II라인의 단면도이고, 도 8b는 도 7의 III-IV라인의 단면도이고, 도 8c는 도 7의 V-VI라인의 단면도이다. 즉, 도 8a는 상대적으로 큰 제1 폭(W1)을 가지는 제2 언더컷 영역(UC2)의 제1 영역의 단면도이고, 도 8b는 상대적으로 작은 제2 폭(W2)을 가지는 제2 언더컷 영역(UC2)의 제2 영역의 단면도이다. 도 8a 및 도 8b는 구동 박막 트랜지스터의 소스 전극(251) 또는 드레인 전극이 형성되지 않은 영역의 단면도이다. 도 8c는 구동 박막 트랜지스터의 소스 전극(251) 또는 드레인 전극이 형성된 영역의 단면도로서, 제2 전극(600)의 제2 부분(620)과 구동 박막 트랜지스터의 소스 전극(251) 또는 드레인 전극 사이의 전기적 연결이 상대적으로 큰 제1 폭(W1)을 가지는 제1 영역에서 구현되는 모습을 보여주는 단면도이다.

도 8a 및 도 8b에서 알 수 있듯이, 층간 절연막(240) 상에 패시베이션층(260)이 형성되어 있다. 상기 패시베이션층(260)은 제2 언더컷 영역(UC2) 및 제2 개구 영역(OA2)에는 구비되어 있지 않고, 제2 언더컷 영역(UC2) 및 제2 개구 영역(OA2)을 중심으로 그 일측 및 타측에 각각 상기 패시베이션층(260)이 구비된다.

상기 일측에 구비된 패시베이션층(260) 상에는 평탄화층(270)과 뱅크(400)가 차례로 형성되어 있고, 상기 타측에 구비된 패시베이션층(260) 상에는 상기 평탄화층(270)은 구비되지 않고 뱅크(400)가 직접 형성되어 있다. 또한, 상기 일측에 구비된 패시베이션층(260)과 상기 뱅크(400) 사이에는 보조층(350)이 형성되어 있다. 상기 보조층(350)은 도 8a와 같이 상기 제2 언더컷 영역(UC2)과 접할 수도 있고 도 8b와 같이 상기 제2 언더컷 영역(UC2)과 접하지 않을 수도 있다.

상기 뱅크(400) 상에는 제1 발광층(510)과 제2 발광층(520)을 포함한 발광층(500), 상기 제1 발광층(510)과 제2 발광층(520) 사이에 구비된 제2 전극(600)의 제1 부분(610)과 제2 부분(620), 상기 제2 발광층(520) 상에 구비된 제3 전극(700)이 형성되어 있다. 상기 발광층(500), 제2 전극(600) 및 제3 전극(700)의 구성은 전술한 바와 동일하므로 반복 설명은 생략하기로 한다.

도 8a에서 알 수 있듯이, 제2 언더컷 영역(UC2)은 상대적으로 큰 제1 폭(W1)을 가지는 제1 영역을 포함하고 있으며, 그에 따라 제1 영역에서는 제2 언더컷 영역(UC2)의 내부 공간이 증가된다.

그에 반하여, 도 8b에서 알 수 있듯이, 제2 언더컷 영역(UC2)은 상대적으로 작은 제2 폭(W2)을 가지는 제2 영역을 포함하고 있으며, 그에 따라 제2 영역에서는 제2 언더컷 영역(UC2)의 내부 공간이 감소된다. 도 8b에 따른 제2 언더컷 영역(UC2)의 제2 영역은 도 8a에 따른 제2 언더컷 영역(UC2)의 제1 영역에 비하여 제2 언더컷 영역(UC2) 바로 위의 뱅크(400)의 처짐이 줄어든다.

도 8c는 제2 언더컷 영역(UC2) 및 제2 개구 영역(OA2)에 구동 박막 트랜지스터의 소스 전극(251)이 추가로 형성되고, 상기 소스 전극(251)이 상기 제2 언더컷 영역(UC2)에서 제2 전극(600)의 제2 부분(620)과 연결된 점을 제외하고 전술한 도 8a와 동일하다.

도 8c에서 알 수 있듯이, 구동 박막 트랜지스터의 소스 전극(251) 또는 드레인 전극은 상대적으로 큰 제1 폭(W1)을 가지는 제2 언더컷 영역(UC2)의 제1 영역 내에 구비됨으로써, 제2 전극(600)의 제2 부분(620)과 구동 박막 트랜지스터의 소스 전극(251) 또는 드레인 전극 사이의 연결이 넓은 내부 공간을 갖는 제2 언더컷 영역(UC2)에서 이루어질 수 있다.

도 9는 본 발명의 일 실시예에 따른 전계 발광 표시 장치에서 제2 언더컷 영역과 제2 개구 영역을 형성하기 위한 포토 레지스트의 모습을 도시한 평면도이고, 도 10a는 도 9의 I-II라인의 단면도이고, 도 10b는 도 9의 III-IV라인의 단면도이다.

도 9에서 알 수 있듯이, 일측의 뱅크(400)와 타측의 뱅크(400) 사이에 제2 개구 영역(OA2)이 마련되고, 상기 뱅크(400) 상에 포토 레지스트(810, 820)를 도포한다.

상기 포토 레지스트(810, 820)는 일측의 뱅크(400) 상에 도포된 제1 포토 레지스트(810) 및 타측의 뱅크(400) 상에 도포된 제2 포토 레지스트(820)를 포함한다. 이때, 상기 제1 포토 레지스트(810)는 상기 일측의 뱅크(400)의 끝단(400a)으로 돌출되지 않은 영역(811) 및 상기 일측의 뱅크(400)의 끝단(400a)으로 돌출된 영역(812)을 포함한다. 상기 돌출된 영역(812)은 상기 일측의 뱅크(400)의 끝단(400a)을 지나치도록 돌출될 수 있다.

이아 같은 포토 레지스트(810, 820)를 마스크로 하여 상기 뱅크(400) 아래의 패시베이션층(260)을 식각하면, 상기 제1 포토 레지스트(810)의 돌출되지 않은 영역(811)에서는 식각액이 충분히 침투하여 상대적으로 큰 제1 폭(W1)을 가진 제2 언더컷 영역(UC2)의 제1 영역이 형성된다.

그에 반하여, 상기 제1 포토 레지스트(810)의 돌출된 영역(812)에서는 식각액이 상기 돌출된 영역(812)의 3 면으로 침투하면서 상대적으로 작은 제2 폭(W2)을 가진 제2 언더컷 영역(UC2)의 제2 영역 및 상기 제1 폭(W1)보다 작고 상기 제2 폭(W2)보다 큰 제2 언더컷 영역(UC2)의 제3 영역이 형성된다.

도 10a 및 도 10b에서 알 수 있듯이, 층간 절연막(240) 상에 패시베이션층(260), 평탄화층(270), 보조층(350), 및 뱅크(400)를 패턴 형성하고, 상기 뱅크(400) 상에 제1 및 제2 포토 레지스트(810, 820)을 패턴 형성하고, 상기 제1 및 제2 포토 레지스트(810, 820)를 마스크로 하여, 상기 패시베이션층(260)을 식각하여 제2 개구 영역(OA2)과 접하는 제2 언더컷 영역(UC2)을 형성한다. 그 후, 상기 제1 및 제2 포토 레지스트(810, 820)을 제거하면, 전술한 도 7 및 도 8a 내지 도 8b에 따른 구조를 얻을 수 있다.

이때, 도 10a와 같이, 제1 포토 레지스트(810)의 돌출되지 않은 영역(811)에서는 상대적으로 큰 제1 폭(W1)을 가진 제2 언더컷 영역(UC2)이 형성되고, 도 10b와 같이, 제1 포토 레지스트(810)의 돌출된 영역(812)에서는 상대적으로 작은 제2 폭(W2)을 가진 제2 언더컷 영역(UC2)이 형성된다.

도 11a내지 도 11c는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다. 도 11a는 개략적인 사시도이고, 도 11b는 VR(Virtual Reality) 구조의 개략적인 평면도이고, 도 11c는 AR(Augmented Reality) 구조의 개략적인 단면도이다.

도 11a에서 알 수 있듯이, 본 발명에 따른 헤드 장착형 표시 장치는 수납 케이스(10), 및 헤드 장착 밴드(30)를 포함하여 이루어진다.

상기 수납 케이스(10)는 그 내부에 표시 장치, 렌즈 어레이, 및 접안 렌즈 등의 구성을 수납하고 있다.

상기 헤드 장착 밴드(30)는 상기 수납 케이스(10)에 고정된다. 상기 헤드 장착밴드(30)는 사용자의 머리 상면과 양 측면들을 둘러쌀 수 있도록 형성된 것을 예시하였으나, 이에 한정되지 않는다. 상기 헤드 장착 밴드(30)는 사용자의 머리에 헤드 장착형 디스플레이를 고정하기 위한 것으로, 안경테 형태 또는 헬멧 형태의 구조물로 대체될 수 있다.

도 11b에서 알 수 있듯이, 본 발명에 따른 VR(Virtual Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12)와 우안용 표시 장치(11), 렌즈 어레이(13), 및 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)를 포함하여 이루어진다.

상기 좌안용 표시 장치(12)와 우안용 표시 장치(11), 상기 렌즈 어레이(13), 및 상기 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)는 전술한 수납 케이스(10)에 수납된다.

상기 좌안용 표시 장치(12)와 우안용 표시 장치(11)는 동일한 영상을 표시할 수 있으며, 이 경우 사용자는 2D 영상을 시청할 수 있다. 또는, 상기 좌안용 표시 장치(12)는 좌안 영상을 표시하고 상기 우안용 표시장치(11)는 우안 영상을 표시할 수 있으며, 이 경우 사용자는 입체 영상을 시청할 수 있다. 상기 좌안용 표시 장치(12)와 상기 우안용 표시 장치(11) 각각은 전술한 다양한 전계 발광 표시 장치로 이루어질 수 있다. 이때, 전술한 다양한 전계 발광 표시 장치에서 화상이 표시되는 면에 해당하는 상측 부분이 상기 렌즈 어레이(13)와 마주하게 된다.

상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)와 상기 좌안용 표시 장치(12) 각각과 이격되면서 상기 좌안 접안 렌즈(20a)와 상기 좌안용 표시 장치(12) 사이에 구비될 수 있다. 즉, 상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)의 전방 및 상기 좌안용 표시 장치(12)의 후방에 위치할 수 있다. 또한, 상기 렌즈 어레이(13)는 상기 우안 접안 렌즈(20b)와 상기 우안용 표시 장치(11) 각각과 이격되면서 상기 우안 접안 렌즈(20b)와 상기 우안용 표시 장치(11) 사이에 구비될 수 있다. 즉, 상기 렌즈 어레이(13)는 상기 우안 접안 렌즈(20b)의 전방 및 상기 우안용 표시 장치(11)의 후방에 위치할 수 있다.

상기 렌즈 어레이(13)는 마이크로 렌즈 어레이(Micro Lens Array)일 수 있다. 상기 렌즈 어레이(13)는 핀홀 어레이(Pin Hole Array)로 대체될 수 있다. 상기 렌즈 어레이(13)로 인해 좌안용 표시장치(12) 또는 우안용 표시장치(11)에 표시되는 영상은 사용자에게 확대되어 보일 수 있다.

상기 좌안 접안 렌즈(20a)에는 사용자의 좌안(LE)이 위치하고, 상기 우안 접안 렌즈(20b)에는 사용자의 우안(RE)이 위치할 수 있다.

도 11c에서 알 수 있듯이, 본 발명에 따른 AR(Augmented Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)을 포함하여 이루어진다. 도 11c에는 편의상 좌안쪽 구성만을 도시하였으며, 우안쪽 구성도 좌안쪽 구성과 동일하다.

상기 좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)은 전술한 수납 케이스(10)에 수납된다.

상기 좌안용 표시 장치(12)는 상기 투과창(15)을 가리지 않으면서 상기 투과 반사부(14)의 일측, 예로서 상측에 배치될 수 있다. 이에 따라서, 상기 좌안용 표시 장치(12)가 상기 투과창(15)을 통해 보이는 외부 배경을 가리지 않으면서 상기 투과 반사부(14)에 영상을 제공할 수 있다.

상기 좌안용 표시 장치(12)는 전술한 다양한 실시예에 따른 전계 발광 표시 장치로 이루어질 수 있다. 이때, 전술한 다양한 실시예에 따른 전계 발광 표시 장치에서 화상이 표시되는 면에 해당하는 상측 부분이 상기 투과 반사부(14)와 마주하게 된다.

상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)와 상기 투과반사부(14) 사이에 구비될 수 있다.

상기 좌안 접안 렌즈(20a)에는 사용자의 좌안이 위치한다.

상기 투과 반사부(14)는 상기 렌즈 어레이(13)와 상기 투과창(15) 사이에 배치된다. 상기 투과 반사부(14)는 광의 일부를 투과시키고, 광의 다른 일부를 반사시키는 반사면(14a)을 포함할 수 있다. 상기 반사면(14a)은 상기 좌안용 표시 장치(12)에 표시된 영상이 상기 렌즈 어레이(13)로 진행하도록 형성된다. 따라서, 사용자는 상기 투과층(15)을 통해서 외부의 배경과 상기 좌안용 표시 장치(12)에 의해 표시되는 영상을 모두 볼 수 있다. 즉, 사용자는 현실의 배경과 가상의 영상을 겹쳐 하나의 영상으로 볼수 있으므로, 증강현실(Augmented Reality, AR)이 구현될 수 있다.

상기 투과층(15)은 상기 투과 반사부(14)의 전방에 배치되어 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 기판 200: 회로 소자층
310, 320: 제1 전극 350: 보조층
400: 뱅크 500: 발광층
510: 제1 발광층 520: 제2 발광층
600: 제2 전극 610: 제2 전극의 제1 부분
620: 제2 전극의 제2 부분 700: 제3 전극

Claims (20)

1. 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 구비한 기판;
   상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 패턴 형성된 제1 전극;
   상기 제1 전극 상에 구비된 제1 발광층 및 상기 제1 발광층 상에 구비된 제2 발광층을 포함하며, 상기 제1 내지 제3 서브 화소에 구비된 발광층;
   상기 제1 발광층과 상기 제2 발광층 사이에 구비된 제2 전극;
   상기 제2 발광층 상에 구비된 제3 전극; 및
   상기 제1 내지 제3 서브 화소 사이의 경계에 구비된 뱅크를 포함하고,
   상기 제2 전극은 상기 제1 서브 화소와 상기 제2 서브 화소에 구비된 제1 부분, 및 상기 제1 부분과 전기적으로 절연되면서 상기 제3 서브 화소에 구비된 제2 부분을 포함하고,
   상기 제2 전극의 제2 부분은 상기 뱅크에 구비된 개구 영역 및 상기 개구 영역과 접하면서 상기 뱅크 아래에 구비된 언더컷 영역에서 구동 박막 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결되고,
   상기 언더컷 영역은 제1 폭을 가진 제1 영역 및 상기 제1 폭보다 작은 제2 폭을 가진 제2 영역을 포함하여 이루어진 전계 발광 표시 장치.
2. 제1항에 있어서,
   상기 소스 전극 또는 드레인 전극은 상기 언더컷 영역의 제1 영역과 중첩되도록 구비된 전계 발광 표시 장치.
3. 제1항에 있어서,
   상기 언더컷 영역은 상기 제1 폭보다 작고 상기 제2 폭보다 큰 제3 영역을 추가로 포함하여 이루어진 전계 발광 표시 장치.
4. 제3항에 있어서,
   상기 제3 영역은 상기 제1 영역과 상기 제2 영역 사이에 구비되고, 상기 제3 영역의 폭은 점차로 줄어들거나 점차로 증가하는 전계 발광 표시 장치.
5. 제1항에 있어서,
   상기 뱅크 아래에는 패시베이션층이 구비되어 있고, 상기 언더컷 영역은 상기 패시베이션층과 접하는 전계 발광 표시 장치.
6. 제5항에 있어서,
   상기 제3 서브 화소에서 상기 제1 발광층은 상기 패시베이션층의 상면과 접하도록 구비된 전계 발광 표시 장치.
7. 제5항에 있어서,
   상기 패시베이션층과 상기 뱅크 사이에 보조층이 추가로 포함하고, 상기 보조층은 상기 언더컷 영역과 접하는 전계 발광 표시 장치.
8. 제1항에 있어서,
   상기 구동 박막 트랜지스터의 소스 전극 또는 드레인 전극은 상기 개구 영역 및 언더컷 영역과 중첩되도록 형성되고,
   상기 제1 발광층은 상기 개구 영역에서 상기 소스 전극 또는 드레인 전극과 접하고,
   상기 제2 전극의 제2 부분은 상기 제1 발광층의 상면을 따라 연장되면서 상기 언더컷 영역에서 상기 소스 전극 또는 드레인 전극과 접하는 전계 발광 표시 장치.
9. 제1항에 있어서,
   상기 제2 전극의 제2 부분은 상기 개구 영역 및 상기 언더컷 영역에서 상기 제2 전극의 제1 부분과 단절되어 있는 전계 발광 표시 장치.
10. 제1항에 있어서,
    상기 제3 서브 화소에 구비된 제1 발광층은 상기 개구 영역 및 상기 언더컷 영역에서 상기 제1 서브 화소 및 상기 제2 서브 화소에 구비된 제1 발광층과 단절되어 있는 전계 발광 표시 장치.
11. 제1항에 있어서,
    상기 제2 전극의 제1 부분은 상기 제1 서브 화소 및 상기 제2 서브 화소에서 전체적으로 연결되어 있고,
    상기 제2 발광층 및 상기 제3 전극은 상기 제1 서브 화소 내지 제3 서브 화소에서 전체적으로 연결되어 있는 전계 발광 표시 장치.
12. 제1항에 있어서,
    상기 제2 전극의 제1 부분과 상기 제3 전극은 연결 배선을 통해서 서로 전기적으로 연결되어 있는 전계 발광 표시 장치.
13. 제12항에 있어서,
    상기 연결 배선은 상기 뱅크에 구비된 다른 개구 영역 및 상기 다른 개구 영역과 접하면서 상기 뱅크 아래에 구비된 다른 언더컷 영역과 중첩되고,
    상기 제2 전극의 제1 부분은 상기 다른 언더컷 영역에서 상기 연결 배선과 연결되는 전계 발광 표시 장치.
14. 제12항에 있어서,
    상기 연결 배선은 표시 영역에서 상기 제2 전극의 제1 부분과 연결되고, 상기 표시 영역 외곽의 비표시 영역에서 상기 제3 전극과 연결되고,
    상기 연결 배선은 상기 제1 서브 화소와 상기 제2 서브 화소 사이의 경계에 구비된 전계 발광 표시 장치.
15. 제1항에 있어서,
    상기 개구 영역은 상기 제3 서브 화소의 가장자리를 둘러싸도록 구비되고, 상기 언더컷 영역은 상기 개구 영역의 외곽을 둘러싸도록 구비된 전계 발광 표시 장치.
16. 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 구비한 기판;
    상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 패턴 형성된 제1 애노드;
    상기 제1 애노드 상에 구비된 제1 발광층 및 상기 제1 발광층 상에 구비된 제2 발광층을 포함하며, 상기 제1 내지 제3 서브 화소에 구비된 발광층;
    상기 제1 서브 화소 및 상기 제2 서브 화소에 구비되며, 상기 제1 발광층과 상기 제2 발광층 사이에 구비된 제1 캐소드;
    상기 제3 서브 화소에 구비되며, 상기 제1 발광층과 상기 제2 발광층 사이에 구비된 제2 애노드;
    상기 제2 발광층 상에 구비된 제2 캐소드; 및
    상기 제1 내지 제3 서브 화소 사이의 경계에 구비된 뱅크를 포함하고,
    상기 제2 애노드는 상기 뱅크에 구비된 개구 영역 및 상기 개구 영역과 접하면서 상기 뱅크 아래에 구비된 언더컷 영역에서 구동 박막 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결되고,
    상기 언더컷 영역은 제1 폭을 가진 제1 영역 및 상기 제1 폭보다 작은 제2 폭을 가진 제2 영역을 포함하여 이루어진 전계 발광 표시 장치.
17. 제16항에 있어서,
    상기 제1 캐소드와 상기 제2 캐소드는 전기적으로 연결되어 있고,
    상기 제2 애노드와 상기 제1 캐소드는 동일한 층에서 동일한 물질로 이루어진 전계 발광 표시 장치.
18. 제16항에 있어서,
    상기 언더컷 영역은 상기 제1 폭보다 작고 상기 제2 폭보다 큰 제3 영역을 추가로 포함하고, 상기 제3 영역은 상기 제1 영역과 상기 제2 영역 사이에 구비되고, 상기 제3 영역의 폭은 점차로 줄어들거나 점차로 증가하는 전계 발광 표시 장치.
19. 제18항에 있어서,
    상기 제2 영역과 상기 제3 영역의 길이는 상기 제1 영역의 길이보다 길고, 상기 길이는 상기 제1 폭 및 상기 제2 폭과 수직 방향의 길이인 전계 발광 표시 장치.
20. 제1항 또는 제16항에 있어서,
    렌즈 어레이 및 상기 렌즈 어레이를 수납하는 수납 케이스를 추가로 포함하여 이루어진 전계 발광 표시 장치.

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