KR20210064563A - 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법, 이로부터 제조된 나노트랜지스터 및 이를 이용한 익스텐디드 게이트(extended-gate) 구조의 센서 - Google Patents

더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법, 이로부터 제조된 나노트랜지스터 및 이를 이용한 익스텐디드 게이트(extended-gate) 구조의 센서 Download PDF

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Abstract

본 발명은 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법, 이로부터 제조된 나노트랜지스터 및 이를 이용한 익스텐디드 게이트(extended-gate) 구조의 센서에 관한 것으로서, 더욱 상세하게는 기존의 extended-gate FET 구조는 상용 트랜지스터를 이용하기 때문에 센서의 사이즈가 작아지면 성능이 떨어지는 현상이 발생하는 반면, 본 발명은 extended-gate FET 구조에서 더블 게이트 올 어라운드(Double gate all aound) 구조의 나노 사이즈의 트랜지스터를 이용함으로써, 센서와 분리된 상태에서 전기적으로 연결되어 센서의 면적의 증감 변화에도 센서 성능의 변화가 없어 센서의 크기를 작게하여 제작 비용을 절감할 수 있으며, 트랜지스터 또는 센서 중 하나에서 고장이 발생할 경우, 고장난 부분만을 교체할 수 있기 때문에 경제성 및 상업적 이용가능성이 매우 뛰어난 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법, 이로부터 제조된 나노트랜지스터 및 이를 이용한 익스텐디드 게이트(extended-gate) 구조의 센서에 관한 것이다.

Description

더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법, 이로부터 제조된 나노트랜지스터 및 이를 이용한 익스텐디드 게이트(extended-gate) 구조의 센서{Manufacturing method for nano transistor of double gate all aound structure, the nano transistor prepared thereby and the sensor of extended-gate structure using the same}
본 발명은 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법, 이로부터 제조된 나노트랜지스터 및 이를 이용한 익스텐디드 게이트(extended-gate) 구조의 센서에 관한 것으로서, 더욱 상세하게는 기존의 extended-gate FET 구조는 상용 트랜지스터를 이용하기 때문에 센서의 사이즈가 작아지면 성능이 떨어지는 현상이 발생하는 반면, 본 발명은 extended-gate FET 구조에서 더블 게이트 올 어라운드(Double gate all aound) 구조의 나노 사이즈의 트랜지스터를 이용함으로써, 센서와 분리된 상태에서 전기적으로 연결되어 센서의 면적의 증감 변화에도 센서 성능의 변화가 없어 센서의 크기를 작게하여 제작 비용을 절감할 수 있으며, 트랜지스터 또는 센서 중 하나에서 고장이 발생할 경우, 고장난 부분만을 교체할 수 있기 때문에 경제성 및 상업적 이용가능성이 매우 뛰어난 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법, 이로부터 제조된 나노트랜지스터 및 이를 이용한 익스텐디드 게이트(extended-gate) 구조의 센서에 관한 것이다.
바이오센서는 기능적으로 측정대상인 생체관련물질에 대한 선택감지기능과 전기, 광학 또는 그 외 다른 신호 등으로 변환하는 변환기능으로 구성된다.
트랜지스터는 게르마늄, 규소 따위의 반도체를 이용하여 전자 신호 및 전력을 증폭하거나 스위칭하는 데 사용되는 반도체소자이다.
Gate-all-around(GAA) 트랜지스터는 채널의 모든 표면이 게이트로 둘러싸인 구조를 갖는 것으로서, 전류가 흐르는 채널 영역을 게이트가 전면에서 감싸는 형태이기 때문에 게이트 제어 특성이 아주 우수하고, 특히 수에서 수십 나노미터의 극미세 소자에서 필연적으로 발생하는 단채널효과(Short-Channel Effect)에 강하다.
EGFET(Extended-gate FET)의 동작원리는 기존 ISFET(Ion sensitive field effect transistor)와 동일하다. 상기 ISFET는 그 구조가 기존의 metal-oxide semiconductor field-effect transistor(MOSFET)로부터 고안되었으며, 게이트 부분이 기준전극과 전해질로 대체된 구조를 가지고 있다.
기존의 ISFET는 센서 부분과 상기 센서의 신호를 읽는 역할을 하는 트랜지스터 부분이 일체형으로 합쳐져 있는 구조이다. 따라서 센서 부분과 트랜지스터 부분 중 어느 하나가 고장이 발생했을 경우 전체적으로 교체해야 하는 단점이 있었다. 그리고 센서 부분의 면적을 줄일 경우, 상용 트랜지스터를 사용하기 때문에 성능이 떨어지는 문제가 발생하기 때문에 제조단가를 고려하여 면적을 줄이고자 하더라도 성능에 영향을 미치기 때문에 줄일 수 없다는 문제가 있었다.
반면, 상기 EGFET 구조를 이용할 경우 기존의 센서 대비 경제적으로 이점을 지닌다. 센서 부분과 트랜지스터 부분이 분리되어 있기 때문에 센서 부분과 트랜지스터 부분 중 하나가 고장이 발생했을 때 교체로 센서의 소모폼을 재사용할 수 있기 때문에 경제적이다.
그러나 이와 같은 EGFET(Extended-gate field effect transistor) 구조의 센서 또한 센서 부분의 면적을 줄일 경우, 상용 트랜지스터를 사용하기 때문에 성능이 떨어지는 문제가 발생하였다.
본 발명은 이와 같은 종래 기술의 문제를 해결하기 위하여 본 발명에서는 나노 사이즈의 트랜지스터를 이용한 센서를 제공함으로써, 센서의 사이즈가 작아져도 센서의 성능이 유지되기 때문에 경제적이고 상업적으로 발전 가능성이 높은 바이오 센서를 제공하고자 한다.
대한민국 공개특허 10-2016-0087709(공개일자 2016.07.22) 대한민국 등록특허 10-1287445(등록일자 2013.07.12)
본 발명은 extended-gate FET 구조에서 더블 게이트 올 어라운드(Double gate all aound) 구조의 나노 사이즈의 트랜지스터를 이용함으로써, 센서와 분리된 상태에서 전기적으로 연결되어 센서의 면적의 증감 변화에도 센서 성능의 변화가 없어 센서의 크기를 작게하여 제작 비용을 절감할 수 있으며, 트랜지스터 또는 센서 중 하나에서 고장이 발생할 경우, 고장난 부분만을 교체할 수 있기 때문에 경제성 및 상업적 이용가능성이 매우 뛰어난 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법, 이로부터 제조된 나노트랜지스터 및 이를 이용한 익스텐디드 게이트(extended-gate) 구조의 센서를 제공하고자 하는 것을 발명의 목적으로 한다.
상기 목적을 달성하기 위하여,
본 발명은 실리콘 웨이퍼 파트(Silicon wafer part) 상부에 실리콘 나노 와이어 제작 위치를 선정한 후, 상기 선정된 위치에 하드마스크(Hard mask)를 올리는 단계(S10)와,
등방성 에칭 과정에서 실리콘 나노 와이어 형성부분을 보호하기 위하여, 하드마스크(Hard mask) 둘레 및 상기 실리콘 나노 와이어 제작 위치에 폴리머를 증착시키는 단계(S20)와,
SF6 가스의 등방성 에칭을 통해 첫번째 실리콘 나노 와이어를 형성하는 단계(S30)와,
등방성 에칭 과정에서 상기 첫번째 실리콘 나노 와이어를 보호하고, 상기 첫번째 실리콘 나노 와이어 하부에 형성되는 두번째 실리콘 나노 와이어 형성 부분을 보호하기 위하여 폴리머를 증착시키는 단계(S40)와,
SF6 가스의 등방성 에칭을 통해 두번째 실리콘 나노 와이어를 형성하는 단계(S50)와,
등방성 에칭 과정에서 상기 두번째 실리콘 나노 와이어 하부에 형성되는 세번째 실리콘 나노 와이어 형성 부분을 보호하기 위하여 폴리머를 증착시키는 단계(S60)와,
SF6 가스의 등방성 에칭을 통해 세번째 실리콘 나노 와이어를 형성하여 3단 구성의 실리콘 나노와이어를 제작하는 단계(S70)와,
트랜지스터의 산화막 형성을 위해, 상기 단계(S70)를 거쳐 제작된 3단 구성의 실리콘 나노와이어를 전체적으로 직육면체 형상으로 ILD(Inter Layer Dielectirc) 물질을 씌우고, 평탄화 작업(CMP)을 진행하는 단계(S80)와,
상기 단계(S80)를 거친 구조물의 상부로 게이트(Gate) 부분을 형성하기 위하여, 비등방성 식각 과정을 통해 더블 홀을 형성하는 단계(S90)와,
게이트(Gate) 형성 물질인 폴리 실리콘을 상기 더블 홀 및 그 주변으로 증착시킨 후, 평탄화 작업(CMP)을 진행하는 단계(S100)와,
에칭을 통해 게이트(Gate) 부분을 형성하고, 상기 게이트(Gate) 부분의 선을 연결하기 위해 이를 연장하여 더블 게이트 올 어라운드(Double gate all around) 구조로 제작하는 단계(S110)를 포함하는 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법을 제공한다.
그리고, 상기 제조방법을 통해 제조된 것으로서,
게이트 전극과
상기 게이트 전극을 가로 지르도록 형성되는 나노와이어와,
상기 나노와이어의 양측에 각각 접촉되도록 형성되는 소스 극과 드레인 전극을 포함하되,
상기 게이트 전극은 소정의 이격거리를 갖는 제1게이트(1Gate) 및 제2게이트(2Gate)의 더블 게이트(Double gate)로 구성되어 나노사이즈의 더블 게이트 올 어라운드(Double gate all around) 구조를 이루는 나노트랜지스터를 제공한다.
또한, 상기 나노트랜지스터와 물리적으로 분리된 센서를 전기적으로 상호 연결함으로써, 상기 센서의 면적이 감소하더라도 센서의 기능 저하가 일어나지 않는 익스텐디드 게이트(extended-gate) 구조의 센서를 제공한다.
본 발명에 따른 더블 게이트 올 어라운드 구조의 나노트랜지스터는 다음의 효과를 갖는다.
첫째. 본 발명에 따른 더블 게이트 올 어라운드 구조의 나노트랜지스터는 나노 사이즈로 인해 물리적으로 분리된 센서와 전기적으로 연결되어, 상기 센서의 면적이 줄어들더라도 센서의 반응성(sensitivity)이 떨어지지 않기 때문에 센서 제조단가를 종래 방식과 비교하여 획기적으로 낮출 수 있어 매우 경제적이며, 센서의 기능에 대한 높은 신뢰성을 확보할 수 있다는 장점을 갖는다.
둘째. 본 발명에 따른 더블게이트 나노트랜지스터(Nanoscale double-gate transistor)는 종래 상용 트랜지스터(Commercial transistor)와 비교하여 반응성(sensitivity) 및 속도에 있어 두 배 이상의 증가 효과를 갖는다.
셋째. 본 발명에 따른 더블게이트 나노트랜지스터(Nanoscale double-gate transistor)는 원게이트 구조와 비교하여, 반응성(sensitivity) 및 속도에 있어 두 배 이상의 증가 효과를 갖는다.
넷째. 본 발명에 따른 더블게이트 나노트랜지스터(Nanoscale double-gate transistor)는 올 어라운드(all aound) 구조로 인해 전체면적의 제어가 가능하기 때문에 성능이 MOS구조 및 FinFET 구조와 비교하여 매우 뛰어나다는 장점을 갖는다.
다섯째. 본 발명에 따른 더블게이트 나노트랜지스터(Nanoscale double-gate transistor)에 의해 적용할 수 있는 센서의 종류에 있어, pH센서, 바이온센서, 화학센서 등을 포함한 전분야의 센서에 적용이 가능하다는 장점을 갖는다.
도 1은 본 발명의 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법에 따른 공정순서도.
도 2는 본 발명에 따른 더블 게이트 올 어라운드 구조의 나노트랜지스터와 센서의 연결관계를 도식화하여 나타낸 도면.
도 3은 본 발명의 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조 과정 중 3단 구성의 실리콘 나노와이어 제작 과정 및 이를 통해 형성된 3단 구성의 실리콘 나노와이어를 도시한 도면.
도 4는 3단 구성의 실리콘 나노와이어를 이용하여 더블 게이트 올 어라운드 구조의 나노트랜지스터 제작 과정을 도시한 도면.
도 5는 본 발명의 더블 게이트 올 어라운드 구조의 나노트랜지스터를 구성하는 3단 구성의 실리콘 나노와이어의 두께를 표시한 도면.
도 6은 본 발명의 더블 게이트 올 어라운드 구조의 나노트랜지스터를 구성하는 3단 구성의 실리콘 나노와이어의 길이를 표시한 도면.
도 7은 본 발명에 따른 더블 게이트 올 어라운드 구조의 나노트랜지스터의 전체 사시도.
도 8은 본 발명에 따른 더블 게이트 올 어라운드 구조의 나노트랜지스터를 적용했을 때와 상용트랜지스터의 면적 대비 반응성(sensitivity)의 관계를 비교하여 나타낸 그래프.
이하, 본 발명의 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법에 따른 구체적인 기술 내용에 대해 살펴보도록 한다.
상기한 바와 같이,
본 발명에 따른 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법은 도 1 내지 도 7에 도시된 바와 같이, 실리콘 웨이퍼 파트(Silicon wafer part) 상부(100)에 실리콘 나노 와이어 제작 위치를 선정한 후, 상기 선정된 위치에 하드마스크(Hard mask)(101)를 올리는 단계(S10)와,
등방성 에칭 과정에서 첫번째 실리콘 나노 와이어 형성부분을 보호하기 위하여, 하드마스크(Hard mask)(101) 둘레 및 상기 첫번째 실리콘 나노 와이어 제작 위치에 폴리머(102)를 증착시키는 단계(S20)와,
SF6 가스의 등방성 에칭을 통해 첫번째 실리콘 나노 와이어(20-1)를 형성하는 단계(S30)와,
등방성 에칭 과정에서 상기 첫번째 실리콘 나노 와이어(20-1)를 보호하고, 상기 첫번째 실리콘 나노 와이어(20-1) 하부에 형성되는 두번째 실리콘 나노 와이어(20-2) 형성 부분을 보호하기 위하여 폴리머(102)를 증착시키는 단계(S40)와,
SF6 가스의 등방성 에칭을 통해 두번째 실리콘 나노 와이어(20-2)를 형성하는 단계(S50)와,
등방성 에칭 과정에서 상기 두번째 실리콘 나노 와이어(20-2) 하부에 형성되는 세번째 실리콘 나노 와이어(20-3) 형성 부분을 보호하기 위하여 폴리머(102)를 증착시키는 단계(S60)와,
SF6 가스의 등방성 에칭을 통해 세번째 실리콘 나노 와이어(20-3)를 형성하여 3단 구성의 실리콘 나노와이어(20)를 제작하는 단계(S70)와,
트랜지스터의 산화막 형성을 위해, 상기 단계(S70)를 거쳐 제작된 3단 구성의 실리콘 나노와이어(20)를 전체적으로 직육면체 형상으로 ILD(Inter Layer Dielectirc) 물질(103)로 씌우고, 평탄화 작업(CMP)을 진행하는 단계(S80)와,
상기 단계(S80)를 거친 구조물의 상부로 게이트(Gate) 부분을 형성하기 위하여, 비등방성 식각 과정을 통해 더블 홀(104)을 형성하는 단계(S90)와,
게이트(Gate) 형성 물질인 폴리 실리콘(105)을 상기 더블 홀 및 그 주변으로 증착시킨 후, 평탄화 작업(CMP)을 진행하는 단계(S100)와,
에칭을 통해 게이트(Gate) 전극(20)을 형성하고, 상기 게이트(Gate) 전극(20)에 선을 연결하기 위해 이를 연장하여 더블 게이트 올 어라운드(Double gate all around) 구조로 제작하는 단계(S110)를 포함한다.
이때, 상기 폴리머의 예는 C4F8 기반 폴리머(C4F8-based polymer)이다. 불화탄소계(CxFy)의 전구체가 표면에 증착되면 폴리테트라플루오로에틸렌(polytetrafluoroethylene, PTFE) 계의 폴리머가 형성될 수 있다.
상기 ILD(Inter Layer Dielectirc) 물질의 예는 Carbon-doped silicon dioxide 이다. 상기 ILD 물질은 커패스터 성분을 줄여주고 칩의 고속화, 고집적화를 위한 것이다.
본 발명에 따른 기술적 특징은 도 2에 도시된 바와 같이, 나노사이즈의 더블 게이트 올 어라운드(Double gate all around) 구조의 나노트랜지스터를 통해 물리적으로 분리된 센서와 전기적으로 연결함으로써, 센서 반응성 및 반응속도가 매우 뛰어나고, 센서의 크기가 작아지더라도 센서의 반응성 저하가 일어나지 않으며, pH센서, 바이오 센서 및 화학센서를 포함한 모든 종류의 센서에 적용이 가능하다는 데 있다.
상기 제조방법을 통해 제조된 더블 게이트 올 어라운드(Double gate all around) 구조의 나노트랜지스터(1)는 도 7에 도시된 바와 같이,
게이트 전극(10)과
상기 게이트 전극(10)을 가로 지르도록 형성되는 나노와이어(20)와,
상기 나노와이어(20)의 양측에 각각 접촉되도록 형성되는 소스 극(30)과 드레인 전극(40)을 포함하되,
상기 게이트 전극(10)은 소정의 이격거리를 갖는 제1게이트(1Gate)(101) 및 제2게이트(2Gate)(102)의 더블 게이트(Double gate)로 구성되어 나노사이즈의 더블 게이트 올 어라운드(Double gate all around) 구조를 이룬다.
상기 본 발명에 따른 더블 게이트 올 어라운드 구조의 나노트랜지스터는 원 게이트 구조와 달리 나노 와이어(20)의 두께와 게이트와 게이트 간의 간격 조정이 중요한다.
이는 건축물의 구조와 동일한 원리가 적용된다는 측면에서 이해될 수 있다. 즉 나노 와이어(20)의 두께를 일정 범위 미만인 경우에는 하중을 버티지 못하여 나노와이어가 끊어지거나 또는 뭉게질 수 있다.
따라서 도 5 및 도 6에 도시된 바와 같이, 상기 나노와이어의 두께(L1) 및 길이(L2)를 일정 범위 이상으로 유지할 필요가 있다.
더욱 상세하게는 200 nm ~ 400 nm의 두께(L1) 범위와 3 um ~ 4 um의 길이(L2) 범위를 유지하도록 한다. 바람직하게는 260 nm의 두께와, 3.5 um의 길이로 한정한다.
그리고 이와 같은 나노와이어(20)는 종 방향으로 서로 이격되어 적층 구조를 이루는 3단 구조를 이룬다.
또한 상기 게이트(1번 게이트)와 게이트(2번 게이트) 간의 이격거리를 조정함에 있어, 1 ~ 1.5 ㎛로 하고, 더욱 바람직하게는 1.2 ㎛를 유지한다. 상기 제시된 범위 내에서의 이격거리를 유지하는 이유는 너무 이격거리가 좁을 경우에는 서로 확산작용에 의한 게이트가 서로 연결되어 2개의 게이트가 1개의 게이트화될 수 있는 문제가 발생하게 된다. 따라서 상기 제시된 범위 내에서의 이격거리를 유지하는 것이 바람직하다.
그리고 채널길이는 3 ~ 6 ㎛인 것을 특징으로 한다.
도 3은 본 발명의 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조 과정 중 3단 구성의 실리콘 나노와이어 제작 과정을 보이고 있으며,
도 4는 본 발명의 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조 과정 중 상기 제작된 3단 구성의 실리콘 나노와이어를 이용한 더블 게이트 올 어라운드 구조의 나노트랜지스터 제작 과정을 보이고 있다.
상기 도 3에 도시된 3단 구성의 실리콘 나노와이어 제작 과정은 실리콘 나노 와이어 제작 위치에 하드마스크(Hard mask)를 올리는 과정, 첫번째 실리콘 나노 와이어 제작 위치에 폴리머를 증착시키는 과정, 첫번째 실리콘 나노 와이어를 형성하는 과정, 두번째 실리콘 나노 와이어 제작 위치에 폴리머를 증착시키는 과정, 두번째 실리콘 나노 와이어를 형성하는 과정, 세번째 실리콘 나노 와이어 제작 위치에 폴리머를 증착시키는 과정, 세번째 실리콘 나노 와이어를 형성하는 과정을 거쳐 3단 구성의 실리콘 나노와이어를 완성하는 과정을 포함한다.
상기 도 4에 도시된 더블 게이트 올 어라운드 구조의 나노트랜지스터 제작 과정은 3단 구성의 실리콘 나노와이어에 트랜지스터의 산화막을 형성하는 과정, 더블 게이트 제작을 위한 더블 홀을 형성하는 과정, 게이트(Gate) 형성 물질을 증착하는 과정을 거쳐 더블 게이트를 형성하는 과정을 거쳐 더블 게이트 올 어라운드(Double gate all around) 구조의 나노트랜지스터를 제조하는 과정을 포함한다.
이와 같은 제작과정을 거쳐 완성된 더블 게이트 올 어라운드(Double gate all around) 구조의 나노트랜지스터(1)는 앞서 살펴본 바와 같이, 도 7에 도시된 바와 같다.
이와 같이 제작된 더블 게이트 올 어라운드(Double gate all around) 구조의 나노트랜지스터(1)는 Extended-gate FET(Extended-gate field effect transistor) 구조를 이루고 있어, 센서 부분과 트랜지스터 부분이 분리되며, 이와 같은 구조로 인해 센서 부분과 트랜지스터 부분 중 하나가 고장이 발생했을 때 고장난 부분만을 교체하여 사용할 수 있기 때문에 매우 경제적이다.
상기 Extended-gate 바이오 센서의 동작원리를 간단히 살펴보고자 한다. 센서 부분과 트랜지스터 부분은 각각 커패시턴스가 존재한다. 상용 트랜지스터와 나노 트랜지스터를 비교해보면 나노 트랜지스터의 커패시턴스 크기가 더 작다.
Q = C × V (1)
여기서, Q: Charge
C: Capacitance
V: Voltage
상기 식 (1)에서 보면, 센서가 동작할 때 Q는 1이라 볼 수 있고, 1 = C × V가 된다. 여기서 V와 C는 반비례 관계이다.
따라서, 커패시터가 작을수록 전압이 많이 걸리므로 커패시턴스 값이 작은 나노 트랜지스터가 상대적으로 높은 전압을 받게 되고, 상용 트랜지스터 보다 낮은 면적에서도 동작하는 것을 알 수 있다. 센서 부분의 커패시턴스의 경우 센서 면적이 작아질수록 커패시턴스가 작아지므로 센서의 면적이 작아질 때, 센서 쪽에 전압이 더 많이 걸린다. 트랜지스터에 전압이 상대적으로 인가되어야 센서가 동작한다.
이와 같은 동작 원리에 의해, 상용트랜지스터의 경우 센서의 면적이 작아질수록 성능이 감소하지만 본 발명에 따른 나노 사이즈 트랜지스터는 센서의 면적이 작아지더라도 성능이 낮아지지 않고 유지될 수 있다.
또한, 본 발명에 따른 더블 게이트 올 어라운드(Double gate all around) 구조의 나노트랜지스터는 도 2 및 도 8을 통해 확인되는 바와 같이, 나노사이즈의 트랜지스터를 물리적으로 분리된 센서와 전기적으로 연결함으로써, 사용 트랜지스터와 비교하여 볼 때, 반응속도가 매우 빠르고 반응성이 매우 뛰어난다는 장점을 갖는다.
본 발명에 따른 더블 게이트 올 어라운드 구조의 나노트랜지스터는 종래 상용 트랜지스터(Commercial transistor)와 비교하여 볼 때, 나노 사이즈로 인해 물리적으로 분리된 센서와 전기적으로 연결되어, 상기 센서의 면적이 줄어들더라도 센서의 반응성(sensitivity)이 떨어지지 않기 때문에 센서 제조단가를 종래 방식과 비교하여 획기적으로 낮출 수 있어 매우 경제적이며, 센서의 기능에 대한 높은 신뢰성을 확보할 수 있고, 반응성(sensitivity) 및 속도에 있어 두 배 이상의 증가 효과를 갖고 있어 산업상 이용가능성이 매우 크다.
1 : 나노트랜지스터
10: 게이트 전극
20: 나노와이어
30: 소스 극
40: 드레인 전극
101: 제1게이트(1Gate)
102: 제2게이트(2Gate)

Claims (9)

  1. 실리콘 웨이퍼 파트(Silicon wafer part) 상부에 실리콘 나노 와이어 제작 위치를 선정한 후, 상기 선정된 위치에 하드마스크(Hard mask)를 올리는 단계(S10)와,
    등방성 에칭 과정에서 실리콘 나노 와이어 형성부분을 보호하기 위하여, 하드마스크(Hard mask) 둘레 및 상기 실리콘 나노 와이어 제작 위치에 폴리머를 증착시키는 단계(S20)와,
    SF6 가스의 등방성 에칭을 통해 첫번째 실리콘 나노 와이어를 형성하는 단계(S30)와,
    등방성 에칭 과정에서 상기 첫번째 실리콘 나노 와이어를 보호하고, 상기 첫번째 실리콘 나노 와이어 하부에 형성되는 두번째 실리콘 나노 와이어 형성 부분을 보호하기 위하여 폴리머를 증착시키는 단계(S40)와,
    SF6 가스의 등방성 에칭을 통해 두번째 실리콘 나노 와이어를 형성하는 단계(S50)와,
    등방성 에칭 과정에서 상기 두번째 실리콘 나노 와이어 하부에 형성되는 세번째 실리콘 나노 와이어 형성 부분을 보호하기 위하여 폴리머를 증착시키는 단계(S60)와,
    SF6 가스의 등방성 에칭을 통해 세번째 실리콘 나노 와이어를 형성하여 3단 구성의 실리콘 나노와이어를 제작하는 단계(S70)와,
    트랜지스터의 산화막 형성을 위해, 상기 단계(S70)를 거쳐 제작된 3단 구성의 실리콘 나노와이어를 전체적으로 직육면체 형상으로 ILD(Inter Layer Dielectirc) 물질을 씌우고, 평탄화 작업(CMP)을 진행하는 단계(S80)와,
    상기 단계(S80)를 거친 구조물의 상부로 더블게이트(Double gate) 부분을 형성하기 위하여, 비등방성 식각 과정을 통해 더블 홀을 형성하는 단계(S90)와,
    게이트(Gate) 형성 물질인 폴리 실리콘을 상기 더블 홀 및 그 주변으로 증착시킨 후, 평탄화 작업(CMP)을 진행하는 단계(S100)와,
    에칭을 통해 게이트(Gate) 전극(20)을 형성하고, 상기 게이트(Gate) 전극(20)에 선을 연결하기 위해 이를 연장하여 더블 게이트 올 어라운드(Double gate all around) 구조의 트랜지스터를 완성하는 단계(S110)를 포함하는 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법.
  2. 청구항 1에 있어서,
    3단 구성의 실리콘 나노와이어 두께(L1)는 200 nm ~ 400 nm 인 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법.
  3. 청구항 1에 있어서,
    3단 구성의 실리콘 나노와이어 길이(L2)는 3 um ~ 4 um 인 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법.
  4. 청구항 1에 있어서,
    제1게이트(1Gate) 및 제2게이트(2Gate) 간의 이격거리는 1 ㎛ ~ 1.5 ㎛ 인 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법.
  5. 청구항 1에 있어서,
    더블 게이트 올 어라운드(Double gate all around) 구조의 트랜지스터의 채널길이는 3 ~ 6 ㎛인 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법.
  6. 게이트 전극(10)과
    상기 게이트 전극(10)을 가로 지르도록 형성되는 나노와이어(20)와,
    상기 나노와이어(20)의 양측에 각각 접촉되도록 형성되는 소스 극(30)과 드레인 전극(40)을 포함하되,
    상기 게이트 전극(10)은 소정의 이격거리를 갖는 제1게이트(1Gate)(101) 및 제2게이트(2Gate)(102)의 더블 게이트(Double gate)로 구성되어 나노사이즈의 더블 게이트 올 어라운드(Double gate all around) 구조를 이루는 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터.
  7. 청구항 6에 있어서,
    나노와이어(20)는 종 방향으로 서로 이격되어 적층 구조를 이루는 3단 구조를 이루는 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터.
  8. 게이트 전극(10)과, 상기 게이트 전극(10)을 가로 지르도록 형성되는 나노와이어(20)와, 상기 나노와이어(20)의 양측에 각각 접촉되도록 형성되는 소스 극(30)과 드레인 전극(40)을 포함하고, 상기 게이트 전극(10)은 소정의 이격거리를 갖는 제1게이트(1Gate)(101) 및 제2게이트(2Gate)(102)의 더블 게이트(Double gate)로 구성되어 나노사이즈의 더블 게이트 올 어라운드(Double gate all around) 구조를 이루는 나노트랜지스터(1)를 이용하는 것으로서,
    상기 나노트랜지스터(1)와 물리적으로 분리된 센서(2)를 전기적으로 상호 연결함으로써, 상기 센서의 면적이 감소하더라도 센서의 기능 저하가 일어나지 않는 것을 특징으로 하는 익스텐디드 게이트(extended-gate) 구조의 센서.
  9. 청구항 8에 있어서,
    센서(2)는 pH센서, 바이오센서 또는 화학센서 중 선택되는 어느 1종 이상인 것을 특징으로 하는 익스텐디드 게이트(extended-gate) 구조의 센서.




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