KR20210056780A - 프로브 카드 및 이를 포함하는 반도체 검사 시스템 - Google Patents

프로브 카드 및 이를 포함하는 반도체 검사 시스템 Download PDF

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KR20210056780A
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김형욱
박철민
백재현
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홍성훈
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Abstract

테스터 서버, 테스터 헤드, 및 베이스를 포함하는 테스트 장치; 및 상기 테스트 장치에 의해 제어되는 프로브 카드를 포함하는 반도체 소자 검사 시스템이 제공된다. 상기 프로브 카드는, 평판 형상의 제1 파워 플레인; 상기 제1 파워 플레인으로부터 이격된 평판 형상의 제2 파워 플레인; 및 상기 제1 및 제2 파워 플레인들 사이에 배치되고 상기 제1 및 제2 파워 플레인들 각각에 연결되며, 상기 제1 및 제2 파워 플레인들 사이의 전류를 제어하도록 구성된 전류 제어 장치;를 포함한다.

Description

프로브 카드 및 이를 포함하는 반도체 검사 시스템{Probe Card and Semiconductor Inspection System Including the Same}
본 발명의 기술적 사상은 프로브 카드 및 이를 포함하는 반도체 소자 검사 시스템에 관한 것이다.
반도체 소자의 제조 공정을 통해 웨이퍼 상에 복수의 반도체 소자들이 형성한 후, 각각의 반도체 소자에 전기적 특성 테스트가 수행된다. 상기 전기적 특성 테스트는, 웨이퍼 상의 반도체 소자들에 전기적 신호를 인가하고, 인가된 전기적 신호에 대응하여 출력되는 신호를 독출하는 방식으로 수행될 수 있다
웨이퍼 상의 IC를 테스트할 때, 가능한 한 많은 디바이스를 병렬로 테스트하여 웨이퍼당 테스트 시간을 줄이는 것이 비용 면에서 효과적이다. 테스트 시스템 컨트롤러는 채널의 수를 증가시키고, 그리하여 병렬로 테스트 될 수 있는 디바이스의 수를 증가시키도록 발전하였다.
최근에는, 동작 시 높은 전력을 요구하는 디바이스의 사용이 늘어남에 따라, 고 전류 동작 시에도 테스트 설비 및 디바이스의 손상 없이 테스트를 수행하기 위한 방법이 연구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 신뢰성이 제고된 프로브 카드 및 이를 포함하는 반도체 소자 검사 시스템을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한 예시적인 실시예들에 따르면, 테스터 서버, 테스터 헤드, 및 베이스를 포함하는 테스트 장치; 및 상기 테스트 장치에 의해 제어되는 프로브 카드를 포함하는 반도체 소자 검사 시스템이 제공된다. 상기 프로브 카드는, 평판 형상의 제1 파워 플레인; 상기 제1 파워 플레인으로부터 이격된 평판 형상의 제2 파워 플레인; 및 상기 제1 및 제2 파워 플레인들 사이에 배치되고 상기 제1 및 제2 파워 플레인들 각각에 연결되며, 상기 제1 및 제2 파워 플레인들 사이의 전류를 제어하도록 구성된 전류 제어 장치;를 포함한다.
상기 프로브 카드는 상기 전류 제어 장치를 제어하도록 구성된 제어 회로를 더 포함한다.
상기 제어 회로는 FPGA(Field Programmable Gate Array) 및 마이크로 프로세서 중 어느 하나이다.
상기 전류 제어 장치는 상기 테스터 헤드 및 상기 테스터 서버 중 어느 하나에 의해 제어된다.
상기 프로브 카드는, 상기 제1 파워 플레인에 연결된 복수의 제1 비아들; 및
상기 복수의 제1 비아들 각각에 연결되고, 전원 전위가 인가되도록 구성된 제1 외부 접속 패드들을 더 포함한다.
상기 제2 파워 플레인은 단일의 제2 외부 접속 패드에 연결된 단일의 제2 비아에 연결된다.
상기 단 하나의 피 시험 소자는, HBM(High Bandwidth Memory)이다.
상기 제1 및 제2 파워 플레인들 중 적어도 하나는 메쉬 구조를 포함한다.
상기 프로브 카드는, 상기 제1 및 제2 파워 플레인들을 포함하는 인쇄 회로 기판; 복수의 프로브 핀들이 형성된 세라믹 기판; 및 상기 세라믹 기판과 상기 인쇄 회로 기판 사이에 배치된 인터포저 기판을 포함한다.
상기 복수의 프로브 핀들 중 어느 하나만 상기 제2 파워 플레인에 연결된 다.
일부 실시예들에 따르면, HBM(High Bandwidth Memory) 등과 같이, EDS EDS(Electric Die Sorting) 테스트에 고 전력이 요구되는 피시험 소자를 테스트하는 경우에도 피시험 소자 및 프로브 카드에 과도한 전류가 흐르는 것을 방지할 수 있다.
이에 따라, 고가의 프로브 카드의 제조 비용을 절감할 수 있고, 반도체 소자 제조의 신뢰성을 제고할 수 있다.
도 1은 일부 실시예들에 따른 반도체 소자 검사 시스템을 설명하기 위한 개략적인 단면도이다.
도 2a는 예시적인 실시예들에 따른 프로브 카드를 설명하기 위한 개념도다.
도 2b는 예시적인 실시예들에 따른 프로브 카드에 포함된 인쇄 회로 기판을 설명하기 위한 개략적인 단면도이다.
도 3 및 도 4는 일부 실시예들에 따른 프로브 카드의 동작을 설명하기 위한 개략적인 도면들이다.
도 5 내지 도 7은 종래의 프로브 카드들의 동작을 설명하기 위한 개념도 들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 일부 실시예들에 따른 반도체 소자 검사 시스템을 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 반도체 소자 검사 시스템(10)은 검사 챔버(100), 프로브 카드(200) 및 테스트 장치(300)를 포함할 수 있다.
검사 챔버(100) 내에 척 구동 장치(110), 척(120), 및 기판(W)이 배치될 수 있다. 기판(W)은 척(120) 상에 배치될 수 있다. 여기서 기판(W)은 복수 개의 피 시험 소자들이 형성된 반도체 웨이퍼일 수 있다.
피시험 소자들은 메모리 소자일 수 있다. 메모리 소자는, 예컨대, 비 휘발성 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 일부 실시예들에 따르면, 메모리 소자는 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등을 포함할 수도 있다. 또한, 메모리 소자는 DRAM, 및 SRAM 등과 같이, 전원이 차단되면 데이터가 손실되는 휘발성 메모리 소자(volatile memory device)일 수도 있다. 일부 실시예들에 따르면, 메모리 소자는, 복수의 Dram 소자들의 스택으로 구성된 고성능 RAM 인터페이스인 HBM(High Bandwidth Memory)일 수 있다. HBM은 메모리 컨트롤러를 선택적으로 갖춘 베이스 다이(base die)를 포함할 수 있고, 상기 베이스 다이는 이는 실리콘관통전극(TSV)과 마이크로범프(microbump)에 의해 DRAM 소자가 형성된 다이들에 연결된다. 일부 실시예들에 따르면, 피시험 소자들은 로직 칩이나 계측 소자, 통신 소자, 디지털 신호 프로세서(Digital Signal Processor: DSP) 또는 시스템-온-칩(System-On-Chip: SOC) 등일 수 있다.
피시험 소자들은 복수의 패드들을 포함할 수 있다. 복수의 패드들은 예컨대, 그라운드 패드, 전원 패드들, AC 패드들, 데이터 패드들, 및 DC 패드들을 포함할 수 있다. 그라운드 패드들은 피 시험 소자들의 회로 동작을 위한 기준 전위를 제공하기 위한 패드일 수 있다. 전원 패드들은 회로 동작을 위한 전원을 공급하기 위한 패드일 수 있다. AC 패드들은 피 시험 소자들에 AC의 전원을 공급하거나, 또는 전술한 AC 테스트를 수행하기 위한 신호를 수신하는 패드일 수 있다. DC 패드들은 피 시험 소자들의 특정 위치의 전위 레벨을 측정하기 위한 패드일 수 있다. 데이터 패드들(DQ)은 논리 신호, 또는 데이터의 입/출력을 위한 패드들일 수 있다.
일부 실시예들에 따르면, 기판(W)은 피 시험 소자들의 패드들이 프로브 카드(200)를 향하도록 척(120) 상에 배치될 수 있다.
반도체 소자 검사 시스템(10)은 검사 챔버(100)에서 피 시험 소자의 전기적 특성을 테스트할 수 있다. 일부 실시예들에 따르면, 검사 챔버(100)에서 EDS(Electric Die Sorting) 공정이 수행될 수 있다. 일부 실시예들에 따르면, 검사 챔버(100)에서 프로브 카드(200)의 프로브 핀들(231)이 검사될 수 있다.
여기서 EDS 공정은, 기판(W)에 형성된 반도체 소자들에 전기적 신호를 인가하고, 인가된 전기적 신호에 대응하여 반도체 소자들에서 출력되는 신호에 의해 반도체 소자들의 불량 여부를 결정하기 위한 공정을 지칭한다.
일부 실시예들에 따르면, 피 시험 소자의 전기적 특성을 테스트하기 위하여, 반도체 소자 검사 시스템(10)은 기판(W)에 DC 테스트(Direct Current) 및 AC(Alternating Current) 테스트 중 적어도 어느 하나를 수행할 수 있다. 여기서 DC 테스트는 기판(W)의 입력 패드에 소정의 전위를 인가하고, 개방/단락(open/short), 입력전류, 출력 전위, 전원전류 등의 DC 특성을 측정함으로써, 피 시험 소자의 불량 여부를 판정하는 테스트이다. 또한 AC 테스트는 기판(W)의 입력 패드에 펄스 신호를 인가하고, 입출력 지연 시간, 출력 신호의 시작/종료 시간 등의 동작 특성을 측정함으로써, 피 시험 소자의 불량 여부를 판정하는 테스트이다.
일부 실시예들에 따르면, 반도체 소자 검사 시스템(10)은 프로브 카드(200)의 불량 여부를 검사하기 위하여, 프로브 핀들(231) 중 어느 하나를 이용하여 기판(W)의 도전성 패턴에 설정된 입력 신호(예컨대, 전류 또는 전압)를 인가하고, 프로브 핀들(231) 중 다른 하나를 이용하여 전송된 출력 신호(예컨대, 전류 또는 전압)를 검출할 수 있다.
척(120)은 척 구동 장치(110) 상에 배치될 수 있다. 척(120)은 정전기 흡착, 진공 흡착 등의 방법으로 기판(W)을 고정시킬 수 있다. 척(120)의 일 측면에 소정의 거칠기를 갖는 샌드 페이퍼가 더 배치될 수 있다. 프로브 핀들(231)이 이물질 등에 의해 오염된 경우에, 오염된 프로브 핀들(231)을 샌드 페이퍼에 샌딩시킴으로써 이물질 등을 제거할 수 있다. 이에 따라 프로브 핀들(231)의 콘택 저항이 개선(예컨대, 감소)될 수 있으며, 이러한 공정을 프로브 연마라고 한다.
척 구동 장치(110)는 척(120) 아래에 배치되며 척(120)과 연결될 수 있다. 척 구동 장치(110)는 척(120)을 제1 내지 제3 방향(X, Y, Z)으로 병진 이동시킬 수 있다. 또한, 척 구동 장치(110)는 척(120)을 회전시킬 수도 있다. 여기서, 제1 및 제2 방향(X, Y)은 기판(W)의 상면과 평행하고 서로 실질적으로 수직한 두 방향이고, 제3 방향은 기판(W)의 상면에 실질적으로 수직한 방향을 지칭한다. 특별한 언급이 없는 한, 방향에 대한 정의는 이하 모든 도면에 대해서 동일하다. 예컨대, 반도체 소자 검사 시스템(10) 중 일부만 도시된 경우에도, 기판(W)의 상면을 기준으로 한 제1 내지 제3 방향(X, Y, Z 방향)의 정의는 동일하다. 이에 따라, 척(120)에 고정된 기판(W)은, 수평 방향(X, Y) 또는 수직 방향(Z)으로 직선 이동하거나 회전할 수 있다.
일부 실시예들에 따르면, 척 구동 장치(110)는 기판(W)에 형성된 피 시험 소자들의 패드들의 배열 방향이 프로브 핀들(231)의 배열 방향과 정렬되도록 척(120)을 회전시킬 수 있다. 일부 실시예들에 따르면, 척 구동 장치(110)는, 기판(W)에 형성된 피 시험 소자들의 패드들이 프로브 핀들(231)과 수직으로 정렬되도록 척(120)을 제1 및 제2 방향(X 방향, Y 방향)으로 이동시킬 수 있다. 일부 실시예들에 따르면, 척 구동 장치(110)가 기판(W)에 형성된 피 시험 소자들의 패드들이 프로브 핀들(231)에 전기적, 또는 물리적으로 연결될 수 있도록 척(120)을 제3 방향(Z 방향)으로 이동시킬 수 있다.
일부 실시예들에 따르면, 프로브 카드(200)는 인쇄 회로 기판(210; Printed Circuit Board), 인터포저 기판(220), 및 복수의 세라믹 기판들(230)을 포함할 수 있다. 인쇄 회로 기판(210)은 파워 플레인 및 그라운드 플레인을 포함하는 배선 구조들 및 전류 제어 장치를 포함할 수 있다. 인터포저 기판(220)은 형성된 세라믹 기판들(230)과 인쇄 회로 기판(210) 사이를 매개하기 위한 배선을 포함할 수 있다. 인터포저 기판(220)은 세라믹 기판들(230)과 인쇄 회로 기판(210)의 사이에 스프링 콘택(spring contact)을 제공할 수 있다.
세라믹 기판들(230)은 제3 방향(Z 방향)으로 복수 개의 돌출된 프로브 핀들(231)을 포함할 수 있다. 일부 실시예들에 따르면 세라믹 기판들(230) 각각은 하나의 피 시험 소자들에 대응될 수 있다. 하지만 이에 제한되는 것은 아니고, 복수 개의 세라믹 기판들(230)이 피 시험 소자들 중 어느 하나에 대응되거나, 세라믹 기판들(230) 중 어느 하나에 복수의 피 시험 소자들이 대응되는 것도 가능하다.
일부 실시예들에 따르면, 테스트 장치(300)는 테스터 서버(310), 테스터 헤드(320), 및 베이스(330)를 포함할 수 있다. 베이스(330)는 프로브 카드(200)와 연결될 수 있다. 일부 실시예들에 따르면, 베이스(330)는 프로브 카드(200)의 인쇄 회로 기판(210)과 연결될 수 있다.
일부 실시예들에 따르면, 테스터 헤드(320)는 베이스(330)를 통해 프로브 카드(200)와 전기적으로 연결될 수 있다. 또한, 테스터 헤드(320)는 테스터 서버(310)에 전기적으로 연결되어, 테스터 서버(310)에서 발생된 전기적 신호를 프로브 카드(200)에 전달할 수 있다. 하지만 이에 제한되는 것은 아니고, 테스터 서버(310)가 직접 프로브 카드(200)에 신호를 전달할 수도 있다.
테스터 서버(310)는 검사를 위한 전기적 신호를 출력하고, 검사 결과의 전기적 신호를 독출할 수 있다. 일부 실시예들에 따르면, 테스터 서버(310)는 기판(W)에 형성된 피 시험 소자들의 정상 동작 여부를 결정할 수 있다. 일부 실시예들에 따르면, 테스터 서버(310)는 프로브 카드(200)의 정상 동작 여부를 결정할 수 있다.
일부 실시예들에 따르면, 테스터 서버(310)는 기판(W)에 형성된 피 시험 소자들의 전기적 특성 검사에 필요한 전기적 신호를 출력할 수 있다. 일부 실시예들에 따르면, 테스터 서버(310)에 의해 출력된 전기적 신호는 테스터 헤드(320) 및 프로브 카드(200)를 통해 기판(W) 상에 형성된 피 시험 소자들에 인가될 수 있다. 피 시험 소자들은 인가된 전기적 신호에 따른 동작을 수행하고, 검사 결과의 전기적 신호를 패드들 중 어느 하나를 통해 출력할 수 있다. 패드들 중 어느 하나에서 출력된 검사 결과는 프로브 카드(200) 및 테스터 헤드(320)를 통해 테스터 서버(310)는 테스터 헤드(320)에 전달될 수 있다. 이에 따라, 테스트 장치(300)는 기판(W)에 형성된 피 시험 소자들의 정상 또는 불량 여부를 결정할 수 있다.
도 2a는 예시적인 실시예들에 따른 프로브 카드(200)를 설명하기 위한 개념도다. 도 2b는 예시적인 실시예들에 따른 프로브 카드(200)에 포함된 인쇄 회로 기판(210)을 설명하기 위한 개략적인 단면도이다.
도 1 내지 도 2b를 참조하면, 인쇄 회로 기판(210)은 제1 및 제2 파워 플레인들(214(PP1), 214(PP2)) 및 제1 및 제2 파워 플레인들(214(PP1), 214(PP2))의 사이에 배치된 전류 제어 장치(217)를 포함할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 파워 플레인들(214(PP1), 214(PP2))은 도 2b에 도시된 것처럼 인쇄 회로 기판(210) 내에 형성될 수 있다.
하지만 이에 제한되는 것은 아니고, 제1 및 제2 파워 플레인들(214(PP1), 214(PP2)) 중 적어도 어느 하나가 인터포저 기판(220) 또는 세라믹 기판(230, 도1 참조)에 형성될 수 있다. 보다 구체적으로, i) 제1 파워 플레인(241(PP1))은 인쇄 회로 기판(210)에, 제2 파워 플레인(241(PP1))은 인터포저 기판(220)에 형성되거나, ii) 제1 파워 플레인(241(PP1))은 인쇄 회로 기판(210)에, 제2 파워 플레인(241(PP1))은 세라믹 기판들(230) 내에 형성되거나, iii) 제1 및 제2 파워 플레인들(214(PP1), 214(PP2)) 각각이 인터포저 기판(220)에 형성되거나, iv) 제1 파워 플레인(241(PP1))은 인터포저 기판(220), 제2 파워 플레인(241(PP1))은 세라믹 기판(230, 도1 참조)에 형성되거나, v) 제1 및 제2 파워 플레인들(214(PP1), 214(PP2)) 각각이 세라믹 기판들(230) 내에 형성될 수 있다. 당업계의 통상의 기술자는 여기에 설명된 것을 이용하여, 본 발명의 기술적 사상을 i) 내지 v)의 경우에 대하여 용이하게 적용할 수 있을 것이다.
제1 및 제2 파워 플레인들(214(PP1), 214(PP2))은 형성된 평판 형상의 도전 패턴일 수 있다. 일부 실시예들에 따르면, 제1 및 제2 파워 플레인들(214(PP1), 214(PP2))은 패터닝 될 수 있고, 이 경우 메쉬 구조를 포함할 수 있다. 프로브 카드(200)는 제1 파워 플레인(214(PP1))을 통해 외부(예컨대, 테스터 헤드(320))로부터 전원을 공급받을 수 있다. 프로브 카드(200)는 복수의 파워 서플라이들로부터 전원을 공급받을 수 있다. 이에 따라, 제1 파워 플레인(214(PP1))은 복수의 파워 서플라이들에 대응될 수 있다. 프로브 카드(200)는 제2 파워 플레인(214(PP2))을 통해 피시험 소자(DUT)에 전원을 공급할 수 있다. 일부 실시예들에 따르면, 제2 파워 플레인(214(PP2))은 단일의 피시험 소자(DUT)에 대응될 수 있다. 다른 일부 실시예들에 따르면, 제2 파워 플레인(214(PP2))은 상기 복수의 파워 서플라이들에 비해 적은 수의 피시험 소자(DUT)에 대응될 수도 있다. 일부 실시예들에 따르면, 제1 파워 플레인(214(PP1))은 제2 파워 플레인(214(PP2))보다 더 넓은 면적을 가질 수 있으나 이에 제한되지 않는다.
인쇄 회로 기판(210)은 복수의 코어층들(211), 절연층들(212), 도전성 비아들(213), 도전성 패턴들(214), 제1 및 제2 외부 접속 패드들(215, 216) 및 전류 제어 장치(217) 및 을 포함할 수 있다.
코어층들(211)은 수지 및 유리 섬유를 포함할 수 있다. 유리 섬유는 보강기재 중 하나로서, 직경 약 5㎛ 내지 약 15㎛의 글라스 필라멘트(glass filament)를 수백가닥 꼬아서 섬유다발로 만든 후, 이를 직조한 것일 수 있다. 글라스 필라멘트는 실리카(silica)를 주성분으로 하는 광석 가공품일 수 있다. 유리섬유는 우수한 내열성, 기계적 강도 및 전기 절연성을 가질 수 있다.
일부 실시예들에 따르면, 절연층들(212)은 페놀 수지, 에폭시 수지, 폴리이미드, FR4(Flame Retardant 4), 사변형 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide), 프리프레그 등과 같은 수지 물질을 포함할 수 있다. 하지만 이에 제한되지 않고, 예컨대, 절연층들(212)은 실리콘 산화물, 실리콘 산화 질화물, 실리콘 질화물, 또는 그들의 조합을 포함할 수도 있다.
코어층들(211) 각각의 위, 아래에 수평 방향으로 연장되는 도전성 패턴들(214)이 형성될 수 있다. 도전성 패턴들(214)은 제1 및 제2 파워 플레인들(214(PP1), 214(PP2)), 그라운드 플레인(214(GP))을 포함할 수 있다. 도전성 패턴들(214)은 피시험 소자(DUT)의 테스트를 위한 신호 및 전위를 제공하기 위한 경로를 제공할 수 있다. 도전성 패턴들(214)은 절연층들(212)에 의해 커버될 수 있다.
도전성 비아들(213)은 코어층들(211) 및 절연층들(212)의 적어도 일부를 관통할 수 있다. 도전성 비아들(213)은 도전성 패턴들(214)을 서로 연결시키거나, 도전성 패턴들(214)을 제1 및 제2 외부 접속 패드들(215, 216)에 연결시킬 수 있다. 도전성 비아들(213)은 제1 파워 플레인(214(PP1))을 전류 제어 장치(217)에 연결시킬 수 있다. 도전성 비아들(213)은 전류 제어 장치(217)를 제2 파워 플레인(214(PP2))에 연결시킬 수 있다.
제1 외부 접속 패드들(215)은 테스터 헤드(320)로부터의 입력 단자들과 접할 수 있다. 제1 외부 접속 패드들(215)은 테스터 헤드(320)로부터의 동작 전위를 전달받을 수 있다. 제2 외부 접속 패드들(215)은 테스터 헤드(320)로부터의 기준 전위(예컨대, 그라운드 전위)를 전달받을 수 있다. 제2 외부 접속 패드들(216)은 인터포저 기판(220) 및 세라믹 기판들(230)을 통해 피시험 소자에 전원 전위, 기준 전위 등을 제공할 수 있다.
도전성 비아들(213), 도전성 패턴들(214), 및 제1 및 제2 외부 접속 패드들(215, 216)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn), 탄소(C), 그래핀(graphene)으로 구성된 그룹으로부터 선택된 적어도 하나 또는 그 합금 금속 등을 포함할 수 있다.
일부 실시예들에 따르면, 전류 제어 장치(217)는 제1 및 제2 파워 플레인들(214(PP1), 214(PP2)) 각각에 연결되어, 제1 및 제2 파워 플레인들(214(PP1), 214(PP2)) 사이의 전류를 제어할 수 있다. 전류 제어 장치(217)는 예컨대, 스위치 소자 또는 전류 감쇠 소자일 수 있다. 전류 제어 장치(217)는 제1 및 제2 파워 플레인들(214(PP1), 214(PP2)) 사이에 한계 전류 이상의 전류가 흐르지 않도록, 제1 및 제2 파워 플레인(214(PP1), 214(PP2))들 사이의 전류를 차단하거나 감축할 수 있다. 전류 제어 장치(217)는 릴레이, 또는 게이트 어레이 등에 의해 구현될 수 있다.
도 3 및 도 4는 일부 실시예들에 따른 프로브 카드(200)의 동작을 설명하기 위한 개략적인 도면들이다.
도 1 및 도 3을 참조하면, 프로브 카드(200)에 포함된 전류 제어 장치(217)는 테스터 서버(310) 및/또는 테스터 헤드(320)와 같이 외부 구성(EXT)로부터 전달된 제어 신호에 의해 동작할 수 있다.
테스터 서버(310) 및/또는 테스터 헤드(320)는 복수의 파워 서플라이들 각각의 전류를 독출할 수 있다. 테스터 서버(310) 및/또는 테스터 헤드(320)는 복수의 파워 서플라이들 각각의 전류의 합에 기초하여 전류 제어 장치(217)의 동작을 제어할 수 있다. 이에 따라, 전류 제어 장치(217)는 제1 및 제2 파워 플레인들(214(PP1), 214(PP2)) 사이에 설정된 한계치 이상의 전류가 흐르지 않도록 할 수 있다.
도 1 및 도 4를 참조하면, 프로브 카드(200)에 포함된 전류 제어 장치(217)는, 프로브 카드(200)에 포함된 제어 회로(218)에 의해 제어될 수 있다. 제어 회로(218)는 FPGA(Field Programmable Gate Array 또는 마이크로프로세서 중 어느 하나일 수 있으나 이에 제한되지 않는다.
일부 실시예들에 따르면, 테스터 헤드(320)의 단자를 사용하지 않고, 자체적으로 프로브 카드(200)를 제어할 수 있으므로, 피 시험 소자(DUT)의 시험에 사용되는 자원을 절약할 수 있다.
도 5 내지 도 7은 종래의 프로브 카드들의 동작을 설명하기 위한 개념도 들이다.
도 5 및 도 6을 참조하면, 종래의 상용 프로브 카드의 경우 도 5에서처럼 하나의 전원 공급 장치가 다수개의 파워 플레인을 통해 다수 개의 피시험 소자를 담당하거나, 도 6에서처럼 하나의 전원 공급 장치가 하나의 파워 플레인을 통해 다수 개의 피시험 소자를 담당한다. 이는 종래의 피시험 소자의 시험에 필요한 소모 전류가 크지 않기 때문에 가능하였다. 도 5 및 도 6에 도시된 비교예에서는, 전원공급장치가 갖고 있는 제어장치를 이용하여 테스트를 진행한다. 이 경우 전원공급장치에서 프로브카드로부터 파워 플레인으로 전달되는 전류 값을 각각 제어할 수 있으며, 이 중 하나의 기능이 최대 허용 전류(Current Clamp)값을 제어하는 것이다. 이때 파워 플레인 에 전달되는 최대허용전류는 (핀 당 최대허용 전류) * (핀 개수) 이다.
도 7은, HBM과 같은 피시험 소자(DUT)를 테스트하기 위한 프로브 카드(200)의 구성도를 도시한다. HBM의 경우, 1개 소자당 테스트에 소모되는 전류가 매우 크다. 도 7에 도시된 것과 같이, 이 경우, 전원 공급 장치(예컨대, 테스터 헤드(320))에서 전원 공급용 핀당 최대 허용 전류를 낮게 제한하여도 핀의 개수가 많기 때문에, 파워 플레인에 연결된 핀과 그라운드 플레인에 핀이 단락(short)시 프로브 카드(200)와 피시험 소자(DUT)사이에 과전류가 흐를 수 있다. 이러한 과전류는 피시험 소자(DUT) 및 프로브 카드(200)에 번트(burnt)와 같은 회로 불량을 야기할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 파워 플레인들(214(PP1), 214(PP2)) 사이에 전류 제어 장치(217)를 제공함으로써, HBM과 같이 테스트에 소모되는 전류가 큰 경우에도 회로 불량을 방지할 수 있다. 이에 따라 프로브 카드(200) 및 이를 이용한 반도체 소자 검사 시스템(10)의 신뢰성이 제고될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 테스터 서버, 테스터 헤드, 및 베이스를 포함하는 테스트 장치; 및
    상기 테스트 장치에 의해 제어되는 프로브 카드를 포함하는 반도체 소자 검사 시스템으로서,
    상기 프로브 카드는,
    제1 파워 플레인;
    상기 제1 파워 플레인으로부터 이격된 제2 파워 플레인; 및
    상기 제1 및 제2 파워 플레인들 사이에 배치되고 상기 제1 및 제2 파워 플레인들 각각에 연결되며, 상기 제1 및 제2 파워 플레인들 사이의 전류를 제어하도록 구성된 전류 제어 장치;를 포함하는 것을 특징으로 하는 반도체 소자 검사 시스템
  2. 제1항에 있어서,
    상기 프로브 카드는 상기 전류 제어 장치를 제어하도록 구성된 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 소자 검사 시스템.
  3. 제2항에 있어서,
    상기 제어 회로는 FPGA(Field Programmable Gate Array) 및 마이크로 프로세서 중 어느 하나인 것을 특징으로 하는 반도체 소자 검사 시스템.
  4. 제1항에 있어서,
    상기 전류 제어 장치는 상기 테스터 헤드 및 상기 테스터 서버 중 어느 하나에 의해 제어되는 것을 특징으로 하는 반도체 소자 검사 시스템.
  5. 제1항에 있어서,
    상기 프로브 카드는,
    상기 제1 파워 플레인에 연결된 복수의 제1 비아들; 및
    상기 복수의 제1 비아들 각각에 연결되고, 피시험 소자를 동작시키기 위한 전원 전위가 인가되도록 구성된 제1 외부 접속 패드들을 더 포함하는 것을 특징으로 하는 반도체 소자 검사 시스템.
  6. 제5항에 있어서,
    상기 제2 파워 플레인은 단일의 제2 외부 접속 패드에 연결된 단일의 제2 비아에 연결된 것을 특징으로 하는 반도체 소자 검사 시스템.
  7. 제6항에 있어서,
    상기 단 하나의 피 시험 소자는, HBM(High Bandwidth Memory)인 것을 특징으로 하는 반도체 소자 검사 시스템.
  8. 제1항에 있어서,
    상기 제1 및 제2 파워 플레인들 중 적어도 하나는 메쉬 구조를 포함하는 것을 특징으로 하는 반도체 소자 검사 시스템.
  9. 제1항에 있어서,
    상기 프로브 카드는,
    상기 제1 및 제2 파워 플레인들을 포함하는 인쇄 회로 기판;
    복수의 프로브 핀들이 형성된 세라믹 기판; 및
    상기 세라믹 기판과 상기 인쇄 회로 기판 사이에 배치된 인터포저 기판을 포함하는 것을 특징으로 하는 반도체 소자 검사 시스템.
  10. 제9항에 있어서,
    상기 복수의 프로브 핀들 중 어느 하나만 상기 제2 파워 플레인에 연결된 것을 특징으로 하는 반도체 소자 검사 시스템.
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