KR20210051039A - 도너 기판 및 이를 이용한 led 전사 방법 - Google Patents

도너 기판 및 이를 이용한 led 전사 방법 Download PDF

Info

Publication number
KR20210051039A
KR20210051039A KR1020190135785A KR20190135785A KR20210051039A KR 20210051039 A KR20210051039 A KR 20210051039A KR 1020190135785 A KR1020190135785 A KR 1020190135785A KR 20190135785 A KR20190135785 A KR 20190135785A KR 20210051039 A KR20210051039 A KR 20210051039A
Authority
KR
South Korea
Prior art keywords
donor substrate
substrate
alignment mark
resin layer
protrusions
Prior art date
Application number
KR1020190135785A
Other languages
English (en)
Inventor
안충환
김도진
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020190135785A priority Critical patent/KR20210051039A/ko
Priority to US17/768,331 priority patent/US20240030382A1/en
Priority to CN202080073675.2A priority patent/CN114600257A/zh
Priority to PCT/KR2020/003430 priority patent/WO2021085756A1/ko
Publication of KR20210051039A publication Critical patent/KR20210051039A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68309—Auxiliary support including alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H01L2221/68322—Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Led Device Packages (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명의 일 실시예에 따른 도너 기판은, 기판, 기판의 일면 상에 배치된 수지층, 수지층 상의 복수의 제1 돌기, 및 기판의 표면에 배치된 얼라인 마크를 포함한다. 따라서, 기판 표면에 얼라인 마크를 배치하여, 수지층에 의한 얼라인 마크의 위치 변동을 최소화할 수 있다.

Description

도너 기판 및 이를 이용한 LED 전사 방법{DONOR AND TRANSFER METHOD USING THE SAME}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 정렬 정확도가 향상된 도너 기판 및 이를 이용한 LED 전사 방법에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
LED를 포함하는 표시 장치를 제조하기 위해, 웨이퍼 상의 제조된 LED를 도너 기판에 전사한 후, 도너 기판에 전사된 LED를 다시 표시 장치의 기판에 전사하는 공정이 사용되고 있다.
구체적으로, 웨이퍼의 복수의 LED를 도너 기판으로 전사하는 1차 전사 공정 시, 웨이퍼와 도너 기판을 정렬 및 합착한 후, 복수의 LED를 도너 기판으로 전사할 수 있다. 그리고 도너 기판의 복수의 LED를 표시 패널로 전사하는 2차 전사 공정 시, 표시 패널과 도너 기판을 정렬 및 합착한 후, 복수의 LED를 표시 패널로 전사하여 표시 장치의 형성을 완료할 수 있다.
이때, 도너 기판과 웨이퍼, 도너 기판과 표시 패널을 정렬하기 위해, 도너 기판에 복수의 LED가 임시 점착되는 복수의 돌기와 동일 재질 및 동일 공정으로 얼라인 돌기를 형성하였고, 얼라인 돌기를 기준으로 도너 기판과 웨이퍼, 도너 기판과 표시 패널을 정렬할 수 있다. 다만, 본 발명의 발명자들은 도너 기판이 1차 전사 공정 및 2차 전사 공정에서 지속적으로 사용되므로, 공정 과정 중 외부의 충격 및 마찰 등으로 인해 얼라인 키가 손상되거나 위치가 변형될 수 있는 문제점을 인식하였다.
또한, 도너 기판에 사용되는 복수의 돌기와 얼라인 돌기는 투과율이 높고, 점탄성을 갖는 PDMS(Poly Di Methyl Siloxane)와 같은 고분자로 이루어질 수 있다. 예를 들어, 얼라인 돌기가 PDMS로 형성되는 경우, 얼라인 돌기는 PDMS를 코팅 및 경화하는 방식으로 형성되므로, 얼라인 돌기의 엣지가 명확하게 형성되지 않고, 둥그스름하여 불분명하게 형성될 수 있다. 따라서, 본 발명의 발명자들은 얼라인 돌기의 특성 상, 얼라인 돌기의 엣지가 다소 불분명하고, 주변 얼룩 등과 혼동되어 식별이 어려운 문제점을 인식하였다. 또한, 공정 장비에서 얼라인 돌기의 식별이 지연되는 경우, 이로 인한 공정 시간이 증가하였고, 후속 공정 또한 지연되어 전체적인 공정 시간의 배분이 불균일해지는 문제점을 인식하였다.
따라서, 본 발명의 발명자들은 대조비가 명확하고, 손상 및 위치 변형을 최소화한 얼라인 마크가 형성된 도너 기판을 발명하였다.
본 발명이 해결하고자 하는 과제는, 도너 기판의 얼라인 마크와 도너 기판의 나머지 구성요소 간의 대조비를 향상시켜 얼라인 마크의 식별이 용이한 도너 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 도너 기판의 반복 사용 및 외부의 충격 등으로 인한 손상이 최소화된 얼라인 마크를 포함하는 도너 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 도너 기판의 수지층의 연신에 의해 위치가 변형되는 것을 최소화한 얼라인 마크를 포함하는 도너 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 얼라인 마크의 식별이 용이하여, LED 전사 시 공정 시간을 단축할 수 있는 도너 기판을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 도너 기판은, 기판, 기판의 일면 상에 배치된 수지층, 수지층 상의 복수의 제1 돌기, 및 기판의 표면에 배치된 얼라인 마크를 포함한다. 따라서, 기판 표면에 얼라인 마크를 배치하여, 수지층에 의한 얼라인 마크의 위치 변동을 최소화할 수 있다.
본 발명의 다른 실시예에 따른 도너 기판 및 이를 이용한 LED 전사 방법은, 웨이퍼와 도너 기판을 정렬하는 단계, 및 웨이퍼 상의 복수의 LED를 도너 기판으로 전사하는 단계를 포함하고, 도너 기판은, 얼라인 마크가 표시된 기판, 기판 상의 수지층, 및 수지층으로부터 돌출된 복수의 제1 돌기를 포함하고, 웨이퍼와 도너 기판을 정렬하는 단계는, 도너의 얼라인 마크와 웨이퍼의 얼라인 키를 정렬하는 단계이다. 따라서, 얼라인 마크가 표시된 기판으로 이루어진 도너 기판을 사용하므로, LED 전사 시 얼라인 마크의 식별이 용이하고, 공정 지연을 최소화할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 도너 기판에서 얼라인 마크와 기판 및 수지층 간의 대조비를 향상시켜, 얼라인 마크의 식별이 용이할 수 있다.
본 발명은 도너 기판의 기판에 직접 얼라인 마크를 형성하여, 수지층의 연신에 따른 얼라인 마크의 이동을 최소화할 수 있다.
본 발명은 도너 기판의 반복 사용이나 외부의 충격으로 인한 얼라인 마크의 손상을 최소화할 수 있다.
본 발명은 도너 기판의 얼라인 마크 식별이 용이하여, 얼라인 마크 미식별에 따른 공정 지연을 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 도너 기판의 평면도이다.
도 2a는 도 1의 IIa-IIa'에 따른 단면도이다.
도 2b는 도 1의 IIb-IIb'에 따른 단면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 도너 기판 및 이를 이용한 LED 전사 방법을 설명하기 위한 공정 순서도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 LED 전사 방법을 설명하기 위한 개략적인 공정도들이다.
도 7a 내지 도 7c는 비교예에 따른 도너 기판의 확대 평면도이다.
도 8은 본 발명의 다른 실시예에 따른 도너 기판의 확대 배면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 도너 기판의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 도너 기판의 평면도이다. 도 2a는 도 1의 IIa-IIa'에 따른 단면도이다. 도 2b는 도 1의 IIb-IIb'에 따른 단면도이다. 도 1 내지 도 2b를 참조하면, 본 발명의 일 실시예에 따른 도너 기판(100)은 기판(110), 접착층(120), 수지층(130), 복수의 제1 돌기(131), 복수의 제2 돌기(132), 및 얼라인 마크(160)를 포함한다.
기판(110)은 도너 기판(100)에 포함된 다양한 구성요소를 지지하기 위한 구성으로, 수지층(130)의 휘어짐을 최소화하기 위해 적어도 수지층(130)보다 단단한(rigid) 재질로 이루어질 수 있다. 예를 들어, 기판(110)은 고분자 또는 플라스틱 등을 포함하여 이루어질 수 있고, PC(Poly Carbonate) 또는 PET(Poly Ethylene Terephthalate) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
기판(110)은 전사 영역(110A) 및 비전사 영역(110B)을 포함한다.
전사 영역(110A)은 수지층(130)과 중첩하는 영역이다. 전사 영역(110A)은 수지층(130), 복수의 제1 돌기(131) 및 복수의 제2 돌기(132)와 중첩하도록 배치되어, 수지층(130), 복수의 제1 돌기(131) 및 복수의 제2 돌기(132)를 지지할 수 있다. 전사 영역(110A)은 복수의 LED가 임시로 전사되는 영역으로, 전사 공정 시 웨이퍼 또는 표시 패널의 적어도 일부분과 중첩하도록 배치될 수 있다.
한편, 웨이퍼는 복수의 LED가 형성되는 기판(110)으로, 웨이퍼에서 형성된 복수의 LED를 도너 기판(100)에 1차 전사하고, 도너 기판(100) 상의 복수의 LED를 표시 패널의 기판(110)으로 2차 전사하여 표시 패널을 형성할 수 있다. 이에 대하여, 도 3 내지 도 6을 참조하여 상세히 후술하기로 한다.
비전사 영역(110B)은 수지층(130)의 외측으로 돌출된 영역이다. 비전사 영역(110B)은 수지층(130)과 중첩하지 않는 영역이다. 비전사 영역(110B)은 복수의 LED가 배치되지 않는 영역이다. 비전사 영역(110B)에는 복수의 LED 대신 식별 패턴(140)과 방향 패턴(150)이 배치될 수 있다.
식별 패턴(140)은 도너 기판(100)을 식별하기 위해 비전사 영역(110B)에 형성된 패턴이다. 도너 기판(100)마다 부여된 고유의 식별 패턴(140)을 이용하여 복수의 도너 기판(100)을 관리할 수 있다. 식별 패턴(140)은 기판(110)의 상면 또는 배면 등에 배치될 수 있으며, 인쇄 방식이나 레이저로 각인하는 방식으로 형성될 수 있다. 예를 들어, 식별 패턴(140)은 숫자나 문자 등으로 이루어진 ID나 바코드일 수 있으나, 이에 제한되지 않는다. 한편, 도 1에서는 식별 패턴(140)이 도너 기판(100)의 우측 상단에 형성된 것으로 도시하였으나, 식별 패턴(140)의 배치는 비전사 영역(110B) 내에서 다양하게 배치될 수 있으며, 식별 패턴(140)의 개수 및 배치는 이에 제한되지 않는다.
방향 패턴(150)은 도너 기판(100)의 방향을 구별하기 위해 비전사 영역(110B)에 형성된 패턴이다. 예를 들어, 도너 기판(100)을 공정 장비에 투입할 때, 도너 기판(100)을 반대로 투입한다면 설계한 위치와 다른 곳에 LED가 전사되거나, 불량이 발생할 수 있다. 이에, 도너 기판(100)의 방향을 구별하기 위해 비전사 영역(110B) 중 어느 한 곳에 방향 패턴(150)을 배치할 수 있다. 방향 패턴(150)은 인쇄 방식, 레이저로 각인하는 방식 등으로 형성될 수 있다. 예를 들어, 방향 패턴(150)은 도 1에 도시된 것과 같은 선형의 패턴 외에도 문자나 도형 등으로 이루어질 수도 있다. 또한, 방향 패턴(150)은 인쇄 방식, 레이저 각인 방식 외에 기판(110)의 모서리를 모따기 하는 방식으로도 형성될 수 있으며, 이에 제한되지 않는다.
기판(110)의 일면 상에 수지층(130)이 배치된다. 기판(110)의 전사 영역(110A)에 배치된 수지층(130)은 전사 공정 시, 복수의 LED가 부착되는 복수의 제1 돌기(131)를 지지할 수 있다. 수지층(130)은 점탄성을 갖는 고분자 수지로 이루어질 수 있고, 예를 들어, 수지층(130)은 PDMS(Poly Di Methyl Siloxane; PDMS), PUA(Poly Urethane Acrylate), PEG(Poly Ethylene Glycol), PMMA(Poly Methyl Meth Acrylate), PS(Poly Styrene), 에폭시 수지, 우레탄 수지, 아크릴 수지 등으로 구성될 수 있으나, 이에 제한되지 않는다.
수지층(130)은 액티브 영역(130A) 및 댐 영역(130B)을 포함한다.
액티브 영역(130A)은 복수의 제1 돌기(131)가 배치된 영역이다. 액티브 영역(130A)은 복수의 LED가 부착되는 복수의 제1 돌기(131)가 배치된 영역으로, 전사 공정 시 웨이퍼 또는 표시 패널의 적어도 일부분과 중첩하도록 배치될 수 있다.
댐 영역(130B)은 복수의 제2 돌기(132)가 배치된 영역이다. 댐 영역(130B)은 도너 기판(100)의 변형을 최소화하기 위한 복수의 제2 돌기(132)가 배치된 영역으로, 액티브 영역(130A)을 둘러싸도록 배치될 수 있다.
수지층(130)의 액티브 영역(130A)에 복수의 제1 돌기(131)가 배치된다. 복수의 제1 돌기(131)는 복수의 LED가 배치되는 돌기로, 수지층(130)의 일면으로부터 연장되어 형성될 수 있다. 복수의 제1 돌기(131)는 수지층(130)과 일체로 이루어질 수 있고, 수지층(130)과 동일하게 점탄성을 갖는 고분자 물질로 이루어질 수 있다. 예를 들어, 복수의 제1 돌기(131)는 PDMS(Poly Di Methyl Siloxane), PUA(Poly Urethane Acrylate), PEG(Poly Ethylene Glycol), PMMA(Poly Methyl Meth Acrylate), PS(Poly Styrene), 에폭시 수지, 우레탄 수지, 아크릴 수지 등으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 제1 돌기(131)의 상면에는 LED가 임시 부착될 수 있다. 구체적으로, 웨이퍼 상에 형성된 복수의 LED는 복수의 제1 돌기(131) 상면으로 전사될 수 있고, 복수의 LED는 표시 패널에 전사되기 전까지 복수의 제1 돌기(131)의 상면에 일시적으로 부착된 상태를 유지할 수 있다.
이때, 복수의 제1 돌기(131)는 표시 패널의 복수의 서브 화소의 간격과 대응되도록 배치될 수 있다. 예를 들어, 복수의 LED가 표시 패널로 전사될 때, 복수의 LED는 표시 패널의 복수의 서브 화소 각각에 대응되도록 전사된다. 만약, 도너 기판(100)으로 전사된 복수의 LED를 한번에 전사하는 경우, 도너 기판(100) 상의 복수의 LED가 복수의 서브 화소 각각에 대응되도록 배치되어야만 표시 패널로 한번에 전사된 복수의 LED가 복수의 서브 화소에 대응되도록 배치될 수 있다. 다만, 복수의 제1 돌기(131)의 배치 및 간격은 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
수지층(130)의 댐 영역(130B)에 복수의 제2 돌기(132)가 배치된다. 복수의 제2 돌기(132)는 복수의 LED가 배치되지 않고, 도너 기판(100)의 변형을 최소화하기 위해 배치된 돌기로, 수지층(130)의 일면으로부터 연장되어 형성될 수 있다. 복수의 제2 돌기(132)는 수지층(130)과 일체로 이루어질 수 있고, 수지층(130)과 동일하게 점탄성을 갖는 고분자 물질로 이루어질 수 있다. 예를 들어, 복수의 제2 돌기(132)는 PDMS(Poly Di Methyl Siloxane; PDMS), PUA(Poly Urethane Acrylate), PEG(Poly Ethylene Glycol), PMMA(Poly Methyl Meth Acrylate), PS(Poly Styrene), 에폭시 수지, 우레탄 수지, 아크릴 수지 등으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 제2 돌기(132)는 전사 공정 시, 도너 기판(100)에 가해지는 충격으로부터 수지층(130) 및 복수의 제1 돌기(131)가 변형되는 것을 최소화하기 위한 돌기이다. 예를 들어, 웨이퍼와 도너 기판(100)을 합착한 후, 복수의 LED를 도너 기판(100) 상으로 전사할 때, 복수의 LED가 도너 기판(100) 상으로 이동하며 도너 기판(100)에 충격이 가해질 수 있다. 도너 기판(100)에 충격이 가해지면, 수지층(130) 및 복수의 제1 돌기(131)의 위치나 형태 등이 변형될 수도 있다. 이때, 액티브 영역(130A)을 둘러싸도록 배치된 복수의 제2 돌기(132)는 웨이퍼와 합착된 상태를 유지하며 수지층(130) 및 복수의 제1 돌기(131)가 변형되는 것을 최소화할 수 있다.
도 1 내지 도 2b에서는 복수의 제1 돌기(131) 및 복수의 제2 돌기(132)의 높이가 동일한 것으로 도시하였으나, 복수의 제1 돌기(131) 및 복수의 제2 돌기(132)의 높이는 상이할 수 있다. 예를 들어, 복수의 제1 돌기(131)의 높이는 복수의 제2 돌기(132)의 높이보다 높을 수도 있고, 복수의 제1 돌기(131)의 높이는 복수의 제2 돌기(132)의 높이보다 낮을 수도 있으며, 이에 제한되지 않는다.
한편, 도 1 내지 도 2b에서는 수지층(130) 상에 복수의 제1 돌기(131) 및 복수의 제2 돌기(132)가 배치된 것으로 도시하였으나, 설계에 따라 수지층(130)이 생략되고, 기판(110) 상에 복수의 제1 돌기(131)만 배치될 수도 있으며, 이에 제한되지 않는다. 또한, 설계에 따라 복수의 제1 돌기(131)만 배치되고, 복수의 제2 돌기(132)는 생략될 수도 있으며, 이에 제한되지 않는다.
또한, 본 명세서에서는 수지층(130)과 복수의 제1 돌기(131) 및 복수의 제2 돌기(132)가 일체로 이루어진 것으로 설명하였으나, 수지층(130)과 복수의 제1 돌기(131) 및 복수의 제2 돌기(132)는 별도로 형성될 수도 있으며, 이에 제한되지 않는다.
도 1 내지 도 2b에서는 복수의 제1 돌기(131) 및 복수의 제2 돌기(132)가 단면이 사각형인 기둥으로 이루어진 것으로 도시하였으나, 복수의 제1 돌기(131) 및 복수의 제2 돌기(132)는 단면이 원 형상, 타원 형상, 다각 형상 등 다양한 형상의 기둥으로 형성될 수도 있으며, 이에 제한되지 않는다.
수지층(130)과 기판(110) 사이에 접착층(120)이 배치된다. 접착층(120)은 수지층(130)과 기판(110)을 접착시킨다. 접착층(120)은 접착성을 갖는 물질로 이루어질 수 있고, 예를 들어, OCA(Optical Clear Adhesive), PSA(Pressure Sensitive Adhesive) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
다만, 접착층(120)은 설계에 따라 생략될 수도 있다. 예를 들어, 수지층(130)을 이루는 물질을 기판(110) 상에 바로 코팅한 후 이를 경화하는 방식으로 수지층(130)을 형성할 수 있다. 이러한 경우, 접착층(120)을 배치하지 않더라도 수지층(130)이 기판(110)에 부착될 수 있으므로, 접착층(120)은 설계에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
기판(110)의 일면의 반대 면에 얼라인 마크(160)가 형성된다. 얼라인 마크(160)는 도너 기판(100)을 웨이퍼 또는 표시 패널과 정렬 및 평행도를 맞추기 위한 구성요소이다. 얼라인 마크(160)는 기판(110) 표면에 유색 물질을 인쇄하는 방식이나 레이저로 각인, 즉, 기판(110)의 표면을 태우는 방식으로 형성될 수 있다. 또한, 얼라인 마크(160)는 반사성이 우수한 물질, 예를 들어, 크롬(Cr), 은(Ag), 은 합금(Ag-alloy), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo) 또는 티타늄(Ti) 등과 같은 반사성이 우수한 물질을 기판(110)의 일면의 반대 면에 배치하는 방식으로 형성될 수도 있으나, 이에 제한되지 않는다.
한편, 도 1에서는 얼라인 마크(160)가 원 형상인 것으로 도시하였으나, 얼라인 마크(160)는 웨이퍼의 얼라인 키의 형상을 고려하여 원 형상 외에도 십자 형상, 도넛 형상, 사각 형상 등 다양한 형상으로 이루어질 수도 있으며, 이에 제한되지 않는다.
한편, 기판(110), 접착층(120) 및 수지층(130)의 투과율은 적어도 도너 기판(100)의 얼라인 마크(160)보다 높은 물질로 이루어질 수 있다. 기판(110), 접착층(120) 및 수지층(130)이 얼라인 마크(160)보다 투과율이 높은 물질로 이루어져야, 얼라인 마크(160)의 식별이 용이할 수 있다. 만약, 얼라인 마크(160)의 투과율이 기판(110), 접착층(120) 및 수지층(130)과 유사한 경우, 얼라인 마크(160) 식별이 어려울 수 있고, 웨이퍼의 얼라인 키 또한 식별이 어려울 수 있다. 이에, 얼라인 마크(160)를 불투명하게 형성하여 얼라인 마크(160)와 도너 기판(100)의 나머지 구성요소 간의 대조비를 높일 수 있고, 얼라인 마크(160)의 식별이 용이할 수 있다.
이하에서는 도 3 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 도너 기판(100) 및 이를 이용한 LED 전사 방법을 설명하기로 한다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 도너 기판 및 이를 이용한 LED 전사 방법을 설명하기 위한 공정 순서도이다. 도 5 및 도 6은 본 발명의 일 실시예에 따른 LED 전사 방법을 설명하기 위한 개략적인 공정도들이다. 구체적으로, 도 3은 웨이퍼(200) 상의 복수의 LED(210)를 도너 기판(100)으로 전사하는 1차 전사 공정을 설명하기 위한 순서도이다. 도 4는 도너 기판(100) 상의 복수의 LED(210)를 표시 패널로 전사하는 2차 전사 공정을 설명하기 위한 순서도이다. 도 5는 웨이퍼(200)와 도너 기판(100)을 정렬하는 과정을 설명하기 위한 개략적인 단면도이다. 도 6은 웨이퍼(200)와 도너 기판(100)이 정렬된 상태에서, 도 1의 X 영역에 대한 도너 기판(100)의 배면도이다.
도 3을 참조하면, 복수의 LED(210)가 형성된 웨이퍼(200)를 공정 장비에 투입한다(S110).
도 5를 함께 참조하면, 웨이퍼(200)는 복수의 LED(210)가 형성되는 기판(110)이다. 웨이퍼(200) 상에 복수의 LED(210)를 구성하는 GaN, InGaN 등의 물질을 형성하여 결정층을 성장시키고, 결정층을 개별 칩으로 절단하고 전극을 형성하여 복수의 LED(210)를 형성할 수 있다. 웨이퍼(200)는 사파이어, SiC, GaN, ZnO 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
이때, 하나의 웨이퍼(200) 상에는 동일한 색상의 광을 발광하는 복수의 LED(210)가 형성될 수도 있으며, 서로 다른 색상의 광을 발광하는 복수의 LED(210)가 형성될 수도 있다.
LED(210)는 전압이 인가될 시, 빛을 발광하는 반도체 소자이다. LED(210)로는 적색 광, 녹색 광, 청색 광 등을 발광하는 LED(210)가 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다.
복수의 LED(210)는 수평형(lateral), 수직형(vertical), 플립칩(flip chip) 등 다양한 구조로 형성될 수 있다. 수평형 LED는 발광층의 양측에서 수평으로 배치된 n전극 및 p전극을 포함한다. 수직형 LED는 발광층의 상측 및 하측에 배치된 n전극 및 p전극을 포함한다. 플립칩 LED는 수평형 LED와 실질적으로 동일한 구조로, 수평형 LED는 n전극 및 p전극이 발광층의 상측에서 수평으로 배치된 반면, 플립칩 LED는 n전극 및 p전극이 발광층의 하측에서 수평으로 배치된다.
이어서, 공정 장비에 투입된 웨이퍼(200) 상의 얼라인 키(220)를 확인한다(S120).
도 3 및 도 5를 함께 참조하면, 웨이퍼(200) 상에 얼라인 키(220)가 배치된다.
웨이퍼(200)의 얼라인 키(220)는 웨이퍼(200)의 복수의 LED(210)를 도너 기판(100)으로 전사할 때, 도너 기판(100)과 정렬 및 평행도를 맞추기 위한 표식이다. 예를 들어, 웨이퍼(200)의 얼라인 키(220)와 도너 기판(100)의 얼라인 마크(160)를 정렬하여 웨이퍼(200)와 도너 기판(100)을 정렬 및 평행도를 맞출 수 있다.
다시 도 3을 참조하면, 공정 장비에 투입된 웨이퍼(200)의 얼라인 키(220)가 정위치에 배치되어 있는지 확인할 수 있다. 웨이퍼(200)의 얼라인 키(220)가 확인되지 않으면, 다시 웨이퍼(200)를 투입하는 단계로 되돌아갈 수 있다. 웨이퍼(200)의 얼라인 키(220)가 정위치에 배치되지 않는 경우, 이후 공정에서 도너 기판(100)과 오정렬 될 수 있다. 이에, 웨이퍼(200)의 얼라인 키(220)의 유무와, 얼라인 키(220)가 정위치에 있는지 확인한 후, 다음 공정을 진행할 수 있다.
다음으로, 도너 기판(100)을 공정 장비에 투입한다(S130). 공정 장비에 도너 기판(100)을 투입할 때, 도너 기판(100)의 방향 패턴(150)을 기준으로 도너 기판(100)을 투입할 수 있다.
이어서, 공정 장비에 투입된 도너 기판(100)의 얼라인 마크(160)를 확인한다(S140). 구체적으로, 웨이퍼(200)의 얼라인 키(220)를 확인하는 공정(S120)과 같이, 도너 기판(100)의 얼라인 마크(160)가 정위치에 배치되어 있는지 확인할 수 있다. 도너 기판(100)의 얼라인 마크(160)가 확인되지 않으면, 다시 도너 기판(100)을 투입하는 단계로 되돌아갈 수 있다. 얼라인 마크(160)가 확인되지 않은 도너 기판(100)을 그대로 사용하는 경우, 웨이퍼(200)와 도너 기판(100)의 정렬 및 평행도를 맞추기 어렵고, 불량이 발생할 수 있다. 따라서, 도너 기판(100)의 얼라인 마크(160) 유무와 얼라인 마크(160)가 정위치에 있는지 확인한 후, 다음 공정을 진행할 수 있다.
이때, 웨이퍼(200)를 투입하는 단계(S110) 및 얼라인 키(220)를 확인하는 단계(S120)와 도너 기판(100)을 투입하는 단계(S130) 및 얼라인 마크(160)를 확인하는 단계(S140)의 공정 순서는 순차적으로 이루어질 수도 있고, 동시에 이루어질 수도 있으며, 공정 순서는 이에 제한되지 않는다.
다음으로, 얼라인 키(220)를 확인한 웨이퍼(200)와 얼라인 마크(160)를 확인한 도너 기판(100)을 정렬한다(S150).
도 3 및 도 5를 함께 참조하면, 웨이퍼(200) 상의 복수의 LED(210)와 도너 기판(100)의 제1 돌기(131)가 서로 마주하도록 웨이퍼(200)와 도너 기판(100)을 배치한 상태에서, 웨이퍼(200)와 도너 기판(100)의 정렬 및 평행도를 맞출 수 있다. 웨이퍼(200)의 얼라인 키(220)의 중심과 도너 기판(100)의 얼라인 마크(160)의 중심을 정렬하여 웨이퍼(200)와 도너 기판(100)을 정렬할 수 있다. 다만, 웨이퍼(200)의 얼라인 키(220) 또는 도너 기판(100)의 얼라인 마크(160)의 식별이 불분명하여 정렬이 어려운 경우, 웨이퍼(200) 및/또는 도너 기판(100)을 다시 공정 장비에 투입하는 단계로 되돌아가서 얼라인 키(220)와 얼라인 마크(160)를 재확인할 수 있다.
이때, 도너 기판(100) 및 웨이퍼(200)의 외측에 광학 검사 장비(300)를 배치하여, 얼라인 마크(160)와 얼라인 키(220)를 광학적으로 검사 및 정렬할 수 있다. 예를 들어, 도너 기판(100)의 외측에 카메라와 같은 광학 검사 장비(300)를 배치하여 도너 기판(100)의 얼라인 마크(160)와 웨이퍼(200)의 얼라인 키(220)를 확인할 수 있다. 다만, 도너 기판(100) 측이 아니라 웨이퍼(200)의 외측에 광학 검사 장비(300)를 배치하여 도너 기판(100)의 얼라인 마크(160) 및 웨이퍼(200)의 얼라인 키(220)를 확인할 수도 있으며, 이에 제한되지 않는다.
상술한 바와 같이, 도너 기판(100)의 기판(110), 접착층(120) 및 수지층(130)은 얼라인 마크(160)보다 높은 투과율을 갖는 물질, 즉, 실질적으로 투명한 물질로 이루어질 수 있다. 이에, 광학 검사 장비(300)와 웨이퍼(200)의 얼라인 키(220) 사이에 도너 기판(100)의 기판(110), 접착층(120) 및 수지층(130)이 배치되더라도, 기판(110), 접착층(120) 및 수지층(130)은 실질적으로 투명하기 때문에, 도너 기판(100) 외측의 광학 검사 장비(300)에서도 웨이퍼(200)의 얼라인 키(220)를 확인할 수 있다.
이때, 웨이퍼(200)의 얼라인 키(220)는 식별이 용이하도록 불투명한 물질, 예를 들어, 반사성이 우수한 물질로 이루어질 수 있다. 예를 들어, 얼라인 키(220)는 크롬(Cr), 은(Ag), 은 합금(Ag-alloy), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo) 또는 티타늄(Ti) 등과 같은 반사성이 우수한 물질로 형성되거나, 이러한 물질이 도금된 구조물일 수 있으나, 이에 제한되지 않는다.
한편, 투과 방식 또는 반사 방식을 사용하여 얼라인 마크(160) 및 얼라인 키(220)를 확인할 수 있다. 투과 방식의 경우, 도 5에 도시된 것과 같이, 도너 기판(100) 외측의 광학 검사 장비(300)에서 투명한 기판(110), 접착층(120) 및 수지층(130)을 투과하여 보이는 웨이퍼(200)의 얼라인 키(220)와 기판(110)의 일면의 반대 면의 얼라인 마크(160)를 확인하는 방식이다. 반사 방식의 경우, 얼라인 마크(160) 및/또는 얼라인 키(220)를 향해 광을 조사하는 광원을 더 배치하고, 얼라인 마크(160) 및/또는 얼라인 키(220)에서 반사된 광으로부터 얼라인 마크(160) 및/또는 얼라인 키(220)를 확인하는 방식이다. 이때, 도너 기판(100)의 얼라인 마크(160)와 웨이퍼(200)의 얼라인 키(220)의 크기 및 물질 등에 따라 투과 방식 또는 반사 방식을 사용할 수 있다. 도 5에서는 설명의 편의를 위해 투과 방식을 사용하는 것으로 도시하였으나, 이에 제한되지 않는다.
도 5 및 도 6을 참조하면, 도너 기판(100)의 불투명한 얼라인 마크(160)가 엣지 내측이 채워진 형태로 이루어진 경우, 웨이퍼(200)의 얼라인 키(220)는 도너 기판(100)의 얼라인 마크(160)보다 큰 크기를 가질 수 있다. 웨이퍼(200)의 얼라인 키(220)의 적어도 일부분은 도너 기판(100)의 얼라인 마크(160) 외측으로 돌출되어 배치될 수 있다. 예를 들어, 도너 기판(100)의 얼라인 마크(160)는 검은색의 원 형상으로 이루어지고, 웨이퍼(200)의 얼라인 키(220)는 얼라인 마크(160)보다 큰 직경을 가지며, 도넛과 같이 중간에 홀이 형성된 원형 고리 형상으로 이루어져 도너 기판(100)의 얼라인 마크(160)를 감싸도록 배치될 수 있다. 다만, 얼라인 마크(160)와 얼라인 키(220)의 형상은 이에 제한되지 않는다.
만약, 도너 기판(100)의 얼라인 마크(160)와 정렬되는 웨이퍼(200)의 얼라인 키(220)가 얼라인 마크(160)보다 작은 크기를 가지는 경우, 웨이퍼(200)의 얼라인 키(220)는 도너 기판(100)의 얼라인 마크(160)에 가려질 수 있다. 그러므로, 도너 기판(100) 외측의 광학 검사 장비(300)에서는 얼라인 마크(160)에 가려진 웨이퍼(200)의 얼라인 키(220)의 투과 이미지 확인이 어려울 수 있다. 따라서, 웨이퍼(200)의 얼라인 키(220)는 도너 기판(100)의 얼라인 마크(160) 보다 큰 크기를 가져 얼라인 마크(160)의 외측으로 돌출될 수 있다.
이어서, 웨이퍼(200)와 도너 기판(100)을 정렬한 후, 웨이퍼(200)와 도너 기판(100)을 합착하고(S160), 웨이퍼(200) 상의 복수의 LED(210)를 도너 기판(100)으로 전사한다(S170).
웨이퍼(200)의 복수의 LED(210)와 도너 기판(100)의 복수의 제1 돌기(131)가 마주하도록 웨이퍼(200)와 도너 기판(100)을 합착할 수 있다. 그리고 웨이퍼(200)의 복수의 LED(210) 중 적어도 일부를 도너 기판(100)으로 전사할 수 있다. 이때, 웨이퍼(200)에서 도너 기판(100)으로 LED(210)의 전사는 다양한 방법으로 이루어질 수 있다. 예를 들어, 복수의 LED(210) 중 도너 기판(100)으로 전사될 LED(210)에 레이저를 조사할 수 있고, 레이저가 조사된 LED(210)는 웨이퍼(200)로부터 탈착되어 도너 기판(100)의 복수의 제1 돌기(131)에 점착될 수 있다. 웨이퍼(200)에서 도너 기판(100)의 LED(210) 전사 방법은 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
1차 전사 공정에서는 얼라인 마크(160) 및 얼라인 키(220)를 이용해 도너 기판(100)과 웨이퍼(200)를 정렬 및 합착한 후, 웨이퍼(200)의 복수의 LED(210)를 도너 기판(100)으로 전사할 수 있다.
1차 전사 공정이 완료된 후, 도너 기판(100)의 복수의 LED(210)를 다시 표시 패널의 기판(110)으로 전사하는 2차 전사 공정을 진행하여 표시 패널을 형성할 수 있다.
도 4를 참조하면, 복수의 제1 돌기(131)에 복수의 LED(210)가 점착된 도너 기판(100)을 공정 장비에 투입하고(S210), 도너 기판(100)의 얼라인 마크(160)를 확인한다(S220).
도너 기판(100)에서 표시 패널로 복수의 LED(210)를 전사하는 2차 전사 공정에서도, 공정 장비에 투입된 도너 기판(100)의 얼라인 마크(160)가 정위치에 있는지 다시 한번 더 확인할 수 있다. 웨이퍼(200)에서 도너 기판(100)으로 복수의 LED(210)를 전사하는 1차 전사 공정 또는 도너 기판(100)의 운송 과정에서 얼라인 마크(160)가 소실되지 않았는지, 정위치에 배치되었는지 확인할 수 있다.
다음으로, 표시 패널을 공정 장비에 투입하고(S230), 표시 패널의 얼라인 키를 확인한다(S240).
표시 패널은 표시 소자와 표시 소자를 구동하기 위한 회로, 배선 및 부품 등이 배치되어 영상을 표시할 수 있다. 이때, 표시 소자는 복수의 LED(210)로 복수의 서브 화소에 복수의 LED(210)가 배치되어, 영상을 표시할 수 있다.
복수의 LED(210) 각각을 구동하기 위해 표시 패널의 기판 상에 박막 트랜지스터, 스토리지 커패시터, 복수의 배선, 구동 IC 등을 포함하는 구동 회로가 형성될 수 있다. 이때, 2차 전사 공정에서 사용되는 표시 패널은 구동 회로의 적어도 일부가 형성된 상태의 기판일 수 있으나, 이에 제한되지 않는다.
공정 장비에 투입된 표시 패널의 얼라인 키가 정위치에 배치되어 있는지 확인할 수 있다. 표시 패널의 얼라인 키 또한 도너 기판(100)과 정렬 및 평행도를 맞추기 위한 표식이다. 표시 패널의 얼라인 키의 유무와 얼라인 키가 정위치에 있는지 확인한 후, 다음 공정을 진행할 수 있다.
이어서, 얼라인 마크(160)를 확인한 도너 기판(100)과 얼라인 키를 확인한 표시 패널을 정렬한다(S250).
표시 패널과 도너 기판(100) 상의 복수의 LED(210)가 서로 마주하도록 도너 기판(100)과 표시 패널을 배치한 상태에서, 도너 기판(100)과 표시 패널의 정렬 및 평행도를 맞출 수 있다. 도너 기판(100)의 얼라인 마크(160)와 표시 패널의 얼라인 키를 정렬하여 도너 기판(100)과 표시 패널을 정렬할 수 있다. 다만, 도너 기판(100)의 얼라인 마크(160) 식별이 불분명하거나, 정렬이 어려운 경우, 도너 기판(100)을 다시 공정 장비에 투입하는 단계로 되돌아갈 수 있다.
이때, 도너 기판(100)과 웨이퍼(200)의 경우와 같이, 도너 기판(100)의 외측에서 얼라인 마크(160)와 얼라인 키를 광학적으로 검사하여 정렬할 수 있다. 도너 기판(100)의 외측에 배치된 광학 검사 장비(300), 예를 들어, 카메라를 배치하여 도너 기판(100)의 얼라인 마크(160)와 표시 패널의 얼라인 키를 확인할 수 있다.
한편, 도너 기판(100)과 표시 패널의 정렬 시, 도너 기판(100)의 얼라인 마크(160) 대신 웨이퍼(200)로부터 복수의 LED(210)와 함께 전사된 2차 전사용 얼라인 키를 이용할 수도 있다. 2차 전사용 얼라인 키는 복수의 LED(210)와 함께 도너 기판(100) 상으로 전사되어, 도너 기판(100)과 표시 패널을 정렬하는데 사용될 수 있다. 다만, 2차 전사용 키 대신 도너 기판(100)의 얼라인 마크(160)를 사용하여 도너 기판(100)과 표시 패널을 정렬할 수도 있으며, 도너 기판(100)과 표시 패널의 정렬 방식은 이에 제한되지 않는다.
도너 기판(100)과 표시 패널을 정렬한 후, 도너 기판(100)과 표시 패널을 합착하고(S260), 도너 기판(100) 상의 복수의 LED(210)를 표시 패널로 전사한다(S270).
도너 기판(100)의 복수의 LED(210)와 표시 패널이 마주하도록 도너 기판(100)과 표시 패널을 합착할 수 있다. 그리고, 복수의 서브 화소 각각에 대응되도록 복수의 LED(210)를 전사할 수 있다. 도 1 내지 도 2b를 참조하여 상술한 바와 같이, 복수의 LED(210)가 점착된 복수의 제1 돌기(131)는 복수의 서브 화소 각각에 대응되도록 배치될 수 있다. 이에, 하나의 도너 기판(100) 상의 복수의 LED(210)의 적어도 일부를 표시 패널 상으로 한번에 전사할 수 있다. 따라서, 도너 기판(100)에서 표시 패널의 기판으로 복수의 LED(210)의 전사를 완료함으로써, 표시 패널을 형성할 수 있다.
종래에는 점탄성 갖는 수지층 상에 얼라인 돌기를 형성하여 도너 기판과 웨이퍼또는 도너 기판과 표시 패널을 정렬하였다. 이때, 얼라인 돌기는 복수의 제1 돌기 및 복수의 제2 돌기와 같이 수지층과 동일한 물질로 이루어져, 일체로 형성될 수 있다. 그러므로, 얼라인 돌기는 투과율이 높은 물질, 즉, 실질적으로 투명하게 형성될 수 있다. 또한, 얼라인 돌기를 이루는 점탄성을 갖는 고분자 물질의 특성 상, 얼라인 돌기는 둥그스름한 상면을 갖도록 형성될 수 있어, 얼라인 돌기의 엣지가 불분명하게 형성될 수도 있다. 또한, 얼라인 돌기는 도너 기판의 운송이나 공정 과정에서 외부의 충격에 의해 쉽게 변형 또는 손상될 수 있다. 따라서, 종래 도너 기판의 얼라인 돌기는 엣지가 불분명하거나, 쉽게 변형 및 손상되어 위치가 변경될 수 있고, 얼라인 돌기의 식별을 위한 공정 시간이 증가하거나, 정렬 오차가 발생하는 문제점이 있었다.
이하에서는 도 7a 내지 도 7c를 참조하여 종래의 얼라인 돌기를 보다 상세히 설명하기로 한다.
도 7a 내지 도 7c는 비교예에 따른 도너 기판의 확대 평면도이다. 도 7a 및 도 7b는 도너 기판과 웨이퍼를 정렬하는 과정 중의 이미지이다. 도 7c는 도너 기판(100)의 칩 돌기의 이미지이다. 도 7a 내지 도 7c의 비교예에 따른 도너 기판은 본 발명의 일 실시예에 따른 도너 기판과 비교하여 기판의 일면의 반대면에 얼라인 마크가 형성되는 대신 수지층으로부터 돌출된 얼라인 돌기가 배치된 구조이다.
도 7a 및 도 7b를 참조하면, 도너 기판과 웨이퍼(200)를 정렬할 때, 웨이퍼의 얼라인 키(220a, 220b)와 도너 기판의 얼라인 돌기(16a)를 식별하여 이를 기준으로 웨이퍼(200)와 도너 기판을 정렬할 수 있다.
웨이퍼(200)의 얼라인 키(220a, 220b)의 경우, 반사성이 우수한 금속 물질로 이루어져 엣지가 선명하게 시인될 수 있다. 이에, 광학 검사 장비(300)는 웨이퍼(200)의 얼라인 키(220a, 220b)를 용이하게 식별할 수 있고, 도 7a 및 도 7b에 도시된 바와 같이, 웨이퍼(200)의 얼라인 키(220a, 220b)의 엣지를 따라 표시선(220aL, 220bL)을 표시할 수 있다.
반면 도너 기판의 얼라인 돌기(16a, 16b)의 경우, 엣지가 다소 불분명하여 주변 얼룩과 혼동되기 쉬울 수 있다. 또한, 도너 기판과 웨이퍼(200)를 합착하는 경우 등 도너 기판의 수지층과 얼라인 돌기(16a, 16b)에 외력이 가해지면 수지층이 연신되고, 얼라인 돌기(16a, 16b) 또한 위치가 변형되거나, 손상될 수 있다. 그러므로, 얼라인 돌기(16a, 16b)의 불분명한 엣지, 얼라인 돌기(16a, 16b)의 위치 변형, 손상 등의 이유로 광학 검사 장비(300)에서 얼라인 돌기(16a, 16b)를 식별하기 어려울 수 있다.
예를 들어, 도 7a 및 도 7b에 도시된 바와 같이, 광학 검사 장비(300)에서 얼라인 돌기(16a, 16b)를 식별하지 못해, 얼라인 돌기(16a, 16b)의 엣지를 따르는 표시선이 표시되지 않은 것을 확인할 수 있다.
도 7c를 참조하면, 도너 기판 상에는 얼라인 돌기(16a, 16b)와 함께 복수의 LED가 임시로 점착되도록 수지층으로부터 돌출된 복수의 칩 돌기(31c)가 배치된다. 비교예에 따른 도너 기판의 칩 돌기(31c)는 본 발명의 일 실시예에 따른 도너 기판(100)의 제1 돌기(131)와 실질적으로 동일한 구성이다. 이때, 복수의 칩 돌기(31c) 중 일부는 도너 기판이 반복적으로 사용되며 가해진 외부의 충격 등으로 인해 일부분이 손상될 수 있으며, 도 7c에 도시된 바와 같이 엣지가 변형된 것을 확인할 수 있다. 또한, 수지층으로부터 돌출된 얼라인 돌기(16a, 16b)도 칩 돌기(31c)와 같이 외부의 충격 등으로 인해 일부분이 손상되어 변형될 수 있다. 따라서, 얼라인 돌기(16a, 16b)가 손상되는 경우, 광학 검사 장비(300)에서 얼라인 돌기(16a, 16b)인식이 어려울 수 있다.
이에, 본 발명의 일 실시예에 따른 도너 기판(100)은 기판(110)에 직접 얼라인 마크(160)를 형성함으로써, 수지층(130)의 연신 또는 외부의 충격에 의한 얼라인 마크(160)의 변형을 최소화할 수 있다. 종래에는 수지층 상에 수지층과 동일한 물질의 얼라인 돌기(16a, 16b)를 형성하여 도너 기판과 웨이퍼 또는 도너 기판과 표시 패널을 정렬하였다. 다만, 수지층이 점탄성을 갖는 고분자 물질로 이루어지므로, 도너 기판과 웨이퍼의 합착 공정과 같이 수지층에 외력이 가해지는 경우, 수지층이 눌려 연신될 수 있다. 수지층이 연신됨에 따라 얼라인 돌기(16a, 16b) 또한 위치가 변경되어 도너 기판의 정렬 정밀도가 저하될 수 있다. 또한, 얼라인 돌기(16a, 16b)가 수지층과 같은 고분자 물질로 이루어지는 경우, 얼라인 돌기(16a, 16b)는 외력 등에 의해 쉽게 변형되거나 손상될 수 있다. 반면, 본 발명의 일 실시예에 따른 도너 기판(100)은 수지층(130)이 아닌 기판(110)에 직접 얼라인 마크(160)를 형성하므로, 수지층(130)이 연신되더라도 얼라인 마크(160)의 위치가 변경되지 않을 수 있다. 그리고 얼라인 마크(160)를 인쇄 방식, 레이저 각인 방식 또는 반사성이 우수한 금속 물질을 기판(110) 표면에 형성하는 방식 등으로 형성되기 때문에, 종래의 고분자 물질로 이루어진 얼라인 돌기(16a, 16b)와 비교하여 변형이나 손상될 가능성이 낮다. 따라서, 본 발명의 일 실시예에 따른 도너 기판(100)에서는 수지층(130)이 아닌 기판(110)에 얼라인 마크(160)를 형성하여, 수지층(130)의 연신에 의한 얼라인 마크(160)의 변형을 최소화할 수 있고, 정렬 정밀도를 향상시킬 수 있다.
본 발명의 일 실시예에 따른 도너 기판(100)에서는 수지층(130) 대신 기판(110)의 표면에 투과율이 낮은 얼라인 마크(160)를 형성하여, 얼라인 마크(160)와 도너 기판(100)의 나머지 구성요소 간의 대조비를 높일 수 있고, 얼라인 마크(160)의 식별이 용이할 수 있다. 도너 기판(100)은 기판(110), 기판(110)의 일면에 배치된 접착층(120), 수지층(130), 복수의 제1 돌기(131) 및 복수의 제2 돌기(132), 기판(110)의 일면의 반대면에 형성된 얼라인 마크(160)를 포함한다. 이때, 얼라인 마크(160)는 기판(110), 접착층(120), 수지층(130)보다 낮은 투과율을 갖도록 구성될 수 있다. 예를 들어, 인쇄 방식으로 얼라인 마크(160)를 형성하는 경우, 검은색의 잉크를 인쇄하여 얼라인 마크(160)를 형성할 수 있다. 반면, 기판(110), 접착층(120) 및 수지층(130)은 얼라인 마크(160)보다 높은 투과율, 즉, 실질적으로 투명한 물질로 이루어질 수 있다. 그러므로, 얼라인 마크(160)와 도너 기판(100)의 나머지 구성요소 간의 대조비가 향상될 수 있다. 이에, 1차 전사 공정 또는 2차 전사 공정 시, 도너 기판(100)의 얼라인 마크(160) 식별이 용이할 수 있고, 도너 기판(100)의 얼라인 마크(160) 미식별되는 경우가 감소될 수 있다. 만약, 도너 기판(100)의 얼라인 마크(160)가 미식별되는 경우, 도 3 및 도 4에 도시된 바와 같이, 도너 기판(100)을 공정 장비에 투입하는 단계로 다시 되돌아갈 수 있고, 공정 시간이 증가할 수 있다. 또한, 선공정이 지연됨에 따라 후공정 또한 계속하여 지연될 수 있고, 각 공정에 배분된 시간 또한 설계된 것과 달리 불균일해질 수 있다. 따라서, 본 발명의 일 실시예에 따른 도너 기판(100)에서는 도너 기판(100)의 나머지 구성요소와 투과율이 상이한 얼라인 마크(160)를 형성하여, 얼라인 마크(160)의 식별률을 높일 수 있고, 공정 시간이 지연되는 것 또한 최소화할 수 있다.
본 발명의 일 실시예에 따른 도너 기판(100)에서는 얼라인 마크(160)를 기판(110)의 일면의 반대 면에 형성하므로, 얼라인 마크(160)의 제조 방식 및 공정 자유도가 높다. 구체적으로, 기판(110)의 일면에는 접착층(120) 및 수지층(130)이 배치되고, 기판(110)의 일면의 반대 면은 외부에 노출되어 있다. 그리고 외부로 노출되어 얼라인 마크(160) 형성을 방해하는 구성요소가 배치되지 않은 기판(110)의 일면의 반대 면에 얼라인 마크(160)를 형성하므로, 얼라인 마크(160)의 제조 방식 및 공정 자유도가 높을 수 있다. 예를 들어, 기존에 사용하는 도너 기판(100)에 추가적으로 얼라인 마크(160)를 형성하는 경우, 도너 기판(100)을 분리하는 등의 작업이 필요하지 않고, 도너 기판(100)에 인쇄 또는 레이저 등을 조사하거나, 반사성이 우수한 물질을 코팅하는 것만으로 얼라인 마크(160)를 쉽게 형성할 수 있다. 따라서, 본 발명의 일 실시예에 따른 도너 기판(100)에서는 외부로 노출된 기판(110)의 일면의 반대 면에 얼라인 마크(160)를 형성하므로, 얼라인 마크(160) 형성의 방해 요소를 최소화할 수 있고, 제조 방식 및 공정 자유도가 높을 수 있다.
도 8은 본 발명의 다른 실시예에 따른 도너 기판의 확대 배면도이다. 도 8의 도너 기판(800)은 도 1 내지 도 6의 도너 기판(100)과 비교하여 얼라인 마크(860)의 형상이 다를 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 8을 참조하면, 도너 기판(800)의 얼라인 마크(860)는 엣지 내측에 배치된 적어도 하나 이상의 홀(861)을 포함할 수 있다. 얼라인 마크(860)는 엣지 내측이 비워진 형태로 이루어질 수 있다. 예를 들어, 도너 기판(800)의 얼라인 마크(860)는 도넛과 같이 중간에 하나의 홀(861)이 형성된 원형 고리 형상으로 이루어질 수 있다.
도너 기판(800)의 얼라인 마크(860)가 하나 이상의 홀(861)을 포함하는 경우, 홀을 통해 웨이퍼(200)의 얼라인 키(220')를 식별할 수 있다. 웨이퍼(200)의 얼라인 키(220')의 엣지는 홀(861) 내측에 배치될 수 있다. 예를 들어, 웨이퍼(200)의 얼라인 키(220')는 얼라인 마크(860)의 홀(861)보다 작은 크기를 가져 얼라인 마크(860)의 홀(861) 내측에 배치될 수도 있다.
다만, 도너 기판(800)의 얼라인 마크(860)가 하나 이상의 홀(861)을 포함하는 경우에도, 웨이퍼(200)의 얼라인 키(220')는 도 6에 도시된 바와 같이 얼라인 마크(860)보다 큰 크기를 가져 얼라인 마크(860)를 감싸는 고리 형태로 이루어질 수도 있으며, 이에 제한되지 않는다.
본 발명의 다른 실시예에 따른 도너 기판(800)에서는 웨이퍼(200)의 얼라인 키(220'), 표시 패널의 얼라인 키 또는 광학 검사 방식을 고려하여 얼라인 마크(860)의 형상을 다양하게 구성할 수 있다. 도너 기판(800)의 얼라인 마크(860)는 웨이퍼(200)의 얼라인 키(220') 또는 표시 패널의 얼라인 키와 정렬될 수 있다. 이때, 얼라인 마크(860)와 웨이퍼(200)의 얼라인 키(220') 또는 표시 패널의 얼라인 키의 정렬을 용이하게 하기 위해, 얼라인 마크(860)의 형상을 다양하게 구성할 수 있다. 예를 들어, 웨이퍼(200)의 얼라인 키(220')가 내측이 불투명한 원 형상으로 이루어지는 경우, 도너 기판(800)의 얼라인 마크(860)를 내측에 홀(861)이 형성된 원 형상으로 형성할 수 있다. 그리고 홀(861) 내부에 얼라인 키(220')가 배치되도록 웨이퍼(200)와 도너 기판(800)을 정렬할 수 있다. 따라서, 본 발명의 다른 실시예에 따른 도너 기판(800)에서는 웨이퍼(200)의 얼라인 키(220'), 표시 패널의 얼라인 키 또는 광학 검사 방식을 고려한 얼라인 마크(860)를 형성하여 도너 기판(800)과 웨이퍼(200), 도너 기판(800)과 표시 패널의 정렬을 용이하게 할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 도너 기판의 단면도이다. 도 9의 도너 기판(900)은 도 1 내지 도 6의 도너 기판(100)과 비교하여 얼라인 마크(960)의 배치가 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 9를 참조하면, 기판(110)의 일면에 얼라인 마크(960)가 형성된다. 기판(110)과 접착층(120) 사이에 얼라인 마크(960)가 배치된다. 기판(110)의 일면에 형성된 얼라인 마크(960)는 접착층(120) 및 수지층(130)으로 덮힐 수 있다. 이때, 얼라인 마크(960)가 형성된 기판(110) 일면에 접착층(120) 및 수지층(130)이 형성되므로, 기판(110)의 일면 상부는 평탄화될 수 있다.
다만, 접착층(120)이 생략되는 경우에도 얼라인 마크(960)가 형성된 기판(110) 일면에 수지층(130)을 이루는 물질을 코팅한 후 이를 경화하여 수지층(130)을 형성하므로 기판(110)의 일면 상부는 평탄화될 수 있다.
본 발명의 또 다른 실시예에 따른 도너 기판(900)은 얼라인 마크(960)를 수지층(130)이 배치된 기판(110)의 일면에 형성하여, 얼라인 마크(960)로 인한 두께 균일도 저하를 최소화할 수 있다. 얼라인 마크(960)는 인쇄 방식, 레이저 각인 방식 또는 반사성이 우수한 물질을 기판(110) 일면에 형성하는 방식 등으로 형성될 수 있다. 이때, 레이저를 기판(110)에 조사하여 각인하는 방식으로 얼라인 마크(960)를 형성하는 경우, 얼라인 마크(960)에 버(burr)가 발생하여 기판(110)의 일면이 평탄하지 않고 거칠어질 수 있다. 이러한 버에 의해 기판(110) 평탄도가 저하될 수 있고, 기판(110) 일면 상의 수지층(130)의 두께 균일도가 저하되어 복수의 제1 돌기(131), 복수의 제2 돌기(132) 등의 위치가 변경될 수 있다. 또한, 도너 기판(900)과 웨이퍼(200) 또는 도너 기판(900)과 표시 패널 간의 정렬 정밀도 또한 저하될 수 있다. 반면, 본 발명의 또 다른 실시예에 따른 도너 기판(900)에서는 얼라인 마크(960)가 형성된 기판(110)의 일면에 접착층(120) 및/또는 수지층(130)을 코팅 및 경화하는 방식으로 형성하므로 기판(110)의 상부가 평탄화될 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 도너 기판(900)에서는 접착층(120) 및/또는 수지층(130)이 얼라인 마크(960)를 덮도록 배치되어, 기판(110)의 표면이 평탄하지 않더라도 수지층(130)의 두께 균일도를 향상시킬 수 있고, 전사 공정 시 정렬 정밀도를 향상시킬 수 있다.
본 발명의 또 다른 실시예에 따른 도너 기판(900)은 접착층(120) 및/또는 수지층(130)이 얼라인 마크(960)를 덮도록 배치되어, 얼라인 마크(960)의 손상을 최소화할 수 있다. 얼라인 마크(960)가 형성된 도너 기판(900)은 1차 전사 공정 및 2차 전사 공정에서 반복하여 사용될 수 있다. 즉, 도너 기판(900)을 재사용하여 1차 전사 공정 및 2차 전사 공정을 수행할 수 있다. 이러한 공정 과정 또는 운송 과정에서 도너 기판(900)이 외부의 구성과 접촉하여 스크래치 등이 발생할 수 있다. 그러나, 본 발명의 또 다른 실시예에 따른 도너 기판(900)에서는 접착층(120) 및/또는 수지층(130)이 얼라인 마크(960)를 덮도록 배치되기 때문에 얼라인 마크(960)가 외부의 구성과 접하지 않을 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 도너 기판(900)에서 얼라인 마크(960)를 덮도록 접착층(120) 및/또는 수지층(130)을 형성하므로, 도너 기판(900)의 반복 사용에 따른 스크래치 등으로 인한 얼라인 마크(960)의 손상을 최소화할 수 있다.
본 발명의 다양한 실시예들에 따른 도너 기판 및 이를 이용한 LED 전사 방법은 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 도너 기판은, 기판, 기판의 일면 상에 배치된 수지층, 수지층 상의 복수의 제1 돌기, 및 기판의 표면에 배치된 얼라인 마크를 포함한다.
본 발명의 다른 특징에 따르면, 얼라인 마크는 기판의 일면의 반대 면에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 얼라인 마크는 기판의 일면에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 수지층과 기판 사이에 배치된 접착층을 더 포함하고, 얼라인 마크는 접착층과 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 수지층은, 복수의 제1 돌기가 배치된 액티브 영역, 및 액티브 영역을 둘러싼 댐 영역을 포함하고, 댐 영역에 배치된 복수의 제2 돌기를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제2 돌기의 높이는 복수의 제1 돌기의 높이와 동일할 수 있다.
본 발명의 또 다른 특징에 따르면, 얼라인 마크는 기판의 표면 중 복수의 제1 돌기 및 복수의 제2 돌기와 중첩하는 부분을 제외한 나머지 부분에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 기판은, 수지층과 중첩하는 전사 영역, 및 수지층의 외측으로 돌출된 비전사 영역을 포함하고, 비전사 영역에 배치된 식별 패턴, 및 비전사 영역에 배치된 방향 패턴을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 얼라인 마크는 전사 영역에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 및 수지층은 투명한 물질로 이루어지고, 얼라인 마크는 불투명한 물질로 이루어질 수 있다.
본 발명의 다른 실시예에 따른 도너 기판 및 이를 이용한 LED 전사 방법은, 웨이퍼와 도너 기판을 정렬하는 단계, 및 웨이퍼 상의 복수의 LED를 도너 기판으로 전사하는 단계를 포함하고, 도너 기판은, 얼라인 마크가 표시된 기판, 기판 상의 수지층, 및 수지층으로부터 돌출된 복수의 제1 돌기를 포함하고, 웨이퍼와 도너 기판을 정렬하는 단계는, 도너의 얼라인 마크와 웨이퍼의 얼라인 키를 정렬하는 단계이다.
본 발명의 다른 특징에 따르면, 얼라인 마크는 기판의 복수의 면 중 수지층과 접하는 면에서 수지층과 중첩하도록 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 얼라인 마크는 기판의 복수의 면 중 수지층과 접하는 면의 반대 면에서 수지층과 중첩하도록 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 및 수지층은 얼라인 마크보다 높은 투과율을 갖는 물질로 이루어지고, 웨이퍼와 도너 기판을 정렬하는 단계는, 도너 기판 외측 또는 웨이퍼 외측에서 얼라인 마크와 얼라인 키를 광학적으로 검사하는 단계일 수 있다.
본 발명의 또 다른 특징에 따르면, 얼라인 마크의 엣지는 얼라인 키의 내측에 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 얼라인 마크는 적어도 하나 이상의 홀을 포함하고, 얼라인 키의 엣지는 홀 내측에 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED를 도너 기판에 전사하는 단계는, 복수의 LED를 복수의 제1 돌기의 상면으로 전사하는 단계일 수 있다.
본 발명의 또 다른 특징에 따르면, 도너 기판은, 수지층으로부터 돌출된 복수의 제2 돌기를 더 포함하고, 복수의 LED를 도너 기판에 전사하는 단계에서, 복수의 LED는 복수의 제2 돌기와 이격될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED가 전사된 도너 기판과 표시 패널을 정렬하는 단계, 및 도너 기판으로 전사된 복수의 LED를 표시 패널로 전사하는 단계를 더 포함하고, 도너 기판과 표시 패널을 정렬하는 단계는, 도너의 얼라인 마크와 표시 패널의 얼라인 키를 정렬하는 단계일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 800, 900: 도너 기판
110: 기판
110A: 전사 영역
110B: 비전사 영역
120: 접착층
130: 수지층
130A: 액티브 영역
130B: 댐 영역
131: 제1 돌기
132: 제2 돌기
140: 식별 패턴
150: 방향 패턴
160, 860, 960: 얼라인 마크
861: 홀
200: 웨이퍼
210: LED
220, 220': 얼라인 키
300: 광학 검사 장비

Claims (19)

  1. 기판;
    상기 기판의 일면 상에 배치된 수지층;
    상기 수지층 상의 복수의 제1 돌기; 및
    상기 기판의 표면에 배치된 얼라인 마크를 포함하는, 도너 기판.
  2. 제1항에 있어서,
    상기 얼라인 마크는 상기 기판의 일면의 반대 면에 배치된, 도너 기판.
  3. 제1항에 있어서,
    상기 얼라인 마크는 상기 기판의 일면에 배치된, 도너 기판.
  4. 제3항에 있어서,
    상기 수지층과 상기 기판 사이에 배치된 접착층을 더 포함하고,
    상기 얼라인 마크는 상기 접착층과 접하는, 도너 기판.
  5. 제1항에 있어서,
    상기 수지층은,
    상기 복수의 제1 돌기가 배치된 액티브 영역; 및
    상기 액티브 영역을 둘러싼 댐 영역을 포함하고,
    상기 댐 영역에 배치된 복수의 제2 돌기를 더 포함하는, 도너 기판.
  6. 제5항에 있어서,
    상기 복수의 제2 돌기의 높이는 상기 복수의 제1 돌기의 높이와 동일한, 도너 기판.
  7. 제6항에 있어서,
    상기 얼라인 마크는 상기 기판의 표면 중 상기 복수의 제1 돌기 및 상기 복수의 제2 돌기와 중첩하는 부분을 제외한 나머지 부분에 배치되는, 도너 기판.
  8. 제1항에 있어서,
    상기 기판은,
    상기 수지층과 중첩하는 전사 영역; 및
    상기 수지층의 외측으로 돌출된 비전사 영역을 포함하고,
    상기 비전사 영역에 배치된 식별 패턴; 및
    상기 비전사 영역에 배치된 방향 패턴을 더 포함하는, 도너 기판.
  9. 제8항에 있어서,
    상기 얼라인 마크는 상기 전사 영역에 배치되는, 도너 기판.
  10. 제1항에 있어서,
    상기 기판 및 상기 수지층은 투명한 물질로 이루어지고,
    상기 얼라인 마크는 불투명한 물질로 이루어지는, 도너 기판.
  11. 웨이퍼와 도너 기판을 정렬하는 단계; 및
    웨이퍼 상의 복수의 LED를 도너 기판으로 전사하는 단계를 포함하고,
    상기 도너 기판은,
    얼라인 마크가 표시된 기판;
    상기 기판 상의 수지층; 및
    상기 수지층으로부터 돌출된 복수의 제1 돌기를 포함하고,
    상기 웨이퍼와 상기 도너 기판을 정렬하는 단계는, 상기 도너의 상기 얼라인 마크와 상기 웨이퍼의 얼라인 키를 정렬하는 단계인, LED 전사 방법.
  12. 제11항에 있어서,
    상기 얼라인 마크는 상기 기판의 복수의 면 중 상기 수지층과 접하는 면에서 상기 수지층과 중첩하도록 배치된, LED 전사 방법.
  13. 제11항에 있어서,
    상기 얼라인 마크는 상기 기판의 복수의 면 중 상기 수지층과 접하는 면의 반대 면에서 상기 수지층과 중첩하도록 배치된, LED 전사 방법.
  14. 제11항에 있어서,
    상기 기판 및 상기 수지층은 상기 얼라인 마크보다 높은 투과율을 갖는 물질로 이루어지고,
    상기 웨이퍼와 상기 도너 기판을 정렬하는 단계는, 상기 도너 기판 외측 또는 상기 웨이퍼 외측에서 상기 얼라인 마크와 상기 얼라인 키를 광학적으로 검사하는 단계인, LED 전사 방법.
  15. 제14항에 있어서,
    상기 얼라인 마크의 엣지는 상기 얼라인 키의 내측에 중첩하는, LED 전사 방법.
  16. 제14항에 있어서,
    상기 얼라인 마크는 적어도 하나 이상의 홀을 포함하고,
    상기 얼라인 키의 엣지는 상기 홀 내측에 중첩하는, LED 전사 방법.
  17. 제11항에 있어서,
    상기 복수의 LED를 상기 도너 기판에 전사하는 단계는, 상기 복수의 LED를 상기 복수의 제1 돌기의 상면으로 전사하는 단계인, LED 전사 방법.
  18. 제17항에 있어서,
    상기 도너 기판은,
    상기 수지층으로부터 돌출된 복수의 제2 돌기를 더 포함하고,
    상기 복수의 LED를 상기 도너 기판에 전사하는 단계에서, 상기 복수의 LED는 상기 복수의 제2 돌기와 이격되는, LED 전사 방법.
  19. 제11항에 있어서,
    상기 복수의 LED가 전사된 상기 도너 기판과 상기 표시 패널을 정렬하는 단계; 및
    상기 도너 기판으로 전사된 상기 복수의 LED를 표시 패널로 전사하는 단계를 더 포함하고,
    상기 도너 기판과 상기 표시 패널을 정렬하는 단계는, 상기 도너의 상기 얼라인 마크와 상기 표시 패널의 얼라인 키를 정렬하는 단계인, LED 전사 방법.
KR1020190135785A 2019-10-29 2019-10-29 도너 기판 및 이를 이용한 led 전사 방법 KR20210051039A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190135785A KR20210051039A (ko) 2019-10-29 2019-10-29 도너 기판 및 이를 이용한 led 전사 방법
US17/768,331 US20240030382A1 (en) 2019-10-29 2020-03-12 Donor substrate and led transfer method using same
CN202080073675.2A CN114600257A (zh) 2019-10-29 2020-03-12 供体基板和使用该供体基板的led转移方法
PCT/KR2020/003430 WO2021085756A1 (ko) 2019-10-29 2020-03-12 도너 기판 및 이를 이용한 led 전사 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190135785A KR20210051039A (ko) 2019-10-29 2019-10-29 도너 기판 및 이를 이용한 led 전사 방법

Publications (1)

Publication Number Publication Date
KR20210051039A true KR20210051039A (ko) 2021-05-10

Family

ID=75716391

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190135785A KR20210051039A (ko) 2019-10-29 2019-10-29 도너 기판 및 이를 이용한 led 전사 방법

Country Status (4)

Country Link
US (1) US20240030382A1 (ko)
KR (1) KR20210051039A (ko)
CN (1) CN114600257A (ko)
WO (1) WO2021085756A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210358857A1 (en) * 2019-12-02 2021-11-18 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display panel and display device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113345864B (zh) * 2021-06-07 2023-07-25 成都辰显光电有限公司 一种驱动背板以及微型发光二极管显示面板
CN113394137B (zh) * 2021-06-09 2023-04-18 成都辰显光电有限公司 微发光器件的转印装置、转印方法及显示面板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4536804B2 (ja) * 2008-06-27 2010-09-01 Ｈｏｙａ株式会社 フォトマスクの製造方法
JP2010262891A (ja) * 2009-05-11 2010-11-18 Canon Inc エネルギービームを用いた転写法におけるドナー基板及び表示素子の製造方法
WO2013021985A1 (ja) * 2011-08-10 2013-02-14 株式会社ブイ・テクノロジー 露光装置用のアライメント装置及びアライメントマーク
US10224308B2 (en) * 2015-07-14 2019-03-05 Goertek, Inc. Transferring method, manufacturing method, device and electronic apparatus of micro-LED
KR101956231B1 (ko) * 2017-11-20 2019-03-08 엘지디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210358857A1 (en) * 2019-12-02 2021-11-18 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display panel and display device

Also Published As

Publication number Publication date
US20240030382A1 (en) 2024-01-25
CN114600257A (zh) 2022-06-07
WO2021085756A1 (ko) 2021-05-06

Similar Documents

Publication Publication Date Title
CN109581737B (zh) 背光单元以及包括该背光单元的液晶显示装置
US11705548B2 (en) Apparatus with micro device
KR101956231B1 (ko) 표시 장치 및 표시 장치의 제조 방법
KR20210051039A (ko) 도너 기판 및 이를 이용한 led 전사 방법
US11482641B2 (en) Electronic device and method for manufacturing the same
US20140185316A1 (en) Display Device and Method of Manufacturing the Same
KR20170107123A (ko) 표시 장치
KR102640288B1 (ko) 표시 장치 및 표시 장치 제조 방법
CN108933157B (zh) 有机发光显示装置
US20220399473A1 (en) Method of manufacturing display device
US9379297B2 (en) LED light source package
KR20190051629A (ko) 표시 장치 및 표시 장치 제조 방법
EP3883001B1 (en) Display device
KR20200114811A (ko) 디스플레이 모듈 및 디스플레이 모듈의 제조 방법
KR20190114738A (ko) 전자 장치
JP2011086527A (ja) Ｅｌ素子、照明装置及びディスプレイ装置
KR20150067609A (ko) 플렉시블 표시 장치 및 이의 제조 방법
US9941218B2 (en) Display apparatus capable of easily acquiring identification about a display panel and a driving chip
US7741774B2 (en) Backlight module including at least one luminescence element, and method of fabricating the same
JP2023123546A (ja) Ｌｅｄの転写方法及びそれを用いた表示装置の製造方法
CN113906490A (zh) 发光元件基板以及显示装置
US20230174829A1 (en) Optical adhesive film structure, stitching display module and manufacturing method thereof
EP3869262A1 (en) Method of manufacturing tiled display device
KR20190025305A (ko) Led 발광 유닛 및 led 디스플레이 장치
CN107482134A (zh) 柔性显示器及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination