KR20210036199A - 반도체 장치, 그 제조 방법, 및 이를 포함하는 디스플레이 장치 - Google Patents

반도체 장치, 그 제조 방법, 및 이를 포함하는 디스플레이 장치 Download PDF

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Abstract

반도체 장치는 제1 방향을 따라 배열된 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 상에 제공되는 분리층, 기판의 상면에 수직한 제2 방향을 따라 분리층과 중첩하는 HEMT(High Electron Mobility Transistor) 소자, 제2 영역 상에 제공되는 발광 소자, 및 HEMT 소자의 측면을 덮는 제1 절연 패턴을 포함하되, 제1 절연 패턴은 제2 방향을 따라 분리층과 중첩하고, 제1 방향은 기판의 상면에 평행하다.

Description

반도체 장치, 그 제조 방법, 및 이를 포함하는 디스플레이 장치 {SEMICONDUCTOR DEVICE, METHOD OF FABRICATING THE SAME, AND DISPLAY DEVICE INCLUDING THE SAME}
본 개시는 반도체 장치, 반도체 장치의 제조 방법, 및 디스플레이 장치에 관한 것이다.
디스플레이 장치로 LCD(liquid crystal display)와 OLED(organic light emitting diode) 디스플레이 등이 널리 사용되고 있다. 최근에는 마이크로-LED(micro-light emitting diode)를 이용하여 고해상도 디스플레이 장치를 제작하는 기술이 각광을 받고 있다. 그러나, 마이크로-LED를 이용한 고해상도 디스플레이 장치를 제작하기 위해서는 고효율의 소형 LED 칩들 제작하여야 하며, 소형 LED 칩들을 적절한 위치에 배열시키기 위해서 고난이도의 전사(transfer) 기술이 요구된다.
해결하고자 하는 과제는 고집적도를 갖는 반도체 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 고해상도를 갖는 디스플레이 장치를 제공하는 것에 있다.
해결하고자 하는 과제는 수율이 높은 디스플레이 장치의 제조 방법을 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 제1 방향을 따라 배열된 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 상에 제공되는 분리층; 상기 기판의 상면에 수직한 제2 방향을 따라 상기 분리층과 중첩하는 HEMT(High Electron Mobility Transistor) 소자; 상기 제2 영역 상에 제공되는 발광 소자; 및상기 HEMT 소자의 측면을 덮는 제1 절연 패턴;을 포함하되, 상기 제1 절연 패턴은 상기 제2 방향을 따라 상기 분리층과 중첩하고, 상기 제1 방향은 상기 기판의 상기 상면에 평행한 반도체 장치가 제공될 수 있다.
상기 HEMT 소자와 상기 제2 방향을 따라 중첩하는 상기 분리층의 일 영역의 두께는 상기 제1 절연 패턴과 상기 제2 방향을 따라 중첩하는 상기 분리층의 다른 영역의 두께보다 클 수 있다.
상기 발광 소자의 측면을 덮는 제2 절연 패턴;을 더 포함하되, 상기 제2 절연 패턴은 상기 분리층과 상기 기판 사이의 준위에 위치할 수 있다.
상기 발광 소자는: 상부 반도체 층; 상기 상부 반도체 층과 상기 기판 사이에 제공되는 활성층; 및 상기 활성층과 상기 기판 사이에 제공되는 하부 반도체 층;을 포함하되, 상기 하부 반도체 층은 상기 제1 방향을 따라 상기 제2 절연 패턴과 상기 기판 사이로 연장하고, 상기 활성층과 상기 제2 방향을 따라 중첩하는 상기 하부 반도체 층의 일 영역의 두께는 상기 제2 절연 패턴과 상기 제2 방향을 따라 중첩하는 상기 하부 반도체 층의 다른 영역의 두께보다 클 수 있다.
상기 분리층과 상기 기판 사이에 제공되는 상부 스페이서 층; 및 상기 상부 스페이서 층과 상기 기판 사이에 제공되는 하부 스페이서 층;을 더 포함하되, 상기 하부 반도체 층은 상기 제1 방향을 따라 상기 하부 스페이서 층과 상기 기판 사이로 연장될 수 있다.
상기 발광 소자는 상기 분리층과 상기 제1 방향을 따라 중첩할 수 있다.
상기 발광 소자는: 상부 반도체 층; 상기 상부 반도체 층과 상기 기판 사이에 제공되는 활성층; 및 상기 활성층과 상기 기판 사이에 제공되는 하부 반도체 층;을 포함하되, 상기 하부 반도체 층, 상기 활성층, 및 상기 상부 반도체 층은 상기 제2 영역 상에 차례로 적층될 수 있다.
상기 발광 소자는: 상기 제2 방향으로 연장하는 내부 반도체 패턴; 상기 내부 반도체 패턴의 측면들 및 상면을 덮는 발광 패턴; 및 상기 발광 패턴의 측면들 및 상면을 덮는 외부 반도체 패턴;을 포함할 수 있다.
상기 HEMT 소자는 상기 기판과 상기 분리층 사이에 제공될 수 있다.
상기 발광 소자는: 상부 반도체 층; 상기 상부 반도체 층과 상기 기판 사이에 제공되는 활성층; 및 상기 활성층과 상기 기판 사이에 제공되는 하부 반도체 층;을 포함하되, 상기 상부 반도체 층은 상기 제1 방향을 따라 상기 HEMT 소자와 상기 기판 사이로 연장할 수 있다.
상기 상부 반도체 층의 상부에 제공되는 광 추출 패턴들;을 더 포함할 수 있다.
일 측면에 있어서, 제1 영역 및 제2 영역을 갖는 제1 기판을 준비하는 것; 상기 제1 영역 상에 분리층을 형성하는 것; 상기 분리층 상에 상부 막 구조체를 형성하는 것; 상기 상부 막 구조체의 측부에 제1 불순물을 주입하는 것; 및 상기 분리층과 상기 제1 기판 사이에 하부 막 구조체를 형성하는 것;을 포함하되, 상기 하부 막 구조체는 상기 제1 기판의 상면에 평행한 제1 방향을 따라 상기 분리층과 상기 제1 기판 사이로 연장하고, 상기 상부 막 구조체는, 차례로 적층된 채널층 및 채널 공급층을 포함하며, 상기 제1 불순물을 주입하는 공정은 상기 채널 공급층의 상면부터 상기 채널층의 바닥면까지 수행되는 반도체 장치의 제조 방법이 제공될 수 있다.
상기 제1 불순물을 주입하는 공정 시, 상기 분리층의 상부에 상기 제1 불순물이 주입될 수 있다.
상기 제2 영역 상의 상기 하부 막 구조체의 측부에 제2 불순물을 주입하는 것;을 더 포함하되, 상기 하부 막 구조체는, 차례로 적층된 하부 반도체 층, 활성층, 및 상부 반도체 층을 포함하고, 상기 제2 불순물을 주입하는 공정은 상기 상부 반도체 층의 상면부터 상기 활성층의 바닥면까지 수행될 수 있다.
상기 제2 불순물을 주입하는 공정 시, 상기 하부 반도체 층의 상부에 상기 제2 불순물이 주입될 수 있다.
상기 상부 막 구조체 및 상기 하부 막 구조체 상에 절연층을 형성하는 것; 상기 절연층 상에 제2 기판을 형성하는 것; 상기 제2 기판과 상기 절연층 사이에 접합층을 형성하는 것; 및 상기 제1 기판을 제거하는 것;을 더 포함하되, 상기 하부 반도체 층의 바닥면은 상기 제1 기판을 제거하는 것에 의해 노출될 수 있다.
상기 하부 반도체 층의 하부에 광 추출 패턴들을 형성하는 것;을 더 포함할 수 있다.
상기 제1 불순물을 주입하는 공정 및 상기 제2 불순물을 주입하는 공정은 동시에 수행될 수 있다.
일 측면에 있어서, 기판; 상기 기판 상에 제공되는 발광 소자들; 상기 발광 소자들 사이에 각각 제공되는 분리층들; 상기 기판의 상면에 수직한 일 방향을 따라 상기 분리층들과 각각 중첩하는 HEMT 소자들; 상기 HEMT 소자들의 측면들 상에 각각 제공되는 제1 절연 패턴들; 및 상기 발광 소자들의 측면들 상에 각각 제공되는 제2 절연 패턴들;을 포함하되, 상기 제1 절연 패턴들은 상기 일 방향을 따라 상기 분리층들에 각각 중첩하는 디스플레이 장치가 제공될 수 있다.
상기 HEMT 소자들은 상기 분리층들과 상기 기판 사이에 제공될 수 있다.
본 개시는 하나의 기판 상에 모놀리식(Monolithic)하게 집적된 고 전자 이동도 트랜지스터(HEMT) 소자 및 발광 소자를 포함하는 반도체 장치를 제공할 수 있다.
본 개시는 하나의 기판 상에 모놀리식하게 집적된 고 전자 이동도 트랜지스터 소자 및 발광 소자를 포함하는 반도체 장치의 제조 방법을 제공할 수 있다.
본 개시는 하나의 기판 상에 모놀리식하게 집적된 고 전자 이동도 트랜지스터 소자들 및 발광 소자들을 포함하는 디스플레이 장치를 제공할 수 있다.
다만, 발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다.
도 2는 도 1을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 3은 도 1을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 4는 도 1을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5는 도 1을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다.
도 8은 예시적인 실시예들에 따른 디스플레이 장치를 나타내는 도면이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다.
도 10은 도 9를 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 11은 도 9를 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 12는 도 9를 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 13은 도 9를 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 14는 도 9를 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다.
도 16은 예시적인 실시예들에 따른 디스플레이 장치를 나타내는 도면이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다.
도 18은 도 17을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 19는 도 17을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다.
도 21은 예시적인 실시예들에 따른 디스플레이 장치를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다.
도 1을 참조하면, 기판(100), 발광 소자(200), 분리층(300), 고 전자 이동도 트랜지스터(High Electron Mobility Transistor, 이하 HEMT) 소자(400), 제1 절연 패턴들(IP1), 및 제2 절연 패턴들(IP2)을 포함하는 반도체 장치(11)가 제공될 수 있다. 기판(100)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 기판(100)의 상면(100u)에 평행한 제1 방향(DR1)을 따라 배열될 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 글라스 기판, 사파이어 기판, SiO2가 코팅된 실리콘 기판일 수 있다. 다만, 기판(100)은 상기 예시된 것들로 한정되지 않는다.
제1 영역(R1) 상에 분리층(300)이 제공될 수 있다. 분리층(300)은 분리층(300) 상에 배치되는 HEMT 소자(400)와 분리층(300) 아래의 층을 전기적으로 분리시킬 수 있다. 분리층(300)은 절연 물질을 포함할 수 있다. 예를 들어, 분리층(300)은 도핑되지 않은 GaN(Undoped GaN) 또는 탄소가 도핑된 GaN(Carbon doped GaN)을 포함할 수 있다.
분리층(300) 상에 HEMT 소자(400)가 제공될 수 있다. HEMT 소자(400)는 채널층(410), 채널 공급층(420), 디플리션 형성 패턴(442), 게이트 전극(G), 소스 전극(S), 및 드레인 전극(D)을 포함할 수 있다. 채널층(410)은 Ⅲ-Ⅴ족 계열의 화합물 반도체를 포함할 수 있다. 예를 들어, 채널층(410)은 GaN를 포함할 수 있다.
채널 공급층(420)은 채널층(410)과 다른 반도체 층일 수 있다. 채널 공급층(420)은 채널층(410)에 2차원 전자가스(2-dimensional electron gas, 이하 2DEG) 층(430)을 형성할 수 있다. 2DEG 층(430)은 채널 공급층(420)과 채널층(410)의 계면에 인접한 채널층(410)에 형성될 수 있다. 채널 공급 채널 공급층(420)은 채널층(410)과 분극 특성, 에너지 밴드갭(bandgap), 및/또는 격자상수가 다를 수 있다. 예를 들어, 채널 공급층(420)은 채널층(410)보다 분극률 및/또는 에너지 밴드갭이 클 수 있다. 채널 공급층(420)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 에서 선택된 하나 이상의 물질을 포함할 수 있다. 예를 들어, 채널 공급층(420)은 AlGaN, AlInN, InGaN, AlN, 및 AlInGaN 중 적어도 하나를 포함할 수 있다. 채널 공급층(420)은 단층 구조 또는 다층 구조를 가질 수 있다.
채널 공급층(420) 상에 디플리션 형성 패턴(442)이 제공될 수 있다. 디플리션 형성 패턴(442)은 그 아래의 채널 공급층(420)의 일 부분의 에너지 밴드갭을 높일 수 있다. 이에 따라, 디플리션 형성 패턴(442) 아래의 2DEG 층(430)에 디플리션 영역(Depletion Region)이 형성될 수 있다. 즉, 2DEG 층(430)은 디플리션 형성 패턴(442)에 인접한 영역에서 끊어질 수 있다. 이에 따라, HEMT 소자(400)는 노멀리-오프(normally-off) 특성을 가질 수 있다.
디플리션 형성 패턴(442)은 p형 반도체층이거나, p형 불순물로 도핑된 층(즉, p-도핑층)일 수 있다. 또한, 디플리션 형성 패턴(442)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예컨대, 디플리션 형성 패턴(442)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 어느 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로, 디플리션 형성 패턴(442)은 p-GaN층 또는 p-AlGaN층일 수 있다.
디플리션 형성 패턴(442) 상에 게이트 전극(G)이 제공될 수 있다. 게이트 전극(G)은 다양한 금속 또는 금속 화합물을 포함할 수 있다. 게이트 전극(G) 양측의 채널 공급층(420) 상에 소스 전극(S) 및 드레인 전극(D)이 제공될 수 있다. 소스 전극(S) 및 드레인 전극(D)은 2DEG 층(430)과 전기적으로 연결될 수 있다. 소스 전극(S) 및 드레인 전극(D)은 채널 공급층(420)과 오믹 접촉(ohmic contact)할 수 있다. 다른 예시적인 실시예에서, 소스 전극(S)과 채널 공급층(420) 사이 및 드레인 전극(D)과 채널 공급층(420) 사이에 오믹 콘택층(미도시)이 더 구비될 수도 있다.
HEMT 소자(400)의 측면들 상에 제1 절연 패턴들(IP1)이 각각 제공될 수 있다. 제1 절연 패턴들(IP1)은 채널층(410)의 바닥면부터 채널 공급층(420)의 상면까지 제2 방향(DR2)을 따라 연장할 수 있다. 제1 절연 패턴들(IP1)은 분리층(300) 상에 제공될 수 있다. 제1 절연 패턴들(IP1)은 기판(100)의 상면(100u)에 수직한 제2 방향(DR2)을 따라 분리층(300)에 중첩할 수 있다. 제1 절연 패턴들(IP1)의 바닥면들은 채널층(410)의 바닥면과 공면을 이룰 수 있다. 채널층(410)에 제2 방향(DR2)을 따라 중첩하는 분리층(300)의 일 영역의 두께는 제1 절연 패턴들(IP1)에 제2 방향(DR2)을 따라 중첩하는 분리층(300)의 다른 영역의 두께와 실질적으로 동일할 수 있다. 제1 절연 패턴들(IP1)은 채널 공급층(420)과 채널층(410)에 제1 불순물이 주입되어 형성될 수 있다. 예를 들어, 제1 불순물은 아르곤(Ar) 원소를 포함할 수 있다.
제2 영역(R2) 상에 발광 소자(200)가 제공될 수 있다. 예를 들어, 발광 소자(200)는 마이크로 LED일 수 있다. 발광 소자(200)는 하부 반도체 층(210), 활성층(220), 상부 반도체 층(230), 및 애노드 전극(AE)을 포함할 수 있다.
하부 반도체 층(210)은 제1 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 하부 반도체 층(210)은 n형 GaN를 포함할 수 있다. 하부 반도체 층(210)은 제1 방향(DR1)을 따라 기판(100)과 분리층(300) 사이로 연장할 수 있다.
상부 반도체 층(230)은 하부 반도체 층(210) 상에 제공될 수 있다. 상부 반도체 층(230)은 제1 도전형과 다른 제2 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 상부 반도체 층(230)은 p형 GaN를 포함할 수 있다.
활성층(220)은 하부 반도체 층(210)과 상부 반도체 층(230) 사이에 제공될 수 있다. 활성층(220)은 하부 반도체 층(210)과 상부 반도체 층(230)으로부터 제공된 전자 및 정공을 수용하여, 광을 생성할 수 있다. 활성층(220)은 단일 양자 우물(Single Quantum Well, SQW), 다중 양자 우물(Multi Quantum Well, MQW), 초격자(Super Lattices, SLs), 또는 이들의 조합을 포함할 수 있다. 예를 들어, 활성층(220)은 InxGa1-xN/GaN(0=x<1)를 포함할 수 있다.
애노드 전극(AE)은 상부 반도체 층(230) 상에 제공될 수 있다. 애노드 전극(AE)은 상부 반도체 층(230)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 드레인 전극(D)과 애노드 전극(AE)은 전기적으로 연결될 수 있다. 이 경우, HEMT 소자(400)는 발광 소자(200)를 작동시키는 구동 소자일 수 있다. 애노드 전극(AE)은 게이트 전극(G), 소스 전극(S), 및 드레인 전극(D)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 애노드 전극(AE)은 금속 또는 금속 화합물을 포함할 수 있다.
발광 소자(200)의 측면들 상에 제2 절연 패턴들(IP2)이 각각 제공될 수 있다. 제2 절연 패턴들(IP2)은 활성층(220)의 바닥면부터 상부 반도체 층(230)의 상면까지 제2 방향(DR2)을 따라 연장할 수 있다. 제2 절연 패턴들(IP2)은 하부 반도체 층(210) 상에 제공될 수 있다. 제2 절연 패턴들(IP2)은 제2 방향(DR2)을 따라 하부 반도체 층(210)에 중첩할 수 있다. 제2 절연 패턴들(IP2)의 바닥면들은 활성층(220)의 바닥면과 공면을 이룰 수 있다. 활성층(220)에 제2 방향(DR2)을 따라 중첩하는 하부 반도체 층(210)의 일 영역의 두께는 제2 절연 패턴들(IP2)에 제2 방향(DR2)을 따라 중첩하는 하부 반도체 층(210)의 다른 영역의 두께와 실질적으로 동일할 수 있다. 제2 절연 패턴들(IP2)은 상부 반도체 층(230) 및 활성층(220)에 제2 불순물이 주입되어 형성될 수 있다. 제2 불순물은 제1 불순물과 실질적으로 동일할 수 있다. 예를 들어, 제2 불순물은 아르곤(Ar) 원소를 포함할 수 있다.
분리층(300)과 하부 반도체 층(210) 사이에 상부 스페이서 층(250)이 제공될 수 있다. 상부 스페이서 층(250)은 상부 반도체 층(230)과 제1 방향(DR1)을 따라 중첩할 수 있다. 상부 스페이서 층(250)은 상부 반도체 층(230)과 실질적으로 동일한 두께를 가질 수 있다. 상부 스페이서 층(250)은 상부 반도체 층(230)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 상부 스페이서 층(250)은 p형 GaN를 포함할 수 있다.
상부 스페이서 층(250)과 하부 반도체 층(210) 사이에 하부 스페이서 층(240)이 제공될 수 있다. 하부 스페이서 층(240)은 활성층(220)과 제1 방향(DR1)을 따라 중첩할 수 있다. 하부 스페이서 층(240)은 활성층(220)과 실질적으로 동일한 두께를 가질 수 있다. 하부 스페이서 층(240)은 활성층(220)과 실질적으로 동일한 물질을 포함할 수 있다. 하부 스페이서 층(240)은 단일 양자 우물, 다중 양자 우물, 초격자, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부 스페이서 층(240)은 InxGa1-xN/GaN(0=x<1)를 포함할 수 있다.
HEMT 소자(400), 제1 절연 패턴들(IP1), 및 제2 절연 패턴들(IP2) 상에 패시베이션 층(450)이 제공될 수 있다. 패시베이션 층(450)은 소스 전극(S), 드레인 전극(D), 게이트 전극(G), 애노드 전극(AE), 및 상부 반도체 층(230)을 노출할 수 있다. 패시베이션 층(450)은 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션 층(450)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 패시베이션 층(450)은 단층 구조 또는 다층 구조를 가질 수 있다.
본 개시는 서로 다른 HEMT 소자(400)와 발광 소자(200)가 하나의 기판(100) 상에 모놀리식(monolithic)하게 집적된 반도체 장치(11)를 제공할 수 있다.
도 2는 도 1을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 3은 도 1을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 4는 도 1을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 5는 도 1을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 기판(100)이 준비될 수 있다. 기판(100)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 기판(100)의 상면(100u)에 평행한 제1 방향(DR1)을 따라 배열될 수 있다.
기판(100) 상에 차례로 하부 반도체 층(210), 활성층(220), 상부 반도체 층(230), 분리층(300), 채널층(410), 채널 공급층(420), 및 디플리션 형성층(440)이 적층될 수 있다. 예를 들어, 하부 반도체 층(210), 활성층(220), 상부 반도체 층(230), 분리층(300), 채널층(410), 채널 공급층(420), 및 디플리션 형성층(440)은 에피택시얼 성장(Epitaxial Growth) 공정에 의해 형성될 수 있다. 하부 반도체 층(210), 활성층(220), 상부 반도체 층(230), 분리층(300), 채널층(410), 채널 공급층(420), 및 디플리션 형성층(440)은 기판(100)의 상면(100u)에 수직한 제2 방향(DR2)을 따라 제1 영역(R1) 및 제2 영역(R2)과 중첩할 수 있다.
하부 반도체 층(210)은 제1 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 하부 반도체 층(210)은 n형 GaN를 포함할 수 있다.
활성층(220)은 단일 양자 우물, 다중 양자 우물, 초격자, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 활성층(220)은 InxGa1-xN/GaN(0=x<1)를 포함할 수 있다.
상부 반도체 층(230)은 제1 도전형과 다른 제2 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 상부 반도체 층(230)은 p형 GaN를 포함할 수 있다.
분리층(300)은 절연 물질을 포함할 수 있다. 예를 들어, 분리층(300)은 도핑되지 않은 GaN(Undoped GaN) 또는 탄소가 도핑된 GaN(Carbon doped GaN)을 포함할 수 있다.
채널층(410)은 Ⅲ-Ⅴ족 계열의 화합물 반도체를 포함할 수 있다. 예를 들어, 채널층(410)은 GaN를 포함할 수 있다.
채널 공급층(420)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 에서 선택된 하나 이상의 물질을 포함할 수 있다. 예를 들어, 채널 공급층(420)은 AlGaN, AlInN, InGaN, AlN, 및 AlInGaN 중 적어도 하나를 포함할 수 있다.
디플리션 형성층(440)은 p형 반도체층이거나, p형 불순물로 도핑된 층(즉, p-도핑층)일 수 있다. 또한, 디플리션 형성층(440)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예컨대, 디플리션 형성층(440)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 어느 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 구체적인 예로, 디플리션 형성층(440)은 p-GaN층 또는 p-AlGaN층일 수 있다.
도 3을 참조하면, 디플리션 형성층(440), 채널 공급층(420), 채널층(410), 및 분리층(300)이 패터닝될 수 있다. 제2 영역(R2)과 제2 방향(DR2)을 따라 중첩하는 디플리션 형성층(440), 채널 공급층(420), 채널층(410), 및 분리층(300)의 일 부분들이 제거될 수 있다. 예를 들어, 상기 일 부분들에 선택적 식각 공정이 수행되어, 상기 일부분들이 제거될 수 있다. 예를 들어, 상기 선택적 식각 공정은 선택적 유도 결합 플라즈마 에칭(Selective Inductive Coupled Plasma Etching) 공정을 포함할 수 있다. 분리층(300)은 상부 반도체 층(230)을 노출할 수 있다.
도 4를 참조하면, 디플리션 형성층(440), 채널 공급층(420), 및 채널층(410)의 제1 영역(R1)의 경계에 인접한 영역들에 제1 불순물이 주입되어, 제1 절연 패턴들(IP1)을 형성할 수 있다. 예를 들어, 제1 불순물을 주입하는 공정은 이온 주입(Ion Implantation) 공정을 포함할 수 있다. 제1 불순물을 주입하는 공정은 채널층(410)의 바닥면까지 수행될 수 있다. 즉, 제1 불순물은 디플리션 형성층(440)의 상면부터 채널층(410)의 바닥면까지 주입될 수 있다. 예를 들어, 제1 불순물은 아르곤(Ar) 원소를 포함할 수 있다.
제2 영역(R2) 상의 상부 반도체 층(230) 및 활성층(220)에 제2 불순물이 주입되어, 제2 절연 패턴들(IP2)을 형성할 수 있다. 제2 불순물은 상부 반도체 층(230) 및 활성층(220)의 제2 영역(R2)의 경계에 인접한 영역들에 주입될 수 있다. 예를 들어, 제2 불순물을 주입하는 공정은 이온 주입 공정을 포함할 수 있다. 제2 불순물을 주입하는 공정은 활성층(220)의 바닥면까지 수행될 수 있다. 즉, 제2 불순물은 상부 반도체 층(230)의 상면부터 활성층(220)의 바닥면까지 주입될 수 있다. 예를 들어, 제2 불순물은 아르곤(Ar) 원소를 포함할 수 있다. 일 예에서, 제1 불순물을 주입하는 공정 및 제2 불순물을 주입하는 공정은 동시에 수행될 수 있다. 제1 영역(R1) 상의 상부 반도체 층(230)과 활성층(220)은 각각 상부 스페이서 층(250) 및 하부 스페이서 층(240)으로 지칭될 수 있다.
도 5를 참조하면, 채널 공급층(420) 상에 디플리션 형성 패턴(442)이 형성될 수 있다. 예를 들어, 디플리션 형성 패턴(442)을 형성하는 공정은 디플리션 형성층(도 4의 440)에 식각 마스크(미도시)를 이용한 식각 공정을 수행하여, 디플리션 형성층(도 4의 440)을 패터닝하는 것을 포함할 수 있다. 디플리션 형성 패턴(442)은 채널 공급층(420)의 상면을 노출할 수 있다. 식각 마스크는 상기 식각 공정 후 또는 식각 공정 동안 제거될 수 있다.
채널 공급층(420), 디플리션 형성 패턴(442), 상부 반도체 층(230), 제1 절연 패턴들(IP1), 및 제2 절연 패턴들(IP2) 상에 패시베이션 층(450)이 형성될 수 있다. 예를 들어, 패시베이션 층(450)은 화학 기상 증착(Chemical Vapor Deposition, 이하 CVD) 공정, 물리 기상 증착(Physical Vapor Deposition, 이하 PVD) 공정, 또는 원자 층 증착(Atom Layer Deposition, 이하 ALD) 공정에 의해 형성될 수 있다. 패시베이션 층(450)은 채널 공급층(420), 디플리션 형성 패턴(442), 상부 반도체 층(230), 제1 절연 패턴들(IP1), 및 제2 절연 패턴들(IP2)의 표면들을 따라 연장할 수 있다.
도 1을 다시 참조하면, 소스 전극(S), 드레인 전극(D), 게이트 전극(G), 및 애노드 전극(AE)이 형성될 수 있다. 소스 전극(S), 드레인 전극(D), 게이트 전극(G), 및 애노드 전극(AE)을 형성하는 것은 패시베이션 층(450)을 패터닝하여 채널 공급층(420), 디플리션 형성 패턴(442), 및 상부 반도체 층(230)을 노출하는 개구들을 형성하는 것, 패시베이션 층(450) 상에 상기 개구들을 채우는 전도성 물질 막을 형성하는 것 및 상기 전도성 물질 막을 패터닝하여 개구들 사이의 패시베이션 층(450)을 노출하는 것을 포함할 수 있다.
소스 전극(S) 및 드레인 전극(D)은 디플리션 형성 패턴(442)을 사이에 두고 제1 방향(DR1)을 따라 서로 이격되도록 형성될 수 있다. 소스 전극(S) 및 드레인 전극(D)은 패시베이션 층(450)을 관통할 수 있다. 소스 전극(S) 및 드레인 전극(D)의 각각의 바닥면은 채널 공급층(420)에 접할 수 있다. 소스 전극(S) 및 드레인 전극(D)의 각각의 상면은 패시베이션 층(450)에 의해 노출될 수 있다.
게이트 전극(G)은 디플리션 형성 패턴(442) 상에 형성될 수 있다. 게이트 전극(G)은 소스 전극(S) 및 드레인 전극(D) 사이에 형성될 수 있다.
애노드 전극(AE)은 상부 반도체 층(230)을 노출하는 개구의 일부를 채울 수 있다. 애노드 전극(AE)은 서로 바로 인접한 상부 반도체 층(230)과 제2 절연 패턴(IP2)의 상면들 상에 형성될 수 있다. 애노드 전극(AE)의 바닥면의 일부분은 상부 반도체 층(230)에 접하고, 다른 부분은 제2 절연 패턴(IP2)에 접할 수 있다.
제2 영역(R2) 상에 형성된 하부 반도체 층(210), 활성층(220), 상부 반도체 층(230), 및 애노드 전극(AE)은 발광 소자(도 1의 200)로 구성할 수 있다. 제1 영역(R1) 상의 채널층(410), 채널 공급층(420), 디플리션 형성 패턴(442), 게이트 전극(G), 소스 전극(S), 및 드레인 전극(D)은 HEMT 소자(도 1의 400)를 구성할 수 있다.
본 개시는 발광 소자(도 1의 200)와 HEMT 소자(도 1의 400)를 하나의 기판(100) 상에 모놀리식하게 형성하는 반도체 장치의 제조 방법을 제공할 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 6을 참조하면, 기판(100), HEMT 소자(400), 발광 소자(200), 제1 절연 패턴들(IP1), 및 제2 절연 패턴들(IP2)을 포함하는 반도체 장치(12)가 제공될 수 있다.
채널층(410)에 제2 방향(DR2)을 따라 중첩하는 분리층(300)의 일 영역의 두께는 제1 절연 패턴들(IP1)에 제2 방향(DR2)을 따라 중첩하는 분리층(300)의 다른 영역의 두께보다 클 수 있다. 분리층(300)의 상부는 제1 방향(DR1)을 따라 제1 절연 패턴들(IP1)의 하부들과 중첩할 수 있다. 분리층(300)의 상면은 단차를 가질 수 있다. 분리층(300)의 일 영역의 상면은 분리층(300)의 다른 영역의 상면보다 높은 레벨에 위치할 수 있다. 분리층(300)의 일 영역의 상면은 분리층(300)의 최상면일 수 있다. 분리층(300)의 일 영역의 상면과 기판(100)의 상면(100u) 사이의 거리는 분리층(300)의 다른 영역의 상면과 기판(100)의 상면(100u) 사이의 거리보다 클 수 있다.
활성층(220)에 제2 방향(DR2)을 따라 중첩하는 하부 반도체 층(210)의 일 영역의 두께는 제2 절연 패턴들(IP2)에 제2 방향(DR2)을 따라 중첩하는 하부 반도체 층(210)의 다른 영역의 두께보다 클 수 있다. 하부 반도체 층(210)의 상부는 제1 방향(DR1)을 따라 제2 절연 패턴들(IP2)의 하부들과 중첩할 수 있다. 하부 반도체 층(210)의 상면은 단차를 가질 수 있다. 하부 반도체 층(210)의 일 영역의 상면은 하부 반도체 층(210)의 다른 영역의 상면보다 높은 레벨에 위치할 수 있다. 하부 반도체 층(210)의 일 영역의 상면은 하부 반도체 층(210)의 최상면일 수 있다. 하부 반도체 층(210)의 일 영역의 상면과 기판(100)의 상면(100u) 사이의 거리는 하부 반도체 층(210)의 다른 영역의 상면과 기판(100)의 상면(100u) 사이의 거리보다 클 수 있다.
본 개시는 서로 다른 HEMT 소자(400)와 발광 소자(200)가 하나의 기판(100) 상에 모놀리식(monolithic)하게 집적된 반도체 장치(12)를 제공할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 7을 참조하면, 기판(100), HEMT 소자(400), 발광 소자(200), 제1 절연 패턴들(IP1), 및 제2 절연 패턴들(IP2)을 포함하는 반도체 장치(13)가 제공될 수 있다.
제1 절연 패턴들(IP1)은 분리층(300)을 지나 상부 스페이서 층(250)에 접할 수 있다. 제1 절연 패턴들(IP1)의 하부는 상부 스페이서 층(250)의 상부와 제1 방향(DR1)을 따라 중첩할 수 있다. 제1 절연 패턴들(IP1)의 바닥면들은 상부 스페이서 층(250)의 최상면보다 낮은 레벨에 위치할 수 있다. 상부 스페이서 층(250)의 최상면은 분리층(300)과 제2 방향(DR2)을 따라 중첩하는 상부 스페이서 층(250)의 일 영역의 상면일 수 있다. 제1 절연 패턴들(IP1)의 바닥면들과 기판(100)의 상면(100u) 사이의 거리는 상부 스페이서 층(250)의 최상면과 기판(100)의 상면(100u) 사이의 거리보다 작을 수 있다.
제2 절연 패턴들(IP2)은 하부 반도체 층(210)을 지나지 않을 수 있다. 즉, 제2 절연 패턴(IP2)의 바닥면은 하부 반도체 층(210)의 최상면과 바닥면 사이에 위치할 수 있다. 활성층(220)에 제2 방향(DR2)을 따라 중첩하는 하부 반도체 층(210)의 일 영역의 두께는 제2 절연 패턴들(IP2)에 제2 방향(DR2)을 따라 중첩하는 하부 반도체 층(210)의 다른 영역의 두께보다 클 수 있다. 하부 반도체 층(210)의 상부는 제1 방향(DR1)을 따라 제2 절연 패턴들(IP2)의 하부들과 중첩할 수 있다. 상기 하부 반도체 층(210)의 일 영역의 상면은 상기 하부 반도체 층(210)의 다른 영역의 상면보다 높은 레벨에 위치할 수 있다. 상기 하부 반도체 층(210)의 일 영역의 상면과 기판(100)의 상면(100u) 사이의 거리는 상기 하부 반도체 층(210)의 다른 영역의 상면과 기판(100)의 상면(100u) 사이의 거리보다 클 수 있다.
제1 절연 패턴들(IP1)의 하부들과 제2 절연 패턴들(IP2)의 상부들은 제1 방향(DR1)을 따라 서로 중첩할 수 있다. 서로 바로 인접한 제1 절연 패턴(IP1)의 하부와 제2 절연 패턴(IP2)의 상부는 서로 직접 접할 수 있다. 예시적인 실시예들에서, 서로 직접 접하는 제1 절연 패턴(IP1)과 제2 절연 패턴(IP2)은 단일 구조체일 수 있다. 다시 말해, 서로 직접 접하는 제1 절연 패턴(IP1)과 제2 절연 패턴(IP2)은 그 사이의 경계면없이 서로 연결될 수 있다.
본 개시는 서로 다른 HEMT 소자(400)와 발광 소자(200)가 하나의 기판(100) 상에 모놀리식(monolithic)하게 집적된 반도체 장치(13)를 제공할 수 있다.
도 8은 예시적인 실시예들에 따른 디스플레이 장치를 나타내는 도면이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것들과 실질적으로 동일한 내용들은 설명되지 않을 수 있다.
도 8을 참조하면, 복합 층(1000) 및 광 제어 층(2000)을 포함하는 디스플레이 장치(1)가 제공될 수 있다. 디스플레이 장치(1)는 복수의 픽셀들을 포함할 수 있다. 다만, 설명의 편의를 위해 하나의 픽셀이 도시되었다. 픽셀은 서로 다른 색들을 갖는 광들을 각각 방출하는 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)을 포함할 수 있다. 예를 들어, 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)은 각각 적색 광, 녹색 광, 및 청색 광을 방출할 수 있다.
복합 층(1000)은 기판(100), 발광 소자들(200), 하부 스페이서 층들(240), 상부 스페이서 층들(250), 분리층들(300), HEMT 소자들(400), 제1 절연 패턴들(IP1), 제2 절연 패턴들(IP2), 하부 절연층(IL1), 제1 내지 제4 콘택들(CT1, CT2, CT3, CT4), 제1 내지 제3 배선들(CL1, CL2, CL3), 및 상부 절연층(IL2)을 포함할 수 있다. 기판(100), 발광 소자들(200), 하부 스페이서 층들(240), 상부 스페이서 층들(250), 분리층들(300), HEMT 소자들(400), 제1 절연 패턴들(IP1), 및 제2 절연 패턴들(IP2)은 도 1을 참조하여 설명된 것들과 실질적으로 동일할 수 있다. 다만, 기판(100) 및 하부 반도체 층(210)은 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)을 가로지르도록 연장될 수 있다. 다른 예에서, 기판(100), 발광 소자들(200), 하부 스페이서 층들(240), 상부 스페이서 층들(250), 분리층들(300), HEMT 소자들(400), 제1 절연 패턴들(IP1), 및 제2 절연 패턴들(IP2)은 도 6 또는 도 7을 참조하여 설명된 것들과 실질적으로 동일할 수 있다.
하부 절연층(IL1)은 패시베이션 층(450) 상에 제공될 수 있다. 하부 절연층(IL1)은 패시베이션 층(450)의 표면을 따라 연장될 수 있다. 하부 절연층(IL1)은 발광 소자(200) 상에서 상부 반도체 층(230)의 상면을 덮을 수 있다. 예를 들어, 하부 절연층(IL1)은 상부 반도체 층(230)의 상면에 직접 접할 수 있다. 예를 들어, 하부 절연층(IL1)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
게이트 전극(G) 상에 제1 콘택(CT1) 및 제1 배선(CL1)이 제공될 수 있다. 제1 배선(CL1)은 제1 콘택(CT1)에 의해 게이트 전극(G)과 전기적으로 연결될 수 있다. 제1 배선(CL1)은 게이트 전극(G)에 인가되는 전압을 전송할 수 있다. 예를 들어, HEMT 소자(400)가 발광 소자(200)를 작동시키는 구동 소자인 경우, 제1 배선(CL1)은 스위칭 소자(미도시)의 드레인 전극에 전기적으로 연결될 수 있다. 제1 콘택(CT1) 및 제1 배선(CL1)은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 콘택(CT1) 및 제1 배선(CL1)은 금속을 포함할 수 있다.
소스 전극(S) 상에 제2 콘택(CT2) 및 제2 배선(CL2)이 제공될 수 있다. 제2 배선(CL2)은 제2 콘택(CT2)에 의해 소스 전극(S)과 전기적으로 연결될 수 있다. 제2 배선(CL2)은 소스 전극(S)에 인가되는 전압을 전송할 수 있다. 예를 들어, HEMT 소자(400)가 발광 소자(200)를 작동시키는 구동 소자인 경우, 제2 배선(CL2)은 전원 라인(미도시)에 전기적으로 연결될 수 있다. 제2 콘택(CT2) 및 제2 배선(CL2)은 전도성 물질을 포함할 수 있다. 예를 들어, 제2 콘택(CT2) 및 제2 배선(CL2)은 금속을 포함할 수 있다.
드레인 전극(D) 및 애노드 전극(AE) 상에 각각 제3 콘택(CT3) 및 제4 콘택(CT4)이 제공될 수 있다. 제3 배선(CL3)은 하부 절연층(IL1)의 상면을 따라 제3 콘택(CT3) 상에서 제4 콘택(CT4) 상으로 연장될 수 있다. 드레인 전극(D)은 제3 콘택(CT3)에 의해 제3 배선(CL3)에 전기적으로 연결될 수 있다. 애노드 전극(AE)은 제4 콘택(CT4)에 의해 제3 배선에 전기적으로 연결될 수 있다. 이에 따라, 드레인 전극(D)과 애노드 전극(AE)은 서로 전기적으로 연결될 수 있다. 예를 들어, 발광 소자(200)는 제3 배선(CL3)에 의해 애노드 전극(AE)에 전압이 인가될 때 광을 방출할 수 있다.
하부 절연층(IL1), 제1 내지 제4 콘택들(CT1, CT2, CT3, CT4), 및 제1 내지 제3 배선들(CL1, CL2, CL3) 상에 상부 절연층(IL2)이 제공될 수 있다. 상부 절연층(IL2)의 상면은 평평할 수 있다. 예를 들어, 상부 절연층(IL2)의 상면은 기판(100)의 상면(100u)과 평행할 수 있다. 예를 들어, 하부 절연층(IL1)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
광 제어 층(2000)은 상부 절연층(IL2) 상에 제공될 수 있다. 광 제어 층(2000)은 블랙 매트릭스(black matrix)들(2100) 및 상기 블랙 매트릭스들(2100) 사이에 각각 배치된 제1 내지 제3 광 제어 패턴들(2210, 2220, 2230)을 포함할 수 있다. 제1 내지 제3 광 제어 패턴들(2210, 2220, 2230)은 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3) 내에 각각 제공될 수 있다. 제1 내지 제3 광 제어 패턴들(2210, 2220, 2230)은 발광 소자들(200)에 각각 대응될 수 있다.
제1 광 제어 패턴(2210)은 제1 서브 픽셀(SP1) 내의 발광 소자(200)에서 방출된 광을 수용하여 적색 광을 방출할 수 있다. 상기 발광 소자(200)이 청색 광을 방출하는 경우, 제1 광 제어 패턴(2210)은 상기 청색 광에 의해 여기되어 적색 광을 방출하는 양자점들(Quantum Dots, 이하 QD) 또는 형광체(phosphor)을 포함할 수 있다. 양자점은 코어부와 껍질부를 갖는 코어-쉘(core-shell) 구조를 가질 수 있으며, 또한 쉘(shell)이 없는 입자 구조를 가질 수도 있다. 코어-쉘(core-shell) 구조는 싱글-쉘(single-shell) 또는 멀티-쉘(multi-shell)을 가질 수 있다. 예를 들어, 멀티-쉘(multi-shell)은 더블-쉘(double-shell)일 수 있다. 예시적인 실시예들에서, 양자점은 Ⅱ-Ⅵ 화합물 반도체, Ⅲ-Ⅴ 화합물 반도체, Ⅳ-Ⅵ 화합물 반도체, Ⅳ족 계열 반도체, 및 그래핀 양자점 중 적어도 하나를 포함할 수 있다. 예를 들어, 양자점은 Cd, Se, Zn, S 및 InP 중 적어도 하나를 포함할 수 있지만, 이에 한정되지는 않는다. 양자점의 지름은 수십 nm 이하일 수 있다. 예를 들어, 양자점의 지름은 약 10 nm 이하일 수 있다. 제1 광 제어 패턴(2210)은 포토레지스트(photoresist) 및 광 산란제를 더 포함할 수 있다.
제2 광 제어 패턴(2220)은 제2 서브 픽셀(SP2) 내의 발광 소자(200)에서 방출된 광을 수용하여 녹색 광을 방출할 수 있다. 상기 발광 소자(200)이 청색 광을 방출하는 경우, 제2 광 제어 패턴(2220)은 상기 청색 광에 의해 여기되어 녹색 광을 방출하는 양자점들(QD) 또는 형광체를 포함할 수 있다. 제2 광 제어 패턴(2220)은 포토레지스트 및 광 산란제를 더 포함할 수 있다.
제3 광 제어 패턴(2230)은 제3 서브 픽셀(SP3) 내의 발광 소자(200)에서 방출된 광을 수용하여 동일한 색의 광을 방출할 수 있다. 상기 발광 소자(200)에서 청색 광이 방출된 경우, 제3 광 제어 패턴(2230)은 상기 발광 소자(200)에서 방출된 광을 수용하여 청색 광을 방출할 수 있다. 제3 광 제어 패턴(2230)은 포토레지스트 및 광 산란제를 포함할 수 있다.
블랙 매트릭스들(2100)의 각각은 서로 바로 인접한 한 쌍의 서브 픽셀들(예를 들어, 제1 및 제2 서브 픽셀들(SP1, SP2) 및 제2 및 제3 서브 픽셀들(SP2, SP3))에 걸쳐 제공될 수 있다. 블랙 매트릭스들(2100)은 HEMT 소자들(400)에 각각 대응될 수 있다. 블랙 매트릭스들(2100)은 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3) 사이에서 크로스토크(crosstalk)가 발생하는 것을 방지하도록 광을 흡수할 수 있다.
본 개시는 서로 다른 HEMT 소자(400)와 발광 소자(200)가 하나의 기판(100) 상에 모놀리식(monolithic)하게 집적된 반도체 장치를 포함하는 디스플레이 장치(1)를 제공할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 9를 참조하면, 기판(100), 발광 소자(200), 분리층(300), HEMT 소자(400), 제1 절연 패턴들(IP1), 패시베이션 층(450), 및 시드 층 구조체(500)을 포함하는 반도체 장치(14)가 제공될 수 있다. 기판(100), 분리층(300), HEMT 소자(400), 및 제1 절연 패턴들(IP1)은 도 1을 참조하여 설명된 것들과 실질적으로 동일할 수 있다.
시드 층 구조체(500)는 분리층(300)과 기판(100) 사이에 제공될 수 있다. 시드 층 구조체(500)는 제1 방향(DR1)을 따라 연장되어, 기판(100)의 제1 영역(R1) 및 제2 영역(R2)을 덮을 수 있다. 시드 층 구조체(500)는 기판(100) 상에 차례로 적층된 하부 시드층(510)과 상부 시드층(520)을 포함할 수 있다. 하부 시드층(510)은 제1 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 하부 시드층(510)은 n형 GaN를 포함할 수 있다. 상부 시드층(520)은 진성 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 상부 시드층(520)은 진성 GaN를 포함할 수 있다.
패시베이션 층(450) 내에 차례로 적층된 시드 패턴(260), 하부 반도체 패턴(212), 활성 패턴(222), 및 상부 반도체 패턴(232)이 제공될 수 있다. 시드 패턴(260), 하부 반도체 패턴(212), 활성 패턴(222), 및 상부 반도체 패턴(232)은 패시베이션 층(450)을 관통할 수 있다. 시드 패턴(260)은 상부 시드층(520)에 직접 접할 수 있다. 시드 패턴(260), 하부 반도체 패턴(212), 활성 패턴(222), 및 상부 반도체 패턴(232)의 각각은 제1 방향(DR1)을 따라 연장할 수 있다.
시드 패턴(260)은 하부 반도체 패턴(212)을 성장시키기 위한 것일 수 있다. 예를 들어, 시드 패턴(260)은 차례로 적층된 AlGaN층 및 GaN층을 포함할 수 있다.
하부 반도체 패턴(212)은 제1 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 하부 반도체 패턴(212)은 n형 GaN를 포함할 수 있다.
상부 반도체 패턴(232)은 하부 반도체 패턴(212) 상에 제공될 수 있다. 상부 반도체 패턴(232)의 상면은 바로 인접한 패시베이션 층(450)의 상면과 공면을 이룰 수 있다. 즉, 상부 반도체 패턴(232)의 상면은 패시베이션 층(450)에 의해 노출될 수 있다. 상부 반도체 패턴(232)은 제1 도전형과 다른 제2 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 상부 반도체 패턴(232)은 p형 GaN를 포함할 수 있다.
활성 패턴(222)은 하부 반도체 패턴(212)과 상부 반도체 패턴(232) 사이에 제공될 수 있다. 활성 패턴(222)은 하부 반도체 패턴(212)과 상부 반도체 패턴(232)으로부터 제공된 전자 및 정공을 수용하여, 광을 생성할 수 있다. 활성 패턴(222)은 단일 양자 우물, 다중 양자 우물, 초격자, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 활성 패턴(222)은 InxGa1-xN/GaN(0=x<1)를 포함할 수 있다.
애노드 전극(AE)은 상부 반도체 패턴(232) 상에 제공되어, 패시베이션 층(450) 상으로 연장할 수 있다. 애노드 전극(AE)은 상부 반도체 패턴(232) 및 패시베이션 층(450)과 제2 방향(DR2)을 따라 중첩할 수 있다. 애노드 전극(AE)의 바닥면의 일 부분은 상부 반도체 패턴(232)에 직접 접하고, 다른 부분은 패시베이션 층(450)에 직접 접할 수 있다. 애노드 전극(AE)은 드레인 전극(D)에 전기적으로 연결될 수 있다.
본 개시는 서로 다른 HEMT 소자(400)와 발광 소자(200)가 하나의 기판(100) 상에 모놀리식(monolithic)하게 집적된 반도체 장치(14)를 제공할 수 있다.
도 10은 도 9를 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 11은 도 9를 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 12는 도 9를 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 13은 도 9를 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 14는 도 9를 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 설명의 간결함을 위해, 도 2 내지 도 5를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 10을 참조하면, 기판(100)이 준비될 수 있다. 기판(100)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 기판(100)의 상면(100u)에 평행한 제1 방향(DR1)을 따라 배열될 수 있다.
기판(100) 상에 차례로 하부 시드층(510), 상부 시드층(520), 분리층(300), 채널층(410), 채널 공급층(420), 및 디플리션 형성층(440)이 형성될 수 있다. 예를 들어, 하부 시드층(510), 상부 시드층(520), 분리층(300), 채널층(410), 채널 공급층(420), 및 디플리션 형성층(440)은 에피택시얼 성장(Epitaxial Growth) 공정에 의해 형성된 에피택시얼 층들 수 있다. 하부 시드층(510), 상부 시드층(520), 분리층(300), 채널층(410), 채널 공급층(420), 및 디플리션 형성층(440)은 제2 방향(DR2)을 따라 제1 영역(R1) 및 제2 영역(R2)과 중첩할 수 있다.
하부 시드층(510)은 제1 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 하부 시드층(510)은 n형 GaN를 포함할 수 있다. 상부 시드층(520)은 진성 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 상부 시드층(520)은 진성 GaN를 포함할 수 있다.
도 11을 참조하면, 디플리션 형성층(440), 채널 공급층(420), 채널층(410), 및 분리층(300)이 패터닝될 수 있다. 제2 영역(R2)과 제2 방향(DR2)을 따라 중첩하는 디플리션 형성층(440), 채널 공급층(420), 채널층(410), 및 분리층(300)의 일 부분들이 제거될 수 있다. 예를 들어, 상기 일 부분들에 선택적 에칭 공정이 수행되어, 상기 일부분들이 제거될 수 있다. 예를 들어, 상기 선택적 에칭 공정은 선택적 유도 결합 플라즈마 에칭(Selective Inductive Coupled Plasma Etching) 공정을 포함할 수 있다. 패터닝된 분리층(300)은 상부 시드층(520)을 노출할 수 있다.
도 12를 참조하면, 디플리션 형성층(440), 채널 공급층(420), 및 채널층(410)의 제1 영역(R1)의 경계에 인접한 영역들에 불순물이 주입되어, 제1 절연 패턴들(IP1)을 형성할 수 있다. 예를 들어, 불순물을 주입하는 공정은 이온 주입(Ion Implantation) 공정을 포함할 수 있다. 불순물을 주입하는 공정은 채널층(410)의 바닥면까지 수행될 수 있다. 즉, 불순물은 디플리션 형성층(440)의 상면부터 채널층(410)의 바닥면까지 주입될 수 있다. 예를 들어, 불순물은 아르곤(Ar) 원소를 포함할 수 있다.
도 13을 참조하면, 채널 공급층(420) 상에 디플리션 형성 패턴(442)이 형성될 수 있다. 디플리션 형성 패턴(442)을 형성하는 것은 도 5를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
채널 공급층(420), 디플리션 형성 패턴(442), 상부 시드층(520), 및 제1 절연 패턴들(IP1) 상에 패시베이션 층(450)이 형성될 수 있다. 패시베이션 층(450)은 디플리션 형성 패턴(442), 채널 공급층(420), 상부 시드층(520), 및 제1 절연 패턴들(IP1)의 표면들을 따라 연장할 수 있다.
도 14를 참조하면, 패시베이션 층(450) 내에 시드 패턴(260), 하부 반도체 패턴(212), 활성 패턴(222), 및 상부 반도체 패턴(232)이 차례로 형성될 수 있다. 시드 패턴(260), 하부 반도체 패턴(212), 활성 패턴(222), 및 상부 반도체 패턴(232)을 형성하는 것은 패시베이션 층(450)을 패터닝하여 상부 시드층(520)을 노출하는 개구를 형성하는 것, 상기 개구 내에 시드 패턴(260), 하부 반도체 패턴(212), 활성 패턴(222), 및 상부 반도체 패턴(232)을 차례로 증착하는 것을 포함할 수 있다. 예를 들어, 시드 패턴(260), 하부 반도체 패턴(212), 활성 패턴(222), 및 상부 반도체 패턴(232)은 에피택시얼 성장(Epitaxial Growth) 공정에 의해 형성될 수 있다.
시드 패턴(260)은 하부 반도체 패턴(212)을 성장시키기 위한 것일 수 있다. 예를 들어, 시드 패턴(260)은 차례로 적층된 AlGaN층 및 GaN층을 포함할 수 있다.
하부 반도체 패턴(212)은 제1 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 하부 반도체 패턴(212)은 n형 GaN를 포함할 수 있다.
활성 패턴(222)은 단일 양자 우물, 다중 양자 우물, 초격자, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 활성 패턴(222)은 InxGa1-xN/GaN(0=x<1)를 포함할 수 있다.
상부 반도체 패턴(232)은 제1 도전형과 다른 제2 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 상부 반도체 패턴(232)은 p형 GaN를 포함할 수 있다.
도 9를 다시 참조하면, 소스 전극(S), 드레인 전극(D), 게이트 전극(G), 애노드 전극(AE)이 형성될 수 있다. 소스 전극(S), 드레인 전극(D), 게이트 전극(G), 및 애노드 전극(AE)을 형성하는 것은 패시베이션 층(450)을 패터닝하여 채널 공급층(420) 및 디플리션 형성 패턴(442)을 노출하는 개구들을 형성하는 것, 패시베이션 층(450) 상에 상기 개구들을 채우는 전도성 물질 막을 형성하는 것 및 상기 전도성 물질 막을 패터닝하여 개구들 사이의 패시베이션 층(450)을 노출하는 것을 포함할 수 있다. 상기 전도성 물질 막을 패터닝하는 공정 시, 상부 반도체 패턴(232) 상의 전도성 물질은 완전히 제거되지 않고, 그 일부가 남을 수 있다. 상부 반도체 패턴(232) 상에 남은 전도성 물질은 애노드 전극(AE)으로 지칭될 수 있다.
본 개시는 서로 다른 HEMT 소자(400)와 발광 소자(200)가 하나의 기판(100) 상에 모놀리식(monolithic)하게 집적된 반도체 장치의 제조 방법을 제공할 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다. 설명의 간결함을 위해, 도 9를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 15를 참조하면, 기판(100), 발광 소자(200), 분리층(300), HEMT 소자(400), 제1 절연 패턴들(IP1), 패시베이션 층(450), 및 시드 층 구조체(500)을 포함하는 반도체 장치(15)가 제공될 수 있다. 기판(100), 분리층(300), HEMT 소자(400), 제1 절연 패턴들(IP1), 패시베이션 층(450), 및 시드 층 구조체(500)는 도 9를 참조하여 설명된 것들과 실질적으로 동일할 수 있다.
발광 소자(200)는 내부 반도체 패턴(214), 중간 활성 패턴(224), 및 외부 반도체 패턴(234)을 포함할 수 있다. 내부 반도체 패턴(214)은 패시베이션 층(450)을 관통할 수 있다. 내부 반도체 패턴(214)은 상부 시드층(520)에 직접 접할 수 있다. 내부 반도체 패턴(214)의 상부는 패시베이션 층(450)의 상면으로부터 제2 방향(DR2)을 따라 돌출될 수 있다. 예를 들어, 상기 돌출된 부분의 제1 방향(DR1)을 따른 폭은 제2 방향(DR2)을 따라 갈수록 좁아질 수 있다. 다만, 돌출된 부분의 형태는 상기 개시에 한정되지 않는다. 내부 반도체 패턴(214)은 제1 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 내부 반도체 패턴(214)은 n형 GaN를 포함할 수 있다.
중간 활성 패턴(224)은 내부 반도체 패턴(214) 상에 제공될 수 있다. 중간 활성 패턴(224)은 내부 반도체 패턴(214)의 표면을 따라 연장할 수 있다. 중간 활성 패턴(224)은 내부 반도체 패턴(214)의 상면을 덮을 수 있다. 중간 활성 패턴(224)은 내부 반도체 패턴(214)과 외부 반도체 패턴(234)으로부터 제공된 전자 및 정공을 수용하여, 광을 생성할 수 있다. 중간 활성 패턴(224)은 단일 양자 우물, 다중 양자 우물, 초격자, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 중간 활성 패턴(224)은 InxGa1-xN/GaN(0=x<1)를 포함할 수 있다.
외부 반도체 패턴(234)은 중간 활성 패턴(224) 상에 제공될 수 있다. 외부 반도체 패턴(234)은 중간 활성 패턴(224)의 표면을 따라 연장할 수 있다. 외부 반도체 패턴(234)은 중간 활성 패턴(224)의 상면을 덮을 수 있다. 외부 반도체 패턴(234)은 제1 도전형과 다른 제2 도전형을 갖는 III-V 화합물 반도체를 포함할 수 있다. 예를 들어, 외부 반도체 패턴(234)은 p형 GaN를 포함할 수 있다.
애노드 전극(AE)은 외부 반도체 패턴(234) 상에 제공되어, 패시베이션 층(450) 상으로 연장할 수 있다. 애노드 전극(AE)은 외부 반도체 패턴(234) 및 패시베이션 층(450)과 제2 방향(DR2)을 따라 중첩할 수 있다. 애노드 전극(AE)의 바닥면의 일 부분은 상부 반도체 패턴(232)에 직접 접하고, 다른 부분은 패시베이션 층(450)에 직접 접할 수 있다. 애노드 전극(AE)은 드레인 전극(D)에 전기적으로 연결될 수 있다.본 개시는 서로 다른 HEMT 소자(400)와 발광 소자(200)가 하나의 기판(100) 상에 모놀리식(monolithic)하게 집적된 반도체 장치(15)를 제공할 수 있다.
도 16은 예시적인 실시예들에 따른 디스플레이 장치를 나타내는 도면이다. 설명의 간결함을 위해, 도 8을 참조하여 설명된 것 및 도 9를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 16을 참조하면, 복합 층(1000) 및 광 제어 층(2000)을 포함하는 디스플레이 장치(2)가 제공될 수 있다. 복합 층(1000)은 기판(100), 발광 소자들(200), 시드 층 구조체(500), 분리층들(300), HEMT 소자들(400), 제1 절연 패턴들(IP1), 제2 절연 패턴들(IP2), 하부 절연층(IL1), 제1 내지 제4 콘택들(CT1, CT2, CT3, CT4), 제1 내지 제3 배선들(CL1, CL2, CL3), 및 상부 절연층(IL2)을 포함할 수 있다. 기판(100), 발광 소자들(200), 시드 층 구조체(500), 분리층들(300), HEMT 소자들(400), 제1 절연 패턴들(IP1), 제2 절연 패턴들(IP2)은 도 9를 참조하여 설명된 것들과 실질적으로 동일할 수 있다. 다만, 기판(100) 및 시드 층 구조체(500)은 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)을 가로지르도록 연장될 수 있다. 다른 예에서, 기판(100), 발광 소자들(200), 시드 층 구조체(500), 분리층들(300), HEMT 소자들(400), 제1 절연 패턴들(IP1), 제2 절연 패턴들(IP2)은 도 15를 참조하여 설명된 것들과 실질적으로 동일할 수 있다.
하부 절연층(IL1), 제1 내지 제4 콘택들(CT1, CT2, CT3, CT4), 제1 내지 제3 배선들(CL1, CL2, CL3), 및 상부 절연층(IL2)은 도 8을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
광 제어 층(2000)은 상부 절연층(IL2) 상에 제공될 수 있다. 광 제어 층(2000)은 도 8을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
본 개시는 서로 다른 HEMT 소자(400)와 발광 소자(200)가 하나의 기판(100) 상에 모놀리식(monolithic)하게 집적된 반도체 장치를 포함하는 디스플레이 장치(2)를 제공할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것 및 도 8을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 17을 참조하면, 발광 소자(200), 분리층(300), HEMT 소자(400), 제1 절연 패턴들(IP1), 제2 절연 패턴들(IP2), 하부 절연층(IL1), 제1 내지 제4 콘택들(CT1, CT2, CT3, CT4), 제1 내지 제3 배선들(CL1, CL2, CL3), 상부 절연층(IL2), 접합층(610), 후속 기판(620), 및 캐소드 전극(CE)을 포함하는 반도체 장치(17)가 제공될 수 있다.
발광 소자(200), 분리층(300), HEMT 소자(400), 제1 절연 패턴들(IP1), 및 제2 절연 패턴들(IP2)은 도 1을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 1을 참조하여 설명된 기판(도 1의 100)은 후속 기판(620)까지 형성 후 제거될 수 있다. 하부 반도체 층(210)은 제3 영역(R3) 및 제4 영역(R4)을 포함할 수 있다. 제3 영역(R3)은 기판(도 1의 100)의 제1 영역(도 1의 R1) 상에 제공될 수 있다. 제4 영역(R4)은 기판(도 1의 100)의 제2 영역(도 1의 R2) 상에 제공될 수 있다.
하부 절연층(IL1), 제1 내지 제4 콘택들(CT1, CT2, CT3, CT4), 제1 내지 제3 배선들(CL1, CL2, CL3), 및 상부 절연층(IL2)은 도 8을 참조하여 설명된 것과 실질적으로 동일할 수 있다. 다만, 제3 배선(CL3)은 애노드 전극(AE)을 넘어 상부 반도체 층(230) 상으로 연장할 수 있다. 제3 배선(CL3)은 상부 반도체 층(230)의 상면을 덮을 수 있다. 제3 배선(CL3)은 광을 반사할 수 있다. 예를 들어, 제3 배선(CL3)은 활성층(220)으로부터 방출된 광 중, 상부 반도체 층(230)을 지나는 일부를 하부 반도체 층(210)으로 반사할 수 있다.
상부 절연층(IL2) 상에 후속 기판(620)이 제공될 수 있다. 후속 기판(620)은 도 1을 참조하여 설명된 기판(100)과 실질적으로 동일할 수 있다. 예를 들어, 후속 기판(620)은 실리콘 기판, 글라스 기판, 사파이어 기판, SiO2가 코팅된 실리콘 기판일 수 있다. 다만, 기판(100)은 상기 예시된 것들로 한정되지 않는다.
접합층(610)은 상부 절연층(IL2)과 후속 기판(620)을 접합시킬 수 있다. 예를 들어, 접합층(610)은 실리콘 계열 접합 물질을 포함할 수 있다.
하부 반도체 층(210) 아래에 캐소드 전극들(CE)이 제공될 수 있다. 캐소드 전극(CE)은 제4 영역(R4) 아래에 제공될 수 있다. 캐소드 전극들(CE)은 하부 반도체 층(210)에 전기적으로 연결될 수 있다. 캐소드 전극들(CE)은 하부 반도체 층(210)에 접지 전압을 인가할 수 있다. 캐소드 전극들(CE)은 제2 절연 패턴들(IP2)과 각각 제2 방향(DR2)을 따라 중첩할 수 있다.
애노드 전극(AE)과 캐소드 전극(CE)에 각각 구동 전압과 접지 전압이 인가된 때, 활성층(220)으로부터 광이 방출될 수 있다. 상기 광의 일부는 제3 배선(CL3)에 의해 반사된 후 하부 반도체 층(210)의 바닥면을 통해 방출되고, 상기 광의 다른 일부는 방출 후 바로 하부 반도체 층(210)의 바닥면을 통해 방출될 수 있다.
본 개시는 서로 다른 HEMT 소자(400)와 발광 소자(200)가 하나의 기판(100) 상에 모놀리식(monolithic)하게 집적된 반도체 장치(16)를 제공할 수 있다.
도 18은 도 17을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 19는 도 17을 참조하여 설명된 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 설명의 간결함을 위해, 도 2 내지 도 5를 참조하여 설명된 것 및 도 8을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 18을 참조하면, 기판(100), 발광 소자(200), 하부 스페이서 층(240), 상부 스페이서 층(250), 분리층(300), HEMT 소자(400), 제1 절연 패턴들(IP1), 제2 절연 패턴들(IP2), 하부 절연층(IL1), 제1 내지 제3 콘택들(CT1, CT2, CT3), 및 제1 내지 제3 배선들(CL1, CL2, CL3)이 형성될 수 있다. 기판(100), 발광 소자(200), 하부 스페이서 층(240), 상부 스페이서 층(250), 분리층(300), HEMT 소자(400), 제1 절연 패턴들(IP1), 및 제2 절연 패턴들(IP2)를 형성하는 것은 도 2 내지 도 5를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
기판(100)의 제1 영역(R1)과 제2 방향(DR2)을 따라 중첩하는 하부 반도체 층(210)의 영역은 제3 영역(R3)으로 지칭될 수 있다. 기판(100)의 제2 영역(R2)과 제2 방향(DR2)을 따라 중첩하는 하부 반도체 층(210)의 영역은 제4 영역(R4)으로 지칭될 수 있다.
HEMT 소자(400) 및 발광 소자(200) 상에 하부 절연층(IL1)이 형성될 수 있다. 예를 들어, 하부 절연층(IL1)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자 층 증착(ALD) 공정에 의해 형성될 수 있다. 하부 절연층(IL1)은 HEMT 소자(400) 및 발광 소자(200)의 표면을 따라 연장할 수 있다.
하부 절연층(IL1)에 내에 제1 내지 제3 콘택들(CT1, CT2, CT3)이 형성될 수 있다. 제1 내지 제3 콘택들(CT1, CT2, CT3)은 각각 게이트 전극(G), 소스 전극(S), 및 드레인 전극(D) 상에 형성될 수 있다. 제1 내지 제3 콘택들(CT1, CT2, CT3) 상에 각각 제1 내지 제3 배선들(CL1, CL2, CL3)이 형성될 수 있다. 제3 배선(CL3)은 상부 반도체 층(230) 상으로 연장하도록 형성될 수 있다. 제1 내지 제3 콘택들(CT1, CT2, CT3) 및 제1 내지 제3 배선들(CL1, CL2, CL3)을 형성하는 공정은 게이트 전극(G), 소스 전극(S), 및 드레인 전극(D)을 노출하는 개구들을 형성하는 것, 하부 절연층(IL1) 상에 상기 개구들을 채우는 전도성 물질 막을 형성하는 것, 및 상기 전도성 물질 막을 패터닝하는 것을 포함할 수 있다.
도 19를 참조하면, 하부 절연층(IL1) 상에 상부 절연층(IL2)이 형성될 수 있다. 예를 들어, 상부 절연층(IL2)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자 층 증착(ALD) 공정에 의해 형성될 수 있다. 상부 절연층(IL2)의 상면은 평평할 수 있다.
상부 절연층(IL2) 상에 접합층(610)이 형성될 수 있다. 예를 들어, 접합층(610)은 실리콘 계열 접합 물질을 포함할 수 있다.
접합층(610) 상에 후속 기판(620)이 형성될 수 있다. 예를 들어, 후속 기판(620)은 실리콘 기판, 글라스 기판, 사파이어 기판, SiO2가 코팅된 실리콘 기판을 포함할 수 있다. 다만, 후속 기판(620)의 종류는 상기 개시에 한정되지 않는다.
도 17을 다시 참조하면, 기판(100)이 제거될 수 있다. 예를 들어, 기판(100)은 화학적 박리 방법 또는 기계적 박리 방법에 의해 제거될 수 있다.
기판(100)이 제거되어 노출된 하부 반도체 층(210)의 바닥면 상에 캐소드 전극들(CE)이 형성될 수 있다. 캐소드 전극들(CE)을 형성하는 공정은 하부 반도체 층(210)의 바닥면을 덮도록 전도성 물질 막(미도시)을 형성하는 것 및 상기 전도성 물질 막을 패터닝하는 것을 포함할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 나타내는 도면이다. 설명의 간결함을 위해, 도 17을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 20을 참조하면, 발광 소자(200), 분리층(300), HEMT 소자(400), 제1 절연 패턴들(IP1), 제2 절연 패턴들(IP2), 하부 절연층(IL1), 제1 내지 제4 콘택들(CT1, CT2, CT3, CT4), 제1 내지 제3 배선들(CL1, CL2, CL3), 상부 절연층(IL2), 접합층(610), 후속 기판(620), 캐소드 전극(CE), 및 광 추출 패턴들(700)을 포함하는 반도체 장치(18)가 제공될 수 있다.
발광 소자(200), 분리층(300), HEMT 소자(400), 제1 절연 패턴들(IP1), 제2 절연 패턴들(IP2), 하부 절연층(IL1), 제1 내지 제4 콘택들(CT1, CT2, CT3, CT4), 제1 내지 제3 배선들(CL1, CL2, CL3), 상부 절연층(IL2), 접합층(610), 후속 기판(620), 및 캐소드 전극(CE)은 도 17을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
하부 반도체 층(210)의 바닥면은 요철 구조를 가질 수 있다. 상기 요철 구조는 광 추출 패턴들(700)로 지칭될 수 있다. 즉, 광 추출 패턴들(700)은 하부 반도체 층(210)의 하부에 제공될 수 있다. 광 추출 패턴들(700)은 하부 반도체 층(210)의 하부가 패터닝되어 형성된 것일 수 있다. 광 추출 패턴들(700)은 발광 소자(200)으로부터 방출된 광이 반도체 장치(17) 외부로 방출되는 효율을 높일 수 있다. 다른 예에서, 광 추출 패턴들(700)은 하부 반도체 층(210)과 다른 구조체일 수 있다. 이 경우, 광 추출 패턴들(700)과 하부 반도체 층(210) 사이에 경계면이 제공될 수 있다.
도 21은 예시적인 실시예들에 따른 디스플레이 장치를 나타내는 도면이다. 설명의 간결함을 위해, 도 8을 참조하여 설명된 것 및 도 20을 참조하여 설명된 것과 실질적으로 동일한 내용들은 설명되지 않을 수 있다.
도 21을 참조하면, 복합 층(1000) 및 광 제어 층(2000)을 포함하는 디스플레이 장치(3)가 제공될 수 있다.
복합 층(1000)은 발광 소자(200), 분리층(300), HEMT 소자(400), 제1 절연 패턴들(IP1), 제2 절연 패턴들(IP2), 하부 절연층(IL1), 제1 내지 제4 콘택들(CT1, CT2, CT3, CT4), 제1 내지 제3 배선들(CL1, CL2, CL3), 상부 절연층(IL2), 접합층(610), 후속 기판(620), 캐소드 전극(CE), 광 추출 패턴들(700), 및 층간 절연층(IL3)을 포함할 수 있다. 발광 소자(200), 분리층(300), HEMT 소자(400), 제1 절연 패턴들(IP1), 제2 절연 패턴들(IP2), 하부 절연층(IL1), 제1 내지 제4 콘택들(CT1, CT2, CT3, CT4), 제1 내지 제3 배선들(CL1, CL2, CL3), 상부 절연층(IL2), 접합층(610), 후속 기판(620), 캐소드 전극(CE), 및 광 추출 패턴들(700)은 도 20을 참조하여 설명된 것들과 실질적으로 동일할 수 있다.
다만, 하부 반도체 층(210), 접합층(610), 및 후속 기판(620)은 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)을 가로지르도록 연장될 수 있다. 다른 예에서, 도 17에 도시된 것과 같이 광 추출 패턴들(700)이 제공되지 않을 수 있다.
층간 절연층(IL3)은 하부 반도체 층(210) 아래에 제공될 수 있다. 층간 절연층(IL3)은 하부 반도체 층(210)의 바닥면을 덮을 수 있다. 캐소드 전극들(CE)은 하부 반도체 층(210)과 층간 절연층(IL3) 사이에 제공될 수 있다. 층간 절연층(IL3)의 바닥면은 평평할 수 있다. 예를 들어, 층간 절연층(IL3)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
광 제어 층(2000)은 층간 절연층(IL3)을 사이에 두고 하부 반도체 층(210)의 반대편에 제공될 수 있다. 광 제어 층(2000)은 층간 절연층(IL3)의 바닥면을 덮을 수 있다. 광 제어 층(2000)은 도 8을 참조하여 설명된 것과 실질적으로 동일할 수 있다.
본 개시는 서로 다른 HEMT 소자(400)와 발광 소자(200)가 하나의 기판(100) 상에 모놀리식(monolithic)하게 집적된 반도체 장치를 포함하는 디스플레이 장치(3)를 제공할 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
1,2 ,3 : 디스플레이 장치
11, 12, 13, 14, 15, 16, 17: 반도체 장치
200: 발광 소자
210: 하부 반도체 층 220: 활성층
230: 상부 반도체 층 240: 하부 스페이서 층
250: 상부 스페이서 층 300: 분리층
400: HEMT 소자 500: 시드 층 구조체
620: 후속 기판 700: 광 추출 패턴들

Claims (20)

  1. 제1 방향을 따라 배열된 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 제공되는 분리층;
    상기 기판의 상면에 수직한 제2 방향을 따라 상기 분리층과 중첩하는 HEMT(High Electron Mobility Transistor) 소자;
    상기 제2 영역 상에 제공되는 발광 소자; 및
    상기 HEMT 소자의 측면을 덮는 제1 절연 패턴;을 포함하되,
    상기 제1 절연 패턴은 상기 제2 방향을 따라 상기 분리층과 중첩하고,
    상기 제1 방향은 상기 기판의 상기 상면에 평행한 반도체 장치.
  2. 제 1 항에 있어서,
    상기 HEMT 소자와 상기 제2 방향을 따라 중첩하는 상기 분리층의 일 영역의 두께는 상기 제1 절연 패턴과 상기 제2 방향을 따라 중첩하는 상기 분리층의 다른 영역의 두께보다 큰 반도체 장치.
  3. 제 1 항에 있어서,
    상기 발광 소자의 측면을 덮는 제2 절연 패턴;을 더 포함하되,
    상기 제2 절연 패턴은 상기 분리층과 상기 기판 사이의 준위에 위치하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 발광 소자는:
    상부 반도체 층;
    상기 상부 반도체 층과 상기 기판 사이에 제공되는 활성층; 및
    상기 활성층과 상기 기판 사이에 제공되는 하부 반도체 층;을 포함하되,
    상기 하부 반도체 층은 상기 제1 방향을 따라 상기 제2 절연 패턴과 상기 기판 사이로 연장하고,
    상기 활성층과 상기 제2 방향을 따라 중첩하는 상기 하부 반도체 층의 일 영역의 두께는 상기 제2 절연 패턴과 상기 제2 방향을 따라 중첩하는 상기 하부 반도체 층의 다른 영역의 두께보다 큰 반도체 장치.
  5. 제 4 항에 있어서,
    상기 분리층과 상기 기판 사이에 제공되는 상부 스페이서 층; 및
    상기 상부 스페이서 층과 상기 기판 사이에 제공되는 하부 스페이서 층;을 더 포함하되,
    상기 하부 반도체 층은 상기 제1 방향을 따라 상기 하부 스페이서 층과 상기 기판 사이로 연장되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 발광 소자는 상기 분리층과 상기 제1 방향을 따라 중첩하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 발광 소자는:
    상부 반도체 층;
    상기 상부 반도체 층과 상기 기판 사이에 제공되는 활성층; 및
    상기 활성층과 상기 기판 사이에 제공되는 하부 반도체 층;을 포함하되,
    상기 하부 반도체 층, 상기 활성층, 및 상기 상부 반도체 층은 상기 제2 영역 상에 차례로 적층되는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 발광 소자는:
    상기 제2 방향으로 연장하는 내부 반도체 패턴;
    상기 내부 반도체 패턴의 측면들 및 상면을 덮는 발광 패턴; 및
    상기 발광 패턴의 측면들 및 상면을 덮는 외부 반도체 패턴;을 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 HEMT 소자는 상기 기판과 상기 분리층 사이에 제공되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 발광 소자는:
    상부 반도체 층;
    상기 상부 반도체 층과 상기 기판 사이에 제공되는 활성층; 및
    상기 활성층과 상기 기판 사이에 제공되는 하부 반도체 층;을 포함하되,
    상기 상부 반도체 층은 상기 제1 방향을 따라 상기 HEMT 소자와 상기 기판 사이로 연장하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 상부 반도체 층의 상부에 제공되는 광 추출 패턴들;을 더 포함하는 반도체 장치.
  12. 제1 영역 및 제2 영역을 갖는 제1 기판을 준비하는 것;
    상기 제1 영역 상에 분리층을 형성하는 것;
    상기 분리층 상에 상부 막 구조체를 형성하는 것;
    상기 상부 막 구조체의 측부에 제1 불순물을 주입하는 것; 및
    상기 분리층과 상기 제1 기판 사이에 하부 막 구조체를 형성하는 것;을 포함하되,
    상기 하부 막 구조체는 상기 제1 기판의 상면에 평행한 제1 방향을 따라 상기 분리층과 상기 제1 기판 사이로 연장하고,
    상기 상부 막 구조체는, 차례로 적층된 채널층 및 채널 공급층을 포함하며,
    상기 제1 불순물을 주입하는 공정은 상기 채널 공급층의 상면부터 상기 채널층의 바닥면까지 수행되는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1 불순물을 주입하는 공정 시, 상기 분리층의 상부에 상기 제1 불순물이 주입되는 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제2 영역 상의 상기 하부 막 구조체의 측부에 제2 불순물을 주입하는 것;을 더 포함하되,
    상기 하부 막 구조체는, 차례로 적층된 하부 반도체 층, 활성층, 및 상부 반도체 층을 포함하고,
    상기 제2 불순물을 주입하는 공정은 상기 상부 반도체 층의 상면부터 상기 활성층의 바닥면까지 수행되는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제2 불순물을 주입하는 공정 시, 상기 하부 반도체 층의 상부에 상기 제2 불순물이 주입되는 반도체 장치의 제조 방법.
  16. 제 14 항에 있어서,
    상기 상부 막 구조체 및 상기 하부 막 구조체 상에 절연층을 형성하는 것;
    상기 절연층 상에 제2 기판을 형성하는 것;
    상기 제2 기판과 상기 절연층 사이에 접합층을 형성하는 것; 및
    상기 제1 기판을 제거하는 것;을 더 포함하되,
    상기 하부 반도체 층의 바닥면은 상기 제1 기판을 제거하는 것에 의해 노출되는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 하부 반도체 층의 하부에 광 추출 패턴들을 형성하는 것;을 더 포함하는 반도체 장치의 제조 방법.
  18. 제 14 항에 있어서,
    상기 제1 불순물을 주입하는 공정 및 상기 제2 불순물을 주입하는 공정은 동시에 수행되는 반도체 장치의 제조 방법.
  19. 기판;
    상기 기판 상에 제공되는 발광 소자들;
    상기 발광 소자들 사이에 각각 제공되는 분리층들;
    상기 기판의 상면에 수직한 일 방향을 따라 상기 분리층들과 각각 중첩하는 HEMT 소자들;
    상기 HEMT 소자들의 측면들 상에 각각 제공되는 제1 절연 패턴들; 및
    상기 발광 소자들의 측면들 상에 각각 제공되는 제2 절연 패턴들;을 포함하되,
    상기 제1 절연 패턴들은 상기 일 방향을 따라 상기 분리층들에 각각 중첩하는 디스플레이 장치.
  20. 제 19 항에 있어서,
    상기 HEMT 소자들은 상기 분리층들과 상기 기판 사이에 제공되는 디스플레이 장치.
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