KR20210034573A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 그 제조 방법이 개시된다. 반도체 패키지의 제조 방법은, 금속 기판을 준비하는 단계, 상기 금속 기판 상에 미리 결정된 간격으로 반도체 다이들을 부착하는 단계, 상기 반도체 다이들 상에 본딩 필름을 부착하는 단계, 상기 반도체 다이들 및 상기 금속 기판 상에 몰드 재료를 부가하고 경화하여 몰드 부재를 형성하는 단계, 상기 몰드 부재 및 상기 금속 기판의 일부 두께를 연마하는 단계, 상기 본딩 필름을 제거하는 단계, 상기 반도체 다이들 상에 재배선 층을 부착하는 단계, 및 상기 반도체 다이들 간을 쏘잉하는 단계를 포함한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND A METHOD OF MANUFACTURING THE SAME}
본 개시는 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더 구체적으로는 반도체 다이에서의 방열이 개선된 반도체 패키지에 관한 것이다.
반도체 패키징은 반도체 칩 또는 다이와 기기를 전기적으로 연결하기 위해 반도체 다이를 포장하는 공정이다. 반도체 다이의 사이즈가 작아짐에 따라 재배선 층(redistribution layer)을 이용하여 반도체 다이 바깥쪽에 반도체 패키지의 입출력 단자를 배치하는 팬 아웃 웨이퍼 레벨 패키지(FOWLP: Fan-Out Wafer Level Package)가 제안되었다. FOWLP는 패키지 공정이 간단하고 두께를 얇게 구현할 수 있어서 소형화와 박형화가 가능하고 열 특성과 전기적 특성이 우수한 이점이 있다.
일반적으로, 반도체 다이의 방열 및 보호 목적으로 반도체 다이를 EMC(epoxy molding compound)로 몰딩하는 방식이 채택되고 있다. 그러나, FOWLP 방식을 적용하여 패키징한 반도체 다이의 경우에는 몰딩 방식만으로 반도체 패키지의 방열 문제를 효과적으로 해결하기가 어렵다. 이러한 문제를 해결하기 위해 반도체 패키지가 장착되는 세트 제품의 PCB(printed circuit board) 기판을 이용하거나 반도체 패키지의 외부에 히트 싱크(heat sink)를 장착하는 방식이 채택되기도 하는데, 이 경우에도 반도체 패키지가 장착된 세트 제품의 크기가 너무 커지는 문제점이 있다.
본 개시의 과제는 반도체 패키지의 크기를 거의 CSP(chip scale package)와 유사한 크기로 유지하면서도 반도체 패키지의 방열 문제를 효과적으로 해결하는 것이다.
본 개시가 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 측면에서, 반도체 패키지의 제조 방법이 제공된다. 본 제조 방법은 금속 기판을 준비하는 단계; 상기 금속 기판 상에 미리 결정된 간격으로 반도체 다이들을 부착하는 단계; 상기 반도체 다이들 상에 본딩 필름을 부착하는 단계; 상기 반도체 다이들 및 상기 금속 기판 상에 몰드 재료를 부가하고 경화하여 몰드 부재를 형성하는 단계; 상기 몰드 부재 및 상기 금속 기판의 일부 두께를 연마하는 단계; 상기 본딩 필름을 제거하는 단계; 상기 반도체 다이들 상에 재배선 층(redistribution layer)을 부착하는 단계; 및 상기 반도체 다이들 간을 쏘잉하는 단계를 포함할 수 있다.
일 실시예에서, 상기 반도체 다이들을 부착하는 단계는 상기 금속 기판 상에 미리 결정된 간격으로 접착성 도전 재료를 부가하는 단계; 및 상기 금속 기판 상에 상기 접착성 도전 재료를 개재하여 상기 반도체 다이들을 부착하는 단계를 포함할 수 있다.
일 실시예에서, 상기 금속 기판을 준비하는 단계는, 직사각형 셀 어레이 형태로 상기 금속 기판의 일부 두께를 에칭하는 단계를 포함할 수 있다.
일 실시예에서, 상기 반도체 다이들을 부착하는 단계는, 상기 반도체 다이들의 각각을 에칭된 상기 금속 기판의 면 상에서 상기 직사각형 셀마다 부착하는 단계를 포함할 수 있다.
일 실시예에서, 상기 연마하는 단계는, 상기 반도체 다이들이 전기적으로 분리될 때까지 상기 금속 기판의 일부 두께를 연마하는 단계를 포함할 수 있다.
일 실시예에서, 상기 반도체 다이들을 부착하는 단계는, 상기 반도체 다이들의 각각을 에칭되지 않은 상기 금속 기판의 면 상에서 상기 직사각형 셀마다 부착하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 금속 기판은 구리 기판을 포함할 수 있다.
일 실시예에서, 상기 제조 방법은, 상기 재배선 층을 부착하는 단계 후에, 중간 생성물을 도금하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 제조 방법은, 상기 도금하는 단계 후에, 상기 금속 기판 상에 제품 정보를 마킹하는 단계를 더 포함할 수 있다.
다른 측면에서, 반도체 패키지가 제공된다. 반도체 패키지는 각각 제1 및 제2면을 갖는, 적어도 하나의 반도체 다이; 상기 반도체 다이의 상기 제1면에 부착되고 상기 반도체 다이의 가장자리 부분에서 외부로 길게 연장하여 배치되는 재배선 층; 상기 반도체 다이의 상기 제2면에 부착된 금속 기판; 및 상기 반도체 다이의 측면들을 둘러싸고, 상기 금속 기판 상에는 배치되지 않는 몰드 부재를 포함할 수 있다.
일 실시예에서, 상기 반도체 다이는 게이트 전극 및 소스 전극을 포함하고, 상기 재배선 층은 게이트 금속 패턴, 소스 금속 패턴 및 절연층을 포함하고, 상기 재배선 층의 상기 게이트 금속 패턴 및 상기 소스 금속 패턴은 상기 반도체 다이의 상기 게이트 전극 및 상기 소스 전극과 전기적으로 각각 연결될 수 있다.
일 실시예에서, 상기 금속 기판 상과 상기 재배선 층의 상기 게이트 금속 패턴 및 상기 소스 금속 패턴 상에 형성된 도금층을 더 포함할 수 있다.
일 실시예에서, 상기 금속 기판은 구리 기판을 포함하고, 상기 구리 기판은 상기 반도체 다이의 상기 드레인 전극으로 사용될 수 있다.
일 실시예에서, 상기 반도체 패키지는 상기 반도체 패키지의 하면에 부착된 PCB 기판; 및 일단이 상기 PCB 기판에 부착되고 타단이 상기 금속 기판에 부착되는 드레인 패턴을 더 포함할 수 있다.
일 실시예에서, 상기 드레인 패턴은 적어도 2개의 상기 반도체 다이와 전기적으로 연결될 수 있다.
일 측면에서 반도체 패키지가 제공된다. 상기 반도체 패키지는 기판 상에 배치된 제1 반도체 다이 및 제2 반도체 다이, 상기 제1 반도체 다이의 상면에 부착된 제1 금속 기판, 상기 제2 반도체 다이의 상면에 부착된 제2 금속 기판, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되고, 상기 제1 금속 기판과 상기 제2 금속 기판 사이에 배치된 제1 몰드 부재, 상기 기판 및 상기 제1몰드 부재와 접촉되고, 상기 제1 금속 기판 및 상기 제2 금속 기판과 접촉되는 드레인 금속 패턴 및 상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되고, 상기 제1 몰드 부재에 접하는 하나의 재배선 층을 포함한다.
일 측면에서 반도체 패키지가 제공된다. 상기 반도체 패키지는 기판상에 배치되는 제1 반도체 다이 및 제2 반도체 다이, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되는 제1 몰드 부재, 상기 제1 몰드 부재에 부착되고, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 각각의 상면에 부착되는 하나의 금속 기판, 상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되는 하나의 재배선 층 및 상기 금속 기판 및 상기 기판과 접하는 드레인 금속 패턴을 포함한다.
*개시된 실시예들에 따르면, 반도체 패키지의 크기를 거의 CSP(chip scale package)와 유사한 크기로 유지하면서도, 반도체 패키지의 방열 문제를 효과적으로 해결할 수 있다. 즉, 개시된 실시예들에 따르면, 히트 싱크 기능을 하는 금속 기판을 반도체 다이에 부착하고 반도체 다이에는 팬아웃 방식으로 재배선 층을 부착함으로써, 반도체 다이의 상부 및 하부에서 발생되는 열을 그 상부 및 하부를 통해 방열이 가능하도록 하는 이중 냉각 패키지(dual cool package)를 실현할 수 있다.
도 1은 본 개시에 따른 반도체 패키지의 일 실시예를 도시한 도면이다.
도 2a는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 도면이고, 도 2b는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 반도체 다이의 도면이다.
도 3은 본 개시에 따른 반도체 패키지를 기판에 장착한 예를 도시한 도면이다.
도 4는 본 개시에 따라 반도체 패키지를 제조하는 방법의 일 실시예를 설명하기 위한 흐름도이다.
도 5은 본 개시에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 6은 본 개시의 제1 실시예에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 7은 본 개시의 제2 실시예에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 8은 본 개시의 제3 실시예에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 9는 본 개시의 제1 실시예에 따라 반도체 다이들 상에 본딩 필름을 부착한 예를 설명하기 위한 도면이다.
도 10는 본 개시의 제1 실시예에 따라 몰드 재료를 부가하는 예를 설명하기 위한 도면이다.
도 11은 본 개시의 제1 실시예에 따라 몰드 재료 및 금속 기판의 일부 두께를 연마하는 예를 설명하기 위한 도면이다.
도 12는 본 개시의 제2 실시예에 따라 몰드 재료 및 금속 기판의 일부 두께를 연마하는 예를 설명하기 위한 도면이다.
도 13은 본 개시의 제3 실시예에 따라 몰드 재료 및 금속 기판의 일부 두께를 연마하는 예를 설명하기 위한 도면이다.
도 14는 본 개시의 제1 실시예에 따라 반도체 패키지를 부착한 예를 설명하기 위한 도면이다.
도 15는 본 개시의 제2 실시예에 따라 반도체 패키지를 부착한 예를 설명하기 위한 도면이다.
도 16은 본 개시의 제3 실시예에 따라 반도체 패키지를 부착한 예를 설명하기 위한 도면이다.
본 개시의 이점들과 특징들 그리고 이들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 개시는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 단지 본 개시의 개시가 완전하도록 하며 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 개시는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로 본 개시를 한정하려는 의도에서 사용된 것이 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함하는 개념으로 이해되어야 한다. 또한, 본 개시의 명세서에서, '포함하다' 또는 '가지다' 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것일 뿐이고, 이러한 용어의 사용에 의해 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성이 배제되는 것은 아니다. 또한, 본 명세서에 기재된 실시예에 있어서 '모듈' 혹은 '부'는 적어도 하나의 기능이나 동작을 수행하는 기능적 부분을 의미할 수 있다.
덧붙여, 다르게 정의되지 않는 한 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 개시의 명세서에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 개시의 실시예를 보다 상세히 설명한다. 다만, 이하의 설명에서는 본 개시의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.
도 1은 본 개시에 따른 반도체 패키지의 일 실시예를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 패키지(100)는 반도체 다이(110)와 반도체 다이(110) 상에 부착된 금속 기판(120)을 포함할 수 있다. 금속 기판(120)은 다양한 종류의 금속으로 형성될 수 있으며, 예컨대 구리 기판으로 형성될 수 있다. 구리 기판으로 된 금속 기판(120)은 리드프레임의 일종으로 기능을 할 수 있다. 금속 기판(120)은 반도체 다이(110)의 발열을 도모하는 히트 싱크(heat sink)의 기능을 할 수 있고, 또한 반도체 다이(110)의 드레인 전극으로 사용될 수 있다. 금속 기판(120)의 두께가 두꺼울수록 발열의 효과가 증대되고 저항도 작게 된다. 일 실시예(제1 실시예)에서, 도시된 바와 같이 반도체 다이(110)의 측면들(111)은 몰드 부재(130)에 의해 둘러 싸여질 수 있다. 다른 실시예(제2 실시예)에서는, 몰드 부재(130)가 반도체 다이(110)와, 금속 기판(120)의 측면들을 둘러쌀 수 있다. 또 다른 실시예(제3 실시예)에서는, 반도체 다이(110)와, 몰드 부재(130)가 금속 기판(120)의 측면들의 일부 두께를 둘러쌀 수 있다. 몰드 부재(130)는 예컨대, 에폭시 수지 화합물로 형성될 수 있다. 금속 기판(120) 표면 상에는 몰드 부재(130)를 배치하지 않는 것에 유의하여야 한다. 왜냐하면, 금속 기판(120)이 히드 싱크 역할을 효과적으로 하기 위해서 공기 중에 노출되어 있는 형태가 되어야 하기 때문이다. 즉, 몰드 부재가 금속 기판(120)을 덮고 있을 경우에는 반도체 다이에서 발생한 열을 쉽게 외부로 방출하기 어렵기 때문이다. 또한, 노출된 금속 기판(120) 상에는 PCB 기판(310)의 드레인 단자(drain terminal, 도시하지 않음)와 연결되는 버스 바(bus bar) 또는 구리 클립(Cu clip) 형태의 드레인 패턴(320)이 형성되기 때문이다(도 14 내지 도 16 참조).
반도체 다이(110)의 하부에는 반도체 다이(110)의 소스 전극(또는 에미터 전극)(150) 또는 게이트 전극(또는 게이트 패드)(155)을 팬 아웃하기 위한 재배선 층(redistribution layer)(140)이 부착될 수 있다. 다시 말해서, 재배선 층(140)은 반도체 다이(110)의 제1면(하부)에 부착되고 반도체 다이(110)의 가장자리 부분에서 외부로 길게 연장하여 배치하는 것이다. 이렇게 함으로써, 게이트 금속 패턴(170)과 소스 금속 패턴(160)의 간격을 더 크게 할 수 있다. PCB 기판(도 14 내지 도 16에서의 "310") 상에는 반도체 다이와 전기적으로 연결하기 위한 금속으로 이루어진 볼(ball)(도시하지 않음)이 배치되어 있는데, 볼 자체의 크기 때문에 게이트 금속 패턴(170)과 소스 금속 패턴(160) 간에 어느 정도 간격이 필요하다. 이와 같이, 재배선 층(140)을 이용함으로써 게이트 금속 패턴(170) 및 소스 금속 패턴(160)과 일대일 대응하는 볼들이 서로 붙지 않고 서로 다른 볼들과 각각 잘 연결될 수 있는 것이다. 팬 아웃 구조로 인해서, 반도체 패키지(100)를 PCB 기판(310)에 부착할 때 PCB 기판(130)의 볼과 반도체 패키지(100)가 양호하게 정렬(alignment)될 수 있다. 즉, PCB 기판(130)에 형성된 볼과 볼 사이의 간격에 맞춰, 재배선 층(140)을 사용한다. 반도체 다이(110)의 크기가 점점 소형화 되기 때문에 반도체 다이(110)를 PCB 기판(310)에 배치하고자 할 때 이러한 팬 아웃 구조가 필요한 것이다. 여기서 재배선 층(140)은 반도체 칩의 제조 공정과 함께 형성되는 것은 아니다. 이미 별개로 제작된 반도체 칩에 대해 팬 아웃을 하기 위한 금속 패턴의 재배선 층(140)을 따로 제작하는 것이다. 재배선 층(140)은 반도체 다이(110)의 소스 전극(150) 및 게이트 전극(155)과 직접 접촉하고 있다. 이와 달리, 반도체 다이(110)의 소스 전극(150) 및 게이트 전극(155)에 범프(도시하지 않음)를 형성하고 범프와 연결되도록 재배선 층(140)을 사용할 수도 있다.
상기에서 게이트 전극(155) 및 소스 전극(150)은 알루미늄(Al) 또는 구리 금속 등의 금속 물질로 구성될 수 있다. 게이트 전극(155)은 게이트 패드로도 칭할 수 있고, 소스 전극(150)은 전력 반도체 소자의 에미터 전극으로 칭할 수 있다. 재배선 층(140)은 소스 금속 패턴(160), 게이트 금속 패턴(170) 및 절연층(180)을 포함할 수 있다. 소스 금속 패턴(160) 및 게이트 금속 패턴(170)은 낮은 저항을 갖는 구리 물질을 포함할 수 있다. 절연층(180)은 에폭시 수지 등으로 구성될 수 있다. 본 개시의 실시예에서, 몰드 부재(130)와 절연층(180)이 서로 접촉하고 있는데, 몰드 부재(130)와 절연층(180) 모두 에폭시 수지 화합물로 구성하여 서로 잘 부착될 수 있도록 할 수 있다.
반도체 다이(110)는 전력 반도체 소자로 구성될 수 있다. 전력 반도체 소자로는 단품(discrete component) 또는 모듈 형태의 전력(Power) MOSFET, 초접합(super-junction) IGBT 소자 등을 사용할 수 있다. 금속 기판(120) 상과, 재배선 층(140)의 게이트 금속 패턴(170) 및 소스 금속 패턴(160) 상에는 도금층(190)이 형성될 수 있다. 재배선 층(140)의 게이트 금속 패턴(170)은 반도체 다이(110)의 게이트 전극(155)과 연결된다. 재배선 층(140)의 소스 금속 패턴(160)은 반도체 다이(110)의 소스 전극 (150)과 전기적으로 연결된다. 본 개시에서 재배선 층(140)은 주지된 방법으로 별도로 제조하여 본 개시의 일 실시예에 따라 제조한 금속 기판(120)과 결합된 반도체 다이(110)에 부착될 수 있다. 본 개시의 일 실시예에 따라 금속 기판(120)과 결합된 반도체 다이(110)의 제조 방법에 대해서는 후술하기로 한다.
도 2a는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 도면이다. 도 2a를 참조하면, 재배선 층(140)의 소스 금속 패턴(160)은 게이트 금속 패턴(170)보다 면적이 크며, 소스 금속 패턴(160)과 게이트 금속 패턴(170)은 절연층(180)에 의해 분리되어 있다는 것을 알 수 있다. 도 2b는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 반도체 다이의 도면이다. 복수의 소스 전극(150a ~ 150d)이 배치되어 있고, 다이의 한쪽 코너에 게이트 전극(155)이 배치되어 있다. 복수의 소스 전극(150a ~ 150d)은 모두 하나의 소스 금속 패턴(160)과 전기적으로 연결된다. 소스 전극(150a ~ 150d) 사이에는 반도체 소자를 보호하기 위한 패시베이션 막(passivation layer, 135)이 형성되는데, 패시베이션 막(135) 아래에는 게이트 버스 라인(gate bus line, 도시하지 않음)이 지나갈 수 있다. 즉, 소스 전극 사이를 게이트 버스 라인으로 분할한 형태가 될 수 있다.
도 3은 본 개시에 따른 반도체 패키지를 예컨대, PCB(printed circuit board) 기판 등의 기판(310)에 장착한 반도체 장치(300)를 도시한 도면이다. 반도체 장치(300)의 제조업체는 드레인 패턴(320)의 일 단을 기판(310)에 부착하고 본 개시에 따른 반도체 패키지(100)의 원하는 위치에 드레인 패턴(320)의 타 단을 부착함으로써, 용이하게 반도체 장치(300)를 제작할 수 있다. 필요에 따라, 복수 개의 반도체 패키지(100)를 기판(310)에 부착하고 복수 개의 반도체 패키지(100)에 공동으로 사용할 수 있도록 드레인 패턴(320)을 부가하는 것도 가능하다(도 14 내지 도 16 참조). 여기서, 드레인 패턴(320)은 구리 클립(Cu clip) 또는 버스-바(bus-bar) 형태로 제조할 수 있다. 구리 클립 또는 버스-바 형태의 드레인 패턴(320)이 각각의 반도체 다이(100)의 드레인 전극에 모두 전기적으로 연결되고 PCB 기판(310)의 드레인 단자(terminal, 도시하지 않음)에 연결되는 것이다.
이하에서는, 도 4 내지 도 16을 참조하면서 본 개시에 따라 반도체 패키지를 제조하는 방법에 대해 설명하기로 한다.
도 4는 본 개시에 따라 반도체 패키지를 제조하는 방법의 일 실시예를 설명하기 위한 흐름도이다.
본 개시에 따라 반도체 패키지를 제조하는 방법의 일 실시예는 금속 기판(120)을 준비하는 단계(S301)로부터 시작된다. 금속 기판(120)은, 예컨대 구리 기판을 포함할 수 있다. 금속 기판(120)은, 소정 두께, 예컨대, 150 μm 내지 250 μm의 평판 금속판을 준비하고 이를 도 5에 나타낸 바와 같은 웨이퍼 형태의 금속 기판(120)으로 절단함으로써 준비될 수 있다. 제2 실시예 또는 제3 실시예에서, 금속 기판(120)의 일부 두께, 예컨대 금속 기판(120)의 두께의 약 절반 정도를 직사각형 셀 어레이(510) 형태로 에칭할 수 있다(S302)(도 5 참조).
제1 실시예에서, 금속 기판(120) 상에, 예컨대 솔더 페이스트(solder paste) 등의 접착성 도전 재료를 부가한 후 일정 간격으로 반도체 다이(110)를 부착할 수 있다(S303)(도 6 참조). 제2 실시예에서, 도 5에 나타낸 바와 같이 금속 기판(120)을 직사각형 셀 어레이 형태로 일부 두께만큼 에칭한 후, 에칭된 금속 기판(120)의 면 상에서 상기 직사각형 셀마다 반도체 다이(110)를 부착할 수 있다(도 7 참조). 제3 실시예에서는, 금속 기판(120)을 직사각형 셀 어레이 형태로 일부 두께만큼 에칭한 후, 상기 직사각형 셀마다 에칭되지 않은 금속 기판(120)의 면 상에 반도체 다이(110)를 부착할 수 있다(도 8 참조). 반도체 다이(110)의 두께는 100 ~ 200 μm 두께로 매우 얇은 두께를 가질 수 있다. 도 7 및 도 8에서 반도체 다이와 다이 사이에 반원 또는 홀(hole) 모양의 깊이가 얇은 영역들(125)이 복수 개로 존재한다. 즉, 화학 용액을 적절히 이용해서 금속 기판을 식각하여 깊이가 얇은 영역을 형성할 수 있다. 깊이가 얇은 영역 영역은 추후 웨이퍼 절단 또는 쏘잉 작업을 할 때 에칭된 영역이 절단 영역이 된다. 에칭된 영역은 에칭되지 않는 영역에 비해 상대적으로 두께가 얇기 때문에 쏘잉 작업이 쉽게 이루질 수 있어 유리하다. 또한 그 영역들(125)의 깊이에 따라 복수의 반도체 다이가 모두 전기적으로 연결될 수도 있고, 서로 전기적으로 분리될 수도 있다. 또한 그 영역들(125)은 추후 설명하는 몰딩 부재(130)가 채워지는 영역이 된다.
단계(S304)에서는, 반도체 다이들(110) 상에 본딩 필름(910)을 부착할 수 있다(도 9 참조)(제1 실시예). 일 실시예에서, 본딩 필름(910)은 접착성 층(도시하지 않음)과 캐리어 층(도시하지 않음)의 2층으로 이루어질 수 있는데, 이렇게 하면 본딩 필름(910)을 반도체 다이들(110) 상에 부착하고 후속 공정들을 수행한 후 본딩 필름(910)을 제거할 때는 캐리어 층만 제거하는 것이 가능하다.
단계(S305)에서는, 중간 생성물(intermediate product)을 뒤집고, 금속 기판(120) 상에 몰드 재료를 부가하고 경화하여 몰드 부재를 형성한다. 따라서, 금속 기판(120) 상에 그리고 반도체 다이들(110) 사이에 몰드 부재(130)가 채워진다(도 10 참조). 도 5에서와 같이 웨이퍼 형태의 금속 기판(120)을 준비할 때 금속 기판(120)에 일정 간격으로 개구들(openings)(도시하지 않음)을 형성함으로써, 반도체 다이(110) 사이에 몰드 재료가 채워질 수 있다. 단계(S306)에서는, 몰드 부재(130)와, 금속 기판(120)의 일부 두께를 연마한다. 제1 실시예에서는, 연마 후 반도체 다이들(110)이 금속 기판(120)에 의해 모두 전기적으로 연결될 수 있다(도 11 참조). 제2 실시예에서는, 반도체 다이들(110)이 몰드 부재(130)에 의해 서로 전기적으로 분리될 수 있다(도 12 참조). 즉, 제2 실시예에서는, 연마 후 반도체 다이들(110)이 서로 전기적으로 분리될 때까지 몰드 부재(130)와, 금속 기판(120)의 일부 두께를 연마한다. 이런 방식으로, 서로 떨어진 복수의 금속 기판들(120a, 120b, 120c)이 형성되고, 복수의 금속 기판들(120a, 120b, 120c)의 각각은 각각의 반도체 다이(110)와 일대일 대응되도록 형성된다. 그리고, 몰딩 부재(130)로 채워진 영역이 쏘잉 영역이 될 수 있다. 즉, 필요한 반도체 다이(110) 개수(예컨대, 1개 또는 2개 이상)를 결정하고, 그 개수마다 몰딩 부재(130) 영역을 쏘잉하는 것이다. 제3 실시예에서는, 제1 실시예와 마찬가지로 연마 후 반도체 다이들(110)이 금속 기판(120)에 의해 모두 전기적으로 연결되어 있다(도 13 참조). 다만, 제3 실시예에 따른 반도체 패키지는, 반도체 다이들(110) 간의 몰드 부재(130)가 있는 위치와 수직으로 대응되는 위치에서의 금속 기판(120)의 상부에도 몰드 부재(130)가 형성된다. 상부에 형성된 복수의 몰드 부재(130)는 서로 떨어져 형성된다. 제3 실시예의 경우, 제1 실시예에 비해 쏘잉할 금속 기판(120)의 두께가 얇다. 작은 금속 기판(120)의 상부에 반원 모양 만큼 몰드 부재(130)가 채워져 있기 때문이다. 쏘잉 공정에 대해서는 추후에 설명하기로 한다.
그 후, 중간 생성물을 뒤집고, 본딩 필름(910)을 제거하고(S307), 팬아웃(fan out)을 위한 재배선 층(140)을 부착한다(S308, 도 14참조). 그리고 중간 생성물을 예컨대 금 또는 주석으로 도금함으로써, 금속 기판(120), 반도체 다이들(110), 및 재배선 층(140) 중 외부로 노출된 금속층이 도금된다(S309). 도금하는 목적은 금속 기판(120) 및 금속 패턴으로 사용되는 구리 금속의 산화 및 부식 방지를 위해서이다. 재배선 층(140)의 소스 및 게이트 금속 패턴은 구리 금속으로 형성할 수 있는데, 전기 도금 방식으로 제조할 수 있다. 이때 게이트 금속 패턴 및 소스 금속 패턴이 반도체 다이(110)의 게이트 전극 및 소스 전극과 각각 직접 연결된다. 게이트 금속 패턴 및 소스 금속 패턴으로는 구리 금속 또는 알루미늄(Al) 금속을 사용할 수 있다. 단계(S310)에서는, 중간 생성물을 뒤집고, 금속 기판(120) 상에 제품 정보를, 예컨대 레이저 빔에 의해 마킹한다. 단계(S311)에서는, 반도체 다이들(110) 간을 쏘잉한다. 반도체 다이(110) 마다 쏘잉을 수행할 수 있지만, 필요에 따라 2개, 3개 등의 복수의 반도체 다이(110) 마다 쏘잉을 수행할 수 있다.
앞서 설명한 바와 같이, 반도체 장치(300)의 제조업체는 본 개시에 따른 반도체 패키지(100) 및 드레인 패턴(320)을 기판(310)에 부착하여 반도체 장치(300)를 제조할 수 있다(도 3 참조). 만약, 제1 실시예에 따라 반도체 패키지를 제조하여 3개의 반도체 다이(110)로 하나의 반도체 장치를 제조할 경우, 반도체 다이들(110)은 금속 기판(120)에 의해 모두 전기적으로 연결될 수 있다. 따라서, 드레인 패턴(320)의 일 단을 PCB 기판 등의 기판(310)에 부착하고 드레인 패턴(320)의 타 단을 하나의 반도체 다이(110) 상의 금속 기판(120)에만 부착하면 된다(도 14 참조).
제2 실시예에 따라 반도체 패키지를 제조하여 3개의 반도체 다이(110)로 하나의 반도체 장치를 제조할 경우, 반도체 다이들(110)은 몰드 부재(130)에 의해 서로 전기적으로 분리될 수 있다. 따라서, 제1 실시예와는 달리, 드레인 패턴(320)의 일 단을 기판(310)에 부착하고, 드레인 패턴(320)의 타 단을 금속 기판(120)에 부착하여 3개의 반도체 다이(110) 상의 금속 기판(120)에 모두 전기적으로 연결되도록 한다(도 15 참조).
제3 실시예에 따라 반도체 패키지를 제조하여 3개의 반도체 다이들(110)로 하나의 반도체 장치를 제조할 경우, 제1 실시예와 마찬가지로, 반도체 다이들(110)은 금속 기판(120)에 의해 모두 전기적으로 연결되어 있다. 따라서, 제1 실시예와 마찬가지로, 드레인 패턴(320)의 일 단을 기판(310)에 부착하고 드레인 패턴(320)의 타 단을 하나의 반도체 다이(110) 상의 금속 기판(120)에만 부착하면 된다(도 16 참조). 다만, 제3 실시예에 따른 반도체 패키지는, 반도체 다이들(110) 간의 몰드 부재(130)가 있는 위치와 수직으로 대응되는 위치에서의 금속 기판(120)의 상부에도 몰드 부재(130)가 형성된다. 제3 실시예의 경우, 제1 실시예에 비해 쏘잉할 금속 기판(120)의 두께가 얇으므로, 반도체 다이들(110) 간을 쏘잉하는 것이 제1 실시예보다 용이하다. 제2 실시예의 경우, 반도체 다이들(110) 사이 즉 쏘잉할 부분에 금속 기판(120)에 비해 경도(hardness)가 낮은 몰드 부재(130)만 있고 금속 기판(120)은 없으므로, 제1 및 제3 실시예에 비해 반도체 다이들(110) 간을 쏘잉하는 것이 매우 용이하다.
이상의 설명에 있어서 어떤 구성 요소가 다른 구성 요소에 접속되거나 결합된다는 기재의 의미는 당해 구성 요소가 그 다른 구성 요소에 직접적으로 접속되거나 결합된다는 의미뿐만 아니라 이들이 그 사이에 개재된 하나 또는 그 이상의 타 구성 요소를 통해 접속되거나 결합될 수 있다는 의미를 포함하는 것으로 이해되어야 한다. 이외에도 구성 요소들 간의 관계를 기술하기 위한 용어들(예컨대, '상에', '상부에', '위에', '간에', '사이에' 등)도 유사한 의미로 해석되어야 한다.
본원에 개시된 실시예들에 있어서, 도시된 구성 요소들의 배치는 발명이 구현되는 환경 또는 요구 사항에 따라 달라질 수 있다. 예컨대, 일부 구성 요소가 생략되거나 몇몇 구성 요소들이 통합되어 하나로 실시될 수 있다. 또한 일부 구성 요소들의 배치 순서 및 연결이 변경될 수 있다.
이상에서는 본 개시의 다양한 실시예들에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시예들에 한정되지 아니하며, 상술한 실시예들은 첨부하는 특허청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 변형 실시될 수 있음은 물론이고, 이러한 변형 실시예들이 본 개시의 기술적 사상이나 범위와 별개로 이해되어져서는 아니 될 것이다. 따라서, 본 개시의 기술적 범위는 오직 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 반도체 패키지
110: 반도체 다이
120: 금속 기판
130: 몰드 부재
140: 재배선 층
150: 소스 전극 또는 에미터 전극
155: 게이트 전극 또는 게이트 패드
160: 소스 금속 패턴
170: 게이트 금속 패턴
180: 절연층
190: 도금층
300: 반도체 장치
310: 기판
320: 드레인 패턴
910: 본딩 필름

Claims (19)

  1. 반도체 패키지로서,
    기판 상에 배치된 제1 반도체 다이 및 제2 반도체 다이;
    상기 제1 반도체 다이의 상면에 부착된 제1 금속 기판;
    상기 제2 반도체 다이의 상면에 부착된 제2 금속 기판;
    상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되고, 상기 제1 금속 기판과 상기 제2 금속 기판 사이에 배치된 제1 몰드 부재;
    상기 기판 및 상기 제1 몰드 부재와 접촉되고, 상기 제1 금속 기판 및 상기 제2 금속 기판과 접촉되는 드레인 금속 패턴; 및
    상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되고, 상기 제1 몰드 부재에 접하는 하나의 재배선 층;을 포함하고,
    상기 제1 금속 기판의 가로 길이는 상기 제1 반도체 다이의 가로 길이보다 길고,
    상기 제2 금속 기판의 가로 길이는 상기 제2 반도체 다이의 가로 길이보다 길게 형성되는 반도체 패키지.
  2. 제1항에 있어서, 상기 기판은 PCB 기판인 반도체 패키지.
  3. 제1항에 있어서,
    상기 기판에 배치된 제3 반도체 다이;
    상기 제3 반도체 다이의 상면에 부착된 제3 금속 기판; 및
    상기 제2 반도체 다이와 상기 제3 반도체 다이 사이에 배치되고, 상기 제2 금속 기판과 상기 제3 금속 기판 사이에 배치된 제2 몰드 부재;를 더 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 드레인 금속 패턴은 상기 제3 금속 기판에 접촉되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 드레인 금속 패턴은
    상기 기판과 접하는 바텀 포션(bottom portion);
    상기 제1 금속 기판 및 상기 제2 금속 기판과 접하는 탑 포션(top portion); 및
    상기 바텀 포션과 상기 탑 포션을 연결하는 커넥션 포션(connection portion);을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 반도체 패키지로서,
    기판상에 배치되는 제1 반도체 다이 및 제2 반도체 다이;
    상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되는 제1 몰드 부재;
    상기 제1 몰드 부재에 부착되고, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 각각의 상면에 부착되는 하나의 금속 기판;
    상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되는 하나의 재배선 층;
    상기 하나의 금속 기판에 형성된 홈 안에 형성된 제2 몰드 부재; 및
    상기 하나의 금속 기판의 상면과 상기 제2 몰드 부재의 상면과 접하여 형성되고, 상기 기판 상에 형성되는 드레인 금속 패턴;를 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 반도체 다이 및 제2 반도체 다이는 게이트 전극 및 소스 전극을 포함하고,
    상기 재배선 층은 게이트 금속 패턴, 소스 금속 패턴 및 절연층을 포함하고,
    상기 게이트 금속 패턴 및 상기 소스 금속 패턴은 상기 게이트 전극 및 상기 소스 전극과 각각 전기적으로 연결되는 반도체 패키지.
  8. 제6항에 있어서,
    상기 금속 기판은 구리 기판을 포함하고, 상기 구리 기판은 드레인 전극으로 사용되는 반도체 패키지.
  9. 제7항에 있어서,
    상기 소스 금속 패턴의 길이는 상기 게이트 금속 패턴의 길이보다 길고,
    상기 소스 금속 패턴의 면적은 상기 게이트 금속 패턴의 면적보다 큰 반도체 패키지.
  10. 제7항에 있어서,
    상기 소스 전극의 면적은 상기 게이트 전극의 면적보다 큰 반도체 패키지.
  11. 제7항에 있어서,
    상기 소스 전극은 서로 이격되어 배치되는 복수의 소스 전극들을 포함하는 반도체 패키지.
  12. 제7항에 있어서,
    상기 게이트 전극은 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이의 각각의 코너에 배치되고, 상기 게이트 전극은 패시베이션 막에 의해 상기 소스 전극으로부터 이격되어 배치되는 반도체 패키지.
  13. 제 6항에 있어서,
    상기 드레인 금속 패턴은
    상기 기판과 접하는 바텀 포션(bottom portion);
    상기 금속 기판과 접하는 탑 포션(top portion); 및
    상기 바텀 포션과 상기 탑 포션을 연결하는 커넥션 포션(connection portion);을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 6항에 있어서,
    상기 제2 몰드 부재는 상기 제1 몰드 부재와 수직으로 일대일 대응 되는 위치에서 형성되는 것을 특징으로 하는 반도체 패키지.
  15. 제6항에 있어서,
    상기 홈은 서로 떨어져 형성되는 복수의 반원 모양의 홈을 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제1항에 있어서,
    상기 제1 몰드 부재는 상기 제1 및 제2 금속 기판과 접촉하며, 상기 제1 및 제2 반도체 다이의 측면과 각각 접촉하며, 상기 드레인 금속 패턴의 하면과 접촉하는 것을 특징으로 하는 반도체 패키지.
  17. 제1항에 있어서,
    상기 제1 금속 기판의 가로 길이에 있어서, 상기 제1 반도체 다이의 상면과 접촉하는 상기 제1 금속 기판의 제1 가로 길이보다, 상기 드레인 금속 패턴의 하면과 접촉하는 상기 제1 금속 기판의 제2 가로 길이가 더 긴 것을 특징으로 하는 반도체 패키지.
  18. 제1항에 있어서,
    상기 제2 금속 기판의 가로 길이에 있어서, 상기 제2 반도체 다이의 상면과 접촉하는 상기 제2 금속 기판의 제3 가로 길이보다, 상기 드레인 금속 패턴의 하면과 접촉하는 상기 제2 금속 기판의 제4 가로 길이가 더 긴 것을 특징으로 하는 반도체 패키지.
  19. 제1항에 있어서,
    상기 제1 몰드 부재가 배치되는 상기 제1 금속 기판과 상기 제2 금속 기판 사이의 공간은 반원의 일부가 잘린 형상인 반도체 패키지.
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