KR20210033732A

KR20210033732A - Display device and method of detecting defect thereof

Info

Publication number: KR20210033732A
Application number: KR1020190115373A
Authority: KR
Inventors: 조순동; 한재원; 허준오; 김동주
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-09-19
Filing date: 2019-09-19
Publication date: 2021-03-29

Abstract

The present invention relates to a display device and a method of detecting a defect thereof. The display device comprises: a flexible circuit board including power wires to which power voltages are applied, and a plurality of dummy wires alternately disposed with the power wires; and a defect detection device for detecting a short circuit between the dummy wire and the power wire by monitoring the voltage of the dummy wire.

Description

Display device and its defect detection method {DISPLAY DEVICE AND METHOD OF DETECTING DEFECT THEREOF}

본 발명은 표시장치와 그 불량 감지 방법에 관한 것이다.The present invention relates to a display device and a method for detecting a defect thereof.

평판 표시장치(Flat Panel Display, FPD)의 구동 회로는 입력 영상의 픽셀 데이터를 표시패널의 픽셀들에 기입하여 픽셀 어레이 상에 입력 영상을 재현한다.A driving circuit of a flat panel display (FPD) reproduces the input image on the pixel array by writing pixel data of the input image to pixels of the display panel.

평판 표시장치는 입력 영상의 픽셀 데이터를 픽셀들에 기입하는 표시패널 구동 회로와, 표시패널 구동 회로를 제어하는 타이밍 콘트롤러(Timing controller) 등을 포함한다. 표시패널 구동 회로는 픽셀 데이터 신호를 데이터 라인들에 공급하는 데이터 구동 회로와, 게이트 신호(또는 스캔 신호를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동 회로 등의 표시패널 구동 회로를 포함한다. A flat panel display device includes a display panel driving circuit that writes pixel data of an input image to pixels, and a timing controller that controls the display panel driving circuit. The display panel driving circuit includes a data driving circuit that supplies a pixel data signal to data lines, and a display panel driving circuit such as a gate driving circuit that supplies a gate signal (or a scan signal to the gate lines (or scan lines)). do.

표시패널 구동 회로의 구동에 필요한 전원과 신호가 배선들을 통해 표시패널 구동 회로에 공급된다. Power and signals required for driving the display panel driving circuit are supplied to the display panel driving circuit through wirings.

도전성 이물질 또는 습기에 의해 전원 배선들이 단락(short circuit)될 수 있다. 이 경우, 표시패널 구동 회로와 픽셀들은 정상적으로 구동될 수 없다. 제품 출하전 테스트 공정에서 전원 배선들의 불량을 감지하는 방법이 알려져 있다. Power wires may be short circuited by conductive foreign substances or moisture. In this case, the display panel driving circuit and pixels cannot be normally driven. It is known how to detect defects in power wiring in the pre-shipment test process.

제품 출하후 발생하는 전원 배선들의 진행성 불량을 감지할 수 있는 방법이 없다. 불량이 발생된 후 표시장치에 영상이 표시되지 않을 때 전원 배선들의 분량이 확인될 수 있다. There is no way to detect poor progression of power wiring that occurs after product shipment. When an image is not displayed on the display device after a defect occurs, the amount of power wiring can be checked.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.It is an object of the present invention to solve the aforementioned needs and/or problems.

본 발명은 전원 배선들의 단락을 사전에 감지할 수 있고 전원 배선들의 단락 위치를 빠르고 정확하게 판단할 수 있는 그 불량 감지 방법을 제공한다.The present invention provides a method for detecting a failure that can detect a short circuit of power wires in advance and quickly and accurately determine a short circuit location of power wires.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The subject of the present invention is not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 표시장치는 복수의 데이터 라인들과 복수의 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 표시패널과, 상기 표시패널 상에 배치되어 시프트 레지스터를 이용하여 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부와, 상기 게이트 구동부의 구동에 필요한 전원 전압과 상기 픽셀들의 구동에 필요한 전원 전압을 발생하는 전원부와, 인쇄 회로 보드에 입력 패드들이 연결되고 상기 표시패널의 패드들에 출력 패드들이 연결되며, 상기 전원 전압들이 인가되는 전원 배선들과, 상기 전원 배선들 사이에 배치된 하나 이상의 더미 배선을 포함한 연성 회로 기판; 및 상기 더미 배선의 전압을 모니터하여 상기 더미 배선과 상기 전원 배선 간의 단락을 감지하는 불량 감지 장치를 포함한다.In the display device of the present invention, a display panel in which a plurality of data lines and a plurality of gate lines are intersected and pixels are arranged in a matrix form, and a gate signal is applied to the gate lines by using a shift register on the display panel. A gate driver that supplies, a power supply that generates a power voltage required to drive the gate driver and a power voltage required to drive the pixels, input pads are connected to a printed circuit board, and output pads are connected to pads of the display panel A flexible circuit board including power wires to which the power voltages are applied and one or more dummy wires disposed between the power wires; And a failure detection device that monitors a voltage of the dummy wiring and detects a short circuit between the dummy wiring and the power wiring.

상기 표시장치의 불량 감지 방법은 인쇄 회로 보드에 입력 패드들이 연결되고 상기 표시패널의 패드들에 출력 패드들이 연결된 연상 회로 기판 상에 상기 전원 전압들이 인가되는 전원 배선들과, 상기 전원 배선들 사이에 배치된 하나 이상의 더미 배선을 배치하는 단계; 및 상기 더미 배선의 전압을 모니터하여 상기 더미 배선과 상기 전원 배선 간의 단락을 감지하는 단계를 포함한다.The defect detection method of the display device includes power wirings to which the power voltages are applied on an associated circuit board in which input pads are connected to a printed circuit board and output pads are connected to the pads of the display panel, and between the power wirings. Arranging one or more dummy wiring lines; And detecting a short between the dummy wiring and the power wiring by monitoring a voltage of the dummy wiring.

본 발명은 표시패널 구동 회로에 필요한 전원을 공급하는 전원 배선들과 함께 하나 이상의 더미 배선을 연성 회로 기판 상에 형성하고, 더미 배선의 전압을 모니터(monitor)하여 전원 배선의 단락 가능성을 사전에 감지할 수 있고, 단락 위치를 빠르고 정확하게 감지할 수 있다. In the present invention, one or more dummy wirings are formed on a flexible circuit board together with power wirings that supply power required for a display panel driving circuit, and the voltage of the dummy wirings is monitored to detect the possibility of a short circuit in the power wirings in advance. Can be done, and the short-circuit location can be detected quickly and accurately.

본 발명은 더미 배선의 전압을 실시간 모니터하는 불량 감지 장치의 적어도 일부를 레벨 시프터 또는 소스 드라이브 IC에 내장하여 표시장치의 부품수를 줄이고 제조 원가를 줄일 수 있다.According to the present invention, at least a part of a defect detection device that monitors a voltage of a dummy wiring in real time is embedded in a level shifter or a source drive IC, thereby reducing the number of parts of the display device and reducing manufacturing cost.

본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되는, 첨부 도면은 본 발명에 대한 실시예를 제공하고, 상세한 설명과 함께 본 발명의 기술적 특징을 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 디멀티플렉서 어레이의 스위치 소자들을 보여 주는 회로도이다.
도 3은 액정표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다.
도 4는 유기 발광 표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다.
도 5는 도 4에 도시된 디멀티플렉서와 픽셀 회로의 동작을 보여 주는 파형도이다.
도 6은 게이트 구동 회로의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 7 및 도 8은 타이밍 콘트롤러와 레벨 시프터 사이의 배선들을 보여 주는 도면들이다.
도 9 및 도 10은 본 발명의 제1 실시예에 따른 불량 감지 장치를 보여 주는 도면들이다.
도 11은 본 발명의 실시예에 따른 표시장치의 불량 감지 방법을 보여 주는 흐름도이다.
도 12 및 도 13은 오드 게이트 전압과 이븐 게이트 전압을 설명하기 위한 도면들이다.
도 14는 본 발명의 제2 실시예에 따른 불량 감지 장치를 보여 주는 도면이다.
도 15는 비교기가 소스 드라이브 IC에 내장되는 예를 보여 주는 도면이다.
도 16은 본 발명의 제3 실시예에 따른 불량 감지 장치를 보여 주는 도면이다.BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings, which are included as part of the detailed description to aid in understanding of the present invention, provide embodiments of the present invention, and together with the detailed description, the technical features of the present invention will be described.
1 is a block diagram showing a display device according to an exemplary embodiment of the present invention.
2 is a circuit diagram showing switch elements of a demultiplexer array.
3 is a diagram illustrating an example of a pixel circuit in a liquid crystal display device.
4 is a diagram illustrating an example of a pixel circuit in an organic light emitting diode display.
5 is a waveform diagram showing the operation of the demultiplexer and the pixel circuit shown in FIG. 4.
6 is a diagram schematically showing a shift register of a gate driving circuit.
7 and 8 are diagrams showing wirings between a timing controller and a level shifter.
9 and 10 are diagrams showing a failure detection device according to a first embodiment of the present invention.
11 is a flowchart illustrating a method of detecting a defect in a display device according to an exemplary embodiment of the present invention.
12 and 13 are diagrams for explaining an odd gate voltage and an even gate voltage.
14 is a diagram showing a failure detection device according to a second embodiment of the present invention.
15 is a diagram showing an example in which a comparator is incorporated in a source drive IC.
16 is a diagram showing a defect detection device according to a third embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only the embodiments make the disclosure of the present invention complete, and those of ordinary skill in the art to which the present invention pertains. It is provided to fully inform the scope of the invention, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. The shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, and the present invention is not limited to the items shown in the drawings. The same reference numerals refer to substantially the same constituent elements throughout the specification. In addition, in describing the present invention, when it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted.

본 발명 상에서 언급된 “구비한다”, “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다. When “equipped”, “included”, “have”, “consisting of” and the like mentioned in the present invention are used, other parts may be added unless'only' is used. When a component is expressed in the singular, it can be interpreted as a plural unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is interpreted as including an error range even if there is no explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다. In the case of a description of the positional relationship, for example, when the positional relationship between the two components is described as'on the top','on the top of the ~','the bottom of the','the next to the', etc., ' One or more other constituent elements may be interposed between those constituent elements for which'direct' or'direct' is not used.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다. The first, second, etc. may be used to classify the components, but these components are not limited in function or structure by an ordinal number or component name in front of the component. Since the claims are described centering on essential elements, the ordinal number in front of the name of the constituent element in the claims and the ordinal number in front of the constituent element name in the embodiment may not match.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.The following embodiments may be partially or wholly combined or combined with each other, and technically, various interlocking and driving are possible. Each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship.

본 발명의 표시장치에서 표시패널 구동 회로, 픽셀 어레이, 레벨 시프터 등은 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 MOSFET (metal-oxide-semiconductor field effect transistor) 또는 n 채널 MOSFET 구조의 트랜지스터로 구현될 수 있다. In the display device of the present invention, a display panel driving circuit, a pixel array, a level shifter, and the like may include transistors. Transistors may be implemented as an oxide TFT (Thin Film Transistor) including an oxide semiconductor, an LTPS TFT including a Low Temperature Poly Silicon (LTPS), or the like. Each of the transistors may be implemented as a p-channel MOSFET (metal-oxide-semiconductor field effect transistor) or a transistor having an n-channel MOSFET structure.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.The transistor is a three-electrode device including a gate, a source, and a drain. The source is an electrode that supplies a carrier to the transistor. In the transistor, carriers start flowing from the source. The drain is an electrode through which carriers exit from the transistor. In the transistor, the flow of carriers flows from the source to the drain. In the case of an n-channel transistor, since carriers are electrons, the source voltage has a voltage lower than the drain voltage so that electrons can flow from the source to the drain. In the n-channel transistor, the direction of current flows from the drain to the source. In the case of the p-channel transistor PMOS, since carriers are holes, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In the p-channel transistor, since holes flow from the source to the drain, current flows from the source to the drain. It should be noted that the source and drain of the transistor are not fixed. For example, the source and drain may be changed according to the applied voltage. Therefore, the invention is not limited due to the source and drain of the transistor. In the following description, the source and drain of the transistor will be referred to as first and second electrodes.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 트랜지션한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다. The gate signal transitions between a gate on voltage and a gate off voltage. The gate-on voltage is set to a voltage higher than the threshold voltage of the transistor, and the gate-off voltage is set to a voltage lower than the threshold voltage of the transistor. The transistor is turned on in response to the gate-on voltage, while it is turned off in response to the gate-off voltage. In the case of an n-channel transistor, a gate-on voltage may be a gate high voltage (VGH), and a gate-off voltage may be a gate low voltage (VGL). In the case of a p-channel transistor, the gate-on voltage may be the gate low voltage VGL, and the gate-off voltage may be the gate high voltage VGH.

본 발명은 액정표시장치(Liquid Crystal Display, LCD), 유기 발광 표시장치(Organic Light Emitting Display, OLED Display) 등 어떠한 평판 표시장치에도 적용 가능하다. 본 발명의 표시장치는 인쇄 회로 보드에 입력 패드들이 연결되고 상기 표시패널의 패드들에 출력 패드들이 연결되며, 상기 전원 전압들이 인가되는 전원 배선들과, 상기 전원 배선들과 교대로 배치된 복수의 더미 배선들을 포함한 연성 회로 기판; 및 상기 더미 배선의 전압을 모니터하여 상기 더미 배선과 상기 전원 배선 간의 단락을 감지하는 불량 감지 장치를 포함한다. 연성 회로 기판은 COF(Chip on film)일 수 있다. The present invention can be applied to any flat panel display device such as a liquid crystal display (LCD) and an organic light emitting display (OLED). In the display device of the present invention, input pads are connected to a printed circuit board, output pads are connected to the pads of the display panel, power wires to which the power voltages are applied, and a plurality of power wires alternately arranged with the power wires. A flexible circuit board including dummy wirings; And a failure detection device that monitors a voltage of the dummy wiring and detects a short circuit between the dummy wiring and the power wiring. The flexible circuit board may be a chip on film (COF).

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동 회로를 포함한다. Referring to FIG. 1, a display device according to an exemplary embodiment of the present invention includes a display panel 100 and a display panel driving circuit.

표시패널(100)은 입력 영상의 픽셀 데이터를 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)의 픽셀들에 입력 영상의 픽셀 데이터가 표시된다. 픽셀 어레이(AA)는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀들의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다.The display panel 100 includes a pixel array AA that displays pixel data of an input image. Pixel data of the input image is displayed on the pixels of the pixel array AA. The pixel array AA includes a plurality of data lines DL, a plurality of gate lines GL crossing the data lines DL, and pixels arranged in a matrix form. In addition to the matrix shape, the arrangement of pixels may be variously formed, such as a shape that shares pixels emitting the same color, a stripe shape, and a diamond shape.

표시패널은 플렉시블 표시패널로 제작될 수 있다. 플렉시블 표시패널은 플라스틱 기판을 이용하는 투명 OLED 패널로 구현될 수 있다. 플라스틱 OLED Display 패널은 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 픽셀 어레이가 형성된다.The display panel may be manufactured as a flexible display panel. The flexible display panel may be implemented as a transparent OLED panel using a plastic substrate. In a plastic OLED display panel, a pixel array is formed on an organic thin film bonded on a back plate.

플라스틱 OLED Display의 백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트 상에 유기 박막 필름이 형성된다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다.The back plate of a plastic OLED display may be a polyethylene terephthalate (PET) substrate. An organic thin film is formed on the back plate. A pixel array and a touch sensor array may be formed on the organic thin film. The back plate blocks moisture permeation towards the organic thin film so that the pixel array is not exposed to humidity. The organic thin film may be a thin PI (Polyimide) film substrate. A multi-layered buffer layer may be formed of an insulating material (not shown) on the organic thin film. Wires for supplying power or signals applied to the pixel array and the touch sensor array may be formed on the organic thin film.

픽셀 어레이(AA)의 해상도가 n*m 일 때, 픽셀 어레이(AA)는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들(L1~Lm)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수로 나눈 시간이다. 1 수평 기간(1H)에 1 픽셀 라인의 픽셀들에 픽셀 데이터가 기입된다. When the resolution of the pixel array AA is n*m, the pixel array AA includes n pixel columns and m pixel lines L1 to Lm intersecting the pixel column. The pixel column includes pixels arranged along the y-axis direction. The pixel line includes pixels arranged along the x-axis direction. One horizontal period 1H is a time obtained by dividing one frame period by the number of m pixel lines L1 to Lm. Pixel data is written to pixels of one pixel line in one horizontal period 1H.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 픽셀 전극, 다수의 TFT들(Thin Film Transistor), 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. Each of the pixels may be divided into a red sub-pixel, a green sub-pixel, and a blue sub-pixel for color implementation. Each of the pixels may further include a white sub-pixel. Each of the sub-pixels 101 includes a pixel circuit. The pixel circuit includes a pixel electrode, a plurality of thin film transistors (TFTs), and a capacitor. The pixel circuit is connected to the data line DL and the gate line GL.

표시패널(100) 상에 터치 센서들이 배치되어 터치 스크린(touch screen)이 구현될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다. Touch sensors are disposed on the display panel 100 to implement a touch screen. The touch input may be sensed using separate touch sensors or may be sensed through pixels. The touch sensors may be implemented as in-cell type touch sensors that are disposed on the screen of the display panel in an on-cell type or an add-on type, or embedded in a pixel array. I can.

표시패널 구동 회로는 데이터 구동부(110), 게이트 구동부(120), 및 이 구동 회로들(110, 120)의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(130)를 포함한다. 표시패널 구동 회로는 타이밍 콘트롤러(130)의 제어 하에 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.The display panel driving circuit includes a data driver 110, a gate driver 120, and a timing controller 130 for controlling operation timings of the driving circuits 110 and 120. The display panel driving circuit writes input image data to pixels of the display panel 100 under the control of the timing controller 130.

데이터 구동부(110)는 매 프레임 마다 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 아날로그 감마 보상 전압으로 변환하여 데이터 신호(Vdata1~3)를 출력한다. 데이터 신호(Vdata1~3)는 데이터 라인들(DL)에 공급된다.The data driver 110 converts the pixel data of the input image received as a digital signal from the timing controller 130 every frame into an analog gamma compensation voltage using a digital to analog converter (hereinafter referred to as "DAC"). It converts and outputs data signals (Vdata1~3). The data signals Vdata1 to 3 are supplied to the data lines DL.

데이터 구동부(110)는 도 7 및 도 8에 도시된 소스 드라이브 IC(110a)에 집적될 수 있다. 소스 드라이브 IC(110a)는 연성 회로 기판 예를 들어, COF(Chip on film)(110b) 상에 실장될 수 있다. 소스 드라이브 IC(110a) 각각에는 터치 센서들을 구동하기 위한 터치센서 구동부가 내장될 수 있다.The data driver 110 may be integrated in the source drive IC 110a illustrated in FIGS. 7 and 8. The source drive IC 110a may be mounted on a flexible circuit board, for example, a chip on film (COF) 110b. Each of the source drive ICs 110a may have a built-in touch sensor driver for driving the touch sensors.

게이트 구동부(120)는 표시패널(100)에서 영상이 표시되는 않는 베젤 영역(BZ)에 형성될 수 있다. 게이트 구동부(120)는 레벨 시프터(140)로부터 수신된 게이트 타이밍 제어신호를 입력 받아 데이터 신호(Vdata1~3)에 동기되는 게이트 신호(GATE1~3)를 발생하여 게이트 라인들(GL)에 공급한다. 게이트 라인들(GL)에 인가되는 게이트 신호(GATE1~3)는 서브 픽셀들(101)의 스위치 소자를 턴-온(turn-on)시켜 데이터 신호(Vdata1~3)의 전압이 충전되는 픽셀들을 선택한다. 게이트 신호(GATE1~3)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 펄스 신호로 발생될 수 있다. 게이트 구동부(120)는 시프트 레지스터를 이용하여 게이트 신호를 시프트한다. The gate driver 120 may be formed in the bezel area BZ in which an image is not displayed on the display panel 100. The gate driver 120 receives the gate timing control signal received from the level shifter 140, generates gate signals GATE1 to 3 synchronized with the data signals Vdata1 to 3, and supplies them to the gate lines GL. . The gate signals GATE1 to 3 applied to the gate lines GL turn on the switch elements of the sub-pixels 101 to prevent the pixels to which the voltage of the data signals Vdata1 to 3 are charged. Choose. The gate signals GATE1 to 3 may be generated as pulse signals swinging between the gate high voltage VGH and the gate low voltage VGL. The gate driver 120 shifts the gate signal using a shift register.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.The timing controller 130 may control the operation timing of the display panel drivers 110 and 120 at a frame frequency of the input frame frequency × i (i is a positive integer greater than 0) Hz by multiplying the input frame frequency by i. . The input frame frequency is 60 Hz in the NTSC (National Television Standards Committee) method and 50 Hz in the PAL (Phase-Alternating Line) method.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 콘트롤러(130)에 수시되는 입력 영상의 픽셀 데이터는 디지털 신호이다. 타이밍 콘트롤러(130)는 픽셀 데이터를 데이터 구동부(110)로 전송한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.The timing controller 130 receives pixel data of an input image and a timing signal synchronized therewith from the host system 200. The pixel data of the input image received by the timing controller 130 is a digital signal. The timing controller 130 transmits the pixel data to the data driver 110. The timing signal includes a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a clock signal (DCLK), a data enable signal (DE), and the like. Since the vertical period and the horizontal period can be known by counting the data enable signal DE, the vertical synchronization signal Vsync and the horizontal synchronization signal Hsync can be omitted. The data enable signal DE has a period of 1 horizontal period 1H.

표시패널 구동 회로는 데이터 구동부(110)와 게이트 구동부(120) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.The display panel driving circuit may further include a demultiplexer array 112 disposed between the data driver 110 and the gate driver 120.

디멀티플렉서 어레이(112)는 데이터 구동부(110)의 한 채널을 다수의 데이터 라인들(DL)에 순차적으로 연결하여 데이터 구동부(110)의 한 채널로부터 출력되는 데이터 전압을 데이터 라인들(DL)에 시분할 분배함으로써 데이터 구동부(110)의 채널 개수를 줄일 수 있다. 디멀티플렉서 어레이(112)는 도 2와 같은 다수의 스위치 소자들을 포함한다.The demultiplexer array 112 sequentially connects one channel of the data driver 110 to a plurality of data lines DL to time-division a data voltage output from one channel of the data driver 110 to the data lines DL. By distributing, the number of channels of the data driver 110 can be reduced. The demultiplexer array 112 includes a plurality of switch elements as shown in FIG. 2.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동부(110)를 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 제어신호, 디멀티플렉서 어레이(112)의 스위치 소자들을 제어하기 위한 MUX 제어신호 등을 발생할 수 있다. 게이트 타이밍 제어신호는 스타트 펄스(Gate Start Pulse, VST), 시프트 클럭(CLK) 등을 포함할 수 있다. 스타트 펄스(VST)는 매 프레임 기간 마다 게이트 구동부(120)의 스타트 타이밍을 제어한다. 시프트 클럭(CLK)은 게이트 구동부(120)로부터 출력되는 게이트 신호의 시프트 타이밍(shift timing)을 제어한다. 타이밍 콘트롤러(130)는 레벨 시프터(140)를 제어하기 위한 제어 신호를 발생할 수 있다.The timing controller 130 includes a data timing control signal for controlling the data driver 110 based on a timing signal received from the host system 200, a gate timing control signal for controlling the gate driver 120, and a demultiplexer array. A MUX control signal for controlling the switch elements of 112 may be generated. The gate timing control signal may include a start pulse (VST), a shift clock (CLK), and the like. The start pulse VST controls the start timing of the gate driver 120 every frame period. The shift clock CLK controls a shift timing of the gate signal output from the gate driver 120. The timing controller 130 may generate a control signal for controlling the level shifter 140.

호스트 시스템(200)은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 시스템, 웨어러블 시스템 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(140) 등은 하나의 드라이브 IC(미도시)에 집적될 수 있다. The host system 200 may be any one of a TV (Television), a set-top box, a navigation system, a personal computer (PC), a home theater, a mobile system, and a wearable system. In mobile devices and wearable devices, the data driver 110, the timing controller 130, the level shifter 140, and the like may be integrated into one drive IC (not shown).

모바일 시스템에서 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC에 연결될 수 있다. In a mobile system, the host system 200 may be implemented as an application processor (AP). The host system 200 may transmit pixel data of an input image to a drive IC through a Mobile Industry Processor Interface (MIPI). The host system 200 may be connected to the drive IC through a flexible printed circuit, for example, a flexible printed circuit (FPC) 310.

레벨 시프터(level shifter, 140)는 타이밍 콘트롤러(130)로부터 수신된 입력 신호의 전압을 시프트하여 출력한다. 레벨 시프터(140)의 입력 신호는 로우 레벨(0V)과 하이 레벨(3.3V)의 TTL(Transistor-transistor logic) 레벨의 신호일 수 있다. 레벨 시프터(140)는 입력 신호의 하이 레벨을 게이트 하이 전압(VGH)으로 변환하고, 입력 신호의 로우 레벨을 게이트 로우 전압(VGL)으로 변환할 수 있다. 레벨 시프터(140)의 입력 신호는 게이트 타이밍 제어신호와, MUX 제어신호를 포함할 수 있다. 레벨 시프터(140)에 의해 전압이 시프트된 게이트 타이밍 제어신호는 게이트 구동부(120)에 공급된다. 레벨 시프터(140)에 의해 전압이 시프트된 MUX 제어신호는 디멀티플렉서(1120) 에 공급된다.The level shifter 140 shifts and outputs the voltage of the input signal received from the timing controller 130. The input signal of the level shifter 140 may be a signal of a low level (0V) and a high level (3.3V) of a transistor-transistor logic (TTL) level. The level shifter 140 may convert the high level of the input signal to the gate high voltage VGH and convert the low level of the input signal to the gate low voltage VGL. The input signal of the level shifter 140 may include a gate timing control signal and a MUX control signal. The gate timing control signal whose voltage is shifted by the level shifter 140 is supplied to the gate driver 120. The MUX control signal whose voltage is shifted by the level shifter 140 is supplied to the demultiplexer 1120.

본 발명의 표시장치는 전원부(400)를 더 포함한다. The display device of the present invention further includes a power supply unit 400.

전원부(400)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동 회로의 구동에 필요한 직류(DC) 전압을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck converter), 부스트 변환기(Boost converter), 벅-부스트 변환기(Buck-Boost converter) 등을 포함할 수 있다. 전원부(400)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압(VGMA), 게이트 하이 전압(VGH, VEH). 게이트 로우 전압(VGL, VEL), 하프 VDD(HVDD), 픽셀들의 공통 전압 등의 직류 전압을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 하프 VDD 전압은 VDD 대비 1/2 전압으로 낮으며 소스 드라이브 IC의 출력 버퍼 구동 전압으로 이용될 수 있다. 감마 기준 전압(VGMA)은 분압 회로를 통해 계조별로 분압되어 데이터 구동부(110)의 DAC에 공급된다. 전원부(400)로부터 발생된 전원들은 도 9에 도시된 바와 같이 COF(110b)를 통해 표시패널(100)에 공급될 수 있다. The power supply unit 400 generates a direct current (DC) voltage required for driving a pixel array of the display panel 100 and a display panel driving circuit using a DC-DC converter. The DC-DC converter may include a charge pump, a regulator, a buck converter, a boost converter, a buck-boost converter, and the like. The power supply unit 400 adjusts the DC input voltage from the host system 200 to provide a gamma reference voltage (VGMA) and a gate high voltage (VGH, VEH). DC voltages such as gate low voltages VGL and VEL, half VDD (HVDD), and common voltages of pixels may be generated. The gamma reference voltage VGMA is supplied to the data driver 110. The half VDD voltage is a half voltage compared to VDD, and can be used as the output buffer driving voltage of the source drive IC. The gamma reference voltage VGMA is divided by gray levels through a divider circuit and supplied to the DAC of the data driver 110. Power generated from the power supply unit 400 may be supplied to the display panel 100 through the COF 110b as shown in FIG. 9.

도 2는 디멀티플렉서 어레이(112)의 스위치 소자들(M1, M2)을 보여 주는 회로도이다.2 is a circuit diagram showing switch elements M1 and M2 of the demultiplexer array 112.

도 2를 참조하면, 데이터 구동부(110)에서 하나의 채널(CH1, CH2)에 포함된 출력 버퍼(AMP)는 디멀티플렉서 어레이(112)를 통해 이웃한 데이터 라인들(DL1~4) 에 연결될 수 있다. 데이터 라인들(DL1~4)은 TFT(Thin Film Transistor)를 통해 서브 픽셀들의 픽셀 전극(1011~1014)에 연결될 수 있다. Referring to FIG. 2, the output buffer AMP included in one channel CH1 and CH2 of the data driver 110 may be connected to neighboring data lines DL1 to 4 through the demultiplexer array 112. . The data lines DL1 to 4 may be connected to the pixel electrodes 1011 to 1014 of sub-pixels through a thin film transistor (TFT).

디멀티플렉서 어레이(112)는 다수의 디멀티플렉서들(21, 22)을 포함한다. 디멀티플렉서(21, 22)는 입력 노드가 하나이고 출력 노드가 N(N은 둘 이상의 양의 정수) 개인 1:N 디멀티플렉서일 수 있다. MUX 제어신호(MUX1, MUX2)는 디멀티플렉서(21, 22)의 제어 노드에 입력되어 스위치 소자들(M1, M2)의 게이트에 인가된다. MUX 제어신호(MUX1, MUX2)는 스위치 소자들(M1, M2)의 온/오프 타이밍을 제어한다. The demultiplexer array 112 includes a plurality of demultiplexers 21 and 22. The demultiplexers 21 and 22 may be a 1:N demultiplexer having one input node and N output nodes (N is a positive integer of two or more). The MUX control signals MUX1 and MUX2 are input to the control nodes of the demultiplexers 21 and 22 and applied to the gates of the switch elements M1 and M2. The MUX control signals MUX1 and MUX2 control the on/off timing of the switch elements M1 and M2.

디멀티플렉서 어레이(112)의 디멀티플렉서들(21, 22)은 도 2에서 1:2 디멀티플렉서로 예시되었으나 이에 한정되지 않는다. 예를 들어, 디멀티플렉서(21, 22) 각각은 1:3 디멀티플렉서로 구현되어 데이터 구동부(110)에서 하나의 채널을 세 개의 데이터 라인들에 순차적으로 연결할 수 있다. 디멀티플렉서 어레이(112)는 표시패널(100)의 기판 상에 직접 형성되거나, 데이터 구동부(110)와 함께 하나의 드라이브 IC에 집적될 수 있다. The demultiplexers 21 and 22 of the demultiplexer array 112 are illustrated as a 1:2 demultiplexer in FIG. 2, but are not limited thereto. For example, each of the demultiplexers 21 and 22 may be implemented as a 1:3 demultiplexer so that the data driver 110 may sequentially connect one channel to three data lines. The demultiplexer array 112 may be formed directly on the substrate of the display panel 100 or may be integrated in one drive IC together with the data driver 110.

디멀티플렉서 어레이(112)는 스위치 소자들(M1, M2)을 이용하여 데이터 구동부(110)의 제1 채널(CH1)을 통해 출력되는 데이터 신호(Vdata1)를 제1 및 제2 데이터 라인들(DL1, DL2)에 시분할 분배하는 제1 디멀티플렉서(21)와, 스위치 소자들(M1, M2)을 이용하여 데이터 구동부(110)의 제2 채널(CH2)을 통해 출력되는 데이터 신호(Vdata1)를 제3 및 제4 데이터 라인들(DL3, DL4)에 시분할 분배하는 제2 디멀티플렉서(22)를 포함한다. The demultiplexer array 112 transmits the data signal Vdata1 output through the first channel CH1 of the data driver 110 using the switch elements M1 and M2 to the first and second data lines DL1, The data signal Vdata1 output through the second channel CH2 of the data driver 110 using the first demultiplexer 21 for time division distribution to DL2) and the switch elements M1 and M2 is transmitted to the third and It includes a second demultiplexer 22 for time division distribution to the fourth data lines DL3 and DL4.

스위치 소자들(M1, M2) 각각은 트랜지스터로 구현될 수 있다. 스위치 소자들(M1, M2)은 레벨 시프터(140)를 통해 게이트에 인가되는 MUX 제어신호(MUX1, MUX2)의 게이트 하이 전압(VGH)에 따라 턴-온(turn-on)되어 데이터 구동부(110)의 채널을 데이터 라인(DL1~DL4)에 연결한다. Each of the switch elements M1 and M2 may be implemented as a transistor. The switch elements M1 and M2 are turned on according to the gate high voltage VGH of the MUX control signals MUX1 and MUX2 applied to the gate through the level shifter 140, and the data driver 110 ) To the data lines DL1 to DL4.

제1 스위치 소자(M1)는 제1 MUX 신호(MUX1)의 게이트 하이 전압(VGH)에 응답하여 턴-온된다. 이 때, 제1 채널(CH1)의 출력 버퍼(AMP)가 제1 스위치 소자(M1)를 통해 제1 데이터 라인(DL1)에 연결된다. 이와 동시에, 제2 채널(CH2)의 출력 버퍼(AMP)가 제1 스위치 소자(M1)를 통해 제3 데이터 라인(DL3)에 연결된다. The first switch element M1 is turned on in response to the gate high voltage VGH of the first MUX signal MUX1. In this case, the output buffer AMP of the first channel CH1 is connected to the first data line DL1 through the first switch element M1. At the same time, the output buffer AMP of the second channel CH2 is connected to the third data line DL3 through the first switch element M1.

제2 스위치 소자(M2)가 제2 MUX 신호(MUX2)의 게이트 하이 전압(VGH)에 응답하여 턴-온된다. 이 때, 제1 채널(CH1)의 출력 버퍼(AMP)가 제2 스위치 소자(M2)를 통해 제2 데이터 라인(DL2)에 연결된다. 이와 동시에, 제2 채널(CH2)의 출력 버퍼(AMP)가 제2 스위치 소자(M2)를 통해 제4 데이터 라인(DL4)에 연결된다. The second switch element M2 is turned on in response to the gate high voltage VGH of the second MUX signal MUX2. In this case, the output buffer AMP of the first channel CH1 is connected to the second data line DL2 through the second switch element M2. At the same time, the output buffer AMP of the second channel CH2 is connected to the fourth data line DL4 through the second switch element M2.

도 3은 액정표시장치에서 픽셀 회로의 일 예를 보여 주는 도면이다. 3 is a diagram illustrating an example of a pixel circuit in a liquid crystal display device.

도 3을 참조하면, 서브 픽셀들 각각은 픽셀 전극(31), 공통 전극(32), 액정셀(Clc), 픽셀 전극(31)에 연결된 TFT 및 스토리지 캐패시터(Storage Capacitor, Cst)를 포함한다. TFT는 데이터 라인(DL1~3)과 게이트 라인(GL1)의 교차부에 형성된다. TFT는 게이트 라인(GATE)으로부터의 게이트 신호(GATE)에 응답하여 데이터 라인(DL1~3)으로부터의 데이터 신호(Vdata)의 전압을 픽셀 전극(31)에 공급한다. Referring to FIG. 3, each of the sub-pixels includes a pixel electrode 31, a common electrode 32, a liquid crystal cell Clc, a TFT connected to the pixel electrode 31, and a storage capacitor (Cst). The TFT is formed at the intersection of the data lines DL1 to 3 and the gate line GL1. The TFT supplies the voltage of the data signal Vdata from the data lines DL1 to 3 to the pixel electrode 31 in response to the gate signal GATE from the gate line GATE.

픽셀 전극(31)에 픽셀 데이터의 전압 즉, 데이터 전압이 인가된다. 공통 전극(32)에 픽셀의 기준 전위인 공통 전압(Vcom)이 인가된다. A voltage of pixel data, that is, a data voltage, is applied to the pixel electrode 31. A common voltage Vcom, which is a reference potential of a pixel, is applied to the common electrode 32.

제1 멀티플렉서(21)는 데이터 구동부(110)의 제1 채널들(CH1)과 데이터 라인들(DL1, DL2) 사이에 연결된다. 제2 멀티플렉서(22)는 데이터 구동부(110)의 제2 채널(CH2)과 데이터 라인들(DL3, DL3) 사이에 연결된다.The first multiplexer 21 is connected between the first channels CH1 of the data driver 110 and the data lines DL1 and DL2. The second multiplexer 22 is connected between the second channel CH2 of the data driver 110 and the data lines DL3 and DL3.

유기 발광 표시장치의 서브 픽셀들은 도 4의 예와 같이 발광 다이오드 소자(Organic Light Emitting Diode, “OLED”라 함)를 이용하여 입력 영상의 픽셀 데이터에 따라 빛을 발생하여 영상을 표시한다. 유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다. The sub-pixels of the organic light emitting diode display an image by generating light according to pixel data of an input image using a light emitting diode device (referred to as “OLED”) as in the example of FIG. 4. The organic light emitting display device does not require a backlight unit, and may be implemented on a plastic substrate, a thin glass substrate, or a metal substrate, which is a flexible material. Therefore, the flexible display can be implemented as an organic light emitting display device.

플렉시블 디스플레이는 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 표시장치(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 표시장치는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 자동차 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.In the flexible display, the size and shape of the screen may be changed by winding, folding, and bending the display panel. The flexible display may be implemented as a rollable display, a bendable display, a foldable display, a slideable display, or the like. Such flexible display devices can be applied not only to mobile devices such as smart phones and tablet PCs, but also to TVs, automobile displays, and wearable devices, and their application fields are expanding.

유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함한다. Pixels of an organic light emitting diode display include an OLED, a driving element that drives the OLED by controlling a current flowing through the OLED according to the gate-source voltage (Vgs), and a storage capacitor that maintains the gate voltage of the driving element.

구동 소자는 트랜지스터(transistor)로 구현될 수 있다. 유기 발광 표시장치의 화면 전체의 화질을 균일하게 하기 위하여, 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 한다. 표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 및/또는 외부 보상 기술이 적용될 수 있다.The driving element may be implemented as a transistor. In order to make the image quality of the entire screen of the OLED display uniform, the driving element must have uniform electrical characteristics among all pixels. Due to process variation and device characteristic variation caused in the manufacturing process of the display panel, there may be a difference in electrical characteristics of the driving element between pixels, and this difference may increase as the driving time of the pixels elapses. In order to compensate for variations in electrical characteristics of the driving element between pixels, an internal compensation technology and/or an external compensation technology may be applied to the OLED display.

외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.The external compensation technology uses an external compensation circuit to sense a current or voltage of a driving element that changes according to electrical characteristics of the driving elements in real time. The external compensation technology modulates pixel data (digital data) of an input image as much as the electrical characteristic variation (or change) of the driving element sensed for each pixel, thereby compensating the electrical characteristic variation (or change) of the driving element in each pixel in real time.

내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다. 내부 보상 회로는 구동 소자(DT)의 게이트에 연결된 스토리지 커패시터(Cst)와, 스토리지 커패시터(Cst)와 구동 소자(DT) 및 발광 소자(EL)를 연결하는 하나 이상의 스위치 소자들(T1~5)를 포함한다. In the internal compensation technology, a threshold voltage of a driving element is sensed for each sub-pixel using an internal compensation circuit embedded in each of the pixels, and the gate-source voltage Vgs of the driving element is compensated by the threshold voltage. The internal compensation circuit includes a storage capacitor Cst connected to the gate of the driving element DT, and one or more switch elements T1 to 5 connecting the storage capacitor Cst, the driving element DT, and the light emitting element EL. Includes.

멀티플렉서들(21, 22)은 내부 보상 기술이나 외부 보상 기술이 적용된 유기 발광 표시장치 모두에 적용될 수 있다. 도 4는 내부 보상 기술이 적용된 유기 발광 표시장치에 멀티플렉서(21)가 배치된 예를 도시한 것이나, 본 발명은 이에 한정되지 않는다. The multiplexers 21 and 22 may be applied to both an organic light emitting diode display to which an internal compensation technology or an external compensation technology is applied. 4 illustrates an example in which the multiplexer 21 is disposed in an organic light emitting diode display to which an internal compensation technology is applied, but the present invention is not limited thereto.

도 4 및 도 5를 참조하면, 게이트 신호는 유기 발광 표시장치에서 스캔 신호와, 발광 제어 신호(이하, “EM 신호”라 함)를 포함할 수 있다. 도 4에서, GL11~13는 1 픽셀 라인의 서브 픽셀들에 연결된 게이트 라인들이다. 도 5에서, D1(N) 및 D2(N)는 제N 픽셀 라인의 픽셀들에 인가되는 데이터 신호(Vdata)이다. D1(N+1) 및 D2(N+1)는 제N+1 픽셀 라인의 픽셀들에 인가되는 데이터 신호(Vdata)이다. X는 데이터 신호(Vdata)가 없는 구간이다. 4 and 5, the gate signal may include a scan signal and an emission control signal (hereinafter, referred to as “EM signal”) in the organic light emitting display device. In FIG. 4, GL11 to 13 are gate lines connected to sub-pixels of one pixel line. In FIG. 5, D1(N) and D2(N) are data signals Vdata applied to pixels of the Nth pixel line. D1(N+1) and D2(N+1) are data signals Vdata applied to the pixels of the N+1th pixel line. X is a section in which there is no data signal (Vdata).

전원부(400)는 유기 발광 표시장치에서 픽셀들에 인가되는 픽셀 구동 전압(ELVDD), 저전위 전압(ELVSS), 및 기준 전압(Vref) 등의 픽셀 전원을 출력할 수 있다.The power supply unit 400 may output pixel power such as a pixel driving voltage ELVDD, a low potential voltage ELVSS, and a reference voltage Vref applied to pixels in the OLED display.

1 픽셀 라인의 픽셀들에 데이터가 기입되는 1 수평 기간(1H) 동안, 픽셀들은 도 6에 도시된 바와 같이 초기화 기간(Tini), 데이터 기입 기간(Twr), 및 유지 기간(Th)으로 나뉘어 구동될 수 있다. During one horizontal period (1H) in which data is written to the pixels of one pixel line, the pixels are driven by being divided into an initialization period (Tini), a data writing period (Twr), and a sustain period (Th) as shown in FIG. Can be.

픽셀들은 발광 기간(Tem) 동안 발광될 수 있다. 발광 기간(Tem)은 1 프레임 기간에서 1 수평 기간(1H)을 제외한 1 프레임 기간의 대부분 시간에 해당한다. 데이터 기입 기간(Twr)과 발광 기간(Tem) 사이에 유지 기간(Th)이 추가될 수 있다. The pixels may emit light during the light emission period Temp. The light emission period Tem corresponds to most of one frame period excluding one horizontal period 1H from one frame period. A sustain period Th may be added between the data writing period Twr and the light emission period Tem.

저계조(low gray scale)의 휘도를 정밀하게 표현하기 위하여, EM 신호[EM(N)]는 발광 기간(Tem) 동안 소정의 듀티비(duty ration)로 게이트 온 전압(VEL)과 게이트 오프 전압(VEH) 사이에서 스윙(swing)할 수 있다.In order to accurately express the luminance of a low gray scale, the EM signal [EM(N)] is a gate-on voltage (VEL) and a gate-off voltage at a predetermined duty ratio during the light emission period (Tem). You can swing between (VEH).

제2 스캔 신호[SCAN2(N)]의 펄스는 제1 스캔 신호[SCAN1(N)] 보다 먼저 게이트 온 전압(VGL)으로 반전되고, 제1 스캔 신호[SCAN1(N)]의 펄스와 동시에 게이트 오프 전압(VGH)으로 반전된다. 제1 및 제2 스캔 신호[SCAN1(N), SCAN2(N)]의 펄스 폭은 1 수평 기간(1H) 이하로 설정될 수 있다.The pulse of the second scan signal [SCAN2(N)] is inverted to the gate-on voltage (VGL) before the first scan signal [SCAN1(N)], and is gated simultaneously with the pulse of the first scan signal [SCAN1(N)]. It is inverted to the off voltage (VGH). The pulse widths of the first and second scan signals [SCAN1(N), SCAN2(N)] may be set to 1 horizontal period (1H) or less.

EM 신호(EM)의 펄스는 데이터 기입 기간(Twr)과 유지 기간(Th) 동안 발광 소자(EL)의 발광을 억제하기 위하여 게이트 하이 전압(VEH)으로 발생될 수 있다. EM 신호(EM)는 제1 스캔 신호[SCAN1(N)]가 게이트 로우 전압(VGL)으로 반전될 때 게이트 하이 전압(VEH)으로 반전되고, 제1 및 제2 스캔 신호[SCAN1(N), SCAN2(N)]가 게이트 하이 전압(VEH)으로 반전된 후에 게이트 로우 전압(VEL)으로 반전될 수 있다.The pulse of the EM signal EM may be generated as a gate high voltage VEH to suppress light emission of the light emitting element EL during the data writing period Twr and the sustain period Th. The EM signal EM is inverted to the gate high voltage VEH when the first scan signal [SCAN1(N)] is inverted to the gate low voltage VGL, and the first and second scan signals [SCAN1(N), After SCAN2(N)] is inverted to the gate high voltage VEH, it may be inverted to the gate low voltage VEL.

초기화 기간(Tini) 동안, 제2 스캔 신호[SCAN2(N)]가 게이트 로우 전압(VGL)으로 반전된다. 이 때, 픽셀 회로의 주요 노드들이 초기화될 수 있다. During the initialization period Tini, the second scan signal SCAN2(N) is inverted to the gate low voltage VGL. At this time, main nodes of the pixel circuit may be initialized.

데이터 기입 기간(Twr) 동안, 제1 스캔 신호[SCAN1(N)]가 게이트 로우 전압(VGL)으로 반전된다. 이 때, 데이터 신호(Vdata)가 커패시터(Cst)의 제1 전극에 인가되고, 커패시터(Cst)의 제2 전극에 ELVDD-Vth가 인가된다. 데이터 기입 기간(Twr) 동안 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 구동 소자(DT)의 문턱 전압(Vth)에 도달할 때 구동 소자(DT)가 턴-오프(turn-off)되어 커패시터(Cst)에 구동 소자(DT)의 문턱 전압(Vth)이 샘플링되고, 이 문턱 전압(Vth)만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 충전된다. During the data writing period Twr, the first scan signal [SCAN1(N)] is inverted to the gate low voltage VGL. At this time, the data signal Vdata is applied to the first electrode of the capacitor Cst, and ELVDD-Vth is applied to the second electrode of the capacitor Cst. During the data writing period Twr, when the gate-source voltage Vgs of the driving element DT reaches the threshold voltage Vth of the driving element DT, the driving element DT is turned off. ), the threshold voltage Vth of the driving element DT is sampled in the capacitor Cst, and the data voltage Vdata compensated by the threshold voltage Vth is charged in the capacitor Cst.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. OLED의 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(EL)의 애노드는 제4 노드(n4)를 통해 제4 및 제5 스위치 소자들(T4, T5)에 연결된다. The light emitting device EL may be implemented as an OLED. OLEDs include a layer of organic compounds formed between an anode and a cathode. The organic compound layer of the OLED may include, but is not limited to, a hole injection layer (HIL), a hole transport layer (HTL), a light emitting layer (EML), an electron transport layer (ETL), and an electron injection layer (EIL). The anode of the light emitting element EL is connected to the fourth and fifth switch elements T4 and T5 through the fourth node n4.

발광 소자(EL)의 캐소드에 저전위 전원 전압(VSS)이 인가된다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하여 발광 소자(EL)를 구동한다. 발광 소자(EL)는 데이터 신호(Vdata)의 전압에 따라 구동 소자(DT)에 의해 조절되는 전류로 발광한다. 발광 소자(EL)의 전류패스는 제4 스위치 소자(T4)에 의해 스위칭된다.The low-potential power supply voltage VSS is applied to the cathode of the light-emitting element EL. The driving element DT drives the light emitting element EL by supplying current to the light emitting element EL according to the gate-source voltage Vgs. The light-emitting element EL emits light with a current controlled by the driving element DT according to the voltage of the data signal Vdata. The current path of the light emitting element EL is switched by the fourth switch element T4.

커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 커패시터(Cst)에 구동 소자(DT)의 문턱 전압(Vth)만큼 보상된 데이터 신호(Vdata)의 전압이 충전된다. 서브 픽셀들 각각에서 데이터 신호(Vdata)의 전압은 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에서 서브 픽셀들에서 구동 소자(DT)의 문턱 전압 편차가 보상될 수 있다.The capacitor Cst is connected between the first node n1 and the second node n2. The voltage of the data signal Vdata compensated by the threshold voltage Vth of the driving element DT is charged in the capacitor Cst. Since the voltage of the data signal Vdata in each of the sub-pixels is compensated by the threshold voltage Vth of the driving element DT, a threshold voltage deviation of the driving element DT may be compensated for in the sub-pixels.

제1 스위치 소자(T1)는 제1 스캔 신호[SCAN1(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온(turn-on)되어 데이터 신호(Vdata)의 전압을 제1 노드(n1)에 공급한다. 제1 스위치 소자(T1)는 제1 스캔 신호[SCAN1(N)]가 인가되는 제1 게이트 라인(GL11)에 연결된 게이트, 데이터 라인(DL1, DL2)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다. The first switch element T1 is turned on in response to the gate low voltage VGL of the first scan signal [SCAN1(N)] to reduce the voltage of the data signal Vdata to the first node n1 ). The first switch element T1 includes a gate connected to the first gate line GL11 to which the first scan signal [SCAN1(N)] is applied, a first electrode connected to the data lines DL1 and DL2, and a first node ( and a second electrode connected to n1).

제2 스위치 소자(T2)는 제2 스캔 신호[SCAN2(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온되어 구동 소자(DT)의 게이트와 제2 전극을 연결한다. 제2 스위치 소자(T2)는 제2 스캔 신호[SCAN2(N)]가 인가되는 제2 게이트 라인(GL12)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.The second switch element T2 is turned on in response to the gate low voltage VGL of the second scan signal SCAN2(N) to connect the gate of the driving element DT and the second electrode. The second switch element T2 includes a gate connected to the second gate line GL12 to which the second scan signal [SCAN2(N)] is applied, a first electrode connected to the second node n2, and a third node n3. It includes a second electrode connected to ).

제3 스위치 소자(T3)는 EM 신호[EM(N)]의 게이트 로우 전압(VEL)에 응답하여 턴-온되어 초기화 기간(Tini)과 발광 기간(Tem) 동안 제1 노드(n1)에 기준 전압(Vref)을 공급한다. 제3 스위치 소자(T3)로 인하여, 초기화 기간(Tini)과 발광 기간(Tem) 동안 커패시터(Cst)의 제1 전극 전압이 Vref로 초기화된다. 제3 스위치 소자(T3)는 EM 신호[EM(N)]가 인가되는 제3 게이트 라인(G13)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 Vref가 인가되는 Vref 라인에 연결된 제2 전극을 포함한다.The third switch element T3 is turned on in response to the gate low voltage VEL of the EM signal [EM(N)] and is based on the first node n1 during the initialization period Tini and the light emission period Tem. Supply voltage (Vref). Due to the third switch element T3, the first electrode voltage of the capacitor Cst is initialized to Vref during the initialization period Tini and the light emission period Tem. The third switch element T3 is connected to the gate connected to the third gate line G13 to which the EM signal [EM(N)] is applied, the first electrode connected to the first node n1, and the Vref line to which Vref is applied. It includes a connected second electrode.

제4 스위치 소자(T4)는 EM 신호[EM(N)]의 게이트 로우 전압(VEL)에 응답하여 턴-온되어 초기화 기간(Tini)과 발광 기간(Tem) 동안 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제4 스위치 소자(T4)의 게이트는 제3 게이트 라인(GL13)에 연결된다. 제4 스위치 소자(T4)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(T4)의 제2 전극은 제4 노드(n4)에 연결된다. The fourth switch element T4 is turned on in response to the gate low voltage VEL of the EM signal [EM(N)] to control the third node n3 during the initialization period Tini and the light emission period Temp. 4 Connect to node n4. The gate of the fourth switch element T4 is connected to the third gate line GL13. The first electrode of the fourth switch element T4 is connected to the third node n3, and the second electrode of the fourth switch element T4 is connected to the fourth node n4.

제5 스위치 소자(T5)는 제2 스캔 신호[SCAN2(N)]의 게이트 로우 전압(VGL)에 응답하여 턴-온되어 초기화 기간(Tini)과 데이터 기입 기간(Twr) 동안 Vref을 제4 노드(n4)에 공급한다. 제5 스위치 소자(T5)의 게이트는 제2 게이트 라인(GL12)에 연결된다. 제5 스위치 소자(T5)의 제1 전극은 Vref 라인에 연결되고, 제5 스위치 소자(T5)의 제2 전극은 제4 노드(n4)에 연결된다. The fifth switch element T5 is turned on in response to the gate low voltage VGL of the second scan signal [SCAN2(N)] to change Vref to the fourth node during the initialization period Tini and the data write period Twr. supply to (n4). The gate of the fifth switch element T5 is connected to the second gate line GL12. The first electrode of the fifth switch element T5 is connected to the Vref line, and the second electrode of the fifth switch element T5 is connected to the fourth node n4.

구동 소자(DT)는 데이터 기입 기간(Twr)에 턴-온된 제2 스위치 소자(T2)에 의해 다이오드(Diode)로 동작된다. 구동 소자(DT)의 문턱 전압(Vth)은 데이터 기입 기간(Twr) 동안 샘플링된다. 구동 소자(DT)는 발광 기간(Tem) 동안 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, ELVDD가 인가되는 ELVDD 라인에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. The driving element DT is operated as a diode by the second switch element T2 turned on in the data writing period Twr. The threshold voltage Vth of the driving element DT is sampled during the data writing period Twr. The driving element DT drives the light-emitting element EL by controlling the current flowing through the light-emitting element EL according to the gate-source voltage Vgs during the light-emitting period Temp. The driving element DT includes a gate connected to the second node n2, a first electrode connected to an ELVDD line to which ELVDD is applied, and a second electrode connected to the third node n3.

게이트 구동부(120)는 시프트 레지스터(shift register)를 포함할 수 있다. 타이밍 콘트롤러(130)는 도 6과 같은 게이트 타이밍 제어신호(VST, GCLK)를 발생하여 게이트 구동부(120)를 제어할 수 있다. 게이트 타이밍 제어신호(VST, GCLK)는 게이트 구동부(120)의 시프트 레지스터에 입력될 수 있다.The gate driver 120 may include a shift register. The timing controller 130 may control the gate driver 120 by generating gate timing control signals VST and GCLK as shown in FIG. 6. The gate timing control signals VST and GCLK may be input to the shift register of the gate driver 120.

도 6은 게이트 구동부(120)의 시프트 레지스터(shift register)를 개략적으로 보여 주는 도면이다. 게이트 구동부(120)의 시프트 레지스터는 종속적으로 연결된 스테이지들[SR(n-1)~(n+2)]을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 캐리 신호(CAR)를 입력 받고 시프트 클럭(CLK) 타이밍에 맞추어 출력 신호[OUT(n-1))~(n+2)]를 발생한다. 캐리 신호(CAR)는 이전 스테이지로부터 출력될 수 있다.6 is a diagram schematically showing a shift register of the gate driver 120. The shift register of the gate driver 120 includes stages [SR(n-1) to (n+2)] that are dependently connected. The shift register receives a start pulse (VST) or a carry signal (CAR) and generates output signals [OUT(n-1)) to (n+2)] in accordance with the timing of the shift clock CLK. The carry signal CAR may be output from the previous stage.

스테이지들[SR(n-1)~(n+2)] 각각은 Q 노드와 QB 노드를 충방전하는 제어부(60)와, Q 노드 전압에 따라 게이트 라인을 충전하여 게이트 신호의 파형을 라이징(rising) 시키고 QB 노드 전압에 따라 게이트 라인을 방전시키는 버퍼를 포함한다. 버퍼는 풀업(pull-up) 트랜지스터(Tup)와 풀다운(pull-down) 트랜지스터(Tdn)를 포함한다. 스테이지들[SR(n-1)~(n+2)]의 출력 신호[OUT(n-1)~(n+2)]는 게이트 라인들에 순차적으로 인가되는 게이트 신호이다. Each of the stages [SR(n-1) to (n+2)] has a control unit 60 for charging and discharging the Q node and the QB node, and charging the gate line according to the Q node voltage to increase the waveform of the gate signal ( rising) and discharges the gate line according to the QB node voltage. The buffer includes a pull-up transistor Tup and a pull-down transistor Tdn. Output signals [OUT(n-1) to (n+2)] of the stages [SR(n-1) to (n+2)] are gate signals sequentially applied to the gate lines.

대화면 표시장치에서 콘트롤 보드는 도 7 및 도 8과 같이 두 개 이상의 소스 PCB들(printed circuit board)(152, 153)에 연결될 수 있다. In the large-screen display device, the control board may be connected to two or more source printed circuit boards (PCBs) 152 and 153 as shown in FIGS. 7 and 8.

도 7 및 도 8을 참조하면, 콘트롤 보드(150)는 가요성 회로 기판 예를 들어, FFC(Flexible Flat Cable, 151)와 커넥터(151a, 151b)를 통해 제1 및 제2 소스 PCB들(152, 153)에 연결될 수 있다. 7 and 8, the control board 150 includes first and second source PCBs 152 through a flexible circuit board, for example, a flexible flat cable (FFC) 151 and connectors 151a and 151b. , 153).

소스 드라이브 IC(110a)가 실장된 COF(110b)는 소스 PCB(152, 153)와 표시패널(100) 사이에 연결된다. COF(110b)의 입력 패드들은 소스 PCB(152, 153)의 출력 단자들에 연결된다. COF(110b)의 출력 패드들은 표시패널의 입력 패드들에 연결된다. COF(110b)의 출력 패드들은 이방선 도전 필름(Anisotropic conductive film, ACF)을 통해 표시패널(100)의 입력 패드들 상에 접착될 수 있다. The COF 110b on which the source drive IC 110a is mounted is connected between the source PCBs 152 and 153 and the display panel 100. The input pads of the COF 110b are connected to the output terminals of the source PCBs 152 and 153. The output pads of the COF 110b are connected to the input pads of the display panel. The output pads of the COF 110b may be adhered to the input pads of the display panel 100 through an anisotropic conductive film (ACF).

타이밍 콘트롤러(130)와 레벨 시프터(140)는 도 7에 도시된 바와 같이 콘트롤 보드(150) 상에 실장될 수 있다. 레벨 시프터(140)의 입력 단자들은 콘트롤 보드(150) 상에 형성된 배선들을 통해 타이밍 콘트롤러(130)에 연결된다. 레벨 시프터(140)의 출력 단자들은 FFC(151), 소스 PCB(152, 153), COF(Chip on film, 110b) 및 표시패널(100) 상의 LOG(Line On Glass) 배선들을 통해 게이트 구동부(120)에 연결될 수 있다.The timing controller 130 and the level shifter 140 may be mounted on the control board 150 as shown in FIG. 7. Input terminals of the level shifter 140 are connected to the timing controller 130 through wires formed on the control board 150. The output terminals of the level shifter 140 are the gate driver 120 through the FFC 151, the source PCBs 152 and 153, the chip on film (COF) 110b, and the line on glass (LOG) wires on the display panel 100. ) Can be connected.

레벨 시프터(140)는 도 8에 도시된 바와 같이 소스 PCB들(152, 153) 각각에 실장될 수 있다. 이 경우, 레벨 시프터(140)는 제1 소스 PCB(152)에 실장된 제1 레벨 시프터(141)와, 제2 소스 PCB(153)에 실장된 제2 레벨 시프터(142)를 포함할 수 있다. 레벨 시프터들(141, 142) 각각의 입력 단자들은 콘트롤 보드(150), FFC(151) 및 소스 PCB(152, 153)를 연결하는 배선들을 통해 타이밍 콘트롤러(130)에 연결될 수 있다. 레벨 시프터들(141, 142)의 출력 단자들은 소스 PCB(152, 153), COF(110b) 및 표시패널(100) 상의 LOG 배선들을 통해 게이트 구동부(120)에 연결될 수 있다. The level shifter 140 may be mounted on each of the source PCBs 152 and 153 as shown in FIG. 8. In this case, the level shifter 140 may include a first level shifter 141 mounted on the first source PCB 152 and a second level shifter 142 mounted on the second source PCB 153. . Input terminals of each of the level shifters 141 and 142 may be connected to the timing controller 130 through wires connecting the control board 150, the FFC 151, and the source PCBs 152 and 153. Output terminals of the level shifters 141 and 142 may be connected to the gate driver 120 through the source PCBs 152 and 153, the COF 110b, and LOG lines on the display panel 100.

게이트 구동부(120)와 가까운 표시패널(100)의 최좌측 및/또는 최우측에 배치된 COF(110b)는 도 9에 도시된 바와 같이 게이트 구동부(120)의 전원 또는 픽셀 전원이 인가되는 전원 배선들(91~95)이 형성될 수 있다. COF(110b)와 표시패널(100)의 본딩(bonding) 부분에서 도전성 이물질 또는 습기로 인하여 전원 배선들 간에 단락(short circuit)이 발생될 수 있다. 본 발명의 표시장치는 이러한 전원 배선들 간의 단락을 사전 감지하기 위하여, 도 9 및 도 10과 같은 불량 감지 장치를 포함할 수 있다. As shown in FIG. 9, the COF 110b disposed on the leftmost and/or rightmost side of the display panel 100 close to the gate driver 120 is a power wiring to which the power of the gate driver 120 or pixel power is applied. Fields 91 to 95 may be formed. In the bonding portion of the COF 110b and the display panel 100, a short circuit may occur between power wirings due to conductive foreign substances or moisture. The display device of the present invention may include a failure detection device as shown in FIGS. 9 and 10 in order to detect a short circuit between the power wires in advance.

도 9 및 도 10은 본 발명의 제1 실시예에 따른 불량 감지 장치를 보여 주는 도면들이다. 9 and 10 are diagrams showing a failure detection device according to a first embodiment of the present invention.

도 9 및 도 10을 참조하면, 불량 감지 장치는 COF(110b) 상에 형성된 더미 배선들(DUM1~DUM4)의 전압을 모니터하는 비교기(10)를 포함한다. 9 and 10, the defect detection device includes a comparator 10 that monitors voltages of dummy wires DUM1 to DUM4 formed on the COF 110b.

전원 배선들(91~95)과 더미 배선들(DUM1~DUM4)는 소스 드라이브 IC(110a)의 일측 또는 양측 옆에 배치될 수 있다. 전원 배선들(91~95)은 게이트 구동부(120)의 구동에 필요한 전원일 수 있다. 예를 들어, 이븐 게이트 전압(EVEN)은 제1 전원 배선(91), 오드 게이트 전압(ODD)은 제2 전원 배선(92), 게이트 하이 전압(VGH)은 제3 전원 배선(93), 게이트 로우 전압(VGL)은 제4 전원 배선(94)을 통해 게이트 구동부(120)에 공급될 수 있다. 픽셀 전원은 제5 전원 배선(95)을 통해 모든 픽셀들에 공통으로 공급될 수 있다. 픽셀 전원은 액정 표시장치에서 공통 전압(Vcom)일 수 있다. 유기 발광 표시장치에서 픽셀 전원은 ELVDD, ELVSS, Vref 중 하나 이상을 포함할 수 있다. The power wires 91 to 95 and the dummy wires DUM1 to DUM4 may be disposed next to one or both sides of the source drive IC 110a. The power wirings 91 to 95 may be power required to drive the gate driver 120. For example, the even gate voltage EVEN is the first power line 91, the odd gate voltage ODD is the second power line 92, the gate high voltage VGH is the third power line 93, and the gate The low voltage VGL may be supplied to the gate driver 120 through the fourth power line 94. Pixel power may be commonly supplied to all pixels through the fifth power line 95. The pixel power may be a common voltage Vcom in the liquid crystal display. In the organic light emitting display device, the pixel power source may include at least one of ELVDD, ELVSS, and Vref.

이븐/오드 게이트 전압(EVEN, ODD)은 풀다운 트랜지스터(Tdn)의 게이트에 교대로 인가되어 풀다운 트랜지스터(Tdn)의 직류(DC) 게이트 바이어스 스트레스(Gate bias stress)를 저감하기 위한 교류 전원일 수 있다. 이븐/오드 게이트 전압(EVEN, ODD)은 생략될 수 있다. Even/odd gate voltages EVEN and ODD may be alternately applied to the gate of the pull-down transistor Tdn to reduce the direct current (DC) gate bias stress of the pull-down transistor Tdn. . Even/odd gate voltages EVEN and ODD may be omitted.

전원 배선들(91~95)의 양끝단에 패드가 연결된다. 전원 배선들(91, 92)의 일측 끝단에 연결된 패드들은 소스 PCB(152)의 전원 출력 단자에 연결된다. 전원 배선들(91, 92)의 타측 끝단에 연결된 패드들은 ACF를 통해 표시패널(100)의 전원 입력 패드들에 연결된다. Pads are connected to both ends of the power wires 91 to 95. Pads connected to one end of the power wires 91 and 92 are connected to the power output terminal of the source PCB 152. Pads connected to the other ends of the power wires 91 and 92 are connected to the power input pads of the display panel 100 through ACF.

도 9에서 점선은 더미 배선들(DUM1~DUM4)을 나타낸다. 더미 배선들(DUM1~DUM4)은 이웃한 전원 배선들(91~95) 사이에 배치될 수 있다. 더미 배선들(DUM1~DUM4)은 전원 배선들(91~95)과 교대로 배치될 수 있다. 전원 배선들(91~95) 사이 마다 하나씩 더미 배선들(DUM1~DUM4)이 배치될 수 있다. 예를 들어, 제1 더미 배선(DUM1)은 제1 및 제2 전원 배선들(91, 92) 사이에 배치된다. 제2 더미 배선(DUM2)은 제2 및 제3 전원 배선들(92, 93) 사이에 배치된다. 제3 더미 배선(DUM3)은 제3 및 제4 전원 배선들(93, 94) 사이에 배치된다. 제4 더미 배선(DUM4)은 제4 및 제5 전원 배선들(94, 95) 사이에 배치된다. 전원 배선들(91~95) 사이에 하나 이상의 더미 배선들이 배치될 수도 있다. In FIG. 9, dotted lines indicate dummy wires DUM1 to DUM4. The dummy wires DUM1 to DUM4 may be disposed between adjacent power wires 91 to 95. The dummy wires DUM1 to DUM4 may be alternately disposed with the power wires 91 to 95. One dummy wires DUM1 to DUM4 may be disposed between the power wires 91 to 95. For example, the first dummy wiring DUM1 is disposed between the first and second power wirings 91 and 92. The second dummy wiring DUM2 is disposed between the second and third power wirings 92 and 93. The third dummy wiring DUM3 is disposed between the third and fourth power wirings 93 and 94. The fourth dummy wiring DUM4 is disposed between the fourth and fifth power wirings 94 and 95. One or more dummy wires may be disposed between the power wires 91 to 95.

더미 배선들(DUM1~DUM4)의 양끝단에 패드가 연결된다. 더미 배선들(DUM1~DUM4)의 일측 끝단에 연결된 더미 패드들은 소스 PCB(152) 상에 형성된 모니터 배선(154)에 연결된다. 더미 배선들(DUM1~DUM4)의 타측 끝단에 연결된 더미 패드들은 ACF를 통해 표시패널(100)의 더미 패드들에 연결될 수 있다. 표시패널(100)의 더미 패드들은 픽셀들과 연결되지 않는다. Pads are connected to both ends of the dummy wires DUM1 to DUM4. The dummy pads connected to one end of the dummy wires DUM1 to DUM4 are connected to the monitor wire 154 formed on the source PCB 152. Dummy pads connected to the other end of the dummy wires DUM1 to DUM4 may be connected to the dummy pads of the display panel 100 through ACF. The dummy pads of the display panel 100 are not connected to the pixels.

모니터 배선(154)은 풀다운 저항(R)과 비교기(10)에 연결된다. 풀다운 저항(R)은 모니터 배선(154)과 그라운드(GND) 사이에 연결된다.The monitor wiring 154 is connected to the pull-down resistor R and the comparator 10. The pull-down resistor R is connected between the monitor wiring 154 and the ground GND.

비교기(10)는 제1 비교기(COMP1)와, 제2 비교기(COMP2)를 포함할 수 있다. 비교기(10)의 출력 신호는 전원 배선과 더미 배선의 단락을 지시하는 플래그 신호일 수 있다. The comparator 10 may include a first comparator COMP1 and a second comparator COMP2. The output signal of the comparator 10 may be a flag signal indicating a short circuit between the power wiring and the dummy wiring.

도전성 이물질 또는 습기에 의해, 전원 배선에 연결된 패드와 더미 배선에 연결된 더미 패드 간에 단락이 발생될 수 있다. 제1 비교기(COMP1)는 제1 기준 전압(Vref1) 보다 높은 전원 전압이 인가되는 전원 배선들(91~94)과 더미 배선(DUM1~DUM4) 간의 단락을 실시간 감지한다. 제1 내지 제4 전원 배선들(91~94) 중 적어도 하나가 더미 패드들 중 하나 이상에 단락되는 불량 상황에서, 더미 배선(DUM1~DUM4)의 전압이 제1 기준 전압(Vref1) 보다 높아질 수 있다. 이하에서, 불량 모니터 전압(Vdummy)은 더미 배선(DUM1~DUM4), 더미 패드 및 모니터 배선(154)의 전압을 의미한다. A short circuit may occur between the pad connected to the power wiring and the dummy pad connected to the dummy wiring due to conductive foreign substances or moisture. The first comparator COMP1 detects in real time a short between the power wires 91 to 94 to which a power voltage higher than the first reference voltage Vref1 is applied and the dummy wires DUM1 to DUM4. In a bad situation in which at least one of the first to fourth power wires 91 to 94 is shorted to one or more of the dummy pads, the voltage of the dummy wires DUM1 to DUM4 may be higher than the first reference voltage Vref1. have. Hereinafter, the defective monitor voltage Vdummy means the voltages of the dummy wirings DUM1 to DUM4, the dummy pads, and the monitor wiring 154.

제1 비교기(COMP1)는 제1 기준 전압(Vref1)과 모니터 배선(154)의 전압을 비교한다. 모니터 배선(154)의 전압은 불량 모니터 전압(Vdummy)과 실질적으로 같다. 제1 비교기(COMP1)는 불량 모니터 전압(Vdummy)과 제1 기준 전압(Vref1)을 비교하여 불량 모니터 전압(Vdummy)이 제1 기준 전압(Vref1) 보다 클 때 하이 레벨(H)의 제1 출력 신호를 출력한다. 반면에, 불량 모니터 전압(Vdummy)이 제1 기준 전압(Vref1) 이하일 때 제1 비교기(COMP1)는 제1 출력 신호를 로우 레벨(L)로 반전한다. The first comparator COMP1 compares the first reference voltage Vref1 with the voltage of the monitor wiring 154. The voltage of the monitor wiring 154 is substantially equal to the bad monitor voltage Vdummy. The first comparator COMP1 compares the defective monitor voltage Vdummy and the first reference voltage Vref1, and when the defective monitor voltage Vdummy is greater than the first reference voltage Vref1, the first output of the high level (H) Output the signal. On the other hand, when the defective monitor voltage Vdummy is less than or equal to the first reference voltage Vref1, the first comparator COMP1 inverts the first output signal to the low level L.

제1 비교기(COMP1)의 출력이 하이 레벨(H)일 때 제1 기준 전압(Vref1) 보다 높은 전원 전압이 인가되는 전원 배선들(91, 92, 93, 95) 중 하나 이상이 더미 배선(DUM1~DUM4)에 단락된 불량 상황이다. When the output of the first comparator COMP1 is at the high level H, at least one of the power wires 91, 92, 93, and 95 to which a power voltage higher than the first reference voltage Vref1 is applied is a dummy wire DUM1. It is a defective situation shorted to ~DUM4).

제1 기준 전압(Vref1) 보다 높은 전원 전압이 인가되는 전원 배선들(91, 92, 93, 95) 간에 단락이 발생되지 않더라도, 이 전원 배선들과 더미 패드가 단락될 때 제1 비교기(COMP1)가 단락을 감지할 수 있다. 따라서, 본 발명은 전원 배선들이 단락되기 전에 전원 배선들(91~94)의 단락 가능성을 사전에 감지할 수 있다. Even if a short circuit does not occur between the power wires 91, 92, 93, and 95 to which a power voltage higher than the first reference voltage Vref1 is applied, the first comparator COMP1 when the power wires and the dummy pad are short-circuited. Can detect a short circuit. Accordingly, the present invention can detect the possibility of a short circuit of the power wires 91 to 94 before the power wires are short-circuited.

제2 비교기(COMP2)는 제2 기준 전압(Vref2) 보다 낮은 전원 전압이 인가되는 전원 배선(94)과 더미 패드 간의 단락을 실시간 감지한다. 제2 기준 전압(Vref2)은 제1 기준 전압(Vref1) 보다 낮은 부극성 전압 예를 들어 -4V로 설정될 수 있으나 이에 한정되지 않는다. 게이트 로우 전압(VGL)은 -5V로 설정될 수 있다. The second comparator COMP2 senses a short circuit between the dummy pad and the power wiring 94 to which a power voltage lower than the second reference voltage Vref2 is applied in real time. The second reference voltage Vref2 may be set to a negative voltage lower than the first reference voltage Vref1, for example -4V, but is not limited thereto. The gate low voltage VGL may be set to -5V.

게이트 로우 전압(VGL)이 인가되는 제4 전원 배선(94)이 이웃한 더미 배선(DUM3, DUM4) 중 하나 이상에 단락되는 불량 상황에서, 불량 모니터 전압(Vdummy)이 제2 기준 전압(Vref2) 보다 낮아질 수 있다. In a bad situation in which the fourth power wire 94 to which the gate low voltage VGL is applied is shorted to one or more of the neighboring dummy wires DUM3 and DUM4, the bad monitor voltage Vdummy is the second reference voltage Vref2. Can be lower than.

제2 비교기(COMP2)는 제2 기준 전압(Vref2)과 모니터 배선(154)의 전압을 비교한다. 모니터 배선(154)의 전압은 불량 모니터 전압(Vdummy)과 실질적으로 같다. 제2 비교기(COMP2)는 불량 모니터 전압(Vdummy)과 제2 기준 전압(Vref2)을 비교하여 불량 모니터 전압(Vdummy)이 제2 기준 전압(Vref2) 보다 낮을 때 하이 레벨(H)의 제2 출력 신호를 출력한다. 반면에, 불량 모니터 전압(Vdummy)이 제2 기준 전압(Vref2) 이상일 때 제2 비교기(COMP2)는 제2 출력 신호를 로우 레벨(L)로 반전한다. 제2 비교기(COMP2)의 출력이 하이 레벨(H)일 때 제4 전원 배선(94)이 이웃한 더미 배선(DUM3, DUM4)에 단락된 불량 상황이다. The second comparator COMP2 compares the second reference voltage Vref2 with the voltage of the monitor wiring 154. The voltage of the monitor wiring 154 is substantially equal to the bad monitor voltage Vdummy. The second comparator COMP2 compares the defective monitor voltage Vdummy and the second reference voltage Vref2, and when the defective monitor voltage Vdummy is lower than the second reference voltage Vref2, the second output of the high level (H) Output the signal. On the other hand, when the defective monitor voltage Vdummy is equal to or greater than the second reference voltage Vref2, the second comparator COMP2 inverts the second output signal to the low level L. When the output of the second comparator COMP2 is at the high level (H), the fourth power line 94 is short-circuited to the neighboring dummy wires DUM3 and DUM4.

전원 배선(91~95)과 더미 배선(DUM1~DUM4)이 단락되지 않은 정상 상황에서 더미 배선은 플로팅(floating)되어 있고 풀다운 저항(R)에 연결되어 있기 때문에 정상 상황에서 비교기들(COMP1, COMP2)의 출력은 로우 레벨이다.In the normal situation where the power wiring 91 to 95 and the dummy wiring DUM1 to DUM4 are not short-circuited, the dummy wiring is floating and is connected to the pull-down resistor R. ) Output is low level.

제1 내지 제4 전원 배선들(91~94) 간에 단락이 발생되지 않더라도, 이 전원 배선들(91~94)과 더미 배선(DUM1~DUM4)이 단락될 때 비교기(10)에 의해 단락이 감지될 수 있다. 따라서, 본 발명은 전원 배선과 더미 배선 간의 단락을 감지함으로써 제1 내지 제4 전원 배선들(91~94)이 단락되기 전에 전원 배선들(91~94)의 단락 가능성을 사전에 감지할 수 있다.Even if a short circuit does not occur between the first to fourth power wires 91 to 94, a short is detected by the comparator 10 when the power wires 91 to 94 and the dummy wires DUM1 to DUM4 are shorted. Can be. Accordingly, the present invention can detect the possibility of a short circuit of the power wires 91 to 94 before the first to fourth power wires 91 to 94 are shorted by detecting a short between the power wire and the dummy wire. .

불량 감지 장치는 불량 판단부(210), 메모리(220), 및 셧다운 제어부(230)를 더 포함할 수 있다. The failure detection device may further include a failure determination unit 210, a memory 220, and a shutdown control unit 230.

불량 판단부(210)는 비교기들(COMP1, COMP2) 중 적어도 하나의 출력이 하이 레벨(H)일 때 불량 상황을 지시하는 플래그 신호(FLAG)를 하이 레벨로 발생한다. 이와 동시에, 불량 판단부(210)는 메모리(220)에 불량 위치를 저장할 수 있다. When the output of at least one of the comparators COMP1 and COMP2 is at a high level H, the failure determination unit 210 generates a flag signal FLAG indicating a failure situation at a high level. At the same time, the defect determination unit 210 may store the defective location in the memory 220.

불량 판단부(210)는 플래그 신호(FLAG)와 함께 불량 위치 정보를 포함한 데이터를 셧다운 제어부(230), 타이밍 콘트롤러(130), 호스트 시스템(200) 중 하나 이상에 전송할 수 있다. 불량 위치 정보는 더미 배선과 단락된 전원 배선을 지시한다.The failure determination unit 210 may transmit data including defect location information together with the flag signal FLAG to one or more of the shutdown control unit 230, the timing controller 130, and the host system 200. The defective location information indicates dummy wiring and shorted power wiring.

셧다운 제어부(230)는 비교기(10) 또는 불량 판단부(210)로부터 플래그 신호(FLAG)가 입력될 때 표시패널 구동회로(110, 120)와 전원부(140) 중 하나 이상을 셧다운(shut-down)할 수 있다. 따라서, 전원 배선들(91~95) 간에 단락이 발생되거나 단락 가능성이 사전 감지될 때 표시패널 구동회로(110, 120)와 전원부(140)는 디스에이블(disable)되어 구동을 멈추고 아무런 출력을 발생하지 않는다. The shutdown control unit 230 shuts down at least one of the display panel driving circuits 110 and 120 and the power supply unit 140 when the flag signal FLAG is input from the comparator 10 or the failure determination unit 210. )can do. Therefore, when a short circuit occurs between the power wirings 91 to 95 or a possibility of a short circuit is detected in advance, the display panel driving circuits 110 and 120 and the power supply unit 140 are disabled to stop driving and generate any output. I never do that.

비교기(10)는 소스 PCB(152) 상에 형성되거나 레벨 시프터(140, 141, 142)에 내장될 수 있다. 불량 판단부(210), 메모리(220), 및 셧다운 제어부(230)는 타이밍 콘트롤러(130) 또는 호스트 시스템(200)에 내장될 수 있다.The comparator 10 may be formed on the source PCB 152 or may be embedded in the level shifters 140, 141, 142. The failure determination unit 210, the memory 220, and the shutdown controller 230 may be built into the timing controller 130 or the host system 200.

호스트 시스템(200)은 불량 판단부(210)로부터 하이 레벨(H)의 플래그 신호(FLAG)가 입력될 때 유/무선 네크워크(network)를 통해 서비스 센터에 제품 정보와 함께 전원의 불량 위치를 포함한 불량 정보를 전송할 수 있다. 서비스 센터는 수신된 불량 정보에 응답하여 고객에 적절하게 대응할 수 있다.When the flag signal FLAG of the high level (H) is input from the defect determination unit 210, the host system 200 includes product information and a defect location of the power supply to the service center through a wired/wireless network. Defect information can be transmitted. The service center can respond appropriately to the customer in response to the received defect information.

도 11은 본 발명의 실시예에 따른 표시장치의 불량 감지 방법을 보여 주는 흐름도이다. 11 is a flowchart illustrating a method of detecting a defect in a display device according to an exemplary embodiment of the present invention.

도 11을 참조하면, 불량 감지 방법은 COF(110b) 상에 형성된 불량 모니터 전압을 모니터한다(S101). 불량 모니터 전압이 비정상으로 감지될 때, 불량 감지 방법은 플래그 신호(FLAG)를 하이 레벨(H)로 발생하고 불량 위치 정보를 포함한 데이터를 메모리(220)에 저장한다(S102 및 S103). Referring to FIG. 11, the defect detection method monitors the defect monitor voltage formed on the COF 110b (S101). When the faulty monitor voltage is detected as abnormal, the fault detection method generates a flag signal FLAG at a high level H and stores data including faulty location information in the memory 220 (S102 and S103).

불량 감지 방법은 플래그 신호(FLAG)가 발생될 때 불량 위치 정보를 셧다운 제어부(230), 타이밍 콘트롤러(130), 호스트 시스템(200) 중 하나 이상에 전송할 수 있다(S104). 또한, 불량 감지 방법은 불량 위치 정보를 서비스 센터로 전송할 수 있다. The defect detection method may transmit defective location information to one or more of the shutdown controller 230, the timing controller 130, and the host system 200 when the flag signal FLAG is generated (S104 ). In addition, the defect detection method may transmit defective location information to a service center.

도 12 및 도 13은 오드 게이트 전압과 이븐 게이트 전압을 설명하기 위한 도면들이다. 도 12 및 도 13에서, SRO1~SRO10과 SRO는 게이트 구동부(120)의 시프트 레지스터로부터 순차적으로 출력되는 게이트 신호를 나타낸다. 12 and 13 are diagrams for explaining an odd gate voltage and an even gate voltage. In FIGS. 12 and 13, SRO1 to SRO10 and SRO represent gate signals sequentially output from the shift register of the gate driver 120.

도 12 및 도 13을 참조하면, 게이트 신호는 1 프레임 기간(Fodd, Feven)에서 1 수평 기간(1H)에 게이트 하이 전압(VGH)으로 발생되고 나머지 시간 동안 게이트 로우 전압(VGL)으로 유지될 수 있다. 풀다운 트랜지스터(Tdn)의 게이트에 게이트 온 전압 예를 들어, 게이트 하이 전압(VGH)이 인가되는 동안 게이트 신호가 게이트 로우 전압(VGL)으로 유지될 수 있다. 따라서, 풀다운 트랜지스터(Tdn)의 게이트에 1 프레임 기간(Fodd, Feven)의 대부분에 직류 바이어스 전압이 인가되어 직류 게이트 바이어스 스트레스가 누적될 수 있다. 12 and 13, the gate signal may be generated as a gate high voltage VGH in one horizontal period 1H in one frame period Fodd and Feven, and may be maintained as a gate low voltage VGL for the rest of the time. have. While the gate-on voltage, for example, the gate high voltage VGH is applied to the gate of the pull-down transistor Tdn, the gate signal may be maintained at the gate low voltage VGL. Accordingly, the DC bias voltage is applied to the gate of the pull-down transistor Tdn for most of one frame period Fodd and Feven, so that the DC gate bias stress may be accumulated.

풀다운 트랜지스터(Tdn)의 스트레스를 줄이기 위하여, 도 13과 같이 QB 노드를 두 개로 분리하고 두 개의 풀다운 트랜지스터(Tdn1, Tdn2)를 1 프레임 기간 단위로 교대로 구동할 수 있다. 오드 게이트 전압(ODD)은 기수 번째 프레임 기간(Fodd)에 게이트 하이 전압(VGH)으로 발생되고, 우수 번째 프레임 기간(Feven)에 게이트 로우 전압(VGL)으로 발생되는 교류 전압이다. 오드 게이트 전압(ODD)은 기수 번째 프레임 기간(Fodd)에 제1 QB 노드(QB1)를 게이트 하이 전압(VGH)으로 충전한다. 제1 풀다운 트랜지스터(Tdn1)는 기수 번째 프레임 기간(Fodd)에 턴-온되어 게이트 신호를 게이트 로우 전압(VGL)으로 방전시킨다. 이븐 게이트 전압(EVEN)은 우수 번째 프레임 기간(Feven)에 게이트 하이 전압(VGH)으로 발생되고, 기수 번째 프레임 기간(Fodd)에 게이트 로우 전압(VGL)으로 발생되는 교류 전압이다. 이븐 게이트 전압(EVEN)은 우수 번째 프레임 기간(Feven)에 제2 QB 노드(QB2)를 게이트 하이 전압(VGH)으로 충전한다. 제2 풀다운 트랜지스터(Tdn2)는 우수 번째 프레임 기간(Feven)에 턴-온되어 게이트 신호를 게이트 로우 전압(VGL)으로 방전시킨다. 따라서, 제1 및 제2 풀다운 트랜지스터들(Tdn1, Tdn2)의 게이트 바이어스 스트레스가 하나의 풀다운 트랜지스터를 이용하는 경우 보다 경감될 수 있다. In order to reduce the stress of the pull-down transistor Tdn, as shown in FIG. 13, the QB node may be divided into two, and the two pull-down transistors Tdn1 and Tdn2 may be alternately driven in units of one frame period. The odd gate voltage ODD is an AC voltage generated as a gate high voltage VGH in the odd-numbered frame period Fodd and generated as the gate low voltage VGL in the even-numbered frame period Feven. The odd gate voltage ODD charges the first QB node QB1 with the gate high voltage VGH in the odd-numbered frame period Fodd. The first pull-down transistor Tdn1 is turned on in the odd-numbered frame period Fodd and discharges the gate signal to the gate low voltage VGL. The even gate voltage EVEN is an AC voltage generated as the gate high voltage VGH in the even-th frame period Feven and as the gate low voltage VGL in the odd-numbered frame period Fodd. The even gate voltage EVEN charges the second QB node QB2 with the gate high voltage VGH in the eventh frame period Feven. The second pull-down transistor Tdn2 is turned on in the eventh frame period Feven to discharge the gate signal to the gate low voltage VGL. Accordingly, the gate bias stress of the first and second pull-down transistors Tdn1 and Tdn2 may be reduced compared to when one pull-down transistor is used.

도 14는 본 발명의 제2 실시예에 따른 불량 감지 장치를 보여 주는 도면이다. 도 14에서, 전술한 실시예와 실질적으로 동일한 구성 요소에 대하여는 동일한 도면 부호를 붙이고 상세한 설명을 생략하기로 한다. 14 is a diagram showing a failure detection device according to a second embodiment of the present invention. In FIG. 14, components that are substantially the same as those of the above-described embodiment are denoted by the same reference numerals and detailed descriptions thereof will be omitted.

도 14를 참조하면, 불량 감지 장치는 COF(110b) 상에 형성된 더미 배선들(DUM1~DUM4)의 전압을 모니터하는 비교기(10)를 포함한다.Referring to FIG. 14, the defect detection device includes a comparator 10 that monitors voltages of dummy wires DUM1 to DUM4 formed on the COF 110b.

비교기(10)는 제1 비교기(COMP1), 제2 비교기(COMP2), 및 OR 게이트(OR)를 포함할 수 있다.The comparator 10 may include a first comparator COMP1, a second comparator COMP2, and an OR gate OR.

제1 비교기(COMP1)는 제1 기준 전압(Vref1) 보다 높은 전원 전압이 인가되는 전원 배선들(91~94)과 더미 배선(DUM1~DUM4) 간의 단락을 실시간 감지한다. 제1 기준 전압(Vref1)은 0V로 설정될 수 있으나 이에 한정되지 않는다. 제1 비교기(COMP1)는 불량 모니터 전압(Vdummy)과 제1 기준 전압(Vref1)을 비교하여 불량 모니터 전압(Vdummy)이 제1 기준 전압(Vref1) 보다 클 때 하이 레벨(H)의 제1 출력 신호를 출력한다. The first comparator COMP1 detects in real time a short between the power wires 91 to 94 to which a power voltage higher than the first reference voltage Vref1 is applied and the dummy wires DUM1 to DUM4. The first reference voltage Vref1 may be set to 0V, but is not limited thereto. The first comparator COMP1 compares the defective monitor voltage Vdummy and the first reference voltage Vref1, and when the defective monitor voltage Vdummy is greater than the first reference voltage Vref1, the first output of the high level (H) Output the signal.

제2 비교기(COMP2)는 제2 기준 전압(Vref2) 보다 낮은 전원 전압이 인가되는 전원 배선(94)과 더미 패드 간의 단락을 실시간 감지한다. 제2 기준 전압(Vref2)은 제1 기준 전압(Vref1) 보다 낮은 부극성 전압 예를 들어 -4V로 설정될 수 있으나 이에 한정되지 않는다. 제2 비교기(COMP2)는 불량 모니터 전압(Vdummy)과 제2 기준 전압(Vref2)을 비교하여 불량 모니터 전압(Vdummy)이 제2 기준 전압(Vref2) 보다 낮을 때 하이 레벨(H)의 제2 출력 신호를 출력한다. The second comparator COMP2 senses a short circuit between the dummy pad and the power wiring 94 to which a power voltage lower than the second reference voltage Vref2 is applied in real time. The second reference voltage Vref2 may be set to a negative voltage lower than the first reference voltage Vref1, for example -4V, but is not limited thereto. The second comparator COMP2 compares the defective monitor voltage Vdummy and the second reference voltage Vref2, and when the defective monitor voltage Vdummy is lower than the second reference voltage Vref2, the second output of the high level (H) Output the signal.

OR 게이트(OR)는 제1 및 제2 비교기(COMP1, COMP2) 중 어느 하나라도 하이 레벨의 출력 신호를 발생할 때, 하이 레벨(H)의 출력 신호를 출력한다. OR 게이트(OR)는 제1 및 제2 비교기(COMP1, COMP2)의 출력 신호가 모두 로우 레벨(L)일 때 로우 레벨(L)의 출력 신호를 출력한다. When either of the first and second comparators COMP1 and COMP2 generates a high-level output signal, the OR gate OR outputs a high-level (H) output signal. The OR gate OR outputs an output signal of a low level (L) when both of the output signals of the first and second comparators COMP1 and COMP2 are at a low level (L).

불량 감지 장치는 도 10에 도시된 불량 판단부(210), 메모리(220), 및 셧다운 제어부(230)를 더 포함할 수 있다. 비교기(10)의 출력 신호를 플래그 신호(FLAG)로 이용할 수 있다. 이 경우, 불량 판단부(210)는 생략될 수 있다. The failure detection device may further include a failure determination unit 210, a memory 220, and a shutdown control unit 230 shown in FIG. 10. The output signal of the comparator 10 may be used as a flag signal FLAG. In this case, the failure determination unit 210 may be omitted.

비교기(10)는 도 15에 도시된 바와 같이 데이터 구동부(110)와 함께 소스 드라이브 IC(110a)에 내장될 수 있다. 이 실시예는 표시장치의 부품수 저감과 원가 저감에 유리하다. The comparator 10 may be embedded in the source drive IC 110a together with the data driver 110 as shown in FIG. 15. This embodiment is advantageous in reducing the number of parts and cost of the display device.

도 16은 본 발명의 제3 실시예에 따른 불량 감지 장치를 보여 주는 도면이다.16 is a diagram showing a defect detection device according to a third embodiment of the present invention.

도 16을 참조하면, 불량 감지 장치는 COF(110b) 상에 형성된 더미 배선들(DUM1~DUM4)의 전압을 모니터하는 비교기(10)를 포함한다.Referring to FIG. 16, the defect detection device includes a comparator 10 that monitors voltages of dummy wires DUM1 to DUM4 formed on the COF 110b.

비교기(10)는 더미 패드들 각각에 연결된 비교기들(101~104)을 포함한다. 비교기들(101~104) 각각은 제1 비교기(COMP1), 제2 비교기(COMP2), 및 OR 게이트(OR)를 포함할 수 있다.The comparator 10 includes comparators 101 to 104 connected to each of the dummy pads. Each of the comparators 101 to 104 may include a first comparator COMP1, a second comparator COMP2, and an OR gate OR.

제1 비교기(101)의 제1 비교기(COMP1)는 제1 기준 전압(Vref1)과 제1 더미 패드 상의 제1 불량 모니터 전압(Vdummy1)을 비교한다. 제1 더미 패드는 제1 더미 배선(DUM1)에 연결된다. 제1 기준 전압(Vref1)은 1V로 설정될 수 있으나 이에 한정되지 않는다. 제1 비교기(COMP1)는 제1 불량 모니터 전압(Vdummy1)과 제1 기준 전압(Vref1)을 비교하여 제1 불량 모니터 전압(Vdummy1)이 제1 기준 전압(Vref1) 보다 클 때 하이 레벨(H)의 제1 출력 신호를 출력한다.The first comparator COMP1 of the first comparator 101 compares the first reference voltage Vref1 with the first defective monitor voltage Vdummy1 on the first dummy pad. The first dummy pad is connected to the first dummy wiring DUM1. The first reference voltage Vref1 may be set to 1V, but is not limited thereto. The first comparator COMP1 compares the first failure monitor voltage Vdummy1 and the first reference voltage Vref1 to obtain a high level H when the first failure monitor voltage Vdummy1 is greater than the first reference voltage Vref1. Outputs the first output signal of.

제1 비교기(101)의 제2 비교기(COMP2)는 제1 기준 전압(Vref1) 보다 낮은 제2 기준 전압(Vref2)과, 제1 더미 패드 상의 제1 불량 모니터 전압(Vdummy1)을 비교한다. 제2 기준 전압(Vref2)은 -1V로 설정될 수 있으나 이에 한정되지 않는다. 제2 비교기(COMP2)는 제1 불량 모니터 전압(Vdummy1)과 제2 기준 전압(Vref2)을 비교하여 제1 불량 모니터 전압(Vdummy1)이 제2 기준 전압(Vref2) 보다 낮을 때 하이 레벨(H)의 제2 출력 신호를 출력한다. The second comparator COMP2 of the first comparator 101 compares the second reference voltage Vref2 lower than the first reference voltage Vref1 with the first failure monitor voltage Vdummy1 on the first dummy pad. The second reference voltage Vref2 may be set to -1V, but is not limited thereto. The second comparator COMP2 compares the first defective monitor voltage Vdummy1 and the second reference voltage Vref2 to a high level H when the first defective monitor voltage Vdummy1 is lower than the second reference voltage Vref2. Outputs the second output signal of.

제1 비교기(101)의 OR 게이트(OR)는 제1 및 제2 비교기(COMP1, COMP2) 중 어느 하나라도 하이 레벨의 출력 신호를 발생할 때, 하이 레벨(H)의 제1 플래그 신호(FLAG1)를 출력한다. OR 게이트(OR)는 제1 및 제2 비교기(COMP1, COMP2)의 출력 신호가 모두 로우 레벨(L)일 때 로우 레벨(L)의 출력 신호를 출력한다. The OR gate OR of the first comparator 101 generates a high-level output signal FLAG1 when any one of the first and second comparators COMP1 and COMP2 generates a high-level output signal. Prints. The OR gate OR outputs an output signal of a low level (L) when both of the output signals of the first and second comparators COMP1 and COMP2 are at a low level (L).

제2 비교기(102)의 제1 비교기(COMP1)는 제1 기준 전압(Vref1)과 제2 더미 패드 상의 제2 불량 모니터 전압(Vdummy2)을 비교한다. 제2 더미 패드는 제2 더미 배선(DUM2)에 연결된다. 제1 기준 전압(Vref1)은 1V로 설정될 수 있으나 이에 한정되지 않는다. 제1 비교기(COMP1)는 제2 불량 모니터 전압(Vdummy2)과 제1 기준 전압(Vref1)을 비교하여 제2 불량 모니터 전압(Vdummy2)이 제1 기준 전압(Vref1) 보다 클 때 하이 레벨(H)의 제1 출력 신호를 출력한다.The first comparator COMP1 of the second comparator 102 compares the first reference voltage Vref1 with the second defective monitor voltage Vdummy2 on the second dummy pad. The second dummy pad is connected to the second dummy wiring DUM2. The first reference voltage Vref1 may be set to 1V, but is not limited thereto. The first comparator COMP1 compares the second failure monitor voltage Vdummy2 and the first reference voltage Vref1 to obtain a high level H when the second failure monitor voltage Vdummy2 is greater than the first reference voltage Vref1. Outputs the first output signal of.

제2 비교기(102)의 제2 비교기(COMP2)는 제1 기준 전압(Vref1) 보다 낮은 제2 기준 전압(Vref2)과, 제2 더미 패드 상의 제2 불량 모니터 전압(Vdummy2)을 비교한다. 제2 기준 전압(Vref2)은 -1V로 설정될 수 있으나 이에 한정되지 않는다. 제2 비교기(COMP2)는 제2 불량 모니터 전압(Vdummy2)과 제2 기준 전압(Vref2)을 비교하여 제2 불량 모니터 전압(Vdummy2)이 제2 기준 전압(Vref2) 보다 낮을 때 하이 레벨(H)의 제2 출력 신호를 출력한다. The second comparator COMP2 of the second comparator 102 compares the second reference voltage Vref2 lower than the first reference voltage Vref1 and the second failure monitor voltage Vdummy2 on the second dummy pad. The second reference voltage Vref2 may be set to -1V, but is not limited thereto. The second comparator COMP2 compares the second defective monitor voltage Vdummy2 and the second reference voltage Vref2 to a high level H when the second defective monitor voltage Vdummy2 is lower than the second reference voltage Vref2. Outputs the second output signal of.

제2 비교기(102)의 OR 게이트(OR)는 제1 및 제2 비교기(COMP1, COMP2) 중 어느 하나라도 하이 레벨의 출력 신호를 발생할 때, 하이 레벨(H)의 제2 플래그 신호(FLAG2)를 출력한다. OR 게이트(OR)는 제1 및 제2 비교기(COMP1, COMP2)의 출력 신호가 모두 로우 레벨(L)일 때 로우 레벨(L)의 출력 신호를 출력한다. The OR gate (OR) of the second comparator 102 is the second flag signal FLAG2 of the high level (H) when any one of the first and second comparators (COMP1, COMP2) generates a high level output signal. Prints. The OR gate OR outputs an output signal of a low level (L) when both of the output signals of the first and second comparators COMP1 and COMP2 are at a low level (L).

제3 비교기(103)의 제1 비교기(COMP1)는 제1 기준 전압(Vref1)과 제3 더미 패드 상의 제3 불량 모니터 전압(Vdummy3)을 비교한다. 제3 더미 패드는 제3 더미 배선(DUM3)에 연결된다. 제1 기준 전압(Vref1)은 1V로 설정될 수 있으나 이에 한정되지 않는다. 제1 비교기(COMP1)는 제3 불량 모니터 전압(Vdummy3)과 제1 기준 전압(Vref1)을 비교하여 제3 불량 모니터 전압(Vdummy3)이 제1 기준 전압(Vref1) 보다 클 때 하이 레벨(H)의 제1 출력 신호를 출력한다.The first comparator COMP1 of the third comparator 103 compares the first reference voltage Vref1 with the third defective monitor voltage Vdummy3 on the third dummy pad. The third dummy pad is connected to the third dummy wiring DUM3. The first reference voltage Vref1 may be set to 1V, but is not limited thereto. The first comparator COMP1 compares the third bad monitor voltage Vdummy3 with the first reference voltage Vref1, and the high level H when the third bad monitor voltage Vdummy3 is greater than the first reference voltage Vref1. Outputs the first output signal of.

제3 비교기(103)의 제2 비교기(COMP2)는 제1 기준 전압(Vref1) 보다 낮은 제2 기준 전압(Vref2)과, 제3 더미 패드 상의 제3 불량 모니터 전압(Vdummy3)을 비교한다. 제2 기준 전압(Vref2)은 -1V로 설정될 수 있으나 이에 한정되지 않는다. 제2 비교기(COMP2)는 제3 불량 모니터 전압(Vdummy3)과 제2 기준 전압(Vref2)을 비교하여 제3 불량 모니터 전압(Vdummy3)이 제2 기준 전압(Vref2) 보다 낮을 때 하이 레벨(H)의 제2 출력 신호를 출력한다. The second comparator COMP2 of the third comparator 103 compares the second reference voltage Vref2 lower than the first reference voltage Vref1 with the third failure monitor voltage Vdummy3 on the third dummy pad. The second reference voltage Vref2 may be set to -1V, but is not limited thereto. The second comparator COMP2 compares the third bad monitor voltage Vdummy3 with the second reference voltage Vref2, and the high level H when the third bad monitor voltage Vdummy3 is lower than the second reference voltage Vref2. Outputs the second output signal of.

제3 비교기(103)의 OR 게이트(OR)는 제1 및 제2 비교기(COMP1, COMP2) 중 어느 하나라도 하이 레벨의 출력 신호를 발생할 때, 하이 레벨(H)의 제3 플래그 신호(FLAG3)를 출력한다. OR 게이트(OR)는 제1 및 제2 비교기(COMP1, COMP2)의 출력 신호가 모두 로우 레벨(L)일 때 로우 레벨(L)의 출력 신호를 출력한다. The OR gate (OR) of the third comparator 103 is the third flag signal FLAG3 of the high level (H) when any one of the first and second comparators (COMP1, COMP2) generates a high level output signal. Prints. The OR gate OR outputs an output signal of a low level (L) when both of the output signals of the first and second comparators COMP1 and COMP2 are at a low level (L).

제4 비교기(104)의 제1 비교기(COMP1)는 제1 기준 전압(Vref1)과 제4 더미 패드 상의 제4 불량 모니터 전압(Vdummy4)을 비교한다. 제4 더미 패드는 제4 더미 배선(DUM4)에 연결된다. 제1 기준 전압(Vref1)은 1V로 설정될 수 있으나 이에 한정되지 않는다. 제1 비교기(COMP1)는 제4 불량 모니터 전압(Vdummy4)과 제1 기준 전압(Vref1)을 비교하여 제4 불량 모니터 전압(Vdummy4)이 제1 기준 전압(Vref1) 보다 클 때 하이 레벨(H)의 제1 출력 신호를 출력한다.The first comparator COMP1 of the fourth comparator 104 compares the first reference voltage Vref1 with the fourth defective monitor voltage Vdummy4 on the fourth dummy pad. The fourth dummy pad is connected to the fourth dummy wiring DUM4. The first reference voltage Vref1 may be set to 1V, but is not limited thereto. The first comparator COMP1 compares the fourth failure monitor voltage Vdummy4 and the first reference voltage Vref1 to obtain a high level H when the fourth failure monitor voltage Vdummy4 is greater than the first reference voltage Vref1. Outputs the first output signal of.

제4 비교기(104)의 제2 비교기(COMP2)는 제1 기준 전압(Vref1) 보다 낮은 제2 기준 전압(Vref2)과, 제4 더미 패드 상의 제4 불량 모니터 전압(Vdummy4)을 비교한다. 제2 기준 전압(Vref2)은 -1V로 설정될 수 있으나 이에 한정되지 않는다. 제2 비교기(COMP2)는 제4 불량 모니터 전압(Vdummy4)과 제2 기준 전압(Vref2)을 비교하여 제4 불량 모니터 전압(Vdummy4)이 제2 기준 전압(Vref2) 보다 낮을 때 하이 레벨(H)의 제2 출력 신호를 출력한다. The second comparator COMP2 of the fourth comparator 104 compares the second reference voltage Vref2 lower than the first reference voltage Vref1 with the fourth failure monitor voltage Vdummy4 on the fourth dummy pad. The second reference voltage Vref2 may be set to -1V, but is not limited thereto. The second comparator COMP2 compares the fourth defective monitor voltage Vdummy4 and the second reference voltage Vref2 to a high level H when the fourth defective monitor voltage Vdummy4 is lower than the second reference voltage Vref2 Outputs the second output signal of.

제4 비교기(104)의 OR 게이트(OR)는 제1 및 제2 비교기(COMP1, COMP2) 중 어느 하나라도 하이 레벨의 출력 신호를 발생할 때, 하이 레벨(H)의 제4 플래그 신호(FLAG2)를 출력한다. OR 게이트(OR)는 제1 및 제2 비교기(COMP1, COMP2)의 출력 신호가 모두 로우 레벨(L)일 때 로우 레벨(L)의 출력 신호를 출력한다.The OR gate (OR) of the fourth comparator 104 is the fourth flag signal FLAG2 of the high level (H) when any one of the first and second comparators (COMP1, COMP2) generates a high level output signal. Prints. The OR gate OR outputs an output signal of a low level (L) when both of the output signals of the first and second comparators COMP1 and COMP2 are at a low level (L).

비교기(101~104)에 의해 더미 패드들 각각의 전압이 실시간 모니터되기 때문에 플래그 신호(FLAG1~FLAG3)에 따라 단락된 전원 배선의 위치가 정확히 감지될 수 있다. Since the voltages of each of the dummy pads are monitored in real time by the comparators 101 to 104, the position of the shorted power wiring can be accurately detected according to the flag signals FLAG1 to FLAG3.

비교기(101~104)는 레벨 시프터(140)에 내장되거나, 데이터 구동부(110)와 함께 소스 드라이브 IC(110a)에 내장될 수 있다. The comparators 101 to 104 may be built into the level shifter 140 or may be built into the source drive IC 110a together with the data driver 110.

전술한 실시예들은 단독으로 적용되거나 조합될 수 있다. The above-described embodiments may be applied alone or in combination.

본 발명의 실시예에 따른 표시장치는 다음과 같은 다양한 실시예들로 설명될 수 있다. A display device according to an exemplary embodiment of the present invention may be described as various exemplary embodiments as follows.

실시예 1: 표시장치는 복수의 데이터 라인들과 복수의 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 표시패널; 상기 표시패널 상에 배치되어 시프트 레지스터를 이용하여 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부; 상기 게이트 구동부의 구동에 필요한 전원 전압과 상기 픽셀들의 구동에 필요한 전원 전압을 발생하는 전원부; 인쇄 회로 보드에 입력 패드들이 연결되고 상기 표시패널의 패드들에 출력 패드들이 연결되며, 상기 전원 전압들이 인가되는 전원 배선들과, 상기 전원 배선들과 교대로 배치된 복수의 더미 배선들을 포함한 연성 회로 기판; 및 상기 더미 배선의 전압을 모니터하여 상기 더미 배선과 상기 전원 배선 간의 단락을 감지하는 불량 감지 장치를 포함한다. Embodiment 1: A display device includes: a display panel in which a plurality of data lines and a plurality of gate lines cross each other and pixels are arranged in a matrix form; A gate driver disposed on the display panel to supply a gate signal to the gate lines using a shift register; A power supply for generating a power voltage required to drive the gate driver and a power voltage required to drive the pixels; A flexible circuit including input pads connected to a printed circuit board, output pads connected to pads of the display panel, power wires to which the power voltages are applied, and a plurality of dummy wires alternately arranged with the power wires Board; And a failure detection device that monitors a voltage of the dummy wiring and detects a short circuit between the dummy wiring and the power wiring.

실시예 2: 상기 연성 회로 기판은 픽셀 데이터를 데이터 전압으로 변환하여 상기 데이터 라인들에 공급하는 데이터 구동부가 내장된 소스 드라이브 IC를 더 포함할 수 있다. Embodiment 2: The flexible circuit board may further include a source drive IC having a built-in data driver that converts pixel data into a data voltage and supplies the data to the data lines.

실시예 3: 상기 연성 회로 기판은 상기 더미 배선의 끝단에 연결되고 상기 인쇄 회로 보드 상의 모니터 배선에 연결된 더미 패드를 더 포함할 수 있다. Embodiment 3: The flexible circuit board may further include a dummy pad connected to an end of the dummy wire and connected to a monitor wire on the printed circuit board.

실시예 4: 상기 불량 감지 장치는 상기 인쇄 회로 보드 상에 배치되어 상기 모니터 배선에 연결된 하나 이상의 비교기를 포함할 수 있다. 상기 비교기는 소정의 제1 기준 전압과, 상기 모니터 배선 상의 불량 모니터 전압을 비교하여 상기 불량 모니터 전압이 상기 제1 기준 전압 보다 높을 때 제1 플래그 신호를 발생하는 제1 비교기; 및 소정의 제2 기준 전압과 상기 불량 모니터 전압을 비교하여 상기 불량 모니터 전압이 상기 제2 기준 전압 보다 낮을 때 상기 제2 플래그 신호를 발생하는 제2 비교기를 포함할 수 있다. Embodiment 4: The defect detection device may include one or more comparators disposed on the printed circuit board and connected to the monitor wiring. The comparator comprises: a first comparator that compares a predetermined first reference voltage with a defective monitor voltage on the monitor wiring and generates a first flag signal when the defective monitor voltage is higher than the first reference voltage; And a second comparator that compares a predetermined second reference voltage with the defective monitor voltage and generates the second flag signal when the defective monitor voltage is lower than the second reference voltage.

실시예 5: 상기 제2 기준 전압이 상기 제1 기준 전압 보다 낮을 수 있다. Embodiment 5: The second reference voltage may be lower than the first reference voltage.

실시예 6: 상기 불량 감지 장치는 상기 제1 및 제2 비교기의 출력 신호를 입력 받는 OR 게이트를 더 포함할 수 있다. Embodiment 6: The failure detection device may further include an OR gate receiving output signals from the first and second comparators.

실시예 7: 상기 제1 및 제2 비교기 또는, 상기 OR 게이트는 상기 전원 배선과 상기 더미 배선 간의 단락을 지시하는 플래그 신호를 출력할 수 있다. Embodiment 7: The first and second comparators or the OR gate may output a flag signal indicating a short circuit between the power line and the dummy line.

실시예 8: 상기 표시장치는 상기 플래그 신호에 응답하여 상기 전원 배선과 상기 더미 배선이 단락된 불량 위치 정보가 저장되는 메모리를 더 포함할 수 있다. Embodiment 8: In response to the flag signal, the display device may further include a memory for storing information on a defective location in which the power line and the dummy line are shorted.

실시예 9: 상기 표시장치는 상기 데이터 구동부에 상기 픽셀 데이터를 전송하고 상기 데이터 구동부와 상기 게이트 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러; 상기 타이밍 컨트롤러로부터의 제어 신호 전압을 시프트하여 상기 게이트 구동부에 전송하는 레벨 시프터; 및 상기 픽셀 데이터와, 상기 픽셀 데이터와 동기되는 타이밍 신호를 상기 타이밍 콘트롤러에 전송하는 호스트 시스템을 더 포함할 수 있다. Embodiment 9: The display device includes: a timing controller that transmits the pixel data to the data driver and controls operation timings of the data driver and the gate driver; A level shifter for shifting a control signal voltage from the timing controller and transmitting it to the gate driver; And a host system for transmitting the pixel data and a timing signal synchronized with the pixel data to the timing controller.

실시예 10: 상기 불량 감지 장치는 상기 플래그 신호에 응답하여 상기 전원부, 상기 데이터 구동부, 및 상기 게이트 구동부 중 하나 이상을 셧다운 시키는 셧다운 제어부를 더 포함할 수 있다. Embodiment 10: The failure detection device may further include a shutdown control unit configured to shut down at least one of the power supply unit, the data driving unit, and the gate driving unit in response to the flag signal.

실시예 11: 상기 비교기가 상기 레벨 시프터 또는 소스 드라이브 IC에 내장될 수 있다. Embodiment 11: The comparator may be embedded in the level shifter or source drive IC.

실시예 12: 상기 연성 회로 기판은 상기 전원 배선들 사이마다 하나씩 배치된 복수의 더미 배선들을 포함할 수 있다. Embodiment 12: The flexible circuit board may include a plurality of dummy wirings disposed one by one between the power wirings.

상기 불량 감지 장치는 상기 더미 배선들 각각의 전압을 모니터하여 상기 더미 배선과 상기 전원 배선 간의 단락을 감지할 수 있다. The failure detection device may detect a short between the dummy wire and the power wire by monitoring voltages of each of the dummy wires.

실시예 13: 상기 불량 감지 장치는 상기 더미 배선들 각각에 연결된 복수의 비교기들을 포함할 수 있다. Embodiment 13: The defect detection device may include a plurality of comparators connected to each of the dummy wires.

상기 비교기들 각각은 소정의 제1 기준 전압과, 상기 모니터 배선 상의 불량 모니터 전압을 비교하여 상기 불량 모니터 전압이 상기 제1 기준 전압 보다 높을 때 제1 플래그 신호를 발생하는 제1 비교기; 및 소정의 제2 기준 전압과 상기 불량 모니터 전압을 비교하여 상기 불량 모니터 전압이 상기 제2 기준 전압 보다 낮을 때 상기 제2 플래그 신호를 발생하는 제2 비교기를 포함할 수 있다. Each of the comparators includes: a first comparator for comparing a predetermined first reference voltage with a defective monitor voltage on the monitor wiring and generating a first flag signal when the defective monitor voltage is higher than the first reference voltage; And a second comparator that compares a predetermined second reference voltage with the defective monitor voltage and generates the second flag signal when the defective monitor voltage is lower than the second reference voltage.

실시예 14: 상기 제2 기준 전압이 상기 제1 기준 전압 보다 낮을 수 있다. Embodiment 14: The second reference voltage may be lower than the first reference voltage.

실시예 15: 상기 불량 감지 장치는 상기 제1 및 제2 비교기의 출력 신호를 입력 받아 플래그 신호를 출력하는 OR 게이트를 더 포함할 수 있다. Embodiment 15: The failure detection device may further include an OR gate receiving output signals from the first and second comparators and outputting a flag signal.

실시예 16: 상기 제1 및 제2 비교기 또는, 상기 OR 게이트는 상기 전원 배선과 상기 더미 배선 간의 단락을 지시하는 플래그 신호를 출력할 수 있다. Embodiment 16: The first and second comparators or the OR gate may output a flag signal indicating a short circuit between the power line and the dummy line.

본 발명의 실시예에 따른 표시장치의 불량 감지 방법은 다음과 같은 다양한 실시예들로 설명될 수 있다. A method of detecting a failure of a display device according to an exemplary embodiment of the present invention may be described in various embodiments as follows.

실시예 1: 불량 감지 방법은 인쇄 회로 보드에 입력 패드들이 연결되고 상기 표시패널의 패드들에 출력 패드들이 연결된 연상 회로 기판 상에 상기 전원 전압들이 인가되는 전원 배선들과, 상기 전원 배선들과 교대로 배치된 복수의 더미 배선들을 배치하는 단계; 및 상기 더미 배선의 전압을 모니터하여 상기 더미 배선과 상기 전원 배선 간의 단락을 감지하는 단계를 포함한다. Example 1: A defect detection method includes power wires to which the power voltages are applied on an associated circuit board in which input pads are connected to a printed circuit board and output pads are connected to the pads of the display panel, and the power wires alternate Arranging a plurality of dummy wires arranged in a row; And detecting a short between the dummy wiring and the power wiring by monitoring a voltage of the dummy wiring.

실시예 2: 상기 전원 배선 간의 단락을 감지하는 단계는 소정의 제1 기준 전압과, 상기 더미 배선의 전압을 비교하여 상기 더미 배선의 전압이 상기 제1 기준 전압 보다 높을 때 제1 플래그 신호를 발생하는 단계; 및 소정의 제2 기준 전압과 상기 더미 배선의 전압을 비교하여 상기 더미 배선의 전압이 상기 제2 기준 전압 보다 낮을 때 상기 제2 플래그 신호를 발생하는 단계를 포함할 수 있다. Example 2: The step of detecting a short between the power wires is to generate a first flag signal when the voltage of the dummy wire is higher than the first reference voltage by comparing a predetermined first reference voltage with the voltage of the dummy wire. The step of doing; And generating the second flag signal when a voltage of the dummy wiring is lower than the second reference voltage by comparing a predetermined second reference voltage with a voltage of the dummy wiring.

실시예 3: 상기 제2 기준 전압이 상기 제1 기준 전압 보다 낮을 수 있다. Embodiment 3: The second reference voltage may be lower than the first reference voltage.

실시예 4: 상기 전원 배선 간의 단락을 감지하는 단계는 OR 게이트를 이용하여 상기 제1 및 제2 비교기의 출력 신호를 OR 연산 결과를 출력하는 단계를 포함할 수 있다. Embodiment 4: The step of detecting a short between the power lines may include outputting an OR operation result of the output signals of the first and second comparators using an OR gate.

상기 제1 플래그 신호, 상기 제2 플래그 신호 및 상기 OR 게이트의 출력 신호가 상기 전원 배선과 상기 더미 배선 간의 단락을 지시하는 플래그 신호로 발생될 수 있다. The first flag signal, the second flag signal, and the output signal of the OR gate may be generated as a flag signal indicating a short circuit between the power line and the dummy line.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be appreciated by those skilled in the art through the above description that various changes and modifications can be made without departing from the technical idea of the present invention. Accordingly, the technical scope of the present invention should not be limited to the content described in the detailed description of the specification, but should be determined by the claims.

10: 비교기 21, 22: 디멀티플렉서
100: 표시패널 110: 데이터 구동부
112: 디멀티플렉서 어레이 120: 게이트 구동부
130 : 타이밍 콘트롤러 140 : 레벨 시프터10: comparator 21, 22: demultiplexer
100: display panel 110: data driver
112: demultiplexer array 120: gate driver
130: timing controller 140: level shifter

Claims

A display panel in which a plurality of data lines and a plurality of gate lines cross each other and pixels are arranged in a matrix form;
A gate driver disposed on the display panel to supply a gate signal to the gate lines using a shift register;
A power supply for generating a power voltage required to drive the gate driver and a power voltage required to drive the pixels;
A flexible circuit including input pads connected to a printed circuit board, output pads connected to pads of the display panel, power wires to which the power voltages are applied, and a plurality of dummy wires alternately arranged with the power wires Board; And
A display device including a failure detection device configured to monitor a voltage of the dummy wiring and detect a short circuit between the dummy wiring and the power wiring.

The method of claim 1,
The flexible circuit board,
A display device further comprising a source drive IC having a built-in data driver that converts pixel data into a data voltage and supplies it to the data lines.

The method of claim 2,
The flexible circuit board,
The display device further comprises a dummy pad connected to an end of the dummy wiring and connected to a monitor wiring on the printed circuit board.

The method of claim 3,
The defect detection device,
And one or more comparators disposed on the printed circuit board and connected to the monitor wiring,
The comparator,
A first comparator for generating a first flag signal when the defective monitor voltage is higher than the first reference voltage by comparing a predetermined first reference voltage with a defective monitor voltage on the monitor wiring; And
A display device comprising: a second comparator for comparing a second predetermined reference voltage with the defective monitor voltage and generating the second flag signal when the defective monitor voltage is lower than the second reference voltage.

The method of claim 4,
The display device in which the second reference voltage is lower than the first reference voltage.

The method of claim 5,
The defect detection device,
The display device further comprises an OR gate receiving output signals from the first and second comparators.

The method of claim 6,
The first and second comparators or the OR gate output a flag signal indicating a short circuit between the power line and the dummy line.

The method of claim 7,
The display device further comprises a memory for storing information on a defective location in which the power wiring and the dummy wiring are shorted in response to the flag signal.

The method of claim 4,
A timing controller that transmits the pixel data to the data driver and controls operation timings of the data driver and the gate driver;
A level shifter for shifting a control signal voltage from the timing controller and transmitting it to the gate driver; And
And a host system for transmitting the pixel data and a timing signal synchronized with the pixel data to the timing controller.

The method of claim 7,
The defect detection device,
The display device further comprises a shutdown control unit configured to shut down at least one of the power supply unit, the data driving unit, and the gate driving unit in response to the flag signal.

The method of claim 9,
A display device in which the comparator is incorporated in the level shifter or source drive IC.

The method of claim 1,
The flexible circuit board,
A plurality of dummy wires arranged one by one between the power wires,
The defect detection device
A display device configured to monitor a voltage of each of the dummy wirings to detect a short between the dummy wiring and the power wiring.

The method of claim 12,
The defect detection device,
A plurality of comparators connected to each of the dummy wires,
Each of the comparators,
A first comparator for generating a first flag signal when the defective monitor voltage is higher than the first reference voltage by comparing a predetermined first reference voltage with a defective monitor voltage on the monitor wiring; And
A display device comprising: a second comparator for comparing a second predetermined reference voltage with the defective monitor voltage and generating the second flag signal when the defective monitor voltage is lower than the second reference voltage.

The method of claim 13,
The display device in which the second reference voltage is lower than the first reference voltage.

The method of claim 14,
The defect detection device,
The display device further comprises an OR gate receiving output signals from the first and second comparators and outputting a flag signal.

The method of claim 15,
The first and second comparators or the OR gate output a flag signal indicating a short circuit between the power line and the dummy line.

A display panel in which a plurality of data lines and a plurality of gate lines are crossed and pixels are disposed in a matrix form, a gate driver disposed on the display panel to supply a gate signal to the gate lines using a shift register, and the A method for detecting defects in a display device including a power supply for generating a power supply voltage required for driving a gate driver and a power supply voltage for driving the pixels, the method comprising:
Power wirings to which the power voltages are applied on an associated circuit board with input pads connected to the printed circuit board and output pads connected to the pads of the display panel, and a plurality of dummy wires alternately arranged with the power wires Placing; And
And detecting a short between the dummy wiring and the power wiring by monitoring a voltage of the dummy wiring.

The method of claim 17,
The step of detecting a short circuit between the power wires,
Generating a first flag signal when a voltage of the dummy wiring is higher than the first reference voltage by comparing a predetermined first reference voltage with a voltage of the dummy wiring; And
And generating the second flag signal when a voltage of the dummy wiring is lower than the second reference voltage by comparing a second predetermined reference voltage with a voltage of the dummy wiring.

The method of claim 18,
A method of detecting a failure of a display device in which the second reference voltage is lower than the first reference voltage.

The method of claim 19,
The step of detecting a short circuit between the power wires,
And outputting an OR operation result of the output signals of the first and second comparators using an OR gate,
A method of detecting a failure of a display device in which the first flag signal, the second flag signal, and an output signal of the OR gate are generated as a flag signal indicating a short circuit between the power line and the dummy line.