KR20210030587A - 표시 장치 - Google Patents

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Abstract

본 출원의 예에 따른 표시 장치는 데이터 구동부로부터 공급되는 데이터 신호를 3개의 데이터 라인 각각에 공급하는 제1 내지 제3 역다중화 회로를 포함하고, 제1 내지 제3 역다중화 회로 각각은 제1 내지 제3 제어 라인 중 대응하는 제어 라인의 전압을 기초로 데이터 신호를 3개의 데이터 라인 중 대응하는 데이터 라인에 공급하는 스위칭부, 제1 내지 제3 시분할 제어 신호 중 대응하는 시분할 제어 신호, 및 제1 내지 제3 시분할 제어 신호 각각과 일부 중첩되는 제1 내지 제3 보조 신호 중 대응하는 보조 신호에 응답하여 대응하는 제어 라인의 전압을 제어하는 전압 제어부, 및 대응하는 제어 라인의 전압을 방전시키는 전압 방전부를 포함하며, 제1 내지 제3 역다중화 회로 각각의 스위칭부가 턴-온되는 순서는 스캔 신호의 1 수평 기간 마다 반대로 변경될 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 출원은 표시 장치에 관한 것이다.
디스플레이 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다.
이러한 디스플레이 장치는 디스플레이 패널과 디스플레이 패널을 구동하기 위한 구동 집적 회로와 스캔 구동 회로를 포함한다. 디스플레이 패널은 복수의 데이터 라인과 복수의 게이트 라인에 의해 정의되는 픽셀 영역마다 마련되면서 박막 트랜지스터를 갖는 복수의 서브 픽셀을 포함한다. 이때, 인접한 적어도 3개의 서브 픽셀은 하나의 영상을 표시하는 단위 픽셀을 구성한다.
구동 집적 회로는 복수의 데이터 링크 라인을 통해서 복수의 데이터 라인 각각과 일대일로 연결된다. 이러한 구동 집적 회로는 복수의 데이터 라인 각각에 데이터 전압을 공급한다. 스캔 구동 회로는 복수의 게이트 링크 라인을 통해서 복수의 게이트 라인 각각과 일대일로 연결된다. 이러한 스캔 구동 회로는 복수의 게이트 라인 각각에 스캔 신호를 공급한다.
일반적으로, 표시 장치는 하단의 베젤 영역을 감소시키기 위하여 구동 집적 회로를 연성 회로 필름에 실장시키고, 역다중화 회로들을 이용한 데이터 시분할 구동을 통해 구동 집적 회로의 채널 수를 감소시킨다. 하지만, 종래의 역다중화 회로들은 제어 라인의 전압의 충전과 방전이 안정적으로 수행되지 않으며, 제어 라인의 전압을 제어하기 위하여 소비 전력이 증가되는 문제점을 가진다.
본 출원은 데이터 구동부의 출력 채널로부터 제공되는 데이터 신호를 3개의 데이터 라인 각각에 제공하는 역다중화 회로부를 포함하고, 역다중화 회로부는 데이터 신호가 3개의 데이터 라인 각각에 제공되는 순서를 스캔 신호의 1 수평 기간마다 변경시킴으로써, 제어 라인의 전압의 상승 및 하강의 횟수를 감소시키고 소비 전력을 저감시킬 수 있는 표시 장치를 제공하는 것을 해결하고자 하는 과제로 한다.
그리고, 본 출원은 제1 내지 제3 역다중화 회로 각각의 제어 라인의 전압을 3개의 시분할 제어 신호 및 3개의 보조 신호 중에서 대응하는 시분할 제어 신호 및 보조 신호를 통해 제어하고, 다른 2개의 제어 라인 각각의 전압을 제어하는 시분할 제어 신호 또는 보조 신호를 통해 대응하는 제어 라인의 전압을 방전시킴으로써, 제어 라인의 전압의 상승 및 하강의 횟수를 감소시키고 소비 전력을 저감시킬 수 있는 표시 장치를 제공하는 것을 해결하고자 하는 과제로 한다.
그리고, 본 출원은 제1 내지 제3 역다중화 회로 각각의 스위칭부가 턴-온되는 순서를 스캔 신호의 1 수평 기간 마다 반대로 변경시킴으로써, RGB-BGR 렌더링(Rendering)을 구현하고 소비 전력을 저감시킬 수 있는 표시 장치를 제공하는 것을 해결하고자 하는 과제로 한다.
본 출원에 따른 표시 장치는 데이터 구동부로부터 공급되는 데이터 신호를 3개의 데이터 라인 각각에 공급하는 제1 내지 제3 역다중화 회로를 포함하고, 제1 내지 제3 역다중화 회로 각각은 제1 내지 제3 제어 라인 중 대응하는 제어 라인의 전압을 기초로 데이터 신호를 3개의 데이터 라인 중 대응하는 데이터 라인에 공급하는 스위칭부, 제1 내지 제3 시분할 제어 신호 중 대응하는 시분할 제어 신호, 및 제1 내지 제3 시분할 제어 신호 각각과 일부 중첩되는 제1 내지 제3 보조 신호 중 대응하는 보조 신호에 응답하여 대응하는 제어 라인의 전압을 제어하는 전압 제어부, 및 대응하는 제어 라인의 전압을 방전시키는 전압 방전부를 포함하며, 제1 내지 제3 역다중화 회로 각각의 스위칭부가 턴-온되는 순서는 스캔 신호의 1 수평 기간 마다 반대로 변경될 수 있다.
본 출원에 따른 표시 장치는 데이터 구동부로부터 공급되는 데이터 신호를 3개의 데이터 라인 각각에 공급하는 제1 내지 제3 역다중화 회로를 포함하고, 제1 내지 제3 역다중화 회로 각각은 제1 내지 제3 제어 라인 각각의 전압을 기초로 데이터 신호를 3개의 데이터 라인 각각에 공급하는 스위칭부, 제1 내지 제3 시분할 제어 신호 각각과, 제1 내지 제3 시분할 제어 신호 각각과 일부 중첩되는 제1 내지 제3 보조 신호 각각에 응답하여 제1 내지 제3 제어 라인 각각의 전압을 제어하는 전압 제어부, 및 제1 내지 제3 제어 라인 각각의 전압을 방전시키는 전압 방전부를 포함하며, 제2 역다중화 회로의 전압 방전부는 제3 시분할 제어 신호 또는 제3 보조 신호를 기초로 턴-온되어 제2 제어 라인을 방전시키는 제2 트랜지스터, 및 제1 시분할 제어 신호 또는 제1 보조 신호를 기초로 턴-온되어 제2 제어 라인을 추가적으로 방전시키는 방전 트랜지스터를 포함할 수 있다.
기타 예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 출원에 따른 표시 장치는 데이터 구동부의 출력 채널로부터 제공되는 데이터 신호를 3개의 데이터 라인 각각에 제공하는 역다중화 회로부를 포함하고, 역다중화 회로부는 데이터 신호가 3개의 데이터 라인 각각에 제공되는 순서를 스캔 신호의 1 수평 기간마다 변경시킴으로써, 제어 라인의 전압의 상승 및 하강의 횟수를 감소시키고 소비 전력을 저감시킬 수 있다.
본 출원에 따른 표시 장치는 제1 내지 제3 역다중화 회로 각각의 제어 라인의 전압을 3개의 시분할 제어 신호 및 3개의 보조 신호 중에서 대응하는 시분할 제어 신호 및 보조 신호를 통해 제어하고, 다른 2개의 제어 라인 각각의 전압을 제어하는 시분할 제어 신호 또는 보조 신호를 통해 대응하는 제어 라인의 전압을 방전시킴으로써, 제어 라인의 전압의 상승 및 하강의 횟수를 감소시키고 소비 전력을 저감시킬 수 있다.
본 출원에 따른 표시 장치는 제1 내지 제3 역다중화 회로 각각의 스위칭부가 턴-온되는 순서를 스캔 신호의 1 수평 기간 마다 반대로 변경시킴으로써, RGB-BGR 렌더링(Rendering)을 구현하고 소비 전력을 저감시킬 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 역다중화 회로부에서, 제1 실시예에 따른 제1 역다중화 회로를 나타내는 회로도이다.
도 3은 도 2에 도시된 역다중화 회로부에서, 제1 내지 제3 역다중화 회로가 데이터 라인을 구동하는 실시예를 나타내는 회로도이다.
도 4는 도 3에 도시된 역다중화 회로부에 제공되는 신호들의 파형도이다.
도 5는 도 1에 도시된 역다중화 회로부에서, 제2 실시예에 따른 제1 역다중화 회로를 나타내는 회로도이다.
도 6은 도 5에 도시된 역다중화 회로부에서, 제1 내지 제3 역다중화 회로가 데이터 라인을 구동하는 실시예를 나타내는 회로도이다.
도 7은 도 6에 도시된 역다중화 회로부에 제공되는 신호들의 파형도이다.
도 8은 도 1에 도시된 역다중화 회로부에서, 제3 실시예에 따른 제1 역다중화 회로를 나타내는 회로도이다.
도 9는 도 8에 도시된 역다중화 회로부에서, 제1 내지 제3 역다중화 회로가 데이터 라인을 구동하는 실시예를 나타내는 회로도이다.
도 10은 도 9에 도시된 역다중화 회로부에 제공되는 신호들의 파형도이다.
도 11은 도 1에 도시된 역다중화 회로부에서, 제4 실시예에 따른 제1 역다중화 회로를 나타내는 회로도이다.
도 12는 도 11에 도시된 역다중화 회로부에서, 제1 내지 제3 역다중화 회로가 데이터 라인을 구동하는 실시예를 나타내는 회로도이다.
도 13은 도 12에 도시된 역다중화 회로부에 제공되는 신호들의 파형도이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 출원 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
따라서, 본 출원에서의 표시 장치는 LCM, OLED 모듈 등과 같은 협의의 디스플레이 장치 자체, 및 LCM, OLED 모듈 등을 포함하는 응용제품 또는 최종소비자용 장치인 세트 장치까지 포함할 수 있다.
예를 들어, 디스플레이 패널이 유기전계발광(OLED) 디스플레이 패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 라인의 교차 영역에 형성되는 픽셀(Pixel)을 포함할 수 있다. 그리고, 각 픽셀에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이 기판과, 어레이 기판 상의 유기 발광 소자(OLED)층, 및 유기 발광 소자층을 덮도록 어레이 기판 상에 배치되는 봉지 기판 또는 인캡슐레이션(Encapsulation) 기판 등을 포함하여 구성될 수 있다. 봉지 기판은 외부의 충격으로부터 박막 트랜지스터 및 유기 발광 소자층 등을 보호하고, 유기 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 기판 상에 형성되는 층은 무기발광층(Inorganic Light Emitting Layer), 예를 들어 나노사이즈의 물질층(Nano-sized Material Layer) 또는 양자점(Quantum Dot) 등을 포함할 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 예를 통해 본 출원의 예를 살펴보면 다음과 같다.
도 1은 본 발명의 일 예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치는 기판(110), 데이터 구동부(120), 스캔 구동부(130), 및 역다중화 회로부(140)를 포함한다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 일 예에 따르면, 기판(110)은 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드로 이루어질 수 있다.
기판(110)은 n개의 데이터 라인(DL1 내지 DLn)과 m개의 게이트 라인(GL1 내지 GLm)의 교차에 의해 마련되는 복수의 픽셀을 포함한다. 하나의 픽셀은 적색의 서브 픽셀, 녹색의 서브 픽셀, 및 청색의 서브 픽셀을 구성하고, 인접한 적색의 서브 픽셀, 녹색의 서브 픽셀, 및 청색의 서브 픽셀은 하나의 단위 픽셀(UP)을 구성할 수 있다. 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 각각은 데이터 구동부(120)로부터 적색, 녹색, 또는 청색 광의 계조 정보를 포함하는 데이터 신호를 수신하여, 해당되는 색의 광을 방출할 수 있다.
데이터 구동부(120)는 복수의 회로 필름(121), 복수의 구동 집적 회로(123), 인쇄 회로 기판(125), 및 타이밍 제어부(127)를 포함할 수 있다.
복수의 회로 필름(121) 각각은 기판(110)의 패드부 및 인쇄 회로 기판(125)에 부착될 수 있다. 예를 들어, 복수의 회로 필름(121) 각각의 일측에 마련된 입력 단자는 필름 부착 공정에 의해 인쇄 회로 기판(125)에 부착되고, 복수의 회로 필름(121)의 타측에 마련된 출력 단자는 필름 부착 공정에 의해 기판(110)의 패드부에 부착될 수 있다.
복수의 구동 집적 회로(123) 각각은 복수의 회로 필름(121) 각각에 개별적으로 실장될 수 있다. 이러한 복수의 구동 집적 회로(123) 각각은 타이밍 제어부(127)로부터 제공되는 픽셀 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 픽셀 데이터를 아날로그 형태의 픽셀별 데이터 신호로 변환하여 해당하는 데이터 라인에 공급할 수 있다.
인쇄 회로 기판(125)은 타이밍 제어부(127)를 지지하고, 데이터 구동부(120)의 구성들 간의 신호 및 전원을 전달할 수 있다.
타이밍 제어부(127)는 인쇄 회로 기판(125)에 실장되고, 인쇄 회로 기판(125)에 마련된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 그리고, 타이밍 제어부(127)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 스캔 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 구동 집적 회로(123) 각각의 구동 타이밍을 제어하며, 스캔 제어 신호를 통해 스캔 구동부의 구동 타이밍을 제어할 수 있다.
스캔 구동부(130)는 m개의 게이트 라인(GL1 내지 GLm) 각각에 접속되도록 기판(110)의 일측 가장자리에 배치될 수 있다. 이 때, 스캔 구동부(130)는 각 픽셀의 박막 트랜지스터의 제조 공정과 함께 형성될 수 있다. 이러한 스캔 구동부(130)는 구동 집적 회로(123)로부터 제공되는 게이트 제어 신호에 따라 스캔 신호를 생성하여 m개의 게이트 라인(GL1 내지 GLm) 각각에 순차적으로 공급할 수 있다. 일 예에 따르면, 스캔 구동부(130)는 m개의 게이트 라인(GL1 내지 GLm) 각각에 접속된 m개의 스테이지(미도시)를 포함할 수 있다.
역다중화 회로부(140)는 데이터 구동부(120)로부터 공급되는 데이터 신호를 적어도 3개의 데이터 라인(DL)에 순차적으로 공급할 수 있다. 구체적으로, 역다중화 회로부(140)는 구동 집적 회로(123)의 각 출력 채널 각각에 접속되고, 기판(110)에 마련된 n개의 데이터 라인(DL1 내지 DLn) 각각에 전기적으로 접속되도록 기판(110)의 일측에 배치될 수 있다. 이러한 역다중화 회로부(140)는 구동 집적 회로(123)로부터 1 수평 기간 동안 입력되고, 적색, 녹색, 또는 청색 광의 계조 정보를 포함하는 데이터 신호를 n개의 데이터 라인(DL1 내지 DLn)에 순차적으로 분배할 수 있다.
일 예에 따르면, 역다중화 회로부(140)가 i개(i는 2이상의 자연수)의 제어 라인과 연결되고, n개의 데이터 라인(DL)과 연결되면, 데이터 구동부(120)의 복수의 구동 집적 회로(123)는 n/i개의 출력 채널을 가질 수 있다. 따라서, 표시 장치는 i개의 제어 라인과 연결된 역다중화 회로부(140)를 포함함으로써, 복수의 구동 집적 회로(123)의 채널 수를 감소시키면서도 고해상도의 화상을 구현할 수 있다.
도 2는 도 1에 도시된 역다중화 회로부에서, 제1 실시예에 따른 제1 역다중화 회로를 나타내는 회로도이다. 여기에서, 제1 내지 제3 역다중화 회로는 제1 역다중화 회로를 중심으로 설명하고, 제1 역다중화 회로와 동일한 제2 및 제3 역다중화 회로의 구성은 간략히 설명하거나 생략하기로 한다.
도 2를 참조하면, 역다중화 회로부(140)는 제1 내지 제3 역다중화 회로를 포함하고, 제1 역다중화 회로(140A)는 제1 전압 제어부(141A), 제1 스위칭부(143A), 및 제1 전압 방전부(145A)를 포함할 수 있다.
제1 전압 제어부(141A)는 제1 시분할 제어 신호(ASW1)에 응답하여 제1 제어 라인(CL_A)의 전압(VA_A)을 제어할 수 있다. 그리고, 제1 전압 제어부(141A)는 제1 시분할 제어 신호(ASW1)와 일부 중첩되는 제1 보조 신호(ASW2)를 기초로 제1 제어 라인(CL_A)의 전압(VA_A)을 부트스트래핑(Bootstrapping)시킬 수 있다. 예를 들어, 제1 전압 제어부(141A)는 제1 시분할 제어 신호(ASW1)에 의하여 유지되는 제1 제어 라인(CL_A)의 전압(VA_A)을 제1 보조 신호(ASW2)를 이용하여 부트스트래핑시킴으로써, 제1 제어 라인(CL_A)의 전압(VA_A)을 제1 시분할 제어 신호(ASW1) 보다 고전압으로 구동할 수 있고, 제1 역다중화 회로(140A)의 출력을 안정적으로 유지할 수 있다.
제1 전압 제어부(141A)는 제1 트랜지스터(M1) 및 커패시터(Cbst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 시분할 제어 신호(ASW1)를 기초로 턴-온되어, 제1 시분할 제어 신호(ASW1)를 제1 제어 라인(CL_A)에 제공할 수 있다. 구체적으로, 제1 트랜지스터(M1)의 드레인 전극 및 게이트 전극은 제1 시분할 제어 신호(ASW1)를 수신할 수 있고, 제1 트랜지스터(M1)의 소스 전극은 제1 제어 라인(CL_A)과 연결될 수 있다. 따라서, 제1 시분할 제어 신호(ASW1)가 전압에 해당하는 경우, 제1 제어 라인(CL_A)의 전압(VA_A) 역시 고전위 전압을 유지할 수 있다.
커패시터(Cbst)는 제1 시분할 제어 신호(ASW1)와 일부 중첩되는 제1 보조 신호(ASW2)를 기초로 제1 제어 라인(CL_A)의 전압(VA_A)을 부트스트래핑시킬 수 있다. 구체적으로, 커패시터(Cbst)의 일단은 제1 보조 신호(ASW2)를 수신할 수 있고, 커패시터(Cbst)의 타단은 제1 제어 라인(CL_A)과 연결될 수 있다. 여기에서, 제1 보조 신호(ASW2)의 제1 천이 시점은 제1 시분할 제어 신호(ASW1)의 제1 천이 시점과 제2 천이 시점의 사이에 해당할 수 있다. 즉, 제1 시분할 제어 신호(ASW1)가 제1 트랜지스터(M1)의 드레인 전극 및 게이트 전극에 인가된 후, 제1 보조 신호(ASW2)는 커패시터(Cbst)의 일단에 인가될 수 있다. 이와 같이, 제1 트랜지스터(M1)가 제1 시분할 제어 신호(ASW1)를 기초로 턴-온되어 제1 시분할 제어 신호(ASW1)를 제1 제어 라인(CL_A)에 제공한 후, 커패시터(Cbst)는 제1 보조 신호(ASW2)를 기초로 제1 제어 라인(CL_A)의 전압(VA_A)을 부트스트래핑시킴으로써, 제1 전압 제어부(141A)는 제1 역다중화 회로(140A)의 출력을 안정적으로 유지할 수 있다. 한편, 커패시터(Cbst)의 일단에 제공되는 제1 보조 신호(ASW2)의 공급이 중단되면, 제1 제어 라인(CL_A)의 전압(VA_A)은 부트스트래핑 전의 전압으로 되돌아올 수 있다. 여기에서, 부트스트래핑 전의 전압은 제1 시분할 제어 신호(ASW1)에 의하여 유지되던 전압에 해당할 수 있다.
제1 스위칭부(143A)는 제1 제어 라인(CL_A)의 전압(VA_A)을 기초로 데이터 구동부(120)로부터 공급되는 데이터 신호를 적어도 3개의 데이터 라인(DL)에 순차적으로 공급할 수 있다. 제1 스위칭부(143A)는 제3 트랜지스터(M3)를 포함할 수 있다.
제3 트랜지스터(M3)는 제1 제어 라인(CL_A)의 전압(VA_A)을 기초로 턴-온되어, 구동 집적 회로(123)의 출력 채널(CH)로부터 수신한 데이터 신호를 적어도 3개의 데이터 라인(DL)에 공급할 수 있다. 구체적으로, 제3 트랜지스터(M3)의 게이트 전극은 제1 제어 라인(CL_A)과 연결되고, 제3 트랜지스터(M3)의 드레인 전극은 구동 집적 회로(123)의 출력 채널(CH)과 연결되며, 제3 트랜지스터(M3)의 소스 전극은 데이터 라인(DL)과 연결될 수 있다. 따라서, 제3 트랜지스터(M3)는 제1 제어 라인(CL_A)이 제1 시분할 제어 신호(ASW1)에 의해 고전위 전압을 갖고, 제1 보조 신호(ASW2)에 의해 부트스트래핑 되는 동안 턴-온됨으로써, 데이터 신호를 적어도 3개의 데이터 라인(DL)에 제공할 수 있다.
일 예에 따르면, 제3 트랜지스터(M3)는 제1 시분할 제어 신호(ASW1)의 제1 천이 시점으로부터 제1 시분할 제어 신호(ASW1)와 중첩되지 않는 제2 시분할 제어 신호(BSW1)의 제1 천이 시점까지 턴-온되어, 적색, 녹색, 또는 청색 광의 계조 정보를 포함하는 데이터 신호를 3개의 데이터 라인에 공급할 수 있다. 구체적으로, 제1 제어 라인(CL_A)은 제1 시분할 제어 신호(ASW1)의 인가 시점부터 제1 트랜지스터(M1)에 의해 충전되고, 제2 시분할 제어 신호(BSW1)의 인가 시점부터 제2 트랜지스터(M2)에 의해 방전되기 때문에, 제1 시분할 제어 신호(ASW1)의 제1 천이 시점으로부터 제2 시분할 제어 신호(BSW1)의 제1 천이 시점까지 턴-온될 수 있다.
제1 전압 방전부(145A)는 제1 시분할 제어 신호(ASW1)와 중첩되지 않는 제2 시분할 제어 신호(BSW1)에 응답하여 제1 제어 라인(CL_A)의 전압(VA_A)을 방전시킬 수 있다. 그리고, 전압 방전부(145A)는 제1 및 제2 시분할 제어 신호(ASW1, BSW1)와 중첩되지 않는 제3 시분할 제어 신호(CSW1)를 기초로 제1 제어 라인(CL_A)의 전압(VA_A)을 추가적으로 방전시킬 수 있다. 예를 들어, 제1 전압 방전부(145A)는 제2 시분할 제어 신호(BSW1)를 기초로 제1 제어 라인(CL_A)의 전압(VA_A)을 1차적으로 방전시킨 후, 제3 시분할 제어 신호(CSW1)를 기초로 제1 제어 라인(CL_A)의 전압(VA_A)을 2차적으로 방전시킴으로써, 제1 역다중화 회로(140A)의 방전 효율을 향상시켜 발광 소자에 전달되는 누설 전류의 발생을 방지할 수 있다.
제1 전압 방전부(145A)는 제2 트랜지스터(M2) 및 제1 방전 트랜지스터(M21)를 포함할 수 있다.
제2 트랜지스터(M2)는 제1 시분할 제어 신호(ASW1)와 중첩되지 않는 제2 시분할 제어 신호(BSW1)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 방전시킬 수 있다. 구체적으로, 제2 트랜지스터(M2)의 게이트 전극은 제2 시분할 제어 신호(BSW1)를 수신할 수 있고, 제2 트랜지스터(M2)의 드레인 전극은 제1 제어 라인(CL_A)과 연결되며, 제2 트랜지스터(M2)의 소스 전극은 제1 시분할 제어 신호(ASW1)를 수신할 수 있다. 이 때, 제1 시분할 제어 신호(ASW1)와 제2 시분할 제어 신호(BSW1)는 서로 상이한 시점에 인가되기 때문에, 제2 시분할 제어 신호(BSW1)가 고전위 전압에 해당하면 제1 시분할 제어 신호(ASW1)는 저전위 전압에 해당할 수 있다. 따라서, 고전위 전압의 제2 시분할 제어 신호(BSW1)가 제2 트랜지스터(M2)의 게이트 전극에 인가되면 제2 트랜지스터(M2)는 턴-온될 수 있고, 저전위 전압의 제1 시분할 제어 신호(ASW1)가 제2 트랜지스터(M2)의 소스 전극에 인가되기 때문에, 제1 제어 라인(CL_A)의 전압이 방전될 수 있다.
제1 방전 트랜지스터(M21)는 제1 및 제2 시분할 제어 신호(ASW1, BSW1)와 중첩되지 않는 제3 시분할 제어 신호(CSW1)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 추가적으로 방전시킬 수 있다. 구체적으로, 제1 방전 트랜지스터(M21)의 게이트 전극은 제3 시분할 제어 신호(CSW1)를 수신할 수 있고, 제1 방전 트랜지스터(M21)의 드레인 전극은 제1 제어 라인(CL_A)과 연결되며, 제1 방전 트랜지스터(M21)의 소스 전극은 제1 시분할 제어 신호(ASW1)를 수신할 수 있다. 여기에서, 제3 시분할 제어 신호(CSW1)의 제1 천이 시점은 제1 및 제2 시분할 제어 신호(ASW1, BSW1)와 중첩되지 않을 수 있다. 이와 같이, 제2 트랜지스터(M2)가 제2 시분할 제어 신호(BSW1)를 기초로 제1 제어 라인(CL_A)의 전압(VA_A)을 1차적으로 방전시킨 후, 제1 방전 트랜지스터(M21)가 제3 시분할 제어 신호(CSW1)를 기초로 제1 제어 라인(CL_A)의 전압(VA_A)을 2차적으로 방전시킴으로써, 전압 방전부(145A)는 제1 역다중화 회로(140A)의 방전 효율을 향상시켜 유기 발광 소자에 전달되는 누설 전류의 발생을 방지할 수 있다.
도 3은 도 2에 도시된 역다중화 회로부에서, 제1 내지 제3 역다중화 회로가 데이터 라인을 구동하는 실시예를 나타내는 회로도이며, 도 4는 도 3에 도시된 역다중화 회로부에 제공되는 신호들의 파형도이다.
도 3 및 도 4를 참조하면, 역다중화 회로부(140)는 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C)과 연결되고, n개의 데이터 라인(DL)과 연결되면, 데이터 구동부(120)의 복수의 구동 집적 회로(123)는 n/3개의 출력 채널(CH)을 가질 수 있다. 따라서, 표시 장치는 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C)과 연결된 역다중화 회로부(140)를 포함함으로써, 역다중화 회로부(140)를 포함하지 않는 경우 보다 복수의 구동 집적 회로(123)의 출력 채널(CH) 수를 1/3로 감소시키면서도 고해상도의 화상을 구현할 수 있다.
역다중화 회로부(140)는 3개의 데이터 라인(DL) 각각과 연결되는 제1 내지 제3 역다중화 회로(140A, 140B, 140C)를 포함할 수 있다.
제1 역다중화 회로(140A)는 제1 제어 라인(CL_A)과 연결되는 제1 전압 제어부(141A), 제1 스위칭부(143A), 및 제1 전압 방전부(145A)를 포함하고, 제2 역다중화 회로(140B)는 제2 제어 라인(CL_B)과 연결되는 제2 전압 제어부, 제2 스위칭부, 및 제2 전압 방전부를 포함하며, 제3 역다중화 회로(140C)는 제3 제어 라인(CL_C)과 연결되는 제3 전압 제어부(141C), 제3 스위칭부(143C), 및 제3 전압 방전부(145C)를 포함할 수 있다.
제1 전압 제어부(141A)의 제1 트랜지스터(M1)는 제1 시분할 제어 신호(ASW1)를 기초로 턴-온되어, 제1 시분할 제어 신호(ASW1)를 제1 제어 라인(CL_A)에 제공할 수 있고, 제1 전압 제어부(141A)의 커패시터(Cbst)는 제1 시분할 제어 신호(ASW1)와 일부 중첩되는 제1 보조 신호(ASW2)를 기초로 제1 제어 라인(CL_A)의 전압(VA_A)을 부트스트래핑 시킬 수 있다.
그리고, 제2 전압 제어부(141B)의 제1 트랜지스터(M1)는 제2 시분할 제어 신호(BSW1)를 기초로 턴-온되어, 제2 시분할 제어 신호(BSW1)를 제2 제어 라인(CL_B)에 제공할 수 있고, 제2 전압 제어부(141B)의 커패시터(Cbst)는 제2 시분할 제어 신호(BSW1)와 일부 중첩되는 제2 보조 신호(BSW2)를 기초로 제2 제어 라인(CL_B)의 전압(VA_B)을 부트스트래핑 시킬 수 있다.
그리고, 제3 전압 제어부(141C)의 제1 트랜지스터(M1)는 제3 시분할 제어 신호(CSW1)를 기초로 턴-온되어, 제3 시분할 제어 신호(CSW1)를 제3 제어 라인(CL_C)에 제공할 수 있고, 제3 전압 제어부(141C)의 커패시터(Cbst)는 제3 시분할 제어 신호(CSW1)와 일부 중첩되는 제3 보조 신호(CSW2)를 기초로 제3 제어 라인(CL_C)의 전압(VA_C)을 부트스트래핑 시킬 수 있다.
일 예에 따르면, 제1 보조 신호(ASW2)의 제1 천이 시점은 제1 시분할 제어 신호(ASW1)의 제1 및 제2 천이 시점의 사이에 해당하고, 제2 보조 신호(BSW2)의 제1 천이 시점은 제2 시분할 제어 신호(BSW1)의 제1 및 제2 천이 시점의 사이에 해당하며, 제3 보조 신호(CSW2)의 제1 천이 시점은 제3 시분할 제어 신호(CSW1)의 제1 및 제2 천이 시점의 사이에 해당할 수 있다. 여기에서, 복수의 신호들 각각의 제1 천이 시점은 라이징 에지(Rising Edge)에 해당하고, 제2 천이 시점은 폴링 에지(Falling Edge)에 해당할 수 있으나, 반드시 이에 한정되는 것은 아니다.
이에 따라, 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 시분할 제어 신호(ASW1)가 인가되는 시점에 1차적으로 증가할 수 있고, 제1 보조 신호(ASW2)가 인가되는 시점에 부트스트래핑되어 2차적으로 증가할 수 있다. 그리고, 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 시분할 제어 신호(BSW1)가 인가되는 시점에 1차적으로 증가할 수 있고, 제2 보조 신호(BSW2)가 인가되는 시점에 부트스트래핑되어 2차적으로 증가할 수 있다. 또한, 제3 제어 라인(CL_C)의 전압(VA_C)은 제3 시분할 제어 신호(CSW1)가 인가되는 시점에 1차적으로 증가할 수 있고, 제3 보조 신호(CSW2)가 인가되는 시점에 부트스트래핑되어 2차적으로 증가할 수 있다.
한편, 제1 내지 제3 보조 신호(ASW2, BSW2, CSW2) 각각의 제2 천이 시점에서 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C) 각각의 전압(VA_A, VA_B, VA_C)은 부트스트래핑 전의 전압으로 되돌아올 수 있다.
제1 스위칭부(143A)의 제3 트랜지스터(M3)는 제1 제어 라인(CL_A)의 전압(VA_A)을 기초로 턴-온되어, 구동 집적 회로(123)의 복수의 출력 채널(CH)로부터 공급되는 데이터 신호(DS)를 복수의 출력 채널(CH) 각각에 대응되는 3개의 데이터 라인(DL) 중 첫번째 데이터 라인(DL1, DL4, ?? , DLn-2)에 제공할 수 있다. 여기에서, 데이터 신호(DS)는 3개의 데이터 라인(DL) 중 첫번째 데이터 라인(DL1, DL4, ?? , DLn-2)을 통해 적색 서브 픽셀에 제공되는 제1 데이터 신호(DS1), 3개의 데이터 라인(DL) 중 두번째 데이터 라인(DL2, DL5, ?? , DLn-1)을 통해 녹색 서브 픽셀에 제공되는 제2 데이터 신호(DS2), 및 3개의 데이터 라인(DL) 중 세번째 데이터 라인(DL3, DL6, ?? , DLn)을 통해 청색 서브 픽셀에 제공되는 제3 데이터 신호(DS3)를 포함할 수 있다. 이러한 제1 내지 제3 데이터 신호(DS1, DS2, DS3) 각각은 적색, 녹색, 또는 청색 광의 계조 정보를 포함할 수 있다.
일 예에 따르면, 제1 스위칭부(143A)의 제3 트랜지스터(M3)는 제1 시분할 제어 신호(ASW1)의 제1 천이 시점으로부터 제2 시분할 제어 신호(BSW1)의 제1 천이 시점까지 턴-온되어, 제1 데이터 신호(DS1)를 3개의 데이터 라인(DL) 중 첫번째 데이터 라인(DL1, DL4, ?? , DLn-2)에 제공할 수 있다. 구체적으로, 제1 제어 라인(CL_A)은 제1 시분할 제어 신호(ASW1)의 인가 시점부터 제1 트랜지스터(M1)에 의해 충전되고, 제2 시분할 제어 신호(BSW1)의 인가 시점부터 제2 트랜지스터(M2)에 의해 방전되기 때문에, 제1 시분할 제어 신호(ASW1)의 제1 천이 시점으로부터 제2 시분할 제어 신호(BSW1)의 제1 천이 시점까지 턴-온될 수 있다.
그리고, 제2 스위칭부(143B)의 제3 트랜지스터(M3)는 제2 제어 라인(CL_B)의 전압(VA_B)을 기초로 턴-온되어, 구동 집적 회로(123)의 복수의 출력 채널(CH)로부터 공급되는 제2 데이터 신호(DS2)를 3개의 데이터 라인(DL) 중 두번째 데이터 라인(DL2, DL5, ?? , DLn-1)에 제공할 수 있다.
또한, 제3 스위칭부(143C)의 제3 트랜지스터(M3)는 제3 제어 라인(CL_C)의 전압(VA_C)을 기초로 턴-온되어, 구동 집적 회로(123)의 복수의 출력 채널(CH)로부터 공급되는 제3 데이터 신호(DS3)를 3개의 데이터 라인(DL) 중 세번째 데이터 라인(DL3, DL6, ?? , DLn)에 제공할 수 있다.
이와 같이, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 1 수평 기간(1H)에 해당하는 제1 기간(t1) 동안 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C) 각각의 전압(VA_A, VA_B, VA_C)을 제어함으로써, 제1 내지 제3 스위칭부(143A, 143B, 143C)를 순차적으로 턴-온시킬 수 있다. 따라서, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 데이터 구동부(120)로부터 공급되는 제1 내지 제3 데이터 신호(DS1, DS2, DS3) 각각을 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각에 제공할 수 있다.
따라서, 본 출원에 따른 표시 장치는 3개의 제어 라인(CL_A, CL_B, CL_C)과 연결된 역다중화 회로부(140)를 포함함으로써, 역다중화 회로부(140)를 포함하지 않는 경우 보다 복수의 구동 집적 회로(123)의 출력 채널(CH) 수를 1/3로 감소시키면서도 고해상도의 화상을 구현할 수 있다.
제1 전압 방전부(145A)의 제2 트랜지스터(M2)는 제1 시분할 제어 신호(ASW1)와 중첩되지 않는 제2 시분할 제어 신호(BSW1)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 방전시킬 수 있고, 제1 전압 방전부(145A)의 제1 방전 트랜지스터(M21)는 제1 및 제2 시분할 제어 신호(ASW1, BSW1)와 중첩되지 않는 제3 시분할 제어 신호(CSW1)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 추가적으로 방전시킬 수 있다.
그리고, 제2 전압 방전부(145B)의 제2 트랜지스터(M2)는 제3 시분할 제어 신호(CSW1)를 기초로 턴-온되어, 제2 제어 라인(CL_B)의 전압(VA_B)을 방전시킬 수 있고, 제2 전압 방전부(145B)의 제1 방전 트랜지스터(M21)는 제1 시분할 제어 신호(ASW1)를 기초로 턴-온되어, 제2 제어 라인(CL_B)의 전압(VA_B)을 추가적으로 방전시킬 수 있다.
또한, 제3 전압 방전부(145C)의 제2 트랜지스터(M2)는 제2 시분할 제어 신호(BSW1)를 기초로 턴-온되어, 제3 제어 라인(CL_C)의 전압(VA_C)을 방전시킬 수 있고, 제3 전압 방전부(145C)의 제1 방전 트랜지스터(M21)는 제1 시분할 제어 신호(ASW1)를 기초로 턴-온되어, 제3 제어 라인(CL_C)의 전압(VA_C)을 추가적으로 방전시킬 수 있다.
따라서, 제1 내지 제3 역다중화 회로부(140A, 140B, 140C)는 제1 방전 트랜지스터(M21)를 포함함으로써, 제2 트랜지스터(M2)가 열화되는 경우에도 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)의 방전 효율을 향상시킬 수 있고, 발광 소자에 전달되는 누설 전류의 발생을 방지할 수 있다. 결과적으로, 역다중화 회로부(140)는 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)을 기초로 턴-온되는 제3 트랜지스터(M3)의 출력을 안정적으로 유지함으로써, 디스플레이 패널의 휘도가 저하되는 것을 방지하고 디스플레이 패널의 고해상도 화상을 구현할 수 있다.
일 예에 따르면, 제1 내지 제3 스위칭부(143A, 143B, 143C)가 턴-온되는 순서는 스캔 신호의 1 수평 기간(1H) 마다 반대로 변경될 수 있다. 예를 들어, 역다중화 회로부(140)는 제1 수평 기간(1H)에 해당하는 제1 기간(t1) 동안 제1 내지 제3 스위칭부(143A, 143B, 143C)를 순서대로 턴-온시킬 수 있고, 다음 수평 기간(1H)에 해당하는 제2 기간(t2) 동안 제3 스위칭부(143C), 제2 스위칭부(143B), 제1 스위칭부(143A)를 순서대로 턴-온시킬 수 있다. 따라서, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 제1 기간(t1) 동안 데이터 신호(DS)를 제1 게이트 라인(GL1)과, 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 연결되는 픽셀에 제공할 수 있다. 그리고, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 제2 기간(t2) 동안 데이터 신호(DS)를 제2 게이트 라인(GL2)과, 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 연결되는 픽셀에 제공할 수 있다.
구체적으로, 제1 수평 기간(1H)에 해당하는 제1 기간(t1)의 초반부 동안, 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 충전될 수 있다. 이러한 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 기간(t1)의 중반부에 인가되는 제2 시분할 제어 신호(BSW1)에 의해 방전될 수 있고, 제3 시분할 제어 신호(CSW1)에 의해 추가적으로 방전될 수 있다. 따라서, 제1 역다중화 회로(140A)는 제1 기간(t1)의 초반부 동안 제1 데이터 신호(DS1)를 첫번째 데이터 라인(DL1, DL4, ?? , DLn-2)에 제공할 수 있다.
제1 기간(t1)의 중반부 동안, 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 시분할 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 충전될 수 있다. 이러한 제2 제어 라인(CL_B)의 전압(VA_B)은 제1 기간(t1)의 후반부에 인가되는 제3 시분할 제어 신호(CSW1)에 의해 방전될 수 있고, 제1 시분할 제어 신호(ASW1)에 의해 추가적으로 방전될 수 있다. 따라서, 제2 역다중화 회로(140B)는 제1 기간(t1)의 중반부 동안 제2 데이터 신호(DS2)를 두번째 데이터 라인(DL2, DL5, ?? , DLn-1)에 제공할 수 있다.
제1 기간(t1)의 후반부 동안, 제3 제어 라인(CL_C)의 전압(VA_C)은 제3 시분할 제어 신호(CSW1) 및 제3 보조 신호(CSW2)에 의해 충전될 수 있다. 여기에서, 제3 시분할 제어 신호(CSW1) 및 제3 보조 신호(CSW2)는 제1 기간(t1)의 후반부부터 제2 기간(t2)의 초반부까지 고전위 전압을 유지할 수 있다. 따라서, 제3 제어 라인(CL_C)의 전압(VA_C)은 제1 기간(t1)의 후반부를 지나 다음 수평 기간(1H)에 해당하는 제2 기간(t2)의 초반부까지 유지될 수 있다. 즉, 제3 역다중화 회로(140C)의 스위칭부(143C)는 제1 기간(t1)의 후반부부터 제2 기간(t2)의 초반부까지 턴-온 상태를 유지할 수 있다.
이와 같이, 제3 역다중화 회로(140C)는 제1 기간(t1)의 후반부 동안 제3 데이터 신호(DS3)를 제3 데이터 라인(DL3) 및 제1 게이트 라인(GL1)과 연결되는 픽셀에 제공할 수 있고, 제2 기간(t2)의 초반부 동안 제3 데이터 신호(DS3)를 제3 데이터 라인(DL3) 및 제2 게이트 라인(GL2)과 연결되는 픽셀에 제공할 수 있다. 이러한 제3 제어 라인(CL_C)의 전압(VA_C)은 제2 기간(t2)의 중반부에 인가되는 제2 시분할 제어 신호(BSW1)에 의해 방전될 수 있고, 제1 시분할 제어 신호(ASW1)에 의해 추가적으로 방전될 수 있다.
제2 기간(t2)의 중반부 동안, 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 시분할 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 충전될 수 있다. 이러한 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 기간(t2)의 후반부에 인가되는 제1 시분할 제어 신호(ASW1)에 의해 방전될 수 있고, 제3 시분할 제어 신호(CSW1)에 의해 추가적으로 방전될 수 있다. 따라서, 제2 역다중화 회로(140B)는 제2 기간(t2)의 중반부 동안 제2 데이터 신호(DS2)를 두번째 데이터 라인(DL2, DL5, ?? , DLn-1)에 제공할 수 있다.
이와 같이, 제2 제어 라인(CL_B)의 전압(VA_B)의 방전 시점은 인접한 제1 및 제2 기간(t1, t2)에서 다를 수 있다. 예를 들어, 제2 제어 라인(CL_B)의 전압(VA_B)은 제1 기간(t1)에서 제3 시분할 제어 신호(CSW1)의 인가 시점부터 방전이 시작될 수 있고, 제2 기간(t2)에서 제1 시분할 제어 신호(ASW1)의 인가 시점부터 방전이 시작될 수 있다. 따라서, 본 출원에 따른 제2 역다중화 회로(140B)는 제2 제어 라인(CL_B)과 다른 제1 및 제3 제어 라인(CL_A, CL_C) 각각을 제어하는 제1 및 제3 시분할 제어 신호(ASW1, CSW1)를 통해 제2 제어 라인(CL_B)의 전압(VA_B)을 방전시킴으로써, 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)의 상승 및 하강의 횟수를 감소시키고 소비 전력을 저감시킬 수 있다.
마지막으로, 제2 기간(t2)의 후반부 동안, 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 충전될 수 있다. 여기에서, 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)는 제2 기간(t2)의 후반부부터 다음 수평 기간의 초반부까지 고전위 전압을 유지할 수 있다. 따라서, 제1 제어 라인(CL_A)의 전압(VA_A)은 제2 기간(t2)의 후반부를 지나 다음 수평 기간의 초반부까지 유지될 수 있다. 즉, 제1 역다중화 회로(140A)의 제1 스위칭부(143A)는 제2 기간(t2)의 후반부부터 다음 수평 기간의 초반부까지 턴-온 상태를 유지할 수 있다.
이와 같은 방식으로, 본 출원에 따른 표시 장치는 제1 기간(t1) 동안 제1 스위칭부(143A), 제2 스위칭부(143B), 제3 스위칭부(143C)를 순차적으로 턴-온시킬 수 있고, 제2 기간(t2) 동안 제3 스위칭부(143C), 제2 스위칭부(143B), 제1 스위칭부(143A)를 순차적으로 턴-온시킬 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 제1 내지 제3 스위칭부(143A, 143B, 143C)가 턴-온되는 순서를 스캔 신호의 1 수평 기간(1H) 마다 반대로 변경시킴으로써, RGB-BGR 렌더링(Rendering)을 구현하고 소비 전력을 저감시킬 수 있다.
도 5는 도 1에 도시된 역다중화 회로부에서, 제2 실시예에 따른 제1 역다중화 회로를 나타내는 회로도이고, 도 6은 도 5에 도시된 역다중화 회로부에서, 제1 내지 제3 역다중화 회로가 데이터 라인을 구동하는 실시예를 나타내는 회로도이며, 도 7은 도 6에 도시된 역다중화 회로부에 제공되는 신호들의 파형도이다. 이하에서는, 전술한 제1 실시예에 따른 표시 장치와 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 5 내지 도 7을 참조하면, 역다중화 회로부(140)는 3개의 데이터 라인(DL) 각각과 연결되는 제1 내지 제3 역다중화 회로(140A, 140B, 140C)를 포함할 수 있다.
제1 내지 제3 역다중화 회로(140A, 140B, 140C) 각각은 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C) 각각의 전압(VA_A, VA_B, VA_C)을 방전시키는 제1 내지 제3 전압 방전부(145A, 145B, 145C)를 포함할 수 있다.
제1 전압 방전부(145A)의 제2 트랜지스터(M2)는 제1 보조 신호(ASW2)와 중첩되지 않는 제2 보조 신호(BSW2)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 방전시킬 수 있고, 제1 전압 방전부(145A)의 제1 방전 트랜지스터(M21)는 제1 및 제2 보조 신호(ASW2, BSW2)와 중첩되지 않는 제3 보조 신호(CSW2)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 추가적으로 방전시킬 수 있다.
그리고, 제2 전압 방전부(145B)의 제2 트랜지스터(M2)는 제3 보조 신호 (CSW2)를 기초로 턴-온되어, 제2 제어 라인(CL_B)의 전압(VA_B)을 방전시킬 수 있고, 제2 전압 방전부(145B)의 제1 방전 트랜지스터(M21)는 제1 보조 신호(ASW2)를 기초로 턴-온되어, 제2 제어 라인(CL_B)의 전압(VA_B)을 추가적으로 방전시킬 수 있다.
또한, 제3 전압 방전부(145C)의 제2 트랜지스터(M2)는 제2 보조 신호(BSW2)를 기초로 턴-온되어, 제3 제어 라인(CL_C)의 전압(VA_C)을 방전시킬 수 있고, 제3 전압 방전부(145C)의 제1 방전 트랜지스터(M21)는 제1 보조 신호(ASW2)를 기초로 턴-온되어, 제3 제어 라인(CL_C)의 전압(VA_C)을 추가적으로 방전시킬 수 있다.
따라서, 제1 내지 제3 역다중화 회로부(140A, 140B, 140C)는 제1 방전 트랜지스터(M21)를 포함함으로써, 제2 트랜지스터(M2)가 열화되는 경우에도 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)의 방전 효율을 향상시킬 수 있고, 발광 소자에 전달되는 누설 전류의 발생을 방지할 수 있다. 결과적으로, 역다중화 회로부(140)는 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)을 기초로 턴-온되는 제3 트랜지스터(M3)의 출력을 안정적으로 유지함으로써, 디스플레이 패널의 휘도가 저하되는 것을 방지하고 디스플레이 패널의 고해상도 화상을 구현할 수 있다.
일 예에 따르면, 제1 내지 제3 스위칭부(143A, 143B, 143C)가 턴-온되는 순서는 스캔 신호의 1 수평 기간(1H) 마다 반대로 변경될 수 있다. 예를 들어, 역다중화 회로부(140)는 제1 기간(t1) 동안 제1 내지 제3 스위칭부(143A, 143B, 143C)를 순서대로 턴-온시킬 수 있고, 제2 기간(t2) 동안 제3 스위칭부(143C), 제2 스위칭부(143B), 제1 스위칭부(143A)를 순서대로 턴-온시킬 수 있다. 따라서, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 제1 기간(t1) 동안 데이터 신호(DS)를 제1 게이트 라인(GL1)과, 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 연결되는 픽셀에 제공할 수 있다. 그리고, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 제2 기간(t2) 동안 데이터 신호(DS)를 제2 게이트 라인(GL2)과, 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 연결되는 픽셀에 제공할 수 있다.
구체적으로, 제1 기간(t1)의 초반부 동안, 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 충전될 수 있다. 이러한 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 기간(t1)의 중반부에 인가되는 제2 보조 신호(BSW2)에 의해 방전될 수 있고, 제3 보조 신호(CSW2)에 의해 추가적으로 방전될 수 있다. 따라서, 제1 역다중화 회로(140A)는 제1 기간(t1)의 초반부 동안 제1 데이터 신호(DS1)를 첫번째 데이터 라인(DL1, DL4, ?? , DLn-2)에 제공할 수 있다.
제1 기간(t1)의 중반부 동안, 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 시분할 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 충전될 수 있다. 이러한 제2 제어 라인(CL_B)의 전압(VA_B)은 제1 기간(t1)의 후반부에 인가되는 제3 보조 신호(CSW2)에 의해 방전될 수 있고, 제1 보조 신호(ASW2)에 의해 추가적으로 방전될 수 있다. 따라서, 제2 역다중화 회로(140B)는 제1 기간(t1)의 중반부 동안 제2 데이터 신호(DS2)를 두번째 데이터 라인(DL2, DL5, ?? , DLn-1)에 제공할 수 있다.
제1 기간(t1)의 후반부 동안, 제3 제어 라인(CL_C)의 전압(VA_C)은 제3 시분할 제어 신호(CSW1) 및 제3 보조 신호(CSW2)에 의해 충전될 수 있다. 여기에서, 제3 시분할 제어 신호(CSW1) 및 제3 보조 신호(CSW2)는 제1 기간(t1)의 후반부부터 제2 기간(t2)의 초반부까지 고전위 전압을 유지할 수 있다. 따라서, 제3 제어 라인(CL_C)의 전압(VA_C)은 제1 기간(t1)의 후반부를 지나 제2 기간(t2)의 초반부까지 유지될 수 있다. 즉, 제3 역다중화 회로(140C)의 스위칭부(143C)는 제1 기간(t1)의 후반부부터 제2 기간(t2)의 초반부까지 턴-온 상태를 유지할 수 있다.
이와 같이, 제3 역다중화 회로(140C)는 제1 기간(t1)의 후반부 동안 제3 데이터 신호(DS3)를 제3 데이터 라인(DL3) 및 제1 게이트 라인(GL1)과 연결되는 픽셀에 제공할 수 있고, 제2 기간(t2)의 초반부 동안 제3 데이터 신호(DS3)를 제3 데이터 라인(DL3) 및 제2 게이트 라인(GL2)과 연결되는 픽셀에 제공할 수 있다. 이러한 제3 제어 라인(CL_C)의 전압(VA_C)은 제2 기간(t2)의 중반부에 인가되는 제2 보조 신호(BSW2)에 의해 방전될 수 있고, 제1 보조 신호(ASW2)에 의해 추가적으로 방전될 수 있다.
제2 기간(t2)의 중반부 동안, 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 시분할 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 충전될 수 있다. 이러한 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 기간(t2)의 후반부에 인가되는 제1 보조 신호(ASW2)에 의해 방전될 수 있고, 제3 보조 신호(CSW2)에 의해 추가적으로 방전될 수 있다. 따라서, 제2 역다중화 회로(140B)는 제2 기간(t2)의 중반부 동안 제2 데이터 신호(DS2)를 두번째 데이터 라인(DL2, DL5, ?? , DLn-1)에 제공할 수 있다.
이와 같이, 제2 제어 라인(CL_B)의 전압(VA_B)의 방전 시점은 인접한 제1 및 제2 기간(t1, t2)에서 다를 수 있다. 예를 들어, 제2 제어 라인(CL_B)의 전압(VA_B)은 제1 기간(t1)에서 제3 보조 신호(CSW2)의 인가 시점부터 방전이 시작될 수 있고, 제2 기간(t2)에서 제1 보조 신호(ASW2)의 인가 시점부터 방전이 시작될 수 있다. 따라서, 본 출원에 따른 제2 역다중화 회로(140B)는 제2 제어 라인(CL_B)과 다른 제1 및 제3 제어 라인(CL_A, CL_C) 각각을 제어하는 제1 및 제3 보조 신호(ASW2, CSW2)를 통해 제2 제어 라인(CL_B)의 전압(VA_B)을 방전시킴으로써, 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)의 상승 및 하강의 횟수를 감소시키고 소비 전력을 저감시킬 수 있다.
마지막으로, 제2 기간(t2)의 후반부 동안, 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 충전될 수 있다. 여기에서, 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)는 제2 기간(t2)의 후반부부터 다음 수평 기간의 초반부까지 고전위 전압을 유지할 수 있다. 따라서, 제1 제어 라인(CL_A)의 전압(VA_A)은 제2 기간(t2)의 후반부를 지나 다음 수평 기간의 초반부까지 유지될 수 있다. 즉, 제1 역다중화 회로(140A)의 제1 스위칭부(143A)는 제2 기간(t2)의 후반부부터 다음 수평 기간의 초반부까지 턴-온 상태를 유지할 수 있다.
이와 같은 방식으로, 본 출원에 따른 표시 장치는 제1 기간(t1) 동안 제1 스위칭부(143A), 제2 스위칭부(143B), 제3 스위칭부(143C)를 순차적으로 턴-온시킬 수 있고, 제2 기간(t2) 동안 제3 스위칭부(143C), 제2 스위칭부(143B), 제1 스위칭부(143A)를 순차적으로 턴-온시킬 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 제1 내지 제3 스위칭부(143A, 143B, 143C)가 턴-온되는 순서를 스캔 신호의 1 수평 기간(1H) 마다 반대로 변경시킴으로써, RGB-BGR 렌더링(Rendering)을 구현하고 소비 전력을 저감시킬 수 있다.
도 8은 도 1에 도시된 역다중화 회로부에서, 제3 실시예에 따른 제1 역다중화 회로를 나타내는 회로도이고, 도 9는 도 8에 도시된 역다중화 회로부에서, 제1 내지 제3 역다중화 회로가 데이터 라인을 구동하는 실시예를 나타내는 회로도이며, 도 10은 도 9에 도시된 역다중화 회로부에 제공되는 신호들의 파형도이다. 이하에서는, 전술한 제1 및 제2 실시예에 따른 표시 장치와 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 8 내지 도 10을 참조하면, 역다중화 회로부(140)는 3개의 데이터 라인(DL) 각각과 연결되는 제1 내지 제3 역다중화 회로(140A, 140B, 140C)를 포함할 수 있다.
제1 내지 제3 역다중화 회로(140A, 140B, 140C) 각각은 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C) 각각의 전압(VA_A, VA_B, VA_C)을 방전시키는 제1 내지 제3 전압 방전부(145A, 145B, 145C)를 포함할 수 있다.
제1 전압 방전부(145A)의 제2 트랜지스터(M2)는 제1 시분할 제어 신호(ASW1)와 중첩되지 않는 제2 시분할 제어 신호(BSW1)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 방전시킬 수 있고, 제1 전압 방전부(145A)의 제1 방전 트랜지스터(M21)는 제1 및 제2 보조 신호(ASW2, BSW2)와 중첩되지 않는 제3 보조 신호(CSW2)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 추가적으로 방전시킬 수 있다.
그리고, 제2 전압 방전부(145B)의 제2 트랜지스터(M2)는 제1 및 제2 시분할 제어 신호(ASW1, BSW1)와 중첩되지 않는 제3 시분할 제어 신호(CSW1)를 기초로 턴-온되어, 제2 제어 라인(CL_B)의 전압(VA_B)을 방전시킬 수 있고, 제2 전압 방전부(145B)의 제1 방전 트랜지스터(M21)는 제1 보조 신호(ASW2)를 기초로 턴-온되어, 제2 제어 라인(CL_B)의 전압(VA_B)을 추가적으로 방전시킬 수 있다.
또한, 제3 전압 방전부(145C)의 제2 트랜지스터(M2)는 제2 보조 신호(BSW2)를 기초로 턴-온되어, 제3 제어 라인(CL_C)의 전압(VA_C)을 방전시킬 수 있고, 제3 전압 방전부(145C)의 제1 방전 트랜지스터(M21)는 제1 시분할 제어 신호(ASW1)를 기초로 턴-온되어, 제3 제어 라인(CL_C)의 전압(VA_C)을 추가적으로 방전시킬 수 있다.
따라서, 제1 내지 제3 역다중화 회로부(140A, 140B, 140C)는 제1 방전 트랜지스터(M21)를 포함함으로써, 제2 트랜지스터(M2)가 열화되는 경우에도 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)의 방전 효율을 향상시킬 수 있고, 발광 소자에 전달되는 누설 전류의 발생을 방지할 수 있다. 결과적으로, 역다중화 회로부(140)는 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)을 기초로 턴-온되는 제3 트랜지스터(M3)의 출력을 안정적으로 유지함으로써, 디스플레이 패널의 휘도가 저하되는 것을 방지하고 디스플레이 패널의 고해상도 화상을 구현할 수 있다.
일 예에 따르면, 제1 내지 제3 스위칭부(143A, 143B, 143C)가 턴-온되는 순서는 스캔 신호의 1 수평 기간(1H) 마다 반대로 변경될 수 있다. 예를 들어, 역다중화 회로부(140)는 제1 기간(t1) 동안 제1 내지 제3 스위칭부(143A, 143B, 143C)를 순서대로 턴-온시킬 수 있고, 제2 기간(t2) 동안 제3 스위칭부(143C), 제2 스위칭부(143B), 제1 스위칭부(143A)를 순서대로 턴-온시킬 수 있다. 따라서, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 제1 기간(t1) 동안 데이터 신호(DS)를 제1 게이트 라인(GL1)과, 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 연결되는 픽셀에 제공할 수 있다. 그리고, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 제2 기간(t2) 동안 데이터 신호(DS)를 제2 게이트 라인(GL2)과, 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 연결되는 픽셀에 제공할 수 있다.
구체적으로, 제1 기간(t1)의 초반부 동안, 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 충전될 수 있다. 이러한 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 기간(t1)의 중반부에 인가되는 제2 시분할 제어 신호(BSW1)에 의해 방전될 수 있고, 제3 보조 신호(CSW2)에 의해 추가적으로 방전될 수 있다. 따라서, 제1 역다중화 회로(140A)는 제1 기간(t1)의 초반부 동안 제1 데이터 신호(DS1)를 첫번째 데이터 라인(DL1, DL4, ?? , DLn-2)에 제공할 수 있다.
제1 기간(t1)의 중반부 동안, 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 시분할 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 충전될 수 있다. 이러한 제2 제어 라인(CL_B)의 전압(VA_B)은 제1 기간(t1)의 후반부에 인가되는 제3 시분할 제어 신호(CSW1)에 의해 방전될 수 있고, 제1 보조 신호(ASW2)에 의해 추가적으로 방전될 수 있다. 따라서, 제2 역다중화 회로(140B)는 제1 기간(t1)의 중반부 동안 제2 데이터 신호(DS2)를 두번째 데이터 라인(DL2, DL5, ?? , DLn-1)에 제공할 수 있다.
제1 기간(t1)의 후반부 동안, 제3 제어 라인(CL_C)의 전압(VA_C)은 제3 시분할 제어 신호(CSW1) 및 제3 보조 신호(CSW2)에 의해 충전될 수 있다. 여기에서, 제3 시분할 제어 신호(CSW1) 및 제3 보조 신호(CSW2)는 제1 기간(t1)의 후반부부터 제2 기간(t2)의 초반부까지 고전위 전압을 유지할 수 있다. 따라서, 제3 제어 라인(CL_C)의 전압(VA_C)은 제1 기간(t1)의 후반부를 지나 제2 기간(t2)의 초반부까지 유지될 수 있다. 즉, 제3 역다중화 회로(140C)의 스위칭부(143C)는 제1 기간(t1)의 후반부부터 제2 기간(t2)의 초반부까지 턴-온 상태를 유지할 수 있다.
이와 같이, 제3 역다중화 회로(140C)는 제1 기간(t1)의 후반부 동안 제3 데이터 신호(DS3)를 제3 데이터 라인(DL3) 및 제1 게이트 라인(GL1)과 연결되는 픽셀에 제공할 수 있고, 제2 기간(t2)의 초반부 동안 제3 데이터 신호(DS3)를 제3 데이터 라인(DL3) 및 제2 게이트 라인(GL2)과 연결되는 픽셀에 제공할 수 있다. 이러한 제3 제어 라인(CL_C)의 전압(VA_C)은 제2 기간(t2)의 중반부에 인가되는 제2 보조 신호(BSW2)에 의해 방전될 수 있고, 제1 시분할 제어 신호(ASW1)에 의해 추가적으로 방전될 수 있다.
제2 기간(t2)의 중반부 동안, 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 시분할 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 충전될 수 있다. 이러한 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 기간(t2)의 후반부에 인가되는 제1 보조 신호(ASW2)에 의해 방전될 수 있고, 제3 시분할 제어 신호(CSW1)에 의해 추가적으로 방전될 수 있다. 따라서, 제2 역다중화 회로(140B)는 제2 기간(t2)의 중반부 동안 제2 데이터 신호(DS2)를 두번째 데이터 라인(DL2, DL5, ?? , DLn-1)에 제공할 수 있다.
이와 같이, 제2 제어 라인(CL_B)의 전압(VA_B)의 방전 시점은 인접한 제1 및 제2 기간(t1, t2)에서 다를 수 있다. 예를 들어, 제2 제어 라인(CL_B)의 전압(VA_B)은 제1 기간(t1)에서 제3 시분할 제어 신호(CSW1)의 인가 시점부터 방전이 시작될 수 있고, 제2 기간(t2)에서 제1 보조 신호(ASW2)의 인가 시점부터 방전이 시작될 수 있다. 따라서, 본 출원에 따른 제2 역다중화 회로(140B)는 제2 제어 라인(CL_B)과 다른 제1 및 제3 제어 라인(CL_A, CL_C) 각각을 제어하는 제1 보조 신호(ASW2) 및 제3 시분할 제어 신호(CSW1)를 통해 제2 제어 라인(CL_B)의 전압(VA_B)을 방전시킴으로써, 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)의 상승 및 하강의 횟수를 감소시키고 소비 전력을 저감시킬 수 있다.
마지막으로, 제2 기간(t2)의 후반부 동안, 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 충전될 수 있다. 여기에서, 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)는 제2 기간(t2)의 후반부부터 다음 수평 기간의 초반부까지 고전위 전압을 유지할 수 있다. 따라서, 제1 제어 라인(CL_A)의 전압(VA_A)은 제2 기간(t2)의 후반부를 지나 다음 수평 기간의 초반부까지 유지될 수 있다. 즉, 제1 역다중화 회로(140A)의 제1 스위칭부(143A)는 제2 기간(t2)의 후반부부터 다음 수평 기간의 초반부까지 턴-온 상태를 유지할 수 있다.
이와 같은 방식으로, 본 출원에 따른 표시 장치는 제1 기간(t1) 동안 제1 스위칭부(143A), 제2 스위칭부(143B), 제3 스위칭부(143C)를 순차적으로 턴-온시킬 수 있고, 제2 기간(t2) 동안 제3 스위칭부(143C), 제2 스위칭부(143B), 제1 스위칭부(143A)를 순차적으로 턴-온시킬 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 제1 내지 제3 스위칭부(143A, 143B, 143C)가 턴-온되는 순서를 스캔 신호의 1 수평 기간(1H) 마다 반대로 변경시킴으로써, RGB-BGR 렌더링(Rendering)을 구현하고 소비 전력을 저감시킬 수 있다.
도 11은 도 1에 도시된 역다중화 회로부에서, 제4 실시예에 따른 제1 역다중화 회로를 나타내는 회로도이고, 도 12는 도 11에 도시된 역다중화 회로부에서, 제1 내지 제3 역다중화 회로가 데이터 라인을 구동하는 실시예를 나타내는 회로도이며, 도 13은 도 12에 도시된 역다중화 회로부에 제공되는 신호들의 파형도이다. 여기에서, 제4 실시예에 따른 역다중화 회로부는 제2 및 제3 방전 트랜지스터(M22, M23)를 더 포함하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 11을 참조하면, 역다중화 회로부(140)는 3개의 데이터 라인(DL) 각각과 연결되는 제1 내지 제3 역다중화 회로(140A, 140B, 140C)를 포함할 수 있다.
제1 내지 제3 역다중화 회로(140A, 140B, 140C) 각각은 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C) 각각의 전압(VA_A, VA_B, VA_C)을 방전시키는 제1 내지 제3 전압 방전부(145A, 145B, 145C)를 포함할 수 있다.
제1 전압 방전부(145A)는 제2 트랜지스터(M2), 및 제1 내지 제3 방전 트랜지스터(M21, M22, M23)를 포함할 수 있다.
제2 트랜지스터(M2)는 제2 시분할 제어 신호(BSW1)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 방전시킬 수 있다. 따라서, 고전위 전압의 제2 시분할 제어 신호(BSW1)가 제2 트랜지스터(M2)의 게이트 전극에 인가되면 제2 트랜지스터(M2)는 턴-온될 수 있고, 저전위 전압의 제1 시분할 제어 신호(ASW1)가 제2 트랜지스터(M2)의 소스 전극에 인가되기 때문에, 제1 제어 라인(CL_A)의 전압이 방전될 수 있다.
제1 방전 트랜지스터(M21)는 제2 보조 신호(BSW2)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 추가적으로 방전시킬 수 있다. 따라서, 제2 트랜지스터(M2)가 제2 시분할 제어 신호(BSW1)를 기초로 제1 제어 라인(CL_A)의 전압(VA_A)을 1차적으로 방전시킨 후, 제1 방전 트랜지스터(M21)가 제2 보조 신호(BSW2)를 기초로 제1 제어 라인(CL_A)의 전압(VA_A)을 2차적으로 방전시킴으로써, 전압 방전부(145A)는 제1 역다중화 회로(140A)의 방전 효율을 향상시켜 유기 발광 소자에 전달되는 누설 전류의 발생을 방지할 수 있다.
제2 방전 트랜지스터(M22)는 제3 시분할 제어 신호(CSW1)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 추가적으로 방전시킬 수 있다. 따라서, 제2 트랜지스터(M2)와 제1 방전 트랜지스터(M21)가 제1 제어 라인(CL_A)의 전압(VA_A)을 방전시킨 후, 제2 방전 트랜지스터(M22)가 제1 제어 라인(CL_A)의 전압(VA_A)을 추가적으로 방전시킴으로써, 전압 방전부(145A)는 제1 역다중화 회로(140A)의 방전 효율을 향상시켜 유기 발광 소자에 전달되는 누설 전류의 발생을 방지할 수 있다.
제3 방전 트랜지스터(M23)는 제3 보조 신호(CSW2)를 기초로 턴-온되어, 제1 제어 라인(CL_A)의 전압(VA_A)을 추가적으로 방전시킬 수 있다. 따라서, 제2 트랜지스터(M2), 제1 및 제2 방전 트랜지스터(M21, M22)가 제1 제어 라인(CL_A)의 전압(VA_A)을 방전시킨 후, 제3 방전 트랜지스터(M23)가 제1 제어 라인(CL_A)의 전압(VA_A)을 추가적으로 방전시킴으로써, 전압 방전부(145A)는 제1 역다중화 회로(140A)의 방전 효율을 향상시켜 유기 발광 소자에 전달되는 누설 전류의 발생을 방지할 수 있다.
도 12 및 도 13을 참조하면, 제1 내지 제3 역다중화 회로(140A, 140B, 140C) 각각은 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C) 각각의 전압(VA_A, VA_B, VA_C)을 방전시키는 제1 내지 제3 전압 방전부(145A, 145B, 145C)를 포함할 수 있다.
제1 전압 방전부(145A)의 제2 트랜지스터(M2)는 제2 시분할 제어 신호(BSW1)를 기초로 턴-온되고, 제1 방전 트랜지스터(M21)는 제2 보조 신호(BSW2)를 기초로 턴-온되며, 제2 방전 트랜지스터(M22)는 제3 시분할 제어 신호(CSW1)를 기초로 턴-온되고, 제3 방전 트랜지스터(M23)는 제3 보조 신호(CSW2)를 기초로 턴-온됨으로써, 제1 제어 라인(CL_A)의 전압(VA_A)에 대한 방전 효율을 향상시킬 수 있다.
그리고, 제2 전압 방전부(145B)의 제2 트랜지스터(M2)는 제3 시분할 제어 신호(CSW1)를 기초로 턴-온되고, 제1 방전 트랜지스터(M21)는 제3 보조 신호(CSW2)를 기초로 턴-온되며, 제2 방전 트랜지스터(M22)는 제1 시분할 제어 신호(ASW1)를 기초로 턴-온되고, 제3 방전 트랜지스터(M23)는 제1 보조 신호(ASW2)를 기초로 턴-온됨으로써, 제2 제어 라인(CL_B)의 전압(VA_B)에 대한 방전 효율을 향상시킬 수 있다.
또한, 제3 전압 방전부(145C)의 제2 트랜지스터(M2)는 제2 시분할 제어 신호(BSW1)를 기초로 턴-온되고, 제1 방전 트랜지스터(M21)는 제2 보조 신호(BSW2)를 기초로 턴-온되며, 제2 방전 트랜지스터(M22)는 제1 시분할 제어 신호(ASW1)를 기초로 턴-온되고, 제3 방전 트랜지스터(M23)는 제1 보조 신호(ASW2)를 기초로 턴-온됨으로써, 제3 제어 라인(CL_C)의 전압(VA_C)에 대한 방전 효율을 향상시킬 수 있다.
따라서, 제1 내지 제3 역다중화 회로부(140A, 140B, 140C)는 제1 내지 제3 방전 트랜지스터(M21, M22, M23)를 포함함으로써, 제2 트랜지스터(M2)가 열화되는 경우에도 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)의 방전 효율을 향상시킬 수 있고, 발광 소자에 전달되는 누설 전류의 발생을 방지할 수 있다. 결과적으로, 역다중화 회로부(140)는 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)을 기초로 턴-온되는 제3 트랜지스터(M3)의 출력을 안정적으로 유지함으로써, 디스플레이 패널의 휘도가 저하되는 것을 방지하고 디스플레이 패널의 고해상도 화상을 구현할 수 있다.
일 예에 따르면, 제1 내지 제3 스위칭부(143A, 143B, 143C)가 턴-온되는 순서는 스캔 신호의 1 수평 기간(1H) 마다 반대로 변경될 수 있다. 예를 들어, 역다중화 회로부(140)는 제1 기간(t1) 동안 제1 내지 제3 스위칭부(143A, 143B, 143C)를 순서대로 턴-온시킬 수 있고, 제2 기간(t2) 동안 제3 스위칭부(143C), 제2 스위칭부(143B), 제1 스위칭부(143A)를 순서대로 턴-온시킬 수 있다. 따라서, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 제1 기간(t1) 동안 데이터 신호(DS)를 제1 게이트 라인(GL1)과, 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 연결되는 픽셀에 제공할 수 있다. 그리고, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 제2 기간(t2) 동안 데이터 신호(DS)를 제2 게이트 라인(GL2)과, 제1 내지 제3 데이터 라인(DL1, DL2, DL3)에 연결되는 픽셀에 제공할 수 있다.
구체적으로, 제1 기간(t1)의 초반부 동안, 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 충전될 수 있다. 이러한 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 기간(t1)의 중반부에 인가되는 제1 시분할 제어 신호(ASW1)에 의해 방전될 수 있고, 제1 보조 신호(ASW2), 제2 시분할 제어 신호(BSW1), 및 제2 보조 신호(BSW2)에 의해 추가적으로 방전될 수 있다. 따라서, 제1 역다중화 회로(140A)는 제1 기간(t1)의 초반부 동안 제1 데이터 신호(DS1)를 첫번째 데이터 라인(DL1, DL4, ?? , DLn-2)에 제공할 수 있다.
제1 기간(t1)의 중반부 동안, 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 시분할 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 충전될 수 있다. 이러한 제2 제어 라인(CL_B)의 전압(VA_B)은 제1 기간(t1)의 후반부에 인가되는 제3 시분할 제어 신호(CSW1)에 의해 방전될 수 있고, 제3 보조 신호(CSW2), 제1 시분할 제어 신호(ASW1), 및 제1 보조 신호(ASW2)에 의해 추가적으로 방전될 수 있다. 따라서, 제2 역다중화 회로(140B)는 제1 기간(t1)의 중반부 동안 제2 데이터 신호(DS2)를 두번째 데이터 라인(DL2, DL5, ?? , DLn-1)에 제공할 수 있다.
제1 기간(t1)의 후반부 동안, 제3 제어 라인(CL_C)의 전압(VA_C)은 제3 시분할 제어 신호(CSW1) 및 제3 보조 신호(CSW2)에 의해 충전될 수 있다. 여기에서, 제3 시분할 제어 신호(CSW1) 및 제3 보조 신호(CSW2)는 제1 기간(t1)의 후반부부터 제2 기간(t2)의 초반부까지 고전위 전압을 유지할 수 있다. 따라서, 제3 제어 라인(CL_C)의 전압(VA_C)은 제1 기간(t1)의 후반부를 지나 제2 기간(t2)의 초반부까지 유지될 수 있다. 즉, 제3 역다중화 회로(140C)의 스위칭부(143C)는 제1 기간(t1)의 후반부부터 제2 기간(t2)의 초반부까지 턴-온 상태를 유지할 수 있다.
이와 같이, 제3 역다중화 회로(140C)는 제1 기간(t1)의 후반부 동안 제3 데이터 신호(DS3)를 제3 데이터 라인(DL3) 및 제1 게이트 라인(GL1)과 연결되는 픽셀에 제공할 수 있고, 제2 기간(t2)의 초반부 동안 제3 데이터 신호(DS3)를 제3 데이터 라인(DL3) 및 제2 게이트 라인(GL2)과 연결되는 픽셀에 제공할 수 있다. 이러한 제3 제어 라인(CL_C)의 전압(VA_C)은 제2 기간(t2)의 중반부에 인가되는 제2 시분할 제어 신호(BSW1)에 의해 방전될 수 있고, 제2 보조 신호(BSW2), 제1 시분할 제어 신호(ASW1), 및 제1 보조 신호(ASW2)에 의해 추가적으로 방전될 수 있다.
제2 기간(t2)의 중반부 동안, 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 시분할 제어 신호(BSW1) 및 제2 보조 신호(BSW2)에 의해 충전될 수 있다. 이러한 제2 제어 라인(CL_B)의 전압(VA_B)은 제2 기간(t2)의 후반부에 인가되는 제1 시분할 제어 신호(ASW1)에 의해 방전될 수 있고, 제1 보조 신호(ASW2), 제3 시분할 제어 신호(CSW1), 및 제3 보조 신호(CSW2)에 의해 추가적으로 방전될 수 있다. 따라서, 제2 역다중화 회로(140B)는 제2 기간(t2)의 중반부 동안 제2 데이터 신호(DS2)를 두번째 데이터 라인(DL2, DL5, ?? , DLn-1)에 제공할 수 있다.
이와 같이, 제2 제어 라인(CL_B)의 전압(VA_B)의 방전 시점은 인접한 제1 및 제2 기간(t1, t2)에서 다를 수 있다. 예를 들어, 제2 제어 라인(CL_B)의 전압(VA_B)은 제1 기간(t1)에서 제3 시분할 제어 신호(CSW1)의 인가 시점부터 방전이 시작될 수 있고, 제2 기간(t2)에서 제1 시분할 제어 신호(ASW1)의 인가 시점부터 방전이 시작될 수 있다. 따라서, 본 출원에 따른 제2 역다중화 회로(140B)는 제2 제어 라인(CL_B)과 다른 제1 제어 라인(CL_A)을 제어하는 제1 시분할 제어 신호(ASW1) 또는 제1 보조 신호(ASW2)와, 제3 제어 라인(CL_C)을 제어하는 제3 시분할 제어 신호(CSW1) 또는 제3 보조 신호(CSW2)를 통해 제2 제어 라인(CL_B)의 전압(VA_B)을 방전시킴으로써, 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)의 상승 및 하강의 횟수를 감소시키고 소비 전력을 저감시킬 수 있다.
마지막으로, 제2 기간(t2)의 후반부 동안, 제1 제어 라인(CL_A)의 전압(VA_A)은 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)에 의해 충전될 수 있다. 여기에서, 제1 시분할 제어 신호(ASW1) 및 제1 보조 신호(ASW2)는 제2 기간(t2)의 후반부부터 다음 수평 기간의 초반부까지 고전위 전압을 유지할 수 있다. 따라서, 제1 제어 라인(CL_A)의 전압(VA_A)은 제2 기간(t2)의 후반부를 지나 다음 수평 기간의 초반부까지 유지될 수 있다. 즉, 제1 역다중화 회로(140A)의 제1 스위칭부(143A)는 제2 기간(t2)의 후반부부터 다음 수평 기간의 초반부까지 턴-온 상태를 유지할 수 있다.
이와 같은 방식으로, 본 출원에 따른 표시 장치는 제1 기간(t1) 동안 제1 스위칭부(143A), 제2 스위칭부(143B), 제3 스위칭부(143C)를 순차적으로 턴-온시킬 수 있고, 제2 기간(t2) 동안 제3 스위칭부(143C), 제2 스위칭부(143B), 제1 스위칭부(143A)를 순차적으로 턴-온시킬 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 제1 내지 제3 스위칭부(143A, 143B, 143C)가 턴-온되는 순서를 스캔 신호의 1 수평 기간(1H) 마다 반대로 변경시킴으로써, RGB-BGR 렌더링(Rendering)을 구현하고 소비 전력을 저감시킬 수 있다.
결과적으로, 본 출원에 따른 표시 장치는 역다중화 회로부(140)가 제1 내지 제3 데이터 신호(DS1, DS2, DS3)가 3개의 데이터 라인(DL1, DL2, DL3) 각각에 제공되는 순서를 스캔 신호의 1 수평 기간(1H) 마다 변경시킴으로써, 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)의 상승 및 하강의 횟수를 감소시키고 소비 전력을 저감시킬 수 있다.
또한, 본 출원에 따른 표시 장치는 제1 내지 제3 제어 라인(CL_A, CL_B, CL_C)의 전압(VA_A, VA_B, VA_C)을 3개의 시분할 제어 신호(ASW1, BSW1, CSW1) 및 3개의 보조 신호(ASW2, BSW2, CSW2) 중에서 대응하는 시분할 제어 신호 및 보조 신호를 통해 제어하고, 다른 2개의 제어 라인 각각의 전압을 제어하는 시분할 제어 신호 또는 보조 신호를 통해 대응하는 제어 라인의 전압을 방전시킴으로써, 제어 라인의 전압의 상승 및 하강의 횟수를 감소시키고 소비 전력을 저감시킬 수 있다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판 120: 데이터 구동부
121: 회로 필름 123: 구동 집적 회로
125: 인쇄 회로 기판 127: 타이밍 제어부
130: 스캔 구동부 140: 역다중화 회로부
140A, 140B, 140C: 제1 내지 제3 역다중화 회로
141A: 제1 전압 제어부 143A: 제1 스위칭부
145A: 제1 전압 방전부

Claims (20)

  1. 데이터 구동부로부터 공급되는 데이터 신호를 3개의 데이터 라인 각각에 공급하는 제1 내지 제3 역다중화 회로를 포함하고,
    상기 제1 내지 제3 역다중화 회로 각각은,
    제1 내지 제3 제어 라인 중 대응하는 제어 라인의 전압을 기초로 상기 데이터 신호를 상기 3개의 데이터 라인 중 대응하는 데이터 라인에 공급하는 스위칭부;
    제1 내지 제3 시분할 제어 신호 중 대응하는 시분할 제어 신호, 및 상기 제1 내지 제3 시분할 제어 신호 각각과 일부 중첩되는 제1 내지 제3 보조 신호 중 대응하는 보조 신호에 응답하여 상기 대응하는 제어 라인의 전압을 제어하는 전압 제어부; 및
    상기 대응하는 제어 라인의 전압을 방전시키는 전압 방전부를 포함하며,
    상기 제1 내지 제3 역다중화 회로 각각의 스위칭부가 턴-온되는 순서는 스캔 신호의 1 수평 기간 마다 반대로 변경되는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제2 역다중화 회로의 상기 전압 방전부는,
    상기 제3 시분할 제어 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 방전시키는 제2 트랜지스터; 및
    상기 제1 시분할 제어 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터를 포함하는, 표시 장치.
  3. 제 2 항에 있어서,
    상기 제1 역다중화 회로의 상기 전압 방전부는 상기 제2 시분할 제어 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 방전시키는 제2 트랜지스터를 포함하고,
    상기 제3 역다중화 회로의 상기 전압 방전부는 상기 제2 시분할 제어 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 방전시키는 제2 트랜지스터를 포함하는, 표시 장치.
  4. 제 3 항에 있어서,
    상기 제1 역다중화 회로의 상기 전압 방전부는 상기 제3 시분할 제어 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터를 더 포함하고,
    상기 제3 역다중화 회로의 상기 전압 방전부는 상기 제1 시분할 제어 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터를 더 포함하는, 표시 장치.
  5. 제 1 항에 있어서,
    상기 제2 역다중화 회로의 상기 전압 방전부는,
    상기 제3 보조 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 방전시키는 제2 트랜지스터; 및
    상기 제1 보조 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터를 포함하는, 표시 장치.
  6. 제 5 항에 있어서,
    상기 제1 역다중화 회로의 상기 전압 방전부는 상기 제2 보조 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 방전시키는 제2 트랜지스터를 포함하고,
    상기 제3 역다중화 회로의 상기 전압 방전부는 상기 제2 보조 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 방전시키는 제2 트랜지스터를 포함하는, 표시 장치.
  7. 제 6 항에 있어서,
    상기 제1 역다중화 회로의 상기 전압 방전부는 상기 제3 보조 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터를 더 포함하고,
    상기 제3 역다중화 회로의 상기 전압 방전부는 상기 제1 보조 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터를 더 포함하는, 표시 장치.
  8. 제 1 항에 있어서,
    상기 제2 역다중화 회로의 상기 전압 방전부는,
    상기 제3 시분할 제어 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 방전시키는 제2 트랜지스터; 및
    상기 제1 보조 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터를 포함하는, 표시 장치.
  9. 제 8 항에 있어서,
    상기 제1 역다중화 회로의 상기 전압 방전부는 상기 제2 시분할 제어 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 방전시키는 제2 트랜지스터를 포함하고,
    상기 제3 역다중화 회로의 상기 전압 방전부는 상기 제2 보조 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 방전시키는 제2 트랜지스터를 포함하는, 표시 장치.
  10. 제 9 항에 있어서,
    상기 제1 역다중화 회로의 상기 전압 방전부는 상기 제3 보조 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터를 더 포함하고,
    상기 제3 역다중화 회로의 상기 전압 방전부는 상기 제1 시분할 제어 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터를 더 포함하는, 표시 장치.
  11. 제 1 항에 있어서,
    상기 제2 역다중화 회로의 상기 전압 방전부는,
    상기 제3 시분할 제어 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 방전시키는 제2 트랜지스터;
    상기 제3 보조 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터;
    상기 제1 시분할 제어 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 추가적으로 방전시키는 제2 방전 트랜지스터; 및
    상기 제1 보조 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 추가적으로 방전시키는 제3 방전 트랜지스터를 포함하는, 표시 장치.
  12. 제 11 항에 있어서,
    상기 제1 역다중화 회로의 상기 전압 방전부는,
    상기 제2 시분할 제어 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 방전시키는 제2 트랜지스터; 및
    상기 제2 보조 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터를 포함하고,
    상기 제3 역다중화 회로의 상기 전압 방전부는,
    상기 제2 시분할 제어 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 방전시키는 제2 트랜지스터; 및
    상기 제2 보조 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 추가적으로 방전시키는 제1 방전 트랜지스터를 포함하는, 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 역다중화 회로의 상기 전압 방전부는,
    상기 제3 시분할 제어 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 추가적으로 방전시키는 제2 방전 트랜지스터; 및
    상기 제3 보조 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 추가적으로 방전시키는 제3 방전 트랜지스터를 더 포함하고,
    상기 제3 역다중화 회로의 상기 전압 방전부는,
    상기 제1 시분할 제어 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 추가적으로 방전시키는 제2 방전 트랜지스터; 및
    상기 제1 보조 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 추가적으로 방전시키는 제3 방전 트랜지스터를 더 포함하는, 표시 장치.
  14. 제 1 항에 있어서,
    상기 제1 내지 제3 역다중화 회로 각각의 상기 전압 제어부는 상기 대응하는 시분할 제어 신호를 기초로 턴-온되어, 상기 대응하는 시분할 제어 신호를 상기 대응하는 제어 라인에 제공하는 제1 트랜지스터를 포함하는, 표시 장치.
  15. 제 14 항에 있어서,
    상기 제1 내지 제3 역다중화 회로 각각의 상기 전압 제어부는 상기 제1 내지 제3 시분할 제어 신호 각각과 일부 중첩되는 제1 내지 제3 보조 신호 중 대응하는 보조 신호를 기초로 상기 대응하는 제어 라인의 전압을 부트스트래핑시키는 커패시터를 더 포함하는, 표시 장치.
  16. 제 1 항에 있어서,
    상기 스캔 신호의 제1 수평 기간 동안 상기 제1, 제2, 및 제3 역다중화 회로 각각의 스위칭부가 순차적으로 턴-온되고,
    상기 제3 역다중화 회로의 스위칭부는 상기 스캔 신호의 제2 수평 기간의 초반부까지 턴-온 상태를 유지하는, 표시 장치.
  17. 제 16 항에 있어서,
    상기 제2 및 제1 역다중화 회로 각각의 스위칭부는 상기 스캔 신호의 제2 수평 기간 동안 상기 제3 역다중화 회로의 스위칭부 다음으로 순차적으로 턴-온되는, 표시 장치.
  18. 데이터 구동부로부터 공급되는 데이터 신호를 3개의 데이터 라인 각각에 공급하는 제1 내지 제3 역다중화 회로를 포함하고,
    상기 제1 내지 제3 역다중화 회로 각각은,
    제1 내지 제3 제어 라인 각각의 전압을 기초로 상기 데이터 신호를 상기 3개의 데이터 라인 각각에 공급하는 스위칭부;
    제1 내지 제3 시분할 제어 신호 각각과, 상기 제1 내지 제3 시분할 제어 신호 각각과 일부 중첩되는 제1 내지 제3 보조 신호 각각에 응답하여 상기 제1 내지 제3 제어 라인 각각의 전압을 제어하는 전압 제어부; 및
    상기 제1 내지 제3 제어 라인 각각의 전압을 방전시키는 전압 방전부를 포함하며,
    상기 제2 역다중화 회로의 상기 전압 방전부는,
    상기 제3 시분할 제어 신호 또는 상기 제3 보조 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 방전시키는 제2 트랜지스터; 및
    상기 제1 시분할 제어 신호 또는 상기 제1 보조 신호를 기초로 턴-온되어, 상기 제2 제어 라인을 추가적으로 방전시키는 방전 트랜지스터를 포함하는, 표시 장치.
  19. 제 18 항에 있어서,
    상기 제1 역다중화 회로의 상기 전압 방전부는 상기 제2 시분할 제어 신호 또는 상기 제2 보조 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 방전시키는 제2 트랜지스터를 포함하고,
    상기 제3 역다중화 회로의 상기 전압 방전부는 상기 제2 시분할 제어 신호 또는 상기 제2 보조 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 방전시키는 제2 트랜지스터를 포함하는, 표시 장치.
  20. 제 19 항에 있어서,
    상기 제1 역다중화 회로의 상기 전압 방전부는 상기 제3 시분할 제어 신호 또는 상기 제3 보조 신호를 기초로 턴-온되어, 상기 제1 제어 라인을 추가적으로 방전시키는 방전 트랜지스터를 더 포함하고,
    상기 제3 역다중화 회로의 상기 전압 방전부는 상기 제1 시분할 제어 신호 또는 상기 제1 보조 신호를 기초로 턴-온되어, 상기 제3 제어 라인을 추가적으로 방전시키는 방전 트랜지스터를 더 포함하는, 표시 장치.
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