KR20210014802A - 표시패널, 이에 포함되는 박막 트랜지스터, 및 이의 제조 방법 - Google Patents

표시패널, 이에 포함되는 박막 트랜지스터, 및 이의 제조 방법 Download PDF

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KR20210014802A
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Abstract

일 실시예의 표시패널은 베이스층, 상기 베이스층 상에 배치된 제1 박막 트랜지스터, 상기 제1 박막 트랜지스터와 전기적으로 연결된 제2 박막 트랜지스터, 및 상기 제2 박막 트랜지스터에 전기적으로 연결된 발광소자를 포함하고, 상기 제1 박막 트랜지스터는, 상기 베이스층 상에 배치된 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치되고 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성된 제1 배리어 패턴, 및 상기 제1 배리어 패턴 상에 배치되고, 상기 제1 반도체 패턴에 중첩하는 제1 제어전극을 포함하여, 표시패널의 신호 전달속도가 향상되고 표시패널에 포함된 박막 트랜지스터의 전기적 특성 및 신뢰성이 향상될 수 있다.

Description

표시패널, 이에 포함되는 박막 트랜지스터, 및 이의 제조 방법{DISPLAY PANEL, THIN FILM TRANSISTOR INCLUDED THE SAME, AND MANUFACTURING METHOD OF THE SAME}
본 발명은 표시패널, 이에 포함되는 박막 트랜지스터, 및 이의 제조 방법에 관한 발명이다. 보다 상세하게는, 전기적 특성 및 신뢰성이 향상된 박막 트랜지스터를 포함하는 표시패널, 이에 포함되는 박막 트랜지스터, 및 이의 제조 방법에 관한 것이다.
표시장치는 복수 개의 신호라인들, 복수 개의 화소들 및 복수 개의 화소들을 제어하는 구동회로(예컨대, 게이트 구동회로 및 데이터 구동회로)를 포함한다. 복수 개의 화소들 각각은 표시소자 및 표시소자를 제어하는 화소의 구동회로를 포함한다. 화소의 구동회로는 유기적으로 연결된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
본 발명은 신호 전달속도가 향상된 표시패널을 제공하는 것을 목적으로 한다.
본 발명은 전기적 특성 및 신뢰성이 향상된 박막 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명은 공정상 발생하는 불량이 감소된 표시패널의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시패널은 베이스층, 상기 베이스층 상에 배치된 제1 박막 트랜지스터, 상기 제1 박막 트랜지스터와 전기적으로 연결된 제2 박막 트랜지스터, 및 상기 제2 박막 트랜지스터에 전기적으로 연결된 발광소자를 포함한다. 상기 제1 박막 트랜지스터는 상기 베이스층 상에 배치된 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치되고 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성된 제1 배리어 패턴, 및 상기 제1 배리어 패턴 상에 배치되고, 상기 제1 반도체 패턴에 중첩하는 제1 제어전극을 포함한다.
상기 제1 박막 트랜지스터는 상기 제1 반도체 패턴에 각각 연결된 제1 입력전극 및 제1 출력전극을 포함할 수 있다.
상기 베이스층 상에 배치되고, 상기 제1 반도체 패턴을 커버하는 제1 절연층을 더 포함하고, 상기 제1 절연층은 상기 제1 반도체 패턴 및 상기 제1 배리어 패턴 사이에 배치될 수 있다.
상기 제1 절연층은 상기 제1 반도체 패턴에 접하고, 상기 제1 배리어 패턴은 상기 제1 절연층에 접하고, 상기 제1 제어전극은 상기 제1 배리어 패턴에 접할 수 있다.
상기 제1 절연층 상에 배치되고, 상기 제1 제어전극을 커버하는 제2 절연층을 더 포함할 수 있다. 상기 제2 박막 트랜지스터는 상기 베이스층 상에 배치된 제2 반도체 패턴, 상기 제2 절연층 상에 배치되고, 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성된 제2 배리어 패턴, 상기 제2 배리어 패턴 상에 배치되고, 상기 제2 반도체 패턴에 중첩하는 제2 제어전극, 및 상기 제2 반도체 패턴에 각각 연결된 제2 입력전극 및 제2 출력전극을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시패널은 상기 제1 절연층 상에 배치된 제3 배리어 패턴, 및 상기 제3 배리어 패턴 상에 배치되고, 상기 제1 박막 트랜지스터에 전기적으로 연결되는 게이트 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시패널은 상기 제2 박막 트랜지스터와 전기적으로 연결된 커패시터를 더 포함할 수 있다. 상기 커패시터는 상기 제1 절연층 상에 배치된 제4 배리어 패턴, 상기 제4 배리어 패턴 상에 배치된 제1 전극, 상기 제2 절연층 상에 배치된 제5 배리어 패턴, 및 상기 제5 배리어 패턴 상에 배치된 제2 전극을 포함할 수 있다.
상기 제3 배리어 패턴, 상기 제4 배리어 패턴, 및 상기 제5 배리어 패턴은 상기 제1 배리어 패턴과 동일한 물질을 포함할 수 있다.
상기 제1 제어전극은 티타늄(Ti)을 포함하는 제1 층, 및 상기 제1 층 상에 배치되고, 구리(Cu)를 포함하는 제2 층을 포함할 수 있다.
상기 제1 배리어 패턴 전체에 대하여, 상기 갈륨 산화물의 함량은 4 at% 내지 8 at%이고, 상기 아연 산화물의 함량은 92 at% 내지 96 at% 일 수 있다.
상기 제1 반도체 패턴은 갈륨(Ga) 산화물, 아연(Zn) 산화물, 및 인듐(In) 산화물을 포함할 수 있다.
상기 제1 배리어 패턴의 두께는 약 100 Å 이상 약 200 Å 이하일 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 채널영역 및 컨택영역을 포함하는 제1 반도체 패턴, 상기 제1 반도체 패턴층 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되고, 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성된 제1 배리어 패턴, 상기 제1 배리어 패턴 상에 배치되고, 상기 제1 반도체 패턴의 상기 채널영역에 중첩하는 제1 제어전극, 및 상기 제1 반도체 패턴의 상기 컨택영역에 각각 연결된 제1 입력전극 및 제1 출력 전극을 포함한다.
상기 제1 배리어 패턴 및 상기 제1 제어전극은 상기 제1 반도체 패턴의 상기 채널영역과 중첩할 수 있다.
본 발명의 일 실시예에 따른 표시패널의 제조방법은 베이스층 상에 반도체 패턴을 형성하는 단계, 상기 반도체 패턴 상에 갈륨(Ga) 산화물, 및 아연(Zn) 산화물을 통해 배리어 패턴을 형성하는 단계, 상기 배리어 패턴 상에 상기 반도체 패턴에 중첩하도록 제어전극을 형성하는 단계, 상기 베이스층 상에 상기 반도체 패턴에 연결된 입력전극 및 출력전극을 형성하는 단계, 및 상기 베이스층 상에 발광소자를 형성하는 단계를 포함한다.
상기 반도체 패턴은 갈륨(Ga) 산화물, 아연(Zn) 산화물, 및 인듐(In) 산화물을 통해 형성되고, 상기 반도체 패턴을 형성하는 단계는 산소분압 40% 이하에서 수행될 수 있다.
본 발명의 일 실시예에 따른 표시패널의 제조방법은 상기 제어전극을 형성하는 단계 이후에 상기 배리어 패턴 및 상기 제어전극을 커버하도록 절연층을 형성하는 단계를 더 포함할 수 있다. 상기 절연층을 형성하는 단계는 화학기상증착법(CVD, Chemical Vapor Deposition)을 통해 수행될 수 있다.
상기 배리어 패턴을 형성하는 단계, 및 상기 제어 전극을 형성하는 단계는, 갈륨(Ga) 산화물, 및 아연(Zn) 산화물을 통해 예비 배리어층을 형성하는 단계, 상기 예비 배리어층 상에 금속물질을 증착하여 예비 전극층을 형성하는 단계, 및 상기 예비 배리어층 및 상기 예비 전극층을 식각하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시패널은 베이스층, 상기 베이스층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 제1 박막 트랜지스터, 상기 버퍼층 상에 배치되고, 상기 제1 박막 트랜지스터와 전기적으로 연결된 제2 박막 트랜지스터, 상기 버퍼층 상에 배치되고, 개구부가 정의된 화소 정의막, 상기 개구부에 배치되고, 상기 제2 박막 트랜지스터에 전기적으로 연결된 발광소자, 및 상기 화소 정의막 및 상기 발광소자 상에 배치되는 박막 봉지층을 포함한다. 상기 제1 박막 트랜지스터는 상기 베이스층 상에 배치된 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치되고 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성된 제1 배리어 패턴, 및 상기 제1 배리어 패턴 상에 배치되고, 상기 제1 반도체 패턴에 중첩하는 제1 제어전극을 포함한다.
본 발명의 실시예에 따르면, 제어전극의 하부에 배리어 패턴이 배치되고, 배리어 패턴은 인듐을 포함하지 않는 금속 산화물로 구성될 수 있다. 이를 통해, 산화물 반도체가 낮은 산소분압 하에서 형성되더라도 신뢰성이 감소하지 않을 수 있고, 박막 트랜지스터의 제조 공정상 인듐 금속 파티클 등으로 인해 막 균일도가 떨어지는 문제가 방지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시패널의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 일부분에 대응하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 트랜지스터의 단면도이다.
도 5a 내지 도 5k는 본 발명의 일 실시예에 따른 표시패널의 제조공정을 도시한 단면도이다.
도 6a는 종래의 트랜지스터의 전기적 특성을 도시한 그래프이다.
도 6b는 본 발명의 일 실시예에 따른 트랜지스터의 전기적 특성을 도시한 그래프이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 표시패널 및 이에 포함되는 박막 트랜지스터에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시패널(DP)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 2는 표시패널의 화소들(PX), 구동회로(GDC), 및 신호라인(SGL)의 연결관계를 간략히 도시하였다.
표시패널(DP)의 전면(DP-FS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행하다. 표시패널(DP)의 전면(DP-FS)의 법선 방향, 즉 표시패널(DP)의 두께 방향은 제3 방향(DR3)이 지시한다. 표시패널(DP)을 구성하는 층들 각각의 상면(또는 전면)과 하면(또는 배면)은 제3 방향(DR3)에 의해 구분된다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향(DR1, DR2, DR3) 각각이 지시하는 방향으로써 동일한 도면 부호를 참조한다.
도 1에 도시된 것과 같이, 표시패널(DP)은 전면(DP-FS) 상에서 화소들(PX)이 표시되는 표시영역(DP-DA) 및 표시영역(DP-DA)에 인접한 비표시영역(DP-NDA)을 포함한다. 비표시영역(DP-NDA)은 화소들(PX)이 배치되지 않는 영역이다. 비표시영역(DP-NDA)에는 신호라인들(SGL) 중 일부 및/또는 구동회로(GDC)가 배치될 수 있다.
도 1에 도시된 것과 같이, 표시영역(DP-DA)은 사각형상일 수 있다. 비표시영역(DP-NDA)은 표시영역(DP-DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DP-DA)의 형상과 비표시영역(DP-NDA)의 형상은 상대적으로 디자인될 수 있다. 예컨대, 제1 방향(DR1)에서 마주하는 영역에만 비표시영역(DD-NDA)이 배치될 수 있다. 표시영역(DP-DA)은 원형일 수 있다.
도 2에 도시된 것과 같이, 표시패널(DP)은 구동회로(GDC), 복수 개의 신호라인들(SGL, 이하 신호라인들), 복수 개의 신호패드들(DP-PD, 이하 신호패드들) 및 복수 개의 화소들(PX, 이하 화소들)을 포함할 수 있다.
화소들(PX)은 표시되는 컬러에 따라 복수 개의 그룹으로 구분될 수도 있다. 화소들(PX)은 예컨대, 레드 화소들, 그린 화소들, 블루 화소들을 포함할 수 있다. 화소들(PX)은 화이트 화소들을 더 포함할 수 있다. 표시되는 컬러에 따라 서로 다른 그룹으로 구분된다 하더라도 화소들(PX)의 화소 구동회로는 서로 동일할 수 있다.
구동회로(GDC)는 게이트 구동회로를 포함할 수 있다. 게이트 구동회로는 복수 개의 게이트 신호들(이하, 게이트 신호들)을 생성하고, 게이트 신호들을 후술하는 복수 개의 게이트 라인들(GL, 이하 게이트 라인들)에 순차적으로 출력한다.　게이트 구동회로는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
게이트 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
신호라인들(SGL)은 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 게이트 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 게이트 구동회로에 제어신호들을 제공할 수 있다. 신호패드들(DP-PD)은 신호라인들(SGL) 중 대응하는 신호라인에 연결된다. 별도로 도시되지 않았으나, 신호라인들(SGL)은 발광 신호라인들을 더 포함할 수 있다.
본 실시예에서 화소들(PX)은 각각은 발광형 화소일 수 있다. 예컨대, 화소(PX)는 발광소자로써 유기발광 다이오드 또는 퀀텀닷 발광 다이오드를 포함할 수 있다. 유기발광 다이오드의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 다이오드의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 화소(PX)는 유기발광 화소로 설명된다.
화소(PX)는 유기발광 다이오드 및 유기발광 다이오드를 구동하기 위한 화소 구동회로를 포함한다. 유기발광 다이오드는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 화소 구동회로는 적어도 스위칭 박막 트랜지스터, 구동 박막 트랜지스터, 및 커패시터를 포함한다. 하이 전원 전압은 구동 박막 트랜지스터에 제공되고, 로우 전원 전압은 유기발광 다이오드의 하나의 전극에 제공된다. 구동 박막 트랜지스터는 커패시터에 저장된 전하량에 대응하여 유기발광 다이오드에 흐르는 구동전류를 제어한다. 스위칭 박막 트랜지스터는 게이트 라인에 인가된 게이트 신호에 응답하여 데이터 라인에 인가된 데이터 신호를 출력한다. 커패시터는 스위칭 박막 트랜지스터로부터 수신한 데이터 신호에 대응하는 전압을 충전한다.
화소 구동회로는 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터를 포함하여, 예컨대 6개 또는 7개의 박막 트랜지스터들을 포함할 수도 있다. 화소 구동회로의 구성은 특별히 제한되지 않는다. 화소 구동회로의 구성에 따라 신호라인들(SGL)의 설계 역시 변경될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소(PX)의 일부분에 대응하는 단면도이다. 도 3에는 화소(PX)의 일부 구성으로써 스위칭 박막 트랜지스터(T1, 이하, 제1 박막 트랜지스터), 구동 박막 트랜지스터(T2, 이하, 제2 박막 트랜지스터), 커패시터(Cst), 및 유기발광 다이오드(OLED)에 대응하는 단면을 도시하였다. 또한, 게이트 라인(GL)에 대응하는 단면을 추가 도시하였다. 도 4는 본 발명의 일 실시예에 따른 트랜지스터의 단면도이다. 도 4에는 도 3의 제1 박막 트랜지스터(T1)에 대응되는 단면도를 도시하였다.
도 3에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 박막 봉지층(TFE)을 포함할 수 있다. 본 발명의 일 실시예에서 박막 봉지층(TFE)은 봉지기판, 예컨대 메탈기판 또는 유리기판으로 대체될 수 있다. 표시패널(DP)은 반사방지층, 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하, 절연층들은 유기층 및/또는 무기층을 포함할 수 있다.
회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성 공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층의 패터닝 공정을 통해 회로 소자층이 형성될 수 있다. 표시 소자층(DP-OLED)은 발광소자를 포함한다. 표시 소자층(DP-OLED)은 화소 정의막(PDL)과 같은 유기층을 포함할 수 있다.
베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그 밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 버퍼층(BFL)을 구성할 수 있다. 버퍼층(BFL)은 외부로부터 이물질이 유입되는 것을 방지한다. 또한, 버퍼층(BFL)은 베이스층(BL)에 직접 형성된 도전성 패턴들 또는 반도체 패턴들 대비 결합력을 향상시킬 수 있다.
버퍼층(BFL) 상에는 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)가 배치된다. 제2 박막 트랜지스터(T2)는 제1 박막 트랜지스터(T1)와 전기적으로 연결된다. 버퍼층(BFL) 상에는 게이트 라인(GL) 및 커패시터(Cst)가 더 배치될 수 있다. 게이트 라인(GL)은 제1 박막 트랜지스터(T1)에 전기적으로 연결되고, 커패시터(Cst)는 제2 박막 트랜지스터(T2)에 전기적으로 연결될 수 있다.
버퍼층(BFL) 상에 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)이 배치된다. 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2) 각각은 산화물 반도체를 포함할 수 있다. 그러나 이에 제한되지 않고, 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)은 폴리 실리콘 반도체 또는 비정질 실리콘 또는 산화물 반도체를 서로 동일하게 또는 다르게 포함할 수도 있다. 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)은 갈륨(Ga) 산화물, 아연(Zn) 산화물, 및 인듐(In) 산화물을 포함하는 산화물 반도체일 수 있다. 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)은 아연 산화물에 인듐 및 갈륨이 도핑된 인듐 갈륨 징크 옥사이드(IGZO)를 포함하는 산화물 반도체일 수 있다.
제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2) 각각은 컨택영역 및 채널영역을 포함할 수 있다. 보다 구체적으로, 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2) 각각은 입력영역(또는 제1 부분), 출력영역(또는 제2 부분), 및 입력영역과 출력영역 사이에 정의된 채널영역(또는 제3 부분)을 포함할 수 있다. 제1 반도체 패턴(PS1)의 채널영역은 후술하는 제1 배리어 패턴(BR1) 및 제1 제어전극(GE1)에 대응하게 정의될 수 있고, 제2 반도체 패턴(PS2)의 채널영역은 후술하는 제2 배리어 패턴(BR2) 및 제2 제어전극(GE2)에 대응하게 정의될 수 있다. 입력영역과 출력영역은 도펀트로 도핑되어 채널영역 대비 상대적으로 전도성이 높을 수 있다. 입력영역과 출력영역은 n 타입의 도판트로 도핑될 수 있다. 본 실시예서 n 타입의 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)을 예시적으로 설명하나, 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)을 p 타입 트랜지스터일 수도 있고, 서로 다른 도펀트로 도핑될 수 도 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX, 도 1 및 도 2 참조)에 공통으로 중첩하며, 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제1 절연층(10) 상에 제1 배리어 패턴(BR1) 및 제1 제어전극(GE1)이 배치된다. 제1 배리어 패턴(BR1) 및 제1 제어전극(GE1)은 제1 반도체 패턴(PS1)의 채널영역에 중첩할 수 있다. 제1 절연층(10)은 제1 반도체 패턴(PS1)에 접하고, 제1 배리어 패턴(BR1)은 제1 절연층(10)에 접하고, 제1 제어전극(GE1)은 제1 배리어 패턴(BR1)에 접하도록 배치될 수 있다.
제1 배리어 패턴(BR1)은 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성된다. 제1 배리어 패턴(BR1)은 갈륨 산화물과 아연 산화물이 혼합된 물질로 구성될 수 있다. 제1 배리어 패턴(BR1)은 아연 산화물에 갈륨이 도핑된 갈륨 징크 옥사이드(GZO)로 구성될 수 있다. 일 실시예에서, 제1 배리어 패턴(BR1) 전체에 대하여, 갈륨 산화물의 함량은 4 at% 내지 8 at%이고, 아연 산화물의 함량은 92 at% 내지 96 at% 일 수 있다. 제1 배리어 패턴(BR1)의 두께는 약 100 Å 이상 약 200 Å 이하일 수 있다. 제1 배리어 패턴(BR1)이 상기 조성비 및 두께 범위를 가짐으로써, 제1 배리어 패턴(BR1) 및 제1 제어전극(GE1)을 식각하는 공정에서 서로 다른 재료의 식각 속도 차이로 인해 발생하는 문제가 방지될 수 있다.
제1 제어전극(GE1)은 2층의 적층구조를 가질 수 있다. 제1 제어전극(GE1)은 티타늄(Ti)을 포함하는 제1 층, 및 제1 층 상에 배치되고, 구리(Cu)를 포함하는 제2 층을 포함할 수 있다. 제1 제어전극(GE1)의 제1 층은 제1 배리어 패턴(BR1)에 접하고, 제2 층은 제1 층을 사이에 두고 제1 배리어 패턴(BR1)과 이격될 수 있다.
한편, 제1 절연층(10) 상에 제3 배리어 패턴(BR3), 및 제4 배리어 패턴(BR4)이 배치될 수 있다. 제3 배리어 패턴(BR3) 상에 게이트 라인(GL)이 배치될 수 있다. 제4 배리어 패턴(BR4) 상에 커패시터(Cst)의 제1 전극(CE1)이 배치될 수 있다.
제3 배리어 패턴(BR3) 및 제4 배리어 패턴(BR4)은 제1 배리어 패턴(BR1)과 동일한 공정을 통해 형성될 수 있다. 즉, 제3 배리어 패턴(BR3) 및 제4 배리어 패턴(BR4)은 제1 배리어 패턴(BR1)과 동일한 물질로 구성될 수 있다. 제3 배리어 패턴(BR3) 및 제4 배리어 패턴(BR4)은 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성될 수 있다.
게이트 라인(GL), 및 제1 전극(CE1)은 제1 제어전극(GE1)과 동일한 공정을 통해 형성됨으로써 동일한 적층구조를 가질 수 있다. 도 3에서 도시되지는 않았으나, 제1 제어전극(GE1)은 평면상에서 게이트 라인(GL)에 연결될 수 있다. 게이트 라인(GL)은 제1 박막 트랜지스터(T1)에 턴-온 신호를 제공할 수 있다.
제1 절연층(10) 상에 제1 배리어 패턴(BR1), 제1 제어전극(GE1), 제3 배리어 패턴(BR3), 게이트 라인(GL), 제4 배리어 패턴(BR4), 및 제1 전극(CE1)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 복수 개의 화소들(PX)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 일 실시예에서, 제2 절연층(20)은 화학기상증착법(CVD, Chemical Vapor Deposition)을 통해 형성된 무기층일 수 있다.
제2 절연층(20) 상에 제2 배리어 패턴(BR2), 및 제5 배리어 패턴(BR5)이 배치될 수 있다. 제2 배리어 패턴(BR2) 상에 제2 제어전극(GE2)이 배치될 수 있다. 제5 배리어 패턴(BR5) 상에 커패시터(Cst)의 제2 전극(CE2)이 배치될 수 있다. 제2 배리어 패턴(BR2) 및 제2 제어전극(GE2)은 제2 반도체 패턴(PS2)의 채널영역에 중첩할 수 있다.
제2 배리어 패턴(BR2) 및 제5 배리어 패턴(BR5)은 제1 배리어 패턴(BR1)과 동일한 물질로 구성될 수 있다. 제2 배리어 패턴(BR2) 및 제5 배리어 패턴(BR5)은 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성될 수 있다. 제2 제어전극(GE2) 및 제2 전극(CE2)은 동일한 공정을 통해 형성됨으로써 동일한 적층구조를 가질 수 있다. 제2 제어전극(GE2) 및 제2 전극(CE2)은 제1 제어전극(GE1)과 동일한 물질을 포함하고, 동일한 적층구조를 가질 수 있다. 도시하지는 않았으나, 본 발명의 다른 실시예에서 제2 제어전극(GE2)은 제1 제어전극(GE1)과 동일한 층 상에 배치될 수도 있다.
제2 절연층(20) 상에 제2 배리어 패턴(BR2), 제2 제어전극(GE2), 제4 배리어 패턴(BR4), 및 제2 전극(CE2)을 커버하는 제3 절연층(30)이 배치될 수 있다. 제3 절연층(30)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10) 내지 제3 절연층(30)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다.
제3 절연층(30) 상에 연결신호라인들 및 입력/출력전극들이 배치될 수 있다. 제3 절연층(30) 상에 제1 관통홀(CH1) 및 제2 관통홀(CH2)을 통해 제1 반도체 패턴(PS1)의 입력영역 및 출력영역에 각각 연결된 제1 입력전극(DE1) 및 제1 출력전극(SE1)이 배치될 수 있다. 제3 절연층(30) 상에 제3 관통홀(CH3) 및 제4 관통홀(CH4)을 통해 제2 반도체 패턴(PS2)의 입력영역 및 출력영역에 각각 연결된 제2 입력전극(DE2) 및 제2 출력전극(SE2)이 배치될 수 있다. 제1 관통홀(CH1) 내지 제4 관통홀(CH4)은 제1 내지 제3 절연층(10 내지 30)을 관통할 수 있다.
제3 절연층(30) 상에 제1 연결신호라인(CNL1)과 제2 연결신호라인(CNL2)이 배치될 수 있다. 제1 연결신호라인(CNL1)은 제5 관통홀(CH5)을 통해 게이트 라인(GL)에 연결되고, 제2 연결신호라인(CNL2)은 제6 관통홀(CH6)을 통해 제2 전극(CE2)에 연결될 수 있다. 제1 연결신호라인(CNL1)은 화소 구동회로의 또 다른 박막 트랜지스터(미도시)와 연결될 수 있다.
제3 절연층(30) 상에 연결신호라인들 및 입력/출력전극들을 커버하는 제4 절연층(40)이 배치될 수 있다. 제4 절연층(40)의 재료는 특별히 제한되지 않는다. 제4 절연층(40) 상에 연결전극(CNE)이 배치될 수 있다. 연결전극(CNE)은 제4 절연층(40)을 관통하는 제7 컨택홀(CH7)을 통해 직접적으로 또는 간접적으로(또 다른 연결신호라인을 통해서 전기적으로 연결됨.) 제2 출력전극(SE2)에 연결될 수 있다. 제4 절연층(40) 상에 연결전극(CNE)을 커버하는 제5 절연층(50, 또는 패시베이션층)이 배치된다. 제5 절연층(50)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
본 실시예에서 제4 절연층(40) 및 제5 절연층(50)은 단층의 폴리이미드계 수지층일 수 있다. 이에 제한되지 않고, 제4 절연층(40) 및 제5 절연층(50)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수도 있다.
제5 절연층(50) 상에 유기발광 다이오드(OLED)가 배치된다. 유기발광 다이오드(OLED)의 애노드(AE)는 제5 절연층(50) 상에 배치된다. 애노드(AE)는 제5 절연층(50)을 관통하는 제8 컨택홀(CH8)을 통해서 연결전극(CNE)에 연결된다. 제5 절연층(50) 상에 화소 정의막(PDL)이 배치된다.
화소 정의막(PDL)의 개구부(OP)는 애노드(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)의 개구부(OP)는 화소의 발광영역(PXA)을 정의할 수 있다. 예컨대, 복수 개의 화소들(PX, 도 1 참조)은 표시패널(DP, 도 1 참조)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PX)이 배치된 영역은 화소영역으로 정의될 수 있고, 하나의 화소영역은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX, 도 1 및 도 2 참조)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
정공 제어층(HCL) 상에 유기발광층(EML)이 배치된다. 유기발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 즉 복수 개의 화소들(PX)의 유기발광층들(EML)은 서로 경계를 가질 수 있다.
본 실시예에서 패터닝된 유기발광층(EML)을 예시적으로 도시하였으나, 유기발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 유기발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 유기발광층(EML)은 다층구조를 가질 수 있다.
유기발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 전자 제어층(ECL) 상에 캐소드(CE)가 배치된다. 전자 제어층(ECL) 및 캐소드(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
캐소드(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 캐소드(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 캐소드(CE)를 커버하는 캡핑층이 더 배치될 수 있다. 본 발명의 일 실시예에서 유기발광 다이오드(OLED)의 적층구조는 도 3에 도시된 구조에서 상하반전된 구조를 가질 수도 있다.
박막 봉지층(TFE)은 적어도 무기층 또는 유기층을 포함한다. 본 발명의 일실시예에서 박막 봉지층(TFE)은 2개의 무기층과 그 사이에 배치된 유기층을 포함할 수 있다. 본 발명의 일실시예에서 박막 봉지층은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
봉지 무기층은 수분/산소로부터 유기발광 다이오드(OLED)을 보호하고, 봉지 유기층은 먼지 입자와 같은 이물질로부터 유기발광 다이오드(OLED)을 보호한다. 봉지 무기층은 실리콘 나이트라이드층, 실리콘 옥시나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있고, 이에 특별히 제한되지 않는다. 봉지 유기층은 아크릴 계열 유기층을 포함할 수 있고, 특별히 제한되지 않는다.
도 3에 도시된 것과 달리, 본 발명의 일 실시예에서 제4 절연층(40)과 연결전극(CNE)은 생략될 수 있다. 제5 절연층(50)이 제2 출력전극(SE2)을 커버할 수 있고, 애노드(AE)가 제2 출력전극(SE2)에 직접 또는 간접적으로 연결될 수 있다. 본 실시예에 따르면 등가회로의 측면에서 제2 박막 트랜지스터(T2)와 유기발광 다이오드(OLED)는 전기적으로 직접 연결된다. 그러나 본 발명은 이에 제한되지 않는다. 본 발명의 일 실시예에서, 등가회로의 측면에서 제2 박막 트랜지스터(T2)와 유기발광 다이오드(OLED) 사이에 다른 박막 트랜지스터가 추가 배치될 수 있다.
본 발명의 일 실시예에 따른 표시패널에 포함된 제1 박막 트랜지스터는 제1 제어전극 하부에 배치되는 제1 배리어 패턴을 포함하고, 제1 배리어 패턴은 금속 산화물을 포함한다. 특히, 제1 배리어 패턴은 갈륨 산화물과 아연 산화물로 구성될 수 있다. 일 실시예에 따른 박막 트랜지스터는 갈륨 징크 옥사이드로 구성된 배리어 패턴을 포함함에 따라, 낮은 산소 분압 공정 하에서 산화물 반도체 패턴을 형성하더라도, 갈륨 징크 옥사이드로 구성된 배리어 패턴이 산화물 반도체 패턴 상에 형성되는 공정에서 산소 공급을 통해 산화물 반도체 패턴의 안정성 및 신뢰성을 향상시켜 줄 수 있다. 이에 따라, 낮은 산소 분압 공정을 통해 산화물 반도체 패턴의 전도도를 높게 형성하면서도, 산화물 반도체 패턴의 안정성 및 신뢰성을 높게 유지할 수 있다.
이하, 도 5a 내지 도 5k를 참조하여 본 발명의 일 실시예에 따른 표시패널의 제조 방법에 대해 설명한다.
도 5a 내지 도 5k는 본 발명의 일 실시예에 따른 표시패널(DP)의 제조공정을 도시한 단면도이다. 도 5a 내지 도 5e, 및 도 5h 내지 도 5k 각각은 도 3에 대응하는 영역을 비교 도시하였다. 이하, 도 1 내지 도 4를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 5a에 도시된 것과 같이, 베이스층(BL) 상에 무기층을 형성한다. 무기층은 무기 물질을 증착하여 형성될 수 있고, 일 실시예에 따른 표시패널의 제조방법에서는 복수의 무기 물질들을 순차적으로 증착하여 복수의 무기층들을 형성할 수 있다. 예컨대, 일 실시예에 따른 표시패널의 제조방법에서는 실리콘옥사이드층과 실리콘나이트라이드층을 순차적으로 형성하여 버퍼층(BFL)을 형성할 수 있다.
도 5a에 도시된 것과 같이, 버퍼층(BFL) 상에 제1 예비 반도체 패턴(PS1-P) 및 제2 예비 반도체 패턴(PS2-P)을 형성한다. 반도체층을 형성한 후, 패터닝하여 제1 예비 반도체 패턴(PS1-P) 및 제2 예비 반도체 패턴(PS2-P)을 형성한다. 패터닝 전/후에 반도체층을 결정화시킬 수 있다. 제1 예비 반도체 패턴(PS1-P) 및 제2 예비 반도체 패턴(PS2-P)은 갈륨(Ga) 산화물, 아연(Zn) 산화물, 및 인듐(In) 산화물을 통해 형성될 수 있다. 제1 예비 반도체 패턴(PS1-P) 및 제2 예비 반도체 패턴(PS2-P)을 형성하는 단계에서, 산소분압은 40% 이하일 수 있다. 제1 예비 반도체 패턴(PS1-P) 및 제2 예비 반도체 패턴(PS2-P)이 40% 이하의 저 산소분압 조건에서 수행됨에 따라, 반도체 패턴의 전도도 등의 전기적 특성이 향상될 수 있다.
도 5a에 도시된 것과 같이, 버퍼층(BFL) 상에 제1 절연층(10)을 형성한다. 증착, 코팅, 또는 프린팅하여 제1 절연층(10)을 형성할 수 있다. 형성 방법은 제1 절연층(10)의 재료에 따라 적절히 선택될 수 있다. 예를 들어, 제1 절연층(10)은 실리콘 옥사이드 또는 실리콘 나이트라이드를 화학기상증착법(CVD)을 통해 증착하여 형성될 수 있다.
이후, 도 5b에 도시된 것과 같이, 제1 절연층(10) 상에 금속 산화물을 통해 제1 예비 배리어층(BR-P)을 형성한다. 제1 예비 배리어층(BR-P)은 갈륨(Ga) 산화물, 및 아연(Zn) 산화물을 통해 형성할 수 있다. 제1 예비 배리어층(BR-P)을 형성하는 단계에서, 갈륨이 도핑된 아연을 산소 분압 60% 이상 조건하에서 증착하여, 제1 예비 배리어층(BR-P)이 갈륨 징크 옥사이드(GZO)로 구성되도록 형성할 수 있다. 제1 예비 배리어층(BR-P)에서, 갈륨 산화물의 함량은 4 at% 내지 8 at%이고, 아연 산화물의 함량은 92 at% 내지 96 at%일 수 있다.
이후, 도 5c에 도시된 것과 같이, 제1 예비 배리어층(BR-P) 상에 제1 층(CL1)과 제2 층(CL2)을 연속적으로 형성할 수 있다. 제1 층(CL1) 및 제2 층(CL2)은 각각 서로 다른 금속 물질을 증착하여 형성될 수 있다. 제1 층(CL1)은 티타늄(Ti)을 증착하여 형성될 수 있다. 제2 층(CL2)은 구리(Cu)를 증착하여 형성될 수 있다. 이하, 제1 층(CL1) 및 제2 층(CL2)은 식각 공정에 의해 전극 및 배선을 형성하는 예비 전극층으로 명명될 수 있다.
이후, 도 5d에 도시된 것과 같이, 제1 예비 배리어층(BR-P), 제1 층(CL1), 및 제2 층(CL2)을 패터닝한다. 제1 예비 배리어층(BR-P)을 패터닝함에 따라 제1 배리어 패턴(BR1), 제3 배리어 패턴(BR3), 및 제4 배리어 패턴(BR4)이 형성된다. 제1 층(CL1), 및 제2 층(CL2)을 패터닝함에 따라 제1 제어전극(GE1), 게이트 라인(GL), 및 제1 전극(CE1)이 형성된다. 패터닝 하는 단계에서는 통상의 습식 식각방법 또는 건식 식각방법이 이용될 수 있다. 제1 예비 배리어층(BR-P), 제1 층(CL1), 및 제2 층(CL2)은 동일한 식각 공정을 통해 일괄적으로 식각될 수 있다.
본 발명의 일 실시예에 따른 표시패널의 제조방법에서는 포함된 반도체 패턴 형성 공정 이후, 및 제어전극 형성 공정 이전에, 갈륨 징크 옥사이드로 구성된 배리어 패턴을 형성한다. 이에 따라, 낮은 산소 분압 공정 하에서 산화물 반도체 패턴을 형성하더라도, 갈륨 징크 옥사이드로 구성된 배리어 패턴이 산화물 반도체 패턴 상에 형성되는 공정에서 산소 공급을 통해 산화물 반도체 패턴의 안정성 및 신뢰성을 향상시켜 줄 수 있다.
이후, 도 5e에 도시된 것과 같이, 제1 절연층(10) 상에 제2 절연층(20)을 형성한다. 제2 절연층(20)은 무기물 또는 유기물을 화학기상증착법(CVD, Chemical Vapor Deposition)을 통해 증착하여 형성될 수 있다. 일 실시예에서, 제2 절연층(20)은 실리콘 옥사이드 또는 실리콘 나이트라이드를 화학기상증착법(CVD)을 통해 증착하여 형성될 수 있다.
도 5f 및 도 5g는 본 발명의 일 실시예와 다른 재료로 배리어 패턴을 형성하였을 때의 제1 절연층, 배리어 패턴, 제어 전극, 및 제2 절연층의 상태를 확대한 확대도이다. 도 5f 및 도 5g에서는 본 발명의 일 실시예와 달리, 인듐을 포함하는 재료로 배리어 패턴(BR1')을 형성한 경우의 상태를 도시하였다.
도 5f 및 도 5g에 도시된 바와 같이, 인듐을 포함하는 재료, 예를 들어, 인듐 갈륨 징크 옥사이드(IGZO) 등을 통해 배리어 패턴(BR1')을 형성할 경우, 이후 공정에서 공급되는 고온 조건에서 배리어 패턴(BR1')에 포함된 인듐 산화물이 인듐 금속으로 환원될 수 있다. 특히, 배리어 패턴(BR1') 및 제1 제어전극(GE1) 상에 화학기상증착법을 통해 제2 절연층(20)을 형성하는 단계에서 200 ℃ 이상의 온도가 가해지는 경우, 인듐 산화물이 수소 기체에 의해 인듐 금속으로 환원될 수 있다. 환원된 인듐 금속은 제1 제어전극(GE1)으로 확산되거나, 제1 제어전극(GE1)과 제1 절연층(10) 사이 계면에 금속 파티클(PT) 등으로 인한 보이드(void)를 발생시킬 수 있다. 이에 따라, 절연층의 막 균일도가 떨어지고 헤이즈가 발생할 수 있다.
본 발명의 일 실시예에 따른 표시패널의 제조방법에서는 배리어 패턴을 인듐을 포함하지 않는 재료, 구체적으로, 갈륨 징크 옥사이드(GZO)를 통해 형성함에 따라, 이후 공정에서 열이 발생하더라도 환원된 금속 파티클 등이 발생하지 않아, 절연층의 막 균일도가 떨어지고 헤이즈가 발생하는 불량이 방지될 수 있다.
이후, 도 5h에 도시된 것과 같이, 제2 절연층(20) 상에 제2 배리어 패턴(BR2), 및 제5 배리어 패턴(BR5)을 형성하고, 제2 배리어 패턴(BR2) 상에 제2 제어전극(GE2), 제5 배리어 패턴(BR5) 상에 제2 전극(CE2)을 각각 형성한다. 제2 제어전극(GE2) 및 제2 전극(CE2)은 단층 또는 다층구조를 가질 수 있다. 제2 배리어 패턴(BR2), 제2 제어전극(GE2), 제5 배리어 패턴(BR5), 및 제2 전극(CE2)은 도 5b 내지 도 5d의 공정을 통해 형성할 수 있다.
다음, 제1 제어전극(GE1)과 제2 제어전극(GE2)을 마스크로 이용하여 제1 예비 반도체 패턴(PS1-P) 및 제2 예비 반도체 패턴(PS2-P)을 도핑할 수 있다. 제1 제어전극(GE1)과 제2 제어전극(GE2)에 중첩하는 영역(이하, 채널영역)은 미도핑되고, 채널영역의 양측 영역들(입력영역 및 출력영역)이 도핑된다. 본 실시예에서 n 타입 도펀트, 즉 5가 원소를 이용하여 도핑할 수 있다.
이후, 열처리 공정을 진행할 수 있다. 약 400℃ 이상 약 500℃ 이하, 예컨대 450℃ 에서 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)을 열처리한다. 열처리에 의해 도펀트들이 입력영역 및 출력영역에 균일하게 확산될 수 있다.
이후, 도 5i에 도시된 것과 같이, 제2 절연층(20) 상에 제3 절연층(30)을 형성한다. 증착, 코팅, 또는 프린팅하여 제3 절연층(30)을 형성할 수 있다. 이후, 제1 내지 제6 관통홀들(CH1 내지 CH6)을 형성할 수 있다. 이때, 제1 내지 제4 관통홀들(CH1 내지 CH4)에 의해 노출된 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)이 일부 영역이 산화될 수 있다. 제1 반도체 패턴(PS1) 및 제2 반도체 패턴(PS2)의 콘택 저항을 낮추기 위해 세정 공정이 진행될 수 있다. 세정액은 제1 내지 제4 관통홀들(CH1 내지 CH4) 주변에 형성된 이산화 실리콘 등을 제거할 수 있다.
이후, 도 5j에 도시된 것과 같이, 증착공정을 통해 제3 절연층(30) 상에 도전패턴들을 형성한다. 제1 입력전극(DE1), 제1 출력전극(SE1), 제2 입력전극(DE2), 제2 출력전극(SE2), 제1 연결신호라인(CNL1), 및 제2 연결신호라인(CNL2)을 형성할 수 있다. 이들 도전패턴들은 Ti/Al/Ti 3층 구조를 가질 수 있다.
이후, 도 5k에 도시된 것과 같이, 표시패널 완성을 위한 후속 공정을 진행한다. 제4 절연층(40)을 형성하고, 제7 컨택홀(CH7)을 형성한다. 제4 절연층(40) 상에 연결전극(CNE)을 형성한다. 제5 절연층(50)을 형성하고, 제8 컨택홀(CH8)을 형성한다. 다음, 제5 절연층(50) 상에 유기발광 다이오드(OLED)를 형성한다.
제5 절연층(50) 상에 제8 컨택홀(CH8)을 통해 연결전극(CNE)에 연결되는 애노드(AE)를 형성한다. 제5 절연층(50) 상에 애노드(AE)의 중심부분을 노출하는 화소 정의막(PDL)을 형성한다.
이후, 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 캐소드(CE)이 순차적으로 형성된다. 캐소드(CE) 상에 박막 봉지층(TFE)을 형성한다. 증착, 잉크젯 프린팅 공정 등에 의해 봉지 유기층 및/또는 봉지 무기층을 형성한다.
도 6a는 종래의 트랜지스터의 전기적 특성을 도시한 그래프이다. 도 6b는 본 발명의 일 실시예에 따른 트랜지스터의 전기적 특성을 도시한 그래프이다. 도 6b에서는 본 발명의 일 실시예에서와 같이, 반도체 패턴에 중첩하는 배리어 패턴이 배치되고, 배리어 패턴 상에 제어전극이 배치된 트랜지스터의 전기적 특성을 도시하였다. 도 6a에서는 배리어 패턴이 생략된 종래의 트랜지스터의 전기적 특성을 도시하였다.
도 6a 및 도 6b를 함께 참조하면, 본 발명의 일 실시예에 따른 트랜지스터는 반도체 패턴에 중첩하는 배리어 패턴을 포함함에 따라, 반도체 패턴의 안정성 및 신뢰성이 향상되고, 트랜지스터의 전기적 특성이 안정적으로 유지될 수 있다. 특히, 도 6a에 도시된 바와 같이 배리어 패턴이 생략된 종래의 트랜지스터의 경우, 저산소분압에서 형성된 산화물 반도체 패턴에 쇼트(short)가 발생할 수 있다(A). 본 발명의 일 실시예에 따른 트랜지스터는 반도체 패턴에 중첩하는 배리어 패턴을 형성하는 공정에서 산화물 반도체 패턴에 산소 공급이 가능하여, 반도체 패턴의 안정성 및 신뢰성이 향상되고, 쇼트(short) 등이 발생하는 것이 방지되어 트랜지스터의 전기적 특성이 안정적으로 유지될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
T1: 제1 박막 트랜지스터 T2: 제2 박막 트랜지스터
OLED: 유기발광 다이오드 DE1, DE2: 입력 전극
SE1, SE2: 출력전극 GE1, GE2: 제어전극
PS1, PS2: 반도체 패턴 BR1, BR2: 배리어 패턴

Claims (24)

  1. 베이스층;
    상기 베이스층 상에 배치된 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터와 전기적으로 연결된 제2 박막 트랜지스터; 및
    상기 제2 박막 트랜지스터에 전기적으로 연결된 발광소자를 포함하고,
    상기 제1 박막 트랜지스터는,
    상기 베이스층 상에 배치된 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 배치되고 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성된 제1 배리어 패턴; 및
    상기 제1 배리어 패턴 상에 배치되고, 상기 제1 반도체 패턴에 중첩하는 제1 제어전극을 포함하는 표시패널.
  2. 제1항에 있어서,
    상기 제1 박막 트랜지스터는
    상기 제1 반도체 패턴에 각각 연결된 제1 입력전극 및 제1 출력전극을 포함하는 표시패널.
  3. 제1항에 있어서,
    상기 베이스층 상에 배치되고, 상기 제1 반도체 패턴을 커버하는 제1 절연층을 더 포함하고,
    상기 제1 절연층은 상기 제1 반도체 패턴 및 상기 제1 배리어 패턴 사이에 배치되는 표시패널.
  4. 제3항에 있어서,
    상기 제1 절연층은 상기 제1 반도체 패턴에 접하고,
    상기 제1 배리어 패턴은 상기 제1 절연층에 접하고,
    상기 제1 제어전극은 상기 제1 배리어 패턴에 접하는 표시패널.
  5. 제3항에 있어서,
    상기 제1 절연층 상에 배치되고, 상기 제1 제어전극을 커버하는 제2 절연층을 더 포함하고,
    상기 제2 박막 트랜지스터는,
    상기 베이스층 상에 배치된 제2 반도체 패턴;
    상기 제2 절연층 상에 배치되고, 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성된 제2 배리어 패턴;
    상기 제2 배리어 패턴 상에 배치되고, 상기 제2 반도체 패턴에 중첩하는 제2 제어전극; 및
    상기 제2 반도체 패턴에 각각 연결된 제2 입력전극 및 제2 출력전극을 포함하는 표시패널.
  6. 제5항에 있어서,
    상기 제1 절연층 상에 배치된 제3 배리어 패턴; 및
    상기 제3 배리어 패턴 상에 배치되고, 상기 제1 박막 트랜지스터에 전기적으로 연결되는 게이트 라인을 더 포함하는 표시패널.
  7. 제6항에 있어서,
    상기 제2 박막 트랜지스터와 전기적으로 연결된 커패시터를 더 포함하고,
    상기 커패시터는
    상기 제1 절연층 상에 배치된 제4 배리어 패턴,
    상기 제4 배리어 패턴 상에 배치된 제1 전극,
    상기 제2 절연층 상에 배치된 제5 배리어 패턴, 및
    상기 제5 배리어 패턴 상에 배치된 제2 전극을 포함하는 표시패널.
  8. 제7항에 있어서,
    상기 제3 배리어 패턴, 상기 제4 배리어 패턴, 및 상기 제5 배리어 패턴은 상기 제1 배리어 패턴과 동일한 물질을 포함하는 표시패널.
  9. 제1항에 있어서,
    상기 제1 제어전극은
    티타늄(Ti)을 포함하는 제1 층, 및
    상기 제1 층 상에 배치되고, 구리(Cu)를 포함하는 제2 층을 포함하는 표시패널.
  10. 제1항에 있어서,
    상기 제1 배리어 패턴 전체에 대하여, 상기 갈륨 산화물의 함량은 4 at% 내지 8 at%이고, 상기 아연 산화물의 함량은 92 at% 내지 96 at% 인 표시패널.
  11. 제1항에 있어서,
    상기 제1 반도체 패턴은 갈륨(Ga) 산화물, 아연(Zn) 산화물, 및 인듐(In) 산화물을 포함하는 표시패널.
  12. 제1항에 있어서,
    상기 제1 배리어 패턴의 두께는 약 100 Å 이상 약 200 Å 이하인 표시패널.
  13. 채널영역 및 컨택영역을 포함하는 제1 반도체 패턴;
    상기 제1 반도체 패턴층 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되고, 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성된 제1 배리어 패턴;
    상기 제1 배리어 패턴 상에 배치되고, 상기 제1 반도체 패턴의 상기 채널영역에 중첩하는 제1 제어전극; 및
    상기 제1 반도체 패턴의 상기 컨택영역에 각각 연결된 제1 입력전극 및 제1 출력 전극을 포함하는 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 제1 배리어 패턴 전체에 대하여, 상기 갈륨 산화물의 함량은 4 at% 내지 8 at%이고, 상기 아연 산화물의 함량은 92 at% 내지 96 at% 인 박막 트랜지스터.
  15. 제13항에 있어서,
    상기 제1 반도체 패턴은 아연(Zn) 산화물, 갈륨(Ga) 산화물, 및 인듐(In) 산화물을 포함하는 박막 트랜지스터.
  16. 제13항에 있어서,
    상기 제1 배리어 패턴 및 상기 제1 제어전극은 상기 제1 반도체 패턴의 상기 채널영역과 중첩하는 박막 트랜지스터.
  17. 베이스층 상에 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 상에 갈륨(Ga) 산화물, 및 아연(Zn) 산화물을 통해 배리어 패턴을 형성하는 단계;
    상기 배리어 패턴 상에 상기 반도체 패턴에 중첩하도록 제어전극을 형성하는 단계;
    상기 베이스층 상에 상기 반도체 패턴에 연결된 입력전극 및 출력전극을 형성하는 단계; 및
    상기 베이스층 상에 발광소자를 형성하는 단계를 포함하는 표시패널의 제조방법.
  18. 제17항에 있어서,
    상기 반도체 패턴은 갈륨(Ga) 산화물, 아연(Zn) 산화물, 및 인듐(In) 산화물을 통해 형성되고,
    상기 반도체 패턴을 형성하는 단계는 산소분압 40% 이하에서 수행되는 표시패널의 제조방법.
  19. 제17항에 있어서,
    상기 제어전극을 형성하는 단계 이후에
    상기 배리어 패턴 및 상기 제어전극을 커버하도록 절연층을 형성하는 단계를 더 포함하고,
    상기 절연층을 형성하는 단계는 화학기상증착법(CVD, Chemical Vapor Deposition)을 통해 수행되는 표시패널의 제조방법.
  20. 제17항에 있어서,
    상기 배리어 패턴을 형성하는 단계, 및 상기 제어 전극을 형성하는 단계는,
    갈륨(Ga) 산화물, 및 아연(Zn) 산화물을 통해 예비 배리어층을 형성하는 단계;
    상기 예비 배리어층 상에 금속물질을 증착하여 예비 전극층을 형성하는 단계; 및
    상기 예비 배리어층 및 상기 예비 전극층을 식각하는 단계를 포함하는 표시패널의 제조방법.
  21. 베이스층;
    상기 베이스층 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치된 제1 박막 트랜지스터;
    상기 버퍼층 상에 배치되고, 상기 제1 박막 트랜지스터와 전기적으로 연결된 제2 박막 트랜지스터;
    상기 버퍼층 상에 배치되고, 개구부가 정의된 화소 정의막;
    상기 개구부에 배치되고, 상기 제2 박막 트랜지스터에 전기적으로 연결된 발광소자; 및
    상기 화소 정의막 및 상기 발광소자 상에 배치되는 박막 봉지층을 포함하고,
    상기 제1 박막 트랜지스터는,
    상기 베이스층 상에 배치된 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 배치되고 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성된 제1 배리어 패턴; 및
    상기 제1 배리어 패턴 상에 배치되고, 상기 제1 반도체 패턴에 중첩하는 제1 제어전극을 포함하는 표시패널.
  22. 제21항에 있어서,
    상기 제1 반도체 패턴은 아연(Zn) 산화물, 갈륨(Ga) 산화물, 및 인듐(In) 산화물을 포함하는 표시패널.
  23. 제21항에 있어서,
    상기 베이스층 상에 배치되고, 상기 제1 반도체 패턴을 커버하는 제1 절연층을 더 포함하고,
    상기 제1 절연층은 상기 제1 반도체 패턴 및 상기 제1 배리어 패턴 사이에 배치되어 상기 제1 반도체 패턴 및 상기 제1 배리어 패턴에 접하고,
    상기 제1 제어전극은 상기 제1 배리어 패턴에 접하는 표시패널.
  24. 제23항에 있어서,
    상기 제1 절연층 상에 배치되고, 상기 제1 제어전극을 커버하는 제2 절연층을 더 포함하고,
    상기 제2 박막 트랜지스터는,
    상기 베이스층 상에 배치된 제2 반도체 패턴;
    상기 제2 절연층 상에 배치되고, 갈륨(Ga) 산화물, 및 아연(Zn) 산화물로 구성된 제2 배리어 패턴;
    상기 제2 배리어 패턴 상에 배치되고, 상기 제2 반도체 패턴에 중첩하는 제2 제어전극; 및
    상기 제2 반도체 패턴에 각각 연결된 제2 입력전극 및 제2 출력전극을 포함하는 표시패널.
KR1020190092417A 2019-07-30 2019-07-30 표시패널, 이에 포함되는 박막 트랜지스터, 및 이의 제조 방법 KR102658007B1 (ko)

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