CN112310157A - 薄膜晶体管、具有其的显示面板以及制造显示面板的方法 - Google Patents

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Abstract

本申请涉及薄膜晶体管、显示面板和制造显示面板的方法。该显示面板包括：基层；第一薄膜晶体管，在基层上；第二薄膜晶体管，电联接至第一薄膜晶体管；以及发光元件，电联接至第二薄膜晶体管。第一薄膜晶体管包括在基层上的第一半导体图案、在第一半导体图案上且包括镓(Ga)氧化物和锌(Zn)氧化物的第一阻挡图案、以及在第一阻挡图案上且与第一半导体图案重叠的第一控制电极。因此，可以改善显示面板的信号传输速度，并且可以改善显示面板中所包括的薄膜晶体管的电特性和可靠性。

Description

薄膜晶体管、具有其的显示面板以及制造显示面板的方法
相关申请的交叉引用
本申请要求于2019年7月30日提交的第10-2019-0092417号韩国专利申请的优先权和权益，所述韩国专利申请的全部内容通过引用并入本文中。
技术领域
本公开的实施方式涉及薄膜晶体管、包括薄膜晶体管的显示面板以及制造显示面板的方法。例如，本公开的实施方式涉及具有改善的电特性和可靠性的薄膜晶体管、包括该薄膜晶体管的显示面板以及制造显示面板的方法。
背景技术
显示设备包括信号线、像素和控制像素的驱动电路，例如，栅极驱动电路和数据驱动电路。每个像素包括显示元件和控制该显示元件的像素驱动电路。像素驱动电路包括彼此联接的薄膜晶体管。
发明内容
本公开的实施方式提供了一种具有改善的信号传输速度的显示面板。
本公开的实施方式提供了一种具有改善的电特性和可靠性的薄膜晶体管。
本公开的实施方式提供了一种制造显示面板的方法，在该方法中，减少了工艺中缺陷的发生。
本公开的实施方式提供了一种显示面板，该显示面板包括基层、在基层上的第一薄膜晶体管、电联接至第一薄膜晶体管的第二薄膜晶体管以及电联接至第二薄膜晶体管的发光元件。第一薄膜晶体管包括在基层上的第一半导体图案、在第一半导体图案上且包括镓(Ga)氧化物和锌(Zn)氧化物的第一阻挡图案以及在第一阻挡图案上且与第一半导体图案重叠的第一控制电极。
第一薄膜晶体管包括联接至第一半导体图案的第一输入电极和第一输出电极。
显示面板还包括第一绝缘层，第一绝缘层在基层上以覆盖第一半导体图案，并且第一绝缘层在第一半导体图案和第一阻挡图案之间。
第一绝缘层与第一半导体图案接触，第一阻挡图案与第一绝缘层接触，并且第一控制电极与第一阻挡图案接触。
显示面板还包括第二绝缘层，第二绝缘层在第一绝缘层上以覆盖第一控制电极。第二薄膜晶体管包括在基层上的第二半导体图案、在第二绝缘层上并且包括镓(Ga)氧化物和锌(Zn)氧化物的第二阻挡图案、在第二阻挡图案上并与第二半导体图案重叠的第二控制电极以及联接至第二半导体图案的第二输入电极和第二输出电极。
显示面板还包括在第一绝缘层上的第三阻挡图案和在第三阻挡图案上并且电联接至第一薄膜晶体管的栅极线。
显示面板还包括电联接至第二薄膜晶体管的电容器。电容器包括在第一绝缘层上的第四阻挡图案、在第四阻挡图案上的第一电极、在第二绝缘层上的第五阻挡图案以及在第五阻挡图案上的第二电极。
第三阻挡图案、第四阻挡图案和第五阻挡图案包括与第一阻挡图案相同的材料。
第一控制电极包括包含钛(Ti)的第一层和在第一层上并且包含铜(Cu)的第二层。
镓氧化物的含量相对于第一阻挡图案中的原子总量为约4at％至约8at％，并且锌氧化物的含量相对于第一阻挡图案中的原子总量为约92at％至约96at％。
第一半导体图案包括镓(Ga)氧化物、锌(Zn)氧化物和铟(In)氧化物。
第一阻挡图案具有等于或大于约100埃且等于或小于约200埃的厚度。
本公开的实施方式提供一种薄膜晶体管，该薄膜晶体管包括：第一半导体图案，包括沟道区域和接触区域；第一绝缘层，在第一半导体图案上；第一阻挡图案，在第一绝缘层上且包括镓(Ga)氧化物和锌(Zn)氧化物；第一控制电极，在第一阻挡图案上且与第一半导体图案的沟道区域重叠；第一输入电极，联接至第一半导体图案的接触区域；以及第一输出电极，联接至第一半导体图案的接触区域。
第一阻挡图案和第一控制电极与第一半导体图案的沟道区域重叠。
本公开的实施方式提供了一种制造显示面板的方法，该方法包括：在基层上形成半导体图案；使用镓(Ga)氧化物和锌(Zn)氧化物在半导体图案上形成阻挡图案；在阻挡图案上形成控制电极，以与半导体图案重叠；在基层上形成输入电极和输出电极，使得输入电极和输出电极联接至半导体图案；以及在基层上形成发光元件。
使用镓(Ga)氧化物、锌(Zn)氧化物和铟(In)氧化物形成半导体图案，并且在等于或小于约40％的氧分压下执行形成半导体图案。
该方法还包括在形成控制电极之后，形成绝缘层以覆盖阻挡图案和控制电极，并且通过化学气相沉积(CVD)方法执行形成绝缘层。
形成阻挡图案和控制电极包括使用镓(Ga)氧化物和锌(Zn)氧化物形成初步阻挡层，在初步阻挡层上沉积金属材料以形成初步电极层，以及蚀刻初步阻挡层和初步电极层。
本公开的实施方式提供了一种显示面板，该显示面板包括：基层；缓冲层，在基层上；第一薄膜晶体管，在缓冲层上；第二薄膜晶体管，在缓冲层上并且电联接至第一薄膜晶体管；像素限定层，在缓冲层上并且设置有限定成贯穿像素限定层的开口；发光元件，在开口中并且电联接至第二薄膜晶体管，以及薄膜封装层，在像素限定层和发光元件上。第一薄膜晶体管包括在基层上的第一半导体图案、在第一半导体图案上并且包括镓(Ga)氧化物和锌(Zn)氧化物的第一阻挡图案以及在第一阻挡图案上并且与第一半导体图案重叠的第一控制电极。
根据以上内容，阻挡图案在控制电极之下，并且阻挡图案由不包括铟的金属氧化物形成。因此，即使氧化物半导体是在低氧分压下形成的，也可不减少或降低氧化物半导体的可靠性，并且可以防止或减小在薄膜晶体管的制造工艺中由于铟金属颗粒而导致的层均匀性的劣化。
附图说明
当结合附图考虑时，通过参考以下详细描述，本公开的实施方式的以上和其他特征将变得更显而易见，在附图中：
图1是示出根据本公开的示例性实施方式的显示面板的立体图；
图2是示出根据本公开的示例性实施方式的显示面板的平面图；
图3是示出根据本公开的示例性实施方式的像素的部分的剖视图；
图4是示出根据本公开的示例性实施方式的晶体管的剖视图；
图5A至图5K是示出根据本公开的示例性实施方式的显示面板的制造工艺的剖视图；
图6A是示出现有晶体管的电特性的曲线图；以及
图6B是示出根据本公开的示例性实施方式的晶体管的电特性的曲线图。
具体实施方式
在下文中，将理解，当元件或层被称为“在”另一元件或层“上”、“连接至”或“联接至”另一元件或层时，其可直接在该另一元件或层上、直接连接至或直接联接至该另一元件或层，或者可存在介于中间的元件或层。相反地，当元件被称为“直接在”另一元件或层“上”、“直接连接至”或“直接联接至”另一元件或层时，不存在介于中间的元件或层。
相同的附图标记始终表示相同的元件。在附图中，为了有效地描述技术内容，可能夸大组件的厚度、比例和尺寸。如本文中所使用的，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。
将理解，虽然在本文中可使用术语第一、第二等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不背离本公开的精神和范围的情况下，以下所讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称作第二元件、第二组件、第二区域、第二层或第二部分。如本文中所使用的，单数形式“一(a)”、“一个(an)”和“该(the)”旨在还包括复数形式，除非上下文另有明确说明。
为易于描述，可在本文中使用空间相对术语，诸如“下面”、“下方”、“下部”、“上方”、“上部”等来描述如图中所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。
还应当理解的是，当在本说明书中使用时，术语“包括(includes)”和/或“包括(including)”指定所阐述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
在下文中，将参照图1至图4更详细地解释根据本公开的薄膜晶体管和包括该薄膜晶体管的显示面板。
图1是示出根据本公开的示例性实施方式的显示面板DP的立体图。图2是示出根据本公开的示例性实施方式的显示面板DP的平面图。图2示意性地示出了像素PX、驱动电路GDC和多条信号线SGL之间的连接关系。
显示面板DP的前表面DP-FS基本上平行于由第一方向DR1和第二方向DR2限定的平面。第三方向DR3表示显示面板DP的前表面DP-FS的法线方向，例如，显示面板DP的厚度方向。显示面板DP的每个层的上表面(或前表面)和下表面(或后表面)在第三方向DR3上彼此区分开。
参照图1，显示面板DP包括显示区域DP-DA和非显示区域DP-NDA，其中，像素PX在显示区域DP-DA中位于前表面DP-FS上，非显示区域DP-NDA限定成与显示区域DP-DA相邻。像素PX没有布置在非显示区域DP-NDA中。多条信号线SGL中的一些信号线和/或驱动电路GDC布置在非显示区域DP-NDA中。
如图1中所示，显示区域DP-DA可以具有四边形形状，但是本公开不限于此。非显示区域DP-NDA可以围绕显示区域DP-DA，然而，它不应限于此或由此限制。显示区域DP-DA的形状和非显示区域DP-NDA的形状可以相对设计，并且显示区域DP-DA和非显示区域DP-NDA可以各自具有本领域中通常使用的任何合适的形状。例如，非显示区域DP-NDA可以仅设置在沿第一方向DR1彼此面对的区域中。显示区域DP-DA可以具有圆形形状。
参照图2，显示面板DP包括驱动电路GDC、多条信号线SGL、多个信号板DP-PD(在下文中，称为“信号板”)和像素PX。
像素PX可以根据由像素PX显示的颜色被分类成多个组。像素PX可以包括例如红色像素、绿色像素和/或蓝色像素。像素PX还可以包括白色像素。尽管像素PX根据由像素PX显示的颜色被分类成彼此不同的组，但是像素PX的像素驱动电路可以彼此基本上相同。
驱动电路GDC包括栅极驱动电路。栅极驱动电路产生多个栅极信号(在下文中，称为“栅极信号”)，并将栅极信号顺序输出到以下在本文中更详细描述的多条栅极线GL(在下文中，称为“栅极线”)。栅极驱动电路还可将其他控制信号输出到像素PX的像素驱动电路。
栅极驱动电路可以包括多个薄膜晶体管，多个薄膜晶体管通过与像素PX的像素驱动电路相同(例如，基本上相同)的工艺(例如，低温多晶硅(LTPS)工艺或低温多晶氧化物(LTPO)工艺)形成。
多条信号线SGL包括栅极线GL、数据线DL、电力线PL和控制信号线CSL。栅极线GL中的每一条联接至像素PX中的对应像素，并且数据线DL中的每一条联接至像素PX中的对应像素。电力线PL联接至像素PX。控制信号线CSL向栅极驱动电路提供控制信号。信号板DP-PD中的每个联接至多条信号线SGL中的对应信号线。在一些实施方式中，多条信号线SGL还可以包括发光信号线。
在本公开的实施方式中，像素PX中的每个可以是发光型像素。例如，像素PX中的每个可以包括有机发光二极管或量子点发光二极管作为发光元件。有机发光二极管的发光层可以包括有机发光材料。量子点发光二极管的发光层可以包括量子点或量子杆。在下文中，有机发光型像素将被描述为像素PX的代表性示例，但是本公开不限于此。
像素PX可以包括有机发光二极管和用于驱动有机发光二极管的像素驱动电路。有机发光二极管可以是前表面发光型二极管或后表面发光型二极管。像素驱动电路至少可以包括开关薄膜晶体管、驱动薄膜晶体管和电容器。高电源电压可以被提供至驱动薄膜晶体管，并且低电源电压可以被提供至有机发光二极管的一个电极。驱动薄膜晶体管可以响应于电容器中充电的电荷量(例如，根据电容器中存储的电荷量)来控制流过有机发光二极管的驱动电流。开关薄膜晶体管响应于通过栅极线GL施加到开关薄膜晶体管的栅极信号输出通过数据线DL施加到开关薄膜晶体管的数据信号。电容器充入与来自开关薄膜晶体管的数据信号对应的电压。
像素驱动电路可以包括包含开关薄膜晶体管和驱动薄膜晶体管的六个或七个薄膜晶体管。像素驱动电路的配置不应受特别限制。可以根据像素驱动电路的配置设计多条信号线SGL。
图3是示出根据本公开的示例性实施方式的像素PX的部分的剖视图。图3示出了与作为像素PX的部分的开关薄膜晶体管T1(在下文中，称为“第一薄膜晶体管”)、驱动薄膜晶体管T2(在下文中，称为“第二薄膜晶体管”)、电容器Cst和有机发光二极管OLED对应的截面。此外，图3示出了与栅极线GL对应的截面。图4是示出根据本公开的示例性实施方式的晶体管的剖视图。图4示出了与图3的第一薄膜晶体管T1对应的截面。
参照图3，显示面板DP可以包括基层BL、在基层BL上的电路元件层DP-CL、显示元件层DP-OLED和薄膜封装层TFE。在本公开的示例性实施方式中，薄膜封装层TFE可以用封装衬底代替，封装衬底例如为金属衬底和/或玻璃衬底。显示面板DP还可以包括功能层，诸如抗反射层和折射率控制层。电路元件层DP-CL可以至少包括多个绝缘层和电路元件。在下文中，绝缘层可以包括有机层和/或无机层。
电路元件可以包括信号线和像素驱动电路。可以通过使用涂覆和沉积工艺形成绝缘层、半导体层和导电层以及通过使用光刻工艺图案化绝缘层、半导体层和导电层来形成电路元件层DP-CL。显示元件层DP-OLED可以包括发光元件。显示元件层DP-OLED可以包括与像素限定层PDL相同(例如，基本上相同)的有机层。
基层BL可以包括合成树脂层。合成树脂层可以包括热固化树脂。例如，合成树脂层可以是聚酰亚胺基树脂层，然而，它不应限于此或由此限制。合成树脂层可以包括选自丙烯酸基树脂、甲基丙烯酸基树脂、聚异戊二烯、乙烯基树脂、环氧基树脂、氨基甲酸乙酯基树脂、纤维素基树脂、硅氧烷基树脂、聚酰胺基树脂和二萘嵌苯基树脂中的至少一种。此外，基层BL可以包括玻璃衬底、金属衬底或有机/无机复合材料衬底。
至少一个无机层可以形成在基层BL的上表面上。无机层可以包括选自铝氧化物、钛氧化物、硅氮化物、硅氧化物、硅氮氧化物、锆氧化物和铪氧化物中的至少一种。无机层可以具有多层结构。具有多层结构的无机层可以形成缓冲层BFL。缓冲层BFL可以防止或减少外来物质从显示面板DP外部进入。此外，与导电图案和/或半导体图案直接形成在基层BL上的情况相比，缓冲层BFL可以改善基层BL与导电图案和/或半导体图案之间的结合强度。
第一薄膜晶体管T1和第二薄膜晶体管T2在缓冲层BFL上。第二薄膜晶体管T2电联接至第一薄膜晶体管T1。栅极线GL和电容器Cst也在缓冲层BFL上。栅极线GL电联接至第一薄膜晶体管T1，且电容器Cst电联接至第二薄膜晶体管T2。
第一半导体图案PS1和第二半导体图案PS2可以在缓冲层BFL上。第一半导体图案PS1和第二半导体图案PS2中的每一个可以包括氧化物半导体，然而，它不应限于此或由此限制。第一半导体图案PS1和第二半导体图案PS2可以包括相同比例或不同比例的多晶硅半导体、非晶硅和/或氧化物半导体。第一半导体图案PS1和第二半导体图案PS2可以包括含有镓(Ga)氧化物、锌(Zn)氧化物和/或铟(In)氧化物的氧化物半导体。第一半导体图案PS1和第二半导体图案PS2可以包括含有通过在锌氧化物中掺杂铟和镓获得的铟镓锌氧化物(IGZO)的氧化物半导体。
第一半导体图案PS1和第二半导体图案PS2中的每一个可以包括接触区域和沟道区域。更详细地，第一半导体图案PS1和第二半导体图案PS2中的每一个可以包括输入区域(或第一部分)、输出区域(或第二部分)以及限定在输入区域和输出区域之间的沟道区域(或第三部分)。第一半导体图案PS1的沟道区域可以限定为与以下在本文中更详细地描述的第一阻挡图案BR1和第一控制电极GE1对应，并且第二半导体图案PS2的沟道区域可以限定为与以下在本文中更详细地描述的第二阻挡图案BR2和第二控制电极GE2对应。输入区域和输出区域可以掺杂有掺杂剂，并且因此，与沟道区域相比，输入区域和输出区域可以具有相对高的导电性。输入区域和输出区域可以掺杂有n型掺杂剂。在本示例性实施方式中，描述了n型第一半导体图案PS1和n型第二半导体图案PS2作为代表性示例，然而，第一半导体图案PS1和第二半导体图案PS2中的每一个可以是p型半导体图案，并且可以掺杂有彼此不同的掺杂剂。
第一绝缘层10在缓冲层BFL上。第一绝缘层10与像素PX(参照图1和图2)公共地重叠，并且覆盖第一半导体图案PS1和第二半导体图案PS2。第一绝缘层10可以是无机层和/或有机层，并且可以具有单层或多层结构。
第一阻挡图案BR1和第一控制电极GE1在第一绝缘层10上。第一阻挡图案BR1和第一控制电极GE1与第一半导体图案PS1的沟道区域重叠。第一绝缘层10定位成与第一半导体图案PS1接触(例如，直接接触)，第一阻挡图案BR1定位成与第一绝缘层10接触(例如，直接接触)，并且第一控制电极GE1定位成与第一阻挡图案BR1接触(例如，直接接触)。
第一阻挡图案BR1可以包括镓(Ga)氧化物和锌(Zn)氧化物。第一阻挡图案BR1可以包括其中混合有镓氧化物和锌氧化物的材料。第一阻挡图案BR1可以包括通过用镓掺杂锌氧化物获得的镓锌氧化物(GZO)。根据实施方式，镓氧化物的含量相对于第一阻挡图案BR1中的原子总量为约4at％至约8at％，并且锌氧化物的含量相对于第一阻挡图案BR1中的原子总量为约92at％至约96at％。第一阻挡图案BR1可具有约100埃至约200埃的厚度。因为第一阻挡图案BR1具有本文中所描述的组成比例和厚度范围，所以在蚀刻第一阻挡图案BR1和第一控制电极GE1的工艺中，可以防止或减小由不同材料之间的蚀刻速率的差异而引起的问题。
第一控制电极GE1可以具有两层堆叠结构。第一控制电极GE1可以包括含有钛(Ti)的第一层以及在第一层上且含有铜(Cu)的第二层。第一控制电极GE1的第一层可以与第一阻挡图案BR1接触，并且第二层可以与第一阻挡图案BR1间隔开，且第一层插置在第二层和第一阻挡图案BR1之间。
在一些实施方式中，第三阻挡图案BR3和第四阻挡图案BR4可以在第一绝缘层10上。栅极线GL可以在第三阻挡图案BR3上。电容器Cst的第一电极CE1可以在第四阻挡图案BR4上。
第三阻挡图案BR3和第四阻挡图案BR4可以通过与第一阻挡图案BR1基本相同的工艺形成。例如，第三阻挡图案BR3和第四阻挡图案BR4可以包括与第一阻挡图案BR1基本相同的材料。第三阻挡图案BR3和第四阻挡图案BR4可以包括镓(Ga)氧化物和锌(Zn)氧化物。
栅极线GL和第一电极CE1可以通过与第一控制电极GE1基本相同的工艺形成，并且因此，栅极线GL和第一电极CE1可以具有与第一控制电极GE1基本相同的堆叠结构。在一些实施方式中，第一控制电极GE1可以在平面图中联接至栅极线GL。栅极线GL可以向第一薄膜晶体管T1施加导通信号。
第二绝缘层20在第一绝缘层10上，以覆盖第一阻挡图案BR1、第一控制电极GE1、第三阻挡图案BR3、栅极线GL、第四阻挡图案BR4和第一电极CE1。第二绝缘层20与像素PX公共地重叠。第二绝缘层20可以是无机层和/或有机层，并且可以具有单层或多层结构。根据实施方式，第二绝缘层20可以是通过化学气相沉积(CVD)方法形成的无机层。
第二阻挡图案BR2和第五阻挡图案BR5可以在第二绝缘层20上。第二控制电极GE2可以在第二阻挡图案BR2上。电容器Cst的第二电极CE2可以在第五阻挡图案BR5上。第二阻挡图案BR2和第二控制电极GE2可以与第二半导体图案PS2的沟道区域重叠。
第二阻挡图案BR2和第五阻挡图案BR5可以包括与第一阻挡图案BR1基本相同的材料。第二阻挡图案BR2和第五阻挡图案BR5可以包括镓(Ga)氧化物和锌(Zn)氧化物。第二控制电极GE2和第二电极CE2可以通过基本上相同的工艺形成，并且因此可以具有基本上相同的堆叠结构。第二控制电极GE2和第二电极CE2可以包括与第一控制电极GE1基本相同的材料，并且可以具有与第一控制电极GE1基本相同的堆叠结构。在一些实施方式中，根据另一个实施方式，第二控制电极GE2可以在与第一控制电极GE1基本相同的层上。
第三绝缘层30可以在第二绝缘层20上，以覆盖第二阻挡图案BR2、第二控制电极GE2、第五阻挡图案BR5和第二电极CE2。第三绝缘层30可以是无机层和/或有机层，并且可以具有单层或多层结构。第一绝缘层10、第二绝缘层20和第三绝缘层30可以包括选自铝氧化物、钛氧化物、硅氮化物、硅氧化物、硅氮氧化物、锆氧化物和铪氧化物中的至少一种。在本示例性实施方式中，第三绝缘层30可以具有硅氧化物的单层结构。
连接信号线和输入/输出电极可以在第三绝缘层30上。第一输入电极DE1和第一输出电极SE1可以在第三绝缘层30上，以分别通过第一接触孔CH1和第二接触孔CH2联接至第一半导体图案PS1的输入区域和输出区域。第二输入电极DE2和第二输出电极SE2可以在第三绝缘层30上，以分别通过第三接触孔CH3和第四接触孔CH4联接至第二半导体图案PS2的输入区域和输出区域。第一接触孔CH1至第四接触孔CH4可以穿过第一绝缘层10、第二绝缘层20和第三绝缘层30。
第一连接信号线CNL1和第二连接信号线CNL2可以在第三绝缘层30上。第一连接信号线CNL1可以通过第五接触孔CH5联接至栅极线GL，并且第二连接信号线CNL2可以通过第六接触孔CH6联接至第二电极CE2。在一些实施方式中，第一连接信号线CNL1可以联接至像素驱动电路的另一薄膜晶体管。
第四绝缘层40可以在第三绝缘层30上，以覆盖连接信号线和输入/输出电极。第四绝缘层40的材料不应受特别限制。连接电极CNE可以在第四绝缘层40上。连接电极CNE可以通过限定成贯穿第四绝缘层40的第七接触孔CH7直接或间接地联接(例如，通过另一连接信号线电联接)至第二输出电极SE2。第五绝缘层50(或钝化层)可以在第四绝缘层40上，以覆盖连接电极CNE。第五绝缘层50可以是有机层，并且可以具有单层或多层结构。
在本示例性实施方式中，第四绝缘层40和第五绝缘层50中的每一个可以是聚酰亚胺基树脂层的单层结构，然而，它不应限于此或由此限制。例如，第四绝缘层40和第五绝缘层50中的每一个可以包括选自丙烯酸基树脂、甲基丙烯酸基树脂、聚异戊二烯、乙烯基树脂、环氧基树脂、氨基甲酸乙酯基树脂、纤维素基树脂、硅氧烷基树脂、聚酰胺基树脂和二萘嵌苯基树脂中的至少一种。
有机发光二极管OLED在第五绝缘层50上。有机发光二极管OLED的阳极AE在第五绝缘层50上。阳极AE通过限定成贯穿第五绝缘层50的第八接触孔CH8联接至连接电极CNE。像素限定层PDL在第五绝缘层50上。
阳极AE的至少一部分可以通过像素限定层PDL的开口OP暴露。像素限定层PDL的开口OP可以限定像素的发光区域PXA。例如，像素PX(参照图1)可以在平面图中布置在显示面板DP(参照图1)中。布置有像素PX的区域可以限定为像素区域，并且一个像素区域可以包括发光区域PXA和限定成与发光区域PXA相邻的非发光区域NPXA。非发光区域NPXA可以围绕发光区域PXA。
空穴控制层HCL公共地位于发光区域PXA和非发光区域NPXA中。诸如空穴控制层HCL的公共层可以公共地形成在像素PX(参照图1和图2)中。空穴控制层HCL可以包括空穴传输层和空穴注入层。
有机发光层EML可以在空穴控制层HCL上。有机发光层EML可以仅在与开口OP对应的区域中。例如，像素PX的有机发光层EML可以具有介于像素PX的有机发光层EML之间的边界。
在本示例性实施方式中，有机发光层EML被图案化。然而，有机发光层EML可以公共地位于像素PX中。在这种情况下，有机发光层EML可以产生白光或蓝光。此外，有机发光层EML可以具有多层结构。
电子控制层ECL可以在有机发光层EML上。电子控制层ECL可以包括电子传输层和电子注入层。阴极CE可以在电子控制层ECL上。电子控制层ECL和阴极CE可以公共地位于像素PX中。
薄膜封装层TFE位于阴极CE上。薄膜封装层TFE公共地位于像素PX中。在本示例性实施方式中，薄膜封装层TFE直接覆盖阴极CE。在本公开的示例性实施方式中，可以包括封盖层，以覆盖阴极CE。在本公开的示例性实施方式中，有机发光二极管OLED的堆叠结构可以具有与图3中所示的结构倒置(例如，翻转180°)的结构。
薄膜封装层TFE可以至少包括无机层和有机层。在本公开的示例性实施方式中，薄膜封装层TFE可以包括两个无机层和在两个无机层之间的有机层。在本公开的示例性实施方式中，薄膜封装层TFE可以包括多个无机层和与无机层交替堆叠的多个有机层。
封装无机层可以保护有机发光二极管OLED不受湿气和氧气的影响，并且封装有机层可以保护有机发光二极管OLED不受例如灰尘颗粒的外来物质的影响。封装无机层可以包括硅氮化物层、硅氮氧化物层、硅氧化物层、钛氧化物层和/或铝氧化物层，然而，它不应受特别限制。封装有机层可以包括丙烯酸基有机层，然而，它不应受特别限制。
与图3不同，根据本公开的示例性实施方式，可以省略第四绝缘层40和连接电极CNE。第五绝缘层50可以覆盖第二输出电极SE2，并且阳极AE可以直接或间接联接至第二输出电极SE2。根据本示例性实施方式，就等效电路而言，第二薄膜晶体管T2和有机发光二极管OLED直接电联接，然而，本公开不应限于此或由此限制。在本公开的示例性实施方式中，就等效电路而言，在第二薄膜晶体管T2和有机发光二极管OLED之间还可以有另一薄膜晶体管。
根据本公开的示例性实施方式的显示面板中所包括的第一薄膜晶体管包括在第一控制电极下方的第一阻挡图案，并且第一阻挡图案包括金属氧化物。例如，第一阻挡图案包括镓氧化物和锌氧化物。因为根据示例性实施方式的薄膜晶体管包括含有镓锌氧化物的阻挡图案，所以即使在低氧分压工艺下形成氧化物半导体图案，也可以通过在氧化物半导体图案上形成由镓锌氧化物形成的阻挡图案的工艺中提供氧气来改善氧化物半导体图案的稳定性和可靠性。因此，通过低氧分压工艺增加氧化物半导体图案的导电性，同时保持氧化物半导体图案的高稳定性和可靠性。
在下文中，将参照图5A至图5K描述根据本公开的示例性实施方式的显示面板的制造方法。
图5A至图5K是示出根据本公开的示例性实施方式的显示面板的制造方法的剖视图。图5A至图5E以及图5H至图5K示出了与图3对应的区域。在图5A至图5K中，将不在这里重复与参考图1至图4描述的元件相同的元件的重复描述。
参照图5A，在基层BL上形成无机层。无机层通过沉积无机材料形成，并且在显示面板的制造方法中，多个无机层可通过依次沉积多个无机材料形成。例如，在显示面板的制造方法中，可以通过依次形成硅氧化物层和硅氮化物层来形成缓冲层BFL。
如图5A中所示，在缓冲层BFL上形成第一初步半导体图案PS1-P和第二初步半导体图案PS2-P。第一初步半导体图案PS1-P和第二初步半导体图案PS2-P通过形成并图案化半导体层而形成。在图案化之前和之后使半导体层结晶。第一初步半导体图案PS1-P和第二初步半导体图案PS2-P由镓(Ga)氧化物、锌(Zn)氧化物和/或铟(In)氧化物形成。在形成第一初步半导体图案PS1-P和第二初步半导体图案PS2-P时，氧分压可以等于或小于约40％。由于第一初步半导体图案PS1-P和第二初步半导体图案PS2-P在等于或小于约40％的氧分压的条件下形成，因此可以改善半导体图案的诸如传导性(例如，导电性)的电特性。
如图5A中所示，在缓冲层BFL上形成第一绝缘层10。第一绝缘层10通过沉积、涂覆或印刷工艺形成。形成第一绝缘层10的方法可以是根据第一绝缘层10的材料而合适地或适当地选择的。例如，可以通过使用化学气相沉积(CVD)方法沉积硅氧化物和/或硅氮化物来形成第一绝缘层10。
参照图5B，可以使用金属氧化物在第一绝缘层10上形成第一初步阻挡层BR-P。第一初步阻挡层BR-P可以由镓(Ga)氧化物和锌(Zn)氧化物形成。在形成第一初步阻挡层BR-P时，可以在等于或大于约60％的氧分压的条件下沉积掺杂有镓的锌，使得第一初步阻挡层BR-P由镓锌氧化物(GZO)形成。在第一初步阻挡层BR-P中，镓氧化物的含量可以是约4at％至约8at％，并且锌氧化物的含量可以是约92at％至约96at％。
参照图5C，可以在第一初步阻挡层BR-P上连续地形成第一层CL1和第二层CL2。第一层CL1和第二层CL2可以通过沉积彼此不同的金属材料来形成。第一层CL1可以通过沉积钛(Ti)形成。第二层CL2可以通过沉积铜(Cu)形成。在下文中，第一层CL1和第二层CL2可以被称为初步电极层，初步电极层通过蚀刻工艺形成电极和布线。
参照图5D，图案化第一初步阻挡层BR-P、第一层CL1和第二层CL2。当图案化第一初步阻挡层BR-P时，形成第一阻挡图案BR1、第三阻挡图案BR3和第四阻挡图案BR4。当图案化第一层CL1和第二层CL2时，形成第一控制电极GE1、栅极线GL和第一电极CE1。第一初步阻挡层BR-P、第一层CL1和第二层CL2可以通过本领域中使用的任何合适的湿法蚀刻方法或干法蚀刻方法来图案化。第一初步阻挡层BR-P、第一层CL1和第二层CL2可以通过相同(例如，基本上相同)的蚀刻工艺同时图案化。
在显示面板的制造方法中，在形成半导体图案之后且在形成控制电极之前，由镓锌氧化物形成阻挡图案。因此，尽管氧化物半导体图案是在低氧分压的条件下形成的，但是通过在氧化物半导体图案上形成由镓锌氧化物形成的阻挡图案的工艺中供应氧气，可以改善氧化物半导体图案的稳定性和可靠性。
参照图5E，在第一绝缘层10上形成第二绝缘层20。第二绝缘层20可以通过使用化学气相沉积(CVD)方法沉积无机材料或有机材料来形成。根据实施方式，第二绝缘层20可以通过使用化学气相沉积(CVD)方法沉积硅氧化物或硅氮化物来形成。
图5F和图5G是示出当阻挡图案BR1'由与本公开的示例性实施方式的材料不同的材料形成时，第一绝缘层、阻挡图案、第一控制电极和第二绝缘层的状态的放大图。图5F和图5G示出了当阻挡图案BR1'由包含铟的材料形成时的状态。
如图5F和图5G中所示，当阻挡图案BR1'由包含铟的材料(例如，铟镓锌氧化物(IGZO))形成时，阻挡图案BR1'中所包含的铟氧化物可以在随后的工艺中在高温条件下还原为铟金属。例如，当在通过化学气相沉积方法在阻挡图案BR1'和第一控制电极GE1上形成第二绝缘层20的工艺中施加等于或大于约200℃的温度时，铟氧化物可以通过氢气还原成铟金属。还原的铟金属可以扩散到第一控制电极GE1，或者可以由于第一控制电极GE1和第一绝缘层10之间的界面处的金属颗粒PT而产生空隙。因此，绝缘层的均匀性可能劣化或降低，并且可能导致增加的雾度。
在本公开的示例性实施方式中，阻挡图案由不包括铟的材料(例如，镓锌氧化物(GZO))形成，并且因此，即使在随后的工艺中产生热量，也不会产生还原的金属颗粒。因此，可以防止或减少诸如绝缘层的层均匀性的劣化和雾度的出现的缺陷。
参照图5H，在第二绝缘层20上形成第二阻挡图案BR2和第五阻挡图案BR5，在第二阻挡图案BR2上形成第二控制电极GE2，并且在第五阻挡图案BR5上形成第二电极CE2。第二控制电极GE2和第二电极CE2可以具有单层或多层结构。第二阻挡图案BR2、第二控制电极GE2、第五阻挡图案BR5和第二电极CE2可以通过图5B至图5D中所示的工艺形成。
可以使用第一控制电极GE1和第二控制电极GE2作为掩膜掺杂第一初步半导体图案PS1-P和第二初步半导体图案PS2-P。分别与第一控制电极GE1和第二控制电极GE2重叠的区域(在下文中，称为“沟道区域”)不被掺杂，并且每个沟道区域的两个相邻区域(输入区域和输出区域)被掺杂。在本示例性实施方式中，两个相邻区域可以掺杂n型掺杂剂，例如5价元素(例如，五价元素)。
在这之后，可以进行热处理工艺。在约400℃至约500℃(例如，约450℃)的温度下对第一半导体图案PS1和第二半导体图案PS2进行热处理。掺杂剂可以通过热处理工艺均匀地(例如，基本上均匀地)扩散到输入区域和输出区域中。
参照图5I，可以在第二绝缘层20上形成第三绝缘层30。第三绝缘层30可以通过沉积、涂覆和/或印刷工艺形成。然后，可以形成第一接触孔CH1至第六接触孔CH6。在这种情况下，第一半导体图案PS1和第二半导体图案PS2的通过第一接触孔CH1至第四接触孔CH4暴露的一些部分可以被氧化。可以执行清洁工艺以降低第一半导体图案PS1和第二半导体图案PS2的接触电阻。清洁溶液可以去除围绕第一接触孔CH1至第四接触孔CH4形成的二氧化硅等。
参照图5J，通过沉积工艺在第三绝缘层30上形成导电图案。可以形成第一输入电极DE1、第一输出电极SE1、第二输入电极DE2、第二输出电极SE2、第一连接信号线CNL1和第二连接信号线CNL2。导电图案可以具有Ti/Al/Ti的三层结构。
参照图5K，执行后续工艺以完成显示面板。形成第四绝缘层40，并且形成第七接触孔CH7。在第四绝缘层40上形成连接电极CNE。形成第五绝缘层50，并且形成第八接触孔CH8。在第五绝缘层50上形成有机发光二极管OLED。
阳极AE在第五绝缘层50上形成为通过第八接触孔CH8联接至连接电极CNE。像素限定层PDL在第五绝缘层50上形成为暴露阳极AE的中央部分。
然后，依次形成空穴控制层HCL、有机发光层EML、电子控制层ECL和阴极CE。在阴极CE上形成薄膜封装层TFE。封装有机层和/或封装无机层通过沉积工艺和/或喷墨印刷工艺形成。
图6A是示出现有晶体管的电特性的曲线图。图6B是示出根据本公开的示例性实施方式的晶体管的电特性的曲线图。图6B示出了其中阻挡图案定位成与半导体图案重叠且控制电极在阻挡图案上的晶体管的电特性。图6A示出了从其省略阻挡图案的现有晶体管的电特性。
参照图6A和图6B，因为根据本公开的示例性实施方式的晶体管包括与半导体图案重叠的阻挡图案，所以可以改善半导体图案的稳定性和可靠性，并且可以稳定地保持晶体管的电特性。在图6A的区域A的结果中，在其中省略阻挡图案的现有晶体管的情况下，在低氧分压下形成的氧化物半导体图案中出现短路，并且因此，无法在低于某一电压时测量电流密度。在根据本公开的示例性实施方式的晶体管中，可以在形成与半导体图案重叠的阻挡图案的工艺中向氧化物半导体图案提供氧气。因此，可以改善半导体图案的稳定性和可靠性，并且可以防止发生短路(或者可以降低这种短路的可能性或程度)，从而稳定地保持晶体管的电特性。
尽管已经描述了本公开的示例性实施方式，但是应当理解的是，本公开不应限于这些示例性实施方式，而是本领域普通技术人员可以在如所附要求保护的本公开的精神和范围内进行各种改变和修改。
因此，所公开的主题不应限于本文中所描述的任何单个实施方式，并且本公开的范围应根据所附权利要求及其等同来确定。

Claims (10)

1.显示面板，包括：
基层；
第一薄膜晶体管，在所述基层上；
第二薄膜晶体管，电联接至所述第一薄膜晶体管；以及
发光元件，电联接至所述第二薄膜晶体管，所述第一薄膜晶体管包括：
第一半导体图案，在所述基层上；
第一阻挡图案，在所述第一半导体图案上并且包括镓氧化物和锌氧化物；以及
第一控制电极，在所述第一阻挡图案上并且与所述第一半导体图案重叠。
2.根据权利要求1所述的显示面板，还包括第一绝缘层，所述第一绝缘层在所述基层上以覆盖所述第一半导体图案，其中，所述第一绝缘层在所述第一半导体图案和所述第一阻挡图案之间。
3.根据权利要求2所述的显示面板，其中，所述第一绝缘层与所述第一半导体图案接触，所述第一阻挡图案与所述第一绝缘层接触，并且所述第一控制电极与所述第一阻挡图案接触。
4.根据权利要求2所述的显示面板，还包括第二绝缘层，所述第二绝缘层在所述第一绝缘层上以覆盖所述第一控制电极，其中，所述第二薄膜晶体管包括：
第二半导体图案，在所述基层上；
第二阻挡图案，在所述第二绝缘层上并且包括所述镓氧化物和所述锌氧化物；
第二控制电极，在所述第二阻挡图案上并且与所述第二半导体图案重叠；以及
第二输入电极和第二输出电极，联接至所述第二半导体图案。
5.根据权利要求4所述的显示面板，还包括：
第三阻挡图案，在所述第一绝缘层上；以及
栅极线，在所述第三阻挡图案上并且电联接至所述第一薄膜晶体管。
6.根据权利要求5所述的显示面板，还包括电联接至所述第二薄膜晶体管的电容器，其中，所述电容器包括：
第四阻挡图案，在所述第一绝缘层上；
第一电极，在所述第四阻挡图案上；
第五阻挡图案，在所述第二绝缘层上；以及
第二电极，在所述第五阻挡图案上。
7.根据权利要求6所述的显示面板，其中，所述第三阻挡图案、所述第四阻挡图案和所述第五阻挡图案包括与所述第一阻挡图案相同的材料。
8.根据权利要求1所述的显示面板，其中，所述镓氧化物的含量相对于所述第一阻挡图案中的原子总量为4at％至8at％，并且所述锌氧化物的含量相对于所述第一阻挡图案中的所述原子总量为92at％至96at％。
9.薄膜晶体管，包括：
第一半导体图案，包括沟道区域和接触区域；
第一绝缘层，在所述第一半导体图案上；
第一阻挡图案，在所述第一绝缘层上并且包括镓氧化物和锌氧化物；
第一控制电极，在所述第一阻挡图案上并且与所述第一半导体图案的所述沟道区域重叠；
第一输入电极，联接至所述第一半导体图案的所述接触区域；以及
第一输出电极，联接至所述第一半导体图案的所述接触区域。
10.制造显示面板的方法，包括：
在基层上形成半导体图案；
使用镓氧化物和锌氧化物在所述半导体图案上形成阻挡图案；
在所述阻挡图案上形成控制电极，以与所述半导体图案重叠；
在所述基层上形成输入电极和输出电极，所述输入电极和所述输出电极联接至所述半导体图案；以及
在所述基层上形成发光元件。
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