KR20210007159A - 전력 반도체 패키지 및 이의 제조 방법 - Google Patents

전력 반도체 패키지 및 이의 제조 방법 Download PDF

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Abstract

본 발명에 따른 전력 반도체 패키지 및 이의 제조 방법에서, 상기 전력 반도체 패키지는 하부 세라믹층 및 상기 하부 세라믹층의 상면 및 하면 각각에 형성되는 제1 및 제2 하부 금속층들을 포함하는 하부 인쇄회로기판, 상기 제1 하부 금속층 상에 접합되는 전력 반도체 칩, 유연성을 갖는 재질을 포함하며, 일 측은 상기 전력 반도체 칩 상에 접착되고 타 측은 외부 버스바에 결합되는 배선부 및 상기 하부 인쇄회로기판 상에 접합되는 것으로서, 상부 세라믹층 및 상기 상부 세라믹층의 상면 및 하면 각각에 형성되는 제1 및 제2 상부 금속층들을 포함하는 상부 인쇄회로기판을 포함한다.

Description

전력 반도체 패키지 및 이의 제조 방법{POWER SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 전력 반도체 패키지 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 차량의 모터 구동에 필요한 전력 반도체 패키지 및 이의 제조 방법 에 관한 것이다.
차량용 모터는 교류 전류를 필요로 하고, 배터리는 직류 전원이기 때문에, 인버터는 배터리의 직류 전류를 교류로 변환하는 동작을 수행한다.
파워모듈은 이러한 인버터 내에서 전류의 극성을 만들어주는 핵심부품으로서, 전력반도체와 다이오드, 그리고 전력반도체를 둘러싸는 패키지 소재(세라믹기판, 리드프레임, 본딩 와이어, 스페이서, 솔더)들로 구성되어 있다.
최근에는 모터의 구동거리가 점차 증가함에 따라, 대용량 배터리와 인버터에 대한 니즈가 꾸준히 증가하고 있으며, 파워모듈 역시 고용량, 고밀도, 고집적 화를 위한 기술을 필요로 하고 있다.
종래에는 파워모듈을 인버터 내에 장착 시, 볼트 체결, 솔더링 또는 레이저 융착 방식을 이용하여 리드프레임과 버스바를 결합시키고 있다. 이러한 기계적 결합 방식은 물리적으로 강한 체결을 할 수 있으나, 체결에 의해 파워모듈 내부에 응력이 축적된 상태에서 진동과 충격이 가해질 경우, 볼트의 풀림, 리드프레임의 변형, 리드프레임 및 버스바 사이에 형성된 접합부의 박리, 모듈 내부의 손상 등의 문제가 초래된다.
이는 버스바에서 파워모듈에 이르는 모든 소재가 높은 강도를 가지는 금속/세라믹 소재로 구성되어, 진동과 충격을 감쇠해줄 수 있는 버퍼의 역할을 하는 부분이 없기 때문이다.
한편, 와이어 본딩 공정을 이용하여 칩과 리드프레임을 연결하는 경우, 칩과 리드프레임의 스케일의 차이 때문에, 와이어에 심한 굴곡이 야기된다. 이러한 굴곡에 의해서, 와이어의 뒤틀림이 심하게 발생하는 부위에서 크랙(crack)이 빈번히 발생되며, 특히 몰딩 사출 시 사출압력에 의해 단선이 쉽게 발생된다.
또한, 공정 시 충분한 와이어의 접합강도를 확보하지 못한 경우, 와이어가 접합부로부터 떨어지는 리프트 오프(lift-off) 현상이 발생하며, 본딩된 와이어의 최고 높이, 즉 와이어의 일 단부로부터 만곡된 부분의 최상부 지점에 이르는 높이가 너무 크거나, 선경이 너무 얇을 경우, 몰딩 사출압에 의해 와이어가 무너져서 와이어 간의 쇼트(short)가 야기되는 문제가 있다.
대한민국 공개특허 제10-2013-0076505호
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은, 하부 세라믹층 및 상기 하부 세라믹층의 상면 및 하면 각각에 형성되는 제1 및 제2 하부 금속층을 포함하는 상부 인쇄회로기판에서, 상기 제1 하부 금속층의 표면을 에칭하여 높낮이가 서로 다른 제1 금속부 및 제2 금속부를 형성한 후, 상기 제2 금속부 상에 전력 반도체 칩을 접합함으로써, 부품 실장을 효율적으로 수행하며, 종래의 리드프레임의 역할을 하는 배선부를 연성인쇄회로기판(FPCB)로 구성함으로써 유연성을 확보한 전력 반도체 패키지에 관한 것이다.
또한, 본 발명의 다른 목적은 상기 전력 반도체 패키지의 제조 방법에 관한 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 전력 반도체 패키지는, 하부 세라믹층 및 상기 하부 세라믹층의 상면 및 하면 각각에 형성되는 제1 및 제2 하부 금속층들을 포함하는 하부 인쇄회로기판, 상기 제1 하부 금속층 상에 접합되는 전력 반도체 칩, 유연성을 갖는 재질을 포함하며, 일 측은 상기 전력 반도체 칩 상에 접착되고 타 측은 외부 버스바에 결합되는 배선부 및 상기 하부 인쇄회로기판 상에 접합되는 것으로서, 상부 세라믹층 및 상기 상부 세라믹층의 상면 및 하면 각각에 형성되는 제1 및 제2 상부 금속층들을 포함하는 상부 인쇄회로기판을 포함한다.
상기 제1 하부 금속층은, 제1 높이를 가지는 제1 금속부 및 상기 제1 높이 보다 낮은 제2 높이를 가지는 제2 금속부를 포함하고, 상기 전력 반도체 칩은, 상기 제2 금속부 상에 접합되는 것을 특징으로 한다.
일 실시예에서, 상기 전력 반도체 칩 및 상기 배선부는, 이방성 전도 필름(ACF, Anisotropic Conductive Film)에 의해 서로 접착될 수 있다.
일 실시예에서, 상기 배선부는, 연성인쇄회로기판(FPCB)으로 이루어질 수 있다.
일 실시예에서, 상기 상부 인쇄회로기판은, 상기 배선부의 일 측이 상기 전력 반도체 칩 상에 접착되도록, 내부 공간을 형성하며 상기 하부 인쇄회로기판 상에 접합될 수 있다.
일 실시예에서, 상기 제2 상부 금속층은, 상기 제1 금속부의 일부분 상 및/또는 상기 전력 반도체 칩의 일부분 상에 접합되도록 형성될 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 상기 전력 반도체 패키지의 제조 방법에서, 하부 인쇄회로기판을 형성한다. 상기 하부 인쇄회로기판 상에 솔더 페이스트(solder paste)를 프린팅한다. 상기 전력 반도체 칩을 상기 솔더 페이스트 상에 접착시킨다. 상부 인쇄회로기판을 형성한다. 상기 상부 인쇄회로기판을 상기 하부 인쇄회로기판 상에 내부 공간이 형성되도록 접합시킨다. 배선부의 일 측을 상기 전력 반도체 칩의 상면 중 상기 내부 공간에 노출된 부분에 접착시키고 상기 배선부의 타 측을 외부 버스바에 결합시킨다. 상기 내부 공간을 향하여 수지를 주입시킨다.
일 실시예에서, 상기 하부 인쇄회로기판을 형성하는 단계는, 제2 하부 금속층의 상면에 하부 세라믹층을 적층하는 단계, 상기 하부 세라믹층의 상면에 제1 하부 금속층을 적층하는 단계 및 상기 제1 하부 금속층의 일부를 에칭하여, 제1 높이를 가지는 제1 금속부 및 상기 제1 높이 보다 낮은 높이를 가지는 제2 금속부를 형성하는 단계를 포함한다.
일 실시예에서, 상기 상부 인쇄회로기판을 형성하는 단계는, 제1 상부 금속층의 상면에 상부 세라믹층을 적층하는 단계 및 상기 상부 세라믹층의 상면에 제2 상부 금속층을 적층하는 단계를 포함하고, 상기 상부 인쇄회로기판을 상기 하부 인쇄회로기판 상에 접합시키는 단계에서, 상기 제2 상부 금속층이 상기 하부 인쇄회로기판과 마주보도록, 상기 상부 인쇄회로기판을 상기 하부 인쇄회로기판 상에 접합시킬 수 있다.
일 실시예에서, 상기 배선부의 일 측을 전력 반도체 상에 접착시키는 단계에서, 이방성 전도 필름(ACF, Anisotropic Conductive Film)을 이용하여 상기 배선부를 상기 전력 반도체에 접착시킬 수 있다.
일 실시예에서, 상기 배선부는, 연성인쇄회로기판(FPCB)으로 이루어질 수 있다.
일 실시예에서, 상기 수지는, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)일 수 있다.
본 발명에 따른 전력 반도체 패키지 및 이의 제조 방법을 통해, 상부 인쇄회로기판과 하부 인쇄회로기판 사이에 내부 공간을 형성하고, 상기 배선부를 상기 내부 공간 상에 노출된 반도체 칩 상에 접합되도록 함으로써, 종래에 리드 프레임을 모듈 양단에 결합시키고 상기 리드 프레임을 버스바와 결합시킴으로써, 모듈 양단이 상기 리드 프레임에 의한 강한 구속에 의해 내부 응력 및 진동/충격에 의한 스트레스가 증가하는 문제를 개선시킬 수 있으며, 이에 따라 반도체 패키지의 내구 신뢰성을 개선시킬 수 있고, 배선부의 본딩(bonding)을 위한 공간을 최소화하여 초박형 모듈을 구현할 수 있다.
또한, 배선부와 전력 반도체 칩을 이방성 전도 필름(ACF)을 이용하여 고정함으로써, 수지 주입 시 수지 압력에 의해 배선부와 전력 반도체 칩의 접착부가 박리되는 현상을 방지할 수 있다.
아울러, 배선부를 유연성을 갖는 연성인쇄회로기판으로 구성하여 전력 반도체 칩에 본딩함으로써, 수지 주입 시 수지 압력에 의해 와이어가 손상되는 현상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 패키지를 도시한 구조도이다.
도 2는 도 1의 전력 반도체 패키지에서 'A' 부분을 확대한 확대도이다.
도 3은 도 1의 전력 반도체 패키지의 제조 방법을 도시한 흐름도이다.
도 4는 도 3의 전력 반도체 패키지의 제조 방법에서, 하부 인쇄회로기판을 형성하는 단계를 도시한 흐름도이다.
도 5는 도 3의 전력 반도체 패키지의 제조 방법에서, 상부 인쇄회로기판을 형성하는 단계를 도시한 흐름도이다.
도 6a 내지 도 6g는 도 1의 전력 반도체 패키지의 제조 방법을 도시한 공정도들이다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 개시된 발명의 바람직한 일 실시예이며, 본 출원의 출원 시점에 있어서 본 명세서의 실시예와 도면을 대체할 수 있는 다양한 변형 예들이 있을 수 있다.
또한, 본 명세서의 각 도면에서 제시된 동일한 참조 번호 또는 부호는 실질적으로 동일한 기능을 수행하는 부품 또는 구성 요소를 나타낸다.
또한, 본 명세서에서 사용한 용어는 실시예를 설명하기 위해 사용된 것으로, 개시된 발명을 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
또한, 본 명세서에서 사용한 "제1", "제2" 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않으며, 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
이하에서는 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 패키지를 도시한 구조도이고, 도 2는 도 1의 전력 반도체 패키지에서 'A' 부분을 확대한 확대도이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 패키지(10)는, 하부 인쇄회로기판(100), 전력 반도체 칩(200), 배선부(300) 및 상부 인쇄회로기판(400)을 포함한다.
상기 하부 인쇄회로기판(100)은, 제1 하부 금속층(110), 하부 세라믹층(120) 및 제2 하부 금속층(130)을 포함한다.
상기 하부 세라믹층(120)은 세라믹을 포함할 수 있다.
상기 하부 세라믹층(120)의 상면에는 상기 제1 하부 금속층(110)이 형성되고, 상기 하부 세라믹층(120)의 하면에는 상기 제2 하부 금속층(130)이 형성된다.
상기 제1 및 제2 하부 금속층(130)들 각각은, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 금(Au), 은(Ag), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 몰리브덴(Mo), 팔라듐(Pd), 카드뮴(Cd), 인듐(In), 주석(Sn), 안티모니(Sb), 텅스텐(W), 백금(Pt), 납(Pb), 비스무스(Bi), 마그네슘(Mg), 칼슘(Ca), 바냐듐(V), 스칸듐(Sc), 로듐(Rh), 루테늄(Ru), 이트륨(Y) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
한편, 상기 제1 하부 금속층(110)은 제1 금속부(111) 및 제2 금속부(112)로 구성될 수 있다. 상기 제1 금속부(111) 및 상기 제2 금속부(112)는 일체로 형성될 수 있으며 분리되어 구성될 수도 있다.
상기 제1 및 제2 금속부(112)들은 서로 소정의 높이차를 형성하는데, 이 경우, 상기 제1 금속부(111)는 제1 높이(h1)를 가지도록 형성되고, 상기 제2 금속부(112)는 상기 제1 높이(h1) 보다 낮은 높이를 가지도록 형성된다.
상기 전력 반도체 칩(200)은 상기 제1 하부 금속층(110) 중, 상기 제2 금속부(112) 상에 접합되며, 이에 따라 상기 하부 인쇄회로기판(100)의 상부에서 별도의 실장 공간을 필요로 하지 않고, 상기 하부 인쇄회로기판(100) 상에 효율적으로 실장될 수 있다.
이 경우, 상기 전력 반도체 칩(200)은 상기 제1 금속부(111)의 제1 높이(h1)와 동일한 높이를 가지거나 상기 제1 높이(h1) 보다 낮은 제2 높이(h2)를 가지도록 형성될 수 있으며, 이에 따라 상기 전력 반도체 칩(200)은 상기 제1 하부 금속층(110)의 상부 공간을 차지 않고 상기 제1 하부 금속층(110) 상에 더욱 효율적으로 실장될 수 있다.
또한, 상기 전력 반도체 칩(200)은 솔더링(soldering)을 통해 상기 제2 금속부(112) 상에 고정될 수 있다. 이 경우, 상기 제2 금속부(112) 상에 솔더 페이스트(500)(solder paste)를 프린팅한 후 상기 전력 반도체 칩(200)을 상기 솔더 페이스트(500) 상에 부착시킴으로써, 상기 전력 반도체 칩(200)이 상기 제2 금속부(112) 상에 접합되도록 할 수 있다.
한편, 상기 배선부(300)는 상기 전력 반도체 칩(200)과 외부 버스바의 연결을 위한 것으로, 일 측은 상기 전력 반도체 칩(200) 상에 접합되고 타 측은 상기 외부 버스바와 결합된다.
또한, 상기 배선부(300)는 유연성을 갖는 재질로 구성될 수 있다. 예를 들어, 상기 배선부(300)는 연성인쇄회로기판(FPCB)으로 이루어질 수 있다.
종래의 반도체 패키지에서는 리드 프레임을 모듈의 양단에 각각 형성하여 상기 리드 프레임을 통해 모듈과 외부 버스바를 연결하고, 와이어 본딩 공정을 이용하여 상기 리드 프레임과 모듈을 구성하는 전력 반도체 칩(200)을 연결한다. 이 때, 와이어가 본딩된 공간을 향해 수지(700)를 주입하여 몰딩을 수행하는 경우 몰딩 사출압에 의해 와이어의 크랙, 단선, 쇼트(short) 등의 현상이 발생하였다.
이와 달리, 본 실시예에서는 상기 배선부(300)가 일 측은 상기 전력 반도체 칩(200)에 연결되고 타 측은 상기 외부 버스바에 연결되도록 함으로써 상기 배선부(300)를 통해 상기 전력 반도체 칩(200)과 상기 외부 버스바를 직접 연결할 수 있으며, 나아가 상기 배선부(300)가 유연성을 갖는 재질로 이루어짐으로써, 몰딩 공정 시 상기 배선부(300)가 형성된 공간에 수지(700)를 주입하는 경우에도 상기 배선부(300)의 크랙, 단선, 쇼트(short) 등의 현상을 방지할 수 있는 효과를 가진다.
특히, 상기 배선부(300)가 유연성을 갖는 연성인쇄회로기판(FPCB)으로 이루어짐에 따라, 상기 배선부(300)를 향하여 수지(700)를 주입하여 몰딩을 수행하는 경우, 유연성을 갖는 상기 연성인쇄회로기판이 외력에 의한 스트레스를 흡수하기 때문에, 모듈 자체의 손상을 방지할 수 있게 된다. 여기서, 모듈은 상기 하부 인쇄회로기판(100) 및 상기 하부 인쇄회로기판(100) 상에 결합되는 상기 상부 인쇄회로기판(400)을 포함하는 구조를 의미한다.
나아가, 상기 배선부(300)는 유연성을 갖는 재질로 구성됨에 따라, 상기 모듈에 외부로부터 진동, 충격 등 이 전달되는 경우, 이러한 진동과 충격을 감쇠하는 역할을 수행할 수 있다.
한편, 이와 같이 상기 배선부(300)가 상기 전력 반도체 칩(200) 상에 접착되는 경우, 도 2에 도시된 바와 같이, 상기 배선부(300) 및 상기 전력 반도체 칩(200)은 이방성 전도 필름(600)(ACF, Anisotropic Conductive Film)에 의해 서로 접착될 수 있다.
이방성 전도 필름(600)은 균일한 전도 입자가 포함된 열경화성 필름으로, 에폭시(Epoxy) 또는 아크릴레이트(Acrylate) 기반의 고분자 필름에 전도 입자가 분산되어 있어, 열과 압력이 필름의 면방향으로 가해졌을 때 내부의 입자가 깨지면서 상면 및 하면에 위치된 기판 사이를 도전 및 접착하는 것을 특징으로 한다.
본 실시예에서는 이러한 이방성 전도 필름(600)을 이용하여 상기 배선부(300) 및 상기 전력 반도체 칩(200)을 접합함으로써, 상기 배선부(300)와 상기 전력 반도체 칩(200)이 서로 도전될 수 있도록 함과 동시에, 서로 밀착 접착되도록 할 수 있다.
그리하여, 본 실시예에서는 상기 배선부(300)와 상기 전력 반도체 칩(200) 사이의 접합부가 박리되는 현상을 방지할 수 있으며, 이방성 전도 필름(600)은 경화후의 두께가 10㎛이하로 형성되므로, 몰딩 공정 시 상기 배선부(300)를 향하여 수지(700)를 주입하는 경우 상기 배선부(300)와 상기 전력 반도체 칩(200) 사이의 접합부가 몰딩 압력의 영향을 받지 않게 되어 모듈의 제조 불량이 감소될 수 있다.
한편, 상기 상부 인쇄회로기판(400)은, 상기 하부 인쇄회로기판(100) 상에 접합되는 것으로서, 상부 세라믹층(420), 제1 상부 금속층(410) 및 제2 상부 금속층(430)을 포함한다.
상기 상부 세라믹층(420)은 세라믹을 포함하는 재질로 구성될 수 있다.
상기 제1 상부 금속층(410)은 상기 상부 세라믹층(420)의 상면에 형성되고, 상기 제2 상부 금속층(430)은 상기 상부 세라믹층(420)의 하면에 형성된다.
상기 제1 및 제2 상부 금속층(430)들 각각은, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 금(Au), 은(Ag), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 몰리브덴(Mo), 팔라듐(Pd), 카드뮴(Cd), 인듐(In), 주석(Sn), 안티모니(Sb), 텅스텐(W), 백금(Pt), 납(Pb), 비스무스(Bi), 마그네슘(Mg), 칼슘(Ca), 바냐듐(V), 스칸듐(Sc), 로듐(Rh), 루테늄(Ru), 이트륨(Y) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
상기 상부 인쇄회로기판(400)은 상기 제2 상부 금속층(430)이 상기 하부 인쇄회로기판(100)과 마주보도록 상기 하부 인쇄회로기판(100) 상에 접합된다.
이 경우, 상기 상부 인쇄회로기판(400)은 상기 하부 인쇄회로기판(100) 상에 접합되되, 앞서 설명한 바와 같이 상기 배선부(300)의 일 측이 상기 전력 반도체 칩(200) 상에 접합되도록, 상기 배선부(300)가 위치될 수 있는 내부 공간(30)을 형성하며 상기 하부 인쇄회로기판(100) 상에 접합된다.
일 예로, 상기 상부 인쇄회로기판(400)은 도시된 바와 같이 상기 제1 금속부(111)의 일부분과 상기 전력 반도체 칩(200)의 일부분 상에 접합되도록 형성될 수 있다. 즉, 상기 상부 인쇄회로기판(400)은 상기 제1 금속부(111) 상에 접합되는 상기 제3 금속부(431) 및 상기 제3 금속부(431)와 서로 소정거리 이격되어 상기 전력 반도체 칩(200) 상에 접합되는 제4 금속부(432)를 포함하도록 형성될 수 있다.
이 때, 상기 제3 금속부(431) 및 상기 제4 금속부(432)가 서로 이격된 공간은, 상기 상부 인쇄회로기판(400)과 상기 하부 인쇄회로기판(100) 사이에 형성되는 상기 내부 공간(30)을 형성할 수 있다.
이에 따라, 상기 배선부(300)는 상기 내부 공간(30) 상에 노출된 상기 반도체 전력 칩의 상면에 결합될 수 있으며, 본 실시예에서는 상기 배선부(300)의 수용 공간을 외부에 별도로 마련하지 않고 상기 상부 인쇄회로기판(400)과 상기 하부 인쇄회로기판(100) 사이에 마련함으로써, 모듈의 크기를 최소화할 수 있게 된다.
다른 예로, 상기 상부 금속층은 상기 제1 금속부(111)의 일부분 또는 상기 전력 반도체 칩(200)의 일부분 상에만 접합되도록 형성될 수 있다. 즉, 상기 상부 금속층은 상기 배선부(300)가 상기 전력 반도체 칩(200)에 결합되는 부분을 제외하고 상기 전력 반도체 칩(200) 상 또는 상기 제1 금속부(111) 상에 접합 될 수 있으며, 상기 배선부(300)가 수용될 수 있는 공간이 마련되기만 한다면 상기 제1 하부 금속층(110) 또는 상기 전력 반도체 칩(200) 상의 어느 위치에든 결합될 수 있다.
이하에서는, 이상과 같이 구성된 상기 전력 반도체 패키지(10)의 제조 방법에 대하여 도면들을 참조하여 설명한다.
도 3은 도 1의 전력 반도체 패키지의 제조 방법을 도시한 흐름도이고, 도 4는 도 3의 전력 반도체 패키지의 제조 방법에서, 하부 인쇄회로기판을 형성하는 단계를 도시한 흐름도이고, 도 5는 도 3의 전력 반도체 패키지의 제조 방법에서, 상부 인쇄회로기판을 형성하는 단계를 도시한 흐름도이고, 도 6a 내지 도 6g는 도 1의 전력 반도체 패키지의 제조 방법을 도시한 공정도들이다.
먼저, 도 3, 도 4 및 도 6a를 참조하면, 하부 인쇄회로기판(100)을 형성한다(단계 S100). 상기 하부 인쇄회로기판(100)은 전력 반도체 패키지(10)에서 가장 하부에 위치되는 것으로, 제1 및 제2 하부 금속층(130)들 및 하부 세라믹층(120)을 포함한다.
상기 제1 및 제2 하부 금속층(130)들은 금속 재질을 포함하는 층으로 이루어지며, 상기 하부 세라믹층(120)은 세라믹 재질을 포함하는 층으로 이루어진다.
상기 하부 인쇄회로기판(100)을 형성하기 위해, 먼저 상기 제2 하부 금속층(130)의 상면에 상기 하부 세라믹층(120)을 적층한다(단계 S110). 그 다음, 상기 하부 세라믹층(120)의 상면에 상기 제1 하부 금속층(110)을 적층한다(단계 S120).
이와 같이, 상기 제2 하부 금속층(130), 상기 하부 세라믹층(120) 및 상기 제1 하부 금속층(110)이 차례로 적층되면, 상기 제1 하부 금속층(110)의 일부를 에칭한다(단계 S130). 즉, 상기 제1 하부 금속층(110)을 에칭하지 않은 부분은 제1 높이(h1)를 가지는 제1 금속부(111)가 되도록 하고, 상기 제1 하부 금속층(110)의 에칭된 부분은 제2 금속부(112)가 되도록 한다. 이 경우, 상기 제1 금속부(111)는 제1 높이(h1)를 가지며, 상기 제2 금속부(112)는 상기 제1 높이(h1) 보다 낮은 제2 높이(h2)를 갖게 된다.
상기 하부 인쇄회로기판(100)이 형성되면, 전력 반도체 칩(200)을 솔더링을 통해 상기 하부 인쇄회로기판(100) 상에 고정시킨다. 즉, 도 6b에 도시된 바와 같이, 상기 하부 인쇄회로기판(100) 상에 솔더 페이스트(500)(solder paste)를 프린팅한 후(단계 S200), 도 6c에 도시된 바와 같이, 상기 전력 반도체 칩(200)을 상기 솔더 페이스트(500) 상에 접착시킴으로써(단계 S300), 상기 전력 반도체 칩(200)을 상기 하부 인쇄회로기판(100) 상에 고정시킬 수 있게 된다.
그 다음, 도 3, 도 5 및 도 6d를 참조하면, 상부 인쇄회로기판(400)을 형성한다(단계 S400). 상기 상부 인쇄회로기판(400)은 제1 및 제2 상부 금속층(430)들 및 상부 세라믹층(420)을 포함한다.
상기 제1 및 제2 상부 금속층들(410, 430)은 금속 재질을 포함하는 층으로 이루어지며, 상기 상부 세라믹층(420)은 세라믹 재질을 포함하는 층으로 이루어진다.
보다 구체적으로, 상기 상부 인쇄회로기판(400)을 형성하기 위해, 먼저, 상기 제1 상부 금속층(410)의 상면에 상부 세라믹층(420)을 적층한 후(단계 S410), 상기 상부 세라믹층(420)의 상면에 제2 상부 금속층(430)을 적층한다(단계 S420). 즉, 상기 제2 상부 금속층(430), 상기 상부 세라믹층(420) 및 상기 제2 상부 금속층(430)은 차례로 적층되도록 한다.
이와 같이, 상기 상부 인쇄회로기판(400)이 적층되면, 도 6e에 도시된 바와 같이, 상기 상부 인쇄회로기판(400)의 상기 제2 상부 금속층(430)이 상기 하부 인쇄회로기판(100)과 마주보도록, 상기 상부 인쇄회로기판(400)을 상기 하부 인쇄회로기판(100) 상에 접합시킨다(단계 S500).
이 경우, 상기 전력 반도체 칩(200)의 상면 및 상기 제1 금속부(111)의 상면에 솔더 페이스트(510)를 도포함으로써, 상기 상부 인쇄회로기판(400)을 상기 하부 인쇄회로기판(100) 상에 접합시킬 수 있다.
또한, 이 경우, 상기 상부 인쇄회로기판(400)은 상기 하부 인쇄회로기판(100) 상에 내부 공간(30)이 형성되도록 접합된다.
즉, 상기 내부 공간(30)은 상기 상부 인쇄회로기판(400)이 상기 하부 인쇄회로기판(100)에 접합되는 경우, 상기 상부 인쇄회로기판(400)과 상기 하부 인쇄회로기판(100) 사이에 형성된다.
이 때, 상기 내부 공간(30)은 후술하는 상기 배선부(300)가 상기 전력 반도체 칩(200)에 결합되는 경우 상기 배선부(300)가 위치될 수 있는 공간으로, 상기 상부 인쇄회로기판(400)과 상기 하부 인쇄회로기판(100) 사이에 형성됨으로써, 상기 배선부(300) 또한 상기 상부 인쇄회로기판(400)과 상기 하부 인쇄회로기판(100) 사이에 배치될 수 있도록 하여 최종적으로 생산하는 반도체 패키지의 크기를 최소화할 수 있게 된다.
상기 상부 인쇄회로기판(400)과 상기 하부 인쇄회로기판(100)이 접합되면, 이 후, 도 6f에 도시된 바와 같이, 상기 배선부(300)의 일 측을 상기 전력 반도체 칩(200)에 접합시키고 상기 배선부(300)의 타 측을 외부 버스바에 결합시킨다(단계 S600). 이 경우, 상기 배선부(300)의 일 측은 상기 전력 반도체 칩(200)에서, 상기 내부 공간(30)에 상면이 노출된 부분에 접합된다.
이 때, 상기 배선부(300)는 연성인쇄회로기판(FPCB)일 수 있으며, 상기 배선부(300)의 상기 일 측은 이방성 전도 필름(600)에 의해 상기 전력 반도체에 견고히 접착될 수 있다.
이상과 같이, 상기 배선부(300)가 상기 전력 반도체 칩(200) 상에 접합되면, 마지막으로, 도 6g에 도시된 바와 같이 상기 상부 인쇄회로기판(400)과 상기 하부 인쇄회로기판(100) 사이에 형성된 상기 내부 공간(30)을 향하여 수지(700)를 주입하여 몰딩 공정을 수행한다(단계 S700).
이 경우, 상기 수지(700)는 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)일 수 있다.
이로써, 상기 전력 반도체 패키지(10)의 제작이 완료된다.
본 발명의 권리범위는 상기 설명한 특정 실시예에만 한정되는 것이 아니다. 청구범위에 명시된 본 발명의 기술적 사상으로서의 요지를 일탈하지 아니하는 범위 안에서 당 분야에서 통상의 지식을 가진 자에 의하여 수정 또는 변형 가능한 다양한 다른 실시예들도 본 발명의 권리범위에 속한다 할 것이다.
100 : 하부 인쇄회로기판 200 : 전력 반도체 칩
300 : 배선부 400 : 상부 인쇄회로기판
500 : 솔더 페이스트

Claims (11)

  1. 하부 세라믹층 및 상기 하부 세라믹층의 상면 및 하면 각각에 형성되는 제1 및 제2 하부 금속층들을 포함하는 하부 인쇄회로기판;
    상기 제1 하부 금속층 상에 접합되는 전력 반도체 칩;
    유연성을 갖는 재질을 포함하며, 일 측은 상기 전력 반도체 칩 상에 접착되고 타 측은 외부 버스바에 결합되는 배선부; 및
    상기 하부 인쇄회로기판 상에 접합되는 것으로서, 상부 세라믹층 및 상기 상부 세라믹층의 상면 및 하면 각각에 형성되는 제1 및 제2 상부 금속층들을 포함하는 상부 인쇄회로기판을 포함하며,
    상기 제1 하부 금속층은, 제1 높이를 가지는 제1 금속부 및 상기 제1 높이 보다 낮은 제2 높이를 가지는 제2 금속부를 포함하고,
    상기 전력 반도체 칩은, 상기 제2 금속부 상에 접합되는 것을 특징으로 하는 전력 반도체 패키지.
  2. 제1항에 있어서,
    상기 전력 반도체 칩 및 상기 배선부는, 이방성 전도 필름(ACF, Anisotropic Conductive Film)에 의해 서로 접착되는 것을 특징으로 하는 전력 반도체 패키지.
  3. 제1항에 있어서, 상기 배선부는,
    연성인쇄회로기판(FPCB)으로 이루어지는 것을 특징으로 하는 전력 반도체 패키지.
  4. 제1항에 있어서, 상기 상부 인쇄회로기판은,
    상기 배선부의 일 측이 상기 전력 반도체 칩 상에 접착되도록, 내부 공간을 형성하며 상기 하부 인쇄회로기판 상에 접합되는 것을 특징으로 하는 전력 반도체 패키지.
  5. 제4항에 있어서, 상기 제2 상부 금속층은,
    상기 제1 금속부의 일부분 상 및/또는 상기 전력 반도체 칩의 일부분 상에 접합되도록 형성되는 것을 특징으로 하는 전력 반도체 패키지.
  6. 하부 인쇄회로기판을 형성하는 단계;
    상기 하부 인쇄회로기판 상에 솔더 페이스트(solder paste)를 프린팅하는 단계;
    상기 전력 반도체 칩을 상기 솔더 페이스트 상에 접착시키는 단계;
    상부 인쇄회로기판을 형성하는 단계;
    상기 상부 인쇄회로기판을 상기 하부 인쇄회로기판 상에 내부 공간이 형성되도록 접합시키는 단계;
    배선부의 일 측을 상기 전력 반도체 칩의 상면 중 상기 내부 공간에 노출된 부분에 접착시키고 상기 배선부의 타 측을 외부 버스바에 결합시키는 단계; 및
    상기 내부 공간을 향하여 수지를 주입시키는 단계를 포함하는 전력 반도체 패키지의 제조 방법.
  7. 제6항에 있어서, 상기 하부 인쇄회로기판을 형성하는 단계는,
    제2 하부 금속층의 상면에 하부 세라믹층을 적층하는 단계;
    상기 하부 세라믹층의 상면에 제1 하부 금속층을 적층하는 단계; 및
    상기 제1 하부 금속층의 일부를 에칭하여, 제1 높이를 가지는 제1 금속부 및 상기 제1 높이 보다 낮은 높이를 가지는 제2 금속부를 형성하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 상부 인쇄회로기판을 형성하는 단계는,
    제1 상부 금속층의 상면에 상부 세라믹층을 적층하는 단계; 및
    상기 상부 세라믹층의 상면에 제2 상부 금속층을 적층하는 단계를 포함하고,
    상기 상부 인쇄회로기판을 상기 하부 인쇄회로기판 상에 접합시키는 단계에서,
    상기 제2 상부 금속층이 상기 하부 인쇄회로기판과 마주보도록, 상기 상부 인쇄회로기판을 상기 하부 인쇄회로기판 상에 접합시키는 것을 특징으로 하는 전력 반도체 패키지의 제조 방법.
  9. 제6항에 있어서, 상기 배선부의 일 측을 전력 반도체 상에 접착시키는 단계에서,
    이방성 전도 필름(ACF, Anisotropic Conductive Film)을 이용하여 상기 배선부를 상기 전력 반도체에 접착시키는 것을 특징으로 하는 전력 반도체 패키지의 제조 방법.
  10. 제6항에 있어서, 상기 배선부는,
    연성인쇄회로기판(FPCB)으로 이루어지는 것을 특징으로 하는 전력 반도체 패키지의 제조 방법.
  11. 제6항에 있어서, 상기 수지는,
    에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)인 것을 특징으로 하는 전력 반도체 패키지의 제조 방법.
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