KR20200128740A

KR20200128740A - 전기적 격리를 포함하는 전자 장치

Info

Publication number: KR20200128740A
Application number: KR1020207029148A
Authority: KR
Inventors: 브라이언 티. 스미스
Original assignee: 마이크로 모우션, 인코포레이티드
Priority date: 2018-03-27
Filing date: 2018-03-27
Publication date: 2020-11-16
Also published as: EP3777048B1; CA3094062C; CN111971935A; CA3094062A1; JP7382337B2; US11881888B2; US20210013921A1; JP2023025148A; EP3777048A1; JP2021517771A; SG11202009436QA; AU2018415732B2; BR112020018336A2; MX2020008815A; RU2755209C1; AU2018415732A1; CN111971935B; WO2019190471A1; KR102467799B1

Abstract

전기적 격리를 포함하는 전자 장치(100, 200)가 제공된다. 전자 장치(100, 200)는 제1 부분(100a, 200a)을 제2 부분(100b, 200b)으로부터 분리하는 양방향 격리 회로(110, 210), 및 제2 부분(100b, 200b)에 배치된 버스 트랜시버 스위치(120b, 220b)를 포함한다. 버스 트랜시버 스위치(120b, 220b)는 양방향 격리 회로(110, 210)에 통신가능하게 커플링된다. 버스 트랜시버 스위치(120b, 220b)는, 양방향 격리 회로(110, 210)로부터, 제1 부분(100a, 200a)에 의해 제공된 통신 제어 신호를 수신한다.

Description

전기적 격리를 포함하는 전자 장치

아래에서 설명된 실시예들은 전기적 격리에 관한 것으로, 더 상세하게는, 전기적 격리를 포함하는 전자 장치에 관한 것이다.

산업용 제어 제품들에서, 통신은 제한된 계산 및/또는 전력 자원들을 이용하면서 잠재적으로 위험하고 전기적으로 노이즈가 많은 환경들에서 발생해야 한다. 일부 통신 프로토콜들은 그러한 환경들에서 동작하도록 개발되었다. 일 예시적 통신 프로토콜은 HART(highway addressable remote transducer) 프로토콜이다. HART 프로토콜은, 아날로그 신호 및 디지털 통신들(중첩된 통신)이 단일 쌍의 와이어들을 통해 동시에 사용될 수 있게 하도록 mA-전류 루프 상에서 통신들을 중첩하는 방법이다. HART 프로토콜에서, 이것은 로직 비트들을 표현하기 위한 2개의 주파수들을 사용함으로써 달성된다: 1200 Hz (로직 1) 및 2200 Hz (로직 0). 이 통신 방법은 FSK(frequency shift keying)로 지칭된다.

산업용 제어 제품들이 사용되는 잠재적으로 위험하고 그리고/또는 전기적으로 노이즈가 많은 환경들로 인해, 많은 제품들은 입력/출력(I/O) 채널들, 센서 연결 및/또는 프로세싱 기능들 사이의 전기적 격리를 포함한다. 비-위험 설치들에서는, I/O 채널들이 상이한 시스템들로 지향될 수 있으므로, 가능한 접지 루프 및 노이즈 소스들을 제거하기 위해 이러한 격리가 제공된다. 위험 구역 설치들에서는, 승인 표준을 충족하기 위해 격리가 필요할 수 있다.

도 1은 전기적 격리를 갖는 종래 기술의 전자 장치(10)를 도시한다. 도 1에 도시된 바와 같이, 종래 기술의 전자 장치(10)는 비-격리 부분(10a) 및 격리 부분(10b)을 포함한다. 비-격리 부분(10a)은 격리 디바이스들(12a, 12b)에 의한 격리 부분(10b)으로부터 전기적으로 격리된다. 비-격리 부분(10a) 및 격리 부분(10b)은 각각 송신 회로들(13a, 13b) 및 수신 회로들(14a, 14b)을 포함한다. 비-격리 부분(10a)은 프로세서(15)를 더 포함하고, 격리 부분(10b)은 변조 회로(16) 및 HART 필터(17)를 포함한다.

HART 송신 주파수들('0' 또는 '1' 로직 각각과 연관된 주파수들)은, HART 모뎀을 포함하거나 또는 HART 모뎀으로 지칭될 수 있는 프로세서(15)로부터 생성된다. 주파수들은, 통상적으로 디지털 신호를 위한 옵토커플러(optocoupler) 또는 아날로그 신호를 위한 선형 옵토커플러인 격리 디바이스(12a)에 거쳐 송신된다. 주파수들은 격리 부분(10b)에 대한 4-20mA 전류 세팅을 변조하는 데 사용된다. HART 필터(17)를 통해 수신되는 수신된 HART 신호들은 또한, 프로세서(15)에 의해 판독 및 복조되기 위해 격리 디바이스(12b)에 거쳐 전달되어야 한다. 그러나, 이러한 구현에는 몇몇 문제들이 존재한다.

첫째, HART는 반이중 통신 형태이다. 이것은 디바이스가 신호를 송신 또는 수신하지만 결코 동시에 송신 또는 수신하는 것이 아님을 의미한다. 도 1에 도시된 바와 같이, 디바이스가 HART 신호를 송신할 때, 송신된 신호는 또한 수신 회로 상에 보여질 수 있다. 이것은 송신 신호에 대한 "에코 백"이라 칭해지며, 이는 2개의 개별 격리 디바이스들(12a, 12b)이 존재하는 것으로 인한 것이다. 이것은 송신 및 수신을 위한 무결성을 유지하기 위해 2개의 HART 격리 포인트들을 필요로 한다.

둘째, 옵토커플러들은 좁은 전류 유출(current draw) 범위를 제어하기 위한 설계 능력을 제한하는 넓은 CTR(current transfer ratio)을 갖는다. CTR은 옵토커플러의 한쪽에 제공된 전류 대 다른 쪽에 제공된 전류의 비이다. 이러한 비는 80% 내지 300%의 허용 오차를 가질 수 있다. mA 변조(예컨대, HART 변조)가 전류로 제어되므로, 이러한 높은 허용 오차들로 인해 mA 변조를 제어하는 것은 어렵다. 옵토커플러들은 또한, 일반적으로 저전력 또는 루프 전력 제품들에 바람직하지 않은 높은 구동 전류를 필요로 한다.

셋째, 제품이 교류(AC) 전압에 의해 전력을 공급받지만 출력들이 위험 구역에 들어가야 할 때, 격리 컴포넌트에 대한 많은 간격 요건들이 존재한다. 그러나, 위험 구역 간격에 대해 등급이 지정된 컴포넌트들의 선택은 매우 제한적이다. 또한, 격리에 필요한 전력 소비 및/또는 HART 격리 풋프린트 - 보드 면적(board real estate(격리 포인트들))을 감소시키는 것이 바람직하다. 따라서, 위의 단점들이 없는 전기적 격리를 포함하는 전자 장치에 대한 필요성이 존재한다.

전기적 격리를 포함하는 전자 장치가 제공된다. 일 실시예에 따르면, 전자 장치는 제1 부분을 제2 부분으로부터 분리하는 양방향 격리 회로, 및 제2 부분에 배치된 버스 트랜시버 스위치를 포함한다. 버스 트랜시버 스위치는 양방향 격리 회로에 통신가능하게 커플링된다. 버스 트랜시버 스위치는, 양방향 격리 회로로부터, 제1 부분에 의해 제공된 통신 제어 신호를 수신한다.

전자 장치의 일부분을 전기적으로 격리하는 방법이 제공된다. 일 실시예에 따르면, 방법은 양방향 격리 회로를 통해 통신 제어 신호를 수신하는 단계를 포함하며, 양방향 격리 회로는 전자 장치의 제1 부분 및 제2 부분을 분리하고, 통신 제어 신호는 제1 부분에 의해 제공된다. 방법은, 수신된 통신 제어 신호를, 양방향 격리 회로를 통해, 제2 부분에 배치된 버스 트랜시버 스위치에 제공하는 단계를 더 포함한다.

양상들

일 양상에 따르면, 전기적 격리를 포함하는 전자 장치(100, 200)는 제1 부분(100a, 200a)을 제2 부분(100b, 200b)으로부터 분리하는 양방향 격리 회로(110, 210), 및 제2 부분(100b, 200b)에 배치된 버스 트랜시버 스위치(120b, 220b)를 포함한다. 버스 트랜시버 스위치(120b, 220b)는 양방향 격리 회로(110, 210)에 통신가능하게 커플링된다. 버스 트랜시버 스위치(120b, 220b)는, 양방향 격리 회로(110, 210)로부터, 제1 부분(100a, 200a)에 의해 제공된 통신 제어 신호를 수신한다.

바람직하게, 양방향 격리 회로(110, 210)는, 프로세서 단자(110a, 210a) 및 버스 단자(110b, 210b)를 갖는 트랜스포머(112, 212)로 구성된다.

바람직하게, 양방향 격리 회로(210)는, 트랜스포머(212)에 통신가능하게 커플링된 펄스 생성 회로(214a)를 더 포함하며, 펄스 생성 회로(214a)는, 통신 제어 신호를 수신하고, 통신 제어 신호에 기초하여 펄스 신호를 생성하고, 그리고 펄스 신호를 트랜스포머(212)에 제공하도록 구성된다. 양방향 격리 회로(210)는 또한, 트랜스포머(212)에 통신가능하게 커플링되고, 트랜스포머(212)로부터 펄스 신호를 수신하도록 그리고 수신된 펄스 신호를 버스 트랜시버 스위치(220b)에 의해 수신된 통신 제어 신호로 디코딩하도록 구성된 펄스 디코드 회로(214b)를 포함한다.

바람직하게, 양방향 격리 회로(110)는, 전자 장치(100)의 제1 부분(100a)으로부터 통신 제어 신호를 수신하도록 그리고 통신 제어 신호를 버스 트랜시버 스위치(120b)에 제공하도록 구성된 제어 격리 회로(114)로 추가로 구성된다.

바람직하게, 제어 격리 회로(114)는 통신 제어 신호를 수신하도록 그리고 통신 제어 신호에 기초하여 펄스 신호를 생성하도록 구성된 펄스 생성 회로(414a), 펄스 생성 회로(414a)에 통신가능하게 커플링되고, 펄스 생성 회로(414a)로부터 펄스 신호를 수신하도록 그리고 펄스 신호를 제공하도록 구성된 트랜스포머(412), 및 트랜스포머(412)에 통신가능하게 커플링되고, 트랜스포머(412)에 의해 제공된 펄스 신호를 수신하도록 그리고 수신된 펄스 신호를 버스 트랜시버 스위치(120b, 220b)에 의해 수신된 통신 제어 신호로 디코딩하도록 구성된 펄스 디코드 회로(414b)로 구성된다.

바람직하게, 전자 장치(100, 200)는 전자 장치(100, 200)의 제1 부분(100a, 200a)에 배치된 프로세서 트랜시버 스위치(120a, 220a)를 더 포함하며, 프로세서 트랜시버 스위치(120a, 220a)는 통신 제어 신호에 의해 제어되도록 구성된다.

바람직하게, 전자 장치(100, 200)는 프로세서 송신 단자(132at, 232at) 및 프로세서 수신 단자(134at, 234at)를 갖는 프로세서 트랜시버 회로(130a, 230a)를 더 포함하며, 프로세서 트랜시버 스위치(120a, 220a)는 프로세서 송신 단자(132at, 232at) 및 프로세서 수신 단자(134at, 234at)와 선택적으로 통신가능하게 커플링된다.

바람직하게, 프로세서 트랜시버 회로(130a, 230a)는 프로세서 송신 회로(132a, 232a) 및 프로세서 수신 회로(134a, 234a)로 구성된다. 프로세서 송신 회로(132a, 232a)는 제1 부분(100a, 200a)의 프로세서(140, 240)로부터 디지털 통신을 수신하도록 그리고 수신된 디지털 통신을 프로세서 트랜시버 스위치(120a, 220a)에 송신하도록 구성된다. 프로세서 수신 회로(134a, 234a)는 프로세서 트랜시버 스위치(120a, 220a)로부터 디지털 통신을 수신하도록 그리고 수신된 디지털 통신을 프로세서(140, 240)에 송신하도록 구성된다.

바람직하게, 전자 장치(100, 200)는 버스 송신 단자(132bt, 232bt) 및 버스 수신 단자(134bt, 234bt)를 갖는 버스 트랜시버 회로(130b, 230b)를 더 포함하며, 버스 트랜시버 스위치(120b, 220b)는 버스 송신 단자(132bt, 232bt) 및 버스 수신 단자(134bt, 234bt)와 선택적으로 통신가능하게 커플링된다.

바람직하게, 버스 트랜시버 회로(130b, 230b)는 버스 송신 회로(132b, 232b) 및 버스 수신 회로(134b, 234b)로 구성된다. 버스 송신 회로(132b, 232b)는 버스 트랜시버 스위치(120b, 220b)로부터 디지털 통신을 수신하도록 그리고 수신된 디지털 통신을 버스 루프(L1, L2)에 송신하도록 구성된다. 버스 수신 회로(134b, 234b)는 버스 루프(L1, L2)로부터 디지털 통신을 수신하도록 그리고 수신된 디지털 통신을 버스 트랜시버 스위치(120b, 220b)에 송신하도록 구성된다.

일 양상에 따르면, 전자 장치의 일부분을 전기적으로 격리하는 방법은 양방향 격리 회로를 통해 통신 제어 신호를 수신하는 단계를 포함하며, 양방향 격리 회로는 전자 장치의 제1 부분 및 제2 부분을 분리하고, 통신 제어 신호는 제1 부분에 의해 제공된다. 방법은, 수신된 통신 제어 신호를, 양방향 격리 회로를 통해, 제2 부분에 배치된 버스 트랜시버 스위치에 제공하는 단계를 더 포함한다.

바람직하게, 방법은 양방향 격리 회로에 트랜스포머를 제공하는 단계를 더 포함하며, 트랜스포머는 프로세서 단자 및 제2 단자를 갖는다.

바람직하게, 방법은 펄스 생성 회로를 제공하고, 트랜스포머에 통신가능하게 커플링시키는 단계를 더 포함하며, 펄스 생성 회로는, 제1 부분으로부터 통신 제어 신호를 수신하고, 통신 제어 신호에 기초하여 펄스 신호를 생성하고, 그리고 펄스 신호를 트랜스포머에 제공한다. 방법은 펄스 디코드 회로를 제공하고, 트랜스포머에 통신가능하게 커플링시키는 단계를 더 포함하며, 펄스 디코드 회로는 트랜스포머로부터 펄스 신호를 수신하고, 수신된 펄스 신호를 버스 트랜시버 스위치에 의해 수신된 통신 제어 신호로 디코딩한다.

바람직하게, 방법은 제어 격리 회로를 제공하는 단계, 제어 격리 회로를 통해 통신 제어 신호를 수신하는 단계, 및 수신된 통신 제어 신호를, 제어 격리 회로를 통해, 제2 부분에 배치된 버스 트랜시버 스위치에 제공하는 단계를 더 포함한다.

바람직하게, 제어 격리 회로를 제공하는 단계는, 통신 제어 신호를 수신하고, 통신 제어 신호에 기초하여 펄스 신호를 생성하는 펄스 생성 회로를 제공하는 단계, 및 트랜스포머를 제공하고, 펄스 생성 회로에 통신가능하게 커플링시키는 단계를 포함하며, 트랜스포머는 펄스 생성 회로로부터 펄스 신호를 수신하고, 펄스 신호를 제공한다. 제어 격리 회로를 제공하는 단계는 펄스 디코드 회로를 제공하고, 트랜스포머에 통신가능하게 커플링시키는 단계를 더 포함하며, 펄스 디코드 회로는 트랜스포머에 의해 제공된 펄스 신호를 수신하고, 수신된 펄스 신호를 버스 트랜시버 스위치에 의해 수신된 통신 제어 신호로 디코딩한다.

바람직하게, 방법은 제1 부분에 프로세서 트랜시버 스위치를 제공 및 배치하고, 통신 제어 신호에 의해 제어되도록 프로세서 트랜시버 스위치를 구성하는 단계를 더 포함한다.

바람직하게, 방법은 프로세서 송신 단자 및 프로세서 수신 단자를 갖는 프로세서 트랜시버 회로를 제공하고, 프로세서 트랜시버 스위치를 프로세서 송신 단자 및 프로세서 수신 단자와 선택적으로 통신가능하게 커플링시키는 단계를 더 포함한다.

바람직하게, 프로세서 트랜시버 회로를 제공하는 단계는 프로세서 송신 회로 및 프로세서 수신 회로를 제공하는 단계를 포함한다. 방법은 또한, 프로세서 송신 회로를 통해, 제1 부분의 프로세서에 의해 제공된 디지털 통신을 수신하고, 수신된 디지털 통신을 프로세서 송신 회로를 통해 프로세서 트랜시버 스위치에 송신하는 단계, 및 프로세서 수신 회로를 통해 프로세서 트랜시버 스위치로부터 디지털 통신을 수신하고, 수신된 디지털 통신을 프로세서 수신 회로를 통해 프로세서에 송신하는 단계를 더 포함한다.

바람직하게, 방법은 버스 송신 단자 및 버스 수신 단자를 갖는 버스 트랜시버 회로를 제공하고, 버스 트랜시버 스위치를 버스 송신 단자 및 버스 수신 단자와 선택적으로 통신가능하게 커플링시키는 단계를 더 포함한다.

바람직하게, 버스 트랜시버 회로를 제공하는 단계는 버스 송신 회로 및 버스 수신 회로를 제공하는 단계를 포함한다. 방법은 버스 송신 회로를 통해 버스 트랜시버 스위치로부터 디지털 통신을 수신하고, 수신된 디지털 통신을 버스 루프에 송신하는 단계, 및 버스 수신 회로를 통해 버스 루프로부터 디지털 통신을 수신하고, 수신된 디지털 통신을 버스 트랜시버 스위치에 송신하는 단계를 더 포함한다.

동일한 참조 번호는 모든 도면들에서 동일한 엘리먼트를 표현한다. 도면들이 반드시 실척은 아니라는 것이 이해되어야 한다.
도 1은 전기적 격리를 갖는 종래 기술의 전자 장치(10)를 도시한다.
도 2 및 도 3은 전기적 격리를 포함하는 전자 장치(100, 200)를 도시한다.
도 4는 통신 제어 신호(140a, 240a)를 위한 트랜스포머(412), 이를테면, 도 2 및 도 3을 참조하여 위에서 설명된 제어 격리 회로(114)에서 사용되는 펄스 격리 트랜스포머 또는 트랜스포머(212)를 사용하는 제어 격리 회로(410)의 상세한 도면을 도시한다.
도 5는 시간 축(510) 및 비트 상태 축(520)을 포함하는 신호 타이밍 다이어그램(500)을 도시한다.
도 6은 전자 장치의 일부분을 전기적으로 격리하는 방법(600)을 도시한다.

도 2-도 6 및 다음의 설명은 당업자들에게 전기적 격리를 포함하는 전자 장치의 실시예들의 최상의 모드를 제조 및 사용하는 방법을 교시하기 위한 특정 예들을 도시한다. 발명 원리들의 교시를 목적으로, 일부 종래의 양상들이 간략화되거나 또는 생략되었다. 당업자들은 본 명세서의 범위 내에 있는, 이러한 예들로부터의 변형예들을 인식할 것이다. 당업자들은, 아래에서 설명되는 특징들이 다양한 방식들로 조합되어 전기적 격리를 포함하는 전자 장치를 형성할 수 있음을 인식할 것이다. 결과적으로, 아래에서 설명되는 실시예들은 아래에서 설명되는 특정 예들에 제한되지 않고, 청구항들 및 그 등가물들에 의해서만 제한된다.

"에코 백(echoing back)" 및 복제 보드 공간 이용과 같은, 2개의 개별 격리 디바이스들과 연관된 문제들은, 전자 장치의 제1 부분을 제2 부분으로부터 분리하는 양방향 격리 회로를 제공함으로써 회피될 수 있다. 버스 트랜시버 스위치는 제2 부분에 배치되며, 양방향 격리 회로에 통신가능하게 커플링된다. 버스 트랜시버 스위치는, 양방향 격리 회로로부터, 제1 부분에 의해 제공된 통신 제어 신호를 수신한다. 따라서, 통신 제어 신호는 제2 부분의 송신 회로 또는 수신 회로를 양방향 격리 회로에 선택적으로 통신가능하게 커플링시키도록 버스 트랜시버 스위치를 제어할 수 있다. 결과적으로, 양방향 격리 회로는 예컨대, 반이중 모드 디지털 통신들을 송신 및 수신하는 데 사용될 수 있다. 양방향 격리 회로가 송신 및 수신 모두에 사용되기 때문에, 아래에서 더 상세하게 설명될 바와 같이, 에코 백 및 복제 보드 공간 이용과 같은, 2개의 개별 격리 디바이스들과 연관된 문제들이 제거된다.

도 2 및 도 3은 전기적 격리를 포함하는 전자 장치(100, 200)를 도시한다. 도 2 및 도 3에 도시된 바와 같이, 전자 장치(100, 200)는 제1 부분(100a, 200a) 및 제2 부분(100b, 200b)을 포함한다. 전자 장치(100, 200)는, 프로세서 단자(110a, 210a) 및 버스 단자(110b, 210b)를 통해 제1 부분(100a, 200a)과 제2 부분(100b, 200b)에 통신가능하게 커플링되고, 이들 사이에 배치되는 양방향 격리 회로(110, 210)를 포함한다. 프로세서 단자(110a, 210a) 및 버스 단자(110b, 210b)는 2-포트 네트워크의 포트들로서 보여질 수 있다. 양방향 격리 회로(110, 210)는 제1 부분(100a, 200a)을 제2 부분(100b, 200b)으로부터 전기적으로 격리한다. 예컨대, 제1 부분(100a, 200a)은 전기적으로 비-격리될 수 있고, 제2 부분(100b, 200b)은 전기적으로 격리될 수 있다. 따라서, 제1 부분(100a, 200a)에 존재하는 노이즈, 과도 현상(transients), 고전압들 등은 제2 부분(100b, 200b)에 전도되거나 또는 그렇지 않으면 커플링되지 않을 수 있다. 이하에서 더 상세하게 설명될 바와 같이, 양방향 격리 회로(110, 210)는 또한 단일 전기적 격리 디바이스 또는 단일 격리 포인트를 통해 개별 송신 및 수신 회로들을 사용하여 제1 부분(100a, 200a)을 제2 부분(100b, 200b)으로부터 전기적으로 격리하도록 구성된다. 결과적으로, 보드 공간 요건이 감소되고, 에코 백 효과가 제거된다.

전자 장치

전자 장치(100, 200)는 제1 부분(100a, 200a) 및 제2 부분(100b, 200b)에 각각 배치된 프로세서 트랜시버 스위치(120a, 220a) 및 버스 트랜시버 스위치(120b, 220b)를 포함한다. 프로세서 트랜시버 스위치(120a, 220a) 및 버스 트랜시버 스위치(120b, 220b)는 양방향 격리 회로(110, 210)와 통신가능하게 커플링된다. 프로세서 트랜시버 스위치(120a, 220a) 및 버스 트랜시버 스위치(120b, 220b)는 또한 프로세서 트랜시버 회로(130a, 230a) 및 버스 트랜시버 회로(130b, 230b)에 각각 통신가능하게(예컨대, 선택적으로) 커플링된다.

프로세서 트랜시버 회로(130a, 230a)는 프로세서 송신 단자(132at, 232at) 및 프로세서 수신 단자(134at, 234at)를 포함한다. 도 2 및 도 3에 도시된 바와 같이, 프로세서 트랜시버 스위치(120a, 220a)는 프로세서 송신 단자(132at, 232at) 및 프로세서 수신 단자(134at, 234at)와 선택적으로 통신가능하게 커플링된다. 제2 부분(100b, 200b)에서, 버스 트랜시버 회로(130b, 230b)는 버스 송신 단자(132bt, 232bt) 및 버스 수신 단자(134bt, 234bt)를 포함한다. 버스 트랜시버 스위치(120b, 220b)는 버스 송신 단자(132bt, 232bt) 및 버스 수신 단자(134bt, 234bt)에 선택적으로 통신가능하게 커플링된다.

버스 트랜시버 회로(130b, 230b)는 mA 변조 회로(150, 250) 및 HART 필터(160, 260)에 통신가능하게 커플링된다. 특히, 도 2 및 도 3에 도시된 바와 같이, 버스 송신 회로(132b, 232b)는 mA 변조 회로(150, 250)에 통신가능하게 커플링되고, 버스 수신 회로(134b, 234b)는 HART 필터(160)에 통신가능하게 커플링된다. mA 변조 회로(150, 250) 및 HART 필터(160, 260)는 버스 루프(L1, L2)에 통신가능하게 커플링된다. mA 변조 회로(150, 250)는 디지털 통신을 버스 루프(L1, L2)에 송신하도록 구성되고, HART 필터(160, 260)는 버스 루프(L1, L2)로부터 디지털 통신을 수신하도록 구성된다.

도 2 및 도 3에 도시된 바와 같이, 프로세서 트랜시버 스위치(120a, 220a)는 임의의 적합한 격리 회로가 트랜스포머(112, 212) 대신에 사용될 수 있지만, 양방향 격리 회로(110, 210) 내의 트랜스포머(112, 212)에 통신가능하게 커플링된다. 트랜스포머(112, 212)는 프로세서 단자(110a, 210a) 및 버스 단자(110b, 210b)를 통해 제1 부분(100a, 200a) 및 제2 부분(100b, 200b)에 각각 통신가능하게 커플링된다. 트랜스포머(112, 212)는 프로세서 단자(110a, 210a) 및 버스 단자(110b, 210b)가 각각 제1 포트 및 제2 포트인 2-포트 네트워크로서 보여질 수 있다. 따라서, 트랜스포머(112, 212)는 제1 부분(100a, 200a) 또는 제2 부분(100b, 200b)으로부터 디지털 통신을 수신하도록 구성된 단일 디바이스 또는 단일 격리 포인트일 수 있다.

트랜스포머(112, 212)는 특정 통신 프로토콜을 위해 선택 및/또는 설계될 수 있다. 예컨대, 위에서 논의된 바와 같이, HART 프로토콜은, 로직 "0"이 2200 Hz에서 정현파 신호이고, 로직 "1"이 1200 Hz에서 정현파 신호인 바이너리 FSK 방식을 이용한다. 추가적으로, 트랜스포머(112, 212)로의 입력에 이용가능한 전류가 제한될 수 있다. 따라서, 트랜스포머(112, 212)의 다양한 파라미터들은, 트랜스포머(112, 212)에 의해 출력된 정현파 신호의 파형이 2200 및 1200 Hz 모두에서 트랜스포머(112, 212)로의 정현파 입력과 실질적으로 유사한 형상을 갖고, 이용가능한 전류 공급을 이용하고, 그리고 노이즈, 과도 현상, 고전압 등이 전도되는 것을 방지하도록 보장하기 위해 설계/선택될 수 있다.

위에서 논의된 바와 같이, HART는 반이중 통신 프로토콜이다. 이것은 전자 장치(100, 200) 또는 버스 루프(L1, L2) 상의 디바이스만이 임의의 주어진 시간에 송신하고 있다는 것을 의미한다. 예컨대, HOST는 커맨드를 전송하고, SLAVE는 응답을 전송한다. 본원에서 사용되는 바와 같이, "송신" 및 "수신"이라는 용어들은 전자 장치(100, 200)의 관점에서 사용된다. HART 통신들은 mA 변조(1200 Hz 및 2200 Hz에서의 전류 레벨 변경)에 의해 수행된다. 전자 장치(100, 200)는 HOST로부터 커맨드를 기다릴 때 수신한다. 전자 장치(100, 200)는 응답을 전송함으로써 송신한다. 수신되었는지 아니면 송신되었는지에 관계없이, 신호는 mA 변조에 의해 전달된다. mA 변조는 mA 변조 회로(150, 250)에 의해 수행될 수 있고, HART 필터(160, 260)는 HOST로부터 커맨드를 수신할 수 있으며, mA 변조를 제거할 수 있다.

위에서 언급된 바와 같이, 디지털 통신은 제1 부분(100a, 200a)에 의해 제공될 수 있다. 송신을 위해 이러한 디지털 통신을 제공하기 위해, 제1 부분(100a, 200a)은 프로세서 트랜시버 회로(130a, 230a)에 통신가능하게 커플링된 프로세서(140, 240)를 포함한다. 프로세서(140, 240)는 임의의 적합한 프로세서일 수 있으며, HART 모뎀을 포함할 수 있다. 예컨대, 프로세서(140, 240)는 단일 CPU 또는 다수의 CPU들, 다양한 타입들의 메모리, I/O 포트들 등으로 구성될 수 있다. 추가적으로 또는 대안적으로, 디지털 통신을 수신 및 송신하는 HART 모뎀은 통신 제어 신호를 제공하는 프로세서로부터 물리적으로 분리되고 그리고/또는 이와 통신할 수 있다.

도 2 및 도 3에 도시된 바와 같이, 프로세서(140, 240)는, 프로세서 송신 회로(132a, 232a)에 디지털 통신을 제공하도록 그리고 프로세서 수신 회로(134a, 234a)로부터 디지털 통신을 수신하도록 구성된다. 또한, 도 2 및 도 3에 도시된 바와 같이, 프로세서(140, 240)는 통신 제어 신호(140a, 240a)를 양방향 격리 회로(110, 210)에 제공한다. 통신 제어 신호(140a, 240a)는 전자 장치(100, 200)가 송신하고 있는지 아니면 수신하고 있는지를 제어한다. 그러나, 도 2에 도시된 양방향 격리 회로(110)는 이하에서 더 상세하게 설명될 바와 같이, 양방향 격리 회로(210)가 도 3에 도시된 통신 제어 신호(240a)를 이용하는 것과는 상이하게 통신 제어 신호(140a)를 이용한다.

통신 제어 신호의 사용

도 2에 도시된 바와 같이, 양방향 격리 회로(110)는 트랜스포머(112)에 추가하여 제어 격리 회로(114)를 포함한다. 제어 격리 회로(114)는 제1 부분(100a) 및 제2 부분(100b)에 통신 가능하게 커플링된다. 특히, 제어 격리 회로(114)는 제1 부분(100a)에서 프로세서(140)에 통신가능하게 커플링된다. 도시된 바와 같이, 제어 격리 회로(114)는 제1 제어 신호 노드(170a)를 통해 프로세서(140)에 통신가능하게 커플링된다. 제어 격리 회로(114)는 또한 버스 트랜시버 스위치(120b)에 통신가능하게 커플링된다. 도시된 바와 같이, 제어 격리 회로(114)는 제2 제어 신호 노드(170b)를 통해 버스 트랜시버 스위치(120b)에 통신가능하게 커플링된다. 제1 및 제2 제어 신호 노드들(170a, 170b)은 동일하거나 또는 상이한 형태로 통신 제어 신호(140a)를 프로세서 및 버스 트랜시버 스위치들(120a, 120b)에 제공할 수 있다. 제어 격리 회로(114)는, 통신 제어 신호(140a)가 제1 부분(100a)으로부터 제2 부분(100b)으로 여전히 송신될 수 있게 하면서 전기적 노이즈, 과도 현상, 고전압 등이 예컨대, 제1 부분(100a)으로부터 제2 부분(100b)으로 전도되는 것을 방지함으로써, 제1 부분(100a)을 제2 부분(100b)으로부터 전기적으로 격리한다.

도 2에 도시된 바와 같이, 통신 제어 신호(140a)는 양방향 격리 회로(110)의 제어 격리 회로(114)에 제공된다. 제어 격리 회로(114)는 버스 트랜시버 스위치(120b)의 상태를 제어하기 위해 통신 제어 신호(140a)를 수신하고 통신 제어 신호(140a)를 버스 트랜시버 스위치(120b)에 제공한다. 알 수 있는 바와 같이, 통신 제어 신호(140a)가 제어 격리 회로(114)에 의해 수신되기 이전에, 통신 제어 신호(140a)가 또한 프로세서 트랜시버 스위치(120a)의 상태를 제어하기 위해 프로세서 트랜시버 스위치(120a)에 제공된다.

제어 격리 회로(114)는 예컨대, PCB(printed circuit board) 펄스 트랜스포머와 같은 펄스 트랜스포머를 포함할 수 있다. 통신 제어 신호가 펄스들로 인코딩되는 경우 펄스 트랜스포머가 바람직할 수 있다. 제어 격리 회로(114)의 그러한 실시예는 도 4를 참조하여 설명된다. 도 2를 참조하면, 펄스 트랜스포머는, 제어 격리 회로(114)에 의해 제공되는 펄스가 펄스 트랜스포머에 제공되는 펄스의 형상과 실질적으로 동일한 형상과 같은 바람직한 형상을 갖도록 보장할 수 있다. 예컨대, 제어 격리 회로(114)에 의해 제공되는 펄스는 펄스 트랜스포머에 의해 수신된 펄스와 실질적으로 동일한 상승 시간 및 폭을 가질 수 있다. 제어 격리 회로(114)에 의해 제공되는 펄스는 펄스 트랜스포머에 의해 수신된 펄스와 실질적으로 동일하기 때문에, 버스 트랜시버 스위치(120b)는 원하는 대로 작동할 수 있다.

제어 격리 회로(114)는 펄스 트랜스포머를 포함할 수 있지만, 임의의 적합한 격리 회로가 사용될 수 있다. 예컨대, 제어 격리 회로(114)는 다른 통신 제어 신호들을 위해 설계된 맞춤형 트랜스포머를 포함할 수 있다. 통신 제어 신호(140a)가 제2 부분(100b)에 여전히 송신될 수 있게 하면서 제1 부분(100a) 및 제2 부분(100b)을 격리하는 다른 수단이 사용될 수 있다. 일 예가 도 3을 참조하여 아래에서 논의된다.

도 3에 도시된 바와 같이, 양방향 격리 회로(210)는 제1 부분(200a)에 통신가능하게 커플링된 펄스 생성 회로(214a)를 포함한다. 특히, 펄스 생성 회로(214a)는 제1 제어 신호 노드(270a)를 통해 프로세서(240)에 통신가능하게 커플링된다. 펄스 생성 회로(214a)는 또한 양방향 격리 회로(210)에서 트랜스포머(212)에 통신가능하게 커플링된다. 양방향 격리 회로(210)는 또한 트랜스포머(212) 및 제2 부분(200b)에 통신가능하게 커플링된 펄스 디코드 회로(214b)를 포함한다. 더 구체적으로, 펄스 디코드 회로(214b)는 제2 제어 신호 노드(270b)를 통해 버스 트랜시버 스위치(220b)에 통신가능하게 커플링된다. 제1 및 제2 제어 신호 노드들(270a, 270b)은 동일하거나 또는 상이한 형태로 통신 제어 신호(240a)를 프로세서 및 버스 트랜시버 스위치들(220a, 220b)에 제공할 수 있다. 펄스 생성 회로(214a) 및 펄스 디코드 회로(214b)는 도 4를 참조하여 아래에서 더 상세하게 설명된다.

도 3을 참조하면, 통신 제어 신호(240a)는 펄스 생성 회로(214a)에 제공된다. 펄스 생성 회로(214a)는 통신 제어 신호(240a)를 수신하고, 펄스 신호를 트랜스포머(212)에 제공한다. 트랜스포머(212)는 수신된 펄스를 펄스 디코드 회로(214b)에 제공한다. 펄스 디코드 회로는 버스 트랜시버 스위치(220b)를 제어하기 위해, 펄스 신호를 버스 트랜시버 스위치(220b)에 제공되는 통신 제어 신호(240a)로 디코딩한다. 알 수 있는 바와 같이, 통신 제어 신호(240a)가 펄스 생성 회로(214a)에 의해 수신되기 이전에, 통신 제어 신호(240a)가 또한 프로세서 트랜시버 스위치(220a)를 제어하기 위해 프로세서 트랜시버 스위치(220a)에 제공된다.

전자 장치의 송신 및 수신 구성

프로세서 트랜시버 스위치(120a, 220a) 및 버스 트랜시버 스위치(120b, 220b)를 제어하는 것은 그들의 포지션들을 스위칭하는 것을 포함할 수 있다. 예컨대, 프로세서 트랜시버 스위치(120a, 220a)의 하나의 포지션은 양방향 격리 회로(110, 210)의 프로세서 단자(110a, 210a)를 프로세서 송신 단자(132at, 232at)와 통신가능하게 커플링시킬 수 있다. 프로세서 트랜시버 스위치(120a, 220a)의 다른 스위치 포지션은 프로세서 단자(110a, 210a)를 프로세서 수신 단자(134at, 234at)에 통신가능하게 커플링시킬 수 있다. 버스 트랜시버 스위치(120b, 220b)에서, 포지션은 버스 단자(110b, 210b)를 버스 송신 단자(132bt, 232bt)에 통신가능하게 커플링시킬 수 있다. 버스 트랜시버 스위치(120b, 220b)의 다른 스위치 포지션은 버스 단자(110b, 210b)를 버스 수신 단자(134bt, 234bt)와 통신가능하게 커플링시킬 수 있다. 임의의 적합한 포지션들이 사용될 수 있다.

프로세서(140, 240)는, 제1 부분(100a, 200a)의 프로세서 송신 회로(132a, 232a)가 프로세서 단자(110a, 210a)에 통신가능하게 커플링되도록 그리고 제2 부분(100b, 200b)의 버스 송신 회로(132b, 232b)가 버스 단자(110b, 210b)에 통신가능하게 커플링되도록, 프로세서 트랜시버 스위치(120a, 220a) 및 버스 트랜시버 스위치(120b, 220b)의 스위치 포지션들을 제어함으로써 버스 루프(L1, L2)에 통신할 수 있다. 따라서, 프로세서(140, 240)는 프로세서 송신 회로(132a, 232a), 트랜스포머(112, 212) 및 버스 송신 회로(132b, 232b)를 통해 버스 루프(L1, L2)에 데이터를 제공할 수 있다. 따라서, 전자 장치(100, 200)는 송신 구성에 배치된다. 인식될 수 있는 바와 같이, 전자 장치(100, 200)는 또한 수신 구성에 배치될 수 있다.

송신 구성 또는 수신 구성에 전자 장치(100, 200)를 배치함으로써, 트랜스포머(112, 212)는 양방향 신호 송신을 위해 사용될 수 있다. 단일 트랜스포머(112, 212)만이 임의의 주어진 시간에 디지털 통신을 위한 단일 격리 포인트 또는 2-포트 네트워크로서 사용되므로, 도 1에 도시된 종래 기술의 전자 장치(10)에 존재하는 에코 백이 존재하지 않을 수 있다. 또한, 트랜스포머(112, 212)는 양호한 정현파 (예컨대, HART) 파형 무결성을 가질 수 있다. 예컨대, HART 비트의 송신 동안, 트랜스포머(112, 212)는 트랜스포머(112, 212)에 의해 수신된 형상과 실질적으로 동일한 형상을 갖는 정현파 신호를 출력할 수 있다. 추가적으로, 트랜스포머(112, 212)는 또한 위험한 승인 간격을 충족하도록 구성될 수 있다.

제어 격리 회로

도 4는 통신 제어 신호(140a, 240a)를 위한 트랜스포머(412), 이를테면, 도 2 및 도 3을 참조하여 위에서 설명된 제어 격리 회로(114)에서 사용되는 펄스 격리 트랜스포머 또는 트랜스포머(212)를 사용하는 제어 격리 회로(410)의 상세한 도면을 도시한다. 도 4에 도시된 바와 같이, 제어 격리 회로(410)는 펄스 생성 회로(414a) 및 펄스 디코드 회로(414b)에 통신가능하게 커플링된 트랜스포머(412)를 포함한다. 펄스 생성 회로(414a) 및 펄스 디코드 회로(414b)는 도 2를 참조하여 위에서 설명된 제어 격리 회로(114) 내에 포함될 수 있다. 펄스 생성 회로(414a) 및 펄스 디코드 회로(414b)는 또한 도 3을 참조하여 위에서 설명된 펄스 생성 회로(214a) 및 펄스 디코드 회로(214b)와 동일할 수 있다.

도 5는 시간 축(510) 및 비트 상태 축(520)을 포함하는 신호 타이밍 다이어그램(500)을 도시한다. 신호 타이밍 다이어그램(500)은 통신 제어 신호(530), 펄스 신호(540) 및 디코딩된 통신 제어 신호(530')를 포함하는 것으로 도시된다. 통신 제어 신호(530)는 도 2 및 도 3을 참조하여 위에서 설명된 통신 제어 신호와 동일할 수 있다. 펄스 신호(540)는 도 2를 참조하여 설명된 제어 격리 회로(114)의 펄스 생성 회로 또는 도 3에 도시된 펄스 생성 회로(214a)에 의해 생성될 수 있다. 펄스 신호(540)는 또한, 도 2를 참조하여 설명된 제어 격리 회로(114)의 펄스 디코드 회로 또는 도 3에 도시된 펄스 디코드 회로(214b)에 의해 디코딩될 수 있다. 펄스 신호(540)는 디코딩된 통신 제어 신호(530')로 디코딩될 수 있다.

도 4에 도시된 바와 같이, 펄스 생성 회로(414a)는 예컨대, 도 2 및 도 3을 참조하여 위에서 설명된 전자 장치(100, 200)와 같은 전자 장치의 제1 부분으로부터 통신 제어 신호(530)를 수신한다. 제1 부분은 도 2 및 도 3을 참조하여 위에서 설명된 제1 부분들(100a, 200a)일 수 있다. 도 5에 도시된 바와 같이, 통신 제어 신호(530)는 예컨대, "1"의 비트 값이 루프들(L1, L2)로부터 데이터를 수신하도록 구성된 전자 장치(100, 200)에 대응할 수 있는 디지털 신호이다. 즉, 프로세서 트랜시버 스위치(120a, 220a) 및 버스 트랜시버 스위치(120b, 220b)는 트랜스포머(112, 212)를 프로세서 수신 회로(134a, 234a) 및 버스 수신 회로(134b, 234b)에 통신가능하게 커플링시키며, 트랜스포머(112, 212)를 프로세서 송신 회로(132a, 232a) 및 버스 송신 회로(132b, 232b)로부터 통신가능하게 디커플링한다.

인식될 수 있는 바와 같이, 통신 제어 신호(530)가 "0"의 비트 값에 있을 때, 전자 장치(100, 200)는 데이터를 버스 루프들(L1, L2)에 송신하도록 구성될 수 있다. 이 구성에서, 프로세서 송신 회로들(132a, 232a) 및 버스 송신 회로들(132b, 232b)은 트랜스포머들(112, 212)에 통신가능하게 커플링될 수 있고, 프로세서 수신 회로들(134a, 234a) 및 버스 수신 회로들(134b, 234b)은 트랜스포머들(112, 212)로부터 통신가능하게 디커플링될 수 있다.

프로세서 트랜시버 스위치들(120a, 220a) 및 버스 트랜시버 스위치들(120b, 220b)의 통신 제어 신호(530) 제어는, 도 2 및 도 3의 통신 제어 신호들(140a, 240a), 프로세서 트랜시버 스위치들(120a, 220a) 및 버스 트랜시버 스위치들(120b, 220b) 사이의 파선들에 의해 예시된다. 인식될 수 있는 바와 같이, 도 2 및 도 3에 도시된 바와 같이, 통신 제어 신호(530)는 또한, 제어 격리 회로(114) 및 펄스 생성 회로(214a)에 제공될 수 있으며, 제어 격리 회로(114) 및 펄스 디코드 회로(214b)에 의해 제공될 수 있는데, 이러한 기능들은 도 4를 참조하여 설명된다.

도 4에 도시된 바와 같이, 펄스 생성 회로(414a)는 디지털 파형으로서 예시된 통신 제어 신호(530)를 수신하며, 펄스 신호(540)를 생성한다. 펄스 신호(540)의 펄스들은 마이크로초(kHz) 범위에 있을 수 있으며, 그에 따라 간단한 저역 통과 필터에 의해 mA 전류 루프로부터 필터링될 수 있다. 펄스 신호(540)의 펄스들은 포지티브 진행 펄스 및 네거티브 진행 펄스로 구성되는 것으로 도시된다. 그러나, 임의의 적합한 펄스 신호가 사용될 수 있다.

펄스 생성 회로(414a)는 전력과 접지 사이에서 전압 공급 중도에 기준을 스위칭함으로써 포지티브 진행 펄스 및 네거티브 진행 펄스를 생성할 수 있다. 듀레이션은 RC(resistor-capacitor) 타이밍 회로에 의해 제어될 수 있다. 그러나, 도시된 펄스 신호(540) 또는 임의의 다른 펄스 신호를 생성하기 위해 임의의 적합한 수단이 사용될 수 있다.

펄스 디코드 회로(414b)는 펄스 신호(540)를 디코딩된 통신 제어 신호(530')로 디코딩한다. 일 예에서, 펄스 디코드 회로(414b)는, 포지티브 또는 네거티브 펄스를 검출하고 이를 플립-플롭(Clocked D-type)으로 래치하는 2개의 MOSFET들로 구성될 수 있다. 포지티브 검출은 한 방향으로 "스위치"를 래치하고, 네거티브 펄스는 다른 방향으로 "스위치"를 래치한다. 도 3의 실시예에서, 펄스 신호(540)의 진폭은 디지털 통신들의 진폭보다 클 수 있다. 따라서, 디지털 통신들은, 예컨대, 2개의 MOSFET들에 의해 검출되지 않는다. 예컨대, 펄스 신호(540)의 진폭은 2개의 MOSFET들의 래칭 임계치보다 클 수 있는 반면, 디지털 통신들의 진폭은 래칭 임계치보다 작을 수 있다. 결과적으로, 펄스 신호(540)만이, 디코딩된 통신 제어 신호(530')로 디코딩된다. 따라서, 디코딩된 통신 제어 신호(530')는 재생성되어, 예컨대, 도 2 및 도 3에 도시된 버스 트랜시버 스위치들(120b, 220b)을 제어하는 데 사용될 수 있다. 그러나, 펄스 신호(540)를 디코딩된 통신 제어 신호(530')로 디코딩하기 위해 임의의 적합한 수단이 사용될 수 있다.

위에서 논의된 바와 같이, 도 4에 도시된 트랜스포머(412)는 도 2에 도시된 제어 격리 회로(114)의 펄스 트랜스포머 또는 도 3에 도시된 트랜스포머(212)일 수 있다. 도 2 및 도 3에 도시된 양방향 격리 회로들(110, 210) 모두는 펄스 신호들을 사용하여 수신 구성과 송신 구성 사이를 스위칭한다. 도 3에 도시된 트랜스포머(212)는 1200 Hz 및 2200 Hz의 HART 주파수들을 통과시킬 수 있다. 따라서, 트랜스포머(212)는 비교적 낮은 주파수들로 인해 자기 코어들을 포함할 수 있다. 도 2에 도시된 제어 격리 회로(114)는 도 5에 도시된 펄스 신호(540)와 같은 비교적 고주파 펄스만을 통과시킬 수 있으며, 따라서 그에 따라 설계될 수 있다. 도 2의 양방향 격리 회로(110)는 저전력 애플리케이션들에 적합할 수 있고, 도 3의 양방향 격리 회로(210)는 펄스 신호(540) 및 디지털 통신들 모두를 전달하기 위해 공통 트랜스포머를 사용할 수 있다. 그러나, 인식될 수 있는 바와 같이, 임의의 적합한 격리 회로가 사용될 수 있으며, 반드시 펄스 신호들의 사용을 필요로 하는 것은 아니다.

전자 장치의 일부분을 전기적으로 격리하는 방법

도 6은 전자 장치의 일부분을 전기적으로 격리하는 방법(600)을 도시한다. 도 6에 도시된 바와 같이, 방법(600)은 단계(610)에서 양방향 격리 회로를 통해 통신 제어 신호를 수신함으로써 시작된다. 양방향 격리 회로는 전자 장치의 제1 부분 및 제2 부분을 분리할 수 있다. 통신 제어 신호는 제1 부분에 의해 제공된다. 단계(620)에서, 방법(600)은, 수신된 통신 제어 신호를, 양방향 격리 회로를 통해, 제2 부분에 배치된 버스 트랜시버 스위치에 제공한다.

방법(600)은 양방향 격리 회로에 트랜스포머를 제공하는 단계를 더 포함할 수 있다. 방법(600)에 의해 제공된 트랜스포머는 도 2 및 도 3을 참조하여 위에서 논의된 트랜스포머들(112, 212)과 동일할 수 있거나 또는 동일하지 않을 수 있다. 트랜스포머가 양방향 격리 회로에 제공되는 경우, 방법(600)은 펄스 생성 회로를 제공하고, 트랜스포머에 통신가능하게 커플링시키는 단계, 및 펄스 디코드 회로를 제공하고, 트랜스포머에 통신가능하게 커플링시키는 단계를 더 포함할 수 있다.

펄스 생성 회로는 제1 부분으로부터 통신 제어 신호를 수신하고, 통신 제어 신호에 기초하여 펄스 신호를 생성하고, 그리고 펄스 신호를 트랜스포머에 제공할 수 있다. 펄스 디코드 회로는 트랜스포머로부터 펄스 신호를 수신하고, 수신된 펄스 신호를 버스 트랜시버 스위치에 의해 수신된 통신 제어 신호로 디코딩할 수 있다. 방법(600)에 의해 사용되는 펄스 생성 회로 및 펄스 디코드 회로는, 임의의 적합한 회로들이 사용될 수 있지만, 위에서 설명된 펄스 생성 회로(214a, 414a) 및 펄스 디코드 회로(214b, 414b)와 각각 동일할 수 있다.

추가적으로 또는 대안적으로, 방법(600)은 제어 격리 회로를 제공하는 단계를 더 포함할 수 있다. 제어 격리 회로가 제공되는 경우, 방법(600)은 또한, 제어 격리 회로를 통해 통신 제어 신호를 수신하는 단계, 및 수신된 통신 제어 신호를, 제어 격리 회로를 통해, 제2 부분에 배치된 버스 트랜시버 스위치에 제공하는 단계를 포함할 수 있다. 방법(600)에 의해 사용되는 제어 격리 회로는, 임의의 적합한 격리 회로가 사용될 수 있지만, 도 2를 참조하여 위에서 설명된 제어 격리 회로(114)일 수 있거나 또는 아닐 수 있다.

제어 격리 회로를 제공하는 단계는, 통신 제어 신호를 수신하고, 통신 제어 신호에 기초하여 펄스 신호를 생성하는 펄스 생성 회로를 제공하는 단계, 및 트랜스포머를 제공하고, 펄스 생성 회로에 통신가능하게 커플링시키는 단계를 포함할 수 있다. 트랜스포머는 펄스 생성 회로로부터 펄스 신호를 수신하고, 펄스 신호를 제공할 수 있다. 제어 격리 회로를 제공하는 단계는 또한 펄스 디코딩 회로를 제공하고, 트랜스포머에 통신가능하게 커플링시키는 단계를 포함할 수 있다. 펄스 디코드 회로는 트랜스포머에 의해 제공된 펄스 신호를 수신하고, 수신된 펄스 신호를 버스 트랜시버 스위치에 의해 수신된 통신 제어 신호로 디코딩할 수 있다. 펄스 생성 회로 및 펄스 디코드 회로는, 임의의 적합한 회로들이 사용될 수 있지만, 도 2를 참조하여 위에서 설명된 제어 격리 회로(114)에 포함된 펄스 생성 회로 및 펄스 디코드 회로일 수 있다.

방법(600)은 또한, 제1 부분에 프로세서 트랜시버 스위치를 제공 및 배치하고, 통신 제어 신호에 의해 제어되도록 프로세서 트랜시버 스위치를 구성하는 단계를 포함할 수 있다. 방법(600)에 의해 사용되는 프로세서 트랜시버 스위치는, 임의의 적합한 스위치가 사용될 수 있지만, 위에서 설명된 프로세서 트랜시버 스위치들(120a, 220a)일 수 있다.

방법(600)은 프로세서 송신 단자 및 프로세서 수신 단자를 갖는 프로세서 트랜시버 회로를 제공하는 단계를 더 포함할 수 있다. 방법(600)에 의해 사용되는 프로세서 트랜시버 회로는 도 2 및 도 3을 참조하여 위에서 설명된 프로세서 트랜시버 회로들(130a, 230a)일 수 있다. 프로세서 트랜시버 회로가 제공되는 경우, 방법(600)은 또한 프로세서 트랜시버 스위치를 프로세서 송신 단자 및 프로세서 수신 단자와 선택적으로 통신가능하게 커플링시키는 단계를 포함할 수 있다.

프로세서 트랜시버 회로를 제공하는 단계는 프로세서 송신 회로 및 프로세서 수신 회로를 제공하는 단계를 포함할 수 있다. 프로세서 송신 회로 및 프로세서 수신 회로가 제공되는 경우, 방법(600)은 또한, 프로세서 송신 회로를 통해, 제1 부분의 프로세서에 의해 제공된 디지털 통신을 수신하고, 수신된 디지털 통신을 프로세서 송신 회로를 통해 프로세서 트랜시버 스위치에 송신하는 단계, 및/또는 프로세서 수신 회로를 통해 프로세서 트랜시버 스위치로부터 디지털 통신을 수신하고, 수신된 디지털 통신을 프로세서 수신 회로를 통해 프로세서에 송신하는 단계를 포함할 수 있다.

방법(600)은 버스 송신 단자 및 버스 수신 단자를 갖는 버스 트랜시버 회로를 제공하고, 버스 트랜시버 스위치를 버스 송신 단자 및 버스 수신 단자와 선택적으로 통신가능하게 커플링시키는 단계를 더 포함할 수 있다. 버스 트랜시버 회로를 제공하는 단계는 버스 송신 회로 및 버스 수신 회로를 제공하는 단계를 포함할 수 있다. 버스 송신 회로 및 버스 수신 회로가 제공되는 경우, 방법(600)은 버스 송신 회로를 통해 버스 트랜시버 스위치로부터 디지털 통신을 수신하고, 수신된 디지털 통신을 버스 루프에 송신하는 단계, 및 버스 수신 회로를 통해 버스 루프로부터 디지털 통신을 수신하고, 수신된 디지털 통신을 버스 트랜시버 스위치에 송신하는 단계를 더 포함할 수 있다.

전자 장치(100, 200) 및 특히, 양방향 격리 회로(110, 210)는 전자 장치(100, 200)의 제1 부분(100a, 200a) 및 전자 장치(100, 200)의 제2 부분(100b, 200b)을 서로 전기적으로 격리한다. 양방향 격리 회로(110, 210)는 버스 루프들(L1, L2)로부터의 통신들의 수신 및 버스 루프들(L1, L2)로의 통신의 송신 모두를 위해, 위에서 설명된 트랜스포머들(112, 212)과 같은 단일 격리 디바이스를 단일 격리 포인트로서 사용한다. 결과적으로, 더 적은 보드 공간이 사용되고, 에코 백 문제가 제거된다.

위의 실시예들의 상세한 설명들은 본 명세서의 범위 내에 있는 것으로 발명자들에 의해 고려되는 모든 실시예들에 대한 총망라한 설명들이 아니다. 실제로, 당업자들은, 위에서 설명된 실시예들의 특정 엘리먼트들이 다른 실시예들을 생성하기 위해 다양하게 조합되거나 또는 제거될 수 있고, 그러한 다른 실시예들이 본 명세서의 범위 및 교시들 내에 있음을 인식할 것이다. 또한, 당업자들에게는, 위에서 설명된 실시예들이 전체적으로 또는 부분적으로 조합되어 본 명세서의 범위 및 교시들 내에서 추가 실시예들을 생성할 수 있다는 것이 자명할 것이다.

따라서, 특정 실시예들이 예시를 목적으로 본원에서 설명되었지만, 당업자들이 인식할 바와 같이, 본 명세서의 범위 내에서 다양한 등가의 수정들이 가능하다. 본원에서 제공된 교시들은 전기적 격리를 포함하는 다른 전자 장치에 적용될 수 있으며, 위에서 설명되고 첨부한 도면들에 도시된 실시예들에만 적용될 수 있는 것은 아니다. 따라서, 위에서 설명된 실시예들의 범위는 다음의 청구항들로부터 결정되어야 한다.

Claims

전기적 격리를 포함하는 전자 장치(100, 200)로서,
제1 부분(100a, 200a)을 제2 부분(100b, 200b)으로부터 분리하는 양방향 격리 회로(110, 210); 및
상기 제2 부분(100b, 200b)에 배치된 버스 트랜시버 스위치(120b, 220b)를 포함하며,
상기 버스 트랜시버 스위치(120b, 220b)는 상기 양방향 격리 회로(110, 210)에 통신가능하게 커플링되고,
상기 버스 트랜시버 스위치(120b, 220b)는, 상기 양방향 격리 회로(110, 210)로부터, 상기 제1 부분(100a, 200a)에 의해 제공된 통신 제어 신호를 수신하는, 전기적 격리를 포함하는 전자 장치(100, 200).
제1 항에 있어서,
상기 양방향 격리 회로(110, 210)는, 프로세서 단자(110a, 210a) 및 버스 단자(110b, 210b)를 갖는 트랜스포머(112, 212)로 구성되는, 전기적 격리를 포함하는 전자 장치(100, 200).
제2 항에 있어서,
상기 양방향 격리 회로(210)는,
상기 트랜스포머(212)에 통신가능하게 커플링된 펄스 생성 회로(214a) ― 상기 펄스 생성 회로(214a)는,
상기 통신 제어 신호를 수신하고;
상기 통신 제어 신호에 기초하여 펄스 신호를 생성하고; 그리고
상기 펄스 신호를 상기 트랜스포머(212)에 제공하도록 구성됨 ― ; 및
상기 트랜스포머(212)에 통신가능하게 커플링되고, 상기 트랜스포머(212)로부터 상기 펄스 신호를 수신하도록 그리고 상기 수신된 펄스 신호를 상기 버스 트랜시버 스위치(220b)에 의해 수신된 통신 제어 신호로 디코딩하도록 구성된 펄스 디코드 회로(214b)를 더 포함하는, 전기적 격리를 포함하는 전자 장치(200).
제1 항 내지 제3 항 중 어느 한 항에 있어서,
상기 양방향 격리 회로(110)는, 상기 전자 장치(100)의 상기 제1 부분(100a)으로부터 상기 통신 제어 신호를 수신하도록 그리고 상기 통신 제어 신호를 상기 버스 트랜시버 스위치(120b)에 제공하도록 구성된 제어 격리 회로(114)로 추가로 구성되는, 전기적 격리를 포함하는 전자 장치(100).
제4 항에 있어서,
상기 제어 격리 회로(114)는,
상기 통신 제어 신호를 수신하도록 그리고 상기 통신 제어 신호에 기초하여 펄스 신호를 생성하도록 구성된 펄스 생성 회로(414a);
상기 펄스 생성 회로(414a)에 통신가능하게 커플링되고, 상기 펄스 생성 회로(414a)로부터 상기 펄스 신호를 수신하도록 그리고 상기 펄스 신호를 제공하도록 구성된 트랜스포머(412); 및
상기 트랜스포머(412)에 통신가능하게 커플링되고, 상기 트랜스포머(412)에 의해 제공된 상기 펄스 신호를 수신하도록 그리고 상기 수신된 펄스 신호를 상기 버스 트랜시버 스위치(120b, 220b)에 의해 수신된 통신 제어 신호로 디코딩하도록 구성된 펄스 디코드 회로(414b)로 구성되는, 전기적 격리를 포함하는 전자 장치(100).
제1 항 내지 제5 항 중 어느 한 항에 있어서,
상기 전자 장치(100, 200)의 상기 제1 부분(100a, 200a)에 배치된 프로세서 트랜시버 스위치(120a, 220a)를 더 포함하며,
상기 프로세서 트랜시버 스위치(120a, 220a)는 상기 통신 제어 신호에 의해 제어되도록 구성되는, 전기적 격리를 포함하는 전자 장치(100, 200).
제6 항에 있어서,
프로세서 송신 단자(132at, 232at) 및 프로세서 수신 단자(134at, 234at)를 갖는 프로세서 트랜시버 회로(130a, 230a)를 더 포함하며,
상기 프로세서 트랜시버 스위치(120a, 220a)는 상기 프로세서 송신 단자(132at, 232at) 및 상기 프로세서 수신 단자(134at, 234at)와 선택적으로 통신가능하게 커플링되는, 전기적 격리를 포함하는 전자 장치(100, 200).
제7 항에 있어서,
상기 프로세서 트랜시버 회로(130a, 230a)는 프로세서 송신 회로(132a, 232a) 및 프로세서 수신 회로(134a, 234a)로 구성되며,
상기 프로세서 송신 회로(132a, 232a)는 상기 제1 부분(100a, 200a)의 프로세서(140, 240)로부터 디지털 통신을 수신하도록 그리고 상기 수신된 디지털 통신을 상기 프로세서 트랜시버 스위치(120a, 220a)에 송신하도록 구성되고, 그리고
상기 프로세서 수신 회로(134a, 234a)는 상기 프로세서 트랜시버 스위치(120a, 220a)로부터 디지털 통신을 수신하도록 그리고 상기 수신된 디지털 통신을 상기 프로세서(140, 240)에 송신하도록 구성되는, 전기적 격리를 포함하는 전자 장치(100, 200).
제1 항 내지 제8 항 중 어느 한 항에 있어서,
버스 송신 단자(132bt, 232bt) 및 버스 수신 단자(134bt, 234bt)를 갖는 버스 트랜시버 회로(130b, 230b)를 더 포함하며,
상기 버스 트랜시버 스위치(120b, 220b)는 상기 버스 송신 단자(132bt, 232bt) 및 상기 버스 수신 단자(134bt, 234bt)와 선택적으로 통신가능하게 커플링되는, 전기적 격리를 포함하는 전자 장치(100, 200).
제9 항에 있어서,
상기 버스 트랜시버 회로(130b, 230b)는 버스 송신 회로(132b, 232b) 및 버스 수신 회로(134b, 234b)로 구성되며,
상기 버스 송신 회로(132b, 232b)는 상기 버스 트랜시버 스위치(120b, 220b)로부터 디지털 통신을 수신하도록 그리고 상기 수신된 디지털 통신을 버스 루프(L1, L2)에 송신하도록 구성되고, 그리고
상기 버스 수신 회로(134b, 234b)는 상기 버스 루프(L1, L2)로부터 디지털 통신을 수신하도록 그리고 상기 수신된 디지털 통신을 상기 버스 트랜시버 스위치(120b, 220b)에 송신하도록 구성되는, 전기적 격리를 포함하는 전자 장치(100, 200).
전자 장치의 일부분을 전기적으로 격리하는 방법으로서,
양방향 격리 회로를 통해 통신 제어 신호를 수신하는 단계 ―
상기 양방향 격리 회로는 상기 전자 장치의 제1 부분 및 제2 부분을 분리하고, 그리고
상기 통신 제어 신호는 상기 제1 부분에 의해 제공됨 ― ; 및
상기 수신된 통신 제어 신호를, 상기 양방향 격리 회로를 통해, 상기 제2 부분에 배치된 버스 트랜시버 스위치에 제공하는 단계를 포함하는, 전자 장치의 일부분을 전기적으로 격리하는 방법.
제11 항에 있어서,
상기 양방향 격리 회로에 트랜스포머를 제공하는 단계를 더 포함하며,
상기 트랜스포머는 프로세서 단자 및 제2 단자를 가지는, 전자 장치의 일부분을 전기적으로 격리하는 방법.
제12 항에 있어서,
펄스 생성 회로를 제공하고, 상기 트랜스포머에 통신가능하게 커플링시키는 단계 ― 상기 펄스 생성 회로는,
상기 제1 부분으로부터 상기 통신 제어 신호를 수신하고;
상기 통신 제어 신호에 기초하여 펄스 신호를 생성하고; 그리고
상기 펄스 신호를 상기 트랜스포머에 제공함 ― ; 및
펄스 디코드 회로를 제공하고, 상기 트랜스포머에 통신가능하게 커플링시키는 단계를 더 포함하며,
상기 펄스 디코드 회로는 상기 트랜스포머로부터 상기 펄스 신호를 수신하고, 상기 수신된 펄스 신호를 상기 버스 트랜시버 스위치에 의해 수신된 통신 제어 신호로 디코딩하는, 전자 장치의 일부분을 전기적으로 격리하는 방법.
제11 항 내지 제13 항 중 어느 한 항에 있어서,
제어 격리 회로를 제공하는 단계;
상기 제어 격리 회로를 통해 상기 통신 제어 신호를 수신하는 단계; 및
상기 수신된 통신 제어 신호를, 상기 제어 격리 회로를 통해, 상기 제2 부분에 배치된 상기 버스 트랜시버 스위치에 제공하는 단계를 더 포함하는, 전자 장치의 일부분을 전기적으로 격리하는 방법.
제14 항에 있어서,
상기 제어 격리 회로를 제공하는 단계는,
상기 통신 제어 신호를 수신하고, 상기 통신 제어 신호에 기초하여 펄스 신호를 생성하는 펄스 생성 회로를 제공하는 단계;
트랜스포머를 제공하고, 상기 펄스 생성 회로에 통신가능하게 커플링시키는 단계 ― 상기 트랜스포머는 상기 펄스 생성 회로로부터 상기 펄스 신호를 수신하고, 상기 펄스 신호를 제공함 ― ; 및
펄스 디코드 회로를 제공하고, 상기 트랜스포머에 통신가능하게 커플링시키는 단계를 포함하며,
상기 펄스 디코드 회로는 상기 트랜스포머에 의해 제공된 상기 펄스 신호를 수신하고, 상기 수신된 펄스 신호를 상기 버스 트랜시버 스위치에 의해 수신된 통신 제어 신호로 디코딩하는, 전자 장치의 일부분을 전기적으로 격리하는 방법.
제11 항 내지 제15 항 중 어느 한 항에 있어서,
상기 제1 부분에 프로세서 트랜시버 스위치를 제공 및 배치하고, 상기 통신 제어 신호에 의해 제어되도록 상기 프로세서 트랜시버 스위치를 구성하는 단계를 더 포함하는, 전자 장치의 일부분을 전기적으로 격리하는 방법.
제16 항에 있어서,
프로세서 송신 단자 및 프로세서 수신 단자를 갖는 프로세서 트랜시버 회로를 제공하고, 상기 프로세서 트랜시버 스위치를 상기 프로세서 송신 단자 및 상기 프로세서 수신 단자와 선택적으로 통신가능하게 커플링시키는 단계를 더 포함하는, 전자 장치의 일부분을 전기적으로 격리하는 방법.
제17 항에 있어서,
상기 프로세서 트랜시버 회로를 제공하는 단계는 프로세서 송신 회로 및 프로세서 수신 회로를 제공하는 단계를 포함하고,
상기 방법은,
상기 프로세서 송신 회로를 통해, 상기 제1 부분의 프로세서에 의해 제공된 디지털 통신을 수신하고, 상기 수신된 디지털 통신을 상기 프로세서 송신 회로를 통해 상기 프로세서 트랜시버 스위치에 송신하는 단계; 및
상기 프로세서 수신 회로를 통해 상기 프로세서 트랜시버 스위치로부터 디지털 통신을 수신하고, 상기 수신된 디지털 통신을 상기 프로세서 수신 회로를 통해 상기 프로세서에 송신하는 단계를 더 포함하는, 전자 장치의 일부분을 전기적으로 격리하는 방법.
제11 항 내지 제18 항 중 어느 한 항에 있어서,
버스 송신 단자 및 버스 수신 단자를 갖는 버스 트랜시버 회로를 제공하고, 상기 버스 트랜시버 스위치를 상기 버스 송신 단자 및 상기 버스 수신 단자와 선택적으로 통신가능하게 커플링시키는 단계를 더 포함하는, 전자 장치의 일부분을 전기적으로 격리하는 방법.
제19 항에 있어서,
상기 버스 트랜시버 회로를 제공하는 단계는 버스 송신 회로 및 버스 수신 회로를 제공하는 단계를 포함하고,
상기 방법은,
상기 버스 송신 회로를 통해 상기 버스 트랜시버 스위치로부터 디지털 통신을 수신하고, 상기 수신된 디지털 통신을 버스 루프에 송신하는 단계; 및
상기 버스 수신 회로를 통해 상기 버스 루프로부터 디지털 통신을 수신하고, 상기 수신된 디지털 통신을 상기 버스 트랜시버 스위치에 송신하는 단계를 더 포함하는, 전자 장치의 일부분을 전기적으로 격리하는 방법.