KR20200125896A - 반도체 디바이스 구조체 및 그 형성 방법 - Google Patents

반도체 디바이스 구조체 및 그 형성 방법 Download PDF

Info

Publication number
KR20200125896A
KR20200125896A KR1020200028428A KR20200028428A KR20200125896A KR 20200125896 A KR20200125896 A KR 20200125896A KR 1020200028428 A KR1020200028428 A KR 1020200028428A KR 20200028428 A KR20200028428 A KR 20200028428A KR 20200125896 A KR20200125896 A KR 20200125896A
Authority
KR
South Korea
Prior art keywords
dielectric layer
fin structure
source
layer
semiconductor
Prior art date
Application number
KR1020200028428A
Other languages
English (en)
Other versions
KR102305166B1 (ko
Inventor
쿠오-쳉 치앙
시 닝 주
칭-웨이 차이
쿠안-룬 쳉
치-하오 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200125896A publication Critical patent/KR20200125896A/ko
Application granted granted Critical
Publication of KR102305166B1 publication Critical patent/KR102305166B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판 위의 핀 구조체, 핀 구조체에 인접한 제1 유전체 층 및 제1 유전체 층의 측벽을 피복하는 제2 유전체 층을 포함한다. 제1 유전체 층은 제2 유전체 층과 상이한 에칭 선택비를 가진다. 제2 유전체 층의 바닥부는 제1 유전체 층의 바닥면보다 낮다. 반도체 디바이스 구조체는 핀 구조체 위에 제공되어 제2 유전체 층의 측벽, 핀 구조체 위의 나노 구조체 및 나노 구조체 주위를 감싸는 게이트 스택을 피복하는 소스/드레인 특징부를 포함한다.

Description

반도체 디바이스 구조체 및 그 형성 방법{SEMICONDUCTOR DEVICE STRUCTURE AND METHOD FOR FORMING THE SAME}
우선권 주장
본 출원은 2019년 4월 26일자 출원된, "반도체 디바이스 구조체 및 그 형성 방법"이란 제하의 계류 중인 미국 특허 출원 제16/395,731호의 연속 출원으로, 그 전체가 여기에 참조로 포함된다.
배경
전자 산업은 점점 더 복잡하고 정교한 수많은 기능을 동시에 지원할 수 있는 더 작고 빠른 전자 장치에 대한 요구가 계속 증가하고 있다. 따라서, 반도체 산업에서는 저비용, 고성능 및 저전력 집적 회로(IC)를 제조하기 위한 추세가 계속 존재한다. 지금까지, 이러한 목표는 많은 부분에서 반도체 IC 치수(예, 최소 선폭 크기)를 축소하여 생산 효율을 향상시키고 관련 비용을 절감시키는 것에 의해 달성되어 왔다. 그러나, 이러한 소형화는 반도체 제조 공정에 더 큰 복잡성을 가져왔다. 따라서, 반도체의 IC 및 디바이스의 지속적인 발전의 실현은 반도체 제조 공정 및 기술에서 유사한 발전을 요구한다.
최근, 게이트-채널 커플링을 증가시킴으로써 게이트 제어를 개선하고, 오프-상태 전류를 감소시키고, 단채널 효과(short-channel effect: SCE)를 감소시키기 위해 멀티-게이트 디바이스가 도입되고 있다. 도입된 이러한 멀티-게이트 디바이스 중 하나는 게이트-올-어라운드 트랜지스터(GAA)이다. GAA 디바이스는 2개 또는 4개의 측면에서 채널에 대한 액세스를 제공하는 채널 영역 주위로 확장될 수 있는 게이트 구조체로부터 명명된 것이다. GAA 디바이스는 기존의 상보적 금속 산화물 반도체(CMOS) 공정과 호환되며 그 구조는 게이트 제어를 유지하고 SCE를 완화하면서 디바이스의 크기를 크게 축소할 수 있게 한다. 종래의 공정에서, GAA 디바이스는 실리콘 나노와이어에 채널을 제공한다. 그러나, 나노와이어를 중심으로 한 GAA 특징부의 제조 통합은 어려울 수 있다. 예를 들어, 현재의 방법은 여러 측면에서 만족스럽지만, 여전히 지속적인 개선이 필요하다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a~1m은 본 개시 내용의 일부 실시예에 따른 반도체 디바이스의 다양한 중간 형성 단계의 사시도이다.
도 1aa~1ma는 본 개시 내용의 일부 실시예에 따른 도 1a~1m의 I-I 라인을 따른 반도체 구조체의 단면도이다.
도 1eb~1mb는 본 개시 내용의 일부 실시예에 따른 도 1a~1m의 II-II 라인을 따른 반도체 구조체의 단면도이다.
도 1fc~1mc은 본 개시 내용의 일부 실시예에 따른 도 1a~1m의 III-III 라인을 따른 반도체 구조체의 단면도이다.
도 2a~2e는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스의 다양한 중간 형성 단계의 사시도이다.
도 2aa~2ea은 본 개시 내용의 일부 실시예에 따른 도 2a~2e의 I-I 라인을 따른 반도체 구조체의 단면도이다.
도 2bb~2eb는 본 개시 내용의 일부 실시예에 따른 도 2a~2e의 II-II 라인을 따른 반도체 구조체의 단면도이다.
도 2bc~2ec은 본 개시 내용의 일부 실시예에 따른 도 2a~2e의 III-III 라인을 따른 반도체 구조체의 단면도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
실시예의 일부 변형이 설명된다. 다양한 도면 및 예시적인 실시예에서, 유사한 참조 번호는 유사한 요소를 지정하기 위해 사용된다. 방법의 이전, 도중 및 이후에 추가의 동작이 제공될 수 있으며, 설명된 동작 중 일부는 방법의 다른 실시예에서 대체되거나 제거될 수 있음을 이해해야 한다.
후술하는 게이트 올 어라운드(GAA) 트랜지스터 구조체는 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 구조체를 패턴화할 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예컨대, 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴이 형성되게 할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정에 의해 패턴화된다. 스페이서가 자체 정렬 공정을 이용하여 패턴화된 희생층과 함께 형성된다. 이어서 희생층을 제거하고, 나머지 스페이서를 사용하여 GAA 구조체를 패턴화할 수 있다.
반도체 디바이스 구조체의 실시예가 제공된다. 반도체 디바이스 구조체는 반도체 핀 구조체, 분리 구조체, 소스/드레인 스페이서 및 소스/드레인 특징부를 포함할 수 있다. 분리 구조체는 반도체 핀 구조체를 둘러싸는 수직 부분을 포함한다. 소스/드레인 스페이서는 분리 구조체의 수직 부분 바로 위에 형성된다. 소스/드레인 특징부는 소스/드레인 스페이서 사이에 개재된다. 소스/드레인 스페이서는 소스/드레인 특징부의 측면 성장을 제한하기 때문에, 소스/드레인 특징부는 더 좁은 폭을 가지도록 형성될 수 있다. 결국, 반도체 디바이스의 기생 용량이 감소될 수 있어서 반도체 디바이스의 동작 속도가 향상된다.
도 1a~1m은 본 개시 내용의 일부 실시예에 따른 반도체 디바이스(100)의 다양한 중간 형성 단계의 사시도이다. 도 1aa~ma은 본 개시 내용의 일부 실시예에 따른 도 1a~1m의 I-I 라인을 따른 반도체 구조체의 단면도이다. 도 1eb~1mb는 본 개시 내용의 일부 실시예에 따른 도 1a~1m의 II-II 라인을 따른 반도체 구조체의 단면도이다. 도 1fc~1mc은 본 개시 내용의 일부 실시예에 따른 도 1a~1m의 III-III 라인을 따른 반도체 구조체의 단면도이다.
일부 실시예에 따라 도 1a 및 도 1aa에 예시된 바와 같이 기판(102)이 제공된다. 일부 실시예에 따라, 반도체 핀 구조체(104)가 기판(102) 위에 형성된다.
일부 실시예에서, 기판(102)은 실리콘 기판과 같은 반도체 기판이다. 일부 실시예에서, 기판(102)은 게르마늄과 같은 원소 반도체; 갈륨 질화물(GaN), 실리콘 탄화물(SiC), 갈륨 비소화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비소화물(InAs) 및/또는 인듐 안티몬화물(InSb)과 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다.
일부 실시예에서, 기판(102)은 그 위에 형성되는 에피택셜 층(에피층)을 포함한다. 일부 실시예에서, 기판(102)은 반도체 기판, 기판 위의 매립 산화물 층 및 매립 산화물 층 위의 반도체 층을 포함하는 반도체-온-절연체(SOI) 기판이다.
일부 실시예에 따라, 반도체 핀 구조체(104)는 X-방향으로 배열되고 Y-방향으로 연장된다. 일부 실시예에 따라, 반도체 핀 구조체(104)는 각각 하부(104L) 및 상부(104U)를 포함한다. 일부 실시예에 따라, 반도체 핀의 구조체(104)의 하부(104L)는 기판(102)의 일부에 의해 형성된다. 일부 실시예에 따라, 반도체 핀 구조체(104)의 상부(104U)는 하부(104L) 위에 교대로 적층된 제1 반도체 층(106) 및 제2 반도체 층(108)을 포함하는 적층된 반도체 구조체에 의해 형성된다.
아래에 상세히 설명되는 바와 같이, 일부 실시예에 따르면, 반도체 핀 구조체(104)의 제1 반도체 층(106)은 반도체 핀 구조체(104)의 제2 반도체 층(108)이 소스/드레인 특징부 사이에서 연장되는 나노와이어 구조체를 형성하도록 제거될 것이다. 일부 실시예에 따라, 제2 반도체 층(108)의 나노와이어 구조체는 반도체 디바이스의 채널 영역으로서 기능하도록 게이트 스택에 의해 둘러싸이게 된다. 예를 들어, 도 1a~1mc에 묘사된 실시예는 n-형 FinFET 및/또는 p-형 FinFET에 대한 GAA 설계를 가지는 나노와이어 구조체를 형성하는 데 사용될 수 있는 공정 및 재료를 예시한다.
일부 실시예에서, 반도체 핀 구조체(104)의 형성은 기판(102) 위에 제1 반도체 층(106)을 위한 제1 반도체 재료 및 제2 반도체 층(108)을 위한 제2 반도체 재료를 포함하는 적층된 반도체 구조체를 형성하는 단계를 포함한다.
일부 실시예에 따라, 제1 반도체 층(106)을 위한 제1 반도체 재료는 제2 반도체 층(108)을 위한 제2 반도체 재료와 상이한 격자 상수를 가지는 재료이다. 일부 실시예에서, 제1 반도체 층(106)은 SiGe로 형성되며, 여기서 SiGe 내의 게르마늄(Ge)의 비율은 약 20 원자% 내지 약 50 원자%이고, 제2 반도체 층(108)은 실리콘으로 형성된다. 일부 실시예에서, 제1 반도체 층(106)은 Si1-xGex(여기서 x는 약 0.3보다 크다) 또는 Ge(x=1.0)이고, 제2 반도체 층(108)은 Si 또는 Si1-yGey(여기서 y는 약 0.4 미만이고, x> y)이다.
일부 실시예에서, 제1 반도체 재료 및 제2 반도체 재료는 저압 화학적 기상 증착(LPCVD), 에피택셜 성장 공정, 다른 적절한 방법 또는 이들의 조합을 이용하여 형성된다. 일부 실시예에서, 에피택셜 성장 공정은 분자빔 에피택시(MBE), 금속 유기 화학적 기상 증착(MOCVD) 또는 기상 에피택시(VPE)를 포함한다.
일부 실시예에서, 각각의 제1 반도체 층(106)의 두께는 약 1.5 nm 내지 약 20 nm의 범위에 있다. 일부 실시예에서, 제1 반도체 층(106)은 두께가 실질적으로 균일하다. 일부 실시예에서, 각각의 제2 반도체 층(108)의 두께는 약 1.5 nm 내지 약 20 nm의 범위이다. 일부 실시예에서, 제2 반도체 층(108)은 두께가 실질적으로 균일하다.
이후, 제1 반도체 재료 및 제2 반도체 재료를 포함하는 적층된 반도체 구조체 및 그 하부의 기판(102)은 핀 구조체(104)로 패턴화다.
일부 실시예에서, 패턴화 공정은 적층된 반도체 구조체 위에 이중층 하드 마스크 층(하드 마스크 층(110 및 112)을 포함함)을 형성하는 단계 및 이중층 하드 마스크 층을 통해 적층된 반도체 구조체 및 하부의 기판(102)을 에칭하는 단계를 포함한다. 일부 실시예에서, 제1 하드 마스크 층(110)은 열산화 또는 CVD에 의해 형성된 실리콘 산화물로 형성된 패드 산화물 층이다. 일부 실시예에서, 제2 하드 마스크 층(112)은 LPCVD 또는 플라즈마 강화 CVD(PECVD)와 같은 CVD에 의해 형성되는 실리콘 질화물로 형성된다.
일부 실시예에서, 패턴화 공정 중 에칭 공정은 이중층 하드 마스크 층에 의해 피복되지 않은 적층된 반도체 구조체의 여러 부분을 제거하고 추가로 기판(102)을 리세싱(recessing)하여 트렌치(105)를 형성한다.
일부 실시예에서, 에칭 공정 후에, 기판(102)은 트렌치(105) 사이에서 돌출되어 반도체 핀 구조체(104)의 하부(104L)를 형성하는 여러 부분을 가진다. 일부 실시예에서, 하부(104L) 바로 위에 적층된 반도체 구조체의 나머지 부분은 반도체 핀 구조체(104)의 상부(104U)를 형성한다.
도 1b 및 도 1ba에 예시된 바와 같이, 반도체 핀 구조체(104) 및 기판(102)을 따라 절연 재료(114)가 동형으로(conformally) 형성된다. 일부 실시예에 따라, 절연 재료(114)는 이중층 하드 마스크 층을 따라 더 형성된다. 일부 실시예에 따라, 절연 재료(114)는 기판(102)의 상부 표면, 반도체 핀 구조체(104)의 측벽 및 이중층 하드 마스크 층의 상부 표면 및 측벽을 덮는다. 일부 실시예에 따라, 트렌치(105)는 절연 재료(114)에 의해 부분적으로 채워진다.
일부 실시예에서, 절연 재료(114)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 다른 적절한 절연 재료 또는 이들의 조합을 포함한다. 일부 실시예에서, 절연 재료는 LPCVD, PECVD, 고밀도 플라즈마 CVD(HDP-CVD), 고 종횡비 공정(HARP), 유동성 CVD(FCVD), ALD, 다른 적절한 방법 또는 이들의 조합을 이용하여 형성된다.
일부 실시예에 따라, 도 1c 및 도 1ca에 예시된 바와 같이, 유전체 핀 구조체(116)가 트렌치(105)의 나머지 부분을 채우도록 형성된다. 일부 실시예에 따라, 유전체 핀 구조체(116)는 반도체 핀 구조체(104)에 인접하여 절연 재료(114) 위에 형성된다. 일부 실시예에 따라, 유전체 핀 구조체(116)는 절연 재료(114)에 의해 반도체 핀 구조체(104)로부터 이격된다. 일부 실시예에 따라, 유전체 핀 구조체(116)는 X-방향으로 배열되고 Y-방향으로 연장된다. 일부 실시예에서, 유전체 핀 구조체(116)는 반도체 핀 구조체(104)의 상부 표면 아래의 높이의 상부 표면을 가진다.
일부 실시예에서, 유전체 핀 구조체(116)는 약 7 미만의 유전율을 가지는 유전체 재료로 형성된다. 일부 실시예에서, 유전체 핀 구조체(116)를 위한 유전체 재료는 SiN, SiCN, SiOC, SiOCN 또는 이들의 조합이다. 일부 실시예에서, 유전체 핀 구조체(116)의 형성은 절연 재료(114) 위에 유전체 재료를 증착하고 트렌치(105)를 충전한 후 에칭-백 공정을 수행하는 것을 포함한다. 일부 실시예에서, 증착 공정은 LPCVD, PECVD, HDP-CVD, HARP, FCVD, ALD, 다른 적절한 방법 또는 이들의 조합이다. 일부 실시예에서, 에치백 공정은 건식 화학적 에칭 또는 습식 에칭과 같은 등방성 에칭 공정이거나, 건식 플라즈마 에칭과 같은 이방성 에칭 공정이다.
일부 실시예에 따라, 도 1c 및 도 1ca에 예시된 바와 같이, 보호층(118)이 트렌치(105)의 나머지 부분을 채우도록 형성된다. 일부 실시예에 따라, 보호층(118)은 트렌치(105) 내의 유전체 핀 구조체(116) 바로 위에 형성된다. 일부 실시예에 따라, 트렌치(105)의 나머지 부분은 보호층(118)에 의해 실질적으로 전체적으로 채워진다.
일부 실시예에서, 보호층(118)은 약 7보다 큰 유전율을 가지는 유전체 재료로 제조된다. 일부 실시예에서, 보호층(118)을 위한 유전체 재료는 Al2O3, HfO2, ZrO2, HfAlO, HfSiO 또는 이들의 조합이다. 일부 실시예에서, 보호층(118)의 형성은 유전체 핀 구조체(116) 위에 유전체 재료를 증착하고 트렌치(105)를 충전한 후 에치백 공정을 수행하는 것을 포함한다. 일부 실시예에서, 증착 공정은 LPCVD, PECVD, HDP-CVD, HARP, FCVD, ALD, 다른 적절한 방법 또는 이들의 조합이다. 일부 실시예에서, 에치백 공정은 건식 화학적 에칭 또는 습식 에칭과 같은 등방성 에칭 공정 또는 건식 플라즈마 에칭과 같은 이방성 에칭 공정이다.
일부 실시예에 따라, 도 1c 및 도 1ca에 예시된 바와 같이, 반도체 핀 구조체(104) 위에 형성된 절연 재료(114)는 반도체 핀 구조체(104)의 상부 표면을 노출시키도록 제거된다. 일부 실시예에 따라, 이중층 하드 마스크 층(110 및 112 포함)도 제거된다. 일부 실시예에서, 제거 공정은 화학적 기계적 연마(CMP) 공정 또는 에치백 공정이다. 일부 실시예에서, 평탄화 후에, 일부 실시예에 따라, 반도체 핀 구조체(104), 절연 재료(114) 및 보호층(118)의 상부 표면들은 실질적으로 동일 평면 상에 있다.
일부 실시예에 따라, 도 1d 및 도 1da에 예시된 바와 같이, 절연 재료(114)는 갭(122)을 형성하도록 리세싱된다. 일부 실시예에 따라, 갭(122) 각각은 하나의 반도체 핀 구조체(104)와 하나의 유전체 핀 구조체(116) 사이에 형성된다. 일부 실시예에 따라, 갭(122)은 반도체 핀 구조체(104)의 상부(104U)의 측벽, 유전체 핀 구조체(116)의 측벽 및 보호층(118)의 측벽을 노출시킨다. 일부 실시예에서, 리세싱 공정은 건식 에칭, 습식 에칭 또는 이들의 조합을 포함한다.
일부 실시예에 따라, 리세싱 공정 후에, 절연 재료(114)의 나머지 부분은 분리 구조체(120)를 형성한다. 일부 실시예에 따라, 분리 구조체(120)는 수직부(120V) 및 수평부(120H)를 포함한다.
일부 실시예에 따르면, 분리 구조체(120)의 수직부(120V)는 반도체 핀 구조체(104)의 하부(104L)를 둘러싼다. 일부 실시예에 따라, 분리 구조체(120)의 수직부(120V)도 역시 유전체 핀 구조체(116)의 하부를 둘러싼다. 일부 실시예에 따라, 분리 구조체(120)의 수직부(120V) 각각은 하나의 반도체 핀 구조체(104)와 하나의 유전체 핀 구조체(116) 사이에 개재된다.
일부 실시예에 따라, 분리 구조체(120)의 수평부(120H)는 2개의 인접한 반도체 핀 구조체(104) 사이에서 기판(102)의 상부 표면을 따라 연장된다. 일부 실시예에 따라, 유전체 핀 구조체(116)는 분리 구조체(120)의 수평부(120H) 위에 형성된다.
일부 실시예에 따르면, 도 1e, 도 1ea 및 도 1eb에 예시된 바와 같이, 더미 게이트 구조체(124)가 반도체 핀 구조체(104) 및 유전체 핀 구조체(116)에 걸쳐 형성된다. 일부 실시예에 따라, 더미 게이트 구조체(124)는 Y-방향으로 배열되고 X-방향으로 연장된다. 일부 실시예에 따라, 더미 게이트 구조체(124)는 갭(122) 내에 충전된다. 일부 실시예에 따라, 더미 게이트 구조체(124)는 반도체 핀 구조체(104)의 상부면 및 측벽, 유전체 핀 구조체(116)의 측벽 및 보호층(118)의 상부면 및 측벽을 덮는다.
일부 실시예에서, 더미 게이트 구조체(124)는 반도체 디바이스의 소스/드레인 영역 및 채널 영역을 정의한다.
일부 실시예에 따라, 더미 게이트 구조체(124)는 더미 게이트 유전체 층(126) 및 더미 게이트 전극층(128)을 포함한다. 일부 실시예에서, 더미 게이트 유전체 층(126)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), HfO2, HfZrO, HfSiO, HfTiO, HfAlO 또는 이들의 조합과 같은 일종 이상의 유전체 재료로 형성된다. 일부 실시예에서, 유전체 재료는 열산화, CVD, ALD, 물리적 기상 증착(PVD), 다른 적절한 방법 또는 이들의 조합을 이용하여 형성된다.
일부 실시예에서, 더미 게이트 전극층(128)은 도전 재료로 형성된다. 일부 실시예에서, 도전 재료는 다결정 실리콘(poly-Si), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 또는 이들의 조합을 포함한다. 일부 실시예에서, 도전 재료는 CVD, PVD 또는 조합을 이용하여 형성된다.
일부 실시예에서, 더미 게이트 구조체(124)의 형성은 기판(102), 반도체 핀 구조체(104), 유전체 핀 구조체(116) 및 보호층(118)을 따라 더미 게이트 유전체 층(126)을 위한 유전체 재료를 동형으로 형성하는 단계; 도전 재료 위에 더미 게이트 전극층(128)을 위한 도전 재료를 형성하는 단계; 및 도전 재료 위에 이중층 하드 마스크 층(130)을 형성하는 단계를 포함한다.
일부 실시예에서, 이중층 하드 마스크 층(130)의 형성은 도전 재료 위에 산화물 층(예, 실리콘 산화물)을 형성하는 단계, 산화물 층 위에 질화물 층(예, 실리콘 질화물)을 형성하는 단계 및 포토리소그래피 및 에칭 공정을 이용하여 산화물 층을 층(132)으로 그리고 질화물 층을 층(134)으로 패턴화하는 단계를 포함한다.
일부 실시예에서, 더미 게이트 구조체(124)의 형성은 또한 이중층 하드 마스크 층(130)을 통해 유전체 재료 및 도전 재료를 에칭하여 이중층 하드 마스크 층에 의해 피복되지 않은 유전체 재료 및 도전 재료를 제거하는 단계를 포함한다. 에칭 공정 후에, 반도체 핀 구조체(104)의 소스/드레인 영역이 노출된다. 일부 실시예에서, 에칭 공정은 하나 이상의 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함한다.
일부 실시예에 따라, 도 1f, 도 1fa, 도 1fb, 및 1fc에 예시된 바와 같이, 유전체 재료(136)가 도 1e의 반도체 구조체 위에 전체적으로 형성된다. 일부 실시예에 따라, 유전체 재료(136)는 이중층 하드 마스크 층(130)의 상부면 및 측벽, 더미 게이트 구조체(124)의 측벽, 반도체 핀 구조체(104)의 상부면 및 보호층(118)의 상부면을 따라 동형으로 형성된다. 일부 실시예에 따라, 유전체 재료(136)는 반도체 핀 구조체(104)의 측벽, 보호층(118)의 측벽, 유전체 핀 구조체(116)의 측벽 및 분리 구조체(120)의 수직부(120V)의 상부면을 덮도록 갭(122) 내에 채워진다. 일부 실시예에서, 갭(122)은 유전체 재료(136)에 의해 실질적으로 완전히 채워진다.
일부 실시예에서, 유전체 재료(136)는 약 7보다 큰 유전율을 가진다. 예를 들어, 유전체 재료(136)는 Al2O3, HfO2, ZrO2, HfAlO, HfSiO 또는 이들의 조합이다. 일부 실시예에서, 유전체 재료(136)는 LPCVD, PECVD, HDP-CVD, HARP, FCVD, ALD, 다른 적절한 방법 또는 이들의 조합을 이용하여 형성된다.
일부 실시예에 따라, 도 1g, 도 1ga, 도 1gb 및 도 1gc에 예시된 바와 같이, 유전체 재료(136)는 소스/드레인 스페이서(138)를 형성하도록 에칭된다. 일부 실시예에 따라, 에칭 공정은 건식 화학적 에칭 또는 습식 에칭과 같은 등방성 에칭 공정, 또는 건식 플라즈마 에칭과 같은 이방성 에칭 공정이다. 일부 실시예에 따라, 에칭 공정은 반도체 핀 구조체(104) 및 보호층(118) 위에 형성된 유전체 재료(136)의 일부를 제거한다. 일부 실시예에 따라, 에칭 공정 후에, 더미 게이트 구조체(124)의 측벽의 상부, 반도체 핀 구조체(104)의 상부면 및 보호층(118)의 상부면이 노출된다.
일부 실시예에 따라, 유전체 재료(136)의 나머지 부분은 갭(122) 내에 남겨져서 소스/드레인 스페이서(138)를 형성한다. 일부 실시예에 따라, 소스/드레인 스페이서(138)는 분리 구조체(120)의 수직부(120V) 바로 위에 그리고 반도체 핀 구조체(104)와 유전체 핀 구조체(116) 사이에 형성된다. 일부 실시예에 따라, 소스/드레인 스페이서(138)는 더미 게이트 구조체(124)의 측벽의 하부를 따라 형성된다. 소스/드레인 스페이서(138)는 이후에 형성된 소스/드레인 특징부의 측방 성장을 제한하여 바람직한 프로파일을 가지는 소스/드레인 특징부를 형성하는 데 사용된다.
일부 실시예에 따라, 도 1h, 도 1ha, 도 1hb 및 도 1hc에 예시된 바와 같이, 게이트 스페이서(140)가 더미 게이트 구조체(124)의 측벽을 따라 형성된다. 일부 실시예에 따라, 게이트 스페이서(140)는 이중층 하드 마스크 층(130)의 측벽을 따라 추가로 형성된다. 일부 실시예에 따라, 게이트 스페이서(140)는 반도체 핀 구조체(104), 소스/드레인 스페이서(138) 및 보호층(118)을 부분적으로 피복한다.
일부 실시예에서, 게이트 스페이서(140)는 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 실리콘 탄소 질화물(SiCN), 실리콘 산화물 탄질화물(SiOCN) 또는 이들의 조합과 같은 유전체 재료로 형성된다. 일부 실시예에서, 게이트 스페이서(140)는 증착 공정 후 에칭 공정을 이용하여 형성된다. 일부 실시예에서, 증착 공정은 CVD(예, PECVD, LPCVD 또는 HARP) 및/또는 ALD를 포함한다. 일부 실시예에서, 에칭 공정은 건식 플라즈마 에칭 공정과 같은 이방성 에칭 공정이다.
일부 실시예에 따라, 도 1i, 도 1ia, 도 1ib 및 도 1ic에 예시된 바와 같이, 반도체 핀 구조체(104)는 소스/드레인 리세스(142)를 형성하기 위해 리세싱된다. 일부 실시예에 따라, 에칭 공정은 게이트 스페이서(140), 더미 게이트 구조체(124) 및 이중층 하드 마스크 층(130)에 의해 피복되지 않은 반도체 핀 구조체(104)을 리세싱한다. 일부 실시예에 따라, 소스/드레인 리세스(142)는 소스/드레인 스페이서(138) 사이에 형성되고 반도체 핀 구조체(104)의 하부(104L)의 상부면을 노출시킨다. 일부 실시예에서, 리세싱 공정은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함한다.
일부 실시예에 따라, 반도체 핀 구조체(104)를 리세싱하는 에칭 공정 중에 에칭제도 역시 반도체 구조체의 유전체 재료를 에칭한다. 일부 실시예에 따라, 에칭 공정 중에, 더 높은 유전율의 유전체 재료(예, 소스/드레인 스페이서(138) 및 보호층(118))의 에칭 속도는 더 낮은 유전율의 유전체 재료(예, 유전체 핀 구조체(116))의 에칭 속도보다 낮다. 결국, 소스/드레인 스페이서(138) 및 보호층(118)은 에칭 공정 중에 유전체 핀 구조체(116)를 보호할 수 있다.
일부 실시예에 따라, 에칭 공정은 게이트 스페이서(140)에 의해 피복되지 않은 소스/드레인 스페이서(138)의 상부를 부분적으로 제거한다. 일부 실시예에 따르면, 에칭 공정 후에, 리세싱된 소스/드레인 스페이서(138)는 게이트 스페이서(140)에 의해 피복된 그 상부면에 돌출부(138P)를 가진다.
일부 실시예에 따라, 에칭 공정은 게이트 스페이서(140), 더미 게이트 구조체(124) 및 이중층 하드 마스크 층(130)에 의해 피복되지 않은 보호층(118)도 제거한다. 일부 실시예에 따라, 에칭 공정 후에, 유전체 핀 구조체(116)의 상부면이 노출된다.
일부 실시예에 따라, 도 1j, 도 1ja, 도 1jb 및 도 1jc에 예시된 바와 같이, 소스/드레인 특징부(144)가 소스/드레인 리세스(142)에 형성된다. 일부 실시예에 따라, 소스/드레인 특징부(144)는 반도체 핀 구조체(104)의 하부(104L) 바로 위에 형성된다. 일부 실시예에 따라, 소스/드레인 특징부(144)는 소스/드레인 스페이서(138) 사이에 형성되어 그로부터 돌출된다.
일부 실시예에서, 소스/드레인 특징부(144)는 n-형 반도체 디바이스 및 p-형 반도체 디바이스를 위한 임의의 적절한 재료, 예컨대 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, SiC, SiCP 또는 이들의 조합으로 형성된다. 일부 실시예에서, 소스/드레인 특징부(144)는 MBE, MOCVD, VPE, 다른 적절한 에피택셜 성장 공정 또는 이들의 조합과 같은 에피택셜 성장 공정을 이용하여 형성된다.
일부 실시예에서, 소스/드레인 특징부(144)는 에피택셜 성장 공정 중에 인-시츄 방식으로 현장 도핑된다. 예를 들어, 소스/드레인 특징부(144)는 붕소(B)로 도핑된 에피택셜 성장된 SiGe일 수 있다. 예를 들어, 소스/드레인 특징부(144)는 탄소-도핑되어 실리콘:카본(Si:C) 소스/드레인 특징부를 형성하거나 인-도핑되어 실리콘:인(Si:P) 소스/드레인 특징부를 형성하거나 탄소 및 인 모두가 도핑되어 실리콘 탄소 인(SiCP) 소스/드레인 특징부를 형성하는 에피택셜 성장된 Si일 수 있다. 일부 실시예에서, 소스/드레인 특징부(144)는 에피택셜 성장 공정 후에 하나 이상의 주입 공정에서 도핑된다.
소스/드레인 특징부(144)는 소스/드레인 스페이서(138) 사이에서 성장되기 때문에, 일부 실시예에 따라 소스/드레인 특징부(144)의 측면 성장은 소스/드레인 스페이서(138)에 의해 제한된다. 결국, 소스/드레인 특징부(144)는 소스/드레인 스페이서(138) 사이에 본체부(144B)를 가진다. 일부 실시예에 따라 소스/드레인 스페이서(138)에 의해 한정된 본체부(144B)는 기둥형 프로파일을 가진다.
일부 실시예에 따르면, 소스/드레인 특징부(144)는 소스/드레인 스페이서(138) 위로 계속 성장한다. 결국, 일부 실시예에 따라, 소스/드레인 특징부(144)는 소스/드레인 스페이서(138)로부터 돌출된 헤드부(144H)를 가진다. 일부 실시예에 따라, 헤드부(144H)는 소스/드레인 스페이서(138)에 의해 제한되지 않고 측면으로 성장되어 면취형(faceted) 프로파일을 가진다.
일부 실시예에서, 본체부(144B)는 X-방향으로 측정된 본체부(144B)의 바닥면에서의 폭(W1)을 가진다. 일부 실시예에서, 폭(W1)은 약 8 nm 내지 약 70 nm의 범위이다. 일부 실시예에서, 본체부(144B)는 X-방향으로 측정된 본체부(144B)의 중간 높이에서의 폭(W2)을 가진다. 일부 실시예에서, 폭(W2)은 약 8 nm 내지 약 70 nm의 범위이다. 일부 실시예에서, 본체부(144B)는 X-방향으로 측정된 본체부(144B)의 상부(또는 소스/드레인 스페이서(138)의 상부면의 위치)에서의 폭(W3)을 가진다. 일부 실시예에서, 폭(W3)은 약 8 nm 내지 약 70 nm의 범위이다. 일부 실시예에서, 폭(W1)은 폭(W2) 이하이다. 일부 실시예에서, 폭(W2)은 폭(W3) 이하이다. 즉, 본체부(144B)는 실질적으로 일정한 폭 또는 상향으로 테이퍼진 폭을 가질 수 있다.
일부 실시예에서, 본체부(144B)는 Z-방향으로 측정된 높이(H1)를 가진다. 일부 실시예에서, 높이(H1)는 약 40 nm 내지 약 80 nm의 범위이다. 일부 실시예에서, 높이(H1) 대 폭(W1)의 비율은 약 0.5 내지 약 10의 범위이다.
일부 실시예에서, 헤드부(144H)는 X-방향으로 측정된 최대 폭(W4)을 가진다. 일부 실시예에서, 폭(W4)은 약 14 nm 내지 약 90 nm의 범위이다. 일부 실시예에서, 폭(W4) 대 폭(W1)의 비율은 약 1.2 내지 약 1.8의 범위이다.
일부 실시예에서, 헤드부(144H)는 Z-방향으로 측정된 높이(H2)를 가진다. 일부 실시예에서, 높이(H2)는 약 14 nm 내지 약 90 nm의 범위이다. 일부 실시예에서, 높이(H1) 대 높이(H2)의 비율은 약 0.8 내지 약 3의 범위이다.
소스/드레인 스페이서(138)는 소스/드레인 특징부(144)의 측면 성장을 한정하기 때문에, 소스/드레인 특징부(144)는 소스/드레인 스페이서가 형성되지 않은 경우보다 더 가는 기둥형 프로파일(즉, 높이(H1) 대 폭(W1)의 비율이 더 높음)을 가질 수 있다.
일부 실시예에 따라, 도 1k, 도 1ka, 도 1kb 및 도 1kc에 예시된 바와 같이, 접촉 에칭 정지층(CESL)(146)이 도 1j의 반도체 구조체 위에 형성된다. 일부 실시예에 따라, 층간 유전체(ILD) 층(148)이 CESL(146) 위에 형성된다.
일부 실시예에 따라, CESL(146)은 소스/드레인 특징부(144)의 헤드부(144H)의 면취 표면, 소스/드레인 스페이서(138)의 상부면, 유전체 핀 구조체(116)의 상부면, 소스/드레인 스페이서(138)의 돌출부의 측벽, 보호층(118)의 측벽 및 게이트 스페이서(140)의 측벽을 따라 동형으로 형성된다.
일부 실시예에서, CESL(146)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 다른 적절한 유전체 재료 또는 이들의 조합과 같은 유전체 재료로 형성된다. 일부 실시예에서, CESL(146)을 위한 유전체 재료는 도 1j의 반도체 구조체 위에 전체적으로 증착된다. 증착 공정은 CVD(PECVD, HARP 또는 이들의 조합), ALD, 다른 적절한 방법 또는 이들의 조합을 포함한다.
일부 실시예에서, ILD 층(148)은 테트라에틸오르소실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리(USG) 또는 도핑된 실리콘 산화물, 예컨대, 보로포스포실리케이트 유리(BPSG), 불소-도핑된 실리케이트 유리(FSG), 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG) 및/또는 다른 적절한 유전체 재료와 같은 유전체 재료로 형성된다. 일부 실시예에서, ILD 층(148)을 위한 유전체 재료는 CVD(예, HDP-CVD, PECVD, 또는 HARP), ALD, 다른 적절한 방법, 또는 이들의 조합을 이용하여 형성된다.
이후, 일부 실시예에 따라, CESL(146) 및 ILD 층(148)을 위한 유전체 재료에 대해 CMP 또는 에치백 공정과 같은 평탄화 공정이 수행된다. 일부 실시예에 따라, 더미 게이트 구조체(124) 위에 형성된 유전체 재료는 더미 게이트 전극층(128)의 상부면을 노출시키도록 제거된다. 일부 실시예에 따라, 평탄화 공정은 이중층 하드 마스크 층(130)도 제거한다.
일부 실시예에 따라, 도 1l, 도 1la, 도 1lb 및 도 1lc에 예시된 바와 같이, 더미 게이트 구조체(124)는 금속 게이트 스택(150)으로 대체된다. 일부 실시예에 따라, 대체 공정은 더미 게이트 구조체(124)을 제거하는 단계, 반도체 핀 구조체(104)의 제1 반도체 층(106)을 제거하는 단계 및 제2 반도체 층(106)을 둘러싸도록 금속 게이트 스택(150)을 형성하는 단계를 포함한다.
일부 실시예에서, 더미 게이트 구조체(124)(더미 게이트 전극층(128) 및 더미 게이트 유전체 층(126)을 포함)은 게이트 스페이서(140) 사이에 트렌치(미도시)를 형성하도록 제거된다. 제거 공정은 하나 이상의 에칭 공정을 포함한다. 예를 들어, 더미 게이트 전극층(128)이 다결정 실리콘인 경우, 테트라메틸암모늄 수산화물(TMAH) 용액과 같은 습식 에칭제가 더미 게이트 전극층(128)을 선택적으로 제거하는 데 사용될 수 있다. 예를 들어, 이후 플라즈마 건식 에칭, 건식 화학적 에칭 및/또는 습식 에칭을 이용하여 더미 게이트 유전체 층(126)이 제거될 수 있다.
일부 실시예에서, 반도체 핀 구조체(104)의 제1 반도체 층(106)은 제2 반도체 층(108) 사이 및 최하부 제2 반도체 층(108)과 하부(104L) 사이에 갭(미도시)을 형성하도록 제거된다. 일부 실시예에 따라, 제1 반도체 층(106)을 제거한 후, 각각의 제2 반도체 층(108)의 4개의 주요면(상부면, 2개의 측면 및 바닥면)이 노출된다. 일부 실시예에 따라, 노출된 제2 반도체 층(108)은 나노와이어 구조체를 형성하는 데, 이 구조체는 형성되는 반도체 디바이스의 채널 영역으로서 기능하고 금속 게이트 스택(150)에 의해 둘러싸인다.
일부 실시예에서, 에칭 공정은 선택적 습식 에칭 공정, 예컨대 APM(예, 수산화 암모니아-과산화수소-물 혼합물) 에칭 공정을 포함한다. 일부 실시예에서, 습식 에칭 공정은 수산화 암모늄(NH4OH), TMAH, 에틸렌디아민 파이로카테 콜(EDP) 및/또는 수산화 칼륨(KOH) 용액과 같은 에칭제를 사용한다.
일부 실시예에 따라, 더미 게이트 구조체(124) 및 제1 반도체 층(106)이 제거되는 트렌치 및 갭 내에 계면층(152), 게이트 유전체 층(154) 및 게이트 전극층(156)이 순차적으로 형성된다. 일부 실시예에 따라, 계면층(152), 게이트 유전체 층(154) 및 게이트 전극층(156)은 함께 금속 게이트 스택(150)으로서 기능한다.
일부 실시예에 따라, 금속 게이트 스택(150)은 제2 반도체 층(108)의 나노와이어 구조체를 둘러싼다. 일부 실시예에 따라, 금속 게이트 스택(150)은 Y-방향으로 배열되고 X-방향으로 연장된다. 일부 실시예에 따라, 금속 게이트 스택(150)은 반도체 핀 구조체(104) 및 유전체 핀 구조체(116)을 가로질러 연장된다.
일부 실시예에 따라, 계면층(152)은 제2 반도체 층(108)의 주요면을 따라 동형으로 형성되어 제2 반도체 층(108)을 둘러싼다. 일부 실시예에서, 계면층(152)은 화학적으로 형성된 실리콘 산화물로 형성된다.
일부 실시예에 따라, 게이트 유전체 층(154)은 제2 반도체 층(108)을 둘러싸도록 계면층(152) 상에 동형으로 형성된다. 일부 실시예에 따라, 게이트 유전체 층(154)은 보호층(118)의 상부면 및 측벽, 유전체 핀 구조체(116)의 측벽, 분리 구조체(120)의 상부면 및 반도체 핀 구조체(104)의 하부(104L)의 상부면을 따라 추가로 형성된다. 일부 실시예에서, 게이트 유전체 층(154)은 ILD 층(148)의 상부면을 따라 추가로 형성된다.
일부 실시예에서, 게이트 유전체 층(154)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-암모니아(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료 또는 이들의 조합과 같은 유전체 재료로 된 하나 이상의 층으로 형성된다. 일부 실시예에서, 게이트 유전체 층(154)은 CVD, ALD, 다른 적절한 방법 또는 이들의 조합을 이용하여 형성된다.
일부 실시예에 따라, 게이트 전극층(156)은 게이트 유전체 층(154) 상에 형성된다. 일부 실시예에 따라, 더미 게이트 구조체(124) 및 제1 반도체 층(106)이 제거되는 트렌치 및 갭의 나머지 부분은 게이트 전극층(156)에 의해 실질적으로 완전히 채워진다.
일부 실시예에서, 게이트 전극층(156)은 다결정 실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 재료 또는 이들의 조합과 같은 도전 재료로 된 하나 이상의 층으로 형성된다. 일부 실시예에서, 게이트 전극층(156)은 CVD, ALD, 전기 도금, 다른 적절한 방법 또는 이들의 조합을 이용하여 형성된다.
이후, 일부 실시예에 따라, ILD 층(148) 위에 형성된 금속 게이트 스택(150)을 제거하기 위해 금속 게이트 스택(150)에 대해 CMP 또는 에치백 공정과 같은 평탄화 공정이 수행된다. 평탄화 공정 후에, ILD 층(148)의 상부면이 노출된다.
일부 실시예에 따라, 도 1m, 도 1ma, 도 1mb 및 도 1mc에 예시된 바와 같이, 분리 구조체(162)가 ILD(148) 및 금속 게이트 스택(150)을 통해 형성된다. 일부 실시예에 따라, 분리 구조체(162)는 Y-방향으로 연장된다. 일부 실시들에 따라, 분리 구조체(162)는 유전체 핀 구조체(116) 및 보호층(118) 바로 위에 형성된다.
일부 실시예에서, 분리 구조체(162)는 절연 재료로 형성된다. 일부 실시예에서, 분리 구조체(162)를 위한 절연 재료는 SiO2, SiON, SiN, SiC, SiOC, SiOCN 또는 이들의 조합을 포함한다.
일부 실시예에서, 분리 구조체(162)의 형성은 ILD 층(148) 및 금속 게이트 스택(150)을 통해 트렌치를 형성하도록 절단 공정을 수행하는 단계를 포함한다. 절단 공정은 금속 게이트 스택(150)을 서브-금속 게이트 스택(151)으로 절단한다. 일부 실시예에서, 트렌치는 보호층(118)의 상부면과 측벽 및 유전체 핀 구조체(116)의 상부면을 노출시킨다. 일부 실시예에서, 절단 공정은 포토리소그래피 및 에칭 공정을 포함한다.
일부 실시예에서, 분리 구조체(162)을 위한 절연 재료가 트렌치를 채우도록 증착된다. 일부 실시예에서, 절연 재료는 ILD 층(148) 및 금속 게이트 스택(150) 위에 추가로 증착된다.
일부 실시예에서, 이후에, ILD 층(148) 위의 절연 재료 및 금속 게이트 스택(150)이 제거된다. 일부 실시예에서, 제거 공정은 CMP 또는 에치백 공정이다.
일부 실시예에 따라, 접촉 개구(미도시)가 ILD 층(148) 및 CESL(146)을 통해 형성된다. 일부 실시예에서, 접촉 개구는 포토리소그래피 공정 및 에칭 공정을 이용하여 형성된다. 일부 실시예에 따라, 접촉 개구는 소스/드레인 특징부(144)의 상부면을 노출시킨다. 일부 실시예에서, 에칭 공정은 소스/드레인 특징부(144)의 헤드부(144H)를 추가로 리세싱한다.
일부 실시예에서, 에칭 공정 후, 헤드부(144H)는 X-방향으로 측정된 헤드부(144H)의 상부면에서의 폭(W5)을 가진다. 일부 실시예에서, 폭(W5)은 약 14 nm 내지 약 90 nm의 범위이다. 일부 실시예에서, 폭(W5) 대 폭(W1)의 비율은 약 1.2 내지 약 1.8의 범위이다.
일부 실시예에서, 에칭 공정 이후, 소스/드레인 특징부(144)의 헤드부(144H)는 Z-방향으로 측정된 높이(H3)를 가진다. 일부 실시예에서, 높이(H3)는 약 7 nm 내지 약 45 nm의 범위이다. 일부 실시예에서, 높이(H1) 대 높이(H3)의 비율은 약 1.5 내지 약 6의 범위이다.
일부 실시예에 따라, 도 1m, 도 1ma, 도 1mb 및 도 1mc에 예시된 바와 같이, 실리사이드(158)가 소스/드레인 특징부(144)의 상부면에 형성된다.
일부 실시예에서, 실리사이드(158)는 WSi, NiSi, TiSi, CoSi 및/또는 다른 적절한 실리사이드 재료로 형성된다. 일부 실시예에서, 실리사이드(158)의 형성은 ILD 층(148) 위에 그리고 접촉 개구의 측벽 및 바닥면을 따라 금속 재료를 증착하는 단계, 금속 재료가 소스/드레인 특징부(144)와 반응하도록 금속 재료를 어닐링하는 단계 및 금속 재료의 미반응 부분을 에칭 제거하는 단계를 포함한다. 일부 실시예에서, 증착 공정은 CVD, ALD, PVD 및/또는 다른 적절한 방법을 포함한다. 일부 실시예에서, 어닐링 공정은 급속 온도 어닐링(RTA) 공정을 포함한다. 일부 실시예에서, 에칭 공정은 습식 에칭을 포함한다.
일부 실시예에 따라, 도 1m, 도 1ma, 도 1mb 및 도 1mc에 예시된 바와 같이, 접촉부(160)가 ILD 층(148)을 통해 형성되어 실리사이드(158) 상에 안착된다.
일부 실시예에서, 접촉부(160)는 Co, Ni, W, Ti, Ta, Cu, Al, TiN, TaN 및/또는 다른 적절한 도전 재료와 같은 도전 재료로 형성된다. 접촉부(160)의 형성은 ILD 층(148) 위에 도전 재료를 증착하고 접촉 개구를 채우는 단계 및 ILD 층(148) 위의 도전 재료를 제거하는 단계를 포함한다. 일부 실시예에서, 증착 공정은 CVD, ALD, PVD 및/또는 다른 적절한 방법을 포함한다. 일부 실시예에서, 제거 공정은 CMP이다.
접촉부(160)가 형성된 후, 반도체 디바이스(100)가 얻어진다.
소스/드레인 특징부(144)의 측면 성장을 제한하기 위해 소스/드레인 스페이서(138)를 형성함으로써, 소스/드레인 특징부(144)는 가는 기둥형 프로파일을 가지는 본체부(144B)를 가질 수 있다. 폭이 좁은 소스/드레인 특징부(144)는 게이트 스택과 소스/드레인 특징부 사이의 기생 용량을 감소시켜 반도체 디바이스의 동작 속도를 향상시킬 수 있다.
또한, 소스/드레인 스페이서(138)는 소스/드레인 리세스(142)를 형성하는 에칭 공정 중에 소스/드레인 스페이서(138)의 소비가 감소될 수 있도록 높은 유전율(예, 7보다 큰 유전율)을 가지는 유전체 재료로 형성된다. 소스/드레인 스페이서(138)의 소비가 너무 많으면, 소스/드레인 특징부(144)의 본체부(144B)의 높이(H1)가 감소될 수 있다. 따라서, 소스/드레인 특징부(144)는 본체부(144B)의 비율이 더 많고 헤드부(144H)의 비율이 더 적게 형성될 수 있다. 즉, 높이(H1) 대 높이(H3)의 비율이 증가된다. 결국, 게이트 스택과 소스/드레인 특징부 사이의 기생 용량이 추가로 감소되어 반도체 디바이스의 동작 속도를 더 향상시킬 수 있다.
도 1a 내지 도 1mc에서 전술된 실시예는 GAA 디바이스에 사용되지만, 해당 실시예의 개념은 FinFET 디바이스에도 적용될 수 있고 도 2a 내지 도 2ec에 묘사될 수 있다.
도 2a~2e는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스(200)의 다양한 중간 형성 단계의 사시도이다. 도 2aa~2ea은 본 개시 내용의 일부 실시예에 따른 도 2a~2e의 I-I 라인을 따른 반도체 구조체의 단면도이다. 도 2bb~2eb는 본 개시 내용의 일부 실시예에 따른 도 2a~2e의 II-II 라인을 따른 반도체 구조체의 단면도이다. 도 2bc~2ec은 본 개시 내용의 일부 실시예에 따른 도 2a~2e의 III-III 라인을 따른 반도체 구조체의 단면도이다.
일부 실시예에 따라, 도 2a 및 도 2aa에 예시된 바와 같이, 기판(102)이 제공된다. 일부 실시예에 따라, 반도체 핀 구조체(204)가 기판(102) 위에 형성된다. 일부 실시예에 따라, 반도체 핀 구조체(204)는 X-방향으로 배열되고 Y-방향으로 연장된다.
일부 실시예에서, 반도체 핀 구조체(204)는 기판(102)의 일부에 의해 형성된다. 예를 들어, 핀 구조체(204)를 형성하기 위해 기판(102)에 대해 패턴화 공정이 수행될 수 있다.
일부 실시예에 따라, 도 2a 및 도 2aa에 예시된 바와 같이, 분리 구조체(120), 유전체 핀 구조체(116), 보호층(118)이 기판(102) 위에 형성된다. 절연 구조체(120), 유전체 핀 구조체(116) 및 보호층(118)을 형성하는 방법은 도 1b 내지 도 1da에서 전술한 바와 동일하거나 유사할 수 있다.
일부 실시예에 따라, 분리 구조체(120)은 수직부(120V) 및 수평부(120H)를 포함한다. 일부 실시예에 따라, 분리 구조체(120)의 수직부(120V)는 반도체 핀 구조체(204)의 하부 및 유전체 핀 구조체(116)의 하부를 둘러싼다. 일부 실시예에 따라, 분리 구조체(120)의 수평부(120H)는 2개의 인접한 반도체 핀 구조체(204) 사이에서 기판(102)의 상부면을 따라 연장된다.
일부 실시예에 따라, 유전체 핀 구조체(116)는 반도체 핀 구조체(204)에 인접하여 절연 재료(114)의 수평부(120H) 위에 형성된다. 일부 실시예에 따라, 유전체 핀 구조체(116)는 X-방향으로 배열되고 Y-방향으로 연장된다. 일부 실시예에 따라, 보호층(118)은 유전체 핀 구조체(116) 바로 위에 형성된다.
일부 실시예에 따라, 도 2b, 도 2ba, 도 2bb 및 도 2bc에 예시된 바와 같이, 더미 게이트 구조체(124)는 반도체 핀 구조체(204) 및 유전체 핀 구조체(116)에 걸쳐 형성된다. 일부 실시예에 따라, 이중층 하드 마스크 층(130)이 더미 게이트 구조체(124) 위에 형성된다. 일부 실시예에 따라, 더미 게이트 구조체(124)는 Y-방향으로 배열되고 X-방향으로 연장된다. 일부 실시예에 따라, 더미 게이트 구조체(124)가 갭(122) 내에 채워진다.
일부 실시예에 따라, 도 2b, 도 2ba, 도 2bb 및 도 2bc에 예시된 바와 같이, 소스/드레인 스페이서(138)가 갭(122) 내에 형성된다. 일부 실시예에 따라, 소스/드레인 스페이서(138)는 분리 구조체(120)의 수직부 바로 위에 그리고 반도체 핀 구조체(204)와 유전체 핀 구조체(116) 사이에 형성된다. 일부 실시예에 따라, 소스/드레인 스페이서(138)는 더미 게이트 구조체(124)의 측벽의 하부를 따라 형성된다.
일부 실시예에 따라, 도 2c, 도 2ca, 도 2cb 및 도 2cc에 예시된 바와 같이, 게이트 스페이서(140)가 더미 게이트 구조체(124)의 측벽을 따라 형성된다. 일부 실시예에 따라, 게이트 스페이서(140)는 소스/드레인 스페이서(138) 및 보호층(118)을 부분적으로 피복한다.
일부 실시예에 따라, 반도체 핀 구조체(204)가 소스/드레인 리세스를 형성하도록 리세싱된다. 일부 실시예에 따라, 도 2c, 도 2ca, 도 2cb 및 도 2cc에 예시된 바와 같이, 소스/드레인 특징부(144)는 소스/드레인 리세스 내에 형성된다. 일부 실시예에 따라, 소스/드레인 특징부(144)는 반도체 핀 구조체(204)의 하부(204L) 바로 위에 형성된다. 일부 실시예에 따라, 소스/드레인 특징부(144)는 소스/드레인 스페이서(138) 사이에 형성되고 그로부터 돌출된다.
일부 실시예에 따라, 도 2d, 도 2da, 도 2db 및 도 2dc에 예시된 바와 같이, CESL(146)은 소스/드레인 특징부(144)의 헤드부(144H)의 면취 표면, 소스/드레인 스페이서(138)의 상부면, 유전체 핀 구조체(116)의 상부면, 소스/드레인 스페이서(138)의 돌출부의 측벽, 보호층(118)의 측벽 및 게이트 스페이서(140)의 측벽을 따라 동형으로 형성된다. 일부 실시예에 따라, ILD 층(148)이 CESL(146) 위에 형성된다.
일부 실시예에 따라, 도 2d, 도 2da, 도 2db 및 도 2dc에 예시된 바와 같이, 더미 게이트 구조체(124)는 금속 게이트 스택(150)으로 대체된다. 일부 실시예에 따라, 대체 공정은 하나 이상의 에칭 공정에 의해 더미 게이트 구조체(124)를 제거하는 단계와 반도체 핀 구조체(204)의 상부(204U)를 덮도록 금속 게이트 스택(150)을 형성하는 단계를 포함한다.
일부 실시예에 따라, 금속 게이트 스택(150)은 계면층(152), 게이트 유전체 층(154) 및 게이트 전극층(156)을 포함한다. 일부 실시예에 따라, 계면층(152)은 반도체 핀 구조체(204)의 상부면 및 측벽을 따라 동형으로 형성된다.
일부 실시예에 따라, 게이트 유전체 층(154)은 계면층(152) 상에 동형으로 형성된다. 일부 실시예에 따라, 게이트 유전체 층(154)은 보호층(118)의 상부면 및 측벽, 유전체 핀 구조체(116)의 측벽 및 분리 구조체(120)의 상부면을 따라 추가로 형성된다. 일부 실시예에 따라, 게이트 전극층(156)은 게이트 유전체 층(154) 상에 형성된다.
일부 실시예에 따라, 도 2e, 도 2ea, 도 2eb 및 도 2ec에 예시된 바와 같이, ILD 층 및 금속 게이트 스택(150)을 통해 분리 구조체(162)가 형성된다. 일부 실시예에 따라, 분리 구조체(162)는 Y-방향으로 연장된다. 일부 실시예에 따라, 분리 구조체(162)는 유전체 핀 구조체(116) 및 보호층(118) 바로 위에 형성된다.
일부 실시예에 따라, 분리 구조체(162)를 형성한 후, 금속 게이트 스택(150)은 서브-금속 게이트 스택(151)으로 절단된다.
일부 실시예에 따라, 도 2e, 도 2ea, 도 2eb 및 도 2ec에 예시된 바와 같이, 실리사이드(158)가 소스/드레인 특징부(144) 상에 형성된다. 일부 실시예에 따라, 접촉부(160)가 ILD 층(148)을 통해 형성되고 실리사이드(158) 상에 안착되어 반도체 디바이스(200)를 형성한다. 실리사이드(158) 및 접촉부(160)를 형성하는 방법은 도 1m 내지 도 1mc에서 전술한 바와 동일하거나 유사할 수 있다.
일부 실시예에 따라, 반도체 디바이스 구조체는 기판(102), 반도체 핀 구조체(104), 분리 구조체(120), 소스/드레인 스페이서(138) 및 소스/드레인 특징부(144)를 포함한다. 일부 실시예에 따라, 분리 구조체(120)는 반도체 핀 구조체(104)를 둘러싸는 수직부(120V)를 포함한다. 일부 실시예에 따라, 소스/드레인 스페이서(138)는 분리 구조체(120)의 수직부(120V) 바로 위에 형성된다. 일부 실시예에 따라, 소스/드레인 특징부(144)는 소스/드레인 스페이서(138) 사이에 개재된다. 소스/드레인 스페이서(138)는 소스/드레인 특징부(144)의 측면 성장을 제한하기 때문에, 일부 실시예에 따라, 소스/드레인 특징부(144)는 소스/드레인 스페이서가 형성되지 않은 경우보다 더 좁은 폭을 가지도록 형성될 수 있다. 결국, 일부 실시예에 따라, 좁은 폭을 갖는 소스/드레인 특징부(144)는 게이트 스택과 소스/드레인 특징부 사이의 기생 용량을 감소시켜 반도체 디바이스의 동작 속도를 향상시킬 수 있다.
반도체 디바이스 구조체의 실시예가 제공될 수 있다. 반도체 디바이스 구조체는 반도체 핀 구조체, 반도체 핀 구조체를 둘러싸는 분리 구조체, 분리 구조체 위의 소스/드레인 스페이서 및 소스/드레인 스페이서 사이에 개재된 소스/드레인 특징부를 포함할 수 있다. 소스/드레인 스페이서는 소스/드레인 특징부의 측면 성장을 제한하기 때문에, 소스/드레인 특징부는 더 좁은 폭을 가질 수 있다. 결국, 반도체 디바이스의 기생 용량이 감소되어 반도체 디바이스의 동작 속도를 향상시킬 수 있다.
일부 실시예에서, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판 위의 핀 구조체, 핀 구조체에 인접한 제1 유전체 층 및 제1 유전체 층의 측벽을 피복하는 제2 유전체 층을 포함한다. 제1 유전체 층은 제2 유전체 층과 상이한 에칭 선택비를 가진다. 제2 유전체 층의 바닥부는 제1 유전체 층의 바닥면보다 낮다. 반도체 디바이스 구조체는 핀 구조체 위에 제공되어 제2 유전체 층의 측벽, 핀 구조체 위의 나노 구조체 및 나노 구조체 주위를 감싸는 게이트 스택을 피복하는 소스/드레인 특징부를 포함한다.
일부 실시예에서, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판 위의 핀 구조체, 핀 구조체를 둘러싸는 제1 분리 구조체 및 핀 구조체에 인접한 제1 유전체 층을 포함한다. 제1 유전체 층의 상부는 제1 분리 구조체 위로 돌출된다. 반도체 디바이스 구조체는 제1 분리 구조체 위와 제1 유전체 층의 상부에 인접한 제2 유전체 층을 역시 포함하고, 제1 유전체 층은 제2 유전체 층과 상이한 에칭 선택비를 가진다. 반도체 디바이스 구조체는 또한 핀 구조체 위에 소스/드레인 특징부를 포함하고, 제2 유전체 층은 소스/드레인 특징부와 제1 유전체 층의 상부 사이에 있다. 반도체 디바이스 구조체는 또한 핀 구조체 위의 나노 구조체 및 나노 구조체 주위를 둘러싸고 제1 유전체 층의 상부 위의 게이트 스택을 포함한다.
일부 실시예에서, 반도체 디바이스 구조체를 형성하는 방법이 제공된다. 방법은 기판 위에 핀 구조체를 형성하는 단계, 핀 구조체를 따라 절연 재료를 형성하는 단계 및 핀 구조체에 인접하게 제1 유전체 층을 형성하는 단계를 포함한다. 제1 유전체 층은 절연 재료에 의해 핀 구조체로부터 분리된다. 방법은 또한 절연 재료를 리세싱하여 핀 구조체와 제1 유전체 층 사이에 제1 갭을 형성하는 단계, 제1 갭을 제2 유전체 층으로 채우는 단계 및 핀 구조체의 소스/드레인 영역을 에칭하여 리세스를 형성하는 단계를 포함한다. 핀 구조체의 소스/드레인 영역을 에칭하는 동안, 제2 유전체 층은 제1 유전체 층과 상이한 에칭 선택비를 가지며, 제1 유전체 층의 측벽을 보호한다. 방법은 또한 리세스로부터 소스/드레인 특징부를 형성하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스 구조체로서,
기판 위의 핀(fin) 구조체;
상기 핀 구조체에 인접한 제1 유전체 층;
상기 제1 유전체 층의 측벽을 피복하는(covering) 제2 유전체 층 - 상기 제1 유전체 층은 상기 제2 유전체 층과는 상이한 에칭 선택비를 가지며, 상기 제2 유전체 층의 바닥부는 상기 제1 유전체 바닥면보다 낮음 -;
상기 핀 구조체 위에 제공되고 상기 제2 유전체 층의 측벽을 피복하는 소스/드레인 특징부(feature);
상기 핀 구조체 위의 나노 구조체; 및
상기 나노 구조체 주위를 둘러싸는 게이트 스택
을 포함하는, 반도체 디바이스 구조체.
실시예 2. 실시예 1에 있어서,
상기 제1 유전체 층 위에 정렬된 제3 유전체 층을 더 포함하고, 상기 제3 유전체 층은 상기 제1 유전체 층과는 상이한 에칭 선택비를 가지는 것인, 반도체 디바이스 구조체.
실시예 3. 실시예 2에 있어서, 상기 게이트 스택은 상기 제3 유전체 층 및 상기 제1 유전체 층을 둘러싸는 것인, 반도체 디바이스 구조체.
실시예 4. 실시예 2에 있어서,
상기 제3 유전체 층 위에 게이트 분리 구조체를 더 포함하고, 상기 게이트 분리 구조체는 상기 게이트 스택의 2개의 부분을 분리시키는 것인, 반도체 디바이스 구조체.
실시예 5. 실시예 2에 있어서,
상기 게이트 스택의 측벽을 따른 게이트 스페이서 층 - 상기 게이트 스페이서 층은 상기 제2 유전체 층 및 상기 제3 유전체 층을 피복함 -; 및
상기 소스/드레인 특징부 위의 층간 유전체 층 - 상기 층간 유전체 층은 상기 제1 유전체 층 및 상기 제2 유전체 층을 피복함 -
을 더 포함하는, 반도체 디바이스 구조체.
실시예 6. 실시예 1에 있어서, 상기 핀 구조체 및 상기 제1 유전체 층은 제1 방향으로 연장되고, 상기 게이트 스택은 상기 제1 방향과는 상이한 제2 방향으로 연장되는 것인, 반도체 디바이스 구조체.
실시예 7. 실시예 1에 있어서, 상기 제2 유전체 층은 제1 상부면 및 제2 상부면을 가지며, 상기 제1 상부면은 상기 제2 상부면보다 높은 것인, 반도체 디바이스 구조체.
실시예 8. 실시예 1에 있어서,
상기 핀 구조체를 둘러싸고 상기 제1 유전체 층의 바닥부를 둘러싸는 분리 구조체를 더 포함하는, 반도체 디바이스 구조체.
실시예 9. 반도체 디바이스 구조체로서,
기판 위의 핀 구조체;
상기 핀 구조체를 둘러싸는 제1 분리 구조체;
상기 핀 구조체에 인접한 제1 유전체 층 - 상기 제1 유전체 층의 상부는 상기 제1 분리 구조체 위로 돌출됨 -;
상기 제1 분리 구조체 위에 제공되고 상기 제1 유전체 층의 상기 상부에 인접한 제2 유전체 층 - 상기 제1 유전체 층은 상기 제2 유전체 층과는 상이한 에칭 선택비를 가짐 -;
상기 핀 구조체 위의 소스/드레인 특징부 - 상기 제2 유전체 층은 상기 소스/드레인 특징부와 상기 제1 유전체 층의 상기 상부 사이에 있음 -;
상기 핀 구조체 위의 나노 구조체; 및
상기 나노 구조체 주위를 둘러싸고 상기 제1 유전체 층의 상기 상부 위의 게이트 스택
을 포함하는, 반도체 디바이스 구조체.
실시예 10. 실시예 9에 있어서, 상기 제1 분리 구조체는 상기 핀 구조체와 상기 제1 유전체 층 사이에서 연장되는 수직부를 포함하는 것인, 반도체 디바이스 구조체.
실시예 11. 실시예 10에 있어서, 상기 제2 유전체 층은 상기 제1 분리 구조체의 상기 수직부의 상부면과 접촉하는 것인, 반도체 디바이스 구조체.
실시예 12. 실시예 10에 있어서, 상기 제1 분리 구조체는 상기 제1 유전체 층 아래로 연장되는 수평부를 포함하는 것인, 반도체 디바이스 구조체.
실시예 13. 실시예 9에 있어서, 상기 소스/드레인 특징부는,
상기 제2 유전체 층과 접촉하는 본체부(body portion); 및
상기 본체부 위에 제공되고 상기 제1 유전체 층의 상부면 및 상기 제2 유전체 층의 상부면보다 높은 헤드부(head portion)
를 포함하는 것인, 반도체 디바이스 구조체.
실시예 14. 실시예 13에 있어서, 상기 소스/드레인 특징부의 상기 헤드부는 상기 소스/드레인의 특징부의 상기 본체부보다 넓고, 상기 소스/드레인 특징부의 상기 헤드부는 상기 소스/드레인 특징부의 상기 본체부보다 짧은 것인, 반도체 디바이스 구조체.
실시예 15. 실시예 13에 있어서,
상기 소스/드레인 특징부의 상기 헤드부의 표면, 상기 제2 유전체 층의 상부면 및 상기 제1 유전체 층의 상부면을 따라 연장되는 접촉 에칭 정지층; 및
상기 접촉 에칭 정지층 위의 층간 유전체 층
을 더 포함하는, 반도체 디바이스 구조체.
실시예 16. 실시예 15에 있어서,
상기 층간 유전체 층 및 상기 접촉 에칭 정지층을 관통한 제2 분리 구조체를 더 포함하고, 상기 제2 분리 구조체는 상기 제1 유전체 층 바로 위에 위치된 것인, 반도체 디바이스 구조체.
실시예 17. 반도체 디바이스 구조체를 형성하는 방법으로서,
기판 위에 핀 구조체를 형성하는 단계;
상기 핀 구조체를 따라 절연 재료를 형성하는 단계;
상기 핀 구조체에 인접하게 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 상기 절연 재료에 의해 상기 핀 구조체로부터 분리됨 -;
상기 핀 구조체와 상기 제1 유전체 층 사이에 제1 갭(gap)을 형성하도록 상기 절연 재료를 리세싱하는(recessing) 단계;
상기 제1 갭을 제2 유전체 층으로 채우는 단계;
상기 핀 구조체의 소스/드레인 영역을 에칭하여 리세스를 형성하는 단계 - 상기 핀 구조체의 상기 소스/드레인 영역을 에칭하는 동안, 상기 제2 유전체 층은 상기 제1 유전체 층과는 상이한 에칭 선택비를 가지고 상기 제1 유전체 층의 측벽을 보호함 -; 및
상기 리세스로부터 소스/드레인 특징부를 형성하는 단계
를 포함하는, 반도체 디바이스 구조체를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제1 유전체 층 위에 제3 유전체 층을 형성하는 단계 - 상기 핀 구조체의 상기 소스/드레인 영역을 에칭하는 동안, 상기 제3 유전체 층은 상기 제1 유전체 층과는 상이한 에칭 선택비를 가짐 -; 및
상기 핀 구조체, 상기 제1 유전체 층 및 상기 제3 유전체 층 위에 게이트 구조체를 형성하는 단계
를 더 포함하는, 반도체 디바이스 구조체를 형성하는 방법.
실시예 19. 실시예 18에 있어서, 상기 핀 구조체의 상기 소스/드레인 영역을 에칭하는 단계는, 상기 게이트 구조체에 의해 피복되지 않은 상기 제3 유전체 층의 일부를 제거하는 단계 및 상기 제2 유전체 층의 일부를 제거하는 단계를 포함하는 것인, 반도체 디바이스 구조체를 형성하는 방법.
실시예 20. 실시예 18에 있어서, 상기 핀 구조체는 제2 반도체 층 사이에 배치된 제1 반도체 층을 포함하고, 상기 방법은,
상기 게이트 구조체를 제거하는 단계;
상기 핀 구조체의 상기 제1 반도체 층을 제거하여 상기 제2 반도체 층으로부터의 나노 구조체를 형성하는 단계; 및
상기 나노 구조체 주위에 게이트 스택을 형성하는 단계
를 더 포함하는 것인, 반도체 디바이스 구조체를 형성하는 방법.

Claims (10)

  1. 반도체 디바이스 구조체로서,
    기판 위의 핀(fin) 구조체;
    상기 핀 구조체에 인접한 제1 유전체 층;
    상기 제1 유전체 층의 측벽을 피복하는(covering) 제2 유전체 층 - 상기 제1 유전체 층은 상기 제2 유전체 층과는 상이한 에칭 선택비를 가지며, 상기 제2 유전체 층의 바닥부는 상기 제1 유전체 바닥면보다 낮음 -;
    상기 핀 구조체 위에 제공되고 상기 제2 유전체 층의 측벽을 피복하는 소스/드레인 특징부(feature);
    상기 핀 구조체 위의 나노 구조체; 및
    상기 나노 구조체 주위를 둘러싸는 게이트 스택
    을 포함하는, 반도체 디바이스 구조체.
  2. 제1항에 있어서,
    상기 제1 유전체 층 위에 정렬된 제3 유전체 층을 더 포함하고, 상기 제3 유전체 층은 상기 제1 유전체 층과는 상이한 에칭 선택비를 가지는 것인, 반도체 디바이스 구조체.
  3. 제2항에 있어서, 상기 게이트 스택은 상기 제3 유전체 층 및 상기 제1 유전체 층을 둘러싸는 것인, 반도체 디바이스 구조체.
  4. 제2항에 있어서,
    상기 제3 유전체 층 위에 게이트 분리 구조체를 더 포함하고, 상기 게이트 분리 구조체는 상기 게이트 스택의 2개의 부분을 분리시키는 것인, 반도체 디바이스 구조체.
  5. 제2항에 있어서,
    상기 게이트 스택의 측벽을 따른 게이트 스페이서 층 - 상기 게이트 스페이서 층은 상기 제2 유전체 층 및 상기 제3 유전체 층을 피복함 -; 및
    상기 소스/드레인 특징부 위의 층간 유전체 층 - 상기 층간 유전체 층은 상기 제1 유전체 층 및 상기 제2 유전체 층을 피복함 -
    을 더 포함하는, 반도체 디바이스 구조체.
  6. 제1항에 있어서, 상기 핀 구조체 및 상기 제1 유전체 층은 제1 방향으로 연장되고, 상기 게이트 스택은 상기 제1 방향과는 상이한 제2 방향으로 연장되는 것인, 반도체 디바이스 구조체.
  7. 제1항에 있어서, 상기 제2 유전체 층은 제1 상부면 및 제2 상부면을 가지며, 상기 제1 상부면은 상기 제2 상부면보다 높은 것인, 반도체 디바이스 구조체.
  8. 제1항에 있어서,
    상기 핀 구조체를 둘러싸고 상기 제1 유전체 층의 바닥부를 둘러싸는 분리 구조체를 더 포함하는, 반도체 디바이스 구조체.
  9. 반도체 디바이스 구조체로서,
    기판 위의 핀 구조체;
    상기 핀 구조체를 둘러싸는 제1 분리 구조체;
    상기 핀 구조체에 인접한 제1 유전체 층 - 상기 제1 유전체 층의 상부는 상기 제1 분리 구조체 위로 돌출됨 -;
    상기 제1 분리 구조체 위에 제공되고 상기 제1 유전체 층의 상기 상부에 인접한 제2 유전체 층 - 상기 제1 유전체 층은 상기 제2 유전체 층과는 상이한 에칭 선택비를 가짐 -;
    상기 핀 구조체 위의 소스/드레인 특징부 - 상기 제2 유전체 층은 상기 소스/드레인 특징부와 상기 제1 유전체 층의 상기 상부 사이에 있음 -;
    상기 핀 구조체 위의 나노 구조체; 및
    상기 나노 구조체 주위를 둘러싸고 상기 제1 유전체 층의 상기 상부 위의 게이트 스택
    을 포함하는, 반도체 디바이스 구조체.
  10. 반도체 디바이스 구조체를 형성하는 방법으로서,
    기판 위에 핀 구조체를 형성하는 단계;
    상기 핀 구조체를 따라 절연 재료를 형성하는 단계;
    상기 핀 구조체에 인접하게 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 상기 절연 재료에 의해 상기 핀 구조체로부터 분리됨 -;
    상기 핀 구조체와 상기 제1 유전체 층 사이에 제1 갭(gap)을 형성하도록 상기 절연 재료를 리세싱(recessing)하는 단계;
    상기 제1 갭을 제2 유전체 층으로 채우는 단계;
    상기 핀 구조체의 소스/드레인 영역을 에칭하여 리세스를 형성하는 단계 - 상기 핀 구조체의 상기 소스/드레인 영역을 에칭하는 동안, 상기 제2 유전체 층은 상기 제1 유전체 층과는 상이한 에칭 선택비를 가지고 상기 제1 유전체 층의 측벽을 보호함 -; 및
    상기 리세스로부터 소스/드레인 특징부를 형성하는 단계
    를 포함하는, 반도체 디바이스 구조체를 형성하는 방법.
KR1020200028428A 2019-04-26 2020-03-06 반도체 디바이스 구조체 및 그 형성 방법 KR102305166B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US16/395,731 2019-04-26
US16/395,731 US11038058B2 (en) 2019-04-26 2019-04-26 Semiconductor device structure and method for forming the same
US16/683,559 US11038061B2 (en) 2019-04-26 2019-11-14 Semiconductor device structure and method for forming the same
US16/683,559 2019-11-14

Publications (2)

Publication Number Publication Date
KR20200125896A true KR20200125896A (ko) 2020-11-05
KR102305166B1 KR102305166B1 (ko) 2021-09-29

Family

ID=72840206

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200028428A KR102305166B1 (ko) 2019-04-26 2020-03-06 반도체 디바이스 구조체 및 그 형성 방법

Country Status (5)

Country Link
US (5) US11038058B2 (ko)
KR (1) KR102305166B1 (ko)
CN (1) CN111863810A (ko)
DE (1) DE102020101184A1 (ko)
TW (1) TWI742607B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12107006B2 (en) 2021-06-15 2024-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor structure with dielectric feature

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130483A (zh) 2020-02-27 2021-07-16 台湾积体电路制造股份有限公司 半导体结构
US11799019B2 (en) * 2020-02-27 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation feature and manufacturing method thereof
US11335552B2 (en) * 2020-04-17 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with oxide semiconductor channel
US11615962B2 (en) * 2020-09-11 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof
US11637195B2 (en) * 2020-11-02 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate patterning process including dielectric Fin formation
US11735647B2 (en) 2021-01-26 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device
US11710737B2 (en) 2021-02-05 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid semiconductor device
US20220285491A1 (en) * 2021-03-02 2022-09-08 Qualcomm Incorporated Transistor source/drain epitaxy blocker
US12087641B2 (en) * 2021-04-22 2024-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor structure with fins using a multilayer mask structure for etching to form nanostructures
KR20220147293A (ko) * 2021-04-27 2022-11-03 삼성전자주식회사 반도체 장치
US20230065498A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with CPODE and Related Methods
US20230124549A1 (en) * 2021-10-14 2023-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation for Multigate Devices
US20230231025A1 (en) * 2021-10-15 2023-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor Gate Contacts and Methods of Forming the Same
US20230335616A1 (en) * 2022-04-13 2023-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices And Methods Of Fabricating The Same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150126777A (ko) * 2014-04-25 2015-11-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조 전계 효과 트랜지스터 소자용 구조체 및 방법
WO2018101957A1 (en) * 2016-12-02 2018-06-07 Intel Corporation Semiconductor device having fin-end stress-inducing features
KR20190024534A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스용 자기 정렬형 구조체
KR20190038282A (ko) * 2017-09-29 2019-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 제조 방법 및 반도체 디바이스

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209302B2 (en) * 2013-03-13 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of reducing the heights of source-drain sidewall spacers of FinFETs through etching
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9390976B2 (en) * 2014-05-01 2016-07-12 International Business Machines Corporation Method of forming epitaxial buffer layer for finFET source and drain junction leakage reduction
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
KR102395073B1 (ko) * 2015-06-04 2022-05-10 삼성전자주식회사 반도체 소자
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9793407B2 (en) 2015-12-15 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor
US10163731B2 (en) * 2017-04-12 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET semiconductor structure having hybrid substrate and method of fabricating the same
US10141431B1 (en) 2017-07-31 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy source/drain regions of FinFETs and method forming same
US10515952B2 (en) 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10504898B2 (en) 2017-08-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor structure and method for forming the same
US10403550B2 (en) * 2017-08-30 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10497577B2 (en) 2017-08-31 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
DE102017126225A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung
KR20190036282A (ko) 2017-09-27 2019-04-04 최상덕 애플리케이션을 위한 혜택을 제공하기 위한 방법, 시스템 및 비일시성의 컴퓨터 판독 가능 기록 매체
US10686074B2 (en) 2017-09-28 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with doped region in source/drain structure and method for forming the same
US10930767B2 (en) * 2018-07-16 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
US10770571B2 (en) * 2018-09-19 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET with dummy fins and methods of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150126777A (ko) * 2014-04-25 2015-11-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조 전계 효과 트랜지스터 소자용 구조체 및 방법
WO2018101957A1 (en) * 2016-12-02 2018-06-07 Intel Corporation Semiconductor device having fin-end stress-inducing features
KR20190024534A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스용 자기 정렬형 구조체
KR20190038282A (ko) * 2017-09-29 2019-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 제조 방법 및 반도체 디바이스

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12107006B2 (en) 2021-06-15 2024-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor structure with dielectric feature

Also Published As

Publication number Publication date
US20230261110A1 (en) 2023-08-17
US11664454B2 (en) 2023-05-30
US20200343377A1 (en) 2020-10-29
US11038058B2 (en) 2021-06-15
US20240274717A1 (en) 2024-08-15
US11038061B2 (en) 2021-06-15
KR102305166B1 (ko) 2021-09-29
US20200343376A1 (en) 2020-10-29
TWI742607B (zh) 2021-10-11
US20210280709A1 (en) 2021-09-09
TW202107709A (zh) 2021-02-16
CN111863810A (zh) 2020-10-30
US11961913B2 (en) 2024-04-16
DE102020101184A1 (de) 2020-10-29

Similar Documents

Publication Publication Date Title
KR102305166B1 (ko) 반도체 디바이스 구조체 및 그 형성 방법
US11764262B2 (en) Multi-gate device with air gap spacer and fabrication methods thereof
US11791393B2 (en) Semiconductor device and method of forming the same
US11735666B2 (en) Gate all around structure with additional silicon layer and method for forming the same
US12057477B2 (en) Semiconductor structure with hybrid nanostructures
US11444202B2 (en) Semiconductor device and method of forming the same
KR102454580B1 (ko) 분리 피쳐를 갖는 반도체 구조체 및 그 형성 방법
KR20220126612A (ko) 도전 구조물을 갖는 반도체 구조물 및 그를 제조하기 위한 방법
TW202213642A (zh) 半導體裝置及其製造方法
US12040403B2 (en) Semiconductor structure with isolating feature
US20240312992A1 (en) Semiconductor structure and method for forming the same
US20240312997A1 (en) Semiconductor device and method of forming the same
US20240055479A1 (en) Semiconductor and method for manufacturing the same
US20240105805A1 (en) Semiconductor structure with dielectric wall structure and method for manufacturing the same
US20240355928A1 (en) Semiconductor structure with isolating feature
US11990374B2 (en) Method for forming sidewall spacers and semiconductor devices fabricated thereof
US20240266410A1 (en) Semiconductor structure and method for forming the same
US20240297170A1 (en) Semiconductor structure and method for forming the same
US20240079500A1 (en) Semiconductor structure and method for forming the same
US20240079447A1 (en) Semiconductor structure and method for forming the same
US20240055481A1 (en) Semiconductor structure and method for forming the same
US20230420509A1 (en) Semiconductor device and method of forming the same
US20230141523A1 (en) Semiconductor structure with dielectric fin structure and method for manufacturing the same
US20240162310A1 (en) Semiconductor structure and method for forming the same

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant