KR20200090608A - 다단계 에칭 방법, 반도체 감지 장치 및 반도체 감지 장치의 제작 방법 - Google Patents

다단계 에칭 방법, 반도체 감지 장치 및 반도체 감지 장치의 제작 방법 Download PDF

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KR20200090608A
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청-체 리
린-치엔 첸
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헬리오스 바이오일렉트로닉스 아이엔씨.
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Abstract

본 개시는 다단계 에칭을 위한 방법을 제공한다. 상기 방법은 기판을 제공하는 단계, 기판의 제어 영역 위에 제 1 기준 피쳐를 형성하는 단계, 제 1 기준 피쳐 위에 에칭 가능한 층 및 기판 위의 타겟 영역을 형성하는 단계, 에칭 가능한 층 위에 제어 영역 위로 돌출하는 제 1 개구 및 타겟 영역 위로 돌출하는 제 2 개구를 갖는 마스킹 층을 패터닝하는 단계, 및 제 1 기준 피쳐에 도달할 때까지 제 1 개구 및 제 2 개구를 통해 에칭 가능한 층의 일부분을 제거하는 단계를 포함한다. 다단계 에칭에 의해 제작된 반도체 감지 장치가 또한 개시된다.

Description

다단계 에칭 방법, 반도체 감지 장치 및 반도체 감지 장치의 제작 방법{method for multi-level etch, semiconductor sensing device, AND METHOD for MANUFACTURING semiconductor sensing device}
본 출원은 그 전문이 원용에 의해 본 출원에 포함되는, 2019년 1월 18일자로 출원된 발명의 명칭이 "다단계 에칭 방법, 반도체 감지 장치, 및 반도체 감지 장치 제조 방법(Method for multi-level etch, semiconductor sensing device, and method for manufacturing semiconductor sensing device)"인 선 출원된 미국 가 출원 일련번호 62/794,130호의 이득을 주장한다.
본 개시는 다단계 에칭 방법, 반도체 감지 장치, 및 다단계 에칭을 적용하여 반도체 감지 장치를 제조하는 방법에 관한 것이며, 특히 기준 피처(feature)를 사용하는 다단계 에칭에 관한 것이다.
건식 에칭 및 습식 에칭 작업은 반도체 구조물 제조 과정 중에 종종 사용된다. 에칭 화학물질에 대해 선택적인 다른 재료를 노출시키기 위해 에칭 가능한 재료가 제거된다. 건식 에칭 작업의 특징은 제어 가능한 치수의 재료 제거를 제공하는 것을 포함하지만, 높은 에너지 원자/분자 충격으로 인해 노출된 재료의 표면이 거시적 또는 심지어 미시적 수준으로 손상될 수 있다. 노출될 재료가 소형 치수를 갖고/갖거나 중요한 캐리어 채널(carrier channel)로 구성될 때, 구조적 결함은 그의 전기적 성능을 저하시킬 수 있다.
다른 한편으로, 습식 에칭 작업은 에칭 가능한 재료를 제거하고 에칭 화학물질에 대해 선택적인 다른 재료를 노출시키기 위한 더 온화한 접근법을 제공하지만, 습식 에칭 작업의 등방성 성질로 인해 제거될 재료의 치수는 건식 에칭 작업을 이용하는 것보다 덜 제어될 수 있다. 환언하면, 습식 에칭 작업에서의 공정 변동은 건식 에칭 작업에서의 공정 변동보다 더 클 것으로 예상된다. 유사하게, 노출될 재료가 소형 치수를 갖고/갖거나 중요한 캐리어 채널로서 구성될 때, 그러한 공정 변동은 장치 성능 변동에 기여할 수 있다.
따라서, 에칭 작업이 소형 치수 구조 및/또는 중요한 캐리어 채널 구조의 노출을 포함할 때 건식 에칭과 습식 에칭 작업의 장점을 조합한 다단계 에칭 방법이 요구된다.
본 개시는 다단계 에칭을 위한 방법을 제공한다. 상기 방법은 기판을 제공하는 단계, 기판의 제어 영역 위에 제 1 기준 피처를 형성하는 단계, 제 1 기준 피처 위에 에칭 가능한 층 및 기판 위에 타겟 영역을 형성하는 단계, 에칭 가능한 층 위에 제어 영역 위로 돌출하는 제 1 개구 및 타겟 영역 위로 돌출하는 제 2 개구를 갖는 마스킹 층을 패턴화하는 단계, 및 제 1 기준 피처에 도달할 때까지 제 1 개구 및 제 2 개구를 통해 에칭 가능한 층의 일부를 제거하는 단계를 포함한다.
몇몇 실시예에서, 본 개시는 반도체 감지 장치의 제조 방법을 제공한다. 상기 방법은 기판을 제공하는 단계; 기판의 제어 영역 위에 기준 피처를 형성하는 단계; 기판의 타겟 영역 위에 감지 피처를 형성하는 단계; 기판의 제어 영역 및 타겟 영역 위에 에칭 가능한 층을 형성하는 단계; 기준 피처 위로 돌출하는 제 1 개구 및 감지 피처 위로 돌출하는 제 2 개구를 갖는 마스킹 층을 에칭 가능한 층 위에 패턴화하는 단계; 및 기준 피처에 도달될 때까지 제 1 개구 및 제 2 개구를 통해 에칭 가능한 층의 일부를 제거하는 단계를 포함한다.
몇몇 실시예에서, 본 개시는 반도체 감지 장치를 제공한다. 상기 장치는 감지 영역을 갖는 기판을 포함한다. 감지 영역은 기판의 최상부 표면 상의 앵커 부분; 기판의 최상부 표면으로부터 수직 거리만큼 이격되고 앵커 부분에 연결되는 상승 부분; 및 기판의 최상부 표면에 있고 앵커 부분에 연결되는 나노와이어 부분을 갖는 활성 피처를 포함한다. 수직 거리는 나노와이어의 두께보다 크거나 같다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 쉽게 이해된다. 다양한 피처가 축척대로 도시되지 않을 수 있음에 유의해야 한다. 실제로, 다양한 피처의 치수는 명확한 논의를 위해 임의로 확대 또는 축소될 수 있다.
도 1a는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다.
도 1b는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다.
도 1c는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다.
도 1d는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다.
도 1e는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다.
도 2a 내지 도 2e는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 다양한 중간 단계 중의 도 1a의 구조의 단면도이다.
도 2f는 본 개시의 몇몇 실시예에 따른, 도 2e에 이어지는 선택적인 작업의 단면도이다.
도 3은 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다.
도 4는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다.
도 5는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다.
도 6a 내지 도 6f는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 다양한 중간 단계 중의 구조의 단면도이다.
도 6g 내지 도 6k는 도 6f의 작업에 이어지는 일 실시예에서의 작업들이다.
도 6l 내지 도 6o는 도 6f의 작업에 이어지는 일 실시예에서의 작업들이다.
도 7a는 본 개시의 몇몇 실시예에 따른, 여러 마스킹 층의 레이아웃의 평면도이다.
도 7b 및 도 7c는 본 개시의 몇몇 실시예에 따른, 도 7a의 각각 AA 선 및 BB 선을 따라 절단되는 반도체 감지 장치에 대응한다.
도 7d는 본 개시의 몇몇 실시예에 따른 반도체 감지 장치의 평면도이다.
도 7e 및 도 7f는 본 개시의 몇몇 실시예에 따른, 도 7d의 각각 AA' 선 및 BB' 선을 따라 절단되는 반도체 감지 장치에 대응한다.
도 8a는 본 개시의 몇몇 실시예에 따른, 여러 마스킹 층의 레이아웃의 평면도이다.
도 8b 및 도 8c는 본 개시의 몇몇 실시예에 따른, 도 8a의 각각 CC 선 및 DD 선을 따라 절단되는 반도체 감지 장치에 대응한다.
도 8d는 본 개시의 몇몇 실시예에 따른 반도체 감지 장치의 평면도이다.
도 8e 및 도 8f는 본 개시의 몇몇 실시예에 따른, 도 8d의 각각 CC' 선 및 DD' 선을 따라 절단되는 반도체 감지 장치에 대응한다.
도 9a는 본 개시의 몇몇 실시예에 따른, 반도체 감지 장치의 평면도이다.
도 9b 내지 도 8d는 본 개시의 몇몇 실시예에 따른, 도 9a의 각각 EE 선, FF 선 및 GG 선에 대응하는 반도체 감지 장치의 여러 단면도이다.
도 10은 도 9d와 연관된 반도체 감지 장치의 단면도이다.
도 11a 내지 도 11c는 본 개시의 몇몇 실시예에 따른, 순차 제조 단계 중의 반도체 감지 장치의 사시도이다.
도 12a 내지 도 12j는 본 개시의 몇몇 실시예에 따른, 다양한 중간 제조 단계 중의 반도체 감지 장치의 단면도이다.
도 12k 및 도 12l은 본 개시의 몇몇 실시예에 따른, 도 12e의 중간 단계 중의 반도체 감지 장치의 평면도이다.
도 13은 본 개시의 몇몇 실시예에 따른, 반도체 감지 장치의 제조를 위한 여러 마스킹 층의 레이아웃의 평면도이다.
도 14는 본 개시의 몇몇 실시예에 따른, 도 13의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도이다.
도 15는 본 개시의 몇몇 실시예에 따른, 도 13의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도이다.
도 16은 본 개시의 몇몇 실시예에 따른, 도 13의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도이다.
도 17은 본 개시의 몇몇 실시예에 따른, 도 13의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도이다.
도 18은 본 개시의 몇몇 실시예에 따른, 반도체 감지 장치의 제조를 위한 여러 마스킹 층의 레이아웃의 평면도이다.
도 19는 본 개시의 몇몇 실시예에 따른, 도 18의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도이다.
도 20은 본 개시의 몇몇 실시예에 따른, 도 18의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도이다.
도 21은 본 개시의 몇몇 실시예에 따른, 도 18의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도이다.
도 22는 본 개시의 몇몇 실시예에 따른, 도 18의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도이다.
도 23은 중간 제조 단계 중의 반도체 감지 장치의 접합 부분(J)을 확대한 평면도 및 사시도이다.
동일한 참조 부호는 동일하거나 유사한 구성요소를 나타내기 위해 도면 및 상세한 설명 전반에 걸쳐 사용된다. 본 개시의 실시예는 첨부 도면과 함께 다음의 상세한 설명으로부터 쉽게 이해될 것이다.
"위", "아래", "위쪽", "좌측", "우측", "아래로", "최상부", "바닥", "수직", "수평", "측면", "더 높은", "더 낮은", "상부", "위로", "하부" 등과 같은 공간적 설명은 관련 도면에 표시된 바와 같은 구성요소(들)의 방위를 위해서 특정 구성요소 또는 구성요소 그룹, 또는 구성요소 또는 구성요소 그룹의 특정 평면에 대해 지정된다. 본 명세서에 사용된 공간적 설명은 단지 예시를 위한 것이며, 본 명세서에 설명된 구조의 실제 구현은 본 개시의 실시예의 장점이 그러한 배열에 의해 벗어나지 않는 한 임의의 방위 또는 방식으로 공간적으로 배열될 수 있다는 것을 이해해야 한다.
본 개시는 재료 스택 구조에 건식 에칭 및 습식 에칭 작업을 구현함으로써 다단계 에칭을 위한 방법을 제공한다. 그러한 다단계 에칭은 재료 제거의 치수를 충분히 제어할 수 있고, 동시에 노출될 재료의 표면에서 야기되는 손상을 감소시킨다.
본 개시는 다단계 에칭에 의해 제조되고 재료 스택 구조에 기준 피처를 갖는 반도체 감지 장치를 제공한다.
본 개시는 적어도 기준 피처를 포함하는 재료 스택 구조에 건식 에칭 및 습식 에칭 작업을 구현함으로써 반도체 감지 장치를 제조하는 방법을 제공한다. 그러한 다단계 에칭은 재료 제거의 치수에 대한 충분한 제어를 제공하고, 동시에 노출될 채널 구조에서 야기되는 손상을 감소시킨다.
도 1a는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다. 몇몇 실시예에서, 도 1a의 구조는 반도체 기판(101), 에칭 가능한 층(105) 및 마스킹 층(masking layer)(107)을 포함하는 반도체 구조이다. 반도체 기판(101)은 반도체 기판(101)의 타겟 영역(101B)에 있는 타겟 피처(103')에 대해 구현된 에칭 작업에서 제어 피봇으로서 구성된 적어도 제어 영역(101A)을 포함한다. 도 1a에서, 에칭 작업을 제어하기 위한 수단은 제어 영역(101A)에 기준 피처(103)를 포함한다. 기준 피처(103)는 미리 결정된 높이(H1)를 가질 수 있다. 마스킹 층(107)의 제 1 개구(107A)는 제어 영역(101A) 및 기준 피처(103) 위로 투사된다. 마스킹 층(107)의 제 2 개구(107B)는 타겟 영역(101B) 및 타겟 피처(103') 위로 투사된다. 제 1 개구(107A) 및 제 2 개구(107B)는 기준 피처(103) 및 타겟 피처(103')의 일부가 제 1 개구(107A) 및 제 2 개구(107B)와 부분적으로 중첩되는 한, 기준 피처(103) 및 타겟 피처(103')의 폭보다 각각 더 넓거나 좁을 수 있다. 에칭 가능한 층(105)의 일부가 단일 에칭 작업에서 제 1 개구(107A) 및 제 2 개구(107B)를 통해 제거될 때, 타겟 피처(103')의 최상부 표면에 도달하기 전에 기준 피처(103)의 최상부 표면에 도달된다. 기준 피처(103)의 재료는 에칭 가능한 층(105)의 재료와 상이할 수 있으므로, 에칭 레벨이 기준 피처(103)의 최상부 표면에 접근할 때 재료에 민감한 표시가 얻어질 수 있다. 대안적으로 언급하면, 제어 영역(101A) 위의 기준 레벨(105A)에 에칭 작업 중에 도달될 때, 그리고 그 동안에 타겟 영역(101B) 위의 제어 레벨(105B)에 대응하여 도달될 때 적합한 형태, 예를 들어, 플라즈마의 색상 또는 실시간 질량 분광법의 표시가 얻어질 수 있다. 이러한 표시를 수신한 후, 예를 들어, 제어 레벨(105B) 아래의 타겟 피처(103')를 고려하여 에칭 작업을 종료하거나 에칭 화학물질 또는 조건을 변경함으로써 에칭 작업이 변경될 수 있다. 도 1a에 도시된 바와 같이, 기준 레벨(105A)은 에칭 가능한 층(105)의 최상부 표면으로부터 측정된 에칭 깊이(H105A)를 가지며, 제어 레벨(105B)은 에칭 가능한 층(105)의 최상부 표면으로부터 측정된 에칭 깊이(H105B)를 가진다.
도 1b는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다. 도 1a 및 도 1b에 도시된 바와 같이, 제어 레벨(105B)의 위치는 기준 피처(103)의 높이(H1), 제 1 개구(107A)의 폭(W1) 및/또는 제 2 개구(107B)의 폭(W2)에 의해 결정될 수 있다. 도 1a에서, 폭(W1)은 폭(W2)보다 더 넓고, 단일 에칭 작업, 예를 들어 플라즈마 함유 에칭, 이방성 에칭 또는 건식 에칭 하에서 기준 레벨(105A)은 제어 레벨(105B)보다 더 낮아야 한다. 도 1b에서, 폭(W1)은 단일 에칭 작업, 예를 들어 플라즈마 함유 에칭, 이방성 에칭 또는 건식 에칭 하에서 폭(W2)보다 좁고, 기준 레벨(105A)은 제어 레벨(105B)보다 더 높아야 한다.
몇몇 실시예에서, 기준 피처(103)는 에칭 가능한 층(105)의 재료와 상이한 재료로 구성될 수 있다. 몇몇 실시예에서, 타겟 피처는 기준 피처의 재료와 실질적으로 동일하거나 상이한 재료로 구성될 수 있다. 몇몇 실시예에서, 기준 피처는 하나 이상의 재료로 구성되고, 타겟 피처는 하나 이상의 재료 중 하나와 실질적으로 동일하다. 몇몇 실시예에서, 타겟 피처는 반도체 구조에서 그의 각각의 단부에 단자를 연결하는 연결 구조일 수 있다. 몇몇 실시예에서, 타겟 피처는 반도체 구조에서 그의 각각의 단부에 전도성 단자를 연결하는 반도체 연결 구조일 수 있다. 몇몇 실시예에서, 타겟 피처는 반도체 감지 장치에서 그의 각각의 단부에 소스(source) 및 드레인(drain)을 연결하는 반도체 나노와이어(nanowire)일 수 있다.
도 1c는 본 개시의 몇몇 실시예에 따른 다단계 에칭의 중간 단계 중의 구조의 단면도이다. 도 1c는 도 1b의 단계에 후속하는 에칭 작업일 수 있다. 도 1b에서 기준 레벨(105A)에 도달될 때, 에칭 조건은 예를 들어, 이방성이 더 많은 에칭으로부터 이방성이 더 적은 에칭 및 더 많은 등방성 에칭으로 변화될 수 있다. 구획(105A') 및 구획(105B')은 각각 기준 레벨(105A) 및 제어 레벨(105B)로부터 이방성이 적은 에칭을 통해 얻어질 수 있다. 구획(105A') 및/또는 구획(105B')은 기준 레벨(105A)에서의 개구보다 더 넓은 측면 폭을 가질 수 있다. 구획(105A') 및/또는 구획(105B')은 비-수직 측벽을 가질 수 있다. 구획(105A') 및/또는 구획(105B')은 곡선 측벽을 가질 수 있다.
도 1d는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다. 기판(101)의 제어 영역(101A)에서의 기준 피처(103)는 코어 부분(103A) 및 코어 부분(103A)의 최상부 표면과 측벽 위의 캡 부분(103B)으로 구성된다. 코어 부분(103A)은 제어 영역(101A)에 국부적으로 잔류하는 개별 패턴일 수 있다. 코어 부분(103A)은 산화물 또는 질화물과 같은 절연 재료로 구성될 수 있다. 캡 부분(103B)은 기준 영역(101A)으로부터 타겟 영역(101B)으로 연장하고 타겟 영역(101B)에 타겟 피처(103')를 형성한다. 몇몇 실시예에서, 캡 부분(103B) 및 타겟 피처(103')는 동일한 재료, 예를 들어 폴리실리콘 또는 다른 반전도성 재료로 구성된다. 도 1d는 또한, 기판(101)의 다른 타겟 영역(101C) 위의 마스킹 층(107)의 개구(107C)를 도시한다. 개구(107C)는 개구(107A, 107B, 107C)에 대해 구현된 단일 에칭 작업 중에 에칭 가능한 층(105)의 일부가 제거되게 한다. 개구(107C)에 의해 렌더링된 제어 레벨(105C)은 기준 레벨(105A)에 도달될 때 타겟 영역(101C)을 통해 얻어질 수 있다. 도 1d에 도시된 바와 같이, 개구(107C)의 폭(W3)은 개구(107A)의 폭(W1)보다 더 좁기 때문에, 단일 에칭 작업, 예를 들어 플라즈마 함유 에칭, 이방성 에칭 또는 건식 에칭 하에서 기준 레벨(105A)은 제어 레벨(105C)보다 더 낮아야 한다.
도 1e는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다. 도 1e의 기준 피처(103) 및 타겟 피처(103')는 기준 영역(101A) 및 타겟 영역(101B) 위로 연장하는 연속 층일 수 있다. 마스킹 층(107)의 개구(107A)는 폭(W1)을 갖는 하나의 넓은 개구이다. 마스킹 층(107)의 개구(107B)는 복수의 좁은 개구를 포함하고, 예를 들어 복수의 좁은 개구 중 하나는 폭(W2)을 가질 수 있고, 폭(W2)은 폭(W1)보다 더 좁다. 단일 에칭 작업, 예를 들어 플라즈마 함유 에칭, 이방성 에칭 또는 건식 에칭 하에서, 기준 레벨(105A)은 기준 피처(103)의 최상부 표면에 도달될 때 제어 레벨(105B)보다 더 낮아야 한다. 도 1e에서, 기준 피처(103) 및 타겟 피처(103')가 동일한 높이(H1)를 공유하더라도, 제어 영역(101A) 위의 개구(107A) 및 타겟 영역(101B) 위의 개구(107B)에서 상이한 폭 배열을 가짐으로써 다단계 에칭이 여전히 달성될 수 있다.
도 2a 내지 도 2f(선택적인 작업)는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 다양한 중간 단계 중의 도 1a의 구조의 단면도이다. 도 2a에서, 기판(101)이 제공된다. 도 2b의 기판(101)의 제어 영역(101A) 위에 기준 피처(103)가 형성된다. 몇몇 실시예에서, 기준 피처(103)는 산화물 또는 질화물과 같은 절연 재료로 구성된 개별 패턴일 수 있다. 이어서, 타겟 피처(103')가 기판(101)의 타겟 영역(101B) 위에 형성되고, 이어서 도 2c에 도시된 바와 같이 기준 피처(103) 및 타겟 피처(103')를 덮는 유전체 층과 같은 에칭 가능한 층(105)이 형성된다. 도 2d에서, 마스킹 층(107)이 에칭 가능한 층(105)의 최상부 표면 위에 형성되고, 이어서 기준 영역(101A) 위의 개구(107A) 및 타겟 영역(101B) 위의 개구(107B)가 마스킹 층(107)에서 패턴화된다. 도 2e에서, 다단계 에칭 작업, 예를 들어 플라즈마 함유 에칭, 이방성 에칭, 또는 건식 에칭은 기준 피처(103)의 최상부 표면 또는 기준 레벨(105A)에 도달될 때까지 개구(107A 및 107B)를 통해 수행된다. 한편, 이에 대응하여 타겟 영역(101B) 위의 제어 레벨(105B)에 도달된다. 개구(107A, 107D)의 폭뿐만 아니라 기준 피처(103)의 높이에 따라서, 제어 레벨(105B)은 기준 레벨(105A)보다 더 높거나 더 낮도록 사전 설계될 수 있다. 도 2f는 후속 작업을 위해 개구(107A, 107B)의 폭을 변경하도록 재-패턴화된 마스킹 층(107')을 형성하는, 도 2e의 마스킹 층(107)을 재-패턴화하는 것과 연관된 선택적 작업일 수 있다. 관련 논의는 도 5에서 더 찾을 수 있다.
도 3은 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다. 기준 피처(103) 이외에, 도 3은 다단계 에칭의 제 2 제어 피봇으로서 구성된, 기판(101)의 제어 영역(101D) 위의 다른 기준 피처(103'')를 도시한다. 기준 피처(103'')는 기준 피처(103)의 높이(H1)와 상이한 높이(H2)를 가질 수 있다. 도 3은 도 1d에 도시된 에칭 작업에 후속하는 에칭 작업일 수 있다. 유사하게, 기준 피처(103)의 재료는 에칭 가능한 층(105)의 재료와 상이할 수 있으므로, 에칭 레벨이 기준 피처(103'')의 최상부 표면에 접근할 때 재료에 민감한 표시가 얻어질 수 있다. 대안적으로 언급하면, 제어 영역(101D)에 대한 기준 레벨(105D)에 에칭 작업 중에 도달될 때, 그리고 그 동안에 타겟 영역(101B) 위의 제어 레벨(105B) 및 타겟 영역(101C) 위의 제어 레벨(105C)에 대응하여 도달될 때 적합한 형태, 예를 들어 플라즈마의 색상 또는 실시간 질량 분광법의 표시가 얻어질 수 있다. 이러한 표시를 수신한 후, 에칭 작업이 변경되는데, 예를 들어 제어 레벨(105B) 및 제어 레벨(105C) 아래의 타겟 피처(도 3에 도시되지 않음)를 고려하여 에칭 작업을 종료하거나 에칭 화학물질 또는 에칭 조건이 변경된다.
도 4는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다. 도 4는 도 3의 단계에 후속하는 에칭 작업일 수 있다. 도 3에서 기준 레벨(105A) 및 기준 레벨(105D)에 도달될 때, 에칭 조건은 예를 들어, 이방성이 더 많은 에칭으로부터 이방성이 더 적고 등방성이 더 많은 에칭으로 변화될 수 있다. 구획(105A'), 구획(105D'), 구획(105B') 및 구획(105C')은 각각, 기준 레벨(105A, 105D) 및 제어 레벨(105B, 105C)로부터 이방성이 적은 에칭을 통해 얻어질 수 있다. 구획(105A' 내지 105D')은 기준 레벨(105A, 105D) 및/또는 제어 레벨(105B, 105C)에서의 개구보다 더 넓은 측면 폭을 가질 수 있다. 구획(105A' 내지 105D')은 비-수직 측벽을 가질 수 있다. 구획(105A' 내지 105D')은 곡선 측벽을 가질 수 있다.
도 5는 본 개시의 몇몇 실시예에 따른, 다단계 에칭의 중간 단계 중의 구조의 단면도이다. 도 5는 도 3에 후속하는 에칭 작업일 수 있다. 대안적으로, 구획(105B' 내지 105D')은 기준 레벨(105D)에 도달된 후 마스킹 층(107)을 재-패턴화함으로써 기준 레벨(105D) 및/또는 제어 레벨(105B, 105C)에서의 개구보다 더 좁은 측면 폭을 가질 수 있다. 예를 들어, 도 3의 마스킹 층(107)은 기준 레벨(105D)에 도달된 후에 제거될 수 있으며, 이어서 도 5의 다른 마스킹 층(107')은 에칭 가능한 층(105)의 최상부 표면 및 에칭 트렌치 측벽 위에 패턴화될 수 있다. 결과적으로, 재-패턴화된 마스킹 층(107')의 개구(107B, 107C, 107D)는 도 3의 것과 비교하여 상이한 폭(W2', W3'및 W4')을 가질 수 있다. 도 5에 도시된 바와 같이, 폭(W2', W3' 및 W4')은 도 3의 폭(W2, W3 및 W4)보다 좁으며, 따라서 대응 구획(105B', 105C' 및 105D')은 기준 레벨(105D) 및/또는 제어 레벨(105B, 105C)에서의 개구보다 더 좁은 측면 폭을 가질 수 있다. 몇몇 실시예에서, 구획(105A' 내지 105D')은 비-수직 측벽을 가질 수 있다. 구획(105A' 내지 105D')은 곡선 측벽을 가질 수 있다.
도 6a 내지 도 6o는 본 발명의 몇몇 실시예에 따른, 다단계 에칭의 다양한 중간 단계 중의 구조의 단면도이다. 도 6g 내지 도 6k는 도 6f의 작업 이후의 일 실시예에서의 작업이다. 도 6l 내지 도 6o는 도 6f의 작업 이후의 일 실예에서의 작업이다. 도 6a에서, 기판(101)이 제공된다. 도 6c에서, 기판(101)의 제어 영역(101A) 위에 기준 피처(103)가 형성된다. 도 6b 및 도 6c를 참조하면, 기준 피처(103)의 형성은 기준 피처(103)의 코어 부분(103A)을 형성하고, 이어서 기준 피처(103)의 캡 부분(103B)을 형성하는 것을 포함한다. 몇몇 실시예에서, 제어 영역(101A) 사이의 영역은 타겟 영역(101B)이다. 도 6c에 도시된 바와 같이, 제어 영역(101A)에서 캡 부분(103B)의 형성은 캡 영역(103B)이 제어 영역(101A)으로부터 타겟 영역(101B)으로 연장함에 따라 타겟 영역(101B)에서 감지 피처를 동시에 형성한다. 몇몇 실시예에서, 캡 부분(103B)은 반전도성 재료, 또는 이어지는 후속 작업에서 캐리어 운반을 위한 활성 층으로 구성된다. 도 6d에서, 제 1 마스킹 층(105')은 기준 피처(103)의 일부를 다른 부분으로부터 분리하기 위해 기준 피처(103) 위에 패턴화된다. 예를 들어, 기준 피처(103)의 활성 부분(600)은 도 6d 및 도 6e에 도시된 바와 같이, 기준 피처(103)의 신호 향상 부분(601)으로부터 전기적으로 분리된다. 에칭 가능한 층(105), 예를 들어 유전체 층은 패턴화된 기준 피처(103) 위에 등각으로 형성된다. 에칭 가능한 층(105)은 화학 기상 증착 작업에 의해 증착될 수 있고, 도 6f에 도시된 바와 같이, 상기 에칭 가능한 층(105)의 최상부 표면에서 패턴화된 기준 피처(103)의 하부 형태를 지지한다. 에칭 가능한 층(105)은 도 6g에 도시된 바와 같이, 평탄화된 표면을 얻기 위해 BPSG(boro-phospho-silicate-glass) 또는 PSG(phospho-silicate-glass)와 같은 유동성 재료를 사용하여 스핀-온(spin-on) 작업에 의해 형성될 수 있다.
도 6l에서, 평탄화 작업, 예를 들어 화학 기계적 연마(CMP)가 패턴화된 기준 피처(103)의 기본 형태를 지지하는 에칭 가능한 층(105)에서 수행될 때, 또는 유동성 재료가 에칭 가능한 층(105)으로서 이용될 때, 에칭 가능한 층(105)의 실질적으로 평탄화된 표면이 얻어질 수 있다. 도 6m에서, 마스킹 층(107)의 개구(107A)는 신호 향상 부분(601) 위에 패턴화되고, 마스킹 층(107)의 개구(107B)는 기준 피처(103)의 활성 부분(600) 위에 패턴화된다. 도 6i에서, 에칭 작업, 예를 들어 플라즈마 함유 에칭, 이방성 에칭 또는 건식 에칭은 기준 피처(103)의 최상부 표면에 도달될 때까지 개구(107A, 107B)를 통해 수행된다. 그 동안, 타겟 영역(101B)의 감지 피처는 에칭 가능한 층(105)에 의해 여전히 덮인다. 기준 피처(103)의 신호 향상 부분(601)은 기준 피처(103)의 활성 부분(600)에 도달됐음을 나타내기 위해 재료 민감한 신호를 향상시킬 수 있다. 도 6j에서, 에칭 조건은 예를 들어, 타겟 영역(101B)에서 감지 피처의 섬세한 또는 온화한 에칭 조건을 충족시키기 위해 이방성이 더 많은 에칭으로부터 이방성이 더 적은 에칭 및 등방성이 더 많은 에칭으로 변화될 수 있다. 도 6k에서, 이어서 마스킹 층(107)이 제거된다.
도 6l에서, 평탄화 작업이 생략될 때, 패턴화된 기준 피처(103)의 형태는 에칭 가능한 층(105)의 최상부 표면으로 운반된다. 신호 향상 부분(601) 위에 개구(107A) 및 활성 부분(600) 위에 개구(107B)를 갖는 마스킹 층(107)이 에칭 가능한 층(105) 위에 형성된다. 도 6m에서, 에칭 작업, 예를 들어 플라즈마 함유 에칭, 이방성 에칭 또는 건식 에칭은 기준 피처(103)의 최상부 표면에 도달될 때까지 개구(107A, 107B)를 통해 수행된다. 그 동안, 타겟 영역(101B)의 감지 피처는 에칭 가능한 층(105)에 의해 여전히 덮인다. 도 6m과 도 6i의 차이점은 감지 피처 바로 위의 에칭 가능한 층(105) 부분의 최상부 표면이 기준 피처(103) 바로 위의 에칭 가능한 층(105) 부분의 최상부 표면보다 더 낮고, 따라서 도 6m의 에칭 작동 이후에 도 6m의 감지 피처 위의 잔류 유전체 재료가 도 6i의 것보다 더 얇다는 점이다. 도 6n 및 도 6o에 관한 설명은 이전에 제공된 도 6j 및 도 6k를 참조할 수 있다.
도 7a는 본 개시의 몇몇 실시예에 따른 여러 마스킹 층의 레이아웃의 평면도이다. 마스킹 층(701)은 기준 피처(103)의 코어 부분(103A)을 패턴화하는데 이용될 수 있다. 마스킹 층(702)은 기준 피처(103)의 캡 부분(103B)을 패턴화하는데 이용될 수 있다. 도 7b 및 도 7c는 도 7a의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 단면도이다. 도 7b 및 도 7c는 본 개시의 몇몇 실시예에 따른, 도 7a의 AA 선 및 BB 선을 따라 절단되는 반도체 감지 장치에 대응한다. 도 7a 및 도 7b를 참조하면, 도 7b의 좌측 단부에서 AA 선은 주요 치수(103A1) 및 코어 부분(103A)의 몸체를 따라 연장하므로, 연장되고 연속적인 절연 스트라이프가 도 7b에 도시된다. 마스킹 층(702)은 캡 부분(103B)을 패턴화하여 절연 스트라이프의 중심 부분을 노출시킨다. 도 7a 및 도 7b를 참조하면, 도 7b의 우측 단부에서 마스킹 층(702)은 마스킹 층(701)을 덮고 그의 경계를 넘어서 연장하고, 따라서 코어 부분(103AA)은 캡 부분(103BB)에 의해 덮인다. 도 7a 및 도 7c를 참조하면, 도 7c의 좌측 단부에서 BB 선은 주요 치수(103A1)를 따라 연장하고 코어 부분(103A)의 몸체로부터 이탈되며, 따라서 2 개의 개별 절연 블록이 도 7c에 도시된다. 마스킹 층(702)은 캡 부분(103B)이 개별 절연 블록을 덮도록 캡 부분(103B)을 패턴화한다. 도 7a 및 도 7c를 참조하면, 도 7c의 우측 단부에서 캡 부분(103BB)만이 BB 선을 통과하며, 따라서 캡 부분(103BB)만이 도 7c의 우측 단부에 도시된다. 몇몇 실시예에서, 도 7b에 도시된 바와 같이, 기준 피처(103)는 제어 영역(예를 들어, 캡 부분(103B 및 103BB)에 의해 덮이는 영역) 및 타겟 영역(예를 들어, 캡 부분(103B)에 의해 덮이지 않은 코어 부분(103A)에 의해 점유된 영역) 모두에 형성된다.
도 7d는 본 개시의 몇몇 실시예에 따른 반도체 감지 장치의 평면도이다. 도 7a 내지 도 7c에 도시된 바와 같이 기준 피처(103)의 코어 부분(103A) 및 캡 부분(103B)을 패턴화한 후, 감지 영역의 코어 부분(103A)이 적어도 부분적으로 제거되고, 감지 장치의 활성 피처가 얻어진다. 도 7e 및 도 7f는 각각 AA' 선 및 BB' 선을 따라 절단되는 반도체 감지 장치에 대응한다. 에칭 가능한 층(105)의 일부가 제거되어 도 7b의 기준 피처(103)에 근접한 에칭 레벨을 형성하며, 이어서 코어(103A) 또는 절연 패턴뿐만 아니라 기준 피처(103) 위의 잔류 에칭 가능한 층을 제거하기 위한 선택적 에칭이 수행된다. 선택적 에칭은 캡 부분(103B)보다 코어 부분(103A)에서 더 큰 선택성을 나타낸다. 예를 들어, 선택적 에칭은 폴리실리콘을 제거하는 것보다 더 빠른 속도로 산화물 또는 질화물을 제거하도록 구성된다. 도 7d 및 도 7e를 참조하면, AA' 라인은 선택적 에칭 작업 후에 부분적으로 제거되는 주요 치수(103A1) 및 코어 부분(103A)의 몸체를 따라 연장한다. 도 7d의 공유 구역은 코어 부분(103A)의 부분 제거된 영역을 예시한다. 도 7d 및 도 7f를 참조하면, BB' 라인은 주요 치수(103A1)를 따라 연장되고 선택적 에칭 작업 후에 유지될 수 있는 코어 부분(103A)의 몸체로부터 벗어난다. 도 7f에 도시된 바와 같이, 잔류하는 2 개의 개별 절연 패턴은 캡 부분(103B)에 의해 덮이고 나노와이어(110)에 의해 연결된다.
도 7e의 활성 피처는 기판(101)의 최상부 표면(101T)의 앵커(anchor) 부분(103AN), 및 앵커 부분(103AN)에 연결된, 앵커 부분(103AN)에 대해 상승 레벨에 위치되는 상승 부분(103EL)을 도시한다. 상승 부분(103EL)은 수직 거리(H')만큼 최상부 표면(101T)으로부터 이격된 바닥 표면을 가진다. 도 7b 및 도 7e를 비교하면, 상승 부분(103EL) 아래의 공간은 코어 부분(103A) 또는 절연 패턴으로 처음부터 충전진다. 앵커 부분(103AN)은 캡 부분(103B)의 형성 시의 두께 균일성에 따라 상승 부분(103EL)의 두께(TEL)와 실질적으로 동일한 두께(TAN)를 가질 수 있다.
도 7f의 활성 피처는 상승 부분(103EL)을 바로 둘러싸는 2 개의 앵커 부분(103AN)을 도시한다. 나노와이어 부분(103NW)은 그의 각각의 단부에서 2 개의 인접한 앵커 부분(103AN)을 연결한다. 몇몇 실시예에서, 나노와이어 부분(103NW)은 하나 이상의 나노와이어(110)를 포함한다. 각각의 나노와이어(110)는 대응 상승 부분(103EL)의 수직 거리(H')보다 더 작거나 같은 두께(TNW)를 가질 수 있다. 상승 부분(103EL)은 이들이 물리적 또는 전기적 통합 몸체를 형성할 때 나노와이어(110)에 대응한다. 앵커 부분(103AN), 상승 부분(103EL) 및 나노와이어 부분(103NW)은 폴리실리콘과 같은 동일한 활성 재료로 구성될 수 있다. 앵커 부분(103AN) 및 상승 부분(103EL)이 소스 또는 드레인으로 구성되고, 나노와이어 부분(103NW)이 감지 장치의 채널로서 구성될 때, 앵커 부분(103AN) 및 상승 부분(103EL)은 도핑된 폴리실리콘으로 구성될 수 있는 반면에 나노와이어 부분(103NW)은 도핑되지 않은 폴리실리콘으로 구성될 수 있다. 활성 피처의 앵커 부분(103AN) 및 상승 부분(103EL) 중 하나는 외부 바이어스 또는 신호를 수신하는 상호연결 구조에 추가로 연결될 수 있다.
몇몇 실시예에서, 캡 부분(103B)의 패턴화가 코어 부분(103A)의 측벽에서 캡 부분(103B)을 소비하면, 앵커 부분(103AN)의 최상부 표면(103T2)은 나노와이어 부분(NW)의 최상부 표면(110T)보다 더 높은 레벨에 있다. 몇몇 실시예에서, 캡 부분(103B)의 패턴화가 측벽에서 캡 부분(103B)을 소비하지 않고 코어 부분(103A)의 최상부 표면에서 캡 부분(103B)만을 소비하면, 앵커 부분(103AN)의 최상부 표면(103T2)은 나노와이어 부분(103NW)의 최상부 표면(110T)과 실질적으로 동일한 레벨에 있다.
도 8a는 본 개시의 몇몇 실시예에 따른 여러 마스킹 층의 레이아웃의 평면도이다. 마스킹 층(801)은 기준 피처(103)의 코어 부분(103A)을 패턴화하는데 이용될 수 있다. 마스킹 층(802)은 기준 피처(103)의 캡 부분(103B)을 패턴화하는데 이용될 수 있다. 도 8b 및 도 8c는 도 8a의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 단면도이다. 도 8b 및 도 8c는 본 개시의 몇몇 실시예에 따른 도 8a의 각각, CC 선 및 DD 선을 따라 절단되는 반도체 감지 장치에 대응한다. 도 8a 및 도 8b를 참조하면, 도 8b의 좌측 단부에서 CC 선은 주요 치수(103A1) 및 코어 부분(103A)의 몸체를 따라 연장되므로, 연장하고 연속적인 절연 스트라이프가 도 8b에 도시된다. 마스킹 층(802)은 절연 스트라이프의 중심 부분을 노출시키도록 캡 부분(103B)을 패턴화한다. 도 8a 및 도 8b를 참조하면, 도 8b의 우측 단부에서 마스킹 층(802)은 마스킹 층(801)을 덮고 그의 경계를 넘어서 연장하고, 따라서 코어 부분(103AA)은 캡 부분(103BB)에 의해 덮인다. 도 8a 및 도 8c를 참조하면, 도 8c의 좌측 단부에서 DD 선은 주요 치수(103A1)를 따라 연장하고 코어 부분(103A)의 몸체로부터 벗어나며, 따라서 연장되고 연속적인 캡 부분(103B)이 도 8c에 도시된다. 마스킹 층(802)은 마스킹 층(802)에 의해 덮인 캡 부분(103B)의 일부가 제조 층(802)으로부터 노출된 부분보다 더 큰 두께를 갖도록 캡 부분(103B)을 패턴화한다. 도 8c에서, 마스킹 층(802)으로부터 노출된 캡 부분(103B)의 일부는 코어 부분(103A)의 수직 측벽과 접촉하여 나노와이어 구조가 된다. 도 8a 및 도 8c를 참조하면, 도 8c의 우측 단부에서 캡 부분(103BB)만이 DD 선을 통과하므로, 도 8c의 우측 단부에는 캡 부분(103BB)만이 도시된다.
도 8d는 본 개시의 몇몇 실시예에 따른 반도체 감지 장치의 평면도이다. 도 8a, 도 8b 및 도 8c에 도시된 바와 같이, 기준 피처(103)의 코어 부분(103A) 및 캡 부분(103B)을 패턴화한 후, 감지 영역의 코어 부분(103A)이 제거되고, 이어서 감지 장치의 활성 피처가 얻어진다. 도 8e 및 도 8f는 도 8d의 각각 CC' 선 및 DD' 선을 따라 절단되는 반도체 감지 장치에 대응한다. 에칭 가능한 층(105)의 일부가 제거되어 도 8b의 기준 피처(103)에 근접한 에칭 레벨을 형성하고, 이어서 코어 부분(103A) 또는 절연 패턴뿐만 아니라 기준 피처(103) 위의 잔류 에칭 가능한 층을 제거하기 위한 선택적 에칭이 수행된다. 선택적 에칭은 캡 부분(103B)보다 코어 부분(103A)에서 더 큰 선택성을 나타낸다. 예를 들어, 선택적 에칭은 폴리실리콘을 제거하는 것보다 더 빠른 속도로 산화물 또는 질화물을 제거하도록 구성된다. 도 8d 및 도 8e를 참조하면, CC' 선은 주요 치수(103A1) 및 선택적 에칭 작업 후에 제거되는 코어 부분(103A)의 몸체를 따라 연장한다. 도 8d의 공유 구역은 코어 부분(103A)의 제거된 영역을 예시한다. 도 8d 및 도 8f를 참조하면, DD' 선은 주요 치수(103A1)를 따라 연장하고 코어 부분(103A)의 몸체로부터 벗어난다. 도 8f에 도시된 바와 같이, 연속 캡 부분(103B)은 기판(101)의 최상부 표면(101T)에 배치된다.
도 8e의 활성 피처는 기판(101)의 최상부 표면(101T)의 앵커 부분(103AN), 및 앵커 부분(103AN)에 연결된, 앵커 부분(103AN)에 대해 상승 레벨에 위치되는 상승 부분(103EL)을 도시한다. 상승 부분(103EL)은 수직 거리(H')만큼 최상부 표면(101T)으로부터 이격된 바닥 표면을 가진다. 도 8b 및 도 8e를 비교하면, 상승 부분(103EL) 아래의 공간은 코어 부분(103A) 또는 절연 패턴으로 처음부터 충전된다. 앵커 부분(103AN)은 캡 부분(103B)의 형성 시의 두께 균일성에 따라 상승 부분(103EL)의 두께(TEL)와 실질적으로 동일한 두께(TAN)를 가질 수 있다. 상승 부분(103EL)은 마스킹 층(801)과 마스킹 층(802)의 중첩 피처에 의해 결정될 수 있는 폭(WEL)을 가진다. 몇몇 실시예에서, 폭(WEL)은 처음부터 활성 피처의 상승 부분(103EL) 아래에 있는 코어 부분(103A)을 제거하는 선택적 에칭제의 접근성을 고려하여 약 0.3 마이크로미터이다.
도 8f의 활성 피처는 그의 각각의 단부에서 2 개의 인접한 앵커 부분(103AN)을 연결하는 나노와이어 부분(103NW)을 도시한다. 몇몇 실시예에서, 나노와이어 부분(103NW)은 하나 이상의 나노와이어(110)를 포함한다. 각각의 나노와이어(110)는 대응 상승 부분(103EL)의 수직 거리(H')보다 더 작거나 같은 두께(TNW)를 가질 수 있다. 상승 부분(103EL)은 그들이 물리적 또는 전기적 통합 몸체를 형성할 때 나노와이어(110)에 대응한다. 앵커 부분(103AN), 상승 부분(103EL) 및 나노와이어 부분(103NW)은 폴리실리콘과 같은 동일한 활성 재료로 구성될 수 있다. 앵커 부분(103AN) 및 상승 부분(103EL)이 소스 또는 드레인으로 구성되고, 나노와이어 부분(103NW)이 감지 장치의 채널로 구성될 때, 앵커 부분(103AN) 및 상승 부분(103EL)은 도핑된 폴리실리콘으로 구성될 수 있는 반면에 나노와이어 부분(103W)은 도핑되지 않은 폴리실리콘으로 구성될 수 있다. 활성 피처의 앵커 부분(103AN) 및 상승 부분(103EL) 중 하나는 외부 바이어스 또는 신호를 수신하는 상호연결 구조에 추가로 연결될 수 있다.
몇몇 실시예에서, 캡 부분(103B)의 패턴화가 코어 부분(103A)의 측벽에서 캡 부분(103B)을 소비하면, 앵커 부분(103AN)의 최상부 표면(103T2)은 나노와이어 부분(103NW)의 최상부 표면(110T)보다 더 높은 레벨에 있다. 몇몇 실시예에서, 캡 부분(103B)의 패턴화가 측벽에서 캡 부분(103B)을 소비하지 않고 코어 부분(103A)의 최상부 표면에서 캡 부분(103B)만을 소비하면, 앵커 부분(103AN)의 최상부 표면(103T2)은 나노와이어 부분(103NW)의 최상부 표면(110T)과 실질적으로 동일한 레벨에 있다.
도 9a는 본 개시의 몇몇 실시예에 따른 반도체 감지 장치의 평면도이다. 도 9b, 도 9c 및 도 9d는 본 개시의 몇몇 실시예에 따른, 도 9a의 각각 EE 선, FF 선 및 GG 선에 대응하는 반도체 감지 장치의 단면도이다. 도 9b에서, 앵커 부분(103AN)은 기판(101)의 최상부 표면(101T) 위로 연장한다. 도 9c에서, 상승 부분(103EL)은 절연된 패턴(현재 제거됨)의 양 측면에서 앵커 부분(103AN)에 연결된다. 도 9d에서, 나노와이어 부분(103NW)은 절연 패턴(현재 제거됨)의 양 측면에 있는 2 개의 나노와이어(110)를 포함한다. 각각의 나노와이어(110)는 서로 연결된 수직 측벽(110V)과 곡선 측벽(110C)을 포함한다. 수직 측벽(110V)은 절연 패턴(현재 제거됨)의 측벽의 형태를 따른다.
도 10은 도 9d와 연관된 반도체 감지 장치의 단면도이다. 몇몇 실시예에서, 감지 층(90)은 감지 타겟과의 접촉 면적을 증가시키기 위해 두 나노와이어(110)의 수직 측벽(110V) 및 곡선 측벽(110C) 위에 코팅된다. 도 7e, 도 7f, 도 8e 및 도 8f를 다시 참조하면, 앵커 부분(103AN) 및 상승 부분(103EL)은 감지 타겟을 함유하는 미세유체에서의 교반 효과를 향상시키는 배플(baffle)로서 작용하여, 감지 타겟과 나노와이어(110) 위에 코팅된 감지 층(90) 사이의 충돌 가능성이 증가될 수 있다.
도 11a, 도 11b 및 도 11c는 본 개시의 몇몇 실시예에 따른, 순차 제조 단계 중의 반도체 감지 장치의 사시도이다. 도 6c와 도 6d 사이의 중간 작업은 도 11a, 도 11b 및 도 11c에서 추가로 설명된다. 도 6d 및 도 11a를 참조하면, 기준 피처(103)의 활성 부분(600)은 코어 부분(103A), 예를 들어 절연 패턴 및 캡 부분(103B), 예를 들어 활성 층을 형성하고 코어 부분(103A)을 덮음으로써 형성될 수 있다. 도 11a에 도시된 절연 패턴이 스트라이프로서 나타나지만, 다른 패턴, 예를 들어 지그재그 패턴이 또한 채택될 수 있다. 도 11a, 도 11b 및 도 11c는 기준 피처(103)를 기하학적 중심으로부터 절단함으로써 기준 피처(103)의 절반만을 도시한 것에 주목한다. 이어서, 기준 피처(103)의 캡 부분(103B) 위에 이온 주입을 수행하면, 예를 들어 주입된 도펀트는 캡 부분(103B)의 상부 표면에 잔류한다. 몇몇 실시예에서, 활성 층은 폴리실리콘 필름, 예를 들어 도핑되지 않은 또는 도핑된 폴리실리콘 필름으로 구성될 수 있다. 도 11b에서, 캡 부분(103B)은 절연 패턴의 중심 부분(1100C)을 노출시키도록 패턴화되어, 절연 패턴의 에지 부분(1100E)이 캡 부분(103B)에 의해 덮인채로 있다. 절연 패턴의 중심 부분(1100C) 및 에지 부분(1100E)이 도 12k 및 도 12l에 평면 사시도로 추가로 도시된다. 캡 부분(103B)의 패턴화는 수직 표면보다 수평 표면에서 더 큰 에칭 속도를 갖는 이방성 에칭을 포함한다. 도 11b에 도시된 바와 같이, 코어 부분(103A)의 수직 표면에서의 캡 부분(103B)은 보존되고, 이어서 전술한 바와 같이 나노와이어 부분(103NW)을 형성한다. 몇몇 실시예에서, 코어 부분의 수직 표면에서 보존된 캡 부분(103B)은 실질적으로 도핑되지 않을 수 있다. 몇몇 실시예에서, 캡 부분(103B)의 도펀트 농도는 나노와이어 부분(103NW)의 도펀트 농도와 상이할 수 있다. 몇몇 실시예에서, 캡 부분(103B)에서의 도펀트의 전도성 유형은 나노와이어 부분(103NW)에서의 도펀트의 전도성 유형과 상이할 수 있다. 도 11c에서, 캡 부분(103B)의 나머지 부분은 도펀트를 활성화시키고 도펀트를 최상부 표면으로부터 하향으로 확산시키기 위해 어닐링(annealing) 작업을 겪는다. 도시된 바와 같이 나노와이어와 캡 부분(103B)의 통합 구성은 어닐링 작업 중에 캡 부분(103B)으로부터 나노와이어로 도펀트 확산을 효과적으로 방지할 수 있다.
도 12a 내지 도 12j는 본 개시의 몇몇 실시예에 따른 다양한 중간 제조 단계 중의 반도체 감지 장치의 단면도이다. 도 12k 및 도 12l은 본 개시의 몇몇 실시예에 따른 중간 단계 중의 반도체 감지 장치의 평면도이다. 도 6b와 도 6c 사이의 중간 작업이 도 12a 내지 도 12e로부터 추가로 설명된다. 도 12a에서, 기판(101)이 제공된다. 도 12b에서, 절연 층(120)은 기판(101) 위에 형성된 블랭킷이고, 코어 층(103A')은 절연 층(120) 위에 형성된다. 도 12c에서, 코어 층(103A')은 절연 층(120) 위에, 절연성 스트라이프일 수 있는 코어 부분(103A)를 형성하도록 패턴화된다. 절연된 스트라이프는 도 12k 및 도 12l에 도시된 바와 같이 주요 치수(103A1)를 가질 수 있다. 도 12d에서, 캡 부분(103B)은 절연 층(120)의 코어 부분(103A)뿐만 아니라 최상부 표면 위에 형성된다. 도 12e에 도시된 바와 같이, 캡 부분(103B)은 코어 부분(103A)의 최상부 표면을 노출시키고 절연 층(120) 위에 원하는 패턴(121)을 형성하도록 패턴화된다. 도 12e의 패턴화 작업 후 코어 부분(103A)의 수직 측벽에 남은 캡 재료는 반도체 감지 장치의 감지 영역에서 나노와이어 구조(122)를 형성한다. 몇몇 실시예에서, 패턴(121)은 도 12l에 도시된 바와 같이, 기판(101)의 감지 영역에서 감지 구조의 소스 또는 드레인일 수 있으며, 패턴(121)은 나노와이어 구조(122)에 연결된다. 도 12e는 도 12k의 12X 선으로부터 절단된 단면도일 수 있다. 몇몇 실시예에서, 패턴(121)은 도 12l에 도시된 바와 같이 기판(101)의 회로 영역에서 트랜지스터의 게이트 구조일 수 있다. 회로 영역 및 감지 영역은 각각 기판(101)의 상이한 구역을 점유한다. 회로 영역은 하나 이상의 트랜지스터 구조 및/또는 메모리 구조를 포함할 수 있다. 도 12e는 도 12l의 12X' 선으로부터 절단된 단면도일 수 있다. 도 12f에서, 코어 부분(103A), 나노와이어 구조(122) 및 패턴(121)을 덮도록 층간 유전체(ILD)(124)가 형성될 수 있다. 도 12g에서, 후속 상호연결 준비를 위해 감지 영역의 소스 또는 드레인의 회로 영역에서 게이트 구조를 픽업하기 위해 ILD(124)에 접점(125)이 형성될 수 있다. 도 12h에서, 산화물 및/또는 질화물을 포함하는 유전체 층(126)은 접점(125) 및 ILD(124) 위에 적층된다. 개구가 유전체 층 내에 형성되고 코어 부분(103A) 및 나노와이어 구조(122) 위로 돌출한다. 다른 개구가 유전체 층에 형성되고 회로 영역 또는 감지 영역에서 접점(125) 위로 돌출한다.
도 6j와 도 6k 사이의 중간 작업은 도 12i 및 도 12j로부터 추가로 설명된다. 도 12i에서, 마스킹 층(123)은 코어 부분(103A) 및 나노와이어 구조(122) 위로 돌출하는 개구만을 노출시키도록 형성된다. 기준 피처의 최상부 표면 또는 기준 레벨에 도달될 때까지(도 12i에 도시되지 않음), 플라즈마 함유 에칭, 이방성 에칭 또는 건식 에칭이 마스킹 층(123)을 통해 수행된다. 이어서, 나노와이어 구조(122) 및 절연 층(120)의 재료보다 코어 부분(103A) 및 층간 유전체(ILD)의 재료에 대해 더 선택적인 선택적 에칭이 수행되어 코어 부분(103A)을 제거하고 나노와이어 구조(122)를 해제시켜 독립형 나노와이어가 된다.
도 13은 본 개시의 몇몇 실시예에 따른, 반도체 감지 장치를 제조하기 위한 여러 마스킹 층의 레이아웃의 평면도이다. 도 14는 본 개시의 몇몇 실시예에 따른, 도 13의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도(xx1, yy1, zz1)이다. 마스킹 층(1301)은 중심(1100C)으로부터 단부(1100E)를 향해 점진적으로 좁은 폭을 갖는 스트라이프 패턴을 갖는 것으로 도시된다. 점진적으로 좁은 피처는 도 13에 도시된 바와 같이 계단 형상의 형태일 수 있다. 그러나, 점진적으로 좁은 피처는 폭이 스트라이프 패턴의 단부에서 미리 결정된 값으로 감소되는 한, 다른 형태를 취할 수 있다. 다음의 도면에서, 마스킹 층(1301) 및 마스킹 층(1302)을 사용하여 제조된 후속 구조는 3 개의 단면(xx, yy 및 zz)에서 설명된다. 도 13에서, 마스킹 층(1301)은 도 14에서 포토레지스트 패턴(1301')을 형성하는데 이용될 수 있다. 도 14에서, 포토레지스트 패턴(1301')은 후속적으로 코어 층(1030A), 예를 들어 산화물 또는 질화물과 같은 절연 재료로 전사된다. 도 14에 도시된 바와 같이, 포토레지스트 패턴(1301')을 코어 층(1030A) 내로 전사하는 에칭 작업 이전에, 점진적으로 좁아지는 피처는 각각 단면(xx1, yy1 및 zz1)에서 상이한 포토레지스트 높이를 가진다.
도 15는 본 개시의 몇몇 실시예에 따른, 도 13의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도(xx2, yy2, zz2)이다. 도 15에서, 캡 층(1030B)은 포토레지스트 패턴(1301')을 취하는 코어 부분(103A) 위에 블랭킷-증착(blanket-deposited)된다. 단면도(xx2, yy2 및 zz2)에 도시된 바와 같이, 코어 부분(103A)이 스트라이프 패턴의 중심에 가까울수록 코어 부분(103A)은 더 높다. 캡 층(1030B)은 하부 코어 부분(103A)의 형태에 정합한다.
도 16은 본 개시의 몇몇 실시예에 따른, 도 13의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 단면도(xx3, xx3', yy3, yy3', zz3, zz3', ww3, ww3')이다. 도 16은 반도체 감지 장치의 소스 및 드레인을 패턴화하기 위한 마스킹 층(1601)을 도시한다. 마스킹 층(1601)은 일정한 폭을 갖는 절연 스트라이프의 부분에 있다. 도 16에서, 이방성 에칭이 수행되어 코어 부분(103A)의 상부 수평 표면 및 기판의 최상부 수평 표면을 포함한, 수평 표면에서 캡 층(1030B)의 일부를 제거함으로써, 코어 부분의 최상부 수평 표면 및 기판의 최상부 수평 표면을 노출시킨다. 이방성 에칭 이후에, 코어 부분(103A)의 측벽에 있는 캡 층(1030B)의 부분은 제거되지 않은 상태로 유지되고 현재 반도체 감지 장치의 나노와이어가 된다. 절연된 스트라이프의 단부에서 코어 부분(103A)의 좁은 폭 및 작은 높이로 인해, 나노와이어는 절연된 스트라이프의 상기 단부에서 연속적이지 않을 수 있고, 따라서 도 16의 단면(zz3 및 zz3) 근처에 도시된 바와 같은 파선을 형성할 수 있다. 이러한 예시에서, 이방성 에칭 이후에 얻어진 나노와이어는 절연된 스트라이프의 양 단부에서 중단되어, 전기적으로 연결되지 않은 2 개의 개별 나노와이어 또는 전기적으로 격리된 나노와이어를 형성할 수 있다. 단일 나노와이어 장치는 전기적 특성, 예를 들어 전류 및/또는 저항률이 감지 표시로서 사용되는 한, 다중 나노와이어 장치보다 더 양호한 감도를 제공할 수 있다. 단면(zz3 또는 zz3')에서 코어 부분(103A)의 가장 좁은 부분이 포토리소그래피 선 폭 제한에 가깝거나 이를 초과할 수 있기 때문에 중심(1100C)으로부터 단부(1100E)를 향해 점진적으로 좁은 폭을 갖는 코어 부분(103A)의 패턴화는 나노와이어의 자기-불연속을 초래할 수 있다. 단면(zz3 또는 zz3')에서 가장 좁은 부분은 단면(xx3, xx3', yy3, yy3')에서의 어느 부분보다 더 작은 높이를 가지므로, 단면(zz3 또는 zz3')의 가장 좁은 부분의 수직 측벽에서 제거되지 않은 캡 층(1030B)이 이방성 에칭 중에 중단될 수 있다. 마스킹 층(1601) 및 절연된 스트라이프를 횡단하는 단면(ww3)은 캡 부분(103B)이 코어 부분(103A)의 상부 표면에 있도록 상승되는 것을 도시한다. 마스킹 층(1601)과 코어 부분(103A) 사이의 중첩 정도에 따라서, 캡 부분(103B)의 상승 부분의 폭이 변할 수 있다.
도 17은 본 개시의 몇몇 실시예에 따른, 도 13의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도(xx4, xx4', yy4, yy4', zz4, zz4', ww4, ww4')이다. 도 17에서, 도 16의 마스킹 층(1601)은 이방성 에칭 이후에 제거된다. 마스킹 층(1601)으로부터 노출된 캡 부분(103B)은 반도체 감지 장치에서 소스 또는 드레인으로 구성되고, 단지 단일 나노와이어만이 소스와 드레인을 연결한다. 각각의 단부에서 소스 및 드레인에 연결되는 나노와이어를 포함하는 단일 나노와이어 반도체 감지 장치는 자기-정렬 방식으로 얻어질 수 있다. 나노와이어의 길이는 그의 각각의 단부에서의 소스 및 드레인에 의해 정의되므로, 이방성 에칭의 완료시에 정의된다. 몇몇 실시예에서, 단일 나노와이어 반도체 감지 장치의 장치 밀도는 도 13의 마스킹 층(1301)에 도시된 바와 같이 절연 스트라이프의 폭(P) 또는 코어 부분(103A)에 의존한다.
도 18은 본 개시의 몇몇 실시예에 따른, 반도체 감지 장치를 제조하기 위한 여러 마스킹 층의 레이아웃의 평면도이다. 도 19는 본 개시의 몇몇 실시예에 따른, 도 18의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도이다. 마스킹 층(1801)은 중심(1100C)으로부터 단부(1100E)를 향해 점진적으로 좁은 폭을 갖는 스트라이프 패턴을 갖는 것으로 도시된다. 점진적으로 좁은 피처는 도 18에 도시된 바와 같이 계단 형상의 형태일 수 있다. 그러나, 점진적으로 좁은 피처는 폭이 스트라이프 패턴의 단부에서 미리 결정된 값으로 감소되는 한, 다른 형태를 취할 수 있다. 다음의 도면에서, 마스킹 층(1801) 및 마스킹 층(1802)을 사용하여 제조된 후속 구조는 3 개의 단면(xx, yy 및 zz)에서 설명된다. 도 18에서, 마스킹 층(1301)은 도 19에서 포토레지스트 패턴(1801')을 형성하는데 이용될 수 있다. 도 19에서, 포토레지스트 패턴(1801')은 이어서 코어 층(1030A), 예를 들어 블랭킷-증착 폴리실리콘 층으로 전사된다. 도 19에 도시된 바와 같이, 포토레지스트 패턴(1301')을 코어 층(1030A)으로 전사하는 에칭 작업 이전에, 점진적으로 좁은 피처는 각각 단면(xx1, yy1 및 zz1)에서 상이한 포토레지스트 높이를 가진다.
도 20은 본 개시의 몇몇 실시예에 따른, 도 18의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 단면도(xx2, yy2, zz2)이다. 도 20에서, 캡 층(1030B)은 포토레지스트 패턴(1801')을 취하는 코어 부분(103A) 위에 블랭킷-증착된다. 단면(xx2, yy2 및 zz2)에 도시된 바와 같이, 코어 부분(103A)이 스트라이프 패턴의 중심에 가까울수록 코어 부분(103A)은 더 높다. 캡 층(1030B)은 하부 코어 부분(103A)의 형태와 정합한다.
도 21은 본 개시의 몇몇 실시예에 따른, 도 18의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 단면도(xx3, xx3', yy3, yy3', zz3, zz3', ww3, ww3', ww3'')이다. 도 21은 반도체 감지 장치의 소스 및 드레인을 패턴화하기 위한 마스킹 층(2101)을 도시한다. 마스킹 층(2101)은 폭이 변화되면서 절연 스트라이프의 부분에 존재한다. 도 21에서, 이방성 에칭이 수행되어 코어 부분(103A)의 최상부 수평 표면 및 기판의 최상부 수평 표면을 포함한 수평 표면의 캡 층(1030B)의 일부를 제거함으로써, 코어 부분의 최상부 수평 표면 및 기판의 최상부 수평 표면을 노출시킨다. 이방성 에칭 이후에, 코어 부분(103A)의 측벽에서 캡 층(1030B)의 부분은 제거되지 않은 상태로 유지되고 현재 반도체 감지 장치에서 나노와이어가 된다. 절연된 스트라이프의 단부에서 코어 부분(103A)의 좁은 폭 및 작은 높이로 인해, 나노와이어는 절연된 스트라이프의 상기 단부에서 연속적이지 않을 수 있으며, 그에 의해서 도 21의 단면(zz3)에 가깝게 도시된 바와 같이 파선이 형성된다. 이러한 예시에서, 이방성 에칭 이후에 얻어진 나노와이어는 절연 스트라이프의 양 단부에서 중단되어 2 개의 개별 나노와이어 또는 전기적으로 격리된 나노와이어를 형성할 수 있다. 마스킹 층(2101) 및 절연 스트라이프를 횡단하는 단면(ww3'및 ww3)은 캡 부분(103B)이 코어 부분(103A)의 상부 표면에 있도록 상승된 것으로 도시된다. 마스킹 층(2101)과 코어 부분(103A) 사이의 중첩(O)의 정도에 따라서, 캡 부분(103B)의 상승 부분의 폭이 변할 수 있다. 이방성 에칭 이후에, 나머지 캡 부분(103B) 및 코어 부분(103A)을 횡단하는 단면(ww3'')은 코어 부분(103A)의 측벽에서 나노와이어(즉, 나머지 캡 부분(103B))를 도시한다.
도 22는 본 개시의 몇몇 실시예에 따른, 도 18의 마스킹 층을 이용하는 중간 제조 단계 중의 반도체 감지 장치의 평면도 및 여러 단면도(xx3, xx3', yy3, yy3', zz3, zz3', ww3, ww3', ww3'')이다. 도 22에서, 도 22의 마스킹 층(2101)이 이방성 에칭 후에 제거된다. 마스킹 층(2101)으로부터 노출된 캡 부분(103B)은 반도체 감지 장치에서 소스 또는 드레인으로 구성되고, 단일 나노와이어만이 소스와 드레인을 연결한다. 각각의 단부에서 소스 및 드레인에 연결되는 나노와이어를 포함하는 단일 나노와이어 반도체 감지 장치가 자기-정렬 방식으로 얻어질 수 있다. 단면도(xx3, xx3', yy3, yy3', zz3, zz3', ww3, ww3' 및 ww3'')가 도 22에 제공된다.
도 23은 중간 제조 단계 중의 반도체 감지 장치의 접합 부분(J)을 확대한 평면도 및 사시도이다. 도 23에서, 코어 부분(103A)의 적어도 일부가 선택적 에칭 작업에 의해 제거되어, 나노와이어 부분(103NW)에서 나노와이어(110)의 수직 측벽을 노출시킨다. 나노와이어(110)는 코어 부분(103A)과의 접촉이 해제된다. 몇몇 실시예에서, 나노와이어 영역(103NW) 외부에 있는 그리고 파선에 가까운 코어 부분(103A)의 일부는 반도체 감지 장치에 남아있다. 접합 부분의 확대도는 도 7e, 도 7f, 도 8e, 및 도 8f에서 전술한 앵커 부분(103AN), 상승 부분(103EL) 및 나노와이어 부분(103NW)의 상세한 구조를 도시한다.
나노와이어의 길이는 그의 각각의 단부에서의 소스 및 드레인에 의해 정의되므로, 이방성 에칭의 완료 시에 정의된다. 몇몇 실시예에서, 단일 나노와이어 반도체 감지 장치의 장치 밀도는 도 18의 마스킹 층(1801)에 도시된 바와 같이 절연 스트라이프의 폭(P) 또는 코어 부분(103A)에 의존한다.
본원에서 사용되고 달리 정의되지 않는 바와 같이, 용어 "실질적으로", "실질적인", "대략" 및 "약"은 작은 편차를 기술하고 이를 설명하기 위해 사용된다. 사건(event) 또는 상황과 관련하여 사용될 때, 용어는 사건 또는 상황이 정확하게 발생하는 경우뿐만 아니라 사건 또는 상황이 근사치에 가깝게 발생하는 경우를 포함할 수 있다. 예를 들어, 수치와 함께 사용될 때, 상기 용어들은 그 수치의 ± 10 % 이하, 예컨대 ± 5 % 이하, ± 4 % 이하, ± 3 % 이하, ± 2 % 이하, ± 1 % 이하, ± 0.5 % 이하, ± 0.1 % 이하 또는 ± 0.05 % 이하의 편차 범위를 포함할 수 있다. 용어 "실질적으로 동일 평면"은 동일한 평면을 따라 놓이는 마이크로미터 내, 예컨데 동일한 평면을 따라 놓이는 40 μm 내, 30 μm 내, 20 μm 내, 10 μm 내, 또는 1 μm 내의 2 개의 표면을 지칭할 수 있다.
본원에 사용된 바와 같이, 단수 용어("a", "an" 및 "the")는 문맥에서 명백히 달리 지시하지 않는 한, 복수의 지시대상을 포함할 수 있다. 몇몇 실시예의 설명에서, 다른 구성 요소"에" 또는 "위에" 제공된 구성요소는 전자 구성요소가 후자의 구성요소에 바로 존재하는(예를 들어, 물리적으로 접촉하는) 경우뿐만 아니라 하나 이상의 개입 구성요소가 이전 구성요소와 이후 구성요소 사이에 있는 경우를 포함할 수 있다.
본 개시가 본 개시의 특정 실시예를 참조하여 설명되고 예시되었지만, 이들 설명 및 예시는 제한적이지 않다. 당업자는 첨부된 청구범위에 의해 정의된 바와 같은 본 개시의 진정한 사상 및 범주를 벗어나지 않고 다양한 변경이 이루어질 수 있고 등가물로 대체될 수 있음을 이해해야 한다. 도면은 반드시 축척대로 그려질 필요는 없다. 제조 공정 및 공차로 인해 본 개시의 예술적 표현(artistic renditions)과 실제 장치 사이에는 차이가 있을 수 있다. 구체적으로 예시되지 않은 본 개시의 다른 실시예가 있을 수 있다. 명세서 및 도면은 제한적인 것이 아니라 예시적인 것으로 간주되어야 한다. 특정 상황, 재료, 물질의 조성, 방법 또는 공정을 본 개시의 목적, 사상 및 범주에 적응시키도록 수정될 수 있다. 그러한 모든 수정은 본 명세서에 첨부된 청구범위 내에 있도록 의도된다. 본 명세서에 개시된 방법이 특정 순서로 수행되는 특정 작업을 참조하여 설명되었지만, 이들 작업은 본 개시의 교시를 벗어나지 않으면서 동등한 방법을 형성하기 위해 조합, 하위-분할 또는 재정렬될 수 있음을 이해할 것이다. 따라서, 본 명세서에서 구체적으로 나타내지 않는 한, 작업의 순서 및 그룹화는 제한되지 않는다.
101 : 반도체 기판
107 : 마스킹 층
105 : 에칭 가능한 층
107A 및 107B : 개구
110 : 나노와이어

Claims (20)

  1. 다단계 에칭 방법으로서,
    기판을 제공하는 단계;
    기판의 제어 영역 위에 제 1 기준 피처를 형성하는 단계;
    제 1 기준 피처 위에 에칭 가능한 층 및 기판 위에 타겟 영역을 형성하는 단계;
    제어 영역 위로 돌출하는 제 1 개구 및 타겟 영역 위로 돌출하는 제 2 개구를 갖는 마스킹 층을 에칭 가능한 층 위에 패턴화하는 단계; 및
    제 1 기준 피처에 도달될 때까지 제 1 개구 및 제 2 개구를 통해 에칭 가능한 층의 일부를 제거하는 단계를 포함하는;
    다단계 에칭 방법.
  2. 제 1 항에 있어서,
    기판의 타겟 영역 위에 타겟 피처를 형성하는 단계를 더 포함하며, 타겟 피처 이전에 에칭 가능한 층의 일부를 제거하는 중에 제 1 기준 피처에 도달되는,
    다단계 에칭 방법.
  3. 제 1 항에 있어서,
    기판의 타겟 영역 위에 제 1 기준 피처를 형성하는 단계를 더 포함하는,
    다단계 에칭 방법.
  4. 제 1 항에 있어서,
    제 1 개구를 통해 에칭 가능한 층의 일부를 제거함으로써 얻어진 에칭 가능한 층의 기준 레벨은 제 2 개구를 통해 에칭 가능한 층의 일부를 제거함으로써 얻어진 에칭 가능한 층의 제어 레벨과 상이한,
    다단계 에칭 방법.
  5. 제 4 항에 있어서,
    제 1 기준 피처에 도달될 때까지 제 1 개구 및 제 2 개구를 통해 에칭 가능한 층의 일부를 제거하는 단계 이후에,
    기준 레벨로부터 제 1 구획 및 제어 레벨로부터 제 2 구획을 형성하는 단계를 더 포함하는,
    다단계 에칭 방법.
  6. 제 5 항에 있어서,
    제 2 구획을 형성하기 이전에 마스킹 층을 재정의함으로써 제 2 개구의 폭을 변경시키는 단계를 더 포함하는,
    다단계 에칭 방법.
  7. 제 1 항에 있어서,
    제 1 기준 피처를 형성하는 단계는:
    기판의 제어 영역 위에 코어 부분을 형성하는 단계; 및
    코어 부분을 덮는 캡 부분을 형성하는 단계를 포함하는,
    다단계 에칭 방법.
  8. 제 7 항에 있어서,
    기판의 타겟 영역을 덮는 캡 부분을 형성하는 단계를 더 포함하는,
    다단계 에칭 방법.
  9. 반도체 감지 장치의 제조 방법으로서,
    기판을 제공하는 단계;
    기판의 제어 영역 위에 기준 피처를 형성하는 단계;
    기판의 타겟 영역 위에 감지 피처를 형성하는 단계;
    기판의 제어 영역 및 타겟 영역 위에 에칭 가능한 층을 형성하는 단계;
    기준 피처 위로 돌출하는 제 1 개구 및 감지 피처 위로 돌출하는 제 2 개구를 갖는 마스킹 층을 에칭 가능한 층 위에 패턴화하는 단계; 및
    기준 피처에 도달될 때까지 제 1 개구 및 제 2 개구를 통해 에칭 가능한 층의 일부를 제거하는 단계를 포함하는,
    반도체 감지 장치의 제조 방법.
  10. 제 9 항에 있어서,
    감지 피처 이전에 에칭 가능한 층의 일부를 제거하는 중에 기준 피처에 도달되는,
    반도체 감지 장치의 제조 방법.
  11. 제 10 항에 있어서,
    기준 피처에 도달될 때까지 제 1 개구를 통해 에칭 가능한 층의 일부를 제거하는 단계는:
    이방성 에칭 작업을 수행하는 단계를 포함하는,
    반도체 감지 장치의 제조 방법.
  12. 제 11 항에 있어서,
    기준 피처에 도달될 때까지 제 1 개구를 통해 에칭 가능한 층의 일부를 제거하는 단계 이후에,
    선택적인 에칭 작업을 수행하는 단계를 더 포함하는,
    반도체 감지 장치의 제조 방법.
  13. 제 9 항에 있어서,
    기판 위에 있는 기준 피처의 절연 패턴과 정합하는 활성 층을 블랭킷 증착하는(blanket depositing) 단계;
    활성 층 위에서 이온 주입을 수행하는 단계;
    절연 패턴의 중심 부분을 노출시키도록 활성 층을 패턴화하는 단계; 및
    활성 층을 어니링하는 단계를 더 포함하는;
    반도체 감지 장치의 제조 방법.
  14. 제 13 항에 있어서,
    절연 패턴의 중심 부분을 노출시키도록 활성 층을 패턴화하는 단계는:
    기판의 회로 영역에 트랜지스터의 게이트를 동시에 형성하는 단계를 더 포함하는,
    반도체 감지 장치의 제조 방법.
  15. 반도체 감지 장치로서,
    활성 피처를 포함하는 감지 영역을 갖는 기판을 포함하며; 상기 활성 피처는:
    기판의 최상부 표면 상의 앵커 부분;
    기판의 최상부 표면으로부터 수직 거리만큼 이격되고 앵커 부분에 연결되는 상승 부분; 및
    기판의 최상부 표면에 있고 앵커 부분에 연결되는 나노와이어 부분을 포함하며;
    수직 거리는 나노와이어 부분의 두께보다 더 크거나 같은;
    반도체 감지 장치.
  16. 제 15 항에 있어서,
    나노와이어 부분의 최상부 표면은 앵커 부분의 최상부 표면보다 더 낮은,
    반도체 감지 장치.
  17. 제 15 항에 있어서,
    나노와이어 부분은 곡선 측벽 및 실질적으로 수직인 측벽을 포함하는,
    반도체 감지 장치.
  18. 제 15 항에 있어서,
    활성 피처는 코어 부분 및 코어 부분을 덮는 캡 부분을 포함하며, 캡 부분은 나노와이어 부분의 재료와 실질적으로 동일한 재료로 구성되는,
    반도체 감지 장치.
  19. 제 18 항에 있어서,
    캡 부분의 도펀트 농도는 나노와이어 부분의 도펀트 농도와 상이한,
    반도체 감지 장치.
  20. 제 15 항에 있어서,
    앵커 부분에 연결되고 나노와이어 부분의 반대로 연장하는 점진적으로 좁은 패턴을 더 포함하는,
    반도체 감지 장치.
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