KR20200089727A - 고주파 장치 - Google Patents
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Abstract
고주파 장치(1)는, 디바이스(10) 및 디바이스(20)와, 이들 디바이스(10, 20)를 실장하는 실장 기판(30)을 구비한다. 적어도 디바이스(20)는, 압전성 기판과 기능 소자를 포함하는 탄성파 디바이스이다. 디바이스(10) 및 디바이스(20)는, 실장 기판(30) 상에 인접하여 배치된다. 디바이스(10)의 기판의 선팽창 계수는, 실장 기판(30)의 선팽창 계수보다도 작고, 디바이스(20)의 압전성 기판의 선팽창 계수는, 실장 기판(30)의 선팽창 계수보다도 크다.
Description
본 개시는 고주파 장치에 관한 것이며, 보다 특정적으로는, 복수의 탄성파 디바이스를 탑재한 고주파 장치에 있어서의 탄성파 디바이스의 실장 기술에 관한 것이다.
휴대 전화 혹은 스마트폰 등의 전자 기기에 있어서, 탄성 표면파(SAW: Surface Acoustic Wave) 공진자 혹은 벌크파(BAW: Bulk Acoustic Wave) 공진자를 사용한 탄성파 디바이스가 사용되고 있다. 근년, 전자 기기의 소형화, 박형화가 진행되고 있으며, 그것에 수반하여 탄성파 디바이스 자체에 대해서도 소형화, 높이 저감화가 요망되고 있다.
이와 같은 요구를 실현하기 위해, 탄성파 디바이스의 칩 그 자체를 패키지로서 이용하는 WLP(Wafer Level Package) 구조가 제안되어 있다. 일반적인 WLP 구조를 갖는 탄성파 디바이스에서는, 압전성 기판과, 압전성 기판 표면의 주위에 배치된 지지층과, 지지층 상에 마련된 커버부로 형성되는 중공 공간에 있어서, 압전성 기판 상에 복수의 기능 소자가 배치된 구성을 갖고 있다. 탄성 표면파(SAW) 장치의 경우에는, 기능 소자로서 빗살형 전극(IDT: Inter Digital Transducer)이 배치된다.
또한, 하나의 기판 상에 복수의 탄성파 디바이스를 탑재한 고주파 모듈로서 형성하는 것도 제안되어 있다. 예를 들어, 일본 특허 공개 제2003-51733호 공보(특허문헌 1)에는, 실장 기판 상에 적어도 2개의 탄성 표면파 장치가 플립 칩 실장된 고주파 모듈이 개시되어 있다.
이와 같은 WLP 구조를 갖는 탄성파 디바이스를 실장 기판에 실장하는 경우, 땜납을 사용하여 탄성파 디바이스와 실장 기판을 전기적으로 접속하는 방법(리플로우)이 채용되는 경우가 있다. 이 경우, 땜납이 용융(무응력화)되는 온도까지 탄성파 디바이스 및 실장 기판을 고온에서 가열하고, 그 후 상온까지 냉각함으로써, 땜납 범프에 의해 탄성파 디바이스 및 실장 기판의 도전체가 서로 전기적으로 접속된다.
탄성파 디바이스의 압전성 기판은, 예를 들어 탄탈산리튬(LiTaO3), 니오븀산리튬(LiNbO3), 알루미나, 실리콘(Si) 및 사파이어와 같은 압전 단결정 재료, 혹은, LiTaO3 또는 LiNbO3를 포함하는 압전 적층 재료에 의해 형성된다. 한편, 실장 기판은, 페놀 혹은 에폭시 등의 수지에 의해 형성된다. 그 때문에, 탄성파 디바이스의 압전성 기판과 실장 기판은, 선팽창 계수가 다른 경우가 많다. 그렇게 되면, 리플로우 공정에서의 냉각 시에, 압전성 기판과 실장 기판의 선팽창 계수의 차이에 의해 탄성파 디바이스 자체에 기계적인 왜곡이 발생하여, 탄성파 디바이스의 특성이 변동될 수 있다.
특히, 하나의 기판 상에 탄성파 디바이스와 다른 디바이스가 탑재되는 경우, 탄성파 디바이스의 압전성 기판과 다른 디바이스가 갖는 기판의 선팽창 계수에 따라서는 왜곡이 더 증대되어, 탄성파 디바이스의 특성에 대한 영향이 증가될 수 있다.
본 개시는, 이와 같은 과제를 해결하기 위해 이루어진 것이며, 그 목적은, 실장 기판 상에 탄성파 디바이스와 다른 디바이스가 탑재된 고주파 장치에 있어서, 실장 공정에서의 왜곡에 의한 탄성파 디바이스의 특성의 저하를 억제하는 것이다.
본 개시에 의한 고주파 장치는, 실장 기판과, 실장 기판 상에 배치되는 기판을 갖는 제1 디바이스와, 제2 디바이스를 구비한다. 제2 디바이스는, 실장 기판 상에 있어서 제1 디바이스에 인접하여 배치된다. 제2 디바이스는, 압전성 기판과, 압전성 기판 상에 형성되는 복수의 기능 소자를 포함한다. 제1 디바이스의 기판의 선팽창 계수는, 실장 기판의 선팽창 계수보다도 작고, 제2 디바이스의 압전성 기판의 선팽창 계수는, 실장 기판의 선팽창 계수보다도 크다.
바람직하게는, 제1 디바이스의 기판은, 실리콘(Si)의 단결정 재료, 혹은 Si를 포함하는 적층 재료로 형성된다.
바람직하게는, 제1 디바이스는, 벌크 탄성파 공진기이다.
바람직하게는, 제2 디바이스의 압전성 기판은, LiTaO3, LiNbO3의 단결정 재료, 혹은 LiTaO3 또는 LiNbO3를 포함하는 적층 재료로 형성된다.
바람직하게는, 제1 디바이스는, 압전성 기판과, 압전성 기판 상에 형성되는 복수의 기능 소자를 포함한다. 제1 디바이스의 압전성 기판은, Si를 포함하는 제1 기판층의 표면에 LiTaO3 또는 LiNbO3를 포함하는 제2 기판층을 적층하여 형성된 적층 기판이다. 제1 디바이스의 복수의 기능 소자는, 제2 기판층 상에 형성된다. 제2 디바이스의 압전성 기판은, LiTaO3, LiNbO3의 단결정 재료, 혹은 LiTaO3 또는 LiNbO3를 포함하는 적층 재료로 형성된다.
바람직하게는, 제2 디바이스에는, 직렬 암 공진자와, 병렬 암 공진자와, 병렬 암 공진자에 직렬 또는 병렬로 접속되는 인덕터를 포함하는 래더형 필터가 형성되어 있다. 병렬 암 공진자는, 인접하는 제1 디바이스 및 제2 디바이스의 서로 인접하는 인접 변으로부터, 제2 디바이스의 중앙을 통과하여 인접 변에 평행한 가상선과의 사이에 배치된다.
바람직하게는, 제2 디바이스에는, 복수의 탄성 표면파 공진자가 종결합된 종결합 공진자를 포함하는 필터가 형성되어 있다. 종결합 공진자는, 인접하는 제1 디바이스 및 제2 디바이스의 서로 인접하는 인접 변으로부터, 제2 디바이스의 중앙을 통과하여 인접 변에 평행한 가상선과의 사이에 배치된다.
바람직하게는, 제2 디바이스에는, 직렬 암 공진자와, 병렬 암 공진자와, 병렬 암 공진자에 직렬 또는 병렬로 접속되는 인덕터를 포함하는 래더형 필터가 형성되어 있다. 직렬 암 공진자 중 필터의 통과 대역의 상한 주파수를 규정하는 공진자, 및, 병렬 암 공진자 중 필터의 통과 대역의 하한 주파수를 규정하는 공진자 중 적어도 한쪽은, 인접하는 제1 디바이스 및 제2 디바이스의 서로 인접하는 인접 변으로부터, 제2 디바이스의 중앙을 통과하여 인접 변에 평행한 가상선과의 사이에 배치된다.
바람직하게는, 고주파 장치는, 안테나를 사용하여 고주파 신호의 송수신을 행하는 무선 통신 장치에 사용된다. 제2 디바이스에는, 안테나에 접속된 송신용 필터 및 수신용 필터를 포함하는 멀티플렉서가 형성되어 있다. 송신용 필터는, 직렬 암 공진자 및 병렬 암 공진자를 포함하는 래더형 필터이다. 직렬 암 공진자 중, 안테나에 가장 가깝게 접속되는 공진자는, 인접하는 제1 디바이스 및 제2 디바이스의 서로 인접하는 인접 변으로부터, 제2 디바이스의 중앙을 통과하여 인접 변에 평행한 가상선과의 사이에 배치된다.
본 개시에 의한 고주파 장치에 있어서는, 실장 기판 상에 인접하여 탑재되는 제1 디바이스 및 제2 디바이스에 대하여, 제1 디바이스의 기판으로서 실장 기판보다도 작은 선팽창 계수의 것을 사용하고, 탄성파 장치를 포함하는 제2 디바이스의 압전성 기판으로서 실장 기판보다도 큰 선팽창 계수의 것을 사용하는 구성을 채용한다. 이에 의해, 2개의 디바이스가 인접하는 부분에 있어서, 리플로우 공정에 있어서 각 디바이스의 기판과 실장 기판 사이에 발생하는 왜곡이 상쇄되므로, 제2 디바이스에 마련된 탄성파 장치의 특성이 저하되는 것을 억제할 수 있다.
도 1은 실시 형태 1에 따른 고주파 장치에 있어서의 탄성파 디바이스의 개략 배치도이다.
도 2는 선팽창 계수의 차이에 기인하여 발생하는 실장 기판의 왜곡을 설명하기 위한 제1 도면이다.
도 3은 선팽창 계수의 차이에 기인하여 발생하는 실장 기판의 왜곡을 설명하기 위한 제2 도면이다.
도 4는 선팽창 계수의 차이에 기인하여 발생하는 실장 기판의 왜곡을 설명하기 위한 제3 도면이다.
도 5는 탄성파 디바이스의 구성의 제1 예를 도시하는 도면이다.
도 6은 탄성파 디바이스의 구성의 제2 예를 도시하는 도면이다.
도 7은 탄성파 디바이스의 구성의 제3 예를 도시하는 도면이다.
도 8은 탄성파 디바이스의 구성의 제4 예를 도시하는 도면이다.
도 9는 비교예 1의 시뮬레이션에 있어서의 고주파 장치의 구성을 설명하기 위한 도면이다.
도 10은 실시예 1의 시뮬레이션에 있어서의 고주파 장치의 구성의 제1 예를 설명하기 위한 도면이다.
도 11은 실시예 1의 시뮬레이션에 있어서의 고주파 장치의 구성의 제2 예를 설명하기 위한 도면이다.
도 12는 실시예 1의 시뮬레이션에 있어서의 고주파 장치의 구성의 제3 예를 설명하기 위한 도면이다.
도 13은 시뮬레이션 결과를 설명하기 위한 도면이다.
도 14는 시뮬레이션 결과를 설명하기 위한 그래프이다.
도 15는 왜곡이 개선되는 영역을 설명하기 위한 도면이다.
도 16은 실시 형태 2에 있어서의 래더형 필터의 일례를 도시하는 도면이다.
도 17은 실시 형태 3에 있어서의 종결합형 필터의 일례를 도시하는 도면이다.
도 18은 종결합형 필터에 있어서의 탄성파 공진자의 왜곡의 영향을 설명하기 위한 도면이다.
도 19는 실시 형태 4에 있어서의 래더형 필터의 일례를 도시하는 도면이다.
도 20은 탄성파 공진자의 왜곡이 필터의 주파수 특성에 미치는 영향을 설명하기 위한 도면이다.
도 21은 탄성파 공진자에 있어서의 응력과 왜곡의 관계를 도시하는 도면이다.
도 22는 탄성파 공진자를 비선형 영역에서 사용한 경우의 영향을 설명하기 위한 도면이다.
도 2는 선팽창 계수의 차이에 기인하여 발생하는 실장 기판의 왜곡을 설명하기 위한 제1 도면이다.
도 3은 선팽창 계수의 차이에 기인하여 발생하는 실장 기판의 왜곡을 설명하기 위한 제2 도면이다.
도 4는 선팽창 계수의 차이에 기인하여 발생하는 실장 기판의 왜곡을 설명하기 위한 제3 도면이다.
도 5는 탄성파 디바이스의 구성의 제1 예를 도시하는 도면이다.
도 6은 탄성파 디바이스의 구성의 제2 예를 도시하는 도면이다.
도 7은 탄성파 디바이스의 구성의 제3 예를 도시하는 도면이다.
도 8은 탄성파 디바이스의 구성의 제4 예를 도시하는 도면이다.
도 9는 비교예 1의 시뮬레이션에 있어서의 고주파 장치의 구성을 설명하기 위한 도면이다.
도 10은 실시예 1의 시뮬레이션에 있어서의 고주파 장치의 구성의 제1 예를 설명하기 위한 도면이다.
도 11은 실시예 1의 시뮬레이션에 있어서의 고주파 장치의 구성의 제2 예를 설명하기 위한 도면이다.
도 12는 실시예 1의 시뮬레이션에 있어서의 고주파 장치의 구성의 제3 예를 설명하기 위한 도면이다.
도 13은 시뮬레이션 결과를 설명하기 위한 도면이다.
도 14는 시뮬레이션 결과를 설명하기 위한 그래프이다.
도 15는 왜곡이 개선되는 영역을 설명하기 위한 도면이다.
도 16은 실시 형태 2에 있어서의 래더형 필터의 일례를 도시하는 도면이다.
도 17은 실시 형태 3에 있어서의 종결합형 필터의 일례를 도시하는 도면이다.
도 18은 종결합형 필터에 있어서의 탄성파 공진자의 왜곡의 영향을 설명하기 위한 도면이다.
도 19는 실시 형태 4에 있어서의 래더형 필터의 일례를 도시하는 도면이다.
도 20은 탄성파 공진자의 왜곡이 필터의 주파수 특성에 미치는 영향을 설명하기 위한 도면이다.
도 21은 탄성파 공진자에 있어서의 응력과 왜곡의 관계를 도시하는 도면이다.
도 22는 탄성파 공진자를 비선형 영역에서 사용한 경우의 영향을 설명하기 위한 도면이다.
이하, 본 개시의 실시 형태에 대하여, 도면을 참조하면서 상세하게 설명한다. 또한, 도면 중 동일 또는 상당 부분에는 동일 부호를 붙이고 그 설명은 반복하지 않는다.
[실시 형태 1]
도 1은 실시 형태 1에 따른 고주파 장치(1)에 있어서의 디바이스의 개략 배치도이다. 도 1을 참조하여, 고주파 장치(1)는, 디바이스(10)(디바이스 A)와, 디바이스(20)(디바이스 B)와, 실장 기판(30)을 구비한다. 2개의 디바이스(10, 20)는, 실장 기판(30) 상에 땜납 범프(40)를 통해 전기적으로 접속되어 있다. 디바이스(10, 20) 중 적어도 한쪽은, 압전성 기판과 복수의 기능 소자를 포함하는 탄성파 디바이스이다.
여기서, 디바이스(10)가 갖는 기판의 선팽창 계수를 α1이라 하고, 디바이스(20)의 기판의 선팽창 계수를 α2라 하고, 실장 기판(30)의 선팽창 계수를 α3이라 한다.
일반적으로, 디바이스(10, 20)와 같은 기기를 실장 기판(30) 상에 실장하는 경우에는, 리플로우 공정에 의해 행해지는 경우가 많다. 리플로우 공정에 있어서는, 미리 실장 기판(30) 상에 인쇄 등에 의해 땜납(40)을 도포하고, 그 위에 디바이스(10, 20)를 배치한다. 그 후, 그 상태에서 고온으로 가열하여 땜납을 용융시킨 후에 냉각함으로써, 실장 기판(30)과 디바이스(10, 20)를 결합시킨다. 이때, 디바이스(10, 20)가 갖는 기판의 선팽창 계수와 실장 기판(30)의 선팽창 계수의 차이에 의해, 실장 기판(30)에 왜곡이 발생할 수 있다. 이에 의해 디바이스(10, 20) 중 탄성파 디바이스의 기능 소자에 기계적 변형이 발생하여, 탄성파 디바이스의 특성이 변화될 가능성이 있다.
도 2 내지 도 4는 선팽창 계수의 차이에 기인하여 발생하는 실장 기판(30)의 왜곡을 설명하기 위한 도면이다.
도 2는 디바이스(10)의 기판의 선팽창 계수 α1 및 디바이스(20)의 기판의 선팽창 계수 α2가, 모두 실장 기판(30)의 선팽창 계수 α3보다도 큰 경우(α1>α3, α2>α3)의 예이다.
이 경우, 리플로우에 있어서의 가열 공정에 있어서, 디바이스(10, 20)쪽이 실장 기판(30)보다도 선팽창 계수가 크기 때문에, 가열 상태에 있어서는, 디바이스(10, 20)쪽이 실장 기판(30)보다도 신장된다. 냉각 과정의 도중에 있어서 땜납(40)이 굳어져 디바이스(10, 20)가 실장 기판(30)에 고정되지만, 더 상온까지 온도가 저하되면, 디바이스(10, 20)는, 실장 기판(30)보다도 더 수축된다. 그렇게 되면, 디바이스(10, 20)는, 도 2에 도시된 바와 같이, 실장 기판(30)측으로 볼록의 형상으로 변형될 수 있다. 이에 의해, 실장 기판(30)에 있어서의 디바이스(10, 20)의 단부에 대향하는 부분에는, 실장 기판(30)으로부터 디바이스(10, 20)를 향하는 방향으로 왜곡이 발생하므로, 디바이스(10, 20)의 특성의 저하의 요인이 될 수 있다.
반대로, 실장 기판(30)의 선팽창 계수보다도 디바이스(10, 20)의 기판의 선팽창 계수가 작은 경우(α1<α3, α2<α3)에는, 냉각 과정에 있어서의 땜납의 고화 후의 실장 기판(30)의 수축량이, 디바이스(10, 20)의 수축량보다도 커지기 때문에, 도 3에 도시된 바와 같이, 실장 기판(30)에는 디바이스(10, 20)로부터 실장 기판(30)을 향하는 방향으로 왜곡이 발생한다.
따라서, 본 실시 형태에 있어서는, 한쪽의 디바이스의 기판으로서 실장 기판(30)보다도 선팽창 계수가 작은 것을 사용하고, 다른 쪽의 디바이스의 기판으로서 실장 기판(30)보다도 선팽창 계수가 큰 것을 사용하는 구성을 채용한다(예를 들어, α1<α3<α2). 이와 같은 구성으로 함으로써, 도 4에 도시된 바와 같이, 실장 기판(30)에 있어서, 디바이스(10)의 기판과의 선팽창 계수차에 의해 발생하는 왜곡과, 디바이스(20)의 기판과의 선팽창 계수차에 의해 발생하는 왜곡이 서로 역방향으로 된다. 그 때문에, 디바이스(10)와 디바이스(20)가 인접하는 부분에 있어서는, 왜곡의 적어도 일부가 상쇄되어, 실장 기판(30)의 변형이 완화된다. 그 결과, 디바이스(10, 20)의 변형이 억제되기 때문에, 디바이스(10, 20)에 포함되는 탄성파 디바이스의 특성의 저하를 억제하는 것이 가능해진다.
이하, 본 실시 형태의 상세한 구성에 대하여 설명한다.
도 5 내지 도 8은, 각각, 본 실시 형태에 있어서 사용되는 탄성파 디바이스(100, 100A 내지 100C)가 실장 기판(200)에 탑재된 상태의 단면도의 예이다. 탄성파 디바이스(100, 100A 내지 100C)는, 도 1에서 도시한 디바이스(10) 혹은 디바이스(20)에 대응하고, 실장 기판(200)은 도 1의 실장 기판(30)에 대응한다.
도 5를 참조하여, 탄성파 디바이스(100)는, 압전성 기판(110)과, 지지부(120)와, 커버부(130)와, 기능 소자(140)와, 접속 단자(150)를 구비한다.
압전성 기판(110)은, LiTaO3 또는 LiNbO3의 압전 단결정 재료, 혹은, 그것들의 압전 적층 재료에 의해 형성된다. 압전성 기판(110)의 한쪽의 주면에는, 복수의 기능 소자(140)가 배치되어 있다. 기능 소자(140)로서, 예를 들어 알루미늄, 구리, 은, 금, 티타늄, 텅스텐, 백금, 크롬, 니켈, 몰리브덴 중 적어도 1종을 포함하는 단체 금속, 또는 이들을 주성분으로 하는 합금 등의 전극재를 사용하여 형성된 한 쌍의 IDT 전극이 포함된다. 압전성 기판(110)과 IDT 전극에 의해 탄성 표면파 공진자가 형성된다.
압전성 기판(110)에 있어서, 기능 소자(140)가 형성된 영역의 주위에는, 수지제의 지지부(120)가 마련되어 있다. 이 지지부(120)를 통해, 압전성 기판(110)의 기능 소자(140)가 배치되어 있는 주면에 커버부(130)를 대향 배치함으로써, IDT 전극을 포함하는 복수의 기능 소자(140)의 주위에 중공 공간이 형성된다. 이에 의해 압전성 기판(110)의 당해 중공 공간에 인접하는 부분에 있어서, 탄성 표면파가 전반되도록 되어 있다.
압전성 기판(110)의 주면에는, 기능 소자(140) 간을 전기적으로 접속하기 위한 배선 패턴(142)이 배치되어 있다. 이 배선 패턴(142)은, 지지부(120) 및 커버부(130)를 관통하는 관통 전극(비아)(144)을 통해 커버부(130)의 표면(131)에 형성된 도전부(146)와 전기적으로 접속된다. 도전부(146)는, 땜납 범프 등의 접속 단자(150)를 통해, 실장 기판(200) 상의 배선 패턴(160)에 전기적으로 접속된다.
압전성 기판(110)의 주면 방향(SAW의 경우에는 탄성 표면파의 전반 방향)의 선팽창 계수는, 약 16ppm/℃이다. 지지부(120) 및 커버부(130)는, 에폭시, 폴리이미드, 아크릴, 우레탄 등을 주성분으로 한 수지에 의해 형성되어 있다. 지지부(120) 및 커버부(130)는, 상기 수지 외에 일부 금속을 사용해도 된다. 또한, 실장 기판(200)은, 예를 들어 구리를 함유하는 유리 에폭시로 형성된 PCB 기판이며, 주면 방향의 선팽창 계수는, 약 8 내지 14ppm/℃이다. 또한, 실장 기판(200)은, 복수의 층이 적층된 다층 기판이어도 된다. 따라서, 탄성파 디바이스(100)의 선팽창 계수는, 실장 기판(200)의 선팽창 계수보다도 크다.
도 6을 참조하여, 탄성파 디바이스(100A)는, 도 5의 탄성파 디바이스(100)의 압전성 기판(110)이, 압전성 기판(110A)으로 치환된 구성으로 되어 있고, 그 다른 부분에 대해서는 탄성파 디바이스(100)와 마찬가지이다.
압전성 기판(110A)은, Si 베이스의 제1 층(115)과, LiTaO3 베이스의 얇은 제2 층(116)을 적층함으로써 형성되어 있다. 또한, 기능 소자(140)는, 제2 층(116) 상에 배치되어 있다. 도 7 및 도 8은 탄성파 디바이스로서 BAW가 사용되는 경우의 예이다. 도 7에 도시된 탄성파 디바이스(100B)는, FBAR(Film Bulk Acoustic Resonator)형 BAW이다. FBAR형 BAW는, 2개의 전극(170, 172) 사이에 끼워진 압전막(180)으로 구성되는 공진기를, Si 베이스의 지지 기판(190B)에 형성된 공동(캐비티)(185) 상에 배치한 구성을 갖고 있다. 공동(185) 상에 공진기를 배치함으로써, 공진기는 지지 기판(190B)의 영향을 받지 않고 진동할 수 있다.
공진기를 형성하는 전극(170, 172)으로서는, 예를 들어 몰리브덴이 사용된다. 또한, 압전막(180)에는, 예를 들어 질화알루미늄(AlN)이 사용된다.
도 8에 도시된 탄성파 디바이스(100C)는, SMR(Solidly-Mounted Resonator)형 BAW이다. SMR형 BAW의 지지 기판(190C)은, Si 베이스의 제1 층(191)과, 절연체의 제2 층(192)을 적층함으로써 형성되어 있다. 2개의 전극(170, 172)과 압전막(180)으로 구성되는 공진기는, 제2 층(192) 상에 배치된다. 제2 층(192)의 공진기가 배치되는 부분에는, FBAR형 BAW와 같은 공동은 형성되어 있지 않지만, 그것 대신에, 제2 층(192)의 내부에 음향 미러(195)가 형성되어 있다.
음향 미러(195)는, 통과시키는 신호의 파장의 1/4의 두께를 갖는 저음향 임피던스층과 고음향 임피던스층을 교대로 적층시킨 구성을 갖고 있다. 도 8에 있어서는, 저음향 임피던스층은 제2 층(192)을 형성하는 절연체이며, 예를 들어 SiO2가 사용된다. 또한, 고음향 임피던스층은, 제2 층(192)의 내부에 배치된 전극(196)이며, 전극(196)으로서, 예를 들어 텅스텐(W) 등이 사용된다. 음향 미러(195)에 의해, 공진기에서 발생한 탄성파를 반사시킴으로써 지지 기판(190C)에 탄성파가 누설되는 것을 방지하고 있다.
Si의 선팽창 계수는 약 3ppm/℃이기 때문에, 탄성파 디바이스(100A)는, 실장 기판(200)의 선팽창 계수보다도 작다. 또한, 탄성파 디바이스(100B, 100C)와 같은 BAW의 경우에 있어서도, 지지 기판에 Si가 사용되고 있으므로, 지지 기판의 주면 방향의 선팽창 계수는 약 3ppm/℃이다. 그 때문에, 탄성파 디바이스(100B, 100C)의 선팽창 계수도, 실장 기판(200)의 선팽창 계수보다도 작다.
도 9 내지 도 14는, 상기 도 5 내지 도 8에서 도시한 바와 같은 탄성파 디바이스를 실장 기판 상에 인접 배치한 경우의, 리플로우 공정에서 발생하는 왜곡량에 대하여 행한 시뮬레이션을 설명하기 위한 도면이다.
시뮬레이션은, 도 9에서 도시한 바와 같이, 보드 기판(250) 상에 배치된 공통의 실장 기판(200) 상에, 2개의 탄성파 디바이스를 인접하여 배치하고, 또한 탄성파 디바이스와 실장 기판(200)을, 몰드 수지(220)로 몰드한 상태에 대하여 행하였다. 또한, 도 9에 있어서의 좌측의 탄성파 디바이스를 디바이스 A라 하고, 우측의 탄성파 디바이스를 디바이스 B라 하고, 디바이스 A의 좌단으로부터 디바이스 B를 향하는 방향의 거리를 X라 하였다. 또한, 도 9에 있어서 거리 X에 있어서의 디바이스 표면(IDT가 있는 면)의 X 방향의 왜곡(ε)을 산출하고, 인장 방향을 정으로 하고, 압축 방향을 부로 하였다.
시뮬레이션에 있어서는, 동종의 탄성파 디바이스를 인접 배치한 비교예로서, 도 5의 탄성파 디바이스(100)를 인접 배치한 경우(비교예 1: 도 9에 대응), 도 6의 탄성파 디바이스(100A)를 인접 배치한 경우(비교예 2), 및, 압전성 기판에 더하여 커버부에도 Si를 사용한 탄성파 디바이스를 인접 배치한 경우(비교예 3)에 대하여 시뮬레이션을 행하였다. 또한, 실시예로서는, 디바이스 A에 도 5의 탄성파 디바이스(100)를 사용하고, 디바이스 B에 도 6의 탄성파 디바이스(100A)를 사용한 경우(실시예 1: 도 10에 대응), 및, 디바이스 B에 비교예 3의 탄성파 디바이스를 사용한 경우(실시예 2)에 대하여 시뮬레이션을 행하였다. 여기서 「인접」이란, 공통의 실장 기판(200) 상에 있어서, 2개의 탄성파 디바이스 사이에 부품 혹은 표면 배선이 배치되어 있지 않음을 나타낸다.
또한, 실시예 1의 변형예로서, 디바이스 B로서 BAW를 사용하는 구성을 사용해도 된다. 구체적으로는, 디바이스 A에 도 5의 탄성파 디바이스(100)를 사용하고, 디바이스 B에 도 7의 탄성파 디바이스(100B)를 사용하는 경우(도 11), 및, 디바이스 A에 도 5의 탄성파 디바이스(100)를 사용하고, 디바이스 B에 도 8의 탄성파 디바이스(100C)를 사용하는 경우(도 12)이다.
도 13은 상기 시뮬레이션의 결과를 도시하는 도면이다. 도 13에 있어서, 디바이스 A 및 디바이스 B에, 실장 기판(200)보다도 선팽창 계수가 큰 LiTaO3를 사용한 탄성파 디바이스(100)의 조합의 비교예 1에 있어서는, 도 13에 도시된 바와 같이, 각 탄성파 디바이스가 인접하는 부분의 왜곡량은, 약 9.8×10-5로 되어 있다. 또한, 탄성파 디바이스의 양쪽에 대하여, 압전성 기판에 Si를 사용하고, 또한, 커버부(130)에 수지를 사용한 탄성파 디바이스(100A)를 사용한 비교예 2의 경우의 왜곡량은, 약 -1.4×10-4로 되어 있다. 압전성 기판 및 커버부(130)에 Si를 사용한 탄성파 디바이스의 비교예 3의 경우에는, 약 -1.7×10-4의 왜곡량으로 되어 있다.
한편, 디바이스 A로서 LiTaO3를 사용한 탄성파 디바이스(100)를 사용하고, 디바이스 B로서 압전성 기판에 Si, 커버부(130)에 수지를 사용한 탄성파 디바이스(100A)를 사용한 실시예 1에 있어서는, 디바이스 A의 왜곡량은 약 6.6×10-5로 2/3 정도로 저감되어 있고, 디바이스 B의 왜곡량에 대해서도 약 -1.0×10-4로 3/4 정도로 저감되어 있다.
또한, 디바이스 B에 대하여, 압전성 기판 및 커버부(130)에 Si를 사용한 탄성파 디바이스를 사용한 경우에는, 왜곡량이 약 -1.5×10-4로 되어 있어, 15％ 정도의 저감이 도모되어 있다.
도 14는 도 13에서 도시한 시뮬레이션 중, 비교예 1의 경우(선 L11, L12), 비교예 2의 경우(선 L21, L22) 및 실시예 1(선 L31, L32)의 경우에 대한 왜곡량의 프로필을 플롯한 그래프이다. 도 14로부터도, 실장 기판보다도 선팽창 계수가 큰 탄성파 디바이스와, 실장 기판보다도 선팽창 계수가 작은 탄성파 디바이스를 인접 시킴으로써, 2개의 탄성파 디바이스가 인접하는 부분의 왜곡량이 저감되는 것을 확인할 수 있다. 또한, 각 탄성파 디바이스에 있어서, 인접하는 측과는 반대측의 왜곡량의 개선은 미량이기 때문에, 개선량이 큰 최량의 장소는 탄성파 디바이스가 인접하는 부분이다.
이와 같이, 시뮬레이션에 있어서도, 실장 기판보다도 큰 선팽창 계수를 갖는 탄성파 디바이스와, 장 기판보다도 작은 선팽창 계수를 갖는 탄성파 디바이스를 인접하여 배치함으로써, 인접하는 부분에 있어서의 실장 기판의 왜곡량을 저감하는 것이 나타나 있다. 따라서, 각 탄성파 디바이스에 있어서, 실장 기판의 왜곡이 탄성파 디바이스의 특성에 크게 영향을 미치는 기능 소자를, 상기와 같은 왜곡이 저감되는 위치에 배치함으로써, 탄성파 디바이스의 특성 저하를 억제하는 것이 가능해진다.
구체적으로는, 도 15에 도시된 바와 같이, 각 탄성파 디바이스에 대하여, 서로 인접하는 인접 변으로부터, 각 탄성파 디바이스의 중앙을 통과하여 당해 인접 변에 평행한 가상선과의 사이의 영역(이하, 「개선 영역」이라고도 칭함)에, 탄성파 디바이스의 특성에 크게 영향을 미치는 기능 소자를 배치하는 것이 바람직하다.
도 15의 (a)의 예에 있어서는, 디바이스 A에 대해서는 인접 변으로부터 가상선 L40 사이의 영역 R10, 및, 디바이스 B에 대해서는 인접 변으로부터 가상선 L41 사이의 영역 R20이 상기 개선 영역에 해당된다. 또한, 도 15의 (b)의 예에 있어서는, 디바이스 A에 대해서는 인접 변으로부터 가상선 L45 사이의 영역 R10A, 및, 디바이스 B에 대해서는 인접 변으로부터 가상선 L46 사이의 영역 R20A가 상기 개선 영역에 해당된다.
이하, 실시 형태 2 내지 5에 있어서, 개선 영역에 배치하는 것이 바람직한 기능 소자의 예에 대하여 설명한다.
[실시 형태 2]
실시 형태 2에 있어서는, 탄성파 디바이스가, 인덕터를 접속한 병렬 암 공진자를 갖는 래더형 필터를 갖는 경우의 예에 대하여 설명한다.
도 16은 실시 형태 2에 있어서의 래더형 필터(300)의 일례를 도시하는 도면이다. 도 16을 참조하여, 래더형 필터(300)는, 입력 단자 In과 출력 단자 Out 사이에 직렬로 접속된 직렬 암 공진자(310 내지 313)와, 당해 직렬 암 공진자간의 접속 노드와 접지 노드 사이에 접속된 병렬 암 공진자(320 내지 322)를 포함한다.
병렬 암 공진자(320)는, 그 한쪽 단부가 직렬 암 공진자(310)와 직렬 암 공진자(311) 사이의 접속 노드에 접속되고, 그 다른 쪽 단부가 인덕터(330)를 통해 접지 노드에 접속된다. 병렬 암 공진자(321)는, 그 한쪽 단부가 직렬 암 공진자(311)와 직렬 암 공진자(312) 사이의 접속 노드에 접속되고, 그 다른 쪽 단부가 인덕터(331)를 통해 접지 노드에 접속된다. 병렬 암 공진자(322)는, 그 한쪽 단부가 직렬 암 공진자(312)와 직렬 암 공진자(313) 사이의 접속 노드에 접속되고, 그 다른 쪽 단부가, 병렬 암 공진자(321)와 마찬가지로 인덕터(331)를 통해 접지 노드에 접속된다.
이와 같은 래더형 필터(300)에 있어서는, 병렬 암 공진자(320 내지 322)의 용량 성분과 인덕터(330, 331)의 공진에 의해, 필터의 통과 범위를 규정하는 감쇠 극의 주파수가 정해진다. 병렬 암 공진자(320 내지 322)의 용량 성분은 IDT 전극의 전극간 거리에 의해 정해진다. 그 때문에, 실장 기판의 왜곡에 의해 IDT 전극의 전극간 거리가 변화되면, 병렬 암 공진자(320 내지 322)의 용량이 변화되어, 원하는 감쇠 특성이 얻어지지 않게 될 가능성이 있다.
따라서, 탄성파 디바이스에 도 16에 도시한 바와 같은 래더형 필터(300)가 형성되는 경우에는, 병렬 암 공진자(320 내지 322)를, 도 15에 도시된 개선 영역에 배치한다. 이에 의해, 리플로우 공정에서의 왜곡에 기인하는 용량 변화를 억제할 수 있으므로, 감쇠 특성의 저하를 억제할 수 있다.
또한, 도 16에 도시한 래더형 필터(300)의 구성은 일례이며, 직렬 암 공진자의 수 혹은 병렬 암 공진자의 접속 구성이 상이한 다른 구성을 갖는 래더형 필터에 대해서도 적용 가능하다.
[실시 형태 3]
실시 형태 3에 있어서는, 탄성파 디바이스가, 종결합형 필터를 갖는 경우의 예에 대하여 설명한다.
도 17은 실시 형태 3에 있어서의 종결합형 필터(400)의 일례를 도시하는 도면이다. 도 17을 참조하여, 종결합형 필터(400)는, 입력 단자 In과 접지 노드 사이에 접속된 탄성파 공진자(입력측 공진자)(411)와, 출력 단자 Out와 접지 노드 사이에 병렬 접속된 탄성파 공진자(출력측 공진자)(410, 412)를 포함한다. 출력측 공진자(410, 412)는, 입력측 공진자(411)의 여진 방향으로, 입력측 공진자(411)로부터 등거리의 위치에 배치된다.
종결합형 필터(400)에 있어서는, 입력 단자 In에 입력된 고주파 신호는, 입력측 공진자(411)에서 공진하고, 그 진동이 출력측 공진자(410, 412)에 전달되어 출력 단자 Out로부터 출력된다. 이때, 출력 단자 Out로부터 출력되는 신호는, 출력측 공진자(410)로부터 출력되는 출력 신호 OUT_A와, 출력측 공진자(412)로부터 출력되는 출력 신호 OUT_B가 더해진 신호(A+B)로 된다. 출력 단자 Out로부터 올바른 신호를 출력하기 위해서는, 출력 신호 OUT_A와 출력 신호 OUT_B의 위상을 맞출 필요가 있다.
일반적으로는, 출력 신호 OUT_A와 출력 신호 OUT_B를 동위상으로 하기 위해, 입력측 공진자(411)와 출력측 공진자(410) 사이의 거리가, 입력측 공진자(411)와 출력측 공진자(412) 사이의 거리와 동일해지도록 설계된다. 그러나, 리플로우 공정에 있어서 압전성 기판에 변형이 발생하면, 입력측 공진자(411)와 각 출력측 공진자(410, 412) 사이의 거리가 달라져 버려, 출력 신호 OUT_A와 출력 신호 OUT_B 사이에 위상차가 발생할 수 있다.
도 18은 종결합형 필터(400)에 있어서의 탄성파 공진자의 왜곡의 영향을 설명하기 위한 도면이다. 도 18에 있어서, 횡축은 시간을 나타내고, 종축은 출력 신호의 진폭(강도)을 나타낸다. 실선 L41을 출력 신호 OUT_A라 하면, 출력 신호 OUT_B가 동위상인 경우에는, 출력 신호 OUT_B는 실선 L41과 겹치는 파형으로 된다(L42). 이때, 합성 신호는, 2배의 진폭을 갖는 신호로 된다.
한편, 파선 L43과 같이, 출력 신호 OUT_B가 출력 신호 OUT_A에 대하여 위상차를 갖고 있는 경우에는, 합성 신호는 2개의 출력 신호가 동위상인 경우와는 다른 파형으로 된다. 예를 들어, 위상차가 180°로 된 경우에는, 출력 신호 OUT_A와 출력 신호 OUT_B가 간섭하여, 출력 단자 Out로부터는 출력 신호가 출력되지 않게 된다.
그 때문에, 탄성파 디바이스가 도 17과 같은 종결합형 필터(400)를 포함하는 경우에는, 종결합형 필터(400)에 포함되는 각 탄성파 공진자(입력측 공진자 및 출력측 공진자)를, 도 15에서 도시한 개선 영역에 배치한다. 이에 의해, 리플로우 공정에서의 왜곡에 의해, 출력 신호 OUT_A와 출력 신호 OUT_B 사이에 발생하는 위상차를 저감할 수 있다.
또한, 도 17에 도시한 종결합형 필터(400)의 구성은 일례이며, 다른 구성을 갖는 종결합형 필터에도 적용 가능하다.
[실시 형태 4]
실시 형태 4에 있어서는, 탄성파 디바이스가 래더형 필터인 경우의, 통과 주파수 대역의 열화를 억제하는 예에 대하여 설명한다.
도 19는 실시 형태 4에 있어서의 래더형 필터(500)를 도시하는 도면이다. 도 19를 참조하여, 래더형 필터(500)는, 입력 단자 In과 출력 단자 Out 사이에 직렬로 접속된 직렬 암 공진자(510, 520)와, 직렬 암과 접지 노드 사이에 접속되는 병렬 암 공진자(530, 540)를 구비한다.
직렬 암 공진자(510)의 한쪽 단부는 입력 단자 In에 접속되고, 다른 쪽 단부는 직렬 암 공진자(520)의 한쪽 단부에 접속된다. 직렬 암 공진자(520)의 다른 쪽 단부는, 출력 단자 Out에 접속된다. 병렬 암 공진자(530)는, 직렬 암 공진자(510)와 직렬 암 공진자(520)의 접속 노드와, 접지 노드 사이에 접속된다. 병렬 암 공진자(540)는, 출력 단자 Out와 접지 노드 사이에 접속된다.
이와 같은 래더형 필터(500)에 있어서는, 일반적으로, 각 탄성파 공진자의 감쇠극의 설정에 의해 통과 대역이 정해진다. 보다 구체적으로는, 래더형 필터(500)에 의해 대역 통과 필터가 형성되는 경우에는, 병렬 암 공진자의 임피던스 특성(공진 주파수)에 의해 통과 대역의 하한이 정해지고, 직렬 암 공진자의 임피던스 특성(반공진 주파수)에 의해 통과 대역의 상한이 정해진다.
도 20은 래더형 필터(500)에 있어서의, 각 탄성파 공진자의 임피던스 Z(상부 도면) 및 삽입 손실(하부 도면)의 주파수 특성의 일례를 도시하는 도면이다. 도 20을 참조하여, 상부 도면에 있어서, 실선 L51은 직렬 암 공진자(510)의 임피던스 특성을 나타내고, 파선 L52는 직렬 암 공진자(510)의 임피던스 특성을 나타내고 있다. 또한, 파선 L53은 병렬 암 공진자(530)의 임피던스 특성을 나타내고 있고, 실선 L54는 병렬 암 공진자(540)의 임피던스 특성을 나타내고 있다.
병렬 암 공진자에 대해서는, 공진 주파수(도 20 중의 f0)에 있어서 병렬 암 공진자의 임피던스 Z가 최소로 되고, 이때 입력 단자 In으로부터 입력된 신호는, 병렬 암 공진자를 통과하여 접지 노드로 전달되고, 출력 단자 Out에는 전달되지 않는다. 그 때문에, 병렬 암 공진자의 공진 주파수에 있어서는, 삽입 손실이 커진다.
직렬 암 공진자에 대해서는, 병렬 암 공진자와는 반대로, 공진 주파수에 있어서는 임피던스 Z가 작아지기 때문에, 입력 단자 In으로부터 출력 단자 Out로 신호가 전달된다. 한편, 임피던스 Z가 커지는 반공진 주파수(도 20 중의 f1)에 있어서는, 출력 단자 Out에는 신호가 전달되지 않아, 삽입 손실이 커진다.
따라서, 병렬 암 공진자 중에서 최소의 공진 주파수를 갖는 공진자에 의해 통과 대역의 하한이 정해지고, 직렬 암 공진자 중에서 최대의 반공진 주파수를 갖는 공진자에 의해 통과 대역의 상한이 정해지게 된다. 도 20의 예에 있어서는, 병렬 암 공진자(540)에 의해 통과 대역의 하한 f0이 정해지고(실선 L54), 직렬 암 공진자(510)에 의해 통과 대역의 상한 f1이 정해진다(실선 L51). 이에 의해, 주파수가 f0 내지 f1인 범위가 신호의 통과 대역으로 된다.
직렬 암 공진자(520) 및 병렬 암 공진자(530)에 대해서는, 직접적으로는 통과 대역의 상하한을 규정하는 것은 아니지만, 각각의 공진 주파수 및 반공진 주파수에 의해, 통과 대역의 상하한에 있어서의 감쇠 급준성이 영향을 받는다. 구체적으로는, 병렬 암 공진자끼리의 공진 주파수가 가까울수록, 하한측에 있어서의 감쇠가 급준해진다. 또한, 직렬 암 공진자끼리의 반공진 주파수가 가까울수록, 상한측에 있어서의 감쇠가 급준해진다.
여기서, 리플로우 시에 실장 기판에 왜곡이 발생하여 탄성파 공진자의 IDT 전극이 변형되면, 탄성파 공진자의 캐패시턴스, 인덕턴스, IDT의 피치, 및 탄성파의 음속이 변화될 수 있다. 그렇게 되면, 각 탄성파 공진자의 공진 주파수 및 반공진 주파수가 설계값으로부터 변동되어 버리기 때문에, 원하는 통과 대역폭이 얻어지지 않게 될 가능성이 있다. 또한, 병렬 암 공진자끼리의 공진 주파수, 혹은, 직렬 암 공진자끼리의 반공진 주파수의 어긋남양이 커진 경우에는, 통과 대역폭의 상하한 부근의 감쇠 급준성이 열화되어, 상하한 근방에 있어서의 특성 불량이 발생할 우려가 있다(도 20 중의 파선 L56).
그 때문에, 탄성파 디바이스가 도 19에 도시된 바와 같은 래더형 필터를 갖고 있는 경우에는, 병렬 암 공진자 중 공진 주파수가 가장 낮아지는 공진자, 및, 직렬 암 공진자 중 반공진 주파수가 가장 높아지는 공진자 중 적어도 한쪽을 도 15에서 도시한 개선 영역에 배치한다. 이에 의해, 리플로우 공정에서의 왜곡에 기인하는 감쇠 급준성의 열화를 억제할 수 있으므로, 래더형 필터의 특성 열화를 억제하는 것이 가능해진다.
또한, 래더형 필터가 대역 통과 필터를 형성하는 경우에는, 상한 주파수를 규정하는 직렬 암 공진자 및 하한 주파수를 규정하는 병렬 암 공진자의 양쪽을 개선 영역에 배치하는 것이 바람직하다.
또한, 래더형 필터의 구성은 도 19에 한정되지 않고, 예를 들어 실시 형태 2의 도 16에서 도시한 바와 같은 구성이어도 상관없다. 도 16의 경우에 있어서도, 실시 형태 4를 적용하여, 통과 대역의 상한 주파수를 규정하는 탄성파 공진자 및/또는 하한 주파수를 규정하는 탄성파 공진자를 개선 영역에 배치함으로써, 특성 열화를 억제할 수 있다.
[실시 형태 5]
실시 형태 5에 있어서는, 안테나를 통해 고주파 신호를 송수신하기 위한 멀티플렉서에 있어서, 혼변조 왜곡(Intermodulation Distribution: IMD)을 저감하는 예에 대하여 설명한다. 일반적으로, 멀티플렉서에 있어서는, 공통의 안테나에 접속되는 송신용 필터와 수신용 필터를 포함하고 있다.
송신용 필터는, 안테나와 송신용 단자 사이에 접속되어, 제어 회로로부터 송신용 단자에 전달되는 고주파 신호로부터 소정의 대역폭의 신호를 추출하고, 안테나를 통해 송신한다. 수신용 필터는, 안테나에서 수신한 고주파 신호로부터 소정의 대역폭의 신호를 추출하고, 수신용 단자를 통해 제어 회로로 출력한다.
송신용 필터는, 예를 들어 직렬 암을 형성하는 직렬 암 공진자와, 병렬 암을 형성하는 병렬 암 공진자를 포함하여 구성되는 래더형 필터이다.
수신용 필터는, 예를 들어 래더형 필터와, 종결합형 필터를 포함하여 구성된다.
이와 같은 멀티플렉서의 송신용 필터에 있어서, 송신 신호는, 안테나로부터 소정의 거리만큼 전파를 방사할 수 있도록, 도시하지 않은 제어 회로에 있어서 증폭된다. 그 때문에, 송신 신호는, 직렬 암 공진자를 통해, 수신 신호와 비교하면 비교적 큰 파워(진폭)의 고주파 신호로 된다. 또한, 송신 신호는, 송신 필터의 통과 대역 주파수이기 때문에, 거의 감쇠되지 않고 안테나까지 전달된다.
멀티플렉서에 있어서는, 안테나에 의해 수신된 노이즈(송수신의 통과 대역 이외의 주파수)는, 수신용 필터뿐만 아니라, 송신용 필터에도 전달된다. 송신용 필터에 전달된 신호는, 통과 대역 이외의 주파수이기 때문에, 각 직렬 암 공진자를 통과할 때마다 서서히 감쇠된다. 그 때문에, 직렬 암 공진자 중, 안테나측에 가장 가까운 직렬 암 공진자에는, 송신 신호와 노이즈의 2개의 신호가 동시에 입력되므로, 다른 직렬 암 공진자보다도 큰 응력이 가해지게 된다.
탄성파 공진자는, 전기 진동을 기계 진동으로 변환하여 전달하고, 전달된 기계 진동을 다시 전기 진동으로 변환한다. 그 때문에, 기계 진동이 비선형으로 되어버리면, 전기적인 왜곡으로 되어 나타나게 된다. 도 5 혹은 도 6에서 도시한 바와 같은 탄성파 디바이스(100, 100A)에 있어서는, 기계 진동을 전달하는 압전성 기판은, 일반적으로 도 21에 도시한 바와 같은 응력-왜곡 특성을 갖고 있다. 그 때문에, 기계 진동이 탄성 변형 영역에서 행해지는 경우에는 기계 진동이 선형적으로 되지만, 리플로우 공정 시의 변형에 의해 압전성 기판에 왜곡이 발생하면, 신호 전달 시의 기계 진동이 탄성 변형 영역을 초과한 영역에서 행해져 버려, 기계 진동이 비선형으로 되기 쉬워진다. 그렇게 되면, 예를 들어 도 22의 실선 L62와 같이, 정상 시의 신호 파형(파선 L61)에 비해, 진폭이 제한된 왜곡된 파형으로 되어, 필터의 특성 열화가 발생할 가능성이 있다.
멀티플렉서에 있어서는, 상술한 바와 같이, 송신용 필터에 있어서, 안테나에 대하여 가장 가까이에 접속되는 탄성파 공진자에 대하여, 다른 탄성파 공진자보다도 큰 응력이 가해져, 왜곡 특성이 열화되기 쉽다.
이와 같은 왜곡을 경감하기 위해, 해당되는 탄성파 공진자를 분할하는 방법을 채용하는 것도 가능하다. 그러나, 탄성파 공진자의 분할에 의해, 필요한 기판 면적이 커져, 오히려 소형화를 저해하는 요인이 되는 경우가 있다. 그 때문에, 실시 형태 5에 있어서는, 안테나의 가장 가까이에 접속되는 직렬 암 공진자를 도 15에 있어서의 개선 영역에 배치하도록 설계함으로써, 리플로우 공정 시의 압전성 기판의 왜곡을 저감하여, 비선형 영역에서 기계 진동이 행해지는 것을 억제한다. 이에 의해, 멀티플렉서에 있어서 왜곡 특성의 열화를 저감하는 것이 가능해진다.
실시 형태 1 내지 5의 설명에 있어서는, 탄성파 디바이스로서 SAW를 사용하는 경우의 예에 대하여 설명하였지만, 탄성파 디바이스로서 도 7(FBAR) 및 도 8(SMR)에서 도시한 BAW를 사용하는 경우에 있어서도 상기한 실시 형태를 적용할 수 있다. 또한, SAW와 BAW를 혼재하여 사용하는 탄성파 디바이스에도 적용 가능하다.
또한, 상기 설명에 있어서는, 실장 기판 상에 배치되는 2개의 디바이스의 양쪽이 탄성파 디바이스인 경우를 예로 들어 설명하였지만, 한쪽의 디바이스가 탄성파 디바이스 이외의 기기(예를 들어, 파워 증폭기, 반도체 등)인 경우에 있어서도, 당해 기기에 포함되는 기판 및 탄성파 디바이스의 압전성 기판의 선팽창 계수와 실장 기판의 선팽창 계수의 관계를 상술한 바와 같이 함으로써, 마찬가지의 효과를 얻을 수 있다.
금회 개시된 실시 형태는, 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 개시의 범위는, 상기한 실시 형태의 설명이 아니라 청구범위에 의해 나타내어지고, 청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1 : 고주파 장치
10, 20 : 디바이스
30, 200 : 실장 기판
40 : 땜납
100, 100A 내지 100C : 탄성파 디바이스
110, 110A : 압전성 기판
115, 191 : 제1 층
116, 192 : 제2 층
120 : 지지부
130 : 커버부
131 : 표면
140 : 기능 소자
142, 160 : 배선 패턴
146 : 도전부
150 : 접속 단자
170, 172, 196 : 전극
180 : 압전막
190B, 190C : 지지 기판
195 : 음향 미러
220 : 몰드 수지
250 : 보드 기판
300, 500, 630 : 래더형 필터
310 내지 313, 510, 520 : 직렬 암 공진자
320 내지 322, 530, 540 : 병렬 암 공진자
330, 331 : 인덕터
400, 650 : 종결합형 필터
411 : 입력측 공진자
410, 412 : 출력측 공진자
In : 입력 단자
Out : 출력 단자
R10A, R10, R20A, R20 : 영역
10, 20 : 디바이스
30, 200 : 실장 기판
40 : 땜납
100, 100A 내지 100C : 탄성파 디바이스
110, 110A : 압전성 기판
115, 191 : 제1 층
116, 192 : 제2 층
120 : 지지부
130 : 커버부
131 : 표면
140 : 기능 소자
142, 160 : 배선 패턴
146 : 도전부
150 : 접속 단자
170, 172, 196 : 전극
180 : 압전막
190B, 190C : 지지 기판
195 : 음향 미러
220 : 몰드 수지
250 : 보드 기판
300, 500, 630 : 래더형 필터
310 내지 313, 510, 520 : 직렬 암 공진자
320 내지 322, 530, 540 : 병렬 암 공진자
330, 331 : 인덕터
400, 650 : 종결합형 필터
411 : 입력측 공진자
410, 412 : 출력측 공진자
In : 입력 단자
Out : 출력 단자
R10A, R10, R20A, R20 : 영역
Claims (9)
- 실장 기판과,
상기 실장 기판 상에 배치되는 기판을 갖는 제1 디바이스와,
상기 제1 디바이스에 인접하여 상기 실장 기판 상에 배치되는 제2 디바이스를 구비하고,
상기 제2 디바이스는,
압전성 기판과,
상기 압전성 기판 상에 형성되는 복수의 기능 소자를 포함하고,
상기 제1 디바이스의 상기 기판의 선팽창 계수는, 상기 실장 기판의 선팽창 계수보다도 작고,
상기 제2 디바이스의 상기 압전성 기판의 선팽창 계수는, 상기 실장 기판의 선팽창 계수보다도 큰 고주파 장치. - 제1항에 있어서,
상기 제1 디바이스의 상기 기판은, 실리콘(Si)의 단결정 재료, 혹은 Si를 포함하는 적층 재료로 형성되는 고주파 장치. - 제2항에 있어서,
상기 제1 디바이스는, 벌크 탄성파 공진기인 고주파 장치. - 제1항에 있어서,
상기 제2 디바이스의 상기 압전성 기판은, 탄탈산리튬(LiTaO3), 니오븀산리튬(LiNbO3)의 단결정 재료, 혹은 LiTaO3 또는 LiNbO3를 포함하는 적층 재료로 형성되는 고주파 장치. - 제1항에 있어서,
상기 제1 디바이스는,
압전성 기판과,
상기 압전성 기판 상에 형성되는 복수의 기능 소자를 포함하고,
상기 제1 디바이스의 상기 압전성 기판은, Si를 포함하는 제1 기판층의 표면에 LiTaO3 또는 LiNbO3를 포함하는 제2 기판층을 적층하여 형성된 적층 기판이며,
상기 제1 디바이스의 상기 복수의 기능 소자는, 상기 제2 기판층 상에 형성되고,
상기 제2 디바이스의 상기 압전성 기판은, LiTaO3, LiNbO3의 단결정 재료, 혹은 LiTaO3 또는 LiNbO3를 포함하는 적층 재료로 형성되는 고주파 장치. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제2 디바이스에는, 직렬 암 공진자와, 병렬 암 공진자와, 상기 병렬 암 공진자에 직렬 또는 병렬로 접속되는 인덕터를 포함하는 래더형 필터가 형성되어 있고,
상기 병렬 암 공진자는, 인접하는 상기 제1 디바이스 및 상기 제2 디바이스의 서로 인접하는 인접 변으로부터, 상기 제2 디바이스의 중앙을 통과하여 상기 인접 변에 평행한 가상선과의 사이에 배치되는 고주파 장치. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제2 디바이스에는, 복수의 탄성 표면파 공진자가 종결합된 종결합 공진자를 포함하는 필터가 형성되어 있고,
상기 종결합 공진자는, 인접하는 상기 제1 디바이스 및 상기 제2 디바이스의 서로 인접하는 인접 변으로부터, 상기 제2 디바이스의 중앙을 통과하여 상기 인접 변에 평행한 가상선과의 사이에 배치되는 고주파 장치. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제2 디바이스에는, 직렬 암 공진자와, 병렬 암 공진자와, 상기 병렬 암 공진자에 직렬 또는 병렬로 접속되는 인덕터를 포함하는 래더형 필터가 형성되어 있고,
상기 직렬 암 공진자 중 상기 필터의 통과 대역의 상한 주파수를 규정하는 공진자, 및, 상기 병렬 암 공진자 중 상기 필터의 통과 대역의 하한 주파수를 규정하는 공진자 중 적어도 한쪽은, 인접하는 상기 제1 디바이스 및 상기 제2 디바이스의 서로 인접하는 인접 변으로부터, 상기 제2 디바이스의 중앙을 통과하여 상기 인접 변에 평행한 가상선과의 사이에 배치되는 고주파 장치. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 고주파 장치는, 안테나를 사용하여 고주파 신호의 송수신을 행하는 무선 통신 장치에 사용되고,
상기 제2 디바이스에는, 상기 안테나에 접속된 송신용 필터 및 수신용 필터를 포함하는 멀티플렉서가 형성되어 있고,
상기 송신용 필터는, 직렬 암 공진자 및 병렬 암 공진자를 포함하는 래더형 필터이며,
상기 직렬 암 공진자 중, 상기 안테나에 가장 가깝게 접속되는 공진자는, 인접하는 상기 제1 디바이스 및 상기 제2 디바이스의 서로 인접하는 인접 변으로부터, 상기 제2 디바이스의 중앙을 통과하여 상기 인접 변에 평행한 가상선과의 사이에 배치되는 고주파 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2017-248246 | 2017-12-25 | ||
| JP2017248246 | 2017-12-25 | ||
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