KR20200084483A

KR20200084483A - 에지검출회로 및 방법

Info

Publication number: KR20200084483A
Application number: KR1020190000247A
Authority: KR
Inventors: 김수연; 최재혁; 송민규; 박근열
Original assignee: 동국대학교 산학협력단
Priority date: 2019-01-02
Filing date: 2019-01-02
Publication date: 2020-07-13
Also published as: KR102160352B1

Abstract

추가 알고리즘을 사용하지 않고 커패시터 특성을 이용하여 이미지센서 내에서 에지검출이 가능한 에지검출회로 및 방법이 개시된다. 이는, 종래의 x방향, y방향 두 번의 이미지 처리를 필요로 하는 Roberts mask 알고리즘 방식에 비해 한 번의 처리로 에지 이미지를 얻을 수 있고, 커패시터 특성을 이용하여 이미지에서 원하는 데이터만을 추출할 수 있기 때문에 Mask 처리를 하드웨어 상에 쉽게 구현이 가능하다. 또한, ISP를 사용하지 않고 이미지 센서 자체 내에서 최종 데이터인 에지 이미지를 얻을 수 있기 때문에 전력 소비를 줄일 수 있고, 처리 속도를 향상시킬 수 있는 효과가 있다.

Description

에지검출회로 및 방법{Edge Detecting Circuit and Method Thereof}

본 발명은 에지검출회로 및 방법에 관한 것으로, 더욱 상세하게는 추가 알고리즘을 사용하지 않고 커패시터 특성을 이용하여 이미지센서 내에서 에지검출이 가능한 에지검출회로 및 방법에 관한 것이다.

이미지 처리 기술에서 에지(Edge)는 영상의 밝기가 급격하게 변하는 부분을 뜻하는 것으로, 영상에서 밝기의 급격한 변화는 일반적으로 피사체의 주요한 변화가 있음을 나타낸다. 에지 추출을 통해 영상에서 특정의 물체를 추출한다든지 또는 면적과 주위의 크기를 측정하는 등의 작업을 수행할 수 있다.

이러한 에지 검출을 위해 종래에는 CMOS 이미지 센서에서 출력하는 아날로그-디지털 컨버터(Analog to digital converter, ADC)의 n-bit 데이터를 통해 에지의 raw 데이터를 획득하고, Roberts mask등과 같은 알고리즘을 통해 이미지를 보정하여 차선의 에지 이미지를 얻어낸 후, 허프 변환을 통해 에지를 인식하게 된다. 허나, 종래의 이러한 방식은 소프트웨어 과정이 복잡하기 때문에 전력 소비가 크고 신호 처리 속도 또한 제한되며 면적도 증가하는 단점을 갖는다.

도 1은 종래의 에지검출 알고리즘을 설명하기 위한 도면이다.

도 1을 참조하면, 도 1에 도시한 알고리즘은 종래의 Roberts mask 알고리즘을 나타낸다. 이러한 종래의 Roberts mask 알고리즘 방식은 x방향 및 y방향에 대해 두 번의 이미지 처리를 필요로 하기 때문에 전력 소비가 크고, 처리 속도가 늦어지며 두 번의 처리 과정에서 시간 차이가 발생하게 된다.

한국공개특허 10-2005-0106919

본 발명이 이루고자 하는 기술적 과제는 ISP(Image Signal Processor)를 사용하지 않고, 이미지 센서 자체 내에서 최종 데이터인 에지 이미지를 획득할 수 있는 에지검출회로 및 방법을 제공하는데 있다.

상기 과제를 해결하기 위한 본 발명의 에지검출회로는 에지를 판단하고자 하는 중심 픽셀에 대한 데이터 정보를 커패시터에 저장하고, 상기 커패시터에 저장된 상기 중심 픽셀에 대한 데이터 정보를 출력하는 중심 픽셀 데이터 저장부 및 상기 중심 픽셀을 중심으로 배치된 주변 픽셀에 대한 데이터 정보를 커패시터에 저장하고, 상기 커패시터에 저장된 상기 주변 픽셀에 대한 데이터 정보를 출력하는 주변 픽셀 데이터 저장부를 포함하고, 상기 중심 픽셀 데이터 저장부에 의해 출력된 중심 픽셀 데이터 정보를 상기 주변 픽셀 데이터 저장부에 의해 출력된 주변 픽셀 데이터 정보와 비교하여 상기 중심 픽셀의 에지 여부를 판단하는 것을 특징으로 한다.

상기 주변 픽셀은 상기 중심 픽셀을 중심으로 좌우 대각 방향에 위치하는 제1 주변 픽셀 및 제2 주변 픽셀을 포함할 수 있다.

상기 주변 픽셀 데이터 저장부는, 상기 제1 주변 픽셀에 대해 리셋 신호 또는 시그널 신호를 인가하는 제1 주변 픽셀 입력 단자, 상기 제2 주변 픽셀에 대해 리셋 신호 또는 시그널 신호를 인가하는 제2 주변 픽셀 입력 단자, 상기 제1 주변 픽셀 입력 단자에서 인가된 리셋 신호 또는 시그널 신호를 저장하는 제1 커패시터, 상기 제2 주변 픽셀 입력 단자에서 인가된 리셋 신호 또는 시그널 신호를 저장하는 제2 커패시터, 기준전압 입력단자와 연결되고, 스위칭 동작에 의해 상기 제1 커패시터와 상기 제2 커패시터에 기준전압을 제공하는 제1 스위치 및 상기 제1 커패시터와 상기 제2 커패시터에 연결되고, 스위칭 동작에 의해 상기 제1 커패시터와 상기 제2 커패시터에 저장된 값을 출력하는 제2 스위치를 포함할 수 있다.

상기 중심 픽셀 데이터 저장부는, 상기 중심 픽셀에 대한 시그널 신호를 저장하고 출력하는 시그널 정보 저장부 및 상기 중심 픽셀에 대한 리셋 신호를 저장하고 출력하는 리셋 정보 저장부를 포함할 수 있다.

상기 시그널 정보 저장부는, 상기 중심 픽셀에 대해 시그널 신호를 인가하는 시그널 신호 입력단자, 상기 시그널 신호 입력단자와 연결된 제3 스위치, 상기 시그널 신호 입력단자에서 인가된 시그널 신호를 저장하는 제3 커패시터, 기준전압 입력 단자와 연결되고, 스위칭 동작에 의해 상기 제3 커패시터에 기준전압을 제공하는 제4 스위치 및 상기 제3 커패시터와 연결되고, 스위칭 동작에 의해 상기 제3 커패시터에 저장된 값을 출력하는 제5 스위치를 포함할 수 있다.

상기 리셋 정보 저장부는, 상기 중심 픽셀에 대해 리셋 신호를 인가하는 제1 리셋 신호 입력단자 및 제2 리셋 신호 입력단자, 상기 제1 리셋 신호 입력단자와 연결된 제6 스위치, 상기 제2 리셋 신호 입력단자와 연결된 제7 스위치, 기준전압 입력단자와 연결되고, 상기 제6 스위치의 스위칭 동작에 의해 상기 제1 리셋 신호 입력단자에서 인가된 리셋 신호를 저장하는 제4 커패시터, 기준전압 입력단자와 연결되고, 상기 제7 스위치의 스위칭 동작에 의해 상기 제2 리셋 신호 입력단자에서 인가된 리셋 신호를 저장하는 제5 커패시터, 상기 제4 커패시터와 연결되고, 스위칭 동작에 의해 상기 제4 커패시터에 저장된 값을 출력하는 제8 스위치 및 상기 제5 커패시터와 연결되고, 스위칭 동작에 의해 상기 제5 커패시터에 저장된 값을 출력하는 제9 스위치를 포함할 수 있다.

상기 중심 픽셀에 대한 데이터 정보를 저장하는 커패시터의 용량은 상기 주변 픽셀에 대한 데이터 정보를 저장하는 커패시터 용량의 두 배의 용량을 가질 수 있다.

상기 과제를 해결하기 위한 본 발명의 에지검출방법은 에지를 판단하고자 하는 중심 픽셀 및 상기 중심 픽셀을 중심으로 배치된 주변 픽셀에 대한 리셋 신호를 각각 저장하는 단계, 상기 주변 픽셀에 대한 시그널 신호를 인가하는 단계, 상기 주변 픽셀에 상기 저장된 리셋 신호와 상기 시그널 신호를 출력하는 단계, 상기 중심 픽셀에 상기 저장된 리셋 신호와 기 저장된 시그널 신호를 출력하는 단계 및 상기 중심 픽셀에 출력된 출력값과 상기 주변 픽셀에 출력된 출력값을 이용하여 에지 여부를 판단하는 단계를 포함한다.

상기 에지 여부를 판단하는 단계는, 상기 중심 픽셀의 출력값과 상기 주변 픽셀의 출력값에 대한 차이값이 소정의 임계값에 대해 이상 또는 이하의 값을 가질 때 상기 중심 픽셀을 에지로 판단하는 단계를 더 포함할 수 있다.

상기 데이터 정보를 저장하는 단계에서, 상기 제1 주변 픽셀의 리셋 신호 또는 시그널 신호를 저장하는 제1 커패시터, 상기 제2 주변 픽셀의 리셋 신호 또는 시그널 신호를 저장하는 제2 커패시터, 상기 중심 픽셀의 시그널 신호를 저장하는 제3 커패시터 및 상기 중심 픽셀의 리셋 신호를 저장하는 제4 커패시터 및 제5 커패시터를 포함할 수 있다.

상기 제1 커패시터 및 제2 커패시터는 동일한 용량을 갖되, 동일한 용량을 갖는 제3 커패시터, 제4 커패시터 및 제5 커패시터의 2배의 용량을 가질 수 있다.

상기 주변 픽셀은 N번째(N은 자연수) 로우(row)에 위치하는 픽셀이고, 상기 중심 픽셀은 N-1번째 로우(row)에 위치하는 픽셀이되, 상기 중심 픽셀은 상기 주변 픽셀 사이에 위치하는 픽셀일 수 있다.

상기 중심 픽셀에 출력되는 출력값과 상기 주변 픽셀에 출력되는 출력값은 하나의 로우(row)씩 출력될 수 있다.

상기 리셋 신호 및 상기 시그널 신호는 하나의 픽셀에 각각 출력될 수 있다.

상기 에지 여부를 판단하기 위한 마스크는 3×3 크기의 마스크를 가질 수 있다.

본 발명에 따르면, 종래의 Roberts mask 알고리즘 방식은 x방향, y방향 두 번의 이미지 처리를 필요로 하지만, 본 발명에 따른 에지검출회로는 한 번의 처리로 에지 이미지를 얻을 수 있고, 커패시터 특성을 이용하여 이미지에서 원하는 데이터만을 추출할 수 있기 때문에 Mask 처리를 하드웨어 상에서 쉽게 구현이 가능하다.

또한, ISP(Image Signal Processor)를 사용하지 않고 이미지 센서 자체 내에서 최종 데이터인 에지 이미지를 얻을 수 있기 때문에 전력 소비를 줄일 수 있고, 처리 속도를 향상시킬 수 있다.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 종래의 에지검출 알고리즘을 설명하기 위한 도면이다.
도 2은 본 발명에 따른 에지검출회로의 마스크에 대한 일 실시예를 나타낸 도면이다.
도 3은 본 발명에 따른 에지검출회로를 이용한 알고리즘을 설명하기 위한 마스크를 나타낸 도면이다.
도 4는 도 3에 도시한 알고리즘을 구현하기 위한 에지검출회로를 나타낸다.
도 5는 본 발명의 에지검출회로의 동작을 설명하기 위한 출력 파형도이다.
도 6 내지 도 11은 본 발명의 에지검출회로의 동작 방법을 설명하기 위한 회로도이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 2은 본 발명에 따른 에지검출회로의 마스크에 대한 일 실시예를 나타낸 도면이다.

도 3은 본 발명에 따른 에지검출회로를 이용한 알고리즘을 설명하기 위한 마스크를 나타낸 도면이다.

도 2 및 도 3을 참조하면, 본 발명에 따른 에지검출회로에서 에지 검출을 위한 마스크는 종래의 2×2의 마스크를 갖는 Roberts mask 방식과 달리 3×3의 마스크를 가질 수 있다. 즉, 수직방향의 N+1번째 row, N번째 row 및 N-1번째 row와 수평방향의 P1, P2 및 P3 번째 픽셀 구조를 가질 수 있다.

이러한 마스크 구조에서 픽셀에 대한 데이터는 하나의 로우씩 출력되며, 각각의 픽셀에는 리셋값(V_rst)과 시그널값(V_sig)에 대한 데이터가 각각 출력될 수 있다.

이때, 출력 신호에 의해 상기 리셋값(V_rst)과 시그널값(V_sig)이 출력되는 픽셀은 도 3에 도시한 바와 같이, 중심 픽셀(a)과 주변 픽셀, 좀 더 상세하게는 중심 픽셀(a)을 중심으로 좌측 대각 방향에 위치한 픽셀(b) 및 우측 대각 방향에 위치한 픽셀(c)에 대한 데이터가 출력될 수 있다. 즉, 중심 픽셀(a)의 픽셀에 대한 데이터 값을 주변 픽셀(b,c)에 대한 데이터 값과 비교하고, 비교한 결과가 특정 범위 안에 존재하는지 여부를 판단하여 중심 픽셀(a)의 에지여부를 판단하게 된다. 중심 픽셀(a)에 대한 에지여부 판단이 완료되면, 동일한 방식으로 다음 row에 해당하는 중심 픽셀(d)과 좌측 대각 방향에 위치한 픽셀(e) 및 우측 대각 방향에 위치한 픽셀(f)에 대한 데이터 값을 비교하여 중심 픽셀(d) 픽셀에 대한 에지여부를 판단하게 된다.

상기와 같이, 한 번의 데이터 처리로 인해 해당 픽셀에 대한 에지 여부를 판단할 수 있기 때문에 종래의 x방향, y방향에 대해 두 번의 이미지 처리를 수행하는 방식에 비해 전력 소비를 줄일 수 있고, 처리 속도를 개선할 수 있다.

도 4는 도 3에 도시한 알고리즘을 구현하기 위한 에지검출회로를 나타낸다.

도 3 및 도 4를 참조하면, 본 발명에 따른 에지검출회로는 주변 픽셀 데이터 저장부(100) 및 중심 픽셀 데이터 저장부(200)를 포함한다.

주변 픽셀 데이터 저장부(100)는 에지를 판단하고자 하는 픽셀의 주변 픽셀들에 대한 데이터를 저장하고, 저장한 주변 픽셀에 대한 데이터를 출력한다. 좀 더 상세하게는 에지를 판단하고자 하는 픽셀을 중심으로 했을 때, 중심 픽셀에서 좌우 대각 방향에 배치된 픽셀에 대한 픽셀 데이터를 각각 출력한다. 일 예로, 주변 픽셀은 도 3에 도시한 N-1 row, N row 및 N+1 row에 있어서 P1 및 P3 픽셀에 해당하는 (b),(c),(e),(f),(h),(i) 픽셀일 수 있다.

이러한 주변 픽셀에 대한 데이터를 출력하기 위해 주변 픽셀 데이터 저장부(100)는 두 개의 커패시터와 두 개의 스위치를 포함할 수 있다.

즉, N-1 row, N row 및 N+1 row에 있어서 P1 또는 P3에 해당하는 픽셀에 리셋 또는 시그널 신호를 출력하는 P1 단자(P1) 및 P3 단자(P3)를 포함하고, P1 단자(P1) 및 P3 단자(P3)는 제1 커패시터(C1) 및 제2 커패시터(C2)에 각각 연결될 수 있다. 여기서, 제1 커패시터(C1)에는 P1 단자(P1)에서 입력된 P1 픽셀에 대한 리셋값 또는 시그널값이 저장될 수 있고, 제2 커패시터(C2)에는 P3 단자(P3)에서 입력된 P3 픽셀에 대한 리셋값 또는 시그널값이 저장될 수 있다.

이러한 제1 커패시터(C1) 및 제2 커패시터(C2)는 커패시터에 기준전압을 제공하는 기준전압 입력단자(Vref)와 연결된 제1 스위치(SW1) 및 중심 픽셀 데이터 저장부(200)와 연결된 제2 스위치(SW2)와 연결될 수 있다.

따라서, 주변 픽셀 데이터 저장부(100)는 제1 스위치(SW1)의 스위칭 동작에 의해 P1 단자(P1) 및 P3 단자(P3)에서 인가되는 리셋 신호 및 시그널 신호를 제1 커패시터(C1)와 제2 커패시터(C2)에 각각 저장하고, 저장된 정보를 제2 스위치(SW2)의 스위칭 동작에 의해 N-1 row, N row 및 N+1 row에 있어서 P1 및 P3에 해당하는 픽셀에 출력될 수 있다.

중심 픽셀 데이터 저장부(200)는 에지를 판단하고자 하는 중심 픽셀에 대한 데이터를 저장하고, 저장된 중심 픽셀에 대한 데이터를 출력한다. 일 예로, 중심 픽셀은 도 3에 도시한 N-1 row, N row 및 N+1 row에 있어서 P2에 해당하는 (a),(d),(g) 픽셀일 수 있다.

또한, 중심 픽셀 데이터 저장부(200)는 중심 픽셀에 대한 시그널 신호를 저장하고 출력하는 시그널 정보 저장부(210) 및 중심 픽셀에 대한 리셋 신호를 저장하고 출력하는 리셋 정보 저장부(220)를 포함할 수 있다.

이러한 중심 픽셀에 대한 데이터를 저장하고, 출력하기 위한 시그널 정보 저장부(210) 및 리셋 정보 저장부(220)는 3개의 P2 단자, 3개의 기준전압 입력 단자, 3개의 커패시터와 7개의 스위치를 포함할 수 있다.

즉, 시그널 정보 저장부(210)는 N-1 row, N row 및 N+1 row에 있어서 P2에 해당하는 중심 픽셀에 시그널 신호를 출력하는 제1 P2 단자(P2_1)를 포함하고, 상기 제1 P2 단자(P2_1)는 제3 스위치(SW3)와 연결될 수 있다. 또한, 제1 P2 단자(P2_1)는 제4 스위치(SW4)와 연결된 기준전압 입력단자(Vref)와 함께 제3 커패시터(C3)와 연결될 수 있다. 여기서, 제3 커패시터(C3)는 제3 커패시터(C3)에 저장된 시그널값을 P2 픽셀에 출력하도록 제5 스위치(SW5)와 연결될 수 있다.

중심 픽셀에 리셋 정보를 출력하는 리셋 정보 저장부(220)는 제2 P2 단자(P2_2) 및 제3 P2 단자(P2_3)를 포함하고, 여기서 제2 P2 단자(P2_2)는 제6 스위치(SW6)와 연결될 수 있다. 또한, 제2 P2 단자(P2_2)는 기준전압 입력단자(Vref)에 연결된 제4 커패시터(C4)에 연결될 수 있다. 제3 P2 단자(P2_3)는 제7 스위치(SW7)와 연결되고, 제7 스위치(SW7)와 함께 기준전압 입력단자(Vref)에 연결된 제5 커패시터(C5)에 연결될 수 있다.

여기서, 시그널 정보 저장부(210)의 제3 커패시터(C3)에는 제1 P2 단자(P2_1)와 기준전압 입력단자(Vref)에 의한 시그널값이 저장될 수 있다. 또한, 리셋 정보 저장부(220)의 제4 커패시터(C4) 및 제5 커패시터(C5)에는 제2 P2 단자(P2_2)와 기준전압 입력단자(Vref)에 의한 리셋값 및 제3 P2 단자(P2_3)와 기준전압 입력단자(Vref)에 의한 리셋값이 각각 저장될 수 있다.

리셋 정보 저장부(220)의 제2 P2 단자(P2_2) 및 제3 P2 단자(P2_3)에 의해 저장된 리셋값은 제4 커패시터(C4)와 연결된 제8 스위치(SW8)와 제5 커패시터(C5)와 연결된 제9 스위치(SW9)의 스위칭 동작에 의해 P2 및 P3 픽셀에 각각 출력될 수 있다.

상술한 바와 같이, 본 발명에 따른 에지검출회로는 픽셀에 리셋 정보 및 신호 정보를 인가하는 각각의 단자가 커패시터에 연결되고, 커패시터에 저장된 리셋 정보 및 시그널 정보의 특성을 이용하여 이미지에서 원하는 데이터만을 얻어 낼 수 있다.

이러한 커패시터의 용량(capacitance)은 P1 및 P3에 해당하는 픽셀의 리셋값 및 시그널값이 저장되는 제1 커패시터(C1)와 제2 커패시터(C2)의 용량을 동일하게 형성하고, P2에 해당하는 픽셀의 리셋값 및 시그널값이 저장되는 제3 커패시터(C3), 제4 커패시터(C4) 및 제5 커패시터(C5)의 용량을 동일하게 형성하되, 제3 커패시터(C3), 제4 커패시터(C4) 및 제5 커패시터(C5)의 용량을 제1 및 제2 커패시터(C1,C2) 용량의 두 배가 되도록 형성함이 바람직하다.

동작모드

도 5는 본 발명의 에지검출회로의 동작을 설명하기 위한 출력 파형도이다.

도 6 내지 도 11은 본 발명의 에지검출회로의 동작 방법을 설명하기 위한 회로도들이다.

도 3 내지 도 11을 참조하여 본 발명의 에지검출회로에 대한 검출 방식을 아래에 상세히 설명한다.

우선, 도 5의 출력 파형도를 살펴보면, 동작모드는 총 6개의 모드로 구분되며, 각각의 모드에 따라 클럭(clock, CLK) 신호가 인가되는 스위치와 신호의 형태가 정의된다. 즉, 모드1에서는 N번째 row에 리셋 신호가 인가되고, 모드2 및 모드 3에서는 N번째 row에 시그널 신호가 인가된다. 또한, 모드4에서는 N+1번째 row에 리셋 신호가 인가되고, 모드5 및 모드6에서는 N+1번째 row에 시그널 신호가 인가된다.

여기서, 인가되는 클럭 신호에 따른 스위칭 동작은 CLK1 신호에 의해 제1 스위치(SW1), CLK2 신호에 의해 제6 스위치(SW6), CLK3 신호에 의해 제3 스위치(SW3), CLK4 신호에 의해 제2 스위치(SW2) 및 제4 스위치(SW4), CLK5 신호에 의해 제9 스위치(SW9), CLK6 신호에 의해 제8 스위치(SW8), CLK7 신호에 의해 제3 스위치(SW3) 및 제5 스위치(SW5)가 각각 온/오프 제어될 수 있다.

도 6은 도 5의 모드1에 따른 회로 구성을 나타낸다. 도 3, 도 5 및 도 6을 참조하여 모드1에 따른 회로 동작을 설명하면, 모드1에서는 N번째 row에 리셋 신호를 입력하기 위해 CLK1 및 CLK2 클럭 신호가 인가되고, CLK1 및 CLK2의 클럭 신호에 의해 제1 스위치(SW1) 및 제6 스위치(SW6)가 온 상태가 된다. 즉, P1 단자(P1)에서는 N번째 row 중 P1 픽셀(b)의 리셋 신호인 P1R1 신호가 인가되고, P3 단자(P3)에서는 N번째 row 중 P3 픽셀(c)의 리셋 신호인 P3R1 신호가 인가된다. 따라서, 제1 스위치(SW1)의 스위칭 동작에 의해 제1 커패시터(C1)에는 기준전압(Vref)과 N번째 row에 대한 P1 픽셀(b)의 리셋값(Vref-P1R1)이 저장되고, 제2 커패시터(C2)에는 기준전압(Vref)과 N번째 row에 대한 P3 픽셀(c)의 리셋값(Vref-P3R1)이 저장된다.

또한, 제2 P2 단자(P2_2)에서는 N번째 row 중 P2 픽셀(d)의 리셋 신호인 P2R1 신호가 인가되고, 제6 스위치(SW6)의 스위칭 동작에 의해 제4 커패시터(C4)에는 기준전압(Vref)에 대한 N번째 row의 P2 픽셀(d)의 리셋값(P2R1-Vref)이 저장된다.

이렇게 모드1에서 제1 커패시터(C1), 제2 커패시터(C2) 및 제4 커패시터(C4)에 저장된 신호는 이전 데이터 처리에 필요한 신호를 나타낸다.

이때, 제3 커패시터(C3) 및 제5 커패시터(C5)에는 이전 모드 동작에 의해 N-1번째 row에 대한 P2 픽셀(a)의 시그널값(Vref-P2S0)과 N-1번째 row에 대한 P2 픽셀(a)의 리셋값(P2R0-Vref)이 각각 저장되어 있다.

도 7은 도 5의 모드2에 따른 회로 구성을 나타낸다. 도 3, 도 5 및 도 7을 참조하여 모드2에 따른 회로 동작을 설명하면, 모드2에서는 N번째 row에 시그널 신호를 입력하기 위해 CLK4 및 CLK5의 클럭 신호가 인가된다. 여기서, CLK4의 클럭 신호에 의해 제2 스위치(SW2) 및 제4 스위치(SW4)가 온 상태가 되고, CLK5의 클럭 신호에 의해 제9 스위치(SW9)가 온 상태가 된다. 즉, P1 단자(P1)에서는 N번째 row 중 P1 픽셀(b)의 시그널 신호인 P1S1 신호가 인가되고, P3 단자(P3)에서는 N번째 row 중 P3 픽셀(c)의 시그널 신호인 P3S1 신호가 인가된다.

따라서, N번째 row의 P1, P3 픽셀(b,c)에 해당하는 V_x값은 제1 커패시터(C1)에 저장된 리셋값(Vref-P1R1) 및 제2 커패시터(C2)에 저장된 리셋값(Vref-P3R1)과 P1 및 P3 단자(P1,P3)에 의해 인가되는 시그널값(P1S1, P3S1)에 의해 수학식 1과 같이 나타낼 수 있다.

여기서, ΔP₁₁은

로써, N번째 row의 P1 픽셀(b)에 해당하는 데이터 값을 나타내고, ΔP₃₁은

로써, N번째 row의 P3 픽셀(c)에 해당하는 데이터 값을 나타낸다.

또한, 제4 스위치(SW4) 및 제9 스위치(SW9)의 스위칭 동작에 의해 N-1번째 row의 P2 픽셀(a)에 해당하는 V_y값은 제3 커패시터(C3)에 저장된 시그널값(Vref-P2S0)과 제5 커패시터(C5)에 저장된 리셋값(P2R0-Vref)에 의해 수학식 2와 같이 나타낼 수 있다.

여기서, ΔP₂₀은

로써, N-1번째 row의 P2 픽셀(a)에 해당하는 데이터 값을 나타낸다.

최종적으로, 제2 스위치(SW2)의 스위칭 동작에 의해 V_x와 V_y가 연결됨으로, 최종 출력 V_out은 각각의 커패시터값 차이에 의해 수학식 3과 같이 나타낼 수 있다.

즉, 수학식 3에서와 같이, N-1번째 row의 중심 픽셀(a)에 대한 N번째 row의 주변 픽셀(b,c)의 차이값을 계산하고, 그 차이값이 일정한 임계값에 대해 그 이상 또는 이하가 되면 N-1번째 row의 중심 픽셀(a)의 이미지를 에지로 판단하게 된다.

하기에 설명하게 될 모드 동작에서는 N번째 row의 중심 픽셀(d)에 대한 N+1번째 row의 주변 픽셀(e,f)의 차이값을 이용하여 N번째 row의 중심 픽셀(d)의 이미지에 대해 에지여부를 판단하게 된다. 즉, 중심 픽셀인 P2 픽셀과 중심 픽셀에 대해 좌우 대각 방향의 주변 픽셀인 P1,P3 픽셀의 차이값을 이용하여 중심 픽셀인 P2의 이미지에 대해 에지여부를 판단할 수 있다.

따라서, 본 발명에 따른 에지검출회로는 종래의 x방향, y방향에 대해 두 번의 이미지 처리를 필요로 하는 Roberts mask 방식에 비해 한 번의 처리로 에지 이미지를 얻어낼 수 있다. 또한, 별도의 ISP(Image Signal Processor)를 사용하지 않고 이미지 센서 자체 내에서 최종 데이터인 에지 이미지를 얻어낼 수 있기 때문에 종래에 비해 전력 소비를 줄일 수 있고, 처리 속도가 향상되는 효과를 갖는다.

계속해서, 도 8은 도 5의 모드3에 따른 회로 구성을 나타낸다. 도 3, 도 5 및 도 8을 참조하여 모드3에 따른 회로 동작을 설명하면, 모드3에서는 모드2에서와 같이 N번째 row에 시그널 신호를 입력하기 위해 CLK7의 클럭 신호가 인가된다. 여기서, CLK7의 클럭 신호에 의해 제3 스위치(SW3) 및 제5 스위치(SW5)가 온 상태가 된다. 즉, 제1 P2 단자(P2_1)에서는 N번째 row 중 P2 픽셀(d)의 시그널 신호인 P2S1 신호가 인가된다. 따라서, 제3 스위치(SW3) 및 제5 스위치(SW5)의 스위칭 동작에 의해 제3 커패시터(C3)에는 기준전압(Vref)과 N번째 row의 P2 픽셀(d)의 시그널값(Vref-P2S1)이 저장된다.

이때, 제1 커패시터(C1)에는 P1 단자(P1)에 의해 P1S1이 인가되고, 제2 커패시터(C2)에는 P3 단자(P3)에 의해 P3S1이 인가된다. 또한, 제4 커패시터(C4)에는 N번째 row에 대한 P2 픽셀(d)의 리셋값(P2R1-Vref)이 저장되어 있고, 제5 커패시터(C5)에는 기준전압(Vref)이 인가된다.

도 9는 도 5의 모드4에 따른 회로 구성을 나타낸다. 도 3, 도 5 및 도 9를 참조하여 모드4에 따른 회로 동작을 설명하면, 모드4에서는 N+1번째 row에 리셋 신호를 입력하기 위해 CLK1 및 CLK3 클럭 신호가 인가되고, CLK1 및 CLK3의 클럭 신호에 의해 제1 스위치(SW1) 및 제7 스위치(SW7)가 온 상태가 된다. 즉, P1 단자(P1)에서는 N+1번째 row 중 P1 픽셀(e)의 리셋 신호인 P1R2 신호가 인가되고, P3 단자(P3)에서는 N+1번째 row 중 P3 픽셀(f)의 리셋 신호인 P3R2 신호가 인가된다. 따라서, 제1 스위치(SW1)의 스위칭 동작에 의해 제1 커패시터(C1)는 기준전압(Vref)과 N+1번째 row에 대한 P1 픽셀(e)의 리셋값(Vref-P1R2)이 저장되고, 제2 커패시터(C2)에는 기준전압(Vref)과 N+1번째 row에 대한 P3 픽셀(f)의 리셋값(Vref-P3R2)이 저장된다.

또한, 제3 P2 단자(P2_3)에서는 N+1번째 row 중 P2 픽셀(g)의 리셋 신호인 P2R2 신호가 인가되고, 제7 스위치(SW7)의 스위칭 동작에 의해 제5 커패시터(C5)에는 기준전압에 대한 N+1번째 row의 P2 픽셀(g)의 리셋값(P2R2-Vref)이 저장된다.

이때, 제3 커패시터(C3) 및 제4 커패시터(C4)에는 이전 모드 동작에 의해 N번째 row에 대한 P2 픽셀(d)의 시그널값(Vref-P2S1)과 N번째 row에 대한 P2 픽셀(d)의 리셋값(P2R1-Vref)이 각각 저장되어 있다.

도 10은 도 5의 모드5에 따른 회로 구성을 나타낸다. 도 3, 도 5 및 도 10을 참조하여 모드5에 따른 회로 동작을 설명하면, 모드5에서는 N+1번째 row에 시그널 신호를 입력하기 위해 CLK4 및 CLK6의 클럭 신호가 인가된다. 여기서, CLK4의 클럭 신호에 의해 제2 스위치(SW2) 및 제4 스위치(SW4)가 온 상태가 되고, CLK6의 클럭 신호에 의해 제8 스위치(SW8)가 온 상태가 된다. 즉, P1 단자(P1)에서는 N+1번째 row 중 P1 픽셀(e)의 시그널 신호인 P1S2 신호가 인가되고, P3 단자(P3)에서는 N+1번째 row 중 P3 픽셀(f)의 시그널 신호인 P3S2 신호가 인가된다.

따라서, N+1번째 row의 P1, P3 픽셀(e,f)에 해당하는 V_x값은 제1 커패시터(C1)에 저장된 리셋값(Vref-P1R2) 및 제2 커패시터(C2)에 저장된 리셋값(Vref-P3R2)과 P1 및 P3 단자(P3)에 의해 인가되는 시그널값(P1S2, P3S2)에 의해 수학식 4과 같이 나타낼 수 있다.

여기서, ΔP₁₂는

로써, N+1번째 row의 P1 픽셀(e)에 해당하는 데이터 값을 나타내고, ΔP₃₂는

로써, N+1번째 row의 P3 픽셀(f)에 해당하는 데이터 값을 나타낸다.

또한, 제4 스위치(SW4) 및 제8 스위치(SW8)의 스위칭 동작에 의해 N번째 row의 P2(d)에 해당하는 V_y값은 제3 커패시터(C3)에 저장된 시그널값(Vref-P2S1)과 제4 커패시터(C4)에 저장된 리셋값(P2R1-Vref)에 의해 수학식 5와 같이 나타낼 수 있다.

여기서, ΔP₂₁은

로써, N번째 row의 P2 픽셀(d)에 해당하는 데이터 값을 나타낸다.

최종적으로, 제2 스위치(SW2)의 스위칭 동작에 의해 V_x와 V_y가 연결됨으로, 최종 출력 V_out은 각각의 커패시터값 차이에 의해 수학식 6과 같이 나타낼 수 있다.

즉, 수학식 6에서와 같이, N번째 row의 중심 픽셀(d)에 대한 N+1번째 row의 주변 픽셀(e,f)의 차이값을 계산하고, 그 차이값이 일정한 임계값에 대해 그 이상 또는 이하가 되면 N번째 row의 중심 픽셀(d)의 이미지를 에지로 판단하게 된다.

도 11은 도 5의 모드6에 따른 회로 구성을 나타낸다. 도 3, 도 5 및 도 11을 참조하여 모드6에 따른 회로 동작을 설명하면, 모드6에서는 모드5에서와 같이 N+1번째 row에 시그널 신호를 입력하기 위해 CLK7의 클럭 신호가 인가된다. 여기서, CLK7의 클럭 신호에 의해 제3 스위치(SW3) 및 제5 스위치(SW5)가 온 상태가 된다. 즉, 제1 P2 단자(P2_1)에서는 N+1번째 row 중 P2 픽셀(g)의 시그널 신호인 P2S2 신호가 인가된다. 따라서, 제3 스위치(SW3) 및 제5 스위치(SW5)의 스위칭 동작에 의해 제3 커패시터(C3)에는 기준전압(Vref)에 대한 N+1번째 row의 P2 픽셀(g)의 시그널값(Vref-P2S2)이 저장된다.

이후, 상술한 모드1 내지 모드 6의 동작을 반복하여 N+2,N+3∼에 해당하는 row와 P4,P5∼에 해당하는 에지 데이터를 추출함으로써 이미지의 에지여부를 판단할 수 있다.

상술한 바와 같이, 본 발명에 따른 에지검출회로 및 방법은 종래의 x방향, y방향 두 번의 이미지 처리를 필요로 하는 Roberts mask 알고리즘 방식에 비해 한 번의 처리로 에지 이미지를 얻을 수 있고, 커패시터 특성을 이용하여 이미지에서 원하는 데이터만을 추출할 수 있기 때문에 Mask 처리를 하드웨어 상에 쉽게 구현이 가능하다. 또한, ISP를 사용하지 않고 이미지 센서 자체 내에서 최종 데이터인 에지 이미지를 얻을 수 있기 때문에 전력 소비를 줄일 수 있고, 처리 속도를 향상시킬 수 있는 효과가 있다.

한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

100 : 주변 픽셀 데이터 저장부 200 : 중심 픽셀 데이터 저장부
210 : 시그널 정보 저장부 220 : 리셋 정보 저장부
C1: 제1 커패시터 C2 : 제2 커패시터
C3: 제3 커패시터 C4 : 제4 커패시터
C5: 제5 커패시터 SW1 : 제1 스위치
SW2 : 제2 스위치 SW3 : 제3 스위치
SW4 : 제4 스위치 SW5 : 제5 스위치
SW6 : 제6 스위치 SW7 : 제7 스위치
SW8 : 제8 스위치 SW9 : 제9 스위치

Claims

에지를 판단하고자 하는 중심 픽셀에 대한 데이터 정보를 커패시터에 저장하고, 상기 커패시터에 저장된 상기 중심 픽셀에 대한 데이터 정보를 출력하는 중심 픽셀 데이터 저장부; 및
상기 중심 픽셀을 중심으로 배치된 주변 픽셀에 대한 데이터 정보를 커패시터에 저장하고, 상기 커패시터에 저장된 상기 주변 픽셀에 대한 데이터 정보를 출력하는 주변 픽셀 데이터 저장부를 포함하고,
상기 중심 픽셀 데이터 저장부에 의해 출력된 중심 픽셀 데이터 정보를 상기 주변 픽셀 데이터 저장부에 의해 출력된 주변 픽셀 데이터 정보와 비교하여 상기 중심 픽셀의 에지 여부를 판단하는 것인 에지검출회로.
제1항에 있어서,
상기 주변 픽셀은 상기 중심 픽셀을 중심으로 좌우 대각 방향에 위치하는 제1 주변 픽셀 및 제2 주변 픽셀을 포함하는 에지검출회로.
제2항에 있어서, 상기 주변 픽셀 데이터 저장부는,
상기 제1 주변 픽셀에 대해 리셋 신호 또는 시그널 신호를 인가하는 제1 주변 픽셀 입력 단자;
상기 제2 주변 픽셀에 대해 리셋 신호 또는 시그널 신호를 인가하는 제2 주변 픽셀 입력 단자;
상기 제1 주변 픽셀 입력 단자에서 인가된 리셋 신호 또는 시그널 신호를 저장하는 제1 커패시터;
상기 제2 주변 픽셀 입력 단자에서 인가된 리셋 신호 또는 시그널 신호를 저장하는 제2 커패시터;
기준전압 입력단자와 연결되고, 스위칭 동작에 의해 상기 제1 커패시터와 상기 제2 커패시터에 기준전압을 제공하는 제1 스위치; 및
상기 제1 커패시터와 상기 제2 커패시터에 연결되고, 스위칭 동작에 의해 상기 제1 커패시터와 상기 제2 커패시터에 저장된 값을 출력하는 제2 스위치를 포함하는 에지검출회로.
제1항에 있어서, 상기 중심 픽셀 데이터 저장부는,
상기 중심 픽셀에 대한 시그널 신호를 저장하고 출력하는 시그널 정보 저장부; 및
상기 중심 픽셀에 대한 리셋 신호를 저장하고 출력하는 리셋 정보 저장부를 포함하는 에지검출회로.
제4항에 있어서, 상기 시그널 정보 저장부는,
상기 중심 픽셀에 대해 시그널 신호를 인가하는 시그널 신호 입력단자;
상기 시그널 신호 입력단자와 연결된 제3 스위치;
상기 시그널 신호 입력단자에서 인가된 시그널 신호를 저장하는 제3 커패시터;
기준전압 입력 단자와 연결되고, 스위칭 동작에 의해 상기 제3 커패시터에 기준전압을 제공하는 제4 스위치; 및
상기 제3 커패시터와 연결되고, 스위칭 동작에 의해 상기 제3 커패시터에 저장된 값을 출력하는 제5 스위치를 포함하는 에지검출회로.
제4항에 있어서, 상기 리셋 정보 저장부는,
상기 중심 픽셀에 대해 리셋 신호를 인가하는 제1 리셋 신호 입력단자 및 제2 리셋 신호 입력단자;
상기 제1 리셋 신호 입력단자와 연결된 제6 스위치;
상기 제2 리셋 신호 입력단자와 연결된 제7 스위치;
기준전압 입력단자와 연결되고, 상기 제6 스위치의 스위칭 동작에 의해 상기 제1 리셋 신호 입력단자에서 인가된 리셋 신호를 저장하는 제4 커패시터;
기준전압 입력단자와 연결되고, 상기 제7 스위치의 스위칭 동작에 의해 상기 제2 리셋 신호 입력단자에서 인가된 리셋 신호를 저장하는 제5 커패시터;
상기 제4 커패시터와 연결되고, 스위칭 동작에 의해 상기 제4 커패시터에 저장된 값을 출력하는 제8 스위치; 및
상기 제5 커패시터와 연결되고, 스위칭 동작에 의해 상기 제5 커패시터에 저장된 값을 출력하는 제9 스위치를 포함하는 에지검출회로.
제1항에 있어서,
상기 중심 픽셀에 대한 데이터 정보를 저장하는 커패시터의 용량은 상기 주변 픽셀에 대한 데이터 정보를 저장하는 커패시터 용량의 두 배의 용량을 갖는 것인 에지검출회로.
에지를 판단하고자 하는 중심 픽셀 및 상기 중심 픽셀을 중심으로 배치된 주변 픽셀에 대한 리셋 신호를 각각 저장하는 단계;
상기 주변 픽셀에 대한 시그널 신호를 인가하는 단계;
상기 주변 픽셀에 상기 저장된 리셋 신호와 상기 시그널 신호를 출력하는 단계;
상기 중심 픽셀에 상기 저장된 리셋 신호와 기 저장된 시그널 신호를 출력하는 단계; 및
상기 중심 픽셀에 출력된 출력값과 상기 주변 픽셀에 출력된 출력값을 이용하여 에지 여부를 판단하는 단계를 포함하는 에지검출회로를 이용한 에지검출방법.
제8항에 있어서, 상기 에지 여부를 판단하는 단계는,
상기 중심 픽셀의 출력값과 상기 주변 픽셀의 출력값에 대한 차이값이 소정의 임계값에 대해 이상 또는 이하의 값을 가질 때 상기 중심 픽셀을 에지로 판단하는 단계를 더 포함하는 에지검출회로의 구동방법.
제8항에 있어서,
상기 주변 픽셀은 상기 중심 픽셀을 중심으로 좌우 대각 방향에 위치하는 제1 주변 픽셀 및 제2 주변 픽셀을 포함하는 에지검출회로의 구동방법.
제10항에 있어서, 상기 데이터 정보를 저장하는 단계에서,
상기 제1 주변 픽셀의 리셋 신호 또는 시그널 신호를 저장하는 제1 커패시터;
상기 제2 주변 픽셀의 리셋 신호 또는 시그널 신호를 저장하는 제2 커패시터;
상기 중심 픽셀의 시그널 신호를 저장하는 제3 커패시터; 및
상기 중심 픽셀의 리셋 신호를 저장하는 제4 커패시터 및 제5 커패시터를 포함하는 에지검출회로의 구동방법.
제11항에 있어서,
상기 제1 커패시터 및 제2 커패시터는 동일한 용량을 갖되, 동일한 용량을 갖는 제3 커패시터, 제4 커패시터 및 제5 커패시터의 2배의 용량을 갖는 것인 에지검출회로의 구동방법.
제8항에 있어서,
상기 주변 픽셀은 N번째(N은 자연수) 로우(row)에 위치하는 픽셀이고, 상기 중심 픽셀은 N-1번째 로우(row)에 위치하는 픽셀이되, 상기 중심 픽셀은 상기 주변 픽셀 사이에 위치하는 픽셀인 것인 에지검출회로의 구동방법.
제8항에 있어서,
상기 중심 픽셀에 출력되는 출력값과 상기 주변 픽셀에 출력되는 출력값은 하나의 로우(row)씩 출력되는 것인 에지검출회로의 구동방법.
제8항에 있어서,
상기 리셋 신호 및 상기 시그널 신호는 하나의 픽셀에 각각 출력되는 것인 에지검출회로의 구동방법.
제8항에 있어서,
상기 에지 여부를 판단하기 위한 마스크는 3×3 크기의 마스크를 갖는 것인 에지검출회로의 구동방법.