KR20200081217A - 집적 회로 패키지 및 방법 - Google Patents

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KR20200081217A
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슈-롱 춘
쿠오 룽 판
페이-수안 리
치엔 링 황
유-치아 라이
틴-하오 쿠오
하오-이 차이
첸-후아 유
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일 실시예에서, 디바이스는, 집적 회로 다이들, 집적 회로 다이들 주위의 밀봉재(encapsulant), 밀봉재 및 집적 회로 다이들 위의 재배선 구조물, 및 재배선 구조물 위의 소켓들을 포함하는 패키지 컴포넌트; 소켓들에 물리적으로 결합된 기계적 브레이스(mechanical brace) ― 기계적 브레이스는 개구들을 가지며, 개구들 각각은 소켓들의 개별 소켓을 노출함 ― ; 밀봉재 및 집적 회로 다이들에 물리적으로 그리고 열적으로 결합된 열 모듈; 및 열 모듈, 기계적 브레이스 및 패키지 컴포넌트를 관통해 연장되는 볼트들을 포함한다.

Description

집적 회로 패키지 및 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD}
본 출원은, 2018년 12월 26일에 출원된 미국 가출원 제62/784,941호를 우선권으로 주장하며, 이로써 이 출원은 인용에 의해 본원에 통합된다.
반도체 기술들이 계속 발전함에 따라, 집적 회로 다이들은 점점 더 작아지고 있다. 또한, 더 많은 기능들이 다이들에 통합되고 있다. 따라서, 다이들에 의해 요구되는 입력/출력(I/O) 패드들의 수는 증가하는 반면, I/O 패드들에 대해 사용 가능한 영역은 감소?g다. I/O 패드들의 밀도는 시간이 지남에 따라 빠르게 상승하여 다이 패키징의 어려움을 증가시킨다.
일부 패키징 기술들에서, 집적 회로 다이들은 이들이 패키징되기 전에 웨이퍼들로부터 개별화된다. 이 패키징 기술의 유리한 특징은 다이 상의 I/O 패드들이 더 넓은 영역으로 재배선될 수 있게 하는 팬-아웃 패키지(fan-out package)들을 형성하는 가능성이다. 따라서, 다이들 표면들 상의 I/O 패드들의 수가 증가될 수 있다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 실척대로 그려지진 않는다는 것에 주의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1은 일부 실시예들에 따른 집적 회로 다이의 단면도를 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10 및 도 11은 일부 실시예들에 따라 패키지 컴포넌트를 형성하기 위한 프로세스 동안 중간 단계들의 다양한 도면들을 예시한다.
도 12 및 도 13은 일부 실시예들에 따라 열 모듈과 기계적 브레이스 사이에 패키지 컴포넌트를 고정하기 위한 프로세스의 다양한 도면을 예시한다.
도 14 및 도 15는 다양한 실시예들에 따른 기계적 브레이스의 양상들을 예시한다.
도 16a, 도 16b 및 도 16c는 일부 실시예들에 따른 기계적 브레이스의 하향식도들이다.
도 17a, 도 17b 및 도 17c는 일부 실시예들에 따른 기계적 브레이스의 하향식도들이다.
도 18a, 도 18b 및 도 18c는 일부 실시예들에 따른 기계적 브레이스들의 하향식도들이다.
도 19는 일부 실시예들에 따른 시스템-온-웨이퍼(system-on-wafer) 조립체에서의 모듈 설치의 단면도를 예시한다.
다음의 개시내용은 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략화하기 위해 컴포넌트들 및 어레인지먼트들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 글자들을 반복할 수 있다. 이러한 반복은 간략화 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "아래 있는", "아래", "하위", "위에 있는", "상위" 등과 같은 공간적으로 상대적인 용어들은 본원에서 설명의 용이함을 위해, 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하는 데 이용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본원에서 이용되는 공간적으로 상대적인 기술어(descriptor)들은 마찬가지로 상응하게 해석될 수 있다.
일부 실시예들에 따르면, 시스템-온-웨이퍼 조립체(system-on-wafer assembly)는 열 모듈과 기계적 브레이스 사이에 패키지 구조물을 클램핑(clamping)함으로써 형성된다. 기계적 브레이스는 강성 층 및 연성 층을 포함한다. 강성 층은 시스템-온-웨이퍼 조립체에 기계적 지지를 제공하여 휨(warpage)을 감소시킨다. 연성 층은 강성 층과 패키지 구조물 사이에 배치되고, 패키지 구조물의 피처들과 같은 하부의 피처들에 부합한다. 연성 층은 기계적 브레이스에 의해 열 모듈 및 패키지 구조물 상에 가해지는 압력의 균일성을 증가시키는 것을 돕는다. 따라서, 조립체로부터의 열 소산이 개선될 수 있다.
도 1은 일부 실시예들에 따른 집적 회로 다이(50)의 단면도를 예시한다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하기 위해 후속 프로세싱에서 패키징될 것이다. 집적 회로 다이(50)는 로직 다이(예를 들어, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템-온-칩(SoC), 애플리케이션 프로세서(AP), 마이크로제어기 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(PMIC) 다이), 라디오 주파수(RF) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예를 들어, 디지털 신호 프로세싱(DSP) 다이), 프론트-엔드 다이(예를 들어, 아날로그 프론트-엔드(AFE) 다이들), 애플리케이션-특정 다이(예를 들어, 주문형 집적 회로(ASIC), 필드-프로그래밍 가능 게이트 어레이(FPGA)) 등 또는 이들의 조합들일 수 있다.
집적 회로 다이(50)는 웨이퍼에 형성될 수 있으며, 이 웨이퍼는 복수의 집적 회로 다이들을 형성하기 위해 후속 단계들에서 개별화되는 상이한 디바이스 구역들을 포함할 수 있다. 집적 회로 다이(50)는 집적 회로들을 형성하도록 적용 가능한 제조 프로세스에 따라 프로세싱될 수 있다. 예를 들어, 집적 회로 다이(50)는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(52) 또는 SOI(semiconductor-on-insulator) 기판의 활성 층을 포함한다. 반도체 기판(52)은 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층-레이어드 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 반도체 기판(52)은 때로는, 전방 측으로 불리는 활성 표면(예를 들어, 도 1에서 위를 향하는 표면) 및 때로는 후방 측으로 불리는 비활성 표면(예를 들어, 도 1에서 아래를 향하는 표면)을 갖는다. 디바이스들은 반도체 기판(52)의 전방 표면에 형성될 수 있다. 디바이스들은 능동 디바이스(예를 들어, 트랜지스터들, 다이오드들 등), 커패시터들, 저항기들 등일 수 있다. 상호접속(interconnect) 구조물이 반도체 기판(52) 위에 있고, 집적 회로를 형성하도록 디바이스들을 상호연결한다. 상호접속 구조물은 예를 들어, 반도체 기판(52) 상의 유전체 층들 내의 금속화 패턴들에 의해 형성될 수 있다. 금속화 패턴들은 하나 이상의 저(low)-k 유전체 층들에 형성된 금속 라인들 및 비아들을 포함한다. 상호접속 구조물의 금속화 패턴들은 반도체 기판(52)의 디바이스들에 전기적으로 결합된다.
집적 회로 다이(50)는 외부 연결들이 이루어지게 하는, 알루미늄 패드들과 같은 패드들(62)을 더 포함한다. 패드들(62)은 집적 회로 다이(50)의 활성 측 상에, 이를테면, 이를테면, 상호접속 구조물에 및/또는 상호접속 구조물 상에 있다. 하나 이상의 패시베이션 막들(64)이 집적 회로 다이(50) 상에, 이를테면, 상호접속 구조물 및 패드들(62)의 부분들 상에 있다. 개구들은 패시베이션 막들(64)을 관통해 패드(62)로 연장된다. 도전성 필라들(예를 들어, 구리와 같은 금속으로 형성됨)과 같은 다이 커넥터(66)가 패시베이션 막(64)의 개구들을 관통해 연장되고, 패드들(62)의 개별 패드들에 물리적으로 그리고 전기적으로 결합된다. 다이 커넥터들(66)은 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터들(66)은 집적 회로 다이(50) 의 개별 집적 회로들을 전기적으로 결합한다.
선택적으로, 솔더 구역들(예를 들어, 솔더 볼들 또는 솔더 범프들)이 패드(62) 상에 배치될 수 있다. 솔더 볼들은 집적 회로 다이(50)에 대한 칩 프로브(CP) 테스트를 수행하기 위해 사용될 수 있다. 집적 회로 다이(50)가 KGD(known good die)인지를 확인하기 위해 집적 회로 다이(50)에 대해 CP 테스트가 수행될 수 있다. 따라서, KGD들인 집적 회로 다이들(50)만이 후속 프로세싱을 경험하여 패키징되고, CP 테스트에 실패한 다이들은 패키징되지 않는다. 테스트 후, 솔더 구역들은 후속 프로세싱 단계들에서 제거될 수 있다.
유전체 층(68)은 집적 회로 다이(50)의 활성 측 상에, 이를테면, 패시베이션 막들(64) 및 다이 커넥터들(66) 상에 있을 수 있다(또는 그렇지 않을 수 있음). 유전체 층(68)은 다이 커넥터들(66)을 측방향으로 캡슐화하고 유전체 층(68)은 집적 회로 다이(50)와 측방향에서 거의 동일하다. 초기에, 유전체 층(68)은 유전체 층(68)의 최상부 표면이 다이 커넥터들(66)의 최상부 표면들 위에 있도록 다이 커넥터(66)들을 매립한다. 솔더 구역들이 다이 커넥터들(66) 상에 배치되는 일부 실시예들에서, 유전체 층(68)은 또한 솔더 구역들을 매립할 수 있다. 대안적으로, 솔더 구역들은 유전체 층(68)을 형성하기 전에 제거될 수 있다.
유전체 층(68)은 폴리벤조옥사졸(PBO), 폴리이미드, 벤조사이클로부텐(BCB) 등과 같은 중합체; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG) 등과 같은 산화물 등, 또는 이들의 조합일 수 있다. 유전체 층(68)은 예를 들어, 스핀 코팅, 라미네이션, 화학 기상 증착(CVD) 등에 의해 형성될 수 있다. 일부 실시예들에서, 다이 커넥터들(66)은 집적 회로 다이(50)의 형성 동안 유전체 층(68)을 통해 노출된다. 일부 실시예들에서, 다이 커넥터들(66)은 매립된 채로 유지되고 집적 회로 다이(50)를 패키징하기 위한 후속 프로세스 동안 노출된다. 다이 커넥터들(66)을 노출하는 것은, 다이 커넥터들(66) 상에 존재할 수 있는 임의의 솔더 구역들을 제거할 수 있다.
일부 실시예들에서, 집적 회로 다이(50)는 다수의 반도체 기판들(52)을 포함하는 스택된 디바이스이다. 예를 들어, 집적 회로 다이(50)는 다수의 메모리 다이들을 포함하는, 하이브리드 메모리 큐브(HMC) 디바이스, 고 대역폭 메모리(HBM) 디바이스 등과 같은 메모리 디바이스일 수 있다. 이러한 실시예들에서, 집적 회로 다이(50)는 TSV(through-substrate via)들에 의해 상호연결된 다수의 반도체 기판들(52)을 포함한다. 반도체 기판들(52) 각각은 상호접속 구조물을 가질 수 있다(또는 그렇지 않을 수 있음).
도 2 내지 도 11은 일부 실시예들에 따라 패키지 컴포넌트(100)를 형성하기 위한 프로세스 동안 중간 단계들의 다양한 도면들을 예시한다. 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 11은 단면도들이고, 도 10은 하향식도이다. 패키지 컴포넌트(100)는 다수의 패키지 구역들을 갖는 재구성된 웨이퍼이며, 집적 회로 다이들(50) 중 하나 이상은 패키지 구역들 각각에 패키징된다. 패키지 구역들은 컴퓨팅 사이트들(101) 및 연결 사이트들(102)을 포함한다. 컴퓨팅 사이트들(101) 각각은 로직 기능들, 메모리 기능들 등을 가질 수 있고, 패키지 컴포넌트(100)는, 컴퓨팅 사이트들(101) 및 연결 사이트들(102)을 포함하는 단일 컴퓨팅 디바이스 이를테면, 시스템-온-웨이퍼(SoW) 디바이스일 수 있다. 예를 들어, 패키지 컴포넌트(100)는 인공 지능(AI) 가속기일 수 있고, 각각의 컴퓨팅 사이트(101)는 AI 가속기에 대한 신경망 노드일 수 있다. 연결 사이트들(102) 각각은 예를 들어, 외부 커넥터들을 가질 수 있고, 패키지 컴포넌트(100)의 컴퓨팅 사이트들(101)은 연결 사이트들(102)을 통해 외부 시스템에 연결될 수 있다. 패키지 컴포넌트(100)를 위한 예시적인 시스템들은 AI 서버들, 고성능 컴퓨팅(HPC) 시스템들, 고전력 컴퓨팅 디바이스들, 클라우드 컴퓨팅 시스템들, 에지 컴퓨팅 시스템들 등을 포함한다. 2개의 컴퓨팅 사이트들(101), 예를 들어 컴퓨팅 사이트들(101A 및 101B) 및 하나의 연결 사이트(102), 예를 들어, 연결 사이트(102A)가 예시되지만, 패키지 컴포넌트(100)는 다수의 컴퓨팅 사이트들(101) 및 연결 사이트들(102)을 포함할 수 있고 사이트는 다양한 방식으로 배치될 수 있다는 것이 인지되어야 한다. 패키지 컴포넌트(100)에 대한 예시적인 레이아웃들은 도 10과 관련하여 예시되고 논의된다. 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 11은 도 10의 단면 A-A에 의해 표시된 것과 같은 패키지 컴포넌트(100)의 부분만을 도시한다.
도 2에서, 캐리어 기판(103)이 제공되고, 캐리어 기판(103) 상에 접착제 층(104)이 형성된다. 캐리어 기판(103)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(103)은 웨이퍼일 수 있어서, 다수의 패키지들이 캐리어 기판(103) 상에서 동시에 형성될 수 있다. 접착제 층(104)은 후속 단계에서 형성될 상부의 구조물들로부터 캐리어 기판(103)과 함께 제거될 수 있다. 일부 실시예들에서, 접착제 층(104)은 임의의 적합한 접착제, 에폭시, 다이 부착 막(DAF) 등이고, 캐리어 기판(103)의 표면 위에 도포된다.
그 후, 집적 회로 다이들(50)이 접착제 층(104)에 부착된다. 원하는 유형 및 수량의 집적 회로 다이들(50)이 컴퓨팅 사이트들(101A 및 101B) 및 연결 사이트(102A) 각각에 부착된다. 일부 실시예들에서, SoC 다이(50A)와 같은 제 1 유형의 집적 회로 다이가 각각의 컴퓨팅 사이트(101A 및 101B)에 부착되고, I/O 인터페이스 다이(50B)와 같은 제 2 유형의 집적 회로 다이가 연결 사이트(102A)에 부착된다. 단일 집적 회로 다이(50)가 각각의 사이트에 예시되지만, 다수의 집적 회로 다이들은 사이트의 일부 또는 전부에서 서로 인접하게 부착될 수 있다는 것이 인지되어야 한다. 다수의 집적 회로 다이들이 각각의 컴퓨팅 사이트(101A 및 101B)에 부착될 때, 이들은 동일한 기술 노드 또는 상이한 기술 노드들로 이루어질 수 있다. 예를 들어, 집적 회로 다이(50)는 10 nm 기술 노드에 형성된 다이들, 7 nm 기술 노드에 형성된 다이들 등 또는 이들의 조합들을 포함할 수 있다.
도 3에서, 밀봉재(106)가 다양한 컴포넌트들 상에 그리고 그 주위에 형성된다. 형성 후에, 밀봉재(106)는 집적 회로 다이(50)를 캡슐화한다. 밀봉재(106)는 성형 화합물, 에폭시 등일 수 있고, 압축 성형, 트랜스퍼 성형 등에 의해 도포될 수 있다. 밀봉재(106)는 액체 또는 반-액체 형태로 도포되고 그 후 후속적으로 경화될 수 있다. 일부 실시예들에서, 밀봉재(106)는, 집적 회로 다이(50)가 매립되거나 커버되도록 캐리어 기판(103) 위에 형성되고, 그 후, 집적 회로 다이(50)의 다이 커넥터들(66)을 노출시키도록 밀봉재(106) 상에서 평탄화 프로세스가 수행된다. 밀봉재(106), 다이 커넥터들(66) 및 유전체 층들(68)의 최상부 표면들은 평탄화 프로세스 후에 동일 평면에 있다. 평탄화 프로세스는 예를 들어, 화학-기계적 폴리싱(CMP)일 수 있다.
도 4 내지 도 6에서, 미세-피처 부분(fine-featured portion)(108A) 및 거친 피처 부분(coarse-featured portion)(108B)(도 6 참조)를 갖는 재배선 구조물(108)이 밀봉재(106) 및 집적 회로 다이들(50) 위에 형성된다. 재배선 구조물(108)은 금속화 패턴들, 유전체 층들 및 UBM들(under-bump metallurgies)을 포함한다. 금속화 패턴들은 또한 재배선 층들 또는 재배선 라인들로서 지칭될 수 있다. 재배선 구조물(108)은 6개의 층들의 금속화 패턴들을 갖는 예로서 도시된다. 더 많거나 더 적은 유전체 층들 및 금속화 패턴들이 재배선 구조물(108)에 형성될 수 있다. 더 적은 유전체 층들 및 금속화 패턴들이 형성되는 경우, 아래에서 논의되는 단계들 및 프로세스는 생략될 수 있다. 더 많은 유전체 층들 및 금속화 패턴들이 형성되는 경우, 아래에서 논의되는 단계들 및 프로세스들은 반복될 수 있다. 재배선 구조물(108)의 미세-피처 부분(108A) 및 거친 피처 부분(108B)은 상이한 크기들의 금속화 패턴들 및 유전체 층들을 포함한다.
도 4에서, 재배선 구조물(108)의 미세-피처 부분(108A)이 형성된다. 재배선 구조물(108)의 미세-피처 부분(108A)은 유전체 층들(110, 114, 118 및 122); 및 금속화 패턴들(112, 116 및 120)을 포함한다. 일부 실시예들에서, 유전체 층들(114, 118 및 122)은 동일한 유전체 재료로 형성되고, 동일한 두께로 형성된다. 마찬가지로, 일부 실시예들에서, 금속화 패턴들(112, 116 및 120)의 도전성 피처들은 동일한 도전성 재료로 형성되고 동일한 두께로 형성된다. 특히, 유전체 층들(114, 118 및 122)은 3㎛ 내지 약 15㎛의 범위와 같이 작은 제 1 두께(T1)를 가지며, 금속화 패턴들(112, 116 및 120)의 도전성 피처들은 0.5㎛ 내지 약 6㎛의 범위와 같이 작은 제 2 두께(T2)를 갖는다.
재배선 구조물(108)의 미세-피처 부분(108A)을 형성하는 예로서, 유전체 층(110)은 밀봉재(106), 유전체 층들(68) 및 다이 커넥터들(66) 상에 증착된다. 일부 실시예들에서, 유전체 층(110)은 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성된다. 유전체 층(110)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 유전체 층(110)은 그 후 패터닝된다. 패터닝은 다이 커넥터들(66)의 부분들을 노출시키는 개구들을 형성한다. 패터닝은 유전체 층(110)이 수락 가능한 프로세스에 의해, 이를테면, 감광성 재료일 때 유전체 층(110)을 광에 노출시킴으로써 또는 예를 들어, 이방성 에칭을 사용한 에칭에 의해 이루어질 수 있다. 유전체 층(110)이 감광성 재료인 경우, 노출 후에 유전체 층(110)이 현상될 수 있다.
그 후, 금속화 패턴(112)이 형성된다. 금속화 패턴(112)은 유전체 층(110)의 주 표면 상에 있고 이를 따라 연장되는 라인 부분들(도전성 라인들 또는 트레이스들로서 또한 지칭됨)을 가지며, 집적 회로 다이들(50)의 다이 커넥터들(66)을 물리적으로 그리고 전기적으로 결합하기 위해 유전체 층(110)을 관통해 연장되는 비아 부분들(도전성 비아들로서 또한 지칭됨)을 갖는다. 금속화 패턴(112)을 형성하기 위한 예로서, 유전체 층(110) 위에 그리고 유전체 층(110)을 관통해 연장되는 개구들에 시드 층이 형성된다. 일부 실시예들에서, 시드 층은 금속 층이며, 이는 상이한 재료들로 형성된 복수의 서브-층들을 포함하는 복합 층 또는 단일 층일 수 있다. 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어, 물리 기상 증착(PVD) 등을 사용하여 형성될 수 있다. 그 후, 시드 층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(112)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 관통해 개구들을 형성한다. 그 후, 포토레지스트의 개구에 그리고 시드 층의 노출된 부분들에 도전성 재료가 형성된다. 도전성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 재료 및 시드 층의 하부의 부분들의 조합은 금속화 패턴(112)을 형성한다. 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들은 제거된다. 포토레지스트는 수락 가능한 애싱 또는 박리 프로세스에 의해, 이를테면, 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 이를테면, 습식 또는 건식 에칭에 의해서와 같이 수락 가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다.
유전체 층(114)은 그 후, 금속화 패턴(112) 및 유전체 층(110) 상에 증착된다. 유전체 층(114)은 유전체 층(110)과 유사한 방식으로 그리고 이와 유사한 재료로 형성될 수 있다. 그 후, 금속화 패턴(116)이 형성된다. 금속화 패턴(116)은 유전체 층(114)의 주 표면 상에 있고 이를 따라 연장되는 라인 부분들을 가지며, 금속화 패턴(112)을 물리적으로 그리고 전기적으로 결합하기 위해 유전체 층(114)을 관통해 연장되는 비아 부분들을 갖는다. 금속화 패턴(116)은 금속화 패턴(112)과 유사한 방식으로 그리고 이와 유사한 재료로 형성될 수 있다.
유전체 층(118)은 그 후, 금속화 패턴(116) 및 유전체 층(114) 상에 증착된다. 유전체 층(118)은 유전체 층(110)과 유사한 방식으로 그리고 이와 유사한 재료로 형성될 수 있다. 그 후, 금속화 패턴(120)이 형성된다. 금속화 패턴(120)은 유전체 층(118)의 주 표면 상에 있고 이를 따라 연장되는 라인 부분들을 가지며, 금속화 패턴(116)을 물리적으로 그리고 전기적으로 결합하기 위해 유전체 층(118)을 관통해 연장되는 비아 부분들을 갖는다. 금속화 패턴(120)은 금속화 패턴(112)과 유사한 방식으로 그리고 이와 유사한 재료로 형성될 수 있다.
유전체 층(122)은 금속화 패턴(120) 및 유전체 층(118) 상에 증착된다. 유전체 층(122)은 유전체 층(110)과 유사한 방식으로 그리고 이와 유사한 재료로 형성될 수 있다.
도 5에서, 재배선 구조물(108)의 거친 피처 부분(108B)이 형성된다. 재배선 구조물(108)의 거친 피처 부분(108B)은 유전체 층들(126, 130 및 134); 및 금속화 패턴들(124, 128 및 132)을 포함한다. 일부 실시예들에서, 유전체 층들(126, 130 및 134)은 동일한 유전체 재료로 형성되고, 동일한 두께로 형성된다. 마찬가지로, 일부 실시예들에서, 금속화 패턴들(124, 128 및 132)의 도전성 피처들은 동일한 도전성 재료로 형성되고 동일한 두께로 형성된다. 특히, 유전체 층들(126, 130 및 134)은 약 10㎛ 내지 약 80㎛의 범위와 같이 큰 제 3 두께(T3)를 가지며, 금속화 패턴들(124, 128 및 132)의 도전성 피처들은 3㎛ 내지 약 50㎛의 범위와 같이 큰 제 4 두께(T4)를 갖는다. 제 3 두께(T3)는 제 1 두께(T1)보다 크고(도 4 참조), 제 4 두께(T4)는 제 2 두께(T2)보다 크다(도 4 참조).
재배선 구조물(108)의 거친 피처 부분(108B)을 형성하는 예로서, 금속화 패턴(124)이 형성된다. 그 후, 금속화 패턴(124)이 형성된다. 금속화 패턴(124)은 유전체 층(122)의 주 표면 상에 있고 이를 따라 연장되는 라인 부분들을 가지며, 금속화 패턴(120)을 물리적으로 그리고 전기적으로 결합하기 위해 유전체 층(122)을 관통해 연장되는 비아 부분들을 갖는다. 금속화 패턴(124)을 형성하기 위한 예로서, 유전체 층(122) 위에 그리고 유전체 층(122)을 관통해 연장되는 개구들에 시드 층이 형성된다. 일부 실시예들에서, 시드 층은 금속 층이며, 이는 상이한 재료들로 형성된 복수의 서브-층들을 포함하는 복합 층 또는 단일 층일 수 있다. 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어, PVD 등을 사용하여 형성될 수 있다. 그 후, 시드 층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(124)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 관통해 개구들을 형성한다. 그 후, 포토레지스트의 개구에 그리고 시드 층의 노출된 부분들에 도전성 재료가 형성된다. 도전성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 재료 및 시드 층의 하부의 부분들의 조합은 금속화 패턴(124)을 형성한다. 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들은 제거된다. 포토레지스트는 수락 가능한 애싱 또는 박리 프로세스에 의해, 이를테면, 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 이를테면, 습식 또는 건식 에칭에 의해서와 같이 수락 가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다.
유전체 층(126)은 그 후, 금속화 패턴(124) 및 유전체 층(122) 상에 증착된다. 일부 실시예들에서, 유전체 층(126)은 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성된다. 유전체 층(126)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 그 후, 금속화 패턴(128)이 형성된다. 금속화 패턴(128)은 유전체 층(126)의 주 표면 상에 있고 이를 따라 연장되는 라인 부분들을 가지며, 금속화 패턴(124)을 물리적으로 그리고 전기적으로 결합하기 위해 유전체 층(126)을 관통해 연장되는 비아 부분들을 갖는다. 금속화 패턴(128)은 금속화 패턴(124)과 유사한 방식으로 그리고 이와 유사한 재료로 형성될 수 있다.
유전체 층(130)은 그 후, 금속화 패턴(128) 및 유전체 층(126) 상에 증착된다. 유전체 층(130)은 유전체 층(126)과 유사한 방식으로 그리고 이와 유사한 재료로 형성될 수 있다. 그 후, 금속화 패턴(132)이 형성된다. 금속화 패턴(132)은 유전체 층(130)의 주 표면 상에 있고 이를 따라 연장되는 라인 부분들을 가지며, 금속화 패턴(128)을 물리적으로 그리고 전기적으로 결합하기 위해 유전체 층(130)을 관통해 연장되는 비아 부분들을 갖는다. 금속화 패턴(132)은 금속화 패턴(124)과 유사한 방식으로 그리고 이와 유사한 재료로 형성될 수 있다.
유전체 층(134)은 금속화 패턴(132) 및 유전체 층(130) 상에 증착된다. 유전체 층(134)은 유전체 층(126)과 유사한 방식으로 그리고 이와 유사한 재료로 형성될 수 있다.
도 6에서, UBM들(136)은 재배선 구조물(108)에 대한 외부 연결을 위해 형성된다. UBM(136)은 유전체 층(134)의 주 표면 상에 있고 이를 따라 연장되는 범프 부분들을 가지며, 금속화 패턴(132)을 물리적으로 그리고 전기적으로 결합하기 위해 유전체 층(134)을 관통해 연장되는 비아 부분들을 갖는다. 결과적으로, UBM들(136)은 집적 회로 다이들(50)에 전기적으로 결합된다. UBM들(136)은 금속화 패턴(132)과 유사한 방식으로 그리고 이와 유사한 재료로 형성될 수 있다. 일부 실시예들에서, UBM들(136)은 금속화 패턴들(112, 116, 120, 124, 128, 132)과 상이한 크기를 갖는다.
도 7에서, 밀봉재(106) 및 집적 회로 다이들(50)로부터 캐리어 기판(103)을 분리(또는 "디본딩(debond)")하기 위해 캐리어 기판 디본딩이 수행된다. 일부 실시예들에서, 디본딩은 예를 들어, CMP와 같은 그라인딩 또는 평탄화 프로세스에 의해 캐리어 기판(103) 및 접착제 층(104)을 제거하는 것을 포함한다. 제거 후에, 집적 회로 다이들(50)의 후방 측 표면들이 노출되고, 밀봉재(106) 및 집적 회로 다이(50)의 후방 측 표면들은 평평하다. 그 후, 구조물이 테이프(138) 상에 배치된다. 아래에서 추가로 논의되는 바와 같이, 패키지 컴포넌트(100)는 캐리어 기판(103)으로부터 디본딩될 때 대량의 웨이퍼 휨을 경험한다.
도 8에서, 도전성 커넥터들(140)이 UBM들(136) 상에 형성된다. 도전성 커넥터들(140)은 볼 그리드 어레이(BGA) 커넥터들, 솔더 볼들, 금속 필라들, C4(controlled collapse chip connection) 범프들, 마이크로 범프들, 범프들로 형성된 ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 등일 수 있다. 도전성 커넥터들(140)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터들(140)은 증발, 전기도금, 인쇄, 솔더 전달, 볼 배치 등을 통해 솔더 또는 솔더 페이스트의 층을 초기에 형성함으로써 형성된다. 일단 솔더 층이 구조물 상에 형성되면, 재료를 원하는 범프 형상들로 성형하기 위해 리플로우가 수행될 수 있다.
도 9에서, 소켓들(142) 및 커넥터들(143)이 재배선 구조물(108)에 부착된다. 소켓들(142) 및 커넥터들(143)은 패키지 컴포넌트(100)에 대한 외부 연결을 위한 인터페이스이다. 소켓들(142) 및 커넥터들(143)은 외부 연결들이 이루어지게 하는, 알루미늄 패드와 같은 패드들(144)을 포함한다. 소켓들(142) 및 커넥터들(143)은 도전성 커넥터들(140)을 사용하여 UBM들(136)에 장착된다. 도시된 실시예에서, 소켓들(142)은 컴퓨팅 사이트들(101A 및 101B)에 부착되고, 커넥터들(143)은 연결 사이트(102A)에 부착된다. 소켓들(142) 및 커넥터들(143)과 재배선 구조물(108) 사이의 갭들을 충진하도록 언더필(146)이 형성된다. 언더필(146)은 소켓들(142) 및 커넥터들(143)이 부착된 후에 모세관 흐름 프로세스에 의해 형성될 수 있거나, 또는 소켓들(142) 및 커넥터들(143)이 부착되기 이전에 적합한 증착 방법에 의해 형성될 수 있다.
소켓들(142)은 패키지 컴포넌트(100)의 제조에 후속하여 컴퓨팅 사이트들(101A 및 101B)에 설치될 수 있는 모듈들(아래에 추가로 논의됨)을 위한 전기적 및 물리적 인터페이스들이다. 예를 들어, 패키지 컴포넌트(100)의 사용자는 컴퓨팅 사이트들(101A 및 101B)에서 완성된 기능적 시스템들을 형성하도록 소켓(142)에 모듈들을 설치할 수 있다. 설치를 위해 선택된 모듈들의 유형은 컴퓨팅 사이트들(101A 및 101B)에서 요구되는 기능적 시스템들의 유형에 의존한다. 소켓(142)에 설치될 수 있는 모듈들의 예들은 메모리 모듈, 전압 레귤레이터 모듈, 전력 공급 모듈, 통합 수동 디바이스(IPD) 모듈들 등을 포함한다. 소켓들(142)은 상이한 재료들을 포함할 수 있는, 섀시 및 접촉 핀들과 같은 상이한 컴포넌트들을 포함할 수 있다. 소켓들(142)이 다수의 상이한 재료들로 형성되지만, 소켓들(142)은 집합적으로 평균 강성(average stiffness)을 가지며, 이는 그들의 영률(Young’s modulus)에 의해 정량화될 수 있다. 소켓들(142)은 약 10 GPa 내지 약 30 GPa 범위에 있을 수 있는, 영률과 같은 큰 평균 강성을 갖는다. 아래에서 추가로 논의되는 바와 같이, 후속적으로 형성된 상부의 피처들은 소켓들(142)보다 낮은 평균 강성을 갖는다.
커넥터들(143)은 외부 시스템에 대한 패키지 컴포넌트(100)를 위한 전기적 및 물리적 인터페이스이다. 예를 들어, 패키지 컴포넌트(100)가 데이터 센터와 같은 더 큰 외부 시스템의 부분으로서 설치될 때, 패키지 컴포넌트(100)를 외부 시스템에 결합하는 데 커넥터들(143)이 사용될 수 있다. 커넥터들(143)의 예들은 리본 케이블을 위한 리셉터들, 가요성 인쇄 회로들 등을 포함한다.
소켓들(142) 및 커넥터들(143)은 다양한 레이아웃들로 재배선 구조물(108)에 부착될 수 있다. 도 9에 도시된 레이아웃이 일 예이다. 도 10은 소켓들(142) 및 커넥터들(143)에 대한 다른 예시적인 레이아웃을 보여주는 패키지 컴포넌트(100)의 하향식도이다. 각각의 소켓(142)은 대응하는 컴퓨팅 사이트들(101A 또는 101B)의 SoC 다이들(50A) 바로 위에 놓이며 이에 전기적으로 결합된다. 커넥터들(143)은 패키지 컴포넌트(100)의 둘레 주위에 배치되고, 이에 따라 소켓들(142)에 대해 이용 가능한 영역을 증가시킨다. 연결 사이트(102A)는 하나 이상의 커넥터들(143)을 포함할 수 있다. 예시된 실시예에서, 커넥터들(143)은 I/O 인터페이스 다이들(50B)로부터 측방향으로 오프셋된다. 다른 실시예에서, 커넥터들(143)은 I/O 인터페이스 다이들(50B) 바로 위에 놓인다.
도 11에서, 패키지 컴포넌트(100)를 통과하는 볼트 구멍들(148)이 형성된다. 볼트 구멍들(148)은 레이저 드릴링, 기계적 드릴링 등과 같은 드릴링 프로세스에 의해 형성될 수 있다. 볼트 구멍들(148)은 드릴링 프로세스로 볼트 구멍들(148)에 대한 외곽선을 천공하고 그 후 외곽선에 의해 분리된 재료를 제거함으로써 형성될 수 있다.
도 12 및 도 13은 일부 실시예들에 따라 열 모듈(200)과 기계적 브레이스(300) 사이에 패키지 컴포넌트(100)를 고정하기 위한 프로세스의 다양한 도면을 예시한다. 열 모듈(200)은 방열판, 열 분산기, 냉각판 등일 수 있다. 기계적 브레이스(300)는 소켓(142)의 부분들과 물리적으로 맞물려 모듈들이 설치되거나 제거될 때 소켓들(142)을 고정시키는 견고한 지지부이다. 이를테면, 캐리어 기판 디본딩에 의해 유도되는 패키지 컴포넌트(100)의 휨은 열 모듈(200)과 기계적 브레이스(300) 사이에서 패키지 컴포넌트(100)를 클램핑함으로써 감소될 수 있다. 도 12는 일부 실시예들에 따라, 조립 동안 패키지 컴포넌트(100), 열 모듈(200) 및 기계적 브레이스(300)의 1/4을 예시하는 3-차원 뷰이다. 예시의 명확성을 위해 일부 세부사항들은 도 12에서 생략되었다. 도 13은 조립 후에 패키지 컴포넌트(100), 열 모듈(200) 및 기계식 브레이스(300)의 부분들을 예시하는 단면도이며, 도 12와 함께 설명된다. 도 13은 도 12의 기준 단면 B-B를 따라 예시된다.
패키지 컴포넌트(100)는 테이프(138)로부터 제거되고, 열 모듈(200)과 기계적 브레이스(300) 사이에 볼트(202)로 고정된다. 볼트들(202)은 패키지 컴포넌트(100)의 볼트 구멍들(148)을 관통해, 열 모듈(200) 내의 대응하는 볼트 구멍들(204)을 관통해, 그리고 기계식 브레이스(300) 내의 대응하는 볼트 구멍들(302)을 관통해 나사결합된다(threaded). 파스너들(206)이 볼트들(202)에 나사결합되고 열 모듈(200)과 기계적 브레이스(300) 사이에서 패키지 컴포넌트(100)를 클램핑하기 위해 조여진다. 파스너들(206)은 예를 들어, 볼트들(202)에 나사결합되는 너트들일 수 있다. 파스너들(206)은 결과적인 시스템-온-웨이퍼 조립체의 측(예를 들어, 열 모듈(200)을 갖는 측)(때로는, 후방 측으로서 지칭됨) 및 기계적 브레이스(300)를 갖는 측(때로는, 전방 측으로서 지칭됨) 둘 모두에서 볼트들(202)에 부착된다.
다양한 컴포넌트들을 함께 고정하기 전에, 열 인터페이스 재료(TIM)(208)(도 13 참조)가 패키지 컴포넌트(100)의 후방 측 상에 분배되어(dispensed), 열 모듈(200)을 집적 회로 다이들(50)에 물리적으로 그리고 열적으로 결합한다. 고정 동안, 파스너들(206)이 조여지고, 그리하여 열 모듈(200) 및 기계적 브레이스(300)에 의해 패키지 컴포넌트(100)에 가해지는 기계적 힘을 증가시킨다. 파스너들(206)은, 열 모듈(200)이 TIM(208) 상에 원하는 양의 압력을 가할 때까지 조여진다. 예를 들어, 파스너들(206)의 조임은 약 0.01 N·m 내지 약 3.5 N·m 범위의 토크로 수행될 수 있다.
기계적 브레이스(300)는 강성 층(306) 및 강성 층(306) 상의 연성 층(308)을 포함한다. 연성 층(308)은 예를 들어, 나사들(도시되지 않음)에 의해 강성 층(306)에 고정될 수 있다. 도 14 및 도 15는 다양한 실시예들에 따른 기계적 브레이스(300)의 양상들을 예시한다. 강성 층(306)은 금속, 예를 들어 스테인레스 강, 구리 등과 같은 강성이 큰 재료로 형성된다. 강성 층(306)은 약 4 mm와 같이 약 0.5 mm 내지 약 20 mm 범위의 두께(T1)와 같은 더 큰 두께(T1)를 갖는다. 연성 층(308)은 고무, 실리콘, 탄성 중합체, 금속 포일 등과 같은 강성이 낮은 재료로 형성된다. 예시적인 엘라스토머들은 천연 고무들, 스티렌-부타디엔 블록 공중합체들, 폴리이소프렌, 폴리부타디엔, 에틸렌 프로필렌 고무, 에틸렌 프로필렌 디엔 고무, 실리콘 엘라스토머들, 플루오로엘라스토머들, 폴리우레탄 엘라스토머들, 니트릴 고무들 등을 포함한다. 예시적인 금속 포일들은 알루미늄 포일, 구리 포일, 금박들 등을 포함한다. 연성 층(308)은 약 0.1 mm 내지 약 3 mm 범위, 또는 약 0.3 mm 내지 약 1.5 mm 범위의 두께(T2)와 같은 작은 두께(T2)를 갖는다. 연성 층(308)의 두께(T2)는 강성 층(306)의 두께(T1)보다 작다. 또한, 연성 층(308)의 평균 강성은 강성 층(306)의 평균 강성보다 작은데, 예를 들어, 연성 층(308)의 평균 영률은 강성 층(306)의 평균 영률보다 작다. 예를 들어, 연성 층(308)의 영률은 약 0.001 Pa 내지 약 69 Pa의 범위에 있을 수 있고, 강성 층(306)의 영률은 약 70 Pa 내지 약 500 Pa의 범위에 있을 수 있다. 연성 층(308)의 평균 강성은 또한, 소켓들(142)의 재료의 평균 강성 보다 작은데, 예를 들어, 연성 층(308)의 평균 영률은 소켓들(142)의 평균 영률보다 작다.
연성 층(308)의 강성이 강성 층(306) 및 소켓들(142)의 강성보다 작기 때문에, 연성 층(308)은 열 모듈(200) 및 기계적 브레이스(300)의 클램핑 동안 소켓들(142)의 형상에 부합한다. 따라서, 기계적 힘이 가해질 때, 연성 층(308)은 특히 소켓들(142)이 불균일한 높이들을 갖는 경우, 컴퓨팅 사이트들(101A 및 101B)에서 TIM(208)에 걸쳐 압력 분포의 균일성을 증가시키는 것을 돕는다. TIM(208)의 열 저항은 거기에 가해지는 압력에 의존하며, 더 큰 압력은 더 낮은 열 저항을 초래한다. 그러나, 충분한 양의 인가된 압력을 넘으면, TIM(208)의 열 저항은 더 이상 추가로 감소하지 않을 수 있다. 어떠한 추가의 열 저항 감소도 달성될 수 없는 지점을 넘어서 파스너들(206)을 조이고 TIM(208)에 걸친 압력 분포의 균일성을 증가시킴으로써, TIM(208)의 실질적으로 모든 구역들의 열 저항은 TIM(208)의 재료의 한계들 내에서 최소화될 수 있다.
기계적 브레이스(300)는 내부 프레임(300A) 및 외부 프레임(300B)을 갖는다. 강성 층(306) 및 연성 층(308) 둘 모두는 내부 프레임(300A) 부분들 및 외부 프레임(300B) 부분들을 갖는다. 내부 프레임(300A) 및 외부 프레임(300B)은 함께 기계적 브레이스(300)의 개구들(304)을 정의한다. 기계적 브레이스(300)의 설치 후에, 개구들(304)은 소켓들(142)의 부분들을 노출시키고, 개구들(304)의 에지 구역들은 소켓들(142)의 에지 구역과 물리적으로 맞물리고 중첩된다. 개구들(304)은 소켓(142)에 대한 액세스를 가능하게 하고, 모듈 설치 동안 소켓(142)에 대한 지지를 제공한다.
강성 층(306) 및 연성 층(308)은 여러 가능한 형상들 및/또는 크기들을 갖는다. 예를 들어, 강성 층(306) 및 연성 층(308)의 내부 프레임(300A) 부분들은 약 1mm 내지 약 20mm 범위에 있을 수 있는 동일한 폭(W1)을 갖는다. 강성 층(306) 및 연성 층(308)의 외부 프레임(300B) 부분은 동일한 형상 및 크기(예를 들어, 도 14)일 수 있거나 상이한 형상들 및 크기들(예를 들어, 도 15)일 수 있다. 일부 실시예들(예를 들어, 도 14)에서, 강성 층(306) 및 연성 층(308)의 외부 프레임(300B) 부분들은 약 65 mm 내지 약 217 mm 범위에 있을 수 있는 동일한 폭(W2)을 갖는다. 일부 실시예들(예를 들어, 도 15)에서, 강성 층(306)의 외부 프레임(300B) 부분들은 약 148 mm 내지 약 300 mm 범위에 있을 수 있는 큰 폭(W3)을 갖고, 연성 층(308)의 외부 프레임(300B) 부분들은 약 65 mm 내지 약 217 mm 범위에 있을 수 있는 작은 폭(W4)을 갖는다. 기계적 브레이스(300)의 가능한 형상들에 관한 추가의 세부사항들은 아래에서 추가로 논의된다.
도 16a 내지 도 16c는 일부 실시예들에 따른 기계적 브레이스(300)의 하향식도들이다. 강성 층(306) 및/또는 연성 층(308)에 대한 것일 수 있는 다양한 내부 프레임(300A) 형상들이 도시된다. 내부 프레임(300A)에 의해 정의된 개구들(304)은 여러 가능한 형상들을 가질 수 있다. 예를 들어, 내부 프레임(300A)에 의해 정의된 개구들(304)은 정사각형 형상들(예를 들어, 도 16a), 둥근 형상들(예를 들어, 도 16b), 팔각형 형상들(예를 들어, 도 16c) 등을 가질 수 있다. 다른 형상들이 가능하다는 것이 인지되어야 한다. 특히, 내부 프레임(300A)에 의한 개구들(304)은 임의의 둥근 형상(예를 들어, 원형, 난형, 타원형 등)을 가질 수 있거나 임의의 다각형 형상(예를 들어, 규칙적 또는 불규칙적)을 가질 수 있다.
도 17a 내지 도 17c는 일부 실시예들에 따른 기계적 브레이스(300)의 하향식도들이다. 강성 층(306) 및/또는 연성 층(308)에 대한 것일 수 있는 다양한 외부 프레임(300B) 형상들이 도시된다. 외부 프레임(300B)은 여러 가능한 형상들을 가질 수 있다. 예를 들어, 외부 프레임(300B)은 정사각형 형상(예를 들어, 도 17a), 비-절삭 원형 형상(예를 들어, 도 17b), 절삭 원형 형상(예를 들어, 도 17c) 등을 가질 수 있다. 다른 형상들이 가능하다는 것이 인지되어야 한다. 특히, 외부 프레임(300B)은 임의의 둥근 형상(예를 들어, 원형, 난형, 타원형 등)을 가질 수 있거나 임의의 다각형 형상(예를 들어, 규칙적 또는 불규칙적)을 가질 수 있다.
도 18a 내지 도 18c는 일부 실시예들에 따른 기계적 브레이스(300)의 하향식도들이다. 강성 층(306) 및/또는 연성 층(308)에 대한 것일 수 있는 다양한 내부 프레임(300A) 및 외부 프레임(300B) 형상들이 도시된다. 내부 프레임(300A) 및 외부 프레임(300B)에 의해 정의된 볼트 구멍들(302) 및 개구들(304)은 여러 가능한 패턴들을 가질 수 있다. 예를 들어, 볼트 구멍들(302) 및 개구들(304)은 규칙적 패턴(예를 들어, 도 18a), 대칭적인 불규칙적 패턴(예를 들어, 도 18b), 또는 비대칭적인 불규칙인 패턴(예를 들어, 도 18c)으로 배치될 수 있다.
도 19는 모듈들(400)이 소켓들(142)에 설치된 후의 결과적인 웨이퍼-온-시스템 조립체의 단면도를 예시한다. 도 19는 도 12의 기준 단면 B-B를 따라 예시된다. 위에서 언급된 바와 같이, 모듈(400)은 메모리 모듈, 전압 레귤레이터 모듈, 전력 공급 모듈, 통합 수동 디바이스(IPD) 모듈들 등일 수 있다. 모듈들(400)은 소켓들(142)의 접촉 핀들을 물리적으로 그리고 전기적으로 결합하기 위해 대응하는 리셉터들에 삽입되는 도전성 커넥터들(402)을 포함한다. 따라서, 모듈들(400)은 소켓들(142)에 고정되어 컴퓨팅 사이트들(101A 및 101B)에서 완성된 기능적 시스템들을 형성한다. 설치 후에, 모듈들(400)이 기계적 브레이스(300)의 개구들(304)에 배치된다.
다른 특징들 및 프로세스들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스들의 검증 테스트를 보조하기 위해 테스트 구조물들이 포함될 수 있다. 테스트 구조물들은, 예를 들어 3D 패키징 또는 3DIC의 테스트, 프로브들 및/또는 프로브 카드들의 사용 등을 허용하는, 재배선 층에 또는 기판 상에 형성된 테스트 패드들을 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물들에 대해 수행될 수 있다. 부가적으로, 본원에서 개시된 구조물들 및 방법들은 수율을 증가시키고 비용들을 감소시키기 위해 알려진 양호한 다이들의 중간 검증을 통합하는 테스트 방법론들과 함께 사용될 수 있다.
실시예들은 이점을 달성할 수 있다. 열 모듈(200)과 기계적 브레이스(300) 사이에서 패키지 컴포넌트(100)를 클램핑하는 것은 패키지 컴포넌트(100)의 휨을 감소시킬 수 있다. 기계적 브레이스(300)의 연성 층(308)은 클램핑 동안, 특히 소켓들(142)이 불균일한 높이들을 가질 때 하부의 소켓들(142)의 형상들에 부합한다. 따라서, TIM(208)에 걸친 압력 분포의 균일성이 개선될 수 있다. 따라서, 조립체로부터의 열 소산이 개선될 수 있다.
일 실시예에서, 디바이스는, 집적 회로 다이들, 집적 회로 다이들 주위의 밀봉재, 밀봉재 및 집적 회로 다이들 위의 재배선 구조물, 및 재배선 구조물 위의 소켓들을 포함하는 패키지 컴포넌트; 소켓들에 물리적으로 결합된 기계적 브레이스 ― 기계적 브레이스는 개구들을 가지며, 개구들 각각은 소켓들의 개별 소켓을 노출함 ― ; 밀봉재 및 집적 회로 다이들에 물리적으로 그리고 열적으로 결합된 열 모듈; 및 열 모듈, 기계적 브레이스 및 패키지 컴포넌트를 관통해 연장되는 볼트들을 포함한다.
디바이스의 일부 실시예들에서, 개구들은 정사각형들이다. 디바이스의 일부 실시예들에서, 개구들은 원형들이다. 디바이스의 일부 실시예들에서, 개구들은 불규칙적 다각형들이다. 디바이스의 일부 실시예들에서, 개구들 및 볼트들은 규칙적 패턴을 갖는 레이아웃을 갖는다. 디바이스의 일부 실시예들에서, 개구들 및 볼트들은 대칭적인 불규칙적 패턴을 갖는 레이아웃을 갖는다. 디바이스의 일부 실시예들에서, 개구들 및 볼트들은 비대칭적인 불규칙적 패턴을 갖는 레이아웃을 갖는다.
일 실시예에서, 장치는, 집적 회로 다이, 집적 회로 다이 위의 재배선 구조물, 및 재배선 구조물 위의 소켓을 포함하는 패키지 컴포넌트; 패키지 컴포넌트의 제 1 측에 부착된 기계적 브레이스 ― 기계적 브레이스는 내부 프레임 부분 및 내부 프레임 부분을 둘러싸는 외부 프레임 부분을 갖고, 내부 프레임 부분은 소켓의 에지 구역들과 물리적으로 접촉하고, 기계적 브레이스는 강성 층, 및 강성 층과 소켓들 사이에 배치된 연성 층을 포함하고, 강성 층은 제 1 강성을 가지며, 연성 층은 제 2 강성을 가지며, 제 2 강성은 제 1 강성보다 작음 ― ; 패키지 컴포넌트의 제 2 측에 부착되는 열 모듈 ― 열 모듈은 집적 회로 다이에 열적으로 및 물리적으로 결합됨 ― ; 및 열 모듈, 기계적 브레이스 및 패키지 컴포넌트를 관통해 연장되는 볼트들을 포함한다.
디바이스의 일부 실시예들에서, 소켓은 제 3 강성을 가지며, 제 2 강성은 제 3 강성보다 작다. 디바이스의 일부 실시예들에서, 강성 층은 금속을 포함한다. 디바이스의 일부 실시예들에서, 연성 층은 금속 포일을 포함한다. 디바이스의 일부 실시예들에서, 연성 층은 엘라스토머를 포함한다. 디바이스의 일부 실시예들에서, 강성 층은 제 1 두께를 갖고, 연성 층은 제 2 두께를 가지며, 제 1 두께는 제 2 두께보다 크다. 디바이스의 일부 실시예들에서, 강성 층의 외부 프레임 부분 및 연성 층의 외부 프레임 부분은 동일한 폭을 갖는다. 디바이스의 일부 실시예들에서, 강성 층의 외부 프레임 부분은 제 1 폭을 갖고, 연성 층의 외부 프레임 부분은 제 2 폭을 가지며, 제 1 폭은 제 2 폭보다 크다. 디바이스의 일부 실시예들에서, 강성 층의 외부 프레임 부분은 정사각형 형상을 갖는다. 디바이스의 일부 실시예들에서, 강성 층의 외부 프레임 부분은 비-절삭(non-truncated) 원형 형상을 갖는다. 디바이스의 일부 실시예들에서, 강성 층의 외부 프레임 부분은 절삭 원형 형상을 갖는다.
일 실시예에서, 방법은, 집적 회로 다이들, 집적 회로 다이들 주위의 밀봉재 밀봉재 및 집적 회로 다이들 위의 재배선 구조물, 및 재배선 구조물 위의 소켓들을 포함하는 패키지 컴포넌트를 형성하는 단계; 열 모듈과 기계적 브레이스 사이에서 열 모듈, 패키지 컴포넌트 및 기계적 브레이스를 관통해 연장되는 볼트들로 패키지 컴포넌트를 조립하는 단계 ― 기계적 브레이스는 개구들을 갖고, 조립 후에, 개구들 각각은 소켓들의 개별 소켓을 노출함 ― ; 및 열 모듈 및 기계적 브레이스에 의해 패키지 컴포넌트에 인가되는 힘을 증가시키도록 볼트들 상에서 파스너들을 조이는 단계를 포함한다.
방법의 일부 실시예들에서, 기계적 브레이스는, 제 1 강성을 갖는 강성 층; 및 강성 층과 소켓들 사이에 배치되는 연성 층을 포함하고, 연성 층은 제 2 강성을 가지며, 제 2 강성은 제 1 강성보다 작다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조물을 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조물들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.
실시예들
실시예 1. 디바이스로서,
집적 회로 다이들, 상기 집적 회로 다이들 주위의 밀봉재(encapsulant), 상기 밀봉재 및 상기 집적 회로 다이들 위의 재배선 구조물, 및 상기 재배선 구조물 위의 소켓들을 포함하는 패키지 컴포넌트;
상기 소켓들에 물리적으로 결합된 기계적 브레이스(mechanical brace) ― 상기 기계적 브레이스는 개구들을 가지며, 상기 개구들 각각은 상기 소켓들의 개별 소켓을 노출함 ― ;
상기 밀봉재 및 상기 집적 회로 다이들에 물리적으로 그리고 열적으로(thermally) 결합된 열 모듈; 및
상기 열 모듈, 상기 기계적 브레이스, 및 상기 패키지 컴포넌트를 관통해 연장되는 볼트들을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서, 상기 개구들은 정사각형들인 것인, 디바이스.
실시예 3. 실시예 1에 있어서, 상기 개구들은 원형들인 것인, 디바이스.
실시예 4. 실시예 1에 있어서, 상기 개구들은 불규칙적 다각형들인 것인, 디바이스.
실시예 5. 실시예 1에 있어서, 상기 개구들 및 상기 볼트들은 규칙적 패턴을 갖는 레이아웃을 갖는 것인, 디바이스.
실시예 6. 실시예 1에 있어서, 상기 개구들 및 상기 볼트들은 대칭적인 불규칙적 패턴을 갖는 레이아웃을 갖는 것인, 디바이스.
실시예 7. 실시예 1에 있어서, 상기 개구들 및 상기 볼트들은 비대칭적인 불규칙적 패턴을 갖는 레이아웃을 갖는 것인, 디바이스.
실시예 8. 디바이스로서,
집적 회로 다이, 상기 집적 회로 다이 위의 재배선 구조물, 및 상기 재배선 구조물 위의 소켓을 포함하는 패키지 컴포넌트;
상기 패키지 컴포넌트의 제 1 측에 부착된 기계적 브레이스 ― 상기 기계적 브레이스는 내부 프레임 부분 및 상기 내부 프레임 부분을 둘러싸는 외부 프레임 부분을 갖고, 상기 내부 프레임 부분은 상기 소켓의 에지 구역들과 물리적으로 접촉하고, 상기 기계적 브레이스는 강성 층, 및 상기 강성 층과 상기 소켓들 사이에 배치된 연성 층을 포함하고, 상기 강성 층은 제 1 강성(stiffness)을 가지며, 상기 연성 층은 제 2 강성을 가지며, 상기 제 2 강성은 상기 제 1 강성보다 작음 ― ;
상기 패키지 컴포넌트의 제 2 측에 부착되는 열 모듈 ― 상기 열 모듈은 상기 집적 회로 다이에 열적으로 및 물리적으로 결합됨 ― ; 및
상기 열 모듈, 상기 기계적 브레이스, 및 상기 패키지 컴포넌트를 관통해 연장되는 볼트들을 포함하는, 디바이스.
실시예 9. 실시예 8에 있어서, 상기 소켓은 제 3 강성을 가지며, 상기 제 2 강성은 상기 제 3 강성보다 작은 것인, 디바이스.
실시예 10. 실시예 8에 있어서, 상기 강성 층은 금속을 포함하는 것인, 디바이스.
실시예 11. 실시예 8에 있어서, 상기 연성 층은 금속 포일을 포함하는 것인, 디바이스.
실시예 12. 실시예 8에 있어서, 상기 연성 층은 엘라스토머(elastomer)를 포함하는 것인, 디바이스.
실시예 13. 실시예 8에 있어서, 상기 강성 층은 제 1 두께를 갖고, 상기 연성 층은 제 2 두께를 가지며, 상기 제 1 두께는 상기 제 2 두께보다 큰 것인, 디바이스.
실시예 14.
실시예 8에 있어서, 상기 강성 층의 외부 프레임 부분 및 상기 연성 층의 외부 프레임 부분은 동일한 폭을 갖는 것인, 디바이스.
실시예 15. 실시예 8에 있어서, 상기 강성 층의 외부 프레임 부분은 제 1 폭을 갖고, 상기 연성 층의 외부 프레임 부분은 제 2 폭을 가지며, 상기 제 1 폭은 상기 제 2 폭보다 큰 것인, 디바이스.
실시예 16. 실시예 8에 있어서, 상기 강성 층의 외부 프레임 부분은 정사각형 형상을 갖는 것인, 디바이스.
실시예 17. 실시예 8에 있어서, 상기 강성 층의 외부 프레임 부분은 비-절삭(non-truncated) 원형 형상을 갖는 것인, 디바이스.
실시예 18. 실시예 8에 있어서, 상기 강성 층의 외부 프레임 부분은 절삭 원형 형상을 갖는 것인, 디바이스.
실시예 19. 방법으로서,
집적 회로 다이들, 상기 집적 회로 다이들 주위의 밀봉재, 상기 밀봉재 및 상기 집적 회로 다이들 위의 재배선 구조물, 및 상기 재배선 구조물 위의 소켓들을 포함하는 패키지 컴포넌트를 형성하는 단계;
열 모듈과 기계적 브레이스 사이에서 상기 열 모듈, 상기 패키지 컴포넌트, 및 상기 기계적 브레이스를 관통해 연장되는 볼트들로 상기 패키지 컴포넌트를 조립하는 단계 ― 상기 기계적 브레이스는 개구들을 가지며, 상기 조립 후에, 상기 개구들 각각은 상기 소켓들의 개별 소켓을 노출함 ― ; 및
상기 열 모듈 및 상기 기계적 브레이스에 의해 상기 패키지 컴포넌트에 인가되는 힘을 증가시키도록 상기 볼트들 상에서 파스너(fastener)들을 조이는(tighten) 단계를 포함하는, 방법.
실시예 20. 실시예 19에 있어서, 상기 기계적 브레이스는,
제 1 강성을 갖는 강성 층; 및
상기 강성 층과 상기 소켓들 사이에 배치되는 연성 층을 포함하고, 상기 연성 층은 제 2 강성을 가지며, 상기 제 2 강성은 상기 제 1 강성보다 작은 것인, 방법.

Claims (10)

  1. 디바이스로서,
    집적 회로 다이들, 상기 집적 회로 다이들 주위의 밀봉재(encapsulant), 상기 밀봉재 및 상기 집적 회로 다이들 위의 재배선 구조물, 및 상기 재배선 구조물 위의 소켓들을 포함하는 패키지 컴포넌트;
    상기 소켓들에 물리적으로 결합된 기계적 브레이스(mechanical brace) ― 상기 기계적 브레이스는 개구들을 가지며, 상기 개구들 각각은 상기 소켓들의 개별 소켓을 노출함 ― ;
    상기 밀봉재 및 상기 집적 회로 다이들에 물리적으로 그리고 열적으로(thermally) 결합된 열 모듈; 및
    상기 열 모듈, 상기 기계적 브레이스, 및 상기 패키지 컴포넌트를 관통해 연장되는 볼트들을 포함하는, 디바이스.
  2. 제 1 항에 있어서,
    상기 개구들은 정사각형, 원형, 및 불규칙적 다각형 중 적어도 하나인 것인, 디바이스.
  3. 제 1 항에 있어서,
    상기 개구들 및 상기 볼트들은 규칙적 패턴, 대칭적인 불규칙적 패턴, 및 비대칭적인 불규칙적 패턴 중 적어도 하나를 갖는 레이아웃을 갖는 것인, 디바이스.
  4. 디바이스로서,
    집적 회로 다이, 상기 집적 회로 다이 위의 재배선 구조물, 및 상기 재배선 구조물 위의 소켓을 포함하는 패키지 컴포넌트;
    상기 패키지 컴포넌트의 제 1 측에 부착된 기계적 브레이스 ― 상기 기계적 브레이스는 내부 프레임 부분 및 상기 내부 프레임 부분을 둘러싸는 외부 프레임 부분을 갖고, 상기 내부 프레임 부분은 상기 소켓의 에지 구역들과 물리적으로 접촉하고, 상기 기계적 브레이스는 강성 층, 및 상기 강성 층과 상기 소켓들 사이에 배치된 연성 층을 포함하고, 상기 강성 층은 제 1 강성(stiffness)을 가지며, 상기 연성 층은 제 2 강성을 가지며, 상기 제 2 강성은 상기 제 1 강성보다 작음 ― ;
    상기 패키지 컴포넌트의 제 2 측에 부착되는 열 모듈 ― 상기 열 모듈은 상기 집적 회로 다이에 열적으로 및 물리적으로 결합됨 ― ; 및
    상기 열 모듈, 상기 기계적 브레이스, 및 상기 패키지 컴포넌트를 관통해 연장되는 볼트들을 포함하는, 디바이스.
  5. 제 4 항에 있어서,
    상기 소켓은 제 3 강성을 가지며, 상기 제 2 강성은 상기 제 3 강성보다 작은 것인, 디바이스.
  6. 제 4 항에 있어서,
    상기 강성 층은 금속을 포함하는 것인, 디바이스.
  7. 제 4 항에 있어서,
    상기 연성 층은 금속 포일 및 엘라스토머(elastomer) 중 적어도 하나를 포함하는 것인, 디바이스.
  8. 제 4 항에 있어서,
    상기 강성 층은 제 1 두께를 갖고, 상기 연성 층은 제 2 두께를 가지며, 상기 제 1 두께는 상기 제 2 두께보다 큰 것인, 디바이스.
  9. 제 4 항에 있어서,
    상기 강성 층의 외부 프레임 부분 및 상기 연성 층의 외부 프레임 부분은 동일한 폭을 갖는 것인, 디바이스.
  10. 방법으로서,
    집적 회로 다이들, 상기 집적 회로 다이들 주위의 밀봉재, 상기 밀봉재 및 상기 집적 회로 다이들 위의 재배선 구조물, 및 상기 재배선 구조물 위의 소켓들을 포함하는 패키지 컴포넌트를 형성하는 단계;
    열 모듈과 기계적 브레이스 사이에서 상기 열 모듈, 상기 패키지 컴포넌트, 및 상기 기계적 브레이스를 관통해 연장되는 볼트들로 상기 패키지 컴포넌트를 조립하는 단계 ― 상기 기계적 브레이스는 개구들을 가지며, 상기 조립 후에, 상기 개구들 각각은 상기 소켓들의 개별 소켓을 노출함 ― ; 및
    상기 열 모듈 및 상기 기계적 브레이스에 의해 상기 패키지 컴포넌트에 인가되는 힘을 증가시키도록 상기 볼트들 상에서 파스너(fastener)들을 조이는(tighten) 단계를 포함하는, 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11011451B2 (en) * 2018-12-05 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11508665B2 (en) * 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly
US11444002B2 (en) * 2020-07-29 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
JP2024503891A (ja) * 2021-01-22 2024-01-29 テスラ,インコーポレイテッド アンダーフィルの使用のための電圧調整モジュール設計
TWI765652B (zh) * 2021-04-09 2022-05-21 晶英科技股份有限公司 運用半導體製程成形於晶圓基板之電性檢測裝置
US11662366B2 (en) 2021-09-21 2023-05-30 International Business Machines Corporation Wafer probe with elastomer support
US11675010B1 (en) 2021-11-30 2023-06-13 International Business Machines Corporation Compliant wafer probe assembly

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216944A (ja) * 2005-02-02 2006-08-17 Agilent Technol Inc ボールグリッドアレイ用の補強材を設けたプリント回路基板アセンブリ
JP2007109794A (ja) * 2005-10-12 2007-04-26 Sony Computer Entertainment Inc 半導体装置、半導体装置の作成方法
US20070278669A1 (en) * 2006-05-31 2007-12-06 Infineon Technologies Ag Semiconductor circuit arrangement
KR20090074487A (ko) * 2008-01-02 2009-07-07 주식회사 하이닉스반도체 반도체 패키지 모듈용 방열 장치 및 이를 갖는 반도체패키지 모듈
KR20120132530A (ko) * 2010-03-31 2012-12-05 후지쯔 가부시끼가이샤 멀티칩 모듈, 프린트 배선 기판 유닛, 멀티칩 모듈의 제조 방법 및 프린트 배선 기판 유닛의 제조 방법

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5603374A (en) 1996-04-05 1997-02-18 Malico Inc. Heat sink assembly for an integrated circuit
US5869897A (en) 1997-10-22 1999-02-09 Ericcson, Inc. Mounting arrangement for securing an intergrated circuit package to heat sink
US6181006B1 (en) 1998-05-28 2001-01-30 Ericsson Inc. Thermally conductive mounting arrangement for securing an integrated circuit package to a heat sink
CN2361002Y (zh) 1998-12-29 2000-01-26 富士康(昆山)电脑接插件有限公司 插槽连接器模组装置
JPWO2002084733A1 (ja) 2001-04-09 2004-08-05 株式会社住友金属エレクトロデバイス 放熱型bgaパッケージ及びその製造方法
US20040238947A1 (en) 2003-05-28 2004-12-02 Intel Corporation Package and method for attaching an integrated heat spreader
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8283769B2 (en) 2009-10-14 2012-10-09 Stmicroelectronics, Inc. Modular low stress package technology
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8703542B2 (en) * 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
JP2014165231A (ja) 2013-02-22 2014-09-08 Fujitsu Ltd 電子部品ユニット及び固定構造
US9048222B2 (en) * 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US10340206B2 (en) 2016-08-05 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dense redistribution layers in semiconductor packages and methods of forming the same
US20180082868A1 (en) 2016-09-20 2018-03-22 Alcatel-Lucent Canada Inc. Gravity force compensation plate for upside down ball grid array
EP3854186A1 (en) 2018-09-19 2021-07-28 Tesla, Inc. Mechanical architecture for a multi-chip module

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216944A (ja) * 2005-02-02 2006-08-17 Agilent Technol Inc ボールグリッドアレイ用の補強材を設けたプリント回路基板アセンブリ
JP2007109794A (ja) * 2005-10-12 2007-04-26 Sony Computer Entertainment Inc 半導体装置、半導体装置の作成方法
US20070278669A1 (en) * 2006-05-31 2007-12-06 Infineon Technologies Ag Semiconductor circuit arrangement
KR20090074487A (ko) * 2008-01-02 2009-07-07 주식회사 하이닉스반도체 반도체 패키지 모듈용 방열 장치 및 이를 갖는 반도체패키지 모듈
KR20120132530A (ko) * 2010-03-31 2012-12-05 후지쯔 가부시끼가이샤 멀티칩 모듈, 프린트 배선 기판 유닛, 멀티칩 모듈의 제조 방법 및 프린트 배선 기판 유닛의 제조 방법

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