KR20200077166A - 메모리 소자 - Google Patents

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KR20200077166A
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채교석
임태욱
노현균
이원석
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삼성전자주식회사
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Abstract

메모리 소자가 제공된다. 이 메모리 소자는 서로 이격된 제1 활성 영역과 제2 활성 영역을 가지는 기판, 상기 제1 활성 영역과 상기 제2 활성 영역을 정의하는 상기 기판 상의 소자 분리막, 및 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 저유전 영역을 통과하는 매립 워드 라인 구조체를 포함하고, 상기 매립 워드 라인 구조체는 게이트 트렌치 내의 게이트 전극, 및 상기 게이트 전극 중 상기 저유전 영역 외의 부분과 상기 게이트 트렌치 사이의 게이트 절연층을 포함하고, 상기 게이트 전극 중 상기 저유전 영역 내의 부분과 상기 게이트 트렌치 사이에는 에어갭이 위치할 수 있다.

Description

메모리 소자 {Memory device}
본 발명의 기술적 사상은 메모리 소자에 관한 것이다. 보다 구체적으로는 매립 워드 라인 구조체를 포함하는 메모리 소자에 관한 것이다.
메모리 소자의 집적도가 증가함에 따라 메모리 소자의 전기적 특성이 악화될 수 있다. 예를 들어, 메모리 소자는 제1 메모리 셀에 연결되도록 설계된 제1 매립 게이트 구조체 및 제2 메모리 셀에 연결되도록 설계된 제2 매립 게이트 구조체를 포함할 수 있다. 이상적으로, 제2 매립 게이트 구조체는 제1 메모리 셀에 영향을 주지 않아야 한다. 그러나, 메모리 소자의 집적도가 증가함에 따라 제2 매립 게이트 구조체가 제1 메모리 셀에 영향을 줄 수 있다. 이로 인해, 메모리 소자의 전기적 특성이 악화될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 우수한 전기적 특성을 가지는 메모리 소자를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자는 서로 이격된 제1 활성 영역과 제2 활성 영역을 가지는 기판, 상기 제1 활성 영역과 상기 제2 활성 영역을 정의하는 상기 기판 상의 소자 분리막, 및 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 저유전 영역을 통과하는 매립 워드 라인 구조체를 포함하고, 상기 매립 워드 라인 구조체는 게이트 트렌치 내의 게이트 전극, 및 상기 게이트 전극 중 상기 저유전 영역 외의 부분과 상기 게이트 트렌치 사이의 게이트 절연층을 포함하고, 상기 게이트 전극 중 상기 저유전 영역 내의 부분과 상기 게이트 트렌치 사이에는 에어갭이 위치할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자는 서로 이격된 제1 활성 영역 및 제2 활성 영역을 가지는 기판, 상기 제1 활성 영역 및 상기 제2 활성 영역을 정의하는 상기 기판 상의 소자 분리막, 상기 제1 활성 영역을 통과하는 제1 매립 워드 라인 구조체, 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 제1 저유전 영역을 통과하는 제2 매립 워드 라인 구조체, 및 상기 제2 활성 영역을 통과하는 제3 매립 워드 라인 구조체를 포함하고, 상기 제1 매립 워드 라인 구조체는 제1 게이트 트렌치 내의 제1 게이트 전극, 및 상기 제1 게이트 전극과 상기 제1 게이트 트렌치 사이의 제1 게이트 절연층을 포함하고, 상기 제2 매립 워드 라인 구조체는 제2 게이트 트렌치 내의 제2 게이트 전극, 상기 제2 게이트 전극 중 상기 제1 저유전 영역 외의 부분과 상기 제2 게이트 트렌치 사이의 제2 게이트 절연층, 및 상기 제2 게이트 전극 중 상기 제1 저유전 영역 내의 부분과 상기 제2 게이트 트렌치 사이의 제1 저유전층을 포함하고, 상기 제3 매립 워드 라인 구조체는 제3 게이트 트렌치 내의 제3 게이트 전극, 및 상기 제3 게이트 전극과 상기 제3 게이트 트렌치 사이의 제3 게이트 절연층을 포함하고, 상기 제1 저유전층의 유전 상수는 상기 제1 게이트 절연층의 유전 상수, 상기 제2 게이트 절연층의 유전 상수, 및 상기 제3 게이트 절연층의 유전 상수보다 작을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자는 서로 이격된 제1 활성 영역 및 제2 활성 영역을 가지는 기판, 상기 제1 활성 영역 및 상기 제2 활성 영역을 정의하는 상기 기판 상의 소자 분리막, 상기 제1 활성 영역을 통과하는 제1 매립 워드 라인 구조체, 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 제1 저유전 영역을 통과하는 제2 매립 워드 라인 구조체, 및 상기 제2 활성 영역을 통과하는 제3 매립 워드 라인 구조체를 포함하고, 상기 제1 매립 워드 라인 구조체는 제1 게이트 트렌치 내의 제1 게이트 전극, 및 상기 제1 게이트 전극과 상기 제1 게이트 트렌치 사이의 제1 게이트 절연층을 포함하고, 상기 제2 매립 워드 라인 구조체는 제2 게이트 트렌치 내의 제2 게이트 전극, 및 상기 제2 게이트 전극 중 상기 제1 저유전 영역 외의 부분과 상기 제2 게이트 트렌치 사이의 제2 게이트 절연층을 포함하고, 상기 제3 매립 워드 라인 구조체는 제3 게이트 트렌치 내의 제3 게이트 전극, 및 상기 제3 게이트 전극과 상기 제3 게이트 트렌치 사이의 제3 게이트 절연층을 포함하고, 상기 제2 게이트 전극 중 상기 제1 저유전 영역 내의 부분과 상기 제2 게이트 트렌치 사이에는 제1 에어갭이 위치할 수 있다.
본 발명의 기술적 사상에 의한 메모리 소자에서, 두 활성 영역 사이의 저유전 영역 내에 에어갭 또는 저유전층이 위치할 수 있다. 이로써 상기 두 활성 영역 사이를 통과하는 매립 워드 라인 구조체가 두 활성 영역에 영향을 미치는 정도를 감소시킬 수 있다. 따라서, 본 발명의 기술적 사상에 의한 메모리 소자는 우수한 전기적 특성, 예컨대 우수한 읽기/쓰기 특성 및 리프레쉬 특성을 가질 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자를 나타낸 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 선을 따라 자른 메모리 소자의 단면도들이다.
도 3은 도 1의 A-A', 및 B-B' 선을 따라 자른 매립 워드 라인 구조체들의 단면도들이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 단면도들이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 단면도들이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 단면도들이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 단면도들이다.
도 8a 내지 도 8e는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 제조 방법을 나타낸 단면도들이다.
도 9a 및 도 9b는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 제조 방법을 나타낸 단면도들이다.
도 10a 내지 도 10c는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 제조 방법을 나타낸 단면도들이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자를 나타낸 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ' 선을 따라 자른 메모리 소자의 단면도들이다.
도 1 및 도 2를 참조하면, 메모리 소자는 예를 들어 제1 활성 영역(ACT1) 내지 제6 활성 영역(ACT6)을 포함하는 복수의 활성 영역들을 가지는 기판(110), 상기 복수의 활성 영역을 정의하는 소자 분리막(120), 예를 들어 제1 매립 워드 라인 구조체(WL1) 내지 제3 매립 워드 라인 구조체(WL3)를 포함하는 복수의 매립 워드 라인 구조체, 복수의 비트 라인 구조체(BL), 및 복수의 정보 저장 유닛(180)을 포함할 수 있다.
기판(110)은 Ⅳ족 반도체 물질, Ⅲ?-Ⅴ족 반도체 물질 또는 Ⅱ?-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ?-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ?-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 상기 기판(110)은 벌크 웨이퍼 또는 에피택시얼층일 수 있다.
기판(110) 상에는 버퍼 절연층(140)이 위치될 수 있다. 버퍼 절연층(140)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
예를 들어 제1 활성 영역(ACT1) 내지 제6 활성 영역(ACT6)과 같은 활성 영역들은 제1 방향(X 방향) 및 제2 방향(Y 방향)에 비스듬하고, 제3 방향(Z 방향)에 수직한 제4 방향(W)으로 장축을 가질 수 있다. 제1 활성 영역(ACT1)과 제2 활성 영역(ACT2)은 제4 방향(W)으로 이격될 수 있고, 제3 활성 영역(ACT3)과 제4 활성 영역(ACT4)은 제4 방향(W)으로 이격될 수 있고, 제5 활성 영역(ACT5)과 제6 활성 영역(ACT6)은 제4 방향(W)으로 이격될 수 있다.
활성 영역의 장축 방향, 즉 제 4 방향(W)으로 이격된 임의의 두 활성 영역 사이에는 예를 들어, 제1 저유전 영역(LDR1) 내지 제3 저유전 영역(LDR3)과 같은 저유전 영역이 위치할 수 있다. 예를 들어, 제1 저유전 영역(LDR1)은 제1 활성 영역(ACT1)과 제2 활성 영역(ACT2) 사이에 위치할 수 있고, 제2 저유전 영역(LDR2)은 제3 활성 영역(ACT3)과 제4 활성 영역(ACT4) 사이에 위치할 수 있고, 제3 저유전 영역(LDR3)은 제5 활성 영역(ACT5)과 제6 활성 영역(ACT6) 사이에 위치할 수 있다.
상기 활성 영역들을 정의하는 소자 분리막(120)은 예를 들어 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 소자 분리막(120)은 복수의 층을 포함할 수 있다.
제1 매립 워드 라인 구조체(WL1) 내지 제3 매립 워드 라인 구조체(WL3)를 포함하는 복수의 매립 워드 라인 구조체는 제1 방향(X 방향)으로 각각 연장될 수 있고, 서로 제2 방향(Y 방향)으로 이격될 수 있다.
각각의 매립 워드 라인 구조체는 활성 영역들을 통과할 수 있다. 예를 들어, 제1 매립 워드 라인 구조체(WL1)는 제1 활성 영역(ACT1) 및 제5 활성 영역(ACT5)을 통과할 수 있고, 제2 매립 워드 라인 구조체(WL2)는 제5 활성 영역(ACT5) 및 제4 활성 영역(ACT4)을 통과할 수 있고, 제3 매립 워드 라인 구조체(WL3)는 제2 활성 영역(ACT2) 및 제4 활성 영역(ACT4)을 통과할 수 있다.
각각의 매립 워드 라인 구조체는 저유전 영역들을 통과할 수 있다. 예를 들어, 제1 매립 워드 라인 구조체(WL1)는 제2 저유전 영역(LDR2)을 통과할 수 있고, 제2 매립 워드 라인 구조체(WL2)는 제1 저유전 영역(LDR1)을 통과할 수 있고, 제3 매립 워드 라인 구조체(WL3)는 제3 저유전 영역(LDR3)을 통과할 수 있다.
각각의 매립 워드 라인 구조체는 게이트 트렌치 내의 게이트 절연층, 게이트 전극, 및 게이트 캡핑층을 포함할 수 있다. 예를 들어, 제1 매립 워드 라인 구조체(WL1)는 제1 게이트 트렌치(GT1) 내의 제1 게이트 전극(G1), 제1 게이트 전극(G1) 중 저유전 영역들(예를 들어, 제2 저유전 영역(LDR2)) 외의 부분과 제1 게이트 트렌치(GT1) 사이의 제1 게이트 절연층(GIL1) 및 제1 게이트 전극(G1) 상의 제1 게이트 캡핑층(GC1)을 포함할 수 있다. 또한, 제2 매립 워드 라인 구조체(WL2)는 제2 게이트 트렌치(GT2) 내의 제2 게이트 전극(G2), 제2 게이트 전극(G2) 중 저유전 영역들(예를 들어, 제1 저유전 영역(LDR1)) 외의 부분과 제2 게이트 트렌치(GT2) 사이의 제2 게이트 절연층(GIL2) 및 제2 게이트 전극(G2) 상의 제2 게이트 캡핑층(GC2)을 포함할 수 있다. 또한, 제3 매립 워드 라인 구조체(WL3)는 제3 게이트 트렌치(GT3) 내의 제3 게이트 전극(G3), 제3 게이트 전극(G3) 중 저유전 영역들(예를 들어, 제3 저유전 영역(LDR3)) 외의 부분과 제3 게이트 트렌치(GT3) 사이의 제3 게이트 절연층(GIL3) 및 제3 게이트 전극(G3) 상의 제3 게이트 캡핑층(GC3)을 포함할 수 있다. 일부 실시예에서, 제1 게이트 전극(G1) 내지 제3 게이트 전극(G3)과 같은 게이트 전극은 서로 상이한 일함수를 가지는 하부 게이트 전극층(131) 및 상부 게이트 전극층(132)을 포함할 수 있으나, 다른 실시예에서, 상기 게이트 전극은 단일층으로 이루어질 수 있다. 일부 실시예에서, 하부 게이트 전극층(131)은 복수의 층으로 이루어질 수 있으나, 다른 실시예에서, 하부 게이트 전극층(131)은 단일 층으로 이루어질 수 있다.
게이트 전극 중 저유전 영역 내의 부분과 게이트 트렌치 사이에는 에어갭이 위치할 수 있다. 예를 들어, Ⅱ-Ⅱ' 단면을 참조하면, 제2 게이트 전극(G2) 중 제1 저유전 영역(LDR1) 내의 부분과 제2 게이트 트렌치(GT2) 사이에는 제1 에어갭(AG1)이 위치할 수 있다. 상기 에어갭은 공기, 다른 기체, 또는 이들의 혼합물로 채워질 수 있다.
복수의 비트 라인 구조체(BL)는 버퍼 절연층(140) 상에서 제2 방향(Y 방향)으로 각각 연장될 수 있고, 서로 제1 방향(X 방향)으로 이격될 수 있다. 각각의 비트 라인 구조체(BL)는 비트 라인 전도층(152) 및 비트 라인 캡핑층(145)을 포함할 수 있다. 일부 실시예에서, 비트 라인 전도층(152)은 적층된 복수의 층을 포함할 수 있다. 각각의 비트 라인 구조체(BL)의 비트 라인 전도층(152)은 비트 라인 콘택 구조체(151)들을 통해 활성 영역들에 연결될 수 있다. 예를 들어 Ⅲ-Ⅲ' 단면에서 비트 라인 구조체(BL)의 비트 라인 전도층(152)은 두 비트 라인 콘택 구조체(151)들을 통해 제5 활성 영역(ACT5) 및 제2 활성 영역(ACT2)에 연결된다. 비트 라인 콘택 구조체(151)는 다이렉트 콘택(direct contact, DC)으로도 불릴 수 있다.
각각의 비트 라인 구조체(BL)의 양 측벽은 비트 라인 스페이서(154)로 덮일 수 있다. 비트 라인 구조체들(BL) 사이는 층간 절연층(170)이 채울 수 있다. 층간 절연층(170)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
각각의 정보 저장 유닛(180)은 정보 저장 유닛 컨택 구조체(160)를 통해 활성 영역에 연결될 수 있다. 예를 들어, 도 Ⅰ-Ⅰ' 단면을 참조하면 정보 저장 유닛(180)은 제1 활성 영역(ACT1)에 연결되고, 다른 정보 저장 유닛(180)은 제4 활성 영역(ACT4)에 연결될 수 있다. 정보 저장 유닛 컨택 구조체(160)는 베리드 콘택(buried contact, BC) 및 랜딩 패드(landing pad, LP)를 포함할 수 있다. 복수의 정보 저장 유닛(180)은 예를 들어 복수의 캐패시터일 수 있다. 상기 캐패시터는 하부 전극(181), 유전층(182), 및 상부 전극(183)을 포함할 수 있다. 일부 실시예에서, 복수의 정보 저장 유닛(180)은 상부 전극(183), 및 유전층(182)을 공유할 수 있다. 즉, 복수의 정보 저장 유닛(180)은 복수의 하부 전극(181), 유전층(182), 및 상부 전극(183)을 포함할 수 있다.
도 3은 도 1의 A-A', 및 B-B' 선을 따라 자른 매립 워드 라인 구조체들의 단면도들이다.
도 1 및 도 3을 참조하면, 기판(110)은 서로 이격된 제1 활성 영역(ACT1) 및 제2 활성 영역(ACT2)을 가진다. 또한, 소자 분리막(120)은 제1 활성 영역(ACT1) 및 제2 활성 영역(ACT2)을 정의한다. 제1 매립 워드 라인 구조체(WL1)는 제1 활성 영역(ACT1)을 통과하고, 제2 저유전 영역(LDR2)을 통과한다. 제2 매립 워드 라인 구조체(WL2)는 제1 활성 영역(ACT1)과 제2 활성 영역(ACT2) 사이의 제1 저유전 영역(LDR1)을 통과하고, 제2 저유전 영역(LDR2)과 제3 저유전 영역(LDR3) 사이를 통과한다. 제3 매립 워드 라인 구조체(WL3)는 제2 활성 영역(ACT2)을 통과하고, 제3 저유전 영역(LDR3)을 통과한다.
제1 매립 워드 라인 구조체(WL1)는 제1 게이트 트렌치(GT1) 내의 제1 게이트 전극(G1), 및 제1 게이트 전극(G1) 중 제2 저유전 영역(LDR2) 외의 부분과 제1 게이트 트렌치(GT1) 사이의 제1 게이트 절연층(GIL1), 제1 게이트 전극(G1) 상의 제1 게이트 캡핑층(GC1)을 포함한다. 제1 게이트 전극(G1) 중 제2 저유전 영역(LDR2) 내의 부분과 제1 게이트 트렌치(GT1) 사이에는 제2 에어갭(AG2)이 위치한다.
제2 매립 워드 라인 구조체(WL2)는 제2 게이트 트렌치(GT2) 내의 제2 게이트 전극(G2), 및 제2 게이트 전극(G2) 중 제1 저유전 영역(LDR1) 외의 부분과 제2 게이트 트렌치(GT2) 사이의 제2 게이트 절연층(GIL2), 및 제2 게이트 전극(G2) 상의 제2 게이트 캡핑층(GC2)을 포함한다. 제2 게이트 전극(G2) 중 제1 저유전 영역(LDR1) 내의 부분과 제2 게이트 트렌치(GT2) 사이에는 제1 에어갭(AG1)이 위치한다.
제3 매립 워드 라인 구조체(WL3)는 제3 게이트 트렌치(GT3) 내의 제3 게이트 전극(G3), 및 제3 게이트 전극(G3) 중 제3 저유전 영역(LDR3) 외의 부분과 제3 게이트 트렌치(GT3) 사이의 제3 게이트 절연층(GIL3), 및 제3 게이트 전극(G3) 상의 제3 게이트 캡핑층(GC3)을 포함한다. 제3 게이트 전극(G3) 중 제3 저유전 영역(LDR3) 내의 부분과 제3 게이트 트렌치(GT3) 사이에는 제3 에어갭(AG3)이 위치한다.
제1 에어갭(AG1)의 적어도 일부는 소자 분리막(120)과 제2 게이트 전극(G2) 사이에 위치한다. 제1 에어갭(AG1)의 적어도 일부는 제1 활성 영역(ACT1)과 제2 게이트 전극(G2) 사이 또는 제2 활성 영역(ACT2)과 제2 게이트 전극(G2) 사이에 위치한다. 제1 에어갭(AG1)의 적어도 일부는 제2 게이트 트렌치(GT2)와 제2 게이트 캡핑층(GC2) 사이에 위치한다. 즉, 제2 게이트 캡핑층(GC2) 중 제1 저유전 영역(LDR1) 내의 부분은 제1 에어갭(AG1)에 의해 제2 게이트 트렌치(GT2)로부터 이격된다.
제1 에어갭(AG1)은 제2 게이트 절연층(GIL2)보다 낮은 유전 상수를 가지므로, 제1 에어갭(AG1)은 제2 매립 워드 라인 구조체(WL2)가 제1 활성 영역(ACT1) 및 제2 활성 영역(ACT2)에 영향을 주는 정도를 감소시킬 수 있다. 이와 같이, 본 발명의 일 실시예에 따르는 메모리 소자는 에어갭을 포함함으로써 두 활성 영역 사이를 통과하는 매립 워드 라인 구조체가 상기 두 활성 영역에 영향을 주는 정도를 감소시킬 수 있다. 따라서 메모리 소자의 전기적 특성, 예컨대 읽기/쓰기 특성 및 리프레쉬 특성이 개선될 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 단면도들이다. 이하에서는 도 3에 도시된 매립 워드 라인 구조체들과 도 4에 도시된 매립 워드 라인 구조체들 사이의 차이점이 기술된다.
도 4를 참조하면, 제1 게이트 절연층(GIL1)은 제1 게이트 전극(G1) 중 제2 저유전 영역(LDR2) 내의 부분의 하부와 제1 게이트 트렌치(GT1) 사이를 채울 수 있다. 즉, 제2 에어갭(AG2)은 제1 게이트 전극(G1)의 하부와 제1 게이트 트렌치(GT1) 사이에 위치하지 않을 수 있다. 제2 에어갭(AG1)은 제1 게이트 전극(G1)의 상부와 제1 게이트 트렌치(GT1) 사이에 위치할 수 있다. 또한, 제2 게이트 절연층(GIL2)은 제2 게이트 전극(G2) 중 제1 저유전 영역(LDR1) 내의 부분의 하부와 제2 게이트 트렌치(GT2) 사이를 채울 수 있다. 즉, 제1 에어갭(AG1)은 제2 게이트 전극(G2)의 하부와 제2 게이트 트렌치(GT2) 사이에 위치하지 않을 수 있다. 제1 에어갭(AG1)은 제2 게이트 전극(G2)의 상부와 제2 게이트 트렌치(GT2) 사이에 위치할 수 있다. 또한, 제3 게이트 절연층(GIL3)은 제3 게이트 전극(G3) 중 제3 저유전 영역(LDR3) 내의 부분의 하부와 제3 게이트 트렌치(GT3) 사이를 채울 수 있다. 즉, 제3 에어갭(AG3)은 제3 게이트 전극(G3)의 하부와 제3 게이트 트렌치(GT3) 사이에 위치하지 않을 수 있다. 제3 에어갭(AG3)은 제3 게이트 전극(G3)의 상부와 제3 게이트 트렌치(GT3) 사이에 위치할 수 있다.
또한, 상기 기판(110)의 하면으로부터 상기 제1 에어갭(AG1)의 하단까지의 높이(H2)는 상기 기판(110)의 하면으로부터 상기 제1 게이트 절연층(GIL1)의 상기 제1 활성 영역(ACT1) 내의 부분의 하단까지의 높이(H1) 및 상기 기판(110)의 하면으로부터 상기 제3 게이트 절연층(GIL3)의 상기 제2 활성 영역(ACT2) 내의 부분의 하단까지의 높이(H3)보다 작을 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 단면도들이다. 이하에서는 도 3에 도시된 매립 워드 라인 구조체들과 도 5에 도시된 매립 워드 라인 구조체들 사이의 차이점이 기술된다.
도 5를 참조하면, 제2 게이트 캡핑층(GC2) 중 제1 저유전 영역(LDR1) 내의 부분은 제2 게이트 트렌치(GT2)와 접할 수 있다. 또한, 제1 게이트 캡핑층(GC1) 중 제2 저유전 영역(LDR2) 내의 부분은 제1 게이트 트렌치(GT1)와 접할 수 있다. 또한, 제3 게이트 캡핑층(GC3) 중 제3 저유전 영역(LDR3) 내의 부분은 제3 게이트 트렌치(GT3)와 접할 수 있다. 즉, 제1 에어갭(AG1)은 제2 게이트 캡핑층(GC2)과 제2 게이트 트렌치(GT2) 사이에 위치하지 않을 수 있다. 제2 에어갭(AG2)은 제1 게이트 캡핑층(GC1)과 제1 게이트 트렌치(GT1) 사이에 위치하지 않을 수 있다. 제3 에어갭(AG3)은 제3 게이트 캡핑층(GC3)과 제3 게이트 트렌치(GT3) 사이에 위치하지 않을 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 단면도들이다. 이하에서는 도 3에 도시된 매립 워드 라인 구조체들과 도 6에 도시된 매립 워드 라인 구조체들 사이의 차이점이 기술된다.
도 6을 참조하면, 제2 매립 워드 라인 구조체(WL2)는 제2 게이트 전극(G2)의 제1 저유전 영역(LDR1) 내의 부분과 제2 게이트 트렌치(GT2) 사이의 제1 저유전층(LDL1)을 포함할 수 있다. 제1 저유전층(LDL1)의 유전 상수는 제1 게이트 절연층(GIL1)의 유전 상수, 제2 게이트 절연층(GIL2)의 유전 상수, 및 제3 게이트 절연층(GIL3)의 유전 상수보다 작을 수 있다.
또한, 제1 매립 워드 라인 구조체(WL1)는 제1 게이트 전극(G1)의 제2 저유전 영역(LDR2) 내의 부분과 제1 게이트 트렌치(GT1) 사이의 제2 저유전층(LDL2)을 포함할 수 있다. 제2 저유전층(LDL2)의 유전 상수는 제1 게이트 절연층(GIL1)의 유전 상수, 제2 게이트 절연층(GIL2)의 유전 상수, 및 제3 게이트 절연층(GIL3)의 유전 상수보다 작을 수 있다.
또한, 제3 매립 워드 라인 구조체(WL3)는 제3 게이트 전극(G3)의 제3 저유전 영역(LDR3) 내의 부분과 제3 게이트 트렌치(GT3) 사이의 제3 저유전층(LDL3)을 포함할 수 있다. 제3 저유전층(LDL3)의 유전 상수는 제1 게이트 절연층(GIL1)의 유전 상수, 제2 게이트 절연층(GIL2)의 유전 상수, 및 제3 게이트 절연층(GIL3)의 유전 상수보다 작을 수 있다.
제1 저유전층(LDL1)은 제2 게이트 절연층(GIL2)보다 낮은 유전 상수를 가지므로, 제1 저유전층(LDL1)은 제2 매립 워드 라인 구조체(WL2)가 제1 활성 영역(ACT1) 및 제2 활성 영역(ACT2)에 영향을 주는 정도를 감소시킬 수 있다. 이와 같이, 본 발명의 일 실시예에 따르는 메모리 소자는 저유전층을 포함함으로써 두 활성 영역 사이를 통과하는 매립 워드 라인 구조체가 상기 두 활성 영역에 영향을 주는 정도를 감소시킬 수 있다. 따라서 메모리 소자의 전기적 특성, 예컨대 읽기/쓰기 특성 및 리프레쉬 특성이 개선될 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 단면도들이다. 이하에서는 도 6에 도시된 매립 워드 라인 구조체들과 도 7에 도시된 매립 워드 라인 구조체들 사이의 차이점이 기술된다.
도 7을 참조하면, 제1 게이트 절연층(GIL1)은 제1 게이트 전극(G1) 중 제2 저유전 영역(LDR2) 내의 부분의 하부와 제1 게이트 트렌치(GT1) 사이를 채울 수 있다. 즉, 제2 저유전층(LDL2)은 제1 게이트 전극(G1)의 하부와 제1 게이트 트렌치(GT1) 사이에 위치하지 않을 수 있다. 제2 저유전층(LDL2)은 제1 게이트 전극(G1)의 상부와 제1 게이트 트렌치(GT1) 사이에 위치할 수 있다. 또한, 제2 게이트 절연층(GIL2)은 제2 게이트 전극(G2) 중 제1 저유전 영역(LDR1) 내의 부분의 하부와 제2 게이트 트렌치(GT2) 사이를 채울 수 있다. 즉, 제1 저유전층(LDL1)은 제2 게이트 전극(G2)의 하부와 제2 게이트 트렌치(GT2) 사이에 위치하지 않을 수 있다. 제1 저유전층(LDL1)은 제2 게이트 전극(G2)의 상부와 제2 게이트 트렌치(GT2) 사이에 위치할 수 있다. 또한, 제3 게이트 절연층(GIL3)은 제3 게이트 전극(G3) 중 제3 저유전 영역(LDR3) 내의 부분의 하부와 제3 게이트 트렌치(GT3) 사이를 채울 수 있다. 즉, 제3 저유전층(LDL3)은 제3 게이트 전극(G3)의 하부와 제3 게이트 트렌치(GT3) 사이에 위치하지 않을 수 있다. 제3 저유전층(LDL3)은 제3 게이트 전극(G3)의 상부와 제3 게이트 트렌치(GT3) 사이에 위치할 수 있다.
또한, 상기 기판(110)의 하면으로부터 상기 제1 저유전층(LDL1)의 하단까지의 높이(H2')는 상기 기판(110)의 하면으로부터 상기 제1 게이트 절연층(GIL1)의 상기 제1 활성 영역(ACT1) 내의 부분의 하단까지의 높이(H1) 및 상기 기판(110)의 하면으로부터 상기 제3 게이트 절연층(GIL3)의 상기 제2 활성 영역(ACT2) 내의 부분의 하단까지의 높이(H3)보다 작을 수 있다.
도 8a 내지 도 8e는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 제조 방법을 나타낸 단면도들이다.
도 8a를 참조하면, 기판(110) 내에 제1 활성 영역(ACT1) 및 제2 활성 영역(ACT2)을 포함하는 복수의 활성 영역을 정의하는 소자 분리막(120)이 형성될 수 있다. 제1 활성 영역(ACT) 및 제2 활성 영역(ACT2)을 포함하는 복수의 활성 영역의 상면에 불순물 이온을 주입하여 복수의 소스/드레인 영역이 형성될 수 있다. 이후, 제1 게이트 트렌치(GT1), 제2 게이트 트렌치(GT2), 및 제3 게이트 트렌치(GT3)를 포함하는 복수의 게이트 트렌치가 형성될 수 있다.
도 8b를 참조하면, 복수의 게이트 트렌치의 내벽 상에 게이트 절연층이 형성될 수 있다. 예를 들어, 제1 게이트 트렌치(GT1) 상에 제1 게이트 절연층(GIL1)이 형성될 수 있고, 제2 게이트 트렌치(GT2) 상에 제2 게이트 절연층(GIL2)이 형성될 수 있고, 제3 게이트 트렌치(GT3) 상에 제3 게이트 절연층(GIL3)이 형성될 수 있다.
도 8c를 참조하면, 제1 게이트 전극(G1) 내지 제3 게이트 전극(G3)을 포함하는 복수의 게이트 전극이 형성될 수 있다. 각각의 게이트 전극은 게이트 트렌치 내에 형성되며, 게이트 트렌치의 적어도 일부를 채울 수 있다. 예를 들어, 제1 게이트 절연층(GIL1), 제2 게이트 절연층(GIL2), 및 제3 게이트 절연층(GIL3) 상에 하부 게이트 전극층(131)이 형성되고, 이후 하부 게이트 전극층(131)이 에치백(etch-back)될 수 있다. 다음으로, 하부 게이트 전극층(131) 상에 상부 게이트 전극층(132)이 형성되고, 이후 상부 게이트 전극층(132)이 에치백될 수 있다.
도 8d를 참조하면, 제1 게이트 캡핑층(GC1) 내지 제3 게이트 캡핑층(GC3)을 포함하는 복수의 게이트 캡핑층이 형성될 수 있다. 각각의 게이트 캡핑층은 게이트 트 전극 상에 위치하며, 게이트 트렌치의 상부를 채울 수 있다. 제1 게이트 전극(G1) 내지 제3 게이트 전극(G3)을 포함하는 복수의 게이트 전극 상에 게이트 캡핑층(미도시)이 형성되고, 게이트 캡핑층(미도시)이 에치백될 수 있다.
도 8e를 참조하면, 제1 저유전 영역(LDR1) 내지 제3 저유전 영역(LDR3)을 포함하는 복수의 저유전 영역을 오픈하는 마스크(M)가 기판(110) 상에 형성될 수 있다. 다음으로, 저유전 영역 내의 게이트 절연층이 식각될 수 있다. 예를 들어, 제1 저유전 영역(LDR1) 내의 제2 게이트 절연층(GIL2), 제2 저유전 영역(LDR2) 내의 제1 게이트 절연층(GIL1), 제3 저유전 영역(LDR3) 내의 제3 게이트 절연층(GIL3)이 식각될 수 있다. 저유전 영역 내의 게이트 절연층 전부가 식각되는 경우 도 3에 도시된 매립 워드 라인 구조체들이 형성될 수 있다. 저유전 영역 내의 게이트 절연층의 상부만 식각되는 경우 도 4에 도시된 매립 워드 라인 구조체들이 형성될 수 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 제조 방법을 나타낸 단면도들이다.
도 8a 내지 도 8c에 도시된 공정이 수행된 후, 도 9a에 도시된 공정이 수행될 수 있다. 도 9a를 참조하면, 제1 저유전 영역(LDR1) 내지 제3 저유전 영역(LDR3)을 포함하는 복수의 저유전 영역을 오픈하는 마스크(M)가 기판(110) 상에 형성될 수 있다.
도 9b를 참조하면, 저유전 영역 내의 게이트 절연층이 식각될 수 있다. 예를 들어, 제1 저유전 영역(LDR1) 내의 제2 게이트 절연층(GIL2), 제2 저유전 영역(LDR2) 내의 제1 게이트 절연층(GIL1), 제3 저유전 영역(LDR3) 내의 제3 게이트 절연층(GIL3)이 식각될 수 있다. 도 9b와 같이 저유전 영역 내의 게이트 절연층의 전부가 식각될 수 있으나, 물론 다른 실시예에서 저유전 영역 내의 게이트 절연층의 상부만 식각될 수 있다.
다음으로, 도 5를 참조하면, 제1 게이트 캡핑층(GC1) 내지 제3 게이트 캡핑층(GC3)을 포함하는 복수의 게이트 캡핑층이 형성될 수 있다. 이로써 도 5에 도시된 매립 워드 라인 구조체들이 제조될 수 있다.
도 10a 내지 도 10c는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 소자에 포함되는 매립 워드 라인 구조체들의 제조 방법을 나타낸 단면도들이다.
도 8a 및 도 8b에 도시된 공정이 수행된 후, 도 10a에 도시된 공정이 수행될 수 있다. 도 10a를 참조하면, 제1 저유전 영역(LDR1) 내지 제3 저유전 영역(LDR3)을 포함하는 복수의 저유전 영역을 오픈하는 마스크(M)가 기판(110) 상에 형성될 수 있다. 저유전 영역 내의 게이트 절연층이 식각될 수 있다. 예를 들어, 제1 저유전 영역(LDR1) 내의 제2 게이트 절연층(GIL2), 제2 저유전 영역(LDR2) 내의 제1 게이트 절연층(GIL1), 제3 저유전 영역(LDR3) 내의 제3 게이트 절연층(GIL3)이 식각될 수 있다.
도 10b를 참조하면, 게이트 트렌치의 저유전 영역 내의 부분 상에 저유전층이 형성될 수 있다. 예를 들어, 제2 게이트 트렌치(GT2)의 제1 저유전 영역(LDR1) 내의 부분 상에 제1 저유전층(LDL1)이 형성될 수 있고, 제1 게이트 트렌치(GT1)의 제2 저유전 영역(LDR2) 내의 부분 상에 제2 저유전층(LDL2)이 형성될 수 있고, 제3 게이트 트렌치(GT3)의 제3 저유전 영역(LDR3) 내의 부분 상에 제3 저유전층(LDL3)이 형성될 수 있다.
도 10c를 참조하면, 복수의 게이트 트렌치 내에 복수의 게이트 전극이 형성될 수 있다. 예를 들어, 제1 게이트 트렌치(GT1) 내에 제1 게이트 전극(G1)이 형성될 수 있고, 제2 게이트 트렌치(GT2) 내에 제2 게이트 전극(G2)이 형성될 수 있고, 제3 게이트 트렌치(GT3) 내에 제3 게이트 전극(G3)이 형성될 수 있다.
도 6을 참조하면, 복수의 게이트 트렌치 내에 복수의 게이트 캡핑층이 형성될 수 있다. 예를 들어, 제1 게이트 트렌치(GT1) 내에 제1 게이트 캡핑층(GC1)이 형성될 수 있고, 제2 게이트 트렌치(GT2) 내에 제2 게이트 캡핑층(GC2)이 형성될 수 있고, 제3 게이트 트렌치(GT3) 내에 제3 게이트 캡핑층(GC3)이 형성될 수 있다. 이로써 도 6에 도시된 매립 워드 라인 구조체들이 형성될 수 있다.
또한, 도 10a에 도시된 공정에서, 게이트 절연층의 저유전 영역 내의 부분 중 상부만이 제거되고, 게이트 절연층의 저유전 영역 내의 부분 중 하부가 남는 경우, 도 7에 도시된 매립 워드 라인 구조체들이 형성될 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
ACT1 내지 ACT6: 활성 영역, LDR1 내지 LDR3: 저유전 영역, AG1 내지 AG3: 에어갭, WL1 내지 WL3: 매립 워드 라인 구조체, GT1 내지 GT3: 게이트 트렌치, G1 내지 G3: 게이트 전극, GIL1 내지 GIL3: 게이트 절연층, GC1 내지 GC3: 게이트 캡핑층, 110: 기판, 120: 소자 분리막, 131: 하부 게이트 전극층, 132: 상부 게이트 전극층, 140: 버퍼 절연층, 145: 비트 라인 캡핑층, 151: 비트 라인 콘택 구조체, 152: 비트 라인 전도층, 154: 비트 라인 스페이서, 160: 정보 저장 유닛 컨택 구조체, 170: 층간 절연층, 180: 정보 저장 유닛, 181: 하부 전극, 182: 유전층, 183: 상부 전극

Claims (10)

  1. 서로 이격된 제1 활성 영역과 제2 활성 영역을 가지는 기판;
    상기 제1 활성 영역과 상기 제2 활성 영역을 정의하는 상기 기판 상의 소자 분리막; 및
    상기 제1 활성 영역과 상기 제2 활성 영역 사이의 저유전 영역을 통과하는 매립 워드 라인 구조체를 포함하고,
    상기 매립 워드 라인 구조체는 게이트 트렌치 내의 게이트 전극, 및 상기 게이트 전극 중 상기 저유전 영역 외의 부분과 상기 게이트 트렌치 사이의 게이트 절연층을 포함하고,
    상기 게이트 전극 중 상기 저유전 영역 내의 부분과 상기 게이트 트렌치 사이에는 에어갭이 위치하는 것을 특징으로 하는 메모리 소자.
  2. 제1 항에 있어서,
    상기 게이트 절연층은 상기 게이트 전극 중 상기 저유전 영역 내의 부분의 하부와 상기 게이트 트렌치 사이를 채우는 것을 특징으로 하는 메모리 소자.
  3. 제1 항에 있어서,
    상기 에어갭의 적어도 일부는 상기 소자 분리막과 상기 게이트 전극 사이에 위치하는 것을 특징으로 하는 메모리 소자.
  4. 제1 항에 있어서,
    상기 에어갭의 적어도 일부는 상기 제1 활성 영역과 상기 게이트 전극 사이 또는 상기 제2 활성 영역과 상기 게이트 전극 사이에 위치하는 것을 특징으로 하는 메모리 소자.
  5. 제1 항에 있어서,
    상기 게이트 전극 상에 위치하는 게이트 캡핑층을 더 포함하는 것을 특징으로 하는 메모리 소자.
  6. 제5 항에 있어서,
    상기 게이트 캡핑층 중 상기 저유전 영역 내의 부분은 상기 게이트 트렌치로부터 상기 에어 갭에 의해 이격되는 것을 특징으로 하는 메모리 소자.
  7. 제5 항에 있어서,
    상기 게이트 캡핑층 중 상기 저유전 영역 내의 부분은 상기 게이트 트렌치와 접하는 것을 특징으로 하는 메모리 소자.
  8. 제7 항에 있어서,
    상기 게이트 캡핑층 중 상기 저유전 영역 외의 부분은 상기 게이트 절연층에 의해 상기 게이트 트렌치로부터 이격되는 것을 특징으로 하는 메모리 소자.
  9. 서로 이격된 제1 활성 영역 및 제2 활성 영역을 가지는 기판;
    상기 제1 활성 영역 및 상기 제2 활성 영역을 정의하는 상기 기판 상의 소자 분리막;
    상기 제1 활성 영역을 통과하는 제1 매립 워드 라인 구조체;
    상기 제1 활성 영역과 상기 제2 활성 영역 사이의 제1 저유전 영역을 통과하는 제2 매립 워드 라인 구조체; 및
    상기 제2 활성 영역을 통과하는 제3 매립 워드 라인 구조체를 포함하고,
    상기 제1 매립 워드 라인 구조체는 제1 게이트 트렌치 내의 제1 게이트 전극, 및 상기 제1 게이트 전극과 상기 제1 게이트 트렌치 사이의 제1 게이트 절연층을 포함하고,
    상기 제2 매립 워드 라인 구조체는 제2 게이트 트렌치 내의 제2 게이트 전극, 상기 제2 게이트 전극과 상기 제2 게이트 트렌치 사이의 제2 게이트 절연층, 및 상기 제2 게이트 전극 중 상기 제1 저유전 영역 내의 부분과 상기 제2 게이트 트렌치 사이의 제1 저유전층을 포함하고,
    상기 제3 매립 워드 라인 구조체는 제3 게이트 트렌치 내의 제3 게이트 전극, 및 상기 제3 게이트 전극과 상기 제3 게이트 트렌치 사이의 제3 게이트 절연층을 포함하고,
    상기 제1 저유전층의 유전 상수는 상기 제1 게이트 절연층의 유전 상수, 상기 제2 게이트 절연층의 유전 상수, 및 상기 제3 게이트 절연층의 유전 상수보다 작은 것을 특징으로 하는 메모리 소자.
  10. 서로 이격된 제1 활성 영역 및 제2 활성 영역을 가지는 기판;
    상기 제1 활성 영역 및 상기 제2 활성 영역을 정의하는 상기 기판 상의 소자 분리막;
    상기 제1 활성 영역을 통과하는 제1 매립 워드 라인 구조체;
    상기 제1 활성 영역과 상기 제2 활성 영역 사이의 제1 저유전 영역을 통과하는 제2 매립 워드 라인 구조체; 및
    상기 제2 활성 영역을 통과하는 제3 매립 워드 라인 구조체를 포함하고,
    상기 제1 매립 워드 라인 구조체는 제1 게이트 트렌치 내의 제1 게이트 전극, 및 상기 제1 게이트 전극과 상기 제1 게이트 트렌치 사이의 제1 게이트 절연층을 포함하고,
    상기 제2 매립 워드 라인 구조체는 제2 게이트 트렌치 내의 제2 게이트 전극, 및 상기 제2 게이트 전극 중 상기 제1 저유전 영역 외의 부분과 상기 제2 게이트 트렌치 사이의 제2 게이트 절연층을 포함하고,
    상기 제3 매립 워드 라인 구조체는 제3 게이트 트렌치 내의 제3 게이트 전극, 및 상기 제3 게이트 전극과 상기 제3 게이트 트렌치 사이의 제3 게이트 절연층을 포함하고,
    상기 제2 게이트 전극 중 상기 제1 저유전 영역 내의 부분과 상기 제2 게이트 트렌치 사이에는 제1 에어갭이 위치하는 것을 특징으로 하는 메모리 소자.
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