TWI835552B - 半導體裝置 - Google Patents

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TWI835552B
TWI835552B TW112104431A TW112104431A TWI835552B TW I835552 B TWI835552 B TW I835552B TW 112104431 A TW112104431 A TW 112104431A TW 112104431 A TW112104431 A TW 112104431A TW I835552 B TWI835552 B TW I835552B
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Abstract

一種半導體裝置包括：基板；資料儲存結構，位於基板上；絕緣結構，在基板上與資料儲存結構間隔開；導電線，在資料儲存結構與絕緣結構之間在垂直方向上堆疊並彼此間隔開；主動層，在資料儲存結構與絕緣結構之間在垂直方向上堆疊並彼此間隔開，並且與導電線相交；以及導電圖案，位於絕緣結構與主動層之間且電性連接至主動層。絕緣結構包括第一絕緣圖案及第二絕緣圖案，第一絕緣圖案在第一水平方向上彼此間隔開，第二絕緣圖案位於第一絕緣圖案之間。導電圖案位於第二絕緣圖案與主動層之間。第二絕緣圖案包含與第一絕緣圖案的材料不同的材料。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案主張於2022年2月11日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0018287號的優先權權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念實例性實施例是有關於一種半導體裝置及其製造方法。
已進行研究來減小半導體裝置中所包括的元件的大小並提高元件的效能。舉例而言，對於動態隨機存取記憶體（dynamic random access memory，DRAM）裝置而言，已進行研究以可靠地且穩定地形成大小減小的元件。然而，在三維（three-dimensional，3D）DRAM裝置中，當具有高縱橫比（aspect ratio）的絕緣圖案相鄰於位元線形成時，用於容納絕緣圖案並對導電層進行蝕刻以形成位元線的開口由於開口的縱橫比高而可能具有彎曲形狀（bowing shape），進而導致位元線的上部部分與下部部分之間大小差異顯著並造成3D DRAM裝置的可靠性問題。因此，期望具有其中位元線可被形成為在位元線的上部部分與下部部分之上具有更均勻的大小的製程。
本發明概念實例性實施例提供一種能夠提高電特性的半導體裝置。
根據本發明概念實例性實施例，提供一種半導體裝置。所述半導體裝置包括：基板，包括第一區域及與第一區域相鄰的第二區域；第一導電線群組，設置於基板的第一區域上且包括第一導電線，所述第一導電線在與基板的上表面垂直的垂直方向上堆疊並彼此間隔開；第二導電線群組，設置於基板的第一區域上且包括第二導電線，所述第二導電線在垂直方向上堆疊並彼此間隔開；第一主動群組，設置於基板的第一區域上且在與基板的上表面平行的第一水平方向上排列並彼此間隔開；第二主動群組，設置於基板的第一區域上，在第一水平方向上排列並彼此間隔開，且在與第一水平方向垂直的第二水平方向上與第一主動群組間隔開；絕緣結構，設置於第一導電線群組與第二導電線群組之間；以及第一導電圖案，設置於絕緣結構與第一主動群組之間；以及第二導電圖案，設置於絕緣結構與第二主動群組之間。第一主動群組中的每一者可包括第一主動層，所述第一主動層在垂直方向上堆疊並彼此間隔開，並且與第一導電線中的每一者相交。第二主動群組中的每一者可包括第二主動層，所述第二主動層在垂直方向上堆疊並彼此間隔開，並且與第二導電線中的每一者相交。絕緣結構可包括第一絕緣圖案及第二絕緣圖案，第一絕緣圖案與第二絕緣圖案在第一水平方向上交替地且重複地排列於基板的第一區域上。第一絕緣圖案的第一材料不同於第二絕緣圖案的第二材料。
根據本發明概念實例性實施例，提供一種半導體裝置。所述半導體裝置包括：基板；資料儲存結構，設置於基板上；絕緣結構，設置於基板上且與資料儲存結構間隔開；導電線，設置於資料儲存結構與絕緣結構之間，並且在與基板的上表面垂直的垂直方向上堆疊並彼此間隔開；主動層，在資料儲存結構與絕緣結構之間在垂直方向上堆疊並彼此間隔開，並且與導電線相交；以及導電圖案，設置於絕緣結構與主動層之間且電性連接至主動層。絕緣結構可包括第一絕緣圖案及第二絕緣圖案，第一絕緣圖案在與基板的上表面平行的第一水平方向上彼此間隔開，第二絕緣圖案設置於第一絕緣圖案之間。導電圖案可設置於第二絕緣圖案與主動層之間。第二絕緣圖案的材料不同於第一絕緣圖案的材料。
根據本發明概念實例性實施例，提供一種半導體裝置。所述半導體裝置包括：基板；第一絕緣圖案，設置於基板上且在與基板的上表面平行的第一水平方向上彼此間隔開；導電圖案，在基板上在與第一水平方向垂直的第二水平方向上彼此間隔開；以及第二絕緣圖案，在第一水平方向上設置於第一絕緣圖案之間且在第二水平方向上設置於導電圖案之間。第二絕緣圖案的材料不同於第一絕緣圖案的材料。
根據本發明概念實例性實施例，提供一種半導體裝置。所述半導體裝置包括：基板；第一記憶體區塊，設置於基板上且包括第一資料儲存結構；第二記憶體區塊，設置於基板上且包括第二資料儲存結構；以及絕緣結構，設置於第一記憶體區塊與第二記憶體區塊之間。絕緣結構包括第一絕緣圖案及第二絕緣圖案，第一絕緣圖案在與基板的上表面平行的第一水平方向上彼此間隔開，第二絕緣圖案設置於第一絕緣圖案之間。第二絕緣圖案的材料不同於第一絕緣圖案的材料。
在下文中，將參照附圖對本發明概念實例性實施例進行闡述。
在下文中，使用例如「第一（first）」、「第二（second）」及「第三（third）」等其他用語來替代例如「上部（upper）」、「中間（intermediate）」及「下部（lower）」等用語以對本說明書的元件進行闡述。可使用例如「第一」、「第二」及「第三」等用語來闡述各種元件，然而所述元件並不受所述用語的限制，且「第一元件」亦可被稱為「第二元件」。
在詳細說明中，可藉由參考編號而非例如「第一」及「第二」等用語將使用相同用語的不同「元件」中的至少一些元件彼此區分開。與申請專利範圍中所闡述的第一元件、第二元件及類似元件一樣，可使用例如「第一」、「第二」及類似用語等用語將一個元件與另一元件區分開。舉例而言，在詳細說明中，「絕緣層00」可指由參考編號00表示的絕緣層，而「絕緣層01」可指由參考編號01表示的絕緣層。另外，如詳細說明中所述，「絕緣層00及絕緣層01」在申請專利範圍中可被稱為「第一絕緣層及第二絕緣層」。
首先，參照圖1A至圖5對根據本發明概念實例性實施例的半導體裝置的實例進行闡述。圖1A是示意性地示出根據本發明概念實例性實施例的半導體裝置的實例的俯視圖，圖1B是由圖1A所示'A'指示的區域的部分放大俯視圖，圖2A是示意性地示出沿圖1A所示線I-I'及線II-II'截取的區域的剖視圖，圖2B是示出由圖2A所示'B'指示的區域的部分放大剖視圖，圖3是示意性地示出沿圖1A所示線III-III'及線IV-IV'截取的區域的剖視圖，且圖4是示意性地示出沿圖1A所示線V-V'及線VI-VI'截取的區域的剖視圖，且圖5是示意性地示出沿圖1A所示線VII-VII'及線VIII-VIII'截取的區域的剖視圖。
參照圖1A至圖5，根據本發明概念實例性實施例的半導體裝置1可包括：基板3；第一絕緣圖案78，設置於基板3上，且在與基板3的上表面平行的第一水平方向Y上彼此間隔開；導電圖案72，在與第一水平方向Y垂直的第二水平方向X上在基板3上彼此間隔開；以及第二絕緣圖案74a，在第一水平方向Y上設置於第一絕緣圖案78之間，且在第二水平方向X上設置於導電圖案72之間。
半導體裝置1可更包括虛設導電圖案72d'，虛設導電圖案72d'在較導電圖案72的水準低的水準處覆蓋第二絕緣圖案74a的側表面。導電圖案72可沿與第一水平方向Y及第二水平方向X垂直的垂直方向Z覆蓋第二絕緣圖案74a的側表面。導電圖案72與虛設導電圖案72d'可彼此間隔開。
第二絕緣圖案74a可包含與第一絕緣圖案78的材料不同的材料。舉例而言，第一絕緣圖案78的第一材料是未摻雜「元素A」的材料，而第二絕緣圖案74a的第二材料是摻雜有「元素A」的材料。舉例而言，第一絕緣圖案78可包含氧化矽（SiO 2），而第二絕緣圖案74a可包含含有摻雜有「元素A」的氧化矽（SiO 2）的材料。
在實例中，第一絕緣圖案78可不包含「元素A」。在另一實例中，第一絕緣圖案78可包含以較第二絕緣圖案74a中的「元素A」的摻雜濃度低的濃度摻雜的「元素A」。
「元素A」可包括元素週期表的13族元素或15族元素中的至少一者。舉例而言，「元素A」可包括氮（N）、磷（P）及硼（B）中的至少一者。舉例而言，第二絕緣圖案74a可為摻雜有N的氧化矽（SiO 2）、摻雜有P的氧化矽（SiO 2）或摻雜有B的氧化矽（SiO 2）。
在本發明概念實例性實施例中，在第二絕緣圖案74a中，「元素A」的含量可為約30原子%（at%）或小於30原子%。如此項技術中具有通常知識者所確定，慮及相關的量測及與特定數量的量測相關聯的誤差（即，量測系統的限制），本文中所使用的用語「約（about）」包括所陳述的值且意指處於特定值的可接受的偏差範圍內。舉例而言，「約」可意指在一或多個標準偏差內，或在所陳述值的±30%、±20%、±10%、±5%內。
在實例中，第一絕緣圖案78可為不包括「元素A」的氧化矽（SiO 2）。在另一實例中，第一絕緣圖案78可為「元素A」的含量較第二絕緣圖案74a的「元素A」的含量小的氧化矽（SiO 2）。
第二絕緣圖案74a在第一水平方向Y上的寬度可小於第二電極103中的每一者在第一水平方向Y上的寬度。然而，本發明概念不限於此。
在本發明概念實例性實施例中，可設置有多個第二絕緣圖案74a，且所述多個第二絕緣圖案74a可在第一水平方向Y上與第一絕緣圖案78交替地且重複地進行排列。
第二絕緣圖案74a及第一絕緣圖案78可包括於絕緣結構80中。
當在俯視圖中觀察時，絕緣結構80可具有在第一水平方向Y上延伸的線形狀。
第二絕緣圖案74a中的每一者可具有較最大寬度大的高度。
在本發明概念實例性實施例中，元件的高度可被定義為元件的下表面與上表面之間的距離。
在一個實例中，第二絕緣圖案74a中的每一者的高度可為第二絕緣圖案74a中的每一者的寬度的近似10倍或大於10倍。在另一實例中，第二絕緣圖案74a中的每一者的高度可為第二絕緣圖案74a中的每一者的寬度的近似50倍或大於50倍。在另一實例中，第二絕緣圖案74a中的每一者的高度可為第二絕緣圖案74a中的每一者的寬度的近似100倍或大於100倍。換言之，第二絕緣圖案74a中的每一者皆可具有高縱橫比。
在第一水平方向Y上，第一絕緣圖案78中的每一者可具有彼此面對的凹的側表面，而第二絕緣圖案74a中的每一者可具有與第一絕緣圖案78的凹的側表面接觸的凸的側表面。相似於第二絕緣圖案74a，第一絕緣圖案78中的每一者亦可具有高縱橫比。舉例而言，第一絕緣圖案78中的每一者的縱橫比可為10:1或高於10:1。舉例而言，第一絕緣圖案78中的每一者的縱橫比可為50:1或高於50:1。舉例而言，第一絕緣圖案78中的每一者的縱橫比可為100:1或高於100:1。
導電圖案72可與第一絕緣圖案78的位於第二水平方向X上的側表面接觸。
導電圖案72中的每一者可包括至少兩個不同的導電層，例如第一導電層72a與第二導電層72b。
基板3可為半導體基板。舉例而言，基板3可包含半導體材料，例如IV族半導體、III-V族化合物半導體、或II-VI族化合物半導體。舉例而言，IV族半導體可包括矽（Si）、鍺（Ge）或矽-鍺（SiGe）。III-V族化合物半導體可包括例如磷化鎵（GaP）、砷化鎵（GaAs）、砷化銦（InAs）、磷化銦（InP）、銻化鎵（GaSb）、銻化銦（InSb）或砷化銦鎵（InGaAs）。II-VI族化合物半導體可包括例如硒化鎘（CdSe）、硫化鎘（CdS）、碲化鎘（CdTe）、氧化鋅（ZnO）、硒化鋅（ZnSe）、硫化鋅（ZnS）或碲化鋅（ZnTe）。基板3可被提供為體半導體（bulk semiconductor）晶圓、包括磊晶層的半導體基板、絕緣體上矽（silicon on insulator，SOI）基板、絕緣體上半導體（semiconductor on insulator，SeOI）基板或類似基板。
基板3可包括第一區域MCA及與第一區域MCA相鄰的第二區域GIA。
第一區域MCA可被稱為記憶體胞元陣列區域，而第二區域GIA可被稱為閘極連接區域或階梯區域。
半導體裝置1可更包括第一導電線群組70_1及第二導電線群組70_2，第一導電線群組70_1包括在與基板3的上表面垂直的垂直方向Z上在基板3的第一區域MCA上堆疊並彼此間隔開的第一導電線70，第二導電線群組70_2包括在垂直方向Z上在基板3的第一區域MCA上堆疊並彼此間隔開的第二導電線70。第一導電線群組70_1與第二導電線群組70_2可在第二水平方向X上彼此間隔開。
半導體裝置1可更包括第一主動群組ACT_1及第二主動群組ACT_2。
第一主動群組ACT_1可設置於基板3的第一區域MCA上且可在第一水平方向Y上排列並彼此間隔開。
第二主動群組ACT_2可設置於基板3的第一區域MCA上，可在第一水平方向Y上排列並彼此間隔開，且可在與第一水平方向Y垂直的第二水平方向X上與第一主動群組ACT_1間隔開。
絕緣結構80可在第二水平方向X上設置於第一導電線群組70_1與第二導電線群組70_2之間、以及第一主動群組ACT_1與第二主動群組ACT_2之間。
半導體裝置1可更包括導電圖案72。導電圖案72可包括第一導電圖案72_1及第二導電圖案72_2，第一導電圖案72_1設置於絕緣結構80與第一主動群組ACT_1之間，第二導電圖案72_2設置於絕緣結構80與第二主動群組ACT_2之間。
第一主動群組ACT_1中的每一者可包括第一主動層ACT，第一主動層ACT在垂直方向Z上堆疊並彼此間隔開，具有在第二水平方向X上延伸的線形狀或條形狀，且與第一導電線群組70_1的第一導電線70相交。
第二主動群組ACT_2中的每一者可包括第二主動層ACT，第二主動層ACT在垂直方向Z上堆疊並彼此間隔開，具有在第二水平方向X上延伸的線形狀或條形狀，且與第二導電線群組70_2的第二導電線70相交。
第一主動群組ACT_1的主動層ACT及第二主動群組ACT_2的主動層ACT中的每一者可包括彼此間隔開的第一源極/汲極區SD1與第二源極/汲極區SD2、以及夾置於第一源極/汲極區SD1與第二源極/汲極區SD2之間的通道區CH。
第一主動群組ACT_1的主動層ACT的第一源極/汲極區SD1可電性連接至第一導電圖案72_1，而第二主動群組ACT_2的主動層ACT的第一源極/汲極區SD1可電性連接至第二導電圖案72_2。
第一導電線群組70_1的導電線70及第二導電線群組70_2的導電線70可與主動層ACT的通道區CH垂直交疊且在第一水平方向Y上延伸。導電線70可覆蓋主動層ACT的通道區CH的上表面及下表面。舉例而言，主動層ACT的通道區CH可位於導電線70與主動層ACT的交點處。
導電線70可包括覆蓋主動層ACT中的一者的上表面及下表面的一對導電線70a。舉例而言，所述一對導電線70a可覆蓋主動層ACT中的所述一者的通道區CH的上表面及下表面。
半導體裝置1可更包括夾置於至少主動層ACT與導電線70之間的閘極介電層68。
導電線70可為閘極電極。包括第一源極/汲極區SD1及第二源極/汲極區SD2以及通道區CH的主動層ACT、作為閘極電極的導電線70、以及閘極介電層68可包括於電晶體TR中。因此，電晶體TR可三維地排列於基板3的第一區域MCA上。
導電線70中的至少一些導電線70可為字元線，而導電圖案72中的至少一些導電圖案72可為位元線。舉例而言，導電線70的最上部導電線與最下部導電線可為虛設導電線，而導電線70的中間導電線可為字元線。字元線可為電晶體TR的閘極電極。
半導體裝置1可更包括設置於基板3上的資料儲存結構CAP。絕緣結構80可與資料儲存結構CAP間隔開。
絕緣結構80、第一主動群組ACT_1及第二主動群組ACT_2、以及第一導電線群組70_1及第二導電線群組70_2可設置於彼此相鄰同時在第二水平方向X上彼此間隔開的一對資料儲存結構CAP之間。
第一主動群組ACT_1及第一導電線群組70_1可設置於絕緣結構80與所述一對資料儲存結構CAP中的一個資料儲存結構CAP之間。第二主動群組ACT_2及第二導電線群組70_2可設置於另一資料儲存結構CAP與絕緣結構80之間。舉例而言，絕緣結構80可夾置於第一導電線群組70_1與第二導電線群組70_2之間以及第一主動群組ACT_1與第二主動群組ACT_2之間。
資料儲存結構CAP中的每一者可包括第一電極109、設置於第一電極109與主動層ACT之間的第二電極103、以及設置於至少第二電極103與第一電極109之間的介電層107。
第一電極109可包括與介電層107接觸的第一材料層109a、以及位於第一材料層109a上的第二材料層109b。第二電極103中的每一者在俯視圖中可具有「U」形狀（參照圖1B），且在剖視圖中可具有側向的「U」形狀（參照圖2B）。第一材料層109a與第二材料層109b可為不同的導電材料。介電層107可共形地覆蓋第一材料層109a的側表面。
資料儲存結構CAP可為能夠在動態隨機存取記憶體（DRAM）裝置中儲存資訊的電容器。舉例而言，第一電極109可為平板電極，第二電極103可為儲存節點電極，而介電層107可為電容器介電層。
第一主動群組ACT_1的主動層ACT的第二源極/汲極區SD2及第二主動群組ACT_2的主動層ACT的第二源極/汲極區SD2可電性連接至資料儲存結構CAP的第二電極103。
導電圖案72在第一水平方向Y上可具有較第二電極103的寬度大的寬度。之後將闡述，當具有高縱橫比且被形成為容納第一絕緣圖案78且用於對導電層進行蝕刻以形成導電圖案72的開口由於開口的縱橫比高而可能具有彎曲形狀時，會造成導電圖案72的上部部分與下部部分之間的大小差異顯著且造成所製造的3D DRAM裝置的可靠性問題。然而，當第二絕緣圖案74a（其是在形成上述開口時被蝕刻的絕緣層的剩餘部分）由包括摻雜有根據本發明概念實例性實施例的「元素A」的氧化矽（SiO 2）的材料形成時，彎曲現象（bowing phenomenon）可被最小化，且因此導電圖案72可在第一水平方向Y上在導電圖案72的上部部分與下部部分之上具有更均勻的寬度。
在第二水平方向X上，導電線70中的至少一者可包括與主動層ACT垂直交疊且具有第一寬度W1的第一部分、以及位於資料儲存結構CAP的第一電極109與第一絕緣圖案78之間且具有較第一寬度W1小的第二寬度W2的第二部分。舉例而言，主動層ACT的通道區CH中的每一者在第二水平方向X上可具有第一寬度W1。
半導體裝置1可更包括閘極接觸線88及閘極接觸插塞92。閘極接觸線88可包括第一閘極接觸線88a及第二閘極接觸線88b，第一閘極接觸線88a設置於基板3的第二區域GIA上且電性連接至第一導電線群組70_1，第二閘極接觸線88b設置於基板3的第二區域GIA上且電性連接至第二導電線群組70_2。
導電線70可包括覆蓋主動層ACT中的一者的上表面及下表面的一對導電線70a，且設置於基板3的第二區域GIA上的閘極接觸線88中的一者可與自基板3的第一區域MCA延伸的所述一對導電線70a接觸且可電性連接至所述一對導電線70a。
電晶體TR中的一個電晶體TR可包括含有第一源極/汲極區SD1及第二源極/汲極區SD2以及通道區CH的一個主動層ACT、覆蓋所述一個主動層ACT的上表面及下表面的一對導電線70a、以及位於所述一對導電線70a與主動層ACT之間的閘極介電層68。在電晶體TR中，所述一對導電線70a可為一個閘極電極。因此，電晶體TR可三維地排列於基板3的第一區域MCA上。
閘極接觸線88中的每一者可在第一水平方向Y上延伸。
閘極接觸線88的端部部分可以階梯形狀排列。舉例而言，閘極接觸線88可以階梯形狀堆疊，在所述階梯形狀中，在第一水平方向Y上的延伸長度可以階梯式方式自最下部水準朝向最上部水準逐漸減小。
在第二水平方向X上，閘極接觸線88中的每一者的寬度可大於導電線70中的每一者的寬度。
閘極接觸插塞92可在閘極接觸線88上電性連接至閘極接觸線88。
閘極接觸插塞92中的每一者可包括插塞圖案92b及環繞插塞圖案92b的側表面及下表面的障壁層92a。在本發明概念實例性實施例中，插塞圖案92b可包含低電阻金屬，例如鎢（W）、鈦（Ti）、鉭（Ta）等，而障壁層92a可包含金屬氮化物，例如氮化鈦（TiN）、氮化鉭（TaN）等。
半導體裝置1可更包括絕緣層50a，絕緣層50a在基板3的第二區域GIA上設置於第一閘極接觸線88a與第二閘極接觸線88b之間。絕緣層50a可包含與第二絕緣圖案74a的材料相同的材料。舉例而言，絕緣層50a可為摻雜有N的氧化矽（SiO 2）、摻雜有P的氧化矽（SiO 2）、或摻雜有B的氧化矽（SiO 2）。
半導體裝置1可更包括絕緣層90，絕緣層90在第一水平方向Y上相鄰於資料儲存結構CAP。閘極接觸線88及絕緣層50a可設置於絕緣層90之間。
絕緣層90的材料可與第一絕緣圖案78的材料實質上相同。舉例而言，絕緣層90可包含未摻雜「元素A」或摻雜有少量「元素A」的氧化矽（SiO 2）。
半導體裝置1可更包括設置於基板3上的第一半導體層8及第二半導體層10。
第一半導體層8可包括與基板3接觸的第一下部半導體層8L1、以及位於第一下部半導體層8L1上的第一下部半導體層8L2。
第二半導體層10可包括位於第一下部半導體層8L1上的第二半導體層10L1、以及位於第一下部半導體層8L2上的第二下部半導體層10L2。第二下部半導體層10L1可夾置於第一下部半導體層8L1與第一下部半導體層8L2之間，而第一下部半導體層8L2可夾置於第二下部半導體層10L1與第二下部半導體層10L2之間。
第一半導體層8的半導體材料可不同於第二半導體層10的半導體材料。舉例而言，第一半導體層8可由矽鍺（SiGe）形成，而第二半導體層10可由矽（Si）形成。基板3可由矽（Si）形成。
基板3以及第一半導體層8及第二半導體層10可具有單晶結構。
絕緣結構80可穿過至少第一下部半導體層8L2以及第二下部半導體層10L2及第二下部半導體層10L1。舉例而言，絕緣結構80可穿過第一下部半導體層8L2以及第二下部半導體層10L2及第二下部半導體層10L1且可不穿過第一下部半導體層8L1。
資料儲存結構CAP可穿過至少第一下部半導體層8L2以及第二下部半導體層10L2及第二下部半導體層10L1。資料儲存結構CAP可穿過第一下部半導體層8L1、第一下部半導體層8L2以及第二下部半導體層10L2及第二下部半導體層10L1且可與基板3接觸。舉例而言，在資料儲存結構CAP中，第一電極109可與基板3間隔開，而介電層107可包括在第一電極109與基板3之間延伸成夾置於第一電極109與基板3之間的部分。舉例而言，第一電極109可藉由介電層107而與基板3電性絕緣。
半導體裝置1可更包括絕緣層62及絕緣層99，絕緣層62位於導電線70與導電圖案72之間，絕緣層99位於導電線70與資料儲存結構CAP之間。絕緣層62與絕緣層99可由實質上相同的材料形成。絕緣層62及絕緣層99可包含例如氮化矽（Si 3N 4）。絕緣層62及絕緣層99可包括覆蓋主動層ACT中的每一者的第一源極/汲極區SD1的上表面及下表面的絕緣層62、以及覆蓋主動層ACT中的每一者的第二源極/汲極區SD2的上表面及下表面的絕緣層99。閘極介電層68可包括環繞包括導電線70與絕緣層62的結構且在導電線70與絕緣層99之間延伸的部分。舉例而言，閘極介電層68中的每一者可包括夾置於導電線70中的可充當閘極電極的一者與主動層ACT中的一者的通道區CH之間的部分。半導體裝置1可更包括絕緣層98，絕緣層98覆蓋絕緣層99中的每一者的下表面及上表面且在第一水平方向Y上延伸至絕緣層99中的每一者的側表面。
半導體裝置1可更包括絕緣層34。在垂直方向Z上彼此相鄰的一對絕緣層34之間可設置有一個主動層ACT、覆蓋所述一個主動層ACT的下表面及上表面的導電線70、位於導電線70與主動層ACT之間的閘極介電層68、以及覆蓋所述一個主動層ACT的一部分的下表面及上表面的絕緣層62及絕緣層99。舉例而言，在垂直方向Z上排列的兩個相鄰的電晶體TR可藉由絕緣層34中的一者而彼此間隔開。
絕緣層34中的每一者可更包括延伸至資料儲存結構CAP中的延伸部34'。一個延伸部34'可設置於在垂直方向Z上排列的一對第二電極103之間。延伸部34'的垂直厚度可小於絕緣層34中的每一者的垂直厚度。
半導體裝置1可更包括絕緣層50c及絕緣層50b，絕緣層50c在基板3的第二區域GIA上填充於在垂直方向Z上排列的閘極接觸線88之間，絕緣層50b設置於位於絕緣層50c下方的所述兩個第二半導體層10L1與10L2之間。絕緣層50a、絕緣層50b及絕緣層50c可包括於一體形成的絕緣層50中。
半導體裝置1可更包括絕緣層42a'及絕緣層40，絕緣層42a'設置於絕緣層90與基板3之間，絕緣層40覆蓋絕緣層42a'的側表面及底表面。絕緣層42a'的頂表面可高於第二下部半導體層10L2的頂表面。舉例而言，絕緣層90可形成於較第二下部半導體層10L2的水準高的水準處。
半導體裝置1可更包括設置於資料儲存結構CAP與絕緣結構80之間的絕緣結構36。
絕緣結構36可包括絕緣層36a、絕緣層36b、絕緣層36c'及絕緣層36d，絕緣層36a相鄰於第一絕緣圖案78，絕緣層36b相鄰於資料儲存結構CAP，絕緣層36c'在垂直方向Z上設置於導電線70之間且在第二水平方向X上設置於絕緣層36a與絕緣層36b之間，絕緣層36d設置於導電線70上。第二絕緣圖案74a可更包括延伸至絕緣層36d上的延伸部74'。
當在剖視圖中觀察時，絕緣層36c'可設置於導電線70的在第一主動群組ACT_1之間設置的部分之間，且可設置於導電線70的在第二主動群組ACT_2之間設置的部分之間。
半導體裝置1在導電線70及主動層ACT的下方可更包括絕緣層34''及絕緣層32'，絕緣層34''設置於第二半導體層10L1的位於與絕緣結構80間隔開且與第二源極/汲極區SD2的至少一部分交疊的位置處的部分上，絕緣層32'覆蓋絕緣層34''的上表面及下表面且覆蓋絕緣層34''的位於與絕緣結構80相對的一側。參照圖2A，在剖視圖中，絕緣層32'可具有側向的「V」形狀，例如「＜」形狀或「＞」形狀。
半導體裝置1在第二絕緣圖案74a與第一電極109之間可更包括雜質區域10i，雜質區域10i設置於與第一電極109相鄰的第二半導體層10L1中及第二半導體層10L2中。雜質區域10i可具有與第一源極/汲極區SD1及第二源極/汲極區SD2的導電性類型相同的導電性類型，例如N型導電性。
半導體裝置1可更包括依序堆疊於絕緣結構36、導電圖案72、絕緣結構80以及絕緣層90及絕緣層50上的絕緣層82與絕緣層94。絕緣層94可覆蓋閘極接觸插塞92的上表面。
半導體裝置1在第二區域GIA上可更包括覆蓋絕緣層50的絕緣層52及位於絕緣層52上的絕緣層54。絕緣層52可為襯墊。絕緣層52與絕緣層54可由不同的絕緣材料形成。舉例而言，絕緣層52可由氮化矽（Si 3N 4）或高介電常數介電材料（例如（舉例而言），氧化鋁（Al 2O 3）或氧化鉿（HfO 2））形成，而絕緣層54可由氧化矽（SiO 2）形成。
閘極接觸插塞92可穿過絕緣層54、絕緣層52及絕緣層50以電性連接至閘極接觸線88。閘極接觸插塞92中的每一者可包括插塞圖案92b及環繞插塞圖案92b的側表面及下表面的障壁層92a。障壁層92a可與閘極接觸線88直接接觸。
在本發明概念實例性實施例中，設置於絕緣結構80的一側上的電晶體TR及資料儲存結構CAP可包括於第一記憶體區塊中，而設置於絕緣結構80的另一側上的電晶體TR及資料儲存結構CAP可包括於第二記憶體區塊中。因此，第一記憶體區塊TR與CAP及第二記憶體區塊TR與CAP中的每一者皆可包括三維排列的電晶體TR及電性連接至電晶體TR的資料儲存結構CAP，且絕緣結構80可設置於第一記憶體區塊TR與CAP和第二記憶體區塊TR與CAP之間。絕緣結構80可包括第一絕緣圖案78及第二絕緣圖案74a，其中第二絕緣圖案74a可由例如摻雜有N的氧化矽（SiO 2）、摻雜有P的氧化矽（SiO 2）或摻雜有B的氧化矽（SiO 2）形成。
在下文中，分別參照圖6至圖10對上述半導體裝置1的元件的各種修改形式進行闡述。上述半導體裝置1的元件的以下將闡述的各種修改形式主要參照發生變形的元件或被替換的元件進行闡述。另外，儘管參照相應的圖式對以下將闡述的可變形元件或可替換元件進行闡述，然而可變形元件可彼此組合以包括於根據本發明概念實例性實施例的半導體裝置1中。圖6至圖10是示出上述半導體裝置1的元件的各種修改形式的示意圖。在圖6至圖10中，圖6可示出當在圖1B所示部分放大俯視圖中觀察時根據本發明概念實例性實施例的半導體裝置的修改形式，圖7可示出當在圖1B所示部分放大俯視圖中觀察時根據本發明概念實例性實施例的半導體裝置的修改形式，圖8可示出在圖2A所示II-II'橫截面結構中的導電圖案72的修改形式，圖9可示出根據本發明概念實例性實施例的半導體裝置在圖1A中的修改形式，而圖10可示出沿圖9所示線IIa-IIa'截取的區域的橫截面結構。
在修改形式中，參照圖6，圖1B中的導電圖案72可被變形成導電圖案72'。導電圖案72'的側表面可在絕緣圖案74a與絕緣層36a之間發生凹陷。因此，絕緣圖案78可在絕緣圖案74a與絕緣層36a之間延伸。由於第二絕緣圖案74a可由包括摻雜有根據本發明概念實例性實施例的「元素A」的氧化矽（SiO 2）的材料形成，因此開口中的彎曲現象可被最小化，且因此導電圖案72'可在第一水平方向Y上在導電圖案72'的上部部分與下部部分之上具有更均勻的寬度。
在修改形式中，參照圖7，圖1B中的導電圖案72可被變形成導電圖案72''，導電圖案72''各自具有較第二電極103的寬度窄的寬度。舉例而言，導電圖案72''在第一水平方向Y上的寬度可小於第二電極103在第一水平方向Y上的寬度。圖1B中的第二絕緣圖案74a可被變形成最小寬度較第二電極103中的每一者在第一水平方向Y上的寬度窄的第二絕緣圖案74a'。由於第二絕緣圖案74a'可由包括摻雜有根據本發明概念實例性實施例的「元素A」的氧化矽（SiO 2）的材料形成，因此開口中的彎曲現象可被最小化，且因此導電圖案72''可在第一水平方向Y上在導電圖案72''的上部部分與下部部分之上具有更均勻的寬度。
在修改形式中，參照圖8，圖2A中的導電圖案72與虛設導電圖案72d'可被變形成彼此連接的導電圖案272。由於第二絕緣圖案74a可由包括摻雜有根據本發明概念實例性實施例的「元素A」的氧化矽（SiO 2）的材料形成，因此開口中的彎曲現象可被最小化，且因此導電圖案272可在第一水平方向Y上在導電圖案272的上部部分與下部部分之上具有更均勻的寬度。
在修改形式中，參照圖9及圖10，半導體裝置1可更包括接墊圖案310，接墊圖案310分別穿過絕緣層82及絕緣層94且與導電圖案72的上部區域接觸。接墊圖案310可與第二絕緣圖案74a及絕緣層36d接觸。
參照圖11至圖35對形成根據本發明概念實例性實施例的半導體裝置的方法的實例進行闡述。圖11至圖35是示意性地示出形成根據本發明概念實例性實施例的半導體裝置的方法的實例的圖。圖11、圖13、圖15、圖18、圖20、圖22、圖24、圖26、圖28及圖30是由圖1A所示'C'指示的區域的部分放大俯視圖。圖12A、圖14A、圖16A、圖17A、圖19A、圖21A、圖23A、圖25A、圖27、圖29、圖34A及圖35是示意性地示出沿圖1A所示線I-I'及線II-II'截取的區域的剖視圖。圖12B、圖14B、圖16B、圖17B、圖19B、圖21B、圖23B、圖25B、圖31、圖32A及圖33A是示意性地示出沿圖1A所示線III-III'及線IV-IV'截取的區域的剖視圖。圖12C、圖14C、圖16C、圖17C、圖19C、圖21C、圖23C、圖25C、圖32B及圖33B是示意性地示出沿圖1A所示線V-V'及線VI-VI'截取的區域的剖視圖。圖12D、圖14D、圖16D、圖17D、圖19D、圖21D、圖23D、圖25D及圖34B是示意性地示出沿圖1A所示線VII-VII'及線VIII-VIII'截取的區域的剖視圖。
參照圖11及圖12A至圖12D，可製備包括第一區域MCA及與第一區域MCA相鄰的第二區域GIA的基板3。基板3可為半導體基板。
可在基板3上形成模具結構6。模具結構6可包括交替地且重複地堆疊的第一半導體層8與第二半導體層10。第一半導體層8的半導體材料可不同於第二半導體層10的半導體材料。舉例而言，第一半導體層8的半導體材料可為矽鍺（SiGe），而第二半導體層10的半導體材料可為矽（Si）。基板3可由Si形成。舉例而言，基板3可由單晶矽（single-crystal silicon，sc-Si）形成。
第一半導體層8可包括第一下部半導體層8L1、第一下部半導體層8L2及第一下部半導體層8L3，而第二半導體層10可包括第二下部半導體層10L1及第二下部半導體層10L2以及第二上部半導體層10U。在第一半導體層8及第二半導體層10之中，最上部層可為第二上部半導體層10U，而最下部層可為第一下部半導體層8L1。
可在模具結構6上形成絕緣層12。絕緣層12可為罩幕層。在本發明概念實例性實施例中，絕緣層12可由例如光阻圖案或旋塗硬罩幕（spin-on-hardmask，SOH）層形成，然而本發明概念不限於此。絕緣層12可包括藉由微影製程形成的罩幕圖案。
可藉由使用絕緣層12作為蝕刻罩幕的蝕刻製程對模具結構6進行蝕刻以形成開口，且可在開口中形成絕緣層14及絕緣層16。蝕刻製程可為各向異性蝕刻製程。舉例而言，蝕刻製程可為垂直乾式蝕刻製程，例如（舉例而言）反應離子蝕刻（reactive ion etching，RIE）製程。然而，本發明概念不限於此。絕緣層14與絕緣層16可被形成為具有不同的深度。舉例而言，絕緣層14的下表面可形成於較絕緣層16的下表面的水準高的水準處。
絕緣層16的下表面可高於第二下部半導體層10L1，而絕緣層14的下表面可高於第二下部半導體層10L2。
絕緣層14及絕緣層16可設置於第一區域MCA上。
當在俯視圖中觀察時，絕緣層14、絕緣層16可具有圓形形狀或橢圓形形狀。然而，本發明概念不限於此。舉例而言，絕緣層14、絕緣層16可具有多邊形形狀。
當在俯視圖中觀察時，絕緣層16可大於絕緣層14。
絕緣層14與絕緣層16可包含相同的材料，例如氧化矽（SiO 2）。
參照圖13及圖14A至圖14D，可在包括絕緣層14及絕緣層16的基板3上形成絕緣層18。絕緣層18可為罩幕層。
在使用絕緣層18作為蝕刻罩幕的蝕刻製程中，可對模具結構6進行蝕刻以形成線形開口，且可在模具結構6的由開口暴露出的內壁上形成半導體層21，可形成共形絕緣層22，且可填充對開口進行填充的絕緣層24。絕緣層22可為覆蓋絕緣層24中的每一者的側表面及底表面的絕緣襯墊。為形成絕緣層22及/或絕緣層24，可使用例如（舉例而言）原子層沈積（atomic layer deposition，ALD）製程、化學氣相沈積（chemical vapor deposition，CVD）製程或其組合等製程。然而，本發明概念不限於此。
絕緣層24可具有在第一水平方向Y上延伸的線形狀。
絕緣層14及絕緣層16可設置於具有線形狀的絕緣層24之間。
絕緣層24的下表面可位於較絕緣層14的下表面及絕緣層16的下表面的水準低的水準處。舉例而言，絕緣層24可一直穿透至模具結構6的第二下部半導體層10L1。絕緣層24可由氧化矽（SiO 2）形成。
參照圖15及圖16A至圖16D，可在上面已一直形成至絕緣層24的基板3上形成絕緣層26。絕緣層26可為暴露出至少絕緣層14及絕緣層16並覆蓋絕緣層24的罩幕層。
可藉由移除絕緣層14及絕緣層16來形成開口14_o及開口16_o。
可對由開口14_o及開口16_o暴露出的第一半導體層8部分地進行蝕刻以在第二半導體層10之間形成開口28，且可對暴露出開口14_o、開口16_o及開口28的第二半導體層10部分地進行蝕刻以形成由於部分蝕刻而大小減小的第二半導體層10a。在本發明概念實例性實施例中，可藉由濕式蝕刻製程來部分地移除第一半導體層8及第二半導體層10。然而，本發明概念不限於此。
第一半導體層8可由保留於第二區域GIA上的第一半導體層8a形成。第二半導體層10a可保留於第二區域GIA上而厚度不減小。
參照圖17A至圖17D，可形成絕緣層32及絕緣層34以對開口（圖16A至圖16D中的28）進行填充。形成絕緣層32及絕緣層34可包括：形成共形地覆蓋開口（圖16A至圖16D中的28）的內壁的絕緣層32，形成對開口（圖16A至圖16D中的28）的其餘部分進行填充的絕緣層34，以及對絕緣層32及絕緣層34進行蝕刻以保留於開口（圖16A至圖16D中的28）中。
絕緣層32可由氮化矽（Si 3N 4）形成，而絕緣層34可由氧化矽（SiO 2）形成。
參照圖18及圖19A至圖19D，可在上面已一直形成至絕緣層32及絕緣層34的基板3上形成絕緣層38。絕緣層38可為具有開口的罩幕層。絕緣層38的開口可形成於第二區域GIA上。
在第二區域GIA上，可藉由使用絕緣層38作為蝕刻罩幕的蝕刻製程對模具結構6進行蝕刻以形成開口，可形成共形絕緣層40，且可形成對開口進行填充的絕緣層42。在第二區域GIA上，絕緣層42可具有在第一水平方向Y上延伸的線形狀。絕緣層42可由氧化矽（SiO 2）形成。絕緣層40可為覆蓋絕緣層42的下表面及側表面且覆蓋絕緣層38的上部部分的絕緣襯墊。絕緣層42的下表面可高於第一下部半導體層8L2。舉例而言，絕緣層40可夾置於絕緣層42與第一下部半導體層8L2之間。
絕緣層42可包括在第二水平方向X上交替地且重複地排列的絕緣層42a與絕緣層42b。
參照圖20及圖21A至圖21D，可在上面已一直形成至絕緣層42的基板3上移除絕緣層42b以形成開口，且可移除由開口暴露出的第一半導體層8以形成開口並暴露出第二半導體層10，且可對第二半導體層10部分地進行蝕刻以減小第二半導體層10的厚度。隨後，可形成對開口進行填充的絕緣層50。絕緣層50可包括絕緣層50a、絕緣層50c及絕緣層50b，絕緣層50a對其中絕緣層42b被移除的空間進行填充，絕緣層50c在第二半導體層10之間進行填充，絕緣層50b在絕緣層50c的下方設置於第二下部半導體層10L1與第二下部半導體層10L2之間。絕緣層50可由氧化矽（SiO 2）形成。
可藉由對保留於第二區域GIA上的第一半導體層8及第二半導體層10進行圖案化來形成階梯形狀。可重複地實行修整製程及各向異性蝕刻製程，使得保留於第二區域GIA上的第一半導體層8及第二半導體層10可被形成為具有階梯形狀。舉例而言，在修整製程及各向異性蝕刻製程期間，可重複地實行對第一半導體層8及第二半導體層10進行蝕刻以及減小用作蝕刻罩幕的罩幕圖案的寬度。
隨後，可形成共形絕緣層52，且可在第二區域GIA上形成對階梯形結構上的絕緣層52進行覆蓋的絕緣層54。絕緣層52可由氮化矽（Si 3N 4）或高介電常數介電材料（例如（舉例而言），氧化鋁（Al 2O 3）或氧化鉿（HfO 2））形成，而絕緣層54可由氧化矽（SiO 2）形成。
絕緣層24可包括在第二水平方向X上交替地且重複地排列的絕緣層24a與絕緣層24b。
可在絕緣層52及絕緣層54上形成絕緣層56。絕緣層56可具有暴露出第一區域MCA上的絕緣層24b的開口。
可藉由選擇性地移除由絕緣層56暴露出的絕緣層24b來形成開口58。開口58可具有在第一水平方向Y上延伸的線形狀。
可在第一半導體層8及第二半導體層10的由開口58暴露出的表面上形成絕緣層60。絕緣層60可由氧化矽（SiO 2）形成。
參照圖22及圖23A至圖23D，可對由開口58暴露出的絕緣層32部分地進行蝕刻以形成開口62，可形成共形地覆蓋開口62的內壁的絕緣層64及對開口62進行填充的絕緣層66，且可對絕緣層64及絕緣層66部分地進行蝕刻。
當絕緣層32被部分蝕刻時，可對絕緣層56進行蝕刻及移除，且可保留絕緣層52的一部分。
隨後，可形成覆蓋開口62中的每一者的其餘空間的內壁的閘極介電層68，可在閘極介電層68上形成對開口62的其餘空間進行填充的導電線70，且可對導電線70部分地進行蝕刻。
參照圖24及圖25A至圖25D，可形成對其中填充有導電線70的開口的其餘空間進行填充的絕緣層62。
可實行雜質植入製程以形成第一源極/汲極區SD1。第一源極/汲極區SD1可在第一區域MCA上形成於第二半導體層10a中。可藉由離子植入製程將雜質植入至第二半導體層10a中以形成第一源極/汲極區SD1。雜質可包括n型雜質，例如磷（P）、砷（As）等。作為另外一種選擇，雜質可包括p型雜質，例如硼（B）、鋁（Al）、鎵（Ga）等。
可在開口58的側壁上形成間隔件形的導電層71。形成導電層71可包括：以依序的方式共形地形成第一導電層72a與第二導電層72b，以及對第一導電層72a及第二導電層72b進行各向異性蝕刻。
當形成導電層71時，可在絕緣層52的側表面上形成虛設導電層72d。
可在上面已一直形成至導電層71的基板3上形成絕緣層74及絕緣層74'。絕緣層74及絕緣層74'可包括覆蓋導電層71並對開口58進行填充的絕緣層74、以及覆蓋絕緣結構36的絕緣層74'。
絕緣層74'的上表面可與絕緣層52的上表面共面。
絕緣層74可由包括「元素A」的材料形成。絕緣層74可由包括摻雜有「元素A」的氧化矽（SiO 2）的材料形成。「元素A」可包括元素週期表的13族元素或15族元素中的至少一者。舉例而言，「元素A」可包括氮（N）、磷（P）及硼（B）中的至少一者。舉例而言，絕緣層74可由摻雜有N的氧化矽（SiO 2）、摻雜有P的氧化矽（SiO 2）、或摻雜有B的氧化矽（SiO 2）形成。
在絕緣層74中，「元素A」的含量可為約30原子%或小於30原子%。
參照圖26及圖27，可對絕緣層74進行圖案化以形成暴露出導電層71的開口76。其餘的絕緣層74可被定義為絕緣圖案74a。絕緣層74可由包括「元素A」的材料形成，藉此使開口76中的彎曲現象最小化。
參照圖28及圖29，可對由能夠使彎曲現象最小化的開口76暴露出的導電層71進行選擇性的蝕刻及移除。因此，可保留與絕緣圖案74a的側表面接觸的導電層71。剩餘的導電層71可被稱為導電圖案72。可形成能夠使導電圖案72的上部寬度與導電圖案72的下部寬度之間的差異最小化的導電圖案72。舉例而言，導電圖案72可在第一水平方向Y上在導電圖案72的上部部分與下部部分之上具有更均勻的寬度。
可形成對開口76進行填充的絕緣圖案78。絕緣圖案78可由氧化矽（SiO 2）形成。
參照圖30及圖31，可對絕緣層42a部分地進行蝕刻以形成開口84。開口84可形成於較第二下部半導體層10L2的水準高的水準處。開口84的下方可保留有絕緣層42a'。
參照圖32A及圖32B，可藉由對由開口84暴露出的第二半導體層10c進行蝕刻而在第二區域GIA中形成開口86。此處，可保留第一區域MCA上的第二半導體層10a。
參照圖33A及圖33B，可在第二區域GIA上形成對開口86進行填充的閘極接觸線88。閘極接觸線88可電性連接至導電線70。可在第二區域GIA上形成穿過絕緣層52及絕緣層54且與閘極接觸線88接觸的閘極接觸插塞92。閘極接觸插塞92中的每一者可包括插塞圖案92b及環繞插塞圖案92b的側表面及下表面的障壁層92a。
參照圖34A及圖34B，可對絕緣層24a進行蝕刻以形成開口96，且可對由開口96暴露出的絕緣層32及絕緣層34部分地進行蝕刻以形成暴露出導電線70及第二半導體層10的開口97。
可實行源極/汲極製程以在第二半導體層10中形成第二源極/汲極區SD2。舉例而言，可藉由離子植入製程將雜質植入至第二半導體層10中以形成第二源極/汲極區SD2。雜質可包括n型雜質，例如磷（P）、砷（As）等。作為另外一種選擇，雜質可包括p型雜質，例如硼（B）、鋁（Al）、鎵（Ga）等。保留於第一源極/汲極區SD1與第二源極/汲極區SD2之間的第二半導體層10可被定義為通道區CH。
第一源極/汲極區SD1及第二源極/汲極區SD2與通道區CH可被稱為主動層ACT。因此，主動層ACT可在垂直方向Z上堆疊並彼此間隔開。
當形成第二源極/汲極區SD2時，可在第二半導體層10L1的被暴露區域及第二半導體層10L2的被暴露區域中形成雜質區域10i。舉例而言，在形成第二源極/汲極區SD2的製程期間，可將雜質植入至第二半導體層10L1的被暴露區域及第二半導體層10L2的被暴露區域中，以形成雜質區域10i。
在本發明概念實例性實施例中，第一源極/汲極區SD1及第二源極/汲極區SD2以及雜質區域10i可具有N型導電性。
參照圖35，可在開口97中形成覆蓋第二源極/汲極區SD2的上表面及下表面的絕緣層99。
返回參照圖1至圖5，可在開口97中形成與第二源極/汲極區SD2接觸的儲存節點電極103。可在上面形成有儲存節點電極103的基板上共形地形成電容器介電層107，且可形成覆蓋電容器介電層107的平板電極109。當在俯視圖中觀察時，儲存節點電極103中的每一者可具有「U」形狀。第一電極109可包括與電容器介電層107接觸的第一材料層109a以及形成於第一材料層109a上的第二材料層109b。
參照圖36對根據本發明概念實例性實施例的半導體裝置的彎曲特性進行闡述。圖36是示出藉由參照圖26及圖27闡述的對絕緣層74進行圖案化而暴露出導電層71的開口76中的彎曲現象的曲線圖。
參照圖36，當使用四乙氧基矽烷（tetraethyl orthosilicate，TEOS）氧化物REF及與參照圖26及圖27闡述的絕緣層74相同的絕緣層SAMPLE將開口形成為具有彼此相同的深度時，可能會發生彎曲現象。對TEOS氧化物REF及根據本發明概念實例性實施例的絕緣層SAMPLE中的每一者的彎曲度對深度（bow to depth）值進行量測。在圖36所示曲線圖中，TEOS氧化物REF可具有為約5.1%的值，而根據本發明概念實例性實施例的絕緣層SAMPLE可具有為約2.4%的值。該些值可指示在使用根據本發明概念實例性實施例的絕緣層SAMPLE形成的開口中發生的彎曲小於在使用TEOS氧化物REF形成的開口中發生的彎曲。因此，相較於使用TEOS氧化物REF形成的開口的寬度而言，使用根據本發明概念實例性實施例的絕緣層SAMPLE形成的開口可在開口的上部部分與下部部分之上具有更均勻的寬度。
如上所述，藉由對由使用根據本發明概念實例性實施例的絕緣層SAMPLE形成的開口暴露出的導電層進行蝕刻而形成的導電圖案可更均勻地形成於開口的上部部分與下部部分之上。導電圖案可為圖1A至圖5中的導電圖案72，且導電圖案72可用作DRAM裝置的位元線。因此，位元線可被形成為在位元線的上部部分與下部部分之上具有更均勻的大小，藉此進一步提高半導體裝置1的電特性及可靠性。
根據本發明概念實例性實施例，可提供用於形成具有能夠使彎曲現象最小化的高縱橫比的開口的絕緣層。可提供包括使用絕緣層形成的絕緣圖案及導電圖案的半導體裝置。
儘管以上已示出並闡述了實例性實施例，然而對於熟習此項技術者而言將顯而易見，在不背離本發明概念的由隨附申請專利範圍界定的精神及範圍的條件下，可對其作出潤飾及變化。
1:半導體裝置 3:基板 6:模具結構 8、8a:第一半導體層 8L1、8L2、8L3:第一下部半導體層 10、10a、10c:第二半導體層 10i:雜質區域 10L1、10L2:第二下部半導體層/第二半導體層 10U:第二上部半導體層 12、14、16、18、24、24a、24b、26、32、32'、34、34''、36a、36b、36c'、36d、38、42、42a、42a'、42b、50、50a、50b、50c、54、56、60、64、66、74、82、90、94、98、99、SAMPLE:絕緣層 14_o、16_o、28、58、76、84、86、96、97:開口 21:半導體層 22、40、52:絕緣層/共形絕緣層 30:基板 34':延伸部 36、80:絕緣結構 62:開口/絕緣層 68:閘極介電層 70:第一導電線/第二導電線/導電線 70_1:第一導電線群組 70_2:第二導電線群組 70a:導電線 71:導電層 72、72'、72''、272:導電圖案 72_1:第一導電圖案 72_2:第二導電圖案 72a:第一導電層 72b:第二導電層 72d:虛設導電層 72d':虛設導電圖案 74':延伸部/絕緣層 74a:第二絕緣圖案/絕緣圖案 74a':第二絕緣圖案 78:第一絕緣圖案/絕緣圖案 88:閘極接觸線 88a:第一閘極接觸線 88b:第二閘極接觸線 92:閘極接觸插塞 92a:障壁層 92b:插塞圖案 103:第二電極/儲存節點電極 107:電容器介電層/介電層 109:第一電極/平板電極 109a:第一材料層 109b:第二材料層 310:接墊圖案 A、B、C:部分 ACT:第一主動層/第二主動層/主動層 ACT_1:第一主動群組 ACT_2:第二主動群組 CAP:資料儲存結構/第一記憶體區塊/第二記憶體區塊 CH:通道區 GIA:第二區域 I-I'、II-II'、IIa-IIa'、III-III'、IV-IV'、V-V'、VI-VI'、VII-VII'、VIII-VIII':線 MCA:第一區域 REF:四乙氧基矽烷（TEOS）氧化物 SD1:第一源極/汲極區 SD2:第二源極/汲極區 TR:電晶體/第一記憶體區塊/第二記憶體區塊 W1:第一寬度 W2:第二寬度 X:第二水平方向 Y:第一水平方向 Z:垂直方向
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的以上及其他態樣及特徵，在附圖中： 圖1A、圖1B、圖2A、圖2B及圖3至圖5是示意性地示出根據本發明概念實例性實施例的半導體裝置的實例的圖。 圖6是示意性地示出根據本發明概念實例性實施例的半導體裝置的修改形式的部分放大平面圖。 圖7是示意性地示出根據本發明概念實例性實施例的半導體裝置的修改形式的部分放大平面圖。 圖8是示意性地示出根據本發明概念實例性實施例的半導體裝置的修改形式的剖視圖。 圖9及圖10是示意性地示出根據本發明概念實例性實施例的半導體裝置的修改形式的圖。 圖11、圖12A至圖12D、圖13、圖14A至圖14D、圖15、圖16A至圖16D、圖17A至圖17D、圖18、圖19A至圖19D、圖20、圖21A至圖21D、圖22、圖23A至圖23D、圖24、圖25A至圖25D、圖26至圖31、圖32A、圖32B、圖33A、圖33B、圖34A、圖34B及圖35是示意性地示出形成根據本發明概念實例性實施例的半導體裝置的方法的實例的圖。 圖36是示出根據本發明概念實例性實施例的半導體裝置的彎曲特性的曲線圖。 由於圖1至圖36中的圖式旨在用於例示目的，因此圖式中的元件不必按比例繪製。舉例而言，為清晰起見，可對一些元件進行放大或誇大。
1:半導體裝置
36a、36b、98、99:絕緣層
62:開口/絕緣層
68:閘極介電層
70:第一導電線/第二導電線/導電線
72:導電圖案
72_1:第一導電圖案
72_2:第二導電圖案
72a:第一導電層
72b:第二導電層
74a:第二絕緣圖案/絕緣圖案
78:第一絕緣圖案/絕緣圖案
80:絕緣結構
103:第二電極/儲存節點電極
107:電容器介電層/介電層
109:第一電極/平板電極
109a:第一材料層
109b:第二材料層
A:部分
ACT:第一主動層/第二主動層/主動層
CAP:資料儲存結構/第一記憶體區塊/第二記憶體區塊
CH:通道區
SD1:第一源極/汲極區
SD2:第二源極/汲極區
W1:第一寬度
W2:第二寬度
X:第二水平方向
Y:第一水平方向
Z:垂直方向

Claims (20)

  1. 一種半導體裝置，包括： 基板，包括第一區域及與所述第一區域相鄰的第二區域； 第一導電線群組，設置於所述基板的所述第一區域上，其中所述第一導電線群組包括第一導電線，所述第一導電線在與所述基板的上表面垂直的垂直方向上堆疊並彼此間隔開； 第二導電線群組，設置於所述基板的所述第一區域上，其中所述第二導電線群組包括第二導電線，所述第二導電線在所述垂直方向上堆疊並彼此間隔開； 第一主動群組，設置於所述基板的所述第一區域上且在與所述基板的所述上表面平行的第一水平方向上排列並彼此間隔開； 第二主動群組，設置於所述基板的所述第一區域上，在所述第一水平方向上排列並彼此間隔開，且在與所述第一水平方向垂直的第二水平方向上與所述第一主動群組間隔開； 絕緣結構，設置於所述第一導電線群組與所述第二導電線群組之間； 第一導電圖案，設置於所述絕緣結構與所述第一主動群組之間；以及 第二導電圖案，設置於所述絕緣結構與所述第二主動群組之間， 其中所述第一主動群組中的每一者包括第一主動層，所述第一主動層在所述垂直方向上堆疊並彼此間隔開，並且與所述第一導電線中的每一者相交， 所述第二主動群組中的每一者包括第二主動層，所述第二主動層在所述垂直方向上堆疊並彼此間隔開，並且與所述第二導電線中的每一者相交， 所述絕緣結構包括第一絕緣圖案及第二絕緣圖案，所述第一絕緣圖案與所述第二絕緣圖案在所述第一水平方向上交替地且重複地排列於所述基板的所述第一區域上，且 所述第一絕緣圖案的第一材料不同於所述第二絕緣圖案的第二材料。
  2. 如請求項1所述的半導體裝置，其中 所述第二絕緣圖案的所述第二材料是摻雜有「元素A」的材料，且 所述第一絕緣圖案的所述第一材料是未摻雜所述「元素A」的材料。
  3. 如請求項2所述的半導體裝置，其中所述「元素A」是氮（N）、磷（P）及硼（B）中的至少一者。
  4. 如請求項2所述的半導體裝置，其中所述「元素A」在所述第二絕緣圖案中的含量為30原子%或小於30原子%。
  5. 如請求項1所述的半導體裝置，其中 所述第二絕緣圖案的所述第二材料是摻雜有「元素A」的氧化矽，且 所述第一絕緣圖案的所述第一材料是未摻雜所述「元素A」的氧化矽。
  6. 如請求項1所述的半導體裝置，其中所述第一主動層及所述第二主動層中的每一者包括： 第一源極/汲極區及第二源極/汲極區，所述第一源極/汲極區與所述第二源極/汲極區彼此間隔開；以及 通道區，夾置於所述第一源極/汲極區與所述第二源極/汲極區之間， 其中所述第一導電線與所述第一主動層的所述通道區垂直交疊且在所述第一水平方向上在所述基板的所述第一區域上延伸， 所述第二導電線與所述第二主動層的所述通道區垂直交疊且在所述第一水平方向上在所述基板的所述第一區域上延伸， 所述第一主動層的所述第一源極/汲極區電性連接至所述第一導電圖案，且 所述第二主動層的所述第一源極/汲極區電性連接至所述第二導電圖案。
  7. 如請求項6所述的半導體裝置，更包括： 資料儲存結構， 其中所述資料儲存結構中的每一者包括平板電極、儲存節點電極及電容器介電層，所述電容器介電層設置於所述平板電極與所述儲存節點電極之間，且 所述儲存節點電極電性連接至所述第一主動層的所述第二源極/汲極區及所述第二主動層的所述第二源極/汲極區。
  8. 如請求項7所述的半導體裝置，其中當在俯視圖中觀察時，所述儲存節點電極中的每一者具有「U」形狀。
  9. 如請求項1所述的半導體裝置，更包括： 第一閘極接觸線，設置於所述基板的所述第二區域上且電性連接至所述第一導電線群組； 第二閘極接觸線，設置於所述基板的所述第二區域上且電性連接至所述第二導電線群組； 閘極接觸插塞，在所述第一閘極接觸線及所述第二閘極接觸線上電性連接至所述第一閘極接觸線及所述第二閘極接觸線；以及 絕緣層，在所述基板的所述第二區域上設置於所述第一閘極接觸線與所述第二閘極接觸線之間， 其中所述絕緣層包含與所述第二絕緣圖案的所述第二材料相同的材料。
  10. 如請求項9所述的半導體裝置，更包括： 閘極介電層，夾置於至少所述第一主動層與所述第一導電線之間且夾置於至少所述第二主動層與所述第二導電線之間， 其中所述第一導電線包括一對第一導電線，所述一對第一導電線覆蓋所述第一主動層中的一者的上表面及下表面，且 所述第一閘極接觸線中的一者與所述一對第一導電線接觸且電性連接至所述一對第一導電線。
  11. 一種半導體裝置，包括： 基板； 資料儲存結構，設置於所述基板上； 絕緣結構，設置於所述基板上且與所述資料儲存結構間隔開； 導電線，設置於所述資料儲存結構與所述絕緣結構之間，並且在與所述基板的上表面垂直的垂直方向上堆疊並彼此間隔開； 主動層，在所述資料儲存結構與所述絕緣結構之間在所述垂直方向上堆疊並彼此間隔開，並且與所述導電線相交；以及 導電圖案，設置於所述絕緣結構與所述主動層之間且電性連接至所述主動層， 其中所述絕緣結構包括第一絕緣圖案及第二絕緣圖案，所述第一絕緣圖案在與所述基板的所述上表面平行的第一水平方向上彼此間隔開，所述第二絕緣圖案設置於所述第一絕緣圖案之間， 所述導電圖案設置於所述第二絕緣圖案與所述主動層之間，且 所述第二絕緣圖案的材料不同於所述第一絕緣圖案的材料。
  12. 如請求項11所述的半導體裝置，其中所述資料儲存結構包括： 平板電極； 儲存節點電極，設置於所述平板電極與所述主動層之間；以及 電容器介電層，設置於至少所述儲存節點電極與所述平板電極之間。
  13. 如請求項11所述的半導體裝置，其中 所述第二絕緣圖案的所述材料是摻雜有「元素A」的材料，且 所述「元素A」是氮（N）、磷（P）及硼（B）中的至少一者。
  14. 如請求項13所述的半導體裝置，其中所述「元素A」在所述第二絕緣圖案中的含量為30原子%或小於30原子%。
  15. 如請求項13所述的半導體裝置，其中所述第一絕緣圖案的所述材料是未摻雜所述「元素A」的材料。
  16. 如請求項11所述的半導體裝置，其中所述導電線中的至少一者在與所述第一水平方向垂直的第二水平方向上包括與所述主動層垂直交疊且具有第一寬度的部分、以及位於所述資料儲存結構與所述第一絕緣圖案之間且具有較所述第一寬度小的第二寬度的部分。
  17. 一種半導體裝置，包括： 基板； 第一絕緣圖案，設置於所述基板上且在與所述基板的上表面平行的第一水平方向上彼此間隔開； 導電圖案，在所述基板上在與所述第一水平方向垂直的第二水平方向上彼此間隔開；以及 第二絕緣圖案，在所述第一水平方向上設置於所述第一絕緣圖案之間且在所述第二水平方向上設置於所述導電圖案之間， 其中所述第二絕緣圖案的材料不同於所述第一絕緣圖案的材料。
  18. 如請求項17所述的半導體裝置，其中 所述第一絕緣圖案包含氧化矽，且 所述第二絕緣圖案包含含有摻雜有「元素A」的氧化矽的材料。
  19. 如請求項18所述的半導體裝置，其中所述第一絕緣圖案不包含所述「元素A」。
  20. 如請求項18所述的半導體裝置，其中 所述「元素A」是氮（N）、磷（P）及硼（B）中的至少一者，且 所述「元素A」在所述第二絕緣圖案中的含量為30原子%或小於30原子%。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12087669B1 (en) * 2023-08-14 2024-09-10 Samsung Electronics Co., Ltd. Integrated circuit devices including discharging path and methods of forming the same
US20250112151A1 (en) * 2023-09-29 2025-04-03 Micron Technology, Inc. Microelectronic device with thick conductive staircased steps for 3d dram, and related systems and methods of formation
US20250120141A1 (en) * 2023-10-04 2025-04-10 Nanya Technology Corporation Semiconductor structure and method of manufacturing the same
US20250133730A1 (en) * 2023-10-19 2025-04-24 Applied Materials, Inc. 3d memory cell array word line connect area
WO2025244760A1 (en) * 2024-05-21 2025-11-27 Micron Technology, Inc. Memory circuitry and methods used in forming memory circuitry

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201721868A (zh) * 2015-12-03 2017-06-16 三星電子股份有限公司 半導體裝置及其製造方法
TW202017184A (zh) * 2018-07-20 2020-05-01 南韓商三星電子股份有限公司 半導體裝置以及製造半導體裝置的方法
US20210375764A1 (en) * 2016-12-19 2021-12-02 Samsung Electronics Co., Ltd. Semiconductor memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6117786A (en) 1998-05-05 2000-09-12 Lam Research Corporation Method for etching silicon dioxide using fluorocarbon gas chemistry
US7344975B2 (en) 2005-08-26 2008-03-18 Micron Technology, Inc. Method to reduce charge buildup during high aspect ratio contact etch
US7608195B2 (en) 2006-02-21 2009-10-27 Micron Technology, Inc. High aspect ratio contacts
US7682986B2 (en) 2007-02-05 2010-03-23 Lam Research Corporation Ultra-high aspect ratio dielectric etch
US8614151B2 (en) 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
KR101936752B1 (ko) * 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
WO2014070838A1 (en) 2012-10-30 2014-05-08 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Fluorocarbon molecules for high aspect ratio oxide etch
US9165785B2 (en) 2013-03-29 2015-10-20 Tokyo Electron Limited Reducing bowing bias in etching an oxide layer
KR102442214B1 (ko) * 2017-10-12 2022-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102779883B1 (ko) * 2020-06-09 2025-03-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102749003B1 (ko) * 2020-06-16 2025-01-02 삼성전자주식회사 집적회로 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201721868A (zh) * 2015-12-03 2017-06-16 三星電子股份有限公司 半導體裝置及其製造方法
US20210375764A1 (en) * 2016-12-19 2021-12-02 Samsung Electronics Co., Ltd. Semiconductor memory device
TW202017184A (zh) * 2018-07-20 2020-05-01 南韓商三星電子股份有限公司 半導體裝置以及製造半導體裝置的方法

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Publication number Publication date
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