KR20200073684A - 이차원 물질을 포함하는 박막 트랜지스터, 이를 포함하는 디스플레이 및 그 제조방법 - Google Patents
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Abstract
소스, 드레인 및 게이트 전극을 포함하는 박막 트랜지스터로서, 이차원물질을 포함하는 채널층; 상기 채널층 상에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하며, 상기 게이트 절연막은 상이한 유전율의 절연막을 적어도 2개 이상 포함하는 것을 특징으로 하는 박막 트랜지스터가 제공된다.
Description
본 발명은 이차원 물질을 포함하는 박막 트랜지스터, 이를 포함하는 디스플레이 및 그 제조방법에 관한 것으로, 보다 상세하게는 high-k 절연막 표면의 특성으로 인하여 표면 포논 산란효과가 증대하여 산란 감소 효과가 크지 않다는 점을 해결하여 고해상도 디스플레이 등의 스위칭 소자로 활용가능한, 이차원 물질을 포함하는 박막 트랜지스터, 이를 포함하는 디스플레이 및 그 제조방법에 관한 것이다.
대표적인 이차원 물질인 전이금속 칼코겐 화합물(TMDCs)는 높은 이동도, 원자층수준의 얇은 두께, 두께로 인해 오는 높은 유연성 및 투명함 등의 특성을 지니고 있어 차세대 디스플레이 채널 소재로서 많은 연구가 진행되고 있다.
그러나 이러한 전이금속 칼코겐 화합물을 이용한 트랜지스터의 경우 많은 요인에 의해서 가지고 있는 잠재적인 이동도 수준에 못 미치고 낮은 이동도 특성을 보여주고 있는 실정이다.
대표적으로 높은 이동도를 가지는 것에 영향을 미치는 것이 산란작용이다. 이러한 2차원 반도체는 주로 전하 불순물(Charged impurity) 산란과 전자-음자(electron-phonon) 산란에 크게 영향을 받는다.
대부분의 연구에서는 전하 불순물 산란을 줄이기 위해서 high-k 절연체를 사용하거나 전자-음자 산란을 줄이기 위해서 기판의 종류를 변경하는 한쪽으로의 방향성을 지니고 있다. 하지만, 여진히 만족스러운 수준의 TMDC 기반 트랜지스터는 개시되지 못하는 상황이다.
따라서, 본 발명이 해결하고자 하는 과제는 이차원물질 박막 기반 트랜지스터와 그 제조방법을 제공하는 것이다.
본 발명은 상기 과제를 해결하기 위하여, 소스, 드레인 및 게이트 전극을 포함하는 박막 트랜지스터로서, 이차원물질을 포함하는 채널층; 상기 채널층 상에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하며, 상기 게이트 절연막은 상이한 유전율의 절연막을 적어도 2개 이상 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명의 일 실시예에서, 상기 채널층과 상기 게이트 전극 사이에는 제 1 절연막과 제 2 절연막이 구비되며, 상기 채널층과 접하는 제 1 절연막은 상기 게이트 전극과 접하는 제 2 절연막보다 높은 유전율을 갖는다.
본 발명의 일 실시예에서, 상기 채널층은 전이금속 칼코겐 화합물(TMDC) 박막이다.
본 발명의 일 실시예에서, 상기 제 2 절연막은 pV3D3(poly(1,3,5-trimethyl-1,3,5-trivinyl cyclotrisiloxane) 폴리머이고, 상기 제 1 절연막은 금속산화물이다.
본 발명의 일 실시예에서, 상기 제 1 절연막의 유전율(k1)과 제 2 절연막의 유전율(k2)의 비(k1/k2)는 2이상이다.
본 발명은 상술한 박막 트랜지스터를 스위칭 소자로 포함하는, 디스플레이를 제공한다.
본 발명은 게이트 전극을 기판 상에 형성하는 단계; 상기 게이트 전극 상에 제 1 절연막을 적층하는 단계; 상기 제 1 절연막 상에 제 2 절연막을 적층하는 단계; 및 상기 제 2 절연막 상에 전이금속켄코겐 화합물을 포함하는 채널 박막을 전사시키는 단계를 포함하며, 상기 제 1 절연막은 상기 제 2 절연막보다 유전율이 높은 것을 특징으로 하는, 박막 트랜지스터 제조방법을 제공한다.
본 발명의 일 실시예에서, 상기 제 2 절연막은 pV3D3(poly(1,3,5-trimethyl-1,3,5-trivinyl cyclotrisiloxane) 폴리머이고, 상기 제 1 절연막은 금속산화물이다.
본 발명의 일 실시예에서, 상기 박막 트랜지스터 제조방법은, 상기 제 2 절연막 상에 전이금속켄코겐 화합물을 포함하는 채널 박막을 전사시키는 단계 후, 상기 기판 상에 소스 및 드레인 전극을 형성하는 단계를 더 포함한다.
본 발명에 따른 트랜지스터 소자는 high-k 절연막 표면의 특성으로 인하여 표면 포논 산란효과가 증대하여 산란 감소 효과가 크지 않다는 점을 해결할 수 있으며, 그 결과 종래의 이차원 트랜지스터가 가지는 포논 산란효과를 줄여 이차원 구조를 가지면서도 고 성능의 트랜지스터를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 TMDC 기반 박막 트랜지스터의 모식도이다.
도 2는 본 발명의 일 실시예에 따라 제조된 트랜지스터 소자의 사진이다.
도 3은 본 발명에 따른 다층 게이트 스택(Al2O3/pV3D3)를 활용한 트랜지스터 소자의 동작 특성 실험 결과이다.
도 4는 소자 특성을 절연막 종류에 따라 비교한 실험 결과이다.
도 5는 소자의 온도 경향성을 보여주는 실험결과이다.
도 6은 본 발명에 따른 소자의 플리커 노이즈 특성 데이터 및 비교 실험 결과이다.
도 7은 본 발명에 따라 제조된 소자의 유연성 동작에 대한 실험결과이다.
도 8은 본 발명의 일 실시예에 따른 트랜지스터 소자 제조방법의 단계도이다.
도 2는 본 발명의 일 실시예에 따라 제조된 트랜지스터 소자의 사진이다.
도 3은 본 발명에 따른 다층 게이트 스택(Al2O3/pV3D3)를 활용한 트랜지스터 소자의 동작 특성 실험 결과이다.
도 4는 소자 특성을 절연막 종류에 따라 비교한 실험 결과이다.
도 5는 소자의 온도 경향성을 보여주는 실험결과이다.
도 6은 본 발명에 따른 소자의 플리커 노이즈 특성 데이터 및 비교 실험 결과이다.
도 7은 본 발명에 따라 제조된 소자의 유연성 동작에 대한 실험결과이다.
도 8은 본 발명의 일 실시예에 따른 트랜지스터 소자 제조방법의 단계도이다.
이하 도면과 실시예를 통하여 본 발명은 보다 상세히 설명한다.
본 발명은 상술한 문제를 해결하기 위하여, 다층 게이트 스택(high-k 산화막/low-k 폴리머)을 이용하여 높은 이동도를 가지는 이황화몰레브덴 채널로 유연 박막 트랜지스터를 제공한다.
도 1은 본 발명의 일 실시예에 따른 TMDC 기반 박막 트랜지스터의 모식도이다.
도 1을 참조하면, 본 발명에 따른 TMDC 기반 박막 트랜지스터는, TMDC 박막인 채널(110), 소스 및 드레인 전극(140, 150)과 게이트 전극(130)을 포함한다. 더 나아가, 본 발명에 따른 TMDC 박막 트랜지스터는, TMDC 박막 채널과 게이트 전극 사이에 구비되며, 높은 유전율 (high k, 120)의 제 1 절연막과 낮은 유전율(low k,130) 제 2 절연막을 포함하는 다층 절연막을 포함한다.
본 발명에 따른 트랜지스터는 high-k 절연막과 이차원 반도체 사이에 낮은 유전상수(low-k)를 가지는 폴리머를 삽입한 구조를 갖는다. 본 발명에 따른 이러한 방법은 높은 유전상수를 지니는 절연막을 활용하여 불순물에 의한 산란효과를 줄이는 종래 방식의 한계, 즉, high-k 절연막 표면의 특성으로 인하여 표면 포논 산란효과가 증대하여 산란 감소 효과가 크지 않다는 점을 해결할 수 있다. 따라서, 본 발명에 따르면, 종래의 이차원 트랜지스터가 가지는 포논 산란효과를 줄여 이차원 구조를 가지면서도 고 성능의 트랜지스터를 얻을 수 있다.
본 발명의 일 실시예에서 제 1 절연막인 Al2O3 유전율 k1은 6, 제 2 절연막 pV3D3 유전율 k2는 2.2 수준이었다. 이 경우, 게이트 절연막에서의 유전율 비(k1/k2)는 2.7를 포함하는 수준이고, 절연막이 HfO(k1이 20)이라면 유전율은 10 수준이다. 따라서, 고유전율과 저유전율의 비(k1/k2)는 2 이상이 바람직하다. 만약 상기 범위 미만인 경우 충분한 저유전율 효과에 따른 표면 포논 산란 감소 효과가 크지 않다는 문제가 있다.
이하 구체적인 실시예와 실험예를 통하여 본 발명은 보다 상세히 설명한다.
실시예
상용 폴리머 필름의 표면 거칠기를 완화시켜주기 위해서 에폭시 수지 기반의 SU-8 용액을 코팅 한 후에 UV처리를 통해서 굳혀준다. 그 후 게이트 전극으로 사용될 Cr/Au/Pd 3가지 금속층을 차례로 증착한다.
전극 증착에는 통상의 방법이 모두 사용될 수 있는데, 포토리소그래피(photolithography), 열 증발법(thermal evaporation), 리프트-오프(lift-off) 공정 등이 사용될 수 있으며, 이는 모두 본 발명의 범위에 속한다.
이후, 절연막으로 사용될 Al2O3 막을 ALD (Atomic Layer Deposition) 방식으로 증착한다. 추가적으로 다층 게이트 스택을 증착하기 위해서 iCVD (Initiated Chemical Vapor Deposition)를 통해서 pV3D3(poly(1,3,5-trimethyl-1,3,5-trivinyl cyclotrisiloxane) 폴리머를 증착한다.
본 발명의 일 실시예에서 제 2 절연막인 pV3D3 두께는 15nm 수준이었는데, 상기 범위를 초과하는 경우 게이트의 커패시턴스가 너무 줄어들어 게이트 장악력 감소로 인해 캐리어 밀도가 많이 줄어들어 모빌리티는 향상될지언정 실제 전류 값은 줄어들 수 있다.
이 후 CVD방법을 통해서 형성한 이황화몰리브덴 박막을 상기 형성된 게이트 전극에 전사시킨다. 이 때 전사는 폴리스티렌(Polystyrene)을 지지층으로 사용하여 습식전사방법을 사용하였다.
이 후 포토리소그래피(photolithography)와 O2 플라즈마 에칭을 통해서 채널 영역을 패터닝하고 게이트 전극을 증착했을 때와 동일한 방법으로 Ti/Au 금속을 소스/드레인 전극으로 증착하여 준다. 마지막으로 Al2O3 를 ALD를 통해서 증착하였다.
도 2는 본 발명의 일 실시예에 따라 제조된 트랜지스터 소자의 사진이다.
도 2를 참조하면, 충분한 플렉서블 특성을 갖는 박막 트랜지스터 소자의 제조가 가능하다는 것을 알 수 있다.
실험예
도 3은 본 발명에 따른 다층 게이트 스택(Al2O3/pV3D3)를 활용한 트랜지스터 소자의 동작 특성 실험 결과이다.
도 3을 참조하면, 본 발명에 따른 트랜지스터 소자는 유기전계발광소자(OLED)와 같은 디스플레이에 적용가능한 전류 레벨과 출력 특성을 나타낸다.
도 3a의 경우 트랜지스터의 전달 특성을 나타내고 도 3b의 경우 트랜지스터의 출력 특성을 나타내는데, 특히 도 3b 출력 특성 그래프에서 전류가 포화(saturation)되는 현상으로 보아 본 발명에 따른 트랜지스터 소자는 안정된 응답 특성을 갖는 것을 알 수 있다.
도 4는 소자 특성을 절연막 종류에 따라 비교한 실험 결과이다.
도 4를 참조하면, 본 발명에 따른 절연막(Al2O3/pV3D3)은 high-k 절연막(Al2O3, k1=6)와 low-k 절연막(pV3D3, k2=2.2)에 비하여 월등히 우수한 특성을 보이는 것을 알 수 있다. 특히 이동도 측면에서 다른 단일 박막에 비해서 월등히 높은 결과를 보이는 것을 알 수 있다.
이러한 높은 이동도를 나타내는 이유를 설명하면, 본 발명에 따른 다층 스택 구조의 절연막은, 절연막의 안정성과 전하 불순물(charged impurity) 산란의 영향을 줄여주는 high-k 무기 절연막과, 표면에서 발생되는 optical-phonon 산란의 영향을 줄이는 low-k 절연막을 동시에 사용하기 때문이다.
도 5는 소자의 온도 경향성을 보여주는 실험결과이다.
본 실험에서는 온도 경향성에 따라 포논(phonon) 산란의 상대적인 크기를 비교할 수 있게 되는데, 다층 게이트 스택을 사용할 경우 high-k 절연막을 단일로 사용하였을 때에 비해 낮은 온도 경향성을 가지는 것을 확인할 수 있다(도 5b 참조). 이는 포논 산란의 영향이 적어졌음을 알 수 있음을 나타낸다.
도 6은 본 발명에 따른 소자의 플리커 노이즈 특성 데이터 및 비교 실험 결과이다.
도 6a를 참조하면, 본 발명에 따라 제조된 소자는 1/f 플리커 노이즈 특성을 보여주었다.
또한 도 6b를 참조하면, 다층 게이트 스택을 활용한 소자와 단일 절연막을 활용한 소자를 비교한 결과, 다층 게이트 스택을 활용한 소자에서 노이즈 spectral 밀도가 현저하게 낮음을 알 수 있다. 이는 채널과 절연막의 산란을 줄여주고 high-k 절연막에 비해 폴리머의 표면에 적은 트랩 사이트가 존재하여 노이즈 특성이 개선 되었음을 나타낸다.
도 7은 본 발명에 따라 제조된 소자의 유연성 동작에 대한 실험결과이다.
도 7을 참조하면, 높은 곡면 반경에서도 크지 않은 동작 특성 변화를 보이는 것을 알 수 있다.
이상 설명한 바와 같이 본 발명은 high-k 절연막 표면의 특성으로 인하여 표면 포논 산란효과가 증대하여 산란 감소 효과가 크지 않다는 점을 해결하기 위하여, MoS2와 같인 TMDC 이차원 채널 박막 사이에 low-k 절연막을 삽입시켜, 종래 기술의 문제를 해결하였다.
도 8은 본 발명의 일 실시예에 따른 트랜지스터 소자 제조방법의 단계도이다.
도 8을 참조하면, 본 발명에 따른 방법은, 게이트 전극을 기판 상에 형성하는 단계; 상기 게이트 전극 상에 제 1 절연막을 적층하는 단계; 상기 제 1 절연막 상에 제 2 절연막을 적층하는 단계; 및 상기 제 2 절연막 상에 전이금속켄코겐 화합물을 포함하는 채널 박막을 전사시키는 단계를 포함하며, 상기 제 1 절연막은 상기 제 2 절연막보다 유전율이 높다.
하지만, 본 발명은 상술한 단계의 순서가 바뀌어도 무방하며, 채널 박막 전사 후 절연막을 순차적으로 적층하고, 다시 게이트 전극을 적응하는 경우도 모두 본 발명의 범위에 속한다.
본 발명의 일 실시예에서 상기 제 2 절연막은 pV3D3(poly(1,3,5-trimethyl-1,3,5-trivinyl cyclotrisiloxane) 폴리머이고, 상기 제 1 절연막은 금속산화물이다.
본 발명은 종래의 이차원 박막 트랜스터가 가지는 산란 문제를, 저유전율 절연막의 삽입이라는 방식으로 해결하였으며, 적층 공정이 상대적으로 간단하고 용이하다는 장점 또한 있다.
Claims (9)
- 소스, 드레인 및 게이트 전극을 포함하는 박막 트랜지스터로서,
이차원물질을 포함하는 채널층;
상기 채널층 상에 형성된 게이트 절연막; 및
상기 게이트 절연막 상에 형성된 게이트 전극을 포함하며, 상기 게이트 절연막은 상이한 유전율의 절연막을 적어도 2개 이상 포함하는 것을 특징으로 하는 박막 트랜지스터. - 제 1항에 있어서,
상기 채널층과 상기 게이트 전극 사이에는 제 1 절연막과 제 2 절연막이 구비되며, 상기 채널층과 접하는 제 1 절연막은 상기 게이트 전극과 접하는 제 2 절연막보다 높은 유전율을 갖는 것을 특징으로 하는 박막 트랜지스터. - 제 1항에 있어서,
상기 채널층은 전이금속 칼코겐 화합물(TMDC) 박막인 것을 특징으로 하는 박막 트랜지스터. - 제 2항에 있어서,
상기 제 2 절연막은 pV3D3(poly(1,3,5-trimethyl-1,3,5-trivinyl cyclotrisiloxane) 폴리머이고, 상기 제 1 절연막은 금속산화물인 것을 특징으로 하는 박막 트랜지스터. - 제 1항에 있어서,
상기 제 1 절연막의 유전율(k1)과 제 2 절연막의 유전율(k2)의 비(k1/k2)는 2이상인 것을 특징으로 하는 박막 트랜지스터. - 제 1항 내지 제 5항 중 어느 한 항에 따른 박막 트랜지스터를 스위칭 소자로 포함하는, 디스플레이.
- 게이트 전극을 기판 상에 형성하는 단계'
상기 게이트 전극 상에 제 1 절연막을 적층하는 단계;
상기 제 1 절연막 상에 제 2 절연막을 적층하는 단계; 및
상기 제 2 절연막 상에 전이금속켄코겐 화합물을 포함하는 채널 박막을 전사시키는 단계를 포함하며, 상기 제 1 절연막은 상기 제 2 절연막보다 유전율이 높은 것을 특징으로 하는, 박막 트랜지스터 제조방법. - 제 7항에 있어서,
상기 제 2 절연막은 pV3D3(poly(1,3,5-trimethyl-1,3,5-trivinyl cyclotrisiloxane) 폴리머이고, 상기 제 1 절연막은 금속산화물인 것을 특징으로 하는 박막 트랜지스터 제조방법. - 제 7항에 있어서, 상기 박막 트랜지스터 제조방법은,
상기 제 2 절연막 상에 전이금속켄코겐 화합물을 포함하는 채널 박막을 전사시키는 단계 후, 상기 기판 상에 소스 및 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는, 박막 트랜지스터 제조방법.
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