KR20200068715A

KR20200068715A - Rql 위상 모드 플립플롭

Info

Publication number: KR20200068715A
Application number: KR1020207013637A
Authority: KR
Inventors: 알렉산더 루이스 브라운
Original assignee: 노스롭 그루먼 시스템즈 코포레이션
Priority date: 2017-11-13
Filing date: 2018-10-17
Publication date: 2020-06-15
Also published as: US20190149139A1; JP7015913B2; AU2018364954A1; WO2019094159A1; JP2020535752A; EP3711159A1; AU2018364954B2; KR102363029B1; CA3076923C; CA3076923A1; US10756712B2

Abstract

상호 양자 논리(RQL) 위상 모드 플립플롭은 저장 루프 및 비교기를 포함하는데, 이들 각각은 조지프슨 접합(JJ)들을 포함한다. 양의 또는 음의 단일 자속 양자((SFQ) 펄스로서 제공되는 데이터 입력은 저장 루프를 양의 또는 음의 상태로 각각 설정하도록 저장 루프에 저장되어, 저장 루프와 비교기 사이에 공유되는 출력 JJ를 효과적으로 바이어스한다. 출력 JJ가 저장 루프에서 전류에 의해 바이어스되었기 때문에, 논리적 클록 SFQ 상호 펄스 쌍의 펄스들 중 하나의 펄스가 출력 JJ를 비교기의 이탈 접합에 비해 우선적으로 트리거시키는 경우, 비교기에 그러한 쌍의 수신시, 데이터 입력이 출력으로 캡처된다.

Description

RQL 위상 모드 플립플롭

본 출원은 2017년 11월 13일자로 출원된 미국 특허출원 일련번호 제15/810860호로부터의 우선권을 주장하며, 이 출원은 그 전체가 본 명세서에 포함된다.

본 발명은 일반적으로 양자 및 고전 디지털 초전도 회로들, 특히 상호 양자 논리(RQL: reciprocal quantum logic) 위상 모드 플립플롭에 관한 것이다.

디지털 논리 분야에서는, 잘 알려져 있고 고도로 개발된 상보형 금속 산화물 반도체(CMOS: complimentary metal-oxide semiconductor) 기술이 광범위하게 사용된다. CMOS가 기술로서 완성에 가까워지기 시작함에 따라, 속도, 전력 소산 계산 밀도, 상호 접속 대역폭 등의 측면에서 더 높은 성능으로 이어질 수 있는 대안들에 대한 관심이 있다. CMOS 기술에 대한 대안은 초당 20 기가비트(Gb/s) 이상의 통상적인 데이터 레이트로 약 4 나노와트(㎻)의 통상적인 신호 전력 및 약 4 켈빈의 작동 온도에서 초전도 조지프슨 접합(JJ: Josephson junction)들을 이용하는 초전도체 기반 단일 자속 양자 회로를 포함한다.

플립플롭은 쌍안정 멀티바이브레이터(bistable multivibrator)인데, 따라서 상태 정보를 저장하고 하나 이상의 제어 입력들에 인가된 신호들에 의해 상태를 변경하는 데 사용될 수 있는 2-안정 상태 회로이다. 최신 컴퓨팅 및 통신 전자 장치에서, 플립플롭들은 순차 논리의 기본 저장 요소이다. 종래의 D 플립플롭, 예컨대 CMOS로 구현되는 D 플립플롭은 2개의 이진 입력들, 데이터 입력(D) 및 클록 입력, 그리고 적어도 하나의 출력(Q)을 갖는다. D 플립플롭은 입력 클록 사이클의 명확한 부분, 예컨대 캡처 시간으로 알려진 상승 에지 또는 하강 에지에서 D 입력의 값을 캡처한다. 그 캡처된 값은 Q 출력이 된다. 출력(Q)은 캡처 시간(또는 그 이후의 어떤 약간의 전파 지연)을 제외하고는 변경되지 않는다. 실제 구현에서, 데이터 입력(D)은 입력이 신뢰성 있게 캡처되고 출력으로 전파되도록 캡처 시간 이전의 어떤 설정 시간 동안 그리고 캡처 시간 이후의 어떤 유지 시간 동안 안정적일 필요가 있다.

위상 모드 논리는 디지털 값들이 하나 이상의 JJ들의 초전도 위상들로 인코딩될 수 있게 한다. 예를 들어, 논리 "1"은 하이 위상으로 인코딩될 수 있고, 논리 "0"은 로우 위상으로 인코딩될 수 있다. 예를 들어, 위상은 (예컨대, 논리 "0"을 의미하는) 0 또는 (예컨대, 논리 "1"을 의미하는) 2π로 인코딩될 수 있다. 이 값들은, JJ 위상을 재설정하기 위해 상호(reciprocal) 펄스가 필요하지 않기 때문에 RQL AC 클록 사이클들에 걸쳐 지속된다.

하나의 예는 저장 루프 및 비교기를 포함하는 상호 양자 논리(RQL) 위상 모드 플립플롭을 포함한다. 저장 루프는 데이터 입력 라인 상에서 양의 또는 음의 단일 자속 양자(SFQ: single flux quantum) 펄스로서 데이터 입력 신호를 수신하고 데이터 입력 신호를 저장한다. 비교기는 논리적 클록 입력 라인 상에서 논리적 클록 입력 신호를 수신하고 수신된 논리적 클록 입력 신호를 저장된 데이터 입력 신호와 비교한다. 플립플롭은 추가로, 비교에 기초하여 논리 "1" 또는 논리 "0" 값에 대응하는 출력 신호를, 예컨대 실질적으로 논리적 클록 입력 신호의 시간 동안 판독된 데이터 입력 신호에 기초하여 양의 또는 음의 SFQ 펄스로서 송신하는 출력 신호 라인을 갖는다. "실질적으로 논리적 클록 입력 신호들의 시간들 동안"에 의해, 적용 가능하다면, 음의 유지 시간(hold time)들을 포함하여 설정 및 유지 시간들이 고려되는 것으로 여겨진다. 출력 펄스는 출력 조지프슨 접합(JJ)의 0 또는 2π 양자 위상에 대응할 수 있다.

다른 예는 RQL 플립플롭으로 논리 값을 기록하고 RQL 플립플롭으로부터 논리 값을 판독하는 방법을 포함한다. 이 방법에서, 양 또는 음 중 하나인 데이터 입력 SFQ 펄스가 RQL 플립플롭의 데이터 입력에 제공된다. RQL 플립플롭의 저장 루프는 접지 상태에서 양 또는 음 중 하나인 상태로 설정된다. 상호 SFQ 펄스 쌍이 RQL 플립플롭의 클록 입력에 제공된다. 논리 "1" 또는 논리 "0" 값에 대응하는 출력 신호가 RQL 플립플롭의 출력으로부터 송신된다. 출력 신호는 예컨대, 양 또는 음 중 하나인 SFQ 펄스일 수 있다. 저장 루프는 접지 상태로 돌아간다.

다른 예는 저장 루프에 대한 데이터 신호 입력 및 비교기에 대한 논리적 클록 신호 입력을 포함하는 RQL 위상 모드 플립플롭을 포함한다. 저장 루프는 입력 노드와 저전압 레일 사이의 데이터 입력 JJ, 입력 노드와 출력 노드 사이의 저장 인덕터, 및 출력 노드와 저전압 레일 사이의 출력 JJ를 갖는다. 비교기는 논리적 클록 입력 노드와 출력 노드 사이에 직렬로 배열된 클록 입력 인덕터와 이탈 JJ를 갖고, 출력 JJ를 또한 포함한다.

도 1은 RQL 위상 모드 플립플롭의 예시적인 블록도이다.
도 2는 RQL 위상 모드 플립플롭의 예시적인 회로도이다.
도 3a 내지 도 3d는 논리 "1" 값을 기록 및 판독하기 위한 RQL 위상 모드 플립플롭의 예시적인 동작을 예시한다.
도 4a 내지 도 4d는 논리 "0" 값을 기록 및 판독하기 위한 RQL 위상 모드 플립플롭의 예시적인 동작을 예시한다.
도 5는 RQL 위상 모드 플립플롭의 예시적인 회로도이다.
도 6은 RQL 위상 모드 플립플롭의 예시적인 타이밍 예시도이다.
도 7 내지 도 9는 RQL 위상 모드 플립플롭으로 값들을 기록하고 RQL 위상 모드 플립플롭으로부터 값들을 판독하는 방법들을 도시하는 흐름도들이다.

본 개시내용은 일반적으로 양자 및 고전 디지털 초전도 회로들, 특히 상호 양자 논리(RQL) 위상 모드 플립플롭에 관한 것이다. RQL 위상 모드 플립플롭은 예를 들어, 어드레싱된 메모리 셀의 논리 상태를 저장하도록 메모리 시스템(예컨대, 양자 컴퓨팅 메모리 시스템)에 구현될 수 있다. 일례로, 입력들 및 출력은 각각 이를테면, RQL 초전도 회로에서 조지프슨 송신 라인(JTL: Josephson transmission line)을 통해 제공될 수 있다.

RQL 위상 모드 플립플롭은 저장 루프 및 비교기를 포함할 수 있는데, 이들 각각은 조지프슨 접합(JJ)들을 포함할 수 있다. 양의 또는 음의 단일 자속 양자(SFQ) 펄스로서 제공될 수 있는 데이터 입력은 저장 루프를 양의 또는 음의 상태로 각각 설정하도록 저장 루프에 저장되어, 저장 루프와 비교기 사이에 공유될 수 있는 출력 JJ를 효과적으로 바이어스할 수 있다. 출력 JJ가 저장 루프에서 전류에 의해 바이어스되었기 때문에, 논리적 클록 SFQ 상호 펄스 쌍의 펄스들 중 하나의 펄스가 출력 JJ를 비교기의 이탈 JJ에 비해 우선적으로 트리거시킬 수 있는 경우, 비교기에 그러한 쌍의 수신시, 데이터 입력이 출력으로 캡처될 수 있다.

도 1은 데이터 입력(D), 논리적 클록 입력(LCLK) 및 출력(Q)을 갖는 RQL 위상 모드 플립플롭(100)의 예시적인 블록도이다. D 입력 및 LCLK 입력 그리고 Q 출력은 위에서 설명한 종래의 플립플롭 명명법을 따르며, 논리적 클록 입력(LCLK)은 CMOS 플립플롭에서의 AC 클록(CLK)의 등가물이다. 논리적 클록 입력(LCLK)은 SFQ 신호를 제공할 수 있으며, RQL 시스템에서 상호 클록 신호들을 제공하는 데 사용될 수 있는 RQL AC 클록과 혼동되지 않아야 한다. 플립플롭(100)은 데이터 입력(D)으로부터 데이터 입력 신호를 수신하여 이를 저장하도록 구성된 저장 루프(102)를 포함할 수 있다. 저장 루프(102)는 세 가지 가능한 상태들인 접지 상태, 양의 상태 및 음의 상태를 갖도록 구성될 수 있다. 플립플롭(100)은 논리적 클록 입력(LCLK)으로부터 논리적 클록 입력 신호를 수신하고 수신된 논리적 클록 입력 신호와 저장된 데이터 입력 신호, 즉 저장 루프의 상태 간의 비교를 하도록 구성된 비교기(104)를 더 포함할 수 있다.

저장 루프(102)와 비교기(104)의 조합된 기능이 출력(Q)을 제공할 수 있다. 예를 들어, 플립플롭(100)은 저장 루프가 양의 상태이며 논리적 클록 입력 신호에 대해 양의 신호가 수신된다면, 출력(Q)이 논리 "1" 값으로 어서트(assert)되고; 저장 루프가 음의 상태이며 논리적 클록 입력 신호에 대해 음의 신호가 수신된다면, 출력(Q)이 논리 "0" 값으로 디어서트(de-assert)되도록 구성될 수 있다. 이러한 예에서, 신호들의 임의의 다른 조합은 출력(Q)의 논리 상태에 영향을 미치지 않을 것이다. 따라서 예를 들어, 수신된 임의의 논리적 클록 입력 신호는 양이든 음이든, 저장 루프가 접지 상태인 경우에는 출력(Q)의 논리 상태를 변경하지 않을 것이고; 저장 루프가 양의 상태인 경우에는 음의 논리적 클록 신호가 출력(Q)을 디어서트하지 않을 것이며; 저장 루프가 음의 상태인 경우에는 양의 논리적 클록 신호가 출력(Q)을 어서트하지 않을 것이다.

예를 들어, 입력(D)에 도달하는 SFQ 펄스들은 RQL 위상 모드 데이터 인코딩과 일치하는, 번갈아 나오는 양의 또는 음의 펄스들로 구성될 수 있다. LCLK 입력의 어서트들 사이에 다수의 펄스들이 도달하는 것이 허용될 수 있다. 이러한 연속 펄스들은 Q에서의 마지막 출력이 논리 "0"이었다면 접지 상태와 양의 상태 간에 또는 Q에서의 마지막 출력이 논리 "1"이었다면 접지 상태와 음의 상태 간에 내부 저장 루프(102)의 상태를 교대시키는 역할을 할 수 있다. LCLK가 어서트될 때 저장 루프(102)의 상태만이 출력(Q)에 영향을 미친다.

저장 루프(102) 및 비교기(104) 각각은 적어도 하나의 JJ를 가질 수 있다. 예를 들어, 저장 루프(102)는 루프를 통하는 전류의 방향 또는 이러한 전류의 부재가 앞서 언급한 3개의 상태들 중 어떤 상태에 저장 루프가 있는지를 결정하도록 루프에 배열된 2개의 JJ들을 가질 수 있다. 또한, 예를 들어 비교기(104)는 서로 직접 접속되는 2개의 JJ들을 가질 수 있다. 비교기(104)의 JJ들은 SFQ 펄스 입력이 논리적 클록 입력(LCLK) 상에 올 때마다 비교기(104)의 2개의 JJ들 중 하나만 트리거하고, 입력(D)은 비교기(104)의 2개의 JJ들 중 어느 것이 트리거될지를 결정하도록 구성될 수 있다. 저장 루프(102) 및 비교기(104)는 또한 JJ를 공유할 수 있어, 저장 루프(102)의 JJ들 중 하나가 또한 비교기(104)의 JJ들 중 하나가 된다.

플립플롭(100)의 논리 값은 예를 들면, JJ의 초전도 위상으로서 저장될 수 있다. 예를 들어, 플립플롭(100)의 논리 값은 저장 루프(102)와 비교기(104) 사이에 공유되는 JJ의 위상으로서 저장될 수 있다. 일례로, JJ의 0 위상은 논리 "0" 값을 인코딩할 수 있고, JJ의 2π 위상은 논리 "1" 값을 인코딩할 수 있지만, 다른 조합들도 동일하게 잘 작동할 수 있다.

도 2는 도 1 도시된 플립플롭(100)에 대응할 수 있는 효율적인 RQL 위상 모드 D 플립플롭(200)의 예시적인 회로도이다. 플립플롭(200)은 3개의 JJ들(J1, J2, J3) 및 2개의 인덕터들(L1, L2)을 포함할 수 있다. 데이터 입력(D)으로부터의 입력 신호는 데이터 입력 JJ(J3)를 트리거하고, 데이터 입력 JJ(J3), 저장 인덕터(L2) 및 출력 JJ(J2)에 의해 형성된 저장 루프에서 초전도 전류를 저장한다. 이 저장 루프는 도 1의 저장 루프(102)에 대응할 수 있다. 저장 루프는 도 2의 하단에서 저전압 레일, 예컨대 접지 노드에 의해 접속된다. 비교적 큰 크기의 저장 인덕터(L2)로 인해, 그에 저장된 전류는 출력 JJ(J2)를 단독으로 트리거하기에 충분하지 않을 것이다. 따라서 출력 JJ(J2)(저장 루프에서 전류에 의해 바이어스된 출력 JJ(J2))를 트리거함으로써 D 입력을 "클록킹" 하고 이에 따라 출력(Q)에 출력 신호를 제공하는 데 LCLK 신호가 필요하다.

일부 예들에서, 비교기 JJ들(J1, J2)은 각각 30 마이크로암페어 내지 55 마이크로암페어, 예컨대 35 마이크로암페어 내지 50 마이크로암페어의 임계 전류들을 나타내도록 구성될 수 있다. 데이터 입력 JJ(J3)는 더 큰 전류의, 예컨대 55 마이크로암페어 내지 65 마이크로암페어, 예컨대 60 마이크로암페어의 임계 전류를 나타내도록 구성될 수 있다. 저장 인덕터(L2)는 25 피코헨리(pH) 내지 40pH, 예컨대 30pH 내지 35pH의 인덕턴스 값을 갖도록 구성될 수 있다. 저장 인덕터(L2) 및 데이터 입력 JJ(J3)는 L2의 인덕턴스와 J3의 임계 전류의 곱이 1.4 내지 2.0mApH가 되도록 구성될 수 있다. 비교기 JJ들(J1, J2)은 서로 유사한 임계 전류들을 나타내도록 구성될 수 있다. 비교기 JJ들(J1, J2)은 정확히 동일한 전류들로 임계 전류들을 나타낼 필요는 없지만, 비교기 JJ들(J1, J2)은 임계 전류 크기가 서로 근접할 수 있는데, 예컨대 서로 10% 이내일 수 있다.

데이터 입력 JJ(J3), 저장 인덕터(L2) 및 출력 JJ(J2)를 포함하는 저장 루프는 3개의 가능한 상태들, 즉 저장 루프에 전류가 없는 접지 상태, 반시계 방향으로 순환하는 전류의 하나의 단일 자속 양자(Φ₀)(예컨대, Φ₀ = 2.07mA-pH)가 존재하는 양의 상태, 및 시계 방향으로 순환하는 전류의 하나의 Φ₀이 존재하는 음의 상태를 갖는다. 저장 인덕터(L2)는 양의 상태 및 음의 상태에서, 주변 JTL들로부터 누설되는 임의의 AC 바이어스와 조합될 때에도 유도 전류가 저장 루프 JJ들(J2 또는 J3)을 트리거하기에는 충분하지 않도록 비교적 크게 크기가 정해진다. 입력(D)이 이 저장 루프에서 전류를 유도하는 데 사용된다. 영비복귀(NRZ: nonreturn-to-zero)로 구동될 수 있는 입력(D) 상의 양의 펄스들은 저장 루프에서 반시계 방향 전류를 유도하고, 입력(D) 상의 음의 펄스들은 저장 루프에서 시계 방향 전류를 유도한다.

플립플롭(200)의 비교기 JJ들(J1, J2)은 도 1의 비교기(104)에 대응할 수 있는 비교기를 형성한다. 이탈 JJ(J1)는 출력 JJ(J2)보다 더 작은 임계 전류를 갖도록 구성될 수 있다. 저장 루프의 전류는 출력 JJ(J2)의 바이어스를 조정하는 데 사용될 수 있다. 논리적 클록(LCLK)의 입력은 비교기를 트리거하고 저장 루프의 상태를 출력(Q)으로 판독하는 데 사용될 수 있다. 논리적 클록(LCLK)은 영복귀(RZ: return-to-zero) 펄스 쌍으로 구동될 수 있다.

데이터 입력 JJ(J3), 저장 인덕터(L2) 및 출력 JJ(J2)에 의해 형성된 저장 루프의 접지 상태에서, 저장 루프에는 전류가 존재하지 않는다. 이 상태에서, 논리적 클록 입력(LCLK)으로부터 도달하는 양의 또는 음의 임의의 펄스들은 이탈 JJ(J1)를 트리거한다. 이것은 착신 LCLK 펄스를 파괴하고 저장 루프와 플립플롭(200)의 출력(Q) 모두의 상태를 변경되지 않은 상태로 유지한다. 이에 따라, LCLK의 임의의 양-음 펄스 쌍은 저장 루프가 접지 상태일 때는 어떠한 영향도 미치지 않는다. 저장 루프의 3개의 상태들에도, 플립플롭은 출력 JJ(J2)의 위상(0 또는 2π)에 의해 인코딩된 이진 논리 값들 "0" 및 "1"에 대응하는 2개의 상태들만을 갖는다.

도 3a 내지 도 3b는 플립플롭(200)으로의 논리 "1" 값의 기록을 보여주는 시퀀스를 예시한다. 도 3a는 양의 SFQ 펄스(302)로 어서트되어, 데이터 입력 JJ(J3)를 전환, 즉 0 위상에서 2π 위상으로 전환시키는 입력(D)을 보여준다. 도 3b에 도시된 바와 같이, 이러한 전환은 전류(304)의 하나의 Φ₀을 반시계 방향으로 저장 루프에 인가하고 또한 입력(D)으로부터의 착신 펄스를 상쇄시킨다(306). 전류 루프(304)는 J3은 2π 위상을 갖는 한편, J2는 여전히 0 위상을 갖는, J3과 J2 간의 위상 차의 결과로 여겨질 수 있다. 초전도 전류(304)의 존재 및 방향으로 인해, 저장 루프는 이제 양의 상태이다. 저장 루프의 이러한 양의 상태는 양의 방향으로의 전환을 향해 출력 JJ(J2)를 우선적으로 바이어스한다.

도 3c - 도 3d는 플립플롭(200)으로부터의 저장된 논리 "1" 값의 판독을 보여주는 시퀀스를 예시한다. 도 3b에 도시된 상태에서 이어져, LCLK 입력을 통해 상호 펄스 쌍이 입력된다. 도 3c에 도시된 바와 같이, 양의 펄스(308)에 도달하면, 이는 비교기 JJ들(J1, J2) 및 클록 입력 인덕터(L1)를 통해 전류를 인가한다. 출력 JJ(J2)가 저장 루프의 전류(304)에 의해 우선적으로 바이어스되었으므로, 이제 이탈 JJ(J1) 대신 출력 JJ(J2)가 트리거된다. 도 3d에 도시된 바와 같이, 이는 결국, 비교기 JJ들(J1, J2)을 접속하는 노드를 통해 출력 JJ(J2)로부터 멀리 모든 방향들로 양의 SFQ 펄스를 구동할 것이다. 따라서 도 3d에서, 출력 JJ(J2)의 트리거는 출력(Q)으로부터 양의 SFQ 펄스(310)를 구동하여, 이를 어서트할 것이다. 추가로, 이는 이탈 JJ(J1) 및 클록 입력 인덕터(L1, 312)를 통하는 전류들뿐만 아니라 저장 루프(314)의 반시계 방향 전류도 모두 상쇄시킬 것이다. 따라서 이제 출력(Q)이 어서트되었고, 저장 루프가 접지 상태로 되돌아갔다. 상호 펄스 쌍의 음의 펄스가 (도시되지 않은) LCLK 입력으로 구동될 때, 회로(200)는 접지 상태이고 이탈 JJ(J1)가 트리거되어, 저장 루프의 출력 또는 상태에 영향을 주지 않고 펄스를 파괴한다.

도 3c에서 양의 논리적 클록 입력 SFQ 펄스(308)의 결과로서 도 3d에 도시된 출력 JJ(J2)의 트리거는 출력 JJ(J2)의 위상을 0에서 2π로 변화시키며, JTL에서 출력(Q)이 접속될 수 있는 (도시되지 않은) 제1 JJ의 트리거의 결과로서 도달하는 출력 펄스(310) 반대편의 복귀 펄스에서도 이러한 위상이 지속된다. 따라서 전류(310)가 파괴될 수 있지만, 플립플롭(200)의 논리 "1" 값을 인코딩하는 출력 JJ(J2)의 2π 위상이 유지된다.

도 4a 내지 도 4b는 플립플롭(200)으로의 논리 "0" 값의 기록을 보여주는 시퀀스를 예시한다. 도 4a는 음의 SFQ 펄스(402)로 구동되어, 데이터 입력 JJ(J3)를 전환, 즉 2π 위상에서 다시 0 위상으로 전환시키는 입력(D)을 보여준다. 도 4b에 도시된 바와 같이, 이러한 전환은 전류(404)의 하나의 Φ₀을 시계 방향으로 저장 루프에 인가하고 또한 입력(D)으로부터의 착신 펄스를 상쇄시킨다(406). 전류 루프(404)는 J2는 2π 위상을 갖는 한편, J3은 이제 0 위상을 갖는, J2과 J3 간의 위상 차의 결과로 여겨질 수 있다. 초전도 전류(404)의 존재 및 방향으로 인해, 저장 루프는 이제 음의 상태이다. 이는 음의 방향으로의 전환을 향해 출력 JJ(J2)를 우선적으로 바이어스한다.

도 4c 내지 도 4d는 플립플롭(200)으로부터의 저장된 논리 "0" 값의 판독을 보여주는 시퀀스를 예시한다. 도 4b에 도시된 상태에서 이어져, LCLK 입력을 통해 상호 펄스 쌍이 입력된다. (도시되지 않은) 양의 펄스에 도달하면, 이탈 JJ(J1)가 트리거되어, 저장 루프의 출력 또는 상태에 영향을 주지 않고 펄스를 파괴한다. 도 4c에 도시된 바와 같이, 음의 펄스(408)에 도달하면, 이는 비교기 JJ들(J1, J2) 및 클록 입력 인덕터(L1)를 통해 전류를 인가한다. 출력 JJ(J2)가 저장 루프의 전류(404)에 의해 우선적으로 바이어스되었으므로, 이제 이탈 JJ(J1) 대신 출력 JJ(J2)가 트리거된다. 도 4d에 도시된 바와 같이, 이는 결국, 비교기 JJ들(J1, J2)을 접속하는 노드를 통해 출력 JJ(J2)로부터 멀리 모든 방향들로 음의 SFQ 펄스를 구동할 것이다. 따라서 도 4d에서, 출력 JJ(J2)의 트리거는 출력(Q)으로부터 음의 SFQ 펄스(410)를 구동하여, 이를 디어서트할 것이다. 추가로, 이는 이탈 JJ(J1) 및 클록 입력 인덕터(L1, 412)를 통하는 전류들뿐만 아니라 저장 루프(414)의 반시계 방향 전류도 모두 상쇄시킬 것이다. 플립플롭(200)은 이제 접지 상태로 돌아갔다.

도 4c에서 음의 논리적 클록 입력 SFQ 펄스(408)의 결과로서 도 4d에 도시된 출력 JJ(J2)의 트리거는 출력 JJ(J2)의 위상을 2π에서 0으로 변화시키며, JTL에서 출력(Q)이 접속될 수 있는 (도시되지 않은) 제1 JJ의 트리거의 결과로서 도달하는 출력 펄스(410) 반대편의 복귀 펄스에서도 이러한 위상이 지속된다. 따라서 전류(410)가 파괴될 수 있지만, 플립플롭(200)의 논리 "0" 값을 인코딩하는 출력 JJ(J2)의 0 위상이 유지된다.

도 1의 예에 대해 앞에서 언급한 바와 같이, SFQ 펄스 입력이 논리적 클록 입력(LCLK) 상에 올 때마다, 비교기 JJ들(J1 또는 J2) 중 유일한 단 하나만이 트리거될 것이고, 입력(D)은 비교기 JJ들(J1 또는 J2) 중 어느 것이 트리거될지를 결정한다. 입력(D)이 저장 루프에 어떠한 전류도 인가하지 않았거나, 반대 펄스를 공급함으로써 저장 루프로부터의 임의의 전류를 효과적으로 파괴했다면, LCLK 상의 임의의 입력들이 이탈 JJ(J1)만을 트리거하여, 이러한 LCLK 입력들을 효과적으로 거부할 것이며, Q 상에 어떠한 출력도 생성되지 않는다. 입력(D)이 저장 루프에 전류를 인가하여 출력 JJ(J2)의 바이어스 조건을 변경한다면, 그리고 출력 JJ(J2)는 해당 루프에 저장된 전류를 확인할 것이지만 이탈 JJ(J1)는 그렇지 않기 때문에, 출력 JJ(J2)가 우선적으로 트리거되어 Q 상에 출력을 생성할 것이다. 배열(200)에서, 비교기 JJ들(J1, J2)이 동일한 크기에 가까울 때, 그리고 저장 루프에 전류가 없을 때, 이탈 JJ(J1)가 먼저 트리거되는데, 이는 이탈 JJ(J1)가 입력(LCLK)으로부터의 모든 전력을 확인하는 반면, 출력 JJ(J2)는 이러한 전류의 대부분만을 확인하기 때문인데, 비교기 JJ들(J1, J2)을 서로 접속하는 노드에서 나오는 각각의 브랜치가 병렬로 유도성 네트워크를 형성하는 것을 고려하면, 이러한 전류 중 일부는 저장 루프 및 출력(Q)을 통해 누설될 것이기 때문이다.

플립플롭(200)의 논리 값이 출력 JJ(J2), 즉 플립플롭(200)의 저장 루프와 플립플롭(200)의 비교기 사이에 공유되는 JJ의 초전도 위상(0 또는 2π)으로서 저장되는 점을 고려하면, 플립플롭(200)은 "위상 모드" 플립플롭이다. 플립플롭(200)은 입력 신호들의 경쟁 조건 회피 위상 조정(phasing)에 사용되는 임의의 디바이스들을 제외하고 3개의 JJ들 및 2개의 인덕터들만을 필요로 하여, 디바이스들의 사용 측면에서 효율적이다.

입력(LCLK)에 대해 입력(D)에 대한 설정 및 유지 요건들이 존재할 수 있기 때문에, 입력들 사이에 90° 위상 오프셋을 적용하는 것은 타이밍 측면에서 플립플롭(200)의 성능을 향상시킬 수 있다. 여기서 "위상 조정" 및 "위상 오프셋"은 개별 JJ들의 초전도 위상들(0 또는 2π)이 아닌, 공급된 AC 파형들의 타이밍을 나타낸다. 도 5는 회로(200)에 대응하지만 입력(D)의 입력 타이밍(504)에 대해 논리적 클록 신호를 지연시키도록 구성된 입력 지연 버퍼(504)를 갖는 예시적인 플립플롭 회로(500)를 예시한다. 표시된 지연 버퍼들(502, 504, 506)은 예를 들어, 조지프슨 송신 라인(JTL)들일 수 있다. LCLK 펄스들이 도달할 때 데이터 입력 JJ(J3), 저장 인덕터(L2) 및 출력 JJ(J2)에 의해 형성된 내부 루프의 상태― 접지든, 양이든 아니면 음이든 ―는 출력(Q)에 어떤 상태가 판독될 것인지를 결정한다. 따라서 LCLK 펄스들 전에 임의의 새로운 입력이 도달해야 한다. 특히, D에서의 양의 SFQ 펄스들은 LCLK에서 양의 SFQ 펄스들 이전에 도달해야 하고, D에서의 음의 SFQ 펄스들은 LCLK에서 음의 SFQ 펄스들 이전에 도달해야 한다. 도 5에 도시된 바와 같이, 지연 버퍼(예컨대, JTL)를 사용하여 LCLK 입력 및 Q 출력에서의 위상보다 90° 앞서는 위상 할당을 갖는 입력(D)을 구동하는 것은 설정 요건들을 시행하는 데 도움이 될 수 있다. 도시되지 않았고 열거하기에는 너무 많은 유사한 위상 조정 방식들이 마찬가지로 설정 및 유지 요건들을 충족시키는 데 도움을 줄 수 있으며, 따라서 LCLK 신호가 의도된 D 신호 전에 도달하여 잘못된 데이터의 캡처 및 출력을 야기하는 바람직하지 않은 경쟁 조건들을 피할 수 있다. 예들로서, 버퍼들(예컨대, JTL들)은 입력(D)이 LCLK 입력보다 180° 또는 270° 앞서는 위상 할당을 갖도록 각각 구성될 수 있다.

앞서 설명한 설정 및 유지 요건들의 주목할 만한 결과는, 현재 출력 값이 논리 "0"인지 아니면 논리 "1"인지에 관계 없이 출력에서의 값 변화에 영향을 미치지 않을, 입력(D)에서의 일정한 파형으로 클록을 어서트하는 것이 가능할 수 있다는 것이다. 이를 달성하기 위해, 입력(LCLK)의 양의 펄스 이전에 D에 마지막으로 도달한 입력 펄스는 음의 펄스였어야 하고, LCLK의 음의 펄스 이전에 D에 마지막으로 도달한 입력 펄스는 양의 펄스였어야 한다.

도 6은 아날로그 시뮬레이션으로부터 유도된, 초전도 위상과 관련하여 플롯팅된 예시적인 타이밍도이며, 이는 이전 예들의 RQL 위상 모드 플립플롭의 기능을 보여준다. 636 및 648에서의 신호들을 제외하고, LCLK 신호들은 시간상 매우 가깝게, 예컨대 대략 180°로 떨어진 음의 SFQ 펄스가 뒤따르는 양의 SFQ 펄스를 포함하는 펄스 쌍들로 구성된다. D 신호들의 논리 값 변화들은 이보다 시간상 임의로 더 이격될 수 있다. Q 신호들의 논리 값 변화에 영향을 미치지 않고 LCLK 상의 펄스들에 대응하는, Q 신호들에서 주목될 수 있는 아주 작은 과도 신호(transient)들은 예를 들어, 도 2에 도시된 바와 같이 회로(200)에서 이탈 JJ(J1)의 트리거로부터 야기될 수 있다. 플립플롭의 래치 동작이 도시된 바와 같이 예시된다.

LCLK 펄스 쌍(602)이 이루어지는 동시에, LCLK 펄스 쌍(602) 이전, 도중 및 이후에 입력(D)이 논리 "0"(604)이면, 논리 "0" 값(606)으로부터 출력(Q)의 어떠한 변화도 없다. 그러나 입력(D)이 논리 "1"(610)인 동안 LCLK 펄스 쌍(608)이 이루어질 때, 그리고 구체적으로는 펄스 쌍(608)의 양의 펄스 상에서, Q가 논리 "1"(612)로 어서트되며, 이는 논리적 클록 펄스 쌍의 부재시 논리 "0"(614)으로의 D의 전이에 의해 또는 일단 D가 논리 "1" 값(618)으로 돌아갔으면 LCLK 펄스 쌍(616)에 의해 변경되지 않는다. 그러나 LCLK 펄스 쌍(602)의 상호(음의) 펄스 상에서, D가 다시 논리 "0"(622)이 되면, Q는 논리 "0"(622)으로 디어서트되며, 이는 D가 여전히 논리 "0"(622)인 동안 이루어진 LCLK 펄스 쌍(626)에 의해 또는 논리적 클록 펄스 쌍의 부재시 논리 "1"(628)로의 D의 전이에 의해 변경되지 않는다.

논리 "0"에서 논리 "1"(632)로의 D의 전이 이후 시간상 매우 짧게 이루어진 LCLK 펄스 쌍(630)은, 그럼에도 설정 시간 요건이 충족되었기 때문에, 출력(Q)이 논리 "1"로 어서트되게 한다. LCLK 펄스 쌍(636)은 이전 펄스 쌍들(602, 608, 616, 620, 626, 630)보다 시간상 서로 더 먼 양의 펄스와 음의 펄스를 갖는다. D가 간단히 논리 "0"(638)인 동안, 즉 "0" 값이 간단히 플립플롭에 기록된 동안 펄스 쌍(626)의 양의 펄스가 도달하더라도, LCLK의 음의 펄스만이 출력(Q)을 디어서트하여 D 상의 "0" 입력을 Q으로 판독할 수 있기 때문에, 그리고 펄스 쌍(636)의 음의 펄스 이전에 D가 논리 "1"(640)로 돌아가기 때문에, Q에서의 "1" 출력(634)이 변하지 않고 유지된다. 이 결과로부터, D 상의 논리 "0"(638)에 대한 유지 시간 요건이 충족되지 않았다고, 즉 LCLK 펄스 쌍(636)의 음의 펄스가 입력을 출력으로 변환할 정도로 D의 "0" 값(638)이 충분히 오래 유지되지 않았다는 결론이 또한 내려질 수 있다. 그러나 D가 다음에 논리 "0"(642)이 되고 LCLK 펄스 쌍(644)의 음의 펄스가 출력(Q)을 논리 "0"으로 다시 한번 전송하면(646) 유지 시간이 충족된다.

LCLK 펄스 쌍(363)과 같이, LCLK 펄스 쌍(648)은 또한 시간이 오래 지속된다. D가 여전히 논리 "0"인 동안 펄스 쌍(648)의 양의 펄스가 출력(Q)의 논리 "0" 값(646)에 영향을 미치지 않는 것이 일반적일 수 있다. 그러나 LCLK 펄스 쌍(648)이 미정인 동안 입력(D)이 다시 논리 "1"(650)로 상승할 때 Q는 여전히 그 논리 "0" 값(646)으로부터 영향을 받지 않는다. 이는 LCLK의 하강 에지, 즉 LCLK 펄스 쌍의 음의 펄스가 Q를 단지 논리 "0"으로 디어서트할 수 있고, 논리 "1" 신호에 대한 캡처 시간으로서의 역할을 할 수 없기 때문이다. D 상의 논리 "1"에 대한 설정 시간 요건이 충족되지 않았다고, 즉 LCLK 펄스 쌍(648)의 양의 펄스 후에 양인 신호 전송 입력(D)(650)이 도달하여 출력(Q)으로 전송되지 않았다는 결론이 내려질 수 있다.

도 7은 RQL 플립플롭(200)으로 논리 "1" 값을 기록하고 RQL 플립플롭(200)으로부터 논리 "1" 값을 판독하는 방법(700)을 예시한다. 도 1의 플립플롭(100) 또는 도 2의 플립플롭(200)의 데이터 입력(D)과 같은 RQL 플립플롭의 데이터 입력에 제공된 양의 SFQ 펄스(702)가 예컨대, 전류의 하나의 단일 자속 양자를 제1 방향으로 저장 루프에 인가함으로써 도 1에 예시된 저장 루프(102)와 같은 저장 루프를 양의 상태로 설정한다(704). 도 1의 플립플롭(100) 또는 도 2의 플립플롭(200)의 클록 입력(LCLK)과 같은 RQL 플립플롭의 클록 입력에 제공된 상호 SFQ 펄스 쌍(706)이 예컨대, RQL 플립플롭의 출력으로부터 양의 SFQ 펄스를 구동함으로써 이를 어서트하여 RQL 플립플롭의 출력으로부터의 논리 "1" 값에 대응하는 출력 신호의 송신(708)을 유도하고, 저장 루프를 접지 상태로 복귀시킨다(710).

도 8은 RQL 플립플롭으로 논리 "0" 값을 기록하고 및 RQL 플립플롭으로부터 논리 "0" 값을 판독하는 방법(800)을 예시한다. 도 1의 플립플롭(100) 또는 도 2의 플립플롭(200)의 데이터 입력(D)과 같은 RQL 플립플롭의 데이터 입력에 제공된 음의 SFQ 펄스(802)가 예컨대, 전류의 하나의 단일 자속 양자를 앞서 언급한 제1 방향과 반대인 제2 방향으로 저장 루프에 인가함으로써 도 1에 예시된 저장 루프(102)와 같은 저장 루프를 음의 상태로 설정한다(804). 도 1의 플립플롭(100) 또는 도 2의 플립플롭(200)의 클록 입력(LCLK)과 같은 RQL 플립플롭의 클록 입력에 제공된 상호 SFQ 펄스 쌍(806)이 예컨대, RQL 플립플롭의 출력으로부터 음의 SFQ 펄스를 구동함으로써 이를 디어서트하여 출력으로부터의 논리 "0" 값에 대응하는 출력 신호의 송신(808)을 유도하고, 저장 루프를 접지 상태로 리턴한다(810).

도 7 및 도 8에 도시된 방법들은 RQL 플립플롭으로 논리 값을 기록하고 RQL 플립플롭으로부터 논리 값을 판독하는 단일 방법으로 일반화될 수 있다. 도 9에 도시된 바와 같이, 이러한 방법(900)은, RQL 플립플롭의 데이터 입력에 양 또는 음 중 하나인 데이터 입력 SFQ 펄스를 제공하는 단계(902); RQL 플립플롭의 저장 루프를 접지 상태에서 양 또는 음 중 하나인 상태로 설정하는 단계(904); RQL 플립플롭의 클록 입력에 상호 SFQ 펄스 쌍을 제공하는 단계(906); 예컨대, RQL 플립플롭의 출력으로부터 양 또는 음 중 하나인 출력 SFQ 펄스를 구동함으로써 RQL 플립플롭의 출력으로부터 논리 "1" 또는 논리 "0" 값에 대응하는 출력 신호를 송신하는 단계(908); 및 저장 루프를 접지 상태로 복귀시키는 단계(910)를 포함한다. 각각의 동작에 대해 "양 또는 음 중 하나"가 양이라면, 논리 "1" 값이 기록되고 판독되었다고 할 수 있는 반면, "양 또는 음 중 하나"가 음이라면, 논리 "0" 값이 기록되고 판독되었다고 할 수 있다. 플립플롭이 구현되는 더 큰 시스템의 논리와 관련하여 양의 상태 또는 음의 상태에 할당되는 "1" 및 "0"의 지정은 임의일 수 있기 때문에, 일부 예들에서는 논리 값들이 반전될 수 있는데, 예컨대 음의 입력 및 출력 펄스들은 논리 "1"을 인코딩할 수도 있는 반면, 양의 입력 및 출력 펄스들은 논리 "0"을 인코딩할 수도 있다. 출력은 데이터 입력 및 논리적 클록 입력을 기반으로 할 수 있다.

위에서 설명한 것은 본 발명의 예들이다. 물론, 본 발명을 설명하기 위해 컴포넌트들 또는 방법들의 모든 생각할 수 있는 조합을 설명할 수 있는 것이 아니라, 당해 기술분야에서 통상의 지식을 가진 자는 본 발명의 많은 추가 조합들 및 치환이 가능하다고 인식할 것이다. 이에 따라, 본 발명은 첨부된 청구항들을 포함하여 본 출원의 범위 내에 있는 그러한 모든 변경들, 수정들 및 변형들을 포괄하는 것으로 의도된다. 추가로, 본 개시내용 또는 청구항들이 단수 표현들, "제1" 또는 "다른" 엘리먼트 또는 그 등가물을 언급하는 경우, 2개 이상의 그러한 엘리먼트들을 필요로 하든 배제하든, 하나 또는 그보다 많은 그러한 엘리먼트를 포함하는 것으로 해석되어야 한다. 본 명세서에 사용된 바와 같이, "포함하다"라는 용어는 포함하지만 그에 제한되지는 않는 것을 의미하고, "포함하는"이라는 용어는 포함하지만 그에 제한되지 않는 것을 의미한다. "~에 기초하여"라는 용어는 ~에 적어도 부분적으로 기초하는 것을 의미한다.

Claims

상호 양자 논리(RQL: reciprocal quantum logic) 위상 모드 플립플롭으로서,
데이터 입력 라인 상에서 양의 또는 음의 단일 자속 양자(SFQ: single flux quantum) 펄스로서 데이터 입력 신호를 수신하고 상기 데이터 입력 신호를 저장하는 저장 루프;
논리적 클록 입력 라인 상에서 논리적 클록 입력 신호를 수신하고 수신된 논리적 클록 입력 신호를 저장된 데이터 입력 신호와 비교하도록 구성된 비교기; 및
상기 비교에 기초하여 논리 "1" 또는 논리 "0" 값에 대응하는 출력 신호를 송신하도록 구성된 출력 신호 라인을 포함하는,
상호 양자 논리(RQL) 위상 모드 플립플롭.
제1 항에 있어서,
상기 출력 신호는 출력 조지프슨 접합(Josephson junction)의 0 또는 2π 양자 위상에 대응하는 음의 또는 양의 SFQ 펄스인,
상호 양자 논리(RQL) 위상 모드 플립플롭.
제1 항에 있어서,
상기 저장 루프는 상기 루프에 배열된 2개의 조지프슨 접합들 및 저장 인덕터를 포함하는,
상호 양자 논리(RQL) 위상 모드 플립플롭.
제3 항에 있어서,
상기 2개의 조지프슨 접합들 중 하나는 상기 출력 신호 라인과 저전압 레일 사이에 배열된 출력 조지프슨 접합이고, 상기 2개의 조지프슨 접합들 중 다른 하나는 상기 데이터 입력 라인과 상기 저전압 레일 사이에 배열된 데이터 입력 조지프슨 접합인,
상호 양자 논리(RQL) 위상 모드 플립플롭.
제1 항에 있어서,
상기 비교기는 거의 동일한 임계 전류들을 갖도록 크기가 정해진 2개의 조지프슨 접합들을 포함하는,
상호 양자 논리(RQL) 위상 모드 플립플롭.
제1 항에 있어서,
상기 비교기는,
상기 논리적 클록 입력 라인과 상기 출력 신호 라인 사이에 직렬로 배열된 클록 입력 인덕터와 이탈 조지프슨 접합; 및
상기 출력 신호 라인과 저전압 레일 사이에 배열된 출력 조지프슨 접합을 포함하고,
상기 이탈 조지프슨 접합은 상기 출력 조지프슨 접합의 추가 바이어스의 부재시 상기 출력 조지프슨 접합 전에 상기 이탈 조지프슨 접합이 우선적으로 트리거되도록 크기가 정해지는,
상호 양자 논리(RQL) 위상 모드 플립플롭.
제6 항에 있어서,
상기 비교기는 상기 수신된 논리적 클록 입력 신호와 상기 저장된 데이터 입력 신호 간의 비교가 상기 논리적 클록 입력 신호로서 수신되는 SFQ 펄스에 대한 응답으로 트리거되는, 상기 이탈 조지프슨 접합들 및 상기 출력 조지프슨 접합 중 유일한 단 하나만을 포함하도록 구성되는,
상호 양자 논리(RQL) 위상 모드 플립플롭.
제7 항에 있어서,
상기 비교기는 상기 수신된 논리적 클록 입력 신호와 상기 저장된 데이터 입력 신호 간의 비교가 상기 데이터 입력 신호에 대응하는 상기 저장 루프의 전류로부터 야기되는 상기 출력 조지프슨 접합에 대한 양의 또는 음의 바이어스 조건에 기초하여 상기 출력 신호를 생성하도록 우선적으로 트리거되는 출력 조지프슨 접합을 포함하도록 구성되는,
상호 양자 논리(RQL) 위상 모드 플립플롭.
제1 항에 있어서,
상기 저장 루프와 상기 비교기는 상기 출력 신호 라인과 저전압 레일 사이에 배열되는 조지프슨 접합을 공유하는,
상호 양자 논리(RQL) 위상 모드 플립플롭.
상호 양자 논리(RQL) 플립플롭으로 논리 값을 기록하고 상호 양자 논리(RQL) 플립플롭으로부터 논리 값을 판독하는 방법으로서,
RQL 플립플롭의 데이터 입력에 양 또는 음 중 하나인 데이터 입력 단일 자속 양자(SFQ) 펄스를 제공하는 단계;
상기 RQL 플립플롭의 저장 루프를 접지 상태에서 양 또는 음 중 하나인 상태로 설정하는 단계;
상기 RQL 플립플롭의 클록 입력에 상호 SFQ 펄스 쌍을 제공하는 단계;
상기 RQL 플립플롭의 출력으로부터 논리 "1" 또는 논리 "0" 값에 대응하는 출력 신호를 송신하는 단계; 및
상기 저장 루프를 상기 접지 상태로 복귀시키는 단계를 포함하는,
상호 양자 논리(RQL) 플립플롭으로 논리 값을 기록하고 상호 양자 논리(RQL) 플립플롭으로부터 논리 값을 판독하는 방법.
제10 항에 있어서,
상기 저장 루프의 상태를 설정하는 단계는, 상기 데이터 입력 SQF 펄스가 양인지 아니면 음인지에 대응하는 방향으로 상기 저장 루프에서 전류를 설정하도록 상기 저장 루프에서 데이터 입력 조지프슨 접합을 트리거하는 단계를 포함하는,
상호 양자 논리(RQL) 플립플롭으로 논리 값을 기록하고 상호 양자 논리(RQL) 플립플롭으로부터 논리 값을 판독하는 방법.
제11 항에 있어서,
상기 저장 루프의 상태를 설정하는 단계에 의해 설정된 상기 저장 루프의 전류는 상기 저장 루프에서 출력 조지프슨 접합을 트리거하기에 불충분한,
상호 양자 논리(RQL) 플립플롭으로 논리 값을 기록하고 상호 양자 논리(RQL) 플립플롭으로부터 논리 값을 판독하는 방법.
제10 항에 있어서,
상기 데이터 입력 SFQ 펄스는 양이고; 그리고
상기 클록 입력에 상기 상호 SFQ 펄스 쌍을 제공하는 단계는, 어느 한 순서로 제공되는 양의 펄스 및 음의 펄스를 포함하는 SFQ 클록 펄스 쌍을 상기 클록 입력에 제공하는 단계를 포함하며,
상기 클록 입력에 대한 상기 양의 펄스는 상기 저장 루프에서 출력 조지프슨 접합을 트리거함으로써 상기 출력을 어서트(assert)하고,
상기 클록 입력에 대한 상기 음의 펄스는 상기 클록 입력과 직렬이며 상기 출력 조지프슨 접합과 공통 노드를 갖는 이탈 조지프슨 접합을 트리거하며,
상기 이탈 조지프슨 접합의 트리거는 상기 저장 루프의 상태에 영향을 미치지 않는,
상호 양자 논리(RQL) 플립플롭으로 논리 값을 기록하고 상호 양자 논리(RQL) 플립플롭으로부터 논리 값을 판독하는 방법.
제13 항에 있어서,
상기 출력 조지프슨 접합의 트리거는,
상기 저장 루프의 전류를 상쇄시킴으로써 상기 저장 루프를 상기 접지 상태로 복귀시키고; 그리고
양의 SFQ 클록 펄스를 제공함으로써 생성된, 상기 이탈 접합을 통하는 전류를 상쇄시키는,
상호 양자 논리(RQL) 플립플롭으로 논리 값을 기록하고 상호 양자 논리(RQL) 플립플롭으로부터 논리 값을 판독하는 방법.
제10 항에 있어서,
상기 데이터 입력 SFQ 펄스는 음이고; 그리고
상기 클록 입력에 상기 상호 SFQ 펄스 쌍을 제공하는 단계는, 어느 한 순서로 제공되는 양의 펄스 및 음의 펄스를 포함하는 SFQ 클록 펄스 쌍을 상기 클록 입력에 제공하는 단계를 포함하며,
상기 클록 입력에 대한 상기 양의 펄스는 상기 클록 입력과 직렬이며 상기 저장 루프에서 출력 조지프슨 접합과 공통 노드를 갖는 이탈 조지프슨 접합을 트리거하며, 상기 이탈 조지프슨 접합의 트리거는 상기 저장 루프의 상태에 영향을 미치지 않고, 그리고
상기 클록 입력에 대한 상기 음의 펄스는 상기 출력 조지프슨 접합을 트리거함으로써 상기 출력을 디어서트(de-assert)하는,
상호 양자 논리(RQL) 플립플롭으로 논리 값을 기록하고 상호 양자 논리(RQL) 플립플롭으로부터 논리 값을 판독하는 방법.
제15 항에 있어서,
상기 출력 조지프슨 접합의 트리거는,
상기 저장 루프의 전류를 상쇄시킴으로써 상기 저장 루프를 상기 접지 상태로 복귀시키고; 그리고
음의 SFQ 클록 펄스를 제공함으로써 생성된, 상기 이탈 접합을 통하는 전류를 상쇄시키는,
상호 양자 논리(RQL) 플립플롭으로 논리 값을 기록하고 상호 양자 논리(RQL) 플립플롭으로부터 논리 값을 판독하는 방법.
상호 양자 논리(RQL) 위상 모드 플립플롭으로서,
저장 루프에 대한 데이터 신호 입력 ― 상기 저장 루프는,
입력 노드와 저전압 레일 사이의 데이터 입력 조지프슨 접합(JJ: Josephson junction);
상기 입력 노드와 출력 노드 사이의 저장 인덕터; 및
상기 출력 노드와 상기 저전압 레일 사이의 출력 JJ를 포함함 ―;
비교기에 대한 논리적 클록 신호 입력을 포함하며,
상기 비교기는,
논리적 클록 입력 노드와 상기 출력 노드 사이에 직렬로 배열된 클록 입력 인덕터와 이탈 JJ; 및
상기 출력 JJ를 포함하는,
상호 양자 논리(RQL) 위상 모드 플립플롭.
제17 항에 있어서,
상기 저장 인덕터의 인덕턴스 값은, 상기 데이터 신호 입력 상에 제공되는 양 또는 음 중 하나인 단일 SFQ 펄스로부터 상기 저장 인덕터에 저장된 전류가 상기 논리적 클록 신호 입력 상에 제공되는 양 또는 음 중 하나인 다른 단일 SFQ 펄스 없이는 출력 접합을 트리거하지 않도록 충분히 큰,
상호 양자 논리(RQL) 위상 모드 플립플롭.