KR20200048128A - 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터 - Google Patents
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Abstract
본 발명에 따른 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터는 세라믹 바디와 외부 전극의 접합부위에서의 내습신뢰성을 향상시키면서도 우수한 기판 실장성을 가지는 적층 세라믹 커패시터를 제공할 수 있다.
Description
본 발명은 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 세라믹 바디 내부에 형성된 내부전극 및 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부 단자를 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor; MLCC)는 복수의 세라믹 유전체 시트, 복수의 세라믹 유전체 시트 사이에 삽입된 내부전극 및 내부전극에 전기적으로 접속된 외부전극을 포함한다.
이러한 적층 세라믹 커패시터는 크기가 소형이면서도, 높은 정전 용량을 구현할 수 있고, 기판 상에 용이하게 실장될 수 있어 다양한 전자 장치의 용량성 부품으로 널리 사용되고 있다.
최근의 적층 세라믹 커패시터는 고용량, 고전압으로 사용 조건이 가혹해짐에 따라 고온고습에서의 신뢰성 즉, 내습부하 특성이 요구되고 있다. 이러한 적층 세라믹 커패시터에 내습 부하 특성을 부여하기 위해 커패시터의 외부에 내습 보호층을 형성하는 방법 등이 사용되고 있으나, 상기 보호층을 형성하는 경우 상기 커패시터의 기판 실장 시에 외부 전극의 표면에 숄더가 접합되지 않는 등 생산성의 문제가 발생하고 있다.
본 발명의 목적은 적층 세라믹 커패시터의 이종부재의 접합부위에서의 내습성을 향상시킬 수 있으면서도, 기판 실장성을 향상시킬 수 있는 적층 세라믹 커패시터의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 우수한 내습 부하 특성을 가지면서도 기판 실장성이 개선된 적층 세라믹 커패시터를 제공하는데 있다.
본 발명은 적층 세라믹 커패시터의 제조 방법에 관한 것이다. 본 발명에 따른 적층 세라믹 커패시터의 제조 방법은 내부 전극, 유전체층 및 외부 전극을 포함하는 적층 세라믹 커패시터의 표면에 발수 코팅층을 형성하는 단계와 상기 외부 전극의 표면에 형성된 발수 코팅층의 일부를 제거하는 단계를 포함할 수 있다.
상기 제조 방법을 적용하여 세라믹 바디와 외부 전극 사이의 접합 부위에서 발생하는 내습 침투를 효율적으로 억제하면서도, 기판 실장성이 우수한 적층 세라믹 커패시터를 제조할 수 있다.
본 발명은 또한 적층 세라믹 커패시터에 관한 것이다. 본 발명에 따른 적층 세라믹 커패시터는 내부 전극 및 유전체층이 교대로 적층된 세라믹 바디, 상기 세라믹 바디의 양 말단에 배치된 한 쌍의 외부 전극 및 상기 세라믹 바디 및 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면 상에 배치된 발수 코팅층을 포함할 수 있다.
상기 구조의 적층 세라믹 커패시터는 발수 코팅층으로 인하여 우수한 내습 신뢰성을 나타내면서도, 외부 전극의 표면에 코팅층이 존재하지 않음으로 인해 숄더가 외부 전극에 직접적으로 접합하여 우수한 기판 실장성을 나타낼 수 있다.
본 발명에 따른 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터는 세라믹 바디와 외부 전극의 접합부위에서의 내습신뢰성을 향상시키면서도 우수한 기판 실장성을 가지는 적층 세라믹 커패시터를 제공할 수 있다.
도 1은 본 발명이 적용되는 적층 세라믹 커패시터의 사시도를 개략적으로나타낸 것이다.
도 2는 도 1 의 선 I-I'을 따라 절단한 단면도이다.
도 3은 도 3은 종래의 적층 세라믹 커패시터의 내습 침투 경로를 나타낸 도면이다.
도 4는 종래의 적층 세라믹 커패시터의 제조 과정을 나타낸 모식도이다.
도 5는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조 과정을 나타낸 모식도이다.
도 2는 도 1 의 선 I-I'을 따라 절단한 단면도이다.
도 3은 도 3은 종래의 적층 세라믹 커패시터의 내습 침투 경로를 나타낸 도면이다.
도 4는 종래의 적층 세라믹 커패시터의 제조 과정을 나타낸 모식도이다.
도 5는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조 과정을 나타낸 모식도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명이 적용되는 적층 세라믹 커패시터의 사시도를 개략적으로 나타낸 도면이고, 도 2는 도 1의 선 I-I'를 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명이 적용되는 적층 세라믹 커패시터(100)는, 내부에 복수의 내부 전극(121, 122)이 적층되며 유전 물질을 포함하는 세라믹 바디(110) 및 외부 전극(131, 132)을 포함하는 구조이다.
세라믹 바디(110)는 유전체층(111)과 제1 및 제2 내부 전극(121, 122)이 교대로 적층된 구조일 수 있다.
유전체층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 물질을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능하다. 상기 유전체층(111)은 세라믹 재료가 판상의 시트(Sheet) 형태로 제작된 세라믹 시트일 수 있으나, 이에 제한되는 것은 아니다.
유전체층(111)의 두께는 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있으며, 예를 들어, 소성 후 유전체층의 두께는 1층당 0.1㎛ 이상일 수 있으나, 이에 제한되는 것은 아니다.
내부 전극(121, 122)은 서로 다른 외부전극(131, 132)과 연결되어 구동 시 서로 다른 극성을 가질 수 있다. 상기 내부 전극(121, 122)은 세라믹 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다.
이 경우, 내부 전극(121, 122)은 도 2에 도시된 형태와 같이, 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 이들 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 내부 전극(121, 122)은 구동 시에 가지게 되는 극성에 따라 제 1 내부 전극(121)과 제 2 내부 전극(122)으로 구분될 수 있다.
내부 전극(121, 122)을 이루는 주요 구성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 등을 예로 들 수 있으나, 이에 제한되는 것은 아니다.
제 1 및 제 2 내부 전극(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 0.1 내지 5㎛ 또는 0.1 내지 2.5㎛일 수 있다.
외부 전극(131, 132)은 세라믹 바디(110)의 외부에 형성되어 내부 전극(121, 122)과 전기적으로 연결된다. 제 1 내부 전극(121) 중 적어도 일부는 세라믹 바디(110)의 외부로 노출되어 제 1 외부 전극(131)과 접촉되고, 제 2 내부 전극(122) 중 적어도 일부는 세라믹 바디(110)의 외부로 노출되어 제 2 외부 전극(132)과 접촉된다.
외부 전극(131, 132)은 도전성 금속을 포함하는 물질을 페이스트로 제조한 후 이를 세라믹 바디(110)에 도포하는 방법 등으로 형성될 수 있으며, 도전성 금속의 예로서, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금을 들 수 있으나, 이에 제한되는 것은 아니다.
상기 제 1 및 제 2 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 10 내지 50㎛ 일 수 있다.
상기 적층 세라믹 커패시터를 제조하는 방법은 특별히 제한되지 않는다. 예를들어, 전술한 세라믹 시트 상에 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 세라믹 시트를 복수 층 적층하고 세라믹 바디의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 바디(110)를 제조하고, 상기 세라믹 바디(110)의 말단(제 5 면 및 제 6 면)에 외부전극용 도전성 페이스트를 분무한 뒤 분무된 외부전극용 도전성 페이스트를 소성하는 방법을 사용할 수 있으나, 이에 제한되는 것은 아니다.
세라믹 바디(110)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 바디 모서리부의 연마로 인하여, 세라믹 바디(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다. 또한, 그 치수도 특별히 제한은 없고, 용도에 따라 적절한 치수로 할 수 있고, 예를 들면 (0.6∼5.6mm)*(0.3∼~5.0mm)*(0.3∼~1.9mm)일 수 있다. 또한, 세라믹 바디(110)의 유전체층(111)의 적층 수는 적층 세라믹 커패시터의 사용 목적 등에 따라 적절한 수로 조절할 수 있으며, 예를들어 10층 내지 500층일 수 있으나, 이제 제한되는 것은 아니다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다. 본 명세서에서 상기 길이 방향은 제 1 방향을 의미할 수 있고, 상기 폭 방향은 제 2 방향을 의미할 수 있으며, 제 3 방향은 두께 방향을 지칭하는 의미로 사용될 수 있다.
도 1에 도시된 바와 같이 상기 세라믹 바디(110)와 외부 전극(131, 132)은 두께 방향으로 마주보는 제 1 및 제 2 면(1, 2), 폭 방향으로 마주보는 제 3 및 제 4 면(3, 4), 길이방향으로 마주보는 제 5 및 제 6 면(5, 6)을 가질 수 있다.
도 3은 종래의 적층 세라믹 커패시터의 내습 침투 경로를 나타낸 도면이다. 도 3에 도시된 바와 같이, 종래의 적층 세라믹 커패시터(700)는 세라믹 바디(710)의 유전체층(711)과 외부 전극(740)의 접합부위에서의 내습부하를 견디지 못하여, A 화살표 방향(→)으로의 내습 침투 경로를 보이고 있다.
이렇게 세라믹 바디(710)와 외부 전극(740)의 접합면을 따라 내부 전극(721)으로 침투된 습기에 의한 쇼트는 부품에 전기적 특성 이상을 발생시키는 등 제품의 신뢰성을 저하시키는 원인으로 작용하게 된다.
이러한 내습 침투 문제를 해결하기 위해, 적층 세라믹 커패시터의 외부에 발수 코팅층을 적용하는 방법이 사용되고 있다. 도 4는 발수 코팅층을 적용하는 종래 기술의 문제점을 나타내는 모식도이다.
도 4를 참조하면, (1) 제조된 적층 세라믹 커패시터를 (2) 발수 코팅액에 침지시키고, (3) 이를 세척한 후, (4) 열처리 등을 통해 발수 코팅층을 형성하는 방법이 제시되어 왔다. 하지만, (5) 외부 전극 상에 존재하는 발수 코팅층으로 인해, 적층 세라믹 커패시터의 기판 실장시 외부 전극과 숄더가 접합되지 않는 문제점이 발생하고 있다.
본 발명은 이를 해결하기 위한 것으로, 내습 신뢰성이 우수하면서도 기판 실장성이 향상된 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터를 제공할 수 있다.
본 발명에 따른 제조 방법은, 내부 전극, 유전체층 및 외부 전극을 포함하는 적층 세라믹 커패시터의 표면에 발수 코팅층을 형성하는 단계; 및 상기 외부 전극의 표면에 형성된 발수 코팅층의 일부를 제거하는 단계를 포함할 수 있다. 본 명세서에서 표면의 「일부」는 전체 표면적 대비 0% 초과 100% 미만의 면적을 의미할 수 있으며, 예를 들어 1% 이상 99% 이하 또는 5% 이상 95% 이하의 면적을 의미할 수 있으나, 이에 제한되는 것은 아니다. 상기 외부 전극의 표면에 형성된 발수 코팅층의 일부를 제거함으로써, 우수한 기판 실장성을 확보할 수 있다.
상기 발수 코팅층은 소수성기(hydrophobic functional group)를 갖는 물질을 포함하여 형성될 수 있으며, 세라믹 바디와 외부 전극의 접합부를 소수성 표면으로 개질시키는 표면 개질 코팅층이다.
하나의 예시에서, 상기 발수 코팅층은 실란 커플링제(silane coupling agent)를 이용한 실란계 화합물로 형성될 수 있다. 이 경우, 발수 코팅층은 규소(Si) 원자의 한 말단은 유전체층의 표면과 공유결합 또는 수소결합되고, 규소(Si) 원자의 다른 말단은 소수성 작용기와 결합된다.
구체적으로, 상기 실란 커플링제는 1개의 분자중에 반응성이 서로 다른 2개의 작용기(관능기, functional group), 즉, 친수성기 및 소수성기를 가지며, 하기의 [화학식 1]로 표기될 수 있다.
[화학식 1]
X-Si-R3
(여기서, R3는 가수분해성 친수성 작용기(hydrolysis hydrophilic functional group), X는 비가수분해성 소수성 작용기(nonhydrolyzable hydrophobic functional group)를 의미한다.)
일례로, R3는 무기재료와 화학결합하는 물질로서, 메톡시(CH3O-), 에톡시(C2H5O-) 등의 알콕시기(alkoxy group, R-O)일 수 있다.
일례로, X는 에폭시기, 비닐기(CH2CH-), 아미노기(-NH2), 메타크릴기, 메르카프토기(SH-) 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일례로, 실란 커플링제는 3-글리시드 옥시프로필 트리메톡시실란(3-glycidoxypropyltrimethoxysilnae; GPTMS), 3-글리시드 옥시프로필 트리에톡시실란(3-glycidoxypropyltriethoxysilnae; GPTES), 비닐 트리에톡시실란(Vinyltriethoxsilane), 아미노프로필 트리메톡시실란(Aminopropyltrimethoxysilane; APTMS) 등이 주로 쓰일 수 있으나, 특별히 이에 한정되는 것은 아니다. 이들 실란 커플링제는 단독으로 사용되거나 2종 이상 혼합되어 사용될 수도 있다.
상기 실란 커플링제로는 유기그룹이 벌크(bulk)하지 않아 가수분해를 잘 하는 3-글리시드 옥시프로필 트리메톡시실란(3-glycidoxypropyltrimethoxysilane, GPTMS)이 보다 바람직하다.
본 발명의 발수 코팅층은, 규소 원자 환산으로 0.25g/㎡ 내지 30.0g/㎡, 바람직하게는 0.5g/㎡ 내지 2.0g/㎡의 중량 두께 범위로 형성됨이 바람직하다. 발수 코팅층의 중량 두께(규소 원자 환산)가 0.25g/㎡ 미만인 경우, 유전체층과의 밀착성이 저하되어 내습성 향상이 어려울 수 있다. 그리고, 발수 코팅층의 중량 두께(규소 원자 환산)가 30.0g/㎡을 초과하는 경우, 더 이상의 밀착성 향상 없이 제조 비용만 상승될 수 있다.
본 발명의 일례에서, 본 발명에 따른 적층 세라믹 커패시터의 제조 방법은 발수 코팅층을 형성한 후 열처리하는 단계를 추가로 포함할 수 있다. 열처리하는 단계를 포함하여 코팅층의 밀착력이 향상될 수 있으며, 반응 속도가 높아질 수 있다.
이하에서는, 실란 화합물로 구성된 발수 코팅층에 대하여 구체적으로 설명하기로 한다.
발수 코팅층은 Si 원자의 한 말단이 유전체층의 표면에 공유결합 또는 수소 결합 되고, Si 원자의 다른 말단이 소수성 작용기(X)와 결합된 소수성 실란 화합물로 구성된다.
이러한 발수 코팅층은 하기 [반응식 1]의 반응 메커니즘을 따라 형성되는 자기조립 단분자(Self-Assembled Monomers, SAMs)막이다. 하기 [반응식 1]을 통하여 자기조립 단분자 공법에 의한 발수 코팅층의 형성 과정의 반응 메커니즘을 설명하기로 한다.
[반응식 1]
먼저, 출발물질로서 Si 원자의 한 말단에 1개의 소수성 작용기(X)가 결합되고, Si 원자의 다른 세 개의 말단에 알콕시기(OR)가 결합된 실란 커플링제를 준비한다. (①)
그런 다음, 준비된 실란 커플링제를 물(H2O)에 용해시킨다. 이 과정에서, 실란 커플링제의 알콕시기(Si-OR)가 물(H2O)에 의해 가수분해되어 실라놀기(Si-OH)로 전환(②)된 후 실록산 결합(siloxane linkage, -Si-O-Si-)을 일으킨다(③). 이때, (③)단계에서, 실록산 화합물 용액에 표면이 수산기(-OH)를 갖는 유전체층이 형성된 세라믹 바디를 침지시킬 수 있다.
그 결과, 유전체층 표면의 수산기(-OH)와 실록산 화합물의 실라놀기(Si-OH)가 자기조립되어 수소 결합을 형성하게 되고(④), 가열(heating)에 의해 탈수 축합(dehydration condensation) 반응이 진행되면서 산소를 매개로 하는 공유결합을 형성하게 된다(⑤).
한편, 양단부에 외부 전극이 형성된 세라믹 바디는 (④)단계에서 실록산 화합물 용액에 침지될 수도 있고, (④)단계는 반응 속도를 높이기 위하여 가열 공정이 더 수반될 수 있다.
상기한 반응 메커니즘에 따라 유전체층의 표면에 형성된 발수 코팅층은 친수성 특성을 보이던 유전체층의 표면을 소수성으로 개질할 수 있다. 이를 통해 유전체층과 외부 전극의 접합면에서의 내습 침투를 억제하여 고온고습의 환경에서 소자의 내습 부하 특성을 개선할 수 있다.
하나의 예시에서, 발수 코팅층의 일부를 제거하는 단계는 외부 전극의 제 1 방향에 대하여 수직인 면의 코팅을 제거하는 단계일 수 있다. 도 5는 본 발명의 일 실시예에 의해 제조된 적층 세라믹 커패시터를 모식적으로 나타낸 단면도이다. 도 1 및 5를 참조하면, 적층 세라믹 커패시터(100)에서 외부 전극의 제 1 방향에 대하여 수직인 면은 제 5 면 및 제 6 면을 의미할 수 있다. 본 발명에 따른 적층 세라믹 커패시터(200)에서 외부 전극의 제 1 방향에 대하여 수직인 면의 코팅을 제거하게 되면, 외부 전극의 제 5 면 및 제 6 면 상에는 발수 코팅층이 존재하지 않고, 세라믹 바디의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 표면과 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 표면에만 발수 코팅층(241)이 배치되어 있을 수 있다. 외부 전극의 외부에 형성된 발수 코팅층 중 제 1 방향에 대하여 수직인 면(제 5 면 및 제 6면)의 코팅을 제거하여, 외부 전극 상에 형성된 발수 코팅층 중 일부를 제거하여, 숄더와의 접합성을 개선할 수 있으며 이를 통해 기판 실장성이 향상될 수 있다.
본 발명의 일 예시에서, 발수 코팅층의 일부를 제거하는 단계는 외부 전극의 제 1 방향에 대하여 수직인 면 및 외부 전극의 제 2 면의 코팅을 제거하는 단계일 수 있다. 도 6은 외부 전극의 제 1 방향에 대하여 수직인 면 및 외부 전극의 제 2 면의 코팅이 제거된 적층 세라믹 커패시터(300)를 개략적으로 나타낸 단면도이다. 외부 전극의 제 1 방향에 대하여 수직인 면 및 외부 전극의 제 2 면의 코팅을 제거하게 되면, 외부 전극의 제 2 면, 제 5 면 및 제 6 면 상에는 발수 코팅층이 존재하지 않고, 세라믹 바디의 제 1 면, 제 2 면, 제 3 면, 제 4 면, 제 5 면 및 제 6 면과 외부 전극의 제 1 면, 제 3 면 및 제 4 면의 표면에만 발수 코팅층(341)이 배치되어 있을 수 있다. 이경우 세라믹 바디의 제 2 면의 표면에는 발수 코팅층(342)가 존재하여, 적층 세라믹 커패시터의 제 2 면의 세라믹 바디와 외부 전극의 접합면에서의 내습 침투를 억제하면서도, 외부 전극의 제 2 면, 제 5 면 및 제 6 면에 발수 코팅층이 존재하지 않아 우수한 기판 실장성을 확보할 수 있다.
상기 외부 전극의 제 2 면의 코팅을 제거하는 단계는, 예를 들어, 외부 전극의 제 2 면의 코팅 중 일부를 제거하는 단계일 수 있다. 도 7은 외부 전극의 제 1 방향에 대하여 수직인 면과 외부 전극의 제 2 면의 코팅 중 일부가 제거된 적층 세라믹 커패시터를 개략적으로 나타낸 단면도이다. 외부 전극의 제 1 방향에 대하여 수직인 면과 외부 전극의 제 2 면의 코팅 중 일부를 제거하게 되면, 외부 전극의 제 5 면 및 제 6 면과 제 2 면의 일부에는 발수 코팅층이 존재하지 않고, 세라믹 바디의 제 1 면, 제 2 면, 제 3 면, 제 4 면, 제 5 면 및 제 6 면과 외부 전극의 제 1 면, 제 3 면, 제 4 면 및 제 2 면의 일부의 표면에만 발수 코팅층(441, 442)이 배치되어 있을 수 있다. 이 경우 세라믹 바디의 제 2 면의 표면과 외부 전극의 제 2 면의 표면의 일부에는 발수 코팅층(342)이 존재하여, 적층 세라믹 커패시터의 제 2 면의 세라믹 바디와 외부 전극의 접합면에서의 내습 침투를 억제하면서도, 외부 전극의 제 2 면의 일부(443), 제 5 면 및 제 6 면의 발수 코팅층의 부존재로 인하여 우수한 기판 실장성을 확보할 수 있다.
본 발명의 다른 일례에서, 발수 코팅층의 일부를 제거하는 단계는 외부 전극의 제 1 방향에 대하여 수직인 면의 코팅과 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 코팅을 제거하는 단계일 수 있다. 도 8은 외부 전극의 제 1 방향에 대하여 수직인 면의 코팅과 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 코팅을 제거한 적층 세라믹 커패시터를 개략적으로 나타낸 단면도이다. 외부 전극의 제 1 방향에 대하여 수직인 면의 코팅과 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 코팅을 제거하게 되면, 외부 전극의 제 1 면, 제 2 면, 제 3 면, 제 4 면, 제 5 면 및 제 6 면의 표면에는 발수 코팅층이 존재하지 않고, 세라믹 바디의 제 1 면, 제 2 면, 제 3 면, 제 4 면, 제 5 면 및 제 6 면에만 발수 코팅층이 배치되어 있을 수 있다. 이러한 경우에도, 세라믹 바디와 외부 전극의 접합면은 세라믹 바디의 제 1 면, 제 2 면, 제 3 면, 제 4 면, 제 5 면 및 제 6 면의 표면에 존재하는 발수 코팅층(541, 542)에 의해 내습 침투를 억제함과 동시에 외부 전극의 제 2 면, 제 3 면, 제 4 면, 제 5 면 및 제 6 면의 표면에 발수 코팅층(543)이 존재하지 않아 기판 실장 시 숄더의 접합성을 확보할 수 있다.
상기 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 코팅을 제거하는 단계는, 예를 들어, 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 코팅 중 일부를 제거하는 단계일 수 있다. 도 9는 외부 전극의 제 1 방향에 대하여 수직인 면과 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4면의 코팅 중 일부가 제거된 적층 세라믹 커패시터를 개략적으로 나타낸 단면도이다. 도 9를 참조하면, 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 코팅 중 일부를 제거된 적층 세라믹 커패시터(600)는 세라믹 바디의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 표면과, 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 일부에만(641) 발수 코팅층이 배치되어 있을 수 있다. 상기 구조의 적층 세라믹 커패시터는 세라믹 바디와 외부 전극의 접합면을 덮는 발수 코팅층(641)에 의해 내습 침투를 억제함과 동시에 외부 전극의 제 1 면, 제 2 면, 제 3 면, 제 4 면의 일부(643)와 제 5 면 및 제 6 면의 표면에 발수 코팅층(643)이 존재하지 않아 기판 실장 시 숄더의 접합성을 확보할 수 있다.
본 발명에서 발수 코팅층을 제거하는 방법은 특별히 제한되지 않으며, 제거하고자 하는 코팅층의 성질에 따라 공지의 방법을 선택하여 사용할 수 있다. 상기 발수 코팅층을 제거하는 방법으로, 예를 들어 건식 식각 또는 습식 식각을 사용할 수 있다. 건식 식각을 사용하는 경우, 자외선이나 플라즈마(plasma) 등을 사용하여 코팅층을 제거할 수 있으며, 습식 식각을 사용하는 경우 코팅 제거액 등을 사용하여 코팅층을 제거 할 수 있으나, 이에 제한되는 것은 아니다.
이하, 본 발명의 바람직한 실시 예를 통해 본 발명의 구성 및 작용을 더욱 상세히 설명하기로 한다. 다만, 이는 본 발명의 바람직한 예시로 제시된 것이며 어떠한 의미로도 이에 의해 본 발명이 제한되는 것으로 해석될 수는 없다.
여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략하기로 한다.
1. 시료의 제조
비커에 순수 98g과 일본 신에츠(Shin-Etsu)사에서 제조된 KBM-403(3-Glycidoxypropyl trimethoxysilane) 2g을 혼합하여 농도 2%의 KBM-403용액을 제조한 후, 마그네틱 바를 이용하여 25℃에서 250rpm으로 2시간 동안 교반하여 코팅액을 제조하였다.
2. 발수 코팅된 적층 세라믹 커패시터의 제조
적층 세라믹 커패시터(3225size(3.2mmХ2.5mmХ2.5mm), 22㎌, 16V 제품(기종명: 32B226KOJVPN))를 준비하고, 코팅액 100g을 60℃로 가열한 후 1시간 동안 300개의 적층 세라믹 커패시터를 침치하여 표면에 실란을 코팅하였다. 이후, 실란이 코팅된 적층 세라믹 커패시터를 순수로 5회 세척한 후 12시간 동안 25℃에서 상온건조를 실시하고, 120℃에서 30분 동안 열처리를 진행하였다.
실시예의 공정 조건은 하기 표 1에 정리하여 나타내었다.
| 구분 | 조건 | |
| 코팅액 제조 | 순수 | 98g |
| 3-Glycidoxypropyl trimethoxtsilane | 2g | |
| 농도 | 2% | |
| 온도 | 상온(25℃) | |
| 시간 | 2시간 | |
| 교반속도 | 250rpm | |
| 코팅 | 침장입량 | 300개 |
| 코팅 용액 | 100g | |
| 온도 | 60℃ | |
| 시간 | 1시간 | |
| 세척 | 순수 | 5회 |
| 온도 | 상온(25℃) | |
| 건조 | 시간 | 12시간 |
| 온도 | 상온(25℃) | |
| 열처리 | 온도 | 120℃ |
| 시간 | 30분 | |
3. 선택적 발수 코팅층의 제거
도 10은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조 과정을 나타낸 모식도이다. 도 10을 참조하면, 발수 코팅층이 형성된 적층 세라믹 커패시터(a)를, 외부 전극이 노출될 수 있도록 제조된 코팅 제거용 지그에 실장하고(b, c), 이를 염산(HCl) 50 mL과 증류수 50mL을 1:1의 부피비로 혼합한 코팅 제거액에 약10초간 침지시켜 외부 전극 상에 존재하는 코팅층 만을 선택적으로 제거(d, e)하였다.
비교예
발수 코팅층이 제거되지 않은 적층 세라믹 커패시터(도 10의 (a))를 이용하였다.
물성 평가
실시예 및 비교예에 따른 적층 세라믹 커패시터를 각각 80 개씩 테스트용 기판(20 채널 400ea)에 실장하고, 실시예와 비교예의 적층 세라믹 커패시터의 내습 부하 평가(Temperature-Humidity Bias test) 및 숄더 접합 테스트를 진행하였다. 수행한 내습 부하 테스트 및 숄더 접합 테스트의 결과를 하기 표 2에 나타내었다.
| 구분 | 조건 | 내습부하 평가 | 숄더 부착성 평가 |
| 실시예 1 | 85℃, 85%, 340시간, 16V, 80개 | OK | ○ |
| 비교예 | OK | Ｘ | |
| <판정기준> NG(불량): 용량, DF, IR(Insulation resistance) 중 하나 이상의 spec 불만족 OK(양호): 용량, DF, IR의 세가지 spec 모두 만족. ○: 접합 불량 없음 Ｘ: 접합 불량 있음(1개 이상, 1.25%) |
|||
표 2를 참조하면, 발수 코팅층이 적용된 실시예와 비교예 모두 내습 불량이 발생하지 않았으며, 내습 침투로 인한 불량을 억제할 수 있음을 알 수 있다.
하지만, 발수 코팅층을 선택적으로 제거한 실시예의 경우 기판 실장시에 숄더 접합 불량이 발생하지 않은 것에 비하여, 발수 코팅층을 제거하지 않은 비교예의 경우 외부 전극 표면에 형성되어 있는 발수 코팅층으로 인해 숄더의 접합 불량이 발생하는 것을 확인할 수 있다.
상기 결과를 통해 본 발명의 적층 세라믹 커패시터의 제조 방법 및 이를 이용하여 제조된 적층 세라믹 커패시터는 내습 신뢰성을 확보하면서도 우수한 기판 실장성을 나타내어 생산성이 개선된 적층 세라믹 커패시터를 제공할 수 있음을 확인할 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
1: 제 1 면
2: 제 2 면
3: 제 3 면
4: 제 4 면
5: 제 5 면
6: 제 6 면
100, 200, 300, 400, 500, 600, 700: 적층 세라믹 커패시터
110, 710: 세라믹 바디
111, 711: 유전체층
120, 121, 122, 721: 내부 전극
130, 131, 132, 740: 외부 전극
241, 341, 342, 441, 442, 541, 542, 641: 발수 코팅층
443, 543, 643: 제거된 발수 코팅층
2: 제 2 면
3: 제 3 면
4: 제 4 면
5: 제 5 면
6: 제 6 면
100, 200, 300, 400, 500, 600, 700: 적층 세라믹 커패시터
110, 710: 세라믹 바디
111, 711: 유전체층
120, 121, 122, 721: 내부 전극
130, 131, 132, 740: 외부 전극
241, 341, 342, 441, 442, 541, 542, 641: 발수 코팅층
443, 543, 643: 제거된 발수 코팅층
Claims (12)
- 내부 전극, 유전체층 및 외부 전극을 포함하는 적층 세라믹 커패시터의 표면에 발수 코팅층을 형성하는 단계; 및
상기 외부 전극의 표면에 형성된 발수 코팅층의 일부를 제거하는 단계를 포함하는 적층 세라믹 커패시터의 제조 방법.
- 제 1 항에 있어서,
상기 발수 코팅층은 실란계 화합물로 형성되는 적층 세라믹 커패시터의 제조 방법.
- 제 1 항에 있어서,
발수 코팅층을 형성한 후 열처리하는 단계를 추가로 포함하는 적층 커패시터의 제조 방법.
- 제 1 항에 있어서,
상기 발수 코팅층의 일부를 제거하는 단계는 외부 전극의 제 1 방향에 대하여 수직인 면의 코팅을 제거하는 단계인 적층 세라믹 커패시터의 제조 방법.
- 제 1 항에 있어서,
상기 발수 코팅층의 일부를 제거하는 단계는 외부 전극의 제 1 방향에 대하여 수직인 면 및 외부 전극의 제 2 면의 코팅을 제거하는 단계인 적층 세라믹 커패시터의 제조 방법.
- 제 1 항에 있어서,
상기 발수 코팅층의 일부를 제거하는 단계는 외부 전극의 제 1 방향에 대하여 수직인 면의 코팅 및 외부 전극의 제 2 면의 코팅 중 일부를 제거하는 단계인 적층 세라믹 커패시터의 제조 방법.
- 제 1 항에 있어서,
상기 발수 코팅층의 일부를 제거하는 단계는 외부 전극의 제 1 방향에 대하여 수직인 면의 코팅 및 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 코팅을 제거하는 단계인 적층 세라믹 커패시터의 제조 방법.
- 제 1 항에 있어서,
상기 발수 코팅층의 일부를 제거하는 단계는 외부 전극의 제 1 방향에 대하여 수직인 면의 코팅 및 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 코팅 중 일부를 제거하는 단계인 적층 세라믹 커패시터의 제조 방법.
- 내부 전극 및 유전체층이 교대로 적층된 세라믹 바디;
상기 세라믹 바디의 양 말단에 배치된 한 쌍의 외부 전극; 및
상기 세라믹 바디 및 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면 상에 배치된 발수 코팅층을 포함하는 적층 세라믹 커패시터.
- 제 9 항에 있어서,
상기 발수 코팅층은 세라믹 바디의 제 1 면, 제 2 면, 제 3 면 및 제 4 면과, 외부 전극의 제 1 면, 제 2 면, 제 3 면 및 제 4 면의 일부에만 배치된 적층 세라믹 커패시터.
- 제 9 항에 있어서,
상기 발수 코팅층은 세라믹 바디의 제 1 면, 제 2 면, 제 3 면 및 제 4 면과, 외부 전극의 제 1 면, 제 3 면 및 제 4 면에만 배치된 적층 세라믹 커패시터.
- 제 9 항에 있어서,
상기 발수 코팅층은 세라믹 바디의 제 1 면, 제 2 면, 제 3 면 및 제 4 면과, 외부 전극의 제 1 면, 제 3 면 및 제 4 면의 일부에만 배치된 적층 세라믹 커패시터.
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|---|---|---|---|---|
| KR20100129695A (ko) * | 2009-06-01 | 2010-12-09 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층형 전자부품 및 그 제조방법 |
| KR20110127594A (ko) * | 2010-05-19 | 2011-11-25 | 가부시키가이샤 무라타 세이사쿠쇼 | 세라믹 전자부품의 제조방법 |
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| JP3531543B2 (ja) * | 1999-07-30 | 2004-05-31 | 株式会社村田製作所 | 積層セラミック電子部品の製造方法及び積層セラミック電子部品 |
| JP4167360B2 (ja) * | 1999-09-30 | 2008-10-15 | 京セラ株式会社 | チップ型電子部品 |
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| KR102097333B1 (ko) * | 2014-08-05 | 2020-04-06 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
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2018
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- 2019-08-20 US US16/545,534 patent/US11227724B2/en active Active
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| KR20100129695A (ko) * | 2009-06-01 | 2010-12-09 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층형 전자부품 및 그 제조방법 |
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| US11227724B2 (en) | 2022-01-18 |
| CN111128545B (zh) | 2023-07-21 |
| CN111128545A (zh) | 2020-05-08 |
| KR102127805B1 (ko) | 2020-06-29 |
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