KR20200040352A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

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Abstract

표시 장치는 화소 회로, 상기 화소 회로를 커버하는 제1 절연층, 상기 제1 절연층 위에 배치되고, 제1 방향으로 연장된 제1 격벽부, 상기 제1 격벽부와 제2 방향으로 이격된 제2 격벽부, 상기 제1 격벽부 위에 배치되며, 상기 화소 회로와 전기적으로 연결된 제1 전극, 상기 제2 격벽부 위에 배치되고, 상기 제1 전극과 이격된 제2 전극, 상기 제1 및 제2 전극 상에 배치되고, 상기 제2 방향으로 러빙홈이 제공된 제2 절연층, 및 상기 제2 절연층 상에서 상기 러빙홈을 따라 정렬되고, 상기 제1 및 제2 전극과 전기적으로 연결되며, 상기 제1 격벽부 및 상기 제2 격벽부 사이에 배치되는 발광 소자를 포함한다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명은 신뢰성이 향상된 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 발광 소자를 포함할 수 있다. 발광 소자는 전극과 전기적으로 연결되고, 전극에 인가되는 전압에 따라 발광할 수 있다. 발광 소자는 전극 위에 직접 형성될 수도 있고, 전극과는 별개로 형성된 발광 소자를 전극에 연결할 수도 있다. 발광 소자가 별도로 형성된 후 전극과 연결되는 경우, 발광 소자를 전극 위에 정렬시키는 공정이 필요하다. 발광 소자가 전극 위에 제대로 정렬되지 않는 경우, 해당 발광 소자는 발광하지 않을 수 있다.
본 발명의 신뢰성이 향상된 표시 장치 및 표시 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 화소 회로; 상기 화소 회로를 커버하는 제1 절연층; 상기 제1 절연층 위에 배치되고, 제1 방향으로 연장된 제1 격벽부; 상기 제1 격벽부와 제2 방향으로 이격된 제2 격벽부; 상기 제1 격벽부 위에 배치되며, 상기 화소 회로와 전기적으로 연결된 제1 전극; 상기 제2 격벽부 위에 배치되고, 상기 제1 전극과 이격된 제2 전극; 상기 제1 및 제2 전극 상에 배치되고, 상기 제2 방향으로 러빙홈이 제공된 제2 절연층; 및 상기 제2 절연층 상에서 상기 러빙홈을 따라 정렬되고, 상기 제1 및 제2 전극과 전기적으로 연결되며, 상기 제1 격벽부 및 상기 제2 격벽부 사이에 배치되는 발광 소자를 포함한다.
상기 제2 절연층은 폴리 이미드 계열 물질을 포함할 수 있다.
상기 제1 방향에서 상기 발광 소자의 폭은 상기 러빙홈의 폭보다 작거나 같다.
상기 제2 방향에서 제1 및 제2 격벽부 사이의 거리는 제1 및 제2 전극 사이의 거리보다 크다.
상기 제2 방향에서 상기 제1 및 제2 전극 사이의 거리는 상기 발광 소자의 제2 방향으로의 길이보다 작다.
상기 제2 절연층은 적어도 상기 제1 및 제2 격벽부 사이에서 제1 전극, 제1 절연층 및 제2 전극 상에 배치된다.
상기 표시 장치는 상기 제1 전극과 상기 발광 소자를 전기적으로 연결시키는 제1 연결 전극; 및 상기 제2 전극과 상기 발광 소자를 전기적으로 연결시키는 제2 연결 전극을 더 포함한다.
상기 제1 전극은 상기 화소 회로와 전기적으로 연결되며 반사성 물질을 포함하는 제1 반사 전극, 및 상기 제1 반사 전극을 커버하는 제1 캡핑 전극을 포함하고, 상기 제2 전극은 전원 전압을 수신하며 반사성 물질을 포함하는 제2 반사 전극, 및 상기 제2 반사 전극을 커버하는 제2 캡핑 전극을 포함한다.
본 발명의 일 실시예에 따른 표시 장치 제조 방법은 베이스층 위에 화소 회로를 형성하는 단계; 상기 화소 회로를 커버하는 제1 절연층을 형성하는 단계; 상기 제1 절연층 위에 제1 방향으로 연장되고, 제2 방향으로 서로 이격되어 배치되는 제1 격벽부 및 제2 격벽부를 형성하는 단계; 상기 제1 격벽부 위에 상기 화소 회로와 전기적으로 연결된 제1 전극을 형성하고, 상기 제2 격벽부 위에 상기 제1 전극과 이격된 제2 전극을 형성하는 단계; 상기 제1 절연층, 상기 제1 및 제2 전극 상에 절연 물질층을 형성하는 단계; 상기 절연 물질층 상에 상기 제2 방향으로 러빙홈을 형성하여 제2 절연층을 형성하는 단계; 상기 제1 격벽부 및 상기 제2 격벽부 사이에서 상기 제2 절연층 위에 발광 소자를 제공하는 단계; 및 상기 러빙홈을 따라 상기 발광 소자를 정렬하는 단계를 포함한다.
상기 제2 절연층을 형성하는 단계는, 상기 절연 물질층 상에 러빙포가 감긴 러빙 롤러를 배치하는 단계; 러빙 롤러를 회전하면서 제2 방향으로 이동시켜, 상기 제2 방향으로 상기 러빙홈을 형성하는 단계; 및 상기 러빙홈이 형성된 제2 절연층을 완성하는 단계를 포함한다.
상기 러빙포는 러빙 파일을 구비하고, 상기 러빙 파일의 두께는 상기 발광 소자의 상기 제1 방향으로의 폭에 따라 다르게 설정된다.
상기 제1 방향에서 상기 발광 소자의 폭은 상기 러빙홈의 폭보다 작거나 같다.
상기 절연 물질층은 폴리 이미드 계열 물질을 포함한다.
상기 제1 전극은 반사성 물질을 포함하는 제1 반사 전극, 및 상기 제1 반사 전극을 커버하는 제1 캡핑 전극을 포함하고, 상기 제2 전극은 전원 전압을 수신하며 반사성 물질을 포함하는 제2 반사 전극, 및 상기 제2 반사 전극을 커버하는 제2 캡핑 전극을 포함한다.
상기 제1 전극 및 상기 제2 전극을 형성하는 단계는, 상기 제1 절연층, 상기 제1 및 제2 격벽부 위에 제1 도전층을 형성하는 단계; 상기 제1 도전층 위에 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴으로부터 노출된 상기 제1 도전층의 일부를 제거하여 상기 제1 반사 전극 및 상기 제2 반사 전극을 형성하는 단계; 상기 제1 포토레지스트 패턴을 제거한 후, 상기 제1 반사 전극 및 상기 제2 반사 전극을 커버하는 제2 도전층을 형성하는 단계; 상기 제2 도전층 위에 제2 포토레지스트 패턴을 형성하는 단계; 및 상기 제2 포토레지스트 패턴으로부터 노출된 상기 제2 도전층의 일부를 제거하여 상기 제1 캡핑 전극 및 상기 제2 캡핑 전극을 형성하는 단계를 포함한다.
본 발명에 따른 표시 장치의 제조 방법은, 상기 제1 전극과 상기 발광 소자를 전기적으로 연결시키는 제1 연결 전극을 형성하는 단계; 및 상기 제2 전극과 상기 발광 소자를 전기적으로 연결시키는 제2 연결 전극을 형성하는 단계를 더 포함한다.
본 발명에 따른 표시 장치의 제조 방법은, 상기 제1 연결 전극을 형성하는 단계 이전에, 상기 제2 연결 전극을 커버하는 제3 절연층을 형성하는 단계를 더 포함하고, 상기 제1 연결 전극은 제3 절연층 상에 형성된다.
본 발명에 따른 표시 장치의 제조 방법은, 상기 제1 연결 전극 및 제3 절연층을 커버하는 제4 절연층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 적어도 제1 및 제2 격벽부 사이에 제공되는 절연층 상에 러빙홈을 형성하여, 제1 및 제2 격벽부 사이에 배열되는 발광 소자는 러빙홈의 연장 방향으로 정렬될 수 있다. 따라서, 발광 소자의 정렬이 보다 용이할 수 있으며, 그 결과 표시 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 4a는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 4c는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 4d는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도를 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 7은 도 6에 도시된 I-I`을 절단한 단면도의 일 예이다.
도 8a 내지 도 8i는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 도시한 도면들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 영역(DA)을 통해 이미지를 표시할 수 있다. 도 1에서는 표시 영역(DA)이 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면에 제공된 것을 예시적으로 도시하였다. 하지만, 본 발명의 다른 실시예에서 표시 장치의 표시 영역은 휘어진 면에 제공될 수 있다.
표시 장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 본 명세서 내에서 "평면 상에서 보았을 때"의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 또한, "두께 방향"은 제3 방향(DR3)일 수 있다.
도 1에서는 표시 장치(DD)가 텔레비전인 것을 예시적으로 도시하였다. 하지만, 표시 장치(DD)는 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 신호 제어부(TC, 또는 타이밍 컨트롤러), 데이터 구동부(DDV), 및 스캔 구동부(GDV)를 포함할 수 있다. 신호 제어부(TC), 데이터 구동부(DDV) 및 스캔 구동부(GDV) 각각은 회로를 포함할 수 있다.
표시 패널(DP)은 초소형 발광 소자를 포함하는 초소형 발광 소자 표시 패널(DP)일 수 있다. 예를 들어, 표시 패널(DP)은 마이크로 엘이디 표시 패널일 수 있다.
표시 패널(DP)은 복수의 데이터 라인들(DL1-DLm), 복수의 스캔 라인들(SL1-SLn) 및 복수의 화소들(PX)을 포함할 수 있다.
복수의 데이터 라인들(DL1-DLm)은 제1 방향(DR1)으로 연장되며, 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 복수의 스캔 라인들(SL1-SLn)은 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)을 따라 배열될 수 있다.
화소들(PX) 각각은 발광 소자 및 발광 소자와 전기적으로 연결된 화소 회로를 포함할 수 있다. 화소 회로는 복수의 트랜지스터들을 포함할 수 있다. 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)은 화소들(PX) 각각으로 제공될 수 있다.
화소들(PX)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 화소들(PX) 각각은 주요색(primary color) 중 하나 또는 혼합색 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 및 블루를 포함할 수 있고, 상기 혼합색은 옐로우, 시안, 마젠타 및 화이트 등 다양한 색상을 포함할 수 있다. 다만, 화소들(PX)이 표시하는 색상이 이에 제한되는 것은 아니다.
신호 제어부(TC)는 외부로부터 제공되는 영상 데이터(RGB)를 수신한다. 신호 제어부(TC)는 영상 데이터(RGB)를 표시 패널(DP)의 동작에 부합하도록 변환하여 변환 영상데이터(R'G'B')를 생성하고, 변환 영상데이터(R'G'B')를 데이터 구동부(DDV)로 출력한다.
또한, 신호 제어부(TC)는 외부로부터 제공되는 제어 신호(CS)를 수신할 수 있다. 제어 신호(CS)는 수직동기신호, 수평동기신호, 메인 클럭신호, 및 데이터 인에이블 신호 등을 포함할 수 있다. 신호 제어부(TC)는 제1 제어 신호(CONT1)를 데이터 구동부(DDV)로 제공하고, 제2 제어 신호(CONT2)를 스캔 구동부(GDV)로 제공한다. 제1 제어 신호(CONT1)는 데이터 구동부(DDV)를 제어하기 위한 신호이고, 제2 제어 신호(CONT2)를 스캔 구동부(GDV)를 제어하기 위한 신호이다.
데이터 구동부(DDV)는 신호 제어부(TC)로부터 수신한 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1-DLm)을 구동할 수 있다. 데이터 구동부(DDV)는 독립된 집적 회로로 구현되어서 표시 패널(DP)의 일 측에 전기적으로 연결되거나, 표시 패널(DP) 상에 직접 실장될 수 있다. 또한, 데이터 구동부(DDV)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다.
스캔 구동부(GDV)는 신호 제어부(TC)로부터의 제2 제어 신호(CONT2)에 응답해서 스캔 라인들(SL1-SLn)을 구동한다. 스캔 구동부(GDV)는 표시 패널(DP)의 소정 영역에 집적될 수 있다. 예를 들어, 스캔 구동부(GDV)는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다. 또한, 스캔 구동부(GDV)는 독립된 집적 회로 칩으로 구현되어 표시 패널(DP)의 일측에 전기적으로 연결될 수 있다.
복수의 스캔 라인들(SL1-SLn) 중 하나의 스캔 라인에 게이트 온 전압이 인가된 동안 이에 연결된 한 행의 화소들 각각의 스위칭 트랜지스터가 턴 온 된다. 이때 데이터 구동부(DDV)는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)로 공급된 데이터 구동 신호들은 턴-온 된 스위칭 트랜지스터를 통해 해당 화소에 인가된다. 데이터 구동 신호들은 영상 데이터들의 계조값에 대응하는 아날로그 전압들일 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 3에는 도 2에 도시된 복수의 화소들(PX) 중 일 화소(PX, 이하 화소)의 등가 회로도를 도시하였다.
도 3을 참조하면, 화소(PX)는 복수의 신호 라인들과 연결될 수 있다. 본 실시예에서는 신호 라인들 중 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(PL1), 및 제2 전원 라인(PL2)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 신호 라인들에 추가적으로 연결될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소(PX)는 발광 소자(ED), 제1 전극(E1), 제2 전극(E2), 및 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 제2 박막 트랜지스터(TR2)를 포함할 수 있다. 이는 예시적으로 도시한 것일 뿐, 화소 회로(PXC)가 포함하는 박막 트랜지스터 및 커패시터의 수가 도 3에 도시된 것으로 한정되는 것은 아니다. 예를 들어, 본 발명의 다른 일 실시예에서 화소 회로(PXC)는 7개의 박막 트랜지스터 및 1 개의 커패시터를 포함할 수도 있다.
제1 박막 트랜지스터(TR1)는 화소(PX)의 온-오프를 제어하는 스위칭 트랜지스터일 수 있다. 제1 박막 트랜지스터(TR1)는 스캔 라인(SL)을 통해 전달된 스캔 신호에 응답하여 데이터 라인(DL)을 통해 전달된 데이터 신호를 전달 또는 차단할 수 있다.
커패시터(CAP)는 제1 박막 트랜지스터(TR1)와 제1 전원 라인(PL1)에 연결된다. 커패시터(CAP)는 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 제1 전원 라인(PL1)에 인가된 제1 전원전압(ELVDD) 사이의 차이에 대응하는 전하량을 충전한다.
제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 발광 소자(ED)에 연결된다. 제2 박막 트랜지스터(TR2)는 커패시터(CAP)에 저장된 전하량에 대응하여 발광 소자(ED)에 흐르는 구동전류를 제어한다. 커패시터(CAP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 N 타입의 박막 트랜지스터 또는 P타입의 박막 트랜지스터일 수 있다. 또한, 본 발명의 다른 일 실시예에서 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 중 적어도 하나는 N 타입의 박막 트랜지스터 다른 하나는 P 타입의 박막 트랜지스터일 수 있다.
발광 소자(ED)는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2)에 연결된다. 예를 들어, 발광 소자(ED)는 제2 박막 트랜지스터(TR2)와 전기적으로 연결된 제1 전극(E1) 및 제2 전원 라인(PL2)에 연결된 제2 전극(E2)에 연결될 수 있다. 제1 전극(E1)은 화소 회로(PXC)와 전기적으로 연결되고, 제2 전극(E2)은 전원 전압, 예를 들어 제2 전원전압(ELVSS)을 제2 전원 라인(PL2)을 통해 수신할 수 있다.
발광 소자(ED)는 제2 박막 트랜지스터(TR2)를 통해 전달된 신호와 제2 전원 라인(PL2)을 통해 수신된 제2 전원전압(ELVSS) 사이의 차이에 대응하는 전압으로 발광한다.
발광 소자(ED)는 초소형 엘이디 소자일 수 있다. 초소형 엘이디 소자는 수 나노 미터 내지 수백 마이크로 미터 사이의 길이를 갖는 엘이디 소자일 수 있다. 다만, 초소형 엘이디 소자의 길이는 일 예로 기재한 것일 뿐, 초소형 엘이디 소자의 길이가 상기 수치 범위에 한정되는 것은 아니다.
도 3에서는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2) 사이에 하나의 발광 소자(ED)가 연결된 것을 예로 들어 도시하였으나, 발광 소자(ED)는 복수로 제공될 수 있다. 복수로 제공된 발광 소자들(ED)은 서로 병렬로 연결될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
발광 소자(ED)는 원기둥 형상 또는 다각 기둥 형상 등 다양한 형상을 가질 수 있다. 도 4a는 발광 소자(ED)의 단면을 도시한 것이다.
도 4a를 참조하면, 발광 소자(ED)는 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 포함할 수 있다. 활성층(AL)은 n형 반도체층(SCN)과 p형 반도체층(SCP) 사이에 배치될 수 있다.
n형 반도체층(SCN)은 반도체층에 n형의 도펀트가 도핑되어 제공될 수 있고, p형 반도체층(SCP)은 반도체층에 p형의 도펀트가 도핑되어 제공될 수 있다. 상기 반도체층은 반도체 물질을 포함할 수 있고, 반도체 물질은 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, 또는 AlInN일 수 있으며, 이에 제한되는 것은 아니다. 상기 n형 도펀트는 규소(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se), 텔루륨(Te) 또는 이들의 조합일 수 있으며, 이에 제한되는 것은 아니다. 상기 p형 도펀트는 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 또는 바륨(Ba), 또는 이들의 조합일 수 있으며, 이에 제한되는 것은 아니다.
활성층(AL)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선 구조, 또는 양자점 구조 중 적어도 어느 하나로 형성될 수 있다. 활성층(AL)은 n형 반도체층(SCN)을 통해서 주입되는 전자와 p형 반도체층(SCP)을 통해서 주입되는 정공이 재결합되는 영역일 수 있다. 활성층(AL)은 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 광을 방출하는 층이다. 활성층(AL)의 위치는 다이오드의 종류에 따라 다양하게 변경될 수 있다.
n형 반도체층(SCN)은 제1 전극(E1, 도 4b 참조) 및 제2 전극(E2, 도 4b 참조) 중 어느 하나와 접속되고, p형 반도체층(SCP)은 제1 전극(E1) 및 제2 전극(E2) 중 다른 하나와 접속될 수 있다.
발광 소자(ED)의 길이(LT)는 수 나노 미터 내지 수백 마이크로 미터 사이일 수 있다. 예를 들어, 발광 소자(ED)의 길이(LT)는 수 나노 미터 내지 수백 마이크로 미터 사이의 길이를 가질 수 있고, 예를 들어, 1 마이크로 미터 내지 100 마이크로 미터일 수 있다.
도 4b는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 4b를 참조하면, 발광 소자(EDa)는 도 4a의 발광 소자(ED)와 비교하였을 때, 제1 전극층(ECL1) 및 제2 전극층(ECL2)을 더 포함할 수 있다.
제1 전극층(ECL1)은 n형 반도체층(SCN)에 인접하고, 제2 전극층(ECL2)은 p형 반도체층(SCP)에 인접할 수 있다. 예를 들어, 제1 전극층(ECL1), n형 반도체층(SCN), 활성층(AL), p형 반도체층(SCP), 및, 제2 전극층(ECL2)이 순차적으로 적층될 수 있다.
제1 전극층(ECL1) 및 제2 전극층(ECL2) 각각은 금속 또는 금속들의 합금으로 이루어질 수 있다. 예를 들어, 제1 전극층(ECL1) 및 제2 전극층(ECL2) 각각은 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납 (Pd), 구리(Cu), 로듐(Rh) 및 이리듐(Ir) 중에서 선택된 어느 하나의 금속 또는 상기 금속들의 합금으로 이루어질 수 있다. 제1 전극층(ECL1) 및 제2 전극층(ECL2)은 서로 동일한 물질을 포함할 수도 있고, 서로 상이한 물질을 포함할 수도 있다.
도 4c는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 4c를 참조하면, 발광 소자(EDb)는 도 4a의 발광 소자(ED)와 비교하였을 때, 절연막(IL)을 더 포함할 수 있다. 예를 들어, 발광 소자(EDb)는 코어-쉘 구조일 수 있다.
절연막(IL)은 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 커버하며, n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)의 외부면을 보호할 수 있다. 본 발명의 다른 일 실시예에서, 절연막(IL)은 활성층(AL)만을 커버할 수도 있다.
도 4d는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 4d를 참조하면, 발광 소자(EDc)는 도 4b의 발광 소자(EDa)와 비교하였을 때, 절연막(ILa)을 더 포함할 수 있다.
절연막(ILa)은 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 커버하고, 제1 전극층(ECL1) 및 제2 전극층(ECL2)을 커버하지 않을 수 있다. 하지만, 본 발명의 다른 일 실시예에서, 절연막(ILa)은 제1 전극층(ECL1) 및 제2 전극층(ECL2) 중 적어도 일부를 커버하거나, 제1 전극층(ECL1) 및 제2 전극층(ECL2)을 모두 커버할 수도 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도를 도시한 단면도이고, 도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다. 용이한 설명을 위해, 도 5 및 도 6에는 일 화소와 대응되는 영역들을 도시하였고, 일부 구성들은 생략하여 도시되었다.
도 5 및 도 6을 참조하면, 제1 베이스층(BL1) 및 제2 베이스층(BL2)은 서로 마주할 수 있다. 제1 베이스층(BL1) 및 제2 베이스층(BL2) 각각은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체일 수 있다.
제1 베이스층(BL1) 위에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL) 위에는 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 배치될 수 있다.
제1 박막 트랜지스터(TR1)는 제1 제어 전극(CE1), 제1 입력 전극(IE1), 제1 출력 전극(OE1), 및 제1 반도체 패턴(SP1)을 포함할 수 있다. 제2 박막 트랜지스터(TR2)는 제2 제어 전극(CE2), 제2 입력 전극(IE2), 제2 출력 전극(OE2), 및 제2 반도체 패턴(SP2)을 포함할 수 있다.
제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 버퍼층(BFL) 위에 배치될 수 있다. 버퍼층(BFL)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)에 개질된 표면을 제공할 수 있다. 이 경우, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 제1 베이스층(BL1) 위에 직접 형성될 때보다 버퍼층(BFL)에 대해 높은 접착력을 가질 수 있다. 또는, 버퍼층(BFL)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 각각의 하면을 보호하는 배리어층일 수 있다. 이 경우, 버퍼층(BFL)은 제1 베이스층(BL1) 자체 또는 제1 베이스층(BL1)을 통해 유입되는 오염이나 습기 등이 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)으로 침투되는 것을 차단할 수 있다.
제1 절연층(L1)은 버퍼층(BFL) 위에 배치되며, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 커버할 수 있다. 제1 절연층(L1)은 무기 물질을 포함할 수 있다. 상기 무기 물질은 예를 들어 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 또는 알루미늄옥사이드 일 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(L1) 위에는 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)이 배치될 수 있다. 제2 절연층(L2)은 제1 절연층(L1) 위에 배치되며, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)을 커버할 수 있다. 제2 절연층(L2)은 무기 물질을 포함할 수 있다.
커패시터(CAP, 도 3 참조)는 제1 캡 전극(미도시) 및 제2 캡 전극(CPa)을 포함할 수 있다. 예를 들어, 상기 제1 캡 전극은 제2 제어 전극(CE2)으로부터 분기될 수 있고, 제2 캡 전극(CPa)은 제2 절연층(L2) 위에 배치될 수 있다.
제3 절연층(L3)은 제2 절연층(L2) 위에 배치되며, 제2 캡 전극(CPa)을 커버한다. 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 제3 절연층(L3) 위에 배치될 수 있다. 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 제1 내지 제3 절연층들(L1, L2, L3)을 관통하는 관통홀들을 통해 제1 반도체 패턴(SP1)과 연결될 수 있다. 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 제1 내지 제3 절연층들(L1, L2, L3)을 관통하는 관통홀들을 통해 제2 반도체 패턴(SP2)과 연결될 수 있다. 제3 절연층(L3) 위에는 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)뿐만 아니라, 신호 배선들, 예를 들어, 스캔 라인들 또는 데이터 라인들 중 각각의 적어도 일부가 배치될 수 있다.
제4 절연층(L4)은 제3 절연층(L3) 위에 배치되며, 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)을 커버할 수 있다. 제4 절연층(L4)은 단일의 층 또는 복수의 층일 수 있고, 제4 절연층(L4)은 유기 물질 및/또는 무기 물질을 포함할 수 있다.
제4 절연층(L4) 위에는 연결 전극(CNE)이 배치될 수 있다. 제4 절연층(L4) 위에는 연결 전극(CNE)뿐만 아니라, 신호 배선들, 예를 들어, 스캔 라인들 또는 데이터 라인들 각각의 적어도 다른 일부가 배치될 수 있다. 연결 전극(CNE)은 제2 출력 전극(OE2)과 연결될 수 있다.
제5 절연층(L5)은 제4 절연층(L4) 위에 배치되며, 연결 전극(CNE)을 커버할 수 있다. 제5 절연층(L5)은 유기물을 포함할 수 있다. 제5 절연층(L5)은 아래에 배치된 화소 회로(PXC, 도 3 참조)를 커버하며, 평탄면을 제공할 수 있다.
제5 절연층(L5) 위에는 제1 격벽부(BR1) 및 제2 격벽부(BR2)가 배치된다. 제1 격벽부(BR1) 및 제2 격벽부(BR2) 각각은 제1 방향(DR1)으로 연장될 수 있다. 제2 격벽부(BR2)는 제1 격벽부(BR1)로부터 제2 방향(DR2)으로 이격될 수 있다. 제1 격벽부(BR1) 및 제2 격벽부(BR2)는 동일한 물질을 포함할 수 있다. 예를 들어, 제1 격벽부(BR1) 및 제2 격벽부(BR2)는 유기 물질을 포함할 수 있다.
제1 전극(E1)은 제1 격벽부(BR1) 위에 배치되고, 제2 전극(E2)은 제2 격벽부(BR2) 위에 배치될 수 있다. 제1 전극(E1)은 제1 방향(DR1)으로 연장되며, 제1 격벽부(BR1)를 커버하고, 제2 전극(E2)은 제1 방향(DR1)으로 연장되며, 제2 격벽부(BR2)를 커버할 수 있다. 즉, 제1 전극(E1)과 제5 절연층(L5) 사이에는 제1 격벽부(BR1)가 배치되고, 제2 전극(E2)과 제5 절연층(L5) 사이에는 제2 격벽부(BR2)가 배치될 수 있다.
제5 절연층(L5)에는 관통홀이 제공되고, 상기 관통홀에 의해 연결 전극(CNE)이 노출될 수 있다. 제1 전극(E1)은 노출된 연결 전극(CNE)에 전기적으로 연결될 수 있다. 제2 전극(E2)은 도시되지 않았으나, 제2 전원 라인(PL2, 도 3 참조)에 전기적으로 연결될 수 있다. 즉, 제2 전극(E2)에는 제2 전원전압(ELVSS, 도 3 참조)이 제공될 수 있다.
제1 전극(E1)은 제1 반사 전극(RFE1) 및 제1 캡핑 전극(CPE1)을 포함할 수 있고, 제2 전극(E2)은 제2 반사 전극(RFE2) 및 제2 캡핑 전극(CPE2)을 포함할 수 있다.
제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 각각은 반사성 물질을 포함할 수 있다. 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 각각은 단층 구조를 가질 수도 있고, 복수의 적층 구조를 가질 수도 있다. 예를 들어, 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 각각은 인듐주석 산화물(ITO), 은(Ag), 및 인듐주석 산화물(ITO)이 순차적으로 적층된 구조를 가질 수 있다.
제1 캡핑 전극(CPE1)은 제1 반사 전극(RFE1)을 캡핑하고, 제2 캡핑 전극(CPE2)은 제2 반사 전극(RFE2)을 캡핑할 수 있다. 예를 들어, 제1 캡핑 전극(CPE1) 및 제2 캡핑 전극(CPE2) 각각은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다.
적어도 상기 제1 및 제2 격벽부(BR1, BR2) 사이에서 제1 전극(E1), 제5 절연층(L5) 및 제2 전극(E2) 상에 제6 절연층(L6)이 배치된다. 구체적으로, 제6 절연층(L6)은 제1 및 제2 캡핑 전극(CPE1, CPE2) 사이의 영역에서 제5 절연층(L5) 위에, 제1 캡핑 전극(CPE1) 위에, 그리고 제2 캡핑 전극(CPE2) 위에 배치될 수 있다. 제6 절연층(L6)은 제1 캡핑 전극(CPE1)과 부분적으로 중첩할 수 있고, 제2 캡핑 전극(CPE2)과 부분적으로 중첩할 수 있다. 예를 들어, 제6 절연층(L6)은 제1 격벽부(BR1)와 중첩하도록 제1 캡핑 전극(CPE1) 위에 배치되고, 제2 격벽부(BR2)와 중첩하도록 제2 캡핑 전극(CPE2) 위에 배치될 수 있다. 그러나, 제6 절연층(L6)의 구조는 이에 한정되지 않으며, 제6 절연층(L6)은 제1 및 제2 격벽부(BR1, BR2)와 중첩하지 않도록 배치될 수도 있다.
제6 절연층(L6)은 유기물질을 포함할 수 있다. 예를 들어, 제6 절연층(L6)은 폴리 이미드 계열의 물질로 이루어질 수 있다. 제6 절연층(L6)의 상면에는 제2 방향(DR2)으로 연장하여 형성된 러빙홈(RGV)이 제공될 수 있다.
제6 절연층(L6) 위에는 발광 소자(ED)가 배치된다. 발광 소자(ED)는 복수로 제공될 수 있고, 복수로 제공된 발광 소자들은 병렬로 연결될 수 있다. 발광 소자(ED)는 제6 절연층(L6) 상에서 러빙홈(RGV)을 따라 제2 방향(DR2)으로 정렬될 수 있다. 러빙홈(RGV)에 의해서, 발광 소자(ED)가 제2 방향(DR2)과 평행하지 않은 방향으로 틸트되는 현상(비정렬 현상)이 감소될 수 있다.
발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과 전기적으로 연결될 수 있다. 발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2) 사이에 배치될 수 있다. 각 발광 소자(ED)는 일단부가 제1 전극(E1)과 중첩하고, 타단부가 제2 전극(E2)과 중첩하도록 배치될 수 있다.
발광 소자(ED)는 제1 연결 전극(CNE1)에 의해 제1 전극(E1)과 전기적으로 연결되고, 제2 연결 전극(CNE2)에 의해 제2 전극(E2)과 전기적으로 연결될 수 있다.
제1 연결 전극(CNE1)은 발광 소자(ED), 제6 절연층(L6) 및 제1 전극(E1) 위에 배치될 수 있다. 특히, 제1 연결 전극(CNE1)은 제1 캡핑 전극(CPE1) 중 제6 절연층(L6)에 의해서 노출된 부분에서 제1 전극(E1)과 전기적으로 연결된다.
제2 연결 전극(CNE2)은 발광 소자(ED), 제6 절연층(L6) 및 제2 전극(E2) 위에 배치될 수 있다. 특히, 제2 연결 전극(CNE2)은 제2 캡핑 전극(CPE2) 중 제6 절연층(L6)에 의해서 노출된 부분에서 제2 전극(E1)과 전기적으로 연결된다.
제2 연결 전극(CNE2) 위에는 제7 절연층(L7)이 배치될 수 있다. 발광 소자(ED)의 길이가 수백 마이크로 미터 이하이더라도, 제2 연결 전극(CNE2)과 제1 연결 전극(CNE1)은 제7 절연층(L7)에 의해 서로 직접 접촉되지 않을 수 있다. 다만, 이는 본 발명의 일 실시예일뿐, 본 발명의 다른 일 실시예에서, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 동일한 공정을 통해 동시에 형성될 수도 있다. 이 실시예에서, 제7 절연층(L7)은 생략될 수 있다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 도전 물질은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 상기 도전 물질은 금속 물질일 수 있고, 상기 금속 물질은 예컨대, 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
제1 연결 전극(CNE1) 및 제7 절연층(L7) 위에는 제8 절연층(L8)이 배치될 수 있다. 제8 절연층(L8)은 봉지층일 수 있다.
제1 베이스층(BL1)과 마주하는 제2 베이스층(BL2)의 일 면에는 차광층(BM)이 배치될 수 있다. 차광층(BM)에는 개구부가 제공되고, 파장 변환부(CL)는 개구부를 커버할 수 있다. 개구부에 의해 노출된 영역은 화소 발광 영역(PXA)에 대응될 수 있다.
파장 변환부(CL)는 발광체를 포함할 수 있다. 예를 들어, 발광체는 발광 소자(ED)에서 제공되는 제1 광을 흡수하여, 제1 광의 파장을 변환하여 제1 광과 상이한 색의 제2 색 광을 방출할 수 있다. 상기 발광체는 예를 들어, 양자점일 수 있다. 상기 제1 광은 청색 광일 수 있고, 상기 제2 색 광은 녹색 광 또는 적색 광일 수 있다. 다만, 이는 예시적인 것으로 본 발명이 이에 제한되는 것은 아니다. 또한, 본 발명의 다른 일 실시예에서, 파장 변환부(CL)는 컬러 필터로 치환될 수 있다. 상기 컬러 필터는 특정 파장의 광을 흡수하여 색을 구현할 수 있다. 본 발명의 또 다른 일 실시예에서, 파장 변환부(CL)는 생략될 수도 있다. 이 경우, 발광 소자(ED)는 청색 광, 녹색 광 또는 적색 광을 방출할 수 있다.
파장 변환부(CL)와 제8 절연층(L8) 사이에는 제9 절연층(L9)이 배치될 수 있다. 예를 들어, 제9 절연층(L9)에 의해 화소 회로(PXC, 도 3 참조) 및 발광 소자(ED)가 배치된 제1 베이스층(BL1)과 파장 변환부(CL) 및 차광층(BM)이 배치된 제2 베이스층(BL2)이 결합될 수 있다. 예를 들어, 제9 절연층(L9)은 광학투명접착필름(Optically Clear Adhesive film), 광학투명접착수지(Optically Clear Resin) 또는 감압접착필름(Pressure Sensitive Adhesive film)일 수 있다. 다만, 이는 일 예로 도시한 것일 뿐, 본 발명의 다른 일 실시예에서, 제9 절연층(L9)은 생략될 수도 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이고, 도 7은 도 6에 도시된 I-I`을 절단한 단면도의 일 예이다.
도 6 및 도 7을 참조하면, 제2 방향(DR2)에서 제1 및 제2 격벽부(BR1, BR2) 사이의 거리(DT1)는 제1 및 제2 전극(E1, E2) 사이의 거리(DT2)보다 크다. 제2 방향(DR2)에서 제1 및 제2 전극(E1, E2) 사이의 거리(DT2)는 발광 소자(ED)의 제2 방향(DR2)으로의 길이(LT)보다 작다.
제6 절연층(L6)이 제5 절연층(L5)의 상면으로부터 제1 높이(H1)에 위치하는 제1 및 제2 상부 영역(URA1, URA2), 제5 절연층(L5)의 상면으로부터 제2 높이(H2)에 위치하는 제1 및 제2 하부 영역(LRA1, LRA2), 제1 및 제2 하부 영역(LRA1, LRA2) 사이의 중심 영역(CA)이 제공될 수 있다. 제1 높이(H1)는 제1 격벽부(BR1)의 두께 및 제1 전극(E1)의 두께의 합 또는 제2 격벽부(BR2)의 두께 및 제2 전극(E2)의 두께의 합으로 정의된다. 제2 높이(H2)는 제1 전극(E1)의 두께 또는 제2 전극(E2)의 두께로 정의된다. 중심 영역(CA)에서 제6 절연층(L6)은 제5 절연층(L5) 상에 직접적으로 형성되어, 제1 및 제2 하부 영역(LRA1, LRA2)에서보다 낮은 높이로 형성된다.
러빙홈(RGV)은 제1 및 제2 상부 영역(URA1, URA2), 제1 및 제2 하부 영역(LRA1, LRA2)에 대응하여 제6 절연층(L6)에 제공될 수 있다.
제6 절연층(L6)은 제1 상부 영역(URA1) 및 제1 하부 영역(LRA1) 사이에서 제1 경사부(L6-I1)를 갖고, 제2 상부 영역(URA2) 및 제2 하부 영역(LRA2) 사이에서 제2 경사부(L6-I2)를 갖는다. 제1 및 제2 경사부(L6-I1, L6-I2)에는 단차로 인해 러빙홈(RGV)이 형성되지 않을 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 러빙 공정 조건에 따라 제1 및 제2 경사부(L6-I1, L6-I2)에도 러빙홈(RGV)이 형성될 수 있다.
도 6 및 도 7에서는 중심 영역(CA)에 위치하는 제6 절연층(L6)에 러빙홈(RGV)이 형성되지 않은 구조를 도시하였으나, 이에 한정되지 않으며, 러빙 공정 조건에 따라 중심 영역(CA)에 위치하는 제6 절연층(L6)의 상면에도 러빙홈(RGV)이 제공될 수 있다.
러빙홈(RGV)은 제6 절연층(L6)의 상면으로부터 소정 깊이로 함몰되어 형성될 수 있다. 도 6 및 도 7에서는 이해를 돕기 위해, 러빙홈(RGV)을 점선으로 도시하였다.
도 6에 도시된 바와 같이, 러빙홈(RGV)은 제2 방향(DR2)으로 연장하여 형성된다. 제6 절연층(L6)에는 복수의 러빙홈(RGV)이 제공되고, 복수의 러빙홈(RGV)은 제1 방향(DR1)으로 배열될 수 있다. 제6 절연층(L6) 상에 배치되는 복수의 발광 소자들(ED)은 러빙홈(RGV)의 연장 방향을 따라 제2 방향(DR2)으로 정렬되고, 제1 방향(DR1)으로 배열될 수 있다.
러빙홈(RGV)의 제1 방향(DR1)으로의 폭(w1)은 발광 소자(ED)의 제1 방향(DR1)으로의 폭(w2)보다 크거나 같을 수 있다. 예를 들어, 발광 소자(ED)의 제1 방향(DR1)으로의 폭(w2)이 대략 1 내지 1.5 마이크로 미터이고, 발광 소자(ED)의 제2 방향(DR2)으로의 길이(LT)는 대략 3.5 마이크로 미터일 수 있다. 이 경우, 러빙홈(RGV)의 제1 방향(DR1)으로의 폭(w1)은 대략 1.5 마이크로 미터일 수 있다.
평면상에서 보았을 때, 발광 소자(ED)의 양단부는 러빙홈(HM) 내에 배치되고, 러빙홈(RGV)에 의해서 발광 소자(ED)의 길이 방향이 제2 방향(DR2)과 나란해지도록 정렬될 수 있다.
본 발명의 일 예로, 발광 소자(ED)의 길이(LT)는 제1 전극(E1)과 제2 전극(E2) 사이의 거리(WT)보다 클 수 있다. 그러나, 이에 한정되지 않으며, 발광 소자(ED)의 길이(LT)는 제1 및 제2 전극(E1, E2) 사이의 거리(WT)보다 작거나 같게 설정될 수 있다.
도면에 도시하지는 않았지만, 발광 소자(ED)의 길이(LT)는 제1 및 제2 전극(E1, E2) 사이의 거리(WT)보다 작거나 같게 설정된 경우, 평면 상에서 보았을 때, 발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과 비중첩할 수 있다.
도 8a 내지 도 8i는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 도시한 도면들이다. 도 8a 내지 도 8i는 도 5에 도시된 표시 패널을 제조하는 과정 중 일부를 도시한 것이다. 도 5를 참조하여 설명한 구성과 동일한 구성에 대한 중복된 설명은 생략한다.
도 8a를 참조하면, 제1 베이스층(BL1)을 준비한다. 별도로 도시되지 않았으나, 제조 공정에 있어서 제1 베이스층(BL1)은 작업 기판(미도시) 상에 배치될 수 있다. 표시 패널이 제조된 이후 작업 기판은 제거될 수 있다.
제1 베이스층(BL1) 위에 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함하는 화소 회로(PXC, 도 3 참조)를 형성한다. 화소 회로(PXC)를 커버하는 제5 절연층(L5)을 형성한다. 제5 절연층(L5)은 유기물을 포함할 수 있다. 제5 절연층(L5)은 적어도 일부에 평탄면을 제공할 수 있다. 제5 절연층(L5) 위에 제1 격벽(BR1) 및 제2 격벽(BR2)을 형성한다.
도 8b를 참조하면, 제5 절연층(L5) 위에 제1 격벽(BR1) 및 제2 격벽(BR2)을 커버하는 제1 도전층(CDL1)을 형성한다. 제1 도전층(CDL1)은 복수의 도전층을 포함할 수 있고, 예를 들어, 제1 도전층(CDL1)은 인듐주석 산화물(ITO), 은(Ag), 및 인듐주석 산화물(ITO)을 순차적으로 적층하여 형성할 수 있다.
도 8c를 참조하면, 제1 도전층(CDL1) 위에 제1 포토레지스트 패턴(OLP1)을 형성한다. 제1 포토레지스트 패턴(OLP1)은 포지티브 포토레지스트층 또는 네가티브 포토레지스트층을 형성 후, 이를 패터닝하여 제공될 수 있다. 예를 들어, 상기 패터닝은 노광 공정 및 현상 공정을 포함할 수 있다.
도 8c 및 도 8d를 참조하면, 제1 포토레지스트 패턴(OLP1)으로부터 노출된 제1 도전층(CDL1)의 일부를 제거한다. 예를 들어, 제1 도전층(CDL1)의 일부를 습식 식각하여, 제1 도전층(CDL1)의 일부를 제거할 수 있다.
제1 도전층(CDL1)의 일부를 제거하면, 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2)이 형성된다. 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2)을 형성한 후, 제1 포토레지스트 패턴(OLP1)을 제거한다.
도 8e를 참조하면, 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2)을 커버하는 제2 도전층(CDL2)을 형성한다. 제2 도전층(CDL2)은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다.
도 8f 및 도 8g를 참조하면, 제2 도전층(CDL2) 위에 제2 포토레지스트 패턴(OLP2)을 형성한다. 제2 포토레지스트 패턴(OLP2)은 포지티브 포토레지스트층 또는 네가티브 포토레지스트층을 형성 후, 이를 패터닝하여 제공될 수 있다. 예를 들어, 상기 패터닝은 노광 공정 및 현상 공정을 포함할 수 있다.
제2 포토레지스트 패턴(OLP2)으로부터 노출된 제2 도전층(CDL2)의 일부를 제거한다. 예를 들어, 제2 도전층(CDL2)의 일부를 습식 식각 또는 건식 식각하여 제2 도전층(CDL2)의 일부를 제거할 수 있다. 제2 도전층(CDL2)의 일부를 제거하면, 제1 캡핑 전극(CPE1) 및 제2 캡핑 전극(CPE2)이 형성된다.
도 8h를 참조하면, 제1 전극(E1), 제2 전극(E2), 및 제5 절연층(L5)을 커버하는 절연 물질층(L6-B)을 형성한다. 절연 물질층(L6-B)은 유기물질을 포함할 수 있다. 예를 들어, 절연 물질층(L6-B)은 폴리 이미드 계열 물질일 수 있다.
도 8i를 참조하면, 절연 물질층(L6-B) 상부에는 절연 물질층(L6-B)을 러빙하기 위한 러빙 롤러(RR)가 배치될 수 있다. 러빙 롤러(RR)는 회전하면서 제2 방향(DR2)으로 이동한다. 러빙 롤러(RR)가 제2 방향(DR2)으로 이동하는 구조를 도시하였으나, 이에 한정되지 않으며, 제1 베이스층(BL1)이 제2 방향(DR2)과 반대하는 방향으로 이동할 수 있다.
러빙 롤러(RR)에는 러빙포(RC)가 감겨 있으며, 러빙포(RC)에는 러빙 파일들(RF)이 일정 간격으로 배열되어 있을 수 있다. 러빙 파일들(RF)의 두께는 발광 소자(ED)의 사이즈, 특히 제1 방향(DR1)으로의 폭(w2)에 따라 다르게 설정될 수 있다.
러빙 롤러(RR)에 의해서 러빙된 절연 물질층(L6-B)의 상면에는 러빙홈(RGV)이 형성된다. 러빙 롤러(RR)가 제2 방향(DR2)으로 이동하기 때문에, 러빙홈(RGV)은 제2 방향(DR2)으로 연장하도록 형성될 수 있다.
도 8j에 도시된 바와 같이, 러빙 공정이 완료되면, 절연 물질층(L6-B)에는 러빙홈(RGV)이 형성되면, 발광 소자(ED)가 포함된 잉크 또는 페이스트 등의 용매를 제1 및 제2 격벽부(BR1, BR2) 사이에서 절연 물질층(L6-B) 상에 제공한다. 상기 용매는 상온 또는 열에 의해 기화될 수 있는 물질일 수 있다. 제1 전극(E1) 및 제2 전극(E2)에 전원을 인가하여, 제1 전극(E1)과 제2 전극(E2) 사이에 전기장을 형성한다. 상기 전기장에 의해 발광 소자(ED)에 쌍 극성이 유도되고, 발광 소자(ED)는 유전 영동 힘에 의해 제1 전극(E1) 및 제2 전극(E2) 사이에 정렬될 수 있다. 제1 전극(E1)과 제2 전극(E2)이 단락된 경우, 전기장이 제대로 형성되지 않을 수 있다. 전기장이 제대로 형성되지 않으면, 발광 소자(ED)는 제대로 정렬되지 않을 수 있다.
본 발명의 실시예에 따르면, 절연 물질층(L6-B) 상에 형성된 러빙홈(RGV)에 의해서 발광 소자들(ED)이 보다 용이하게 제1 및 제2 전극(E1, E2) 사이에 자리를 잡을 수 있고, 러빙홈(RGV)의 연장 방향에 따라 제2 방향(DR2)으로 제대로 정렬될 수 있다. 따라서, 발광 소자(ED)의 정렬 신뢰성이 보다 향상될 수 있다.
도면에 도시하지는 않았지만, 절연 물질층(L6-B)을 패터닝하여, 제6 절연층(L6)을 형성한다. 그 후에 제2 연결 전극(CNE2), 제7 절연층(L7), 제1 연결 전극(CNE1) 및 제8 절연층(L8)을 순차적으로 형성할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
E1: 제1 전극 E2: 제2 전극
ED: 발광 소자 제6 절연층: L6
러빙홈: RGV CNE1: 제1 연결 전극
CNE2: 제2 연결 전극 러빙 롤러: RR

Claims (19)

  1. 화소 회로;
    상기 화소 회로를 커버하는 제1 절연층;
    상기 제1 절연층 위에 배치되고, 제1 방향으로 연장된 제1 격벽부;
    상기 제1 격벽부와 제2 방향으로 이격된 제2 격벽부;
    상기 제1 격벽부 위에 배치되며, 상기 화소 회로와 전기적으로 연결된 제1 전극;
    상기 제2 격벽부 위에 배치되고, 상기 제1 전극과 이격된 제2 전극;
    상기 제1 및 제2 전극 상에 배치되고, 상기 제2 방향으로 러빙홈이 제공된 제2 절연층; 및
    상기 제2 절연층 상에서 상기 러빙홈을 따라 정렬되고, 상기 제1 및 제2 전극과 전기적으로 연결되며, 상기 제1 격벽부 및 상기 제2 격벽부 사이에 배치되는 발광 소자를 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 제2 절연층은 폴리 이미드 계열 물질로 이루어진 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 제1 방향에서 상기 발광 소자의 폭은 상기 러빙홈의 폭보다 작거나 같은 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 제2 방향에서 제1 및 제2 격벽부 사이의 거리는 제1 및 제2 전극 사이의 거리보다 큰 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서, 상기 제2 방향에서 상기 제1 및 제2 전극 사이의 거리는 상기 발광 소자의 제2 방향으로의 길이보다 작은 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 제2 절연층은 적어도 상기 제1 및 제2 격벽부 사이에서 제1 전극, 제1 절연층 및 제2 전극 상에 배치되는 것을 특징으로 하는 표시 장치.
  7. 제1항에 있어서, 상기 제1 전극과 상기 발광 소자를 전기적으로 연결시키는 제1 연결 전극; 및
    상기 제2 전극과 상기 발광 소자를 전기적으로 연결시키는 제2 연결 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서, 상기 제1 전극은 상기 화소 회로와 전기적으로 연결되며 반사성 물질을 포함하는 제1 반사 전극, 및 상기 제1 반사 전극을 커버하는 제1 캡핑 전극을 포함하고,
    상기 제2 전극은 전원 전압을 수신하며 반사성 물질을 포함하는 제2 반사 전극, 및 상기 제2 반사 전극을 커버하는 제2 캡핑 전극을 포함하는 것을 특징으로 하는 표시 장치.
  9. 베이스층 위에 화소 회로를 형성하는 단계;
    상기 화소 회로를 커버하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 제1 방향으로 연장되고, 제2 방향으로 서로 이격되어 배치되는 제1 격벽부 및 제2 격벽부를 형성하는 단계;
    상기 제1 격벽부 위에 상기 화소 회로와 전기적으로 연결된 제1 전극을 형성하고, 상기 제2 격벽부 위에 상기 제1 전극과 이격된 제2 전극을 형성하는 단계;
    상기 제1 절연층, 상기 제1 및 제2 전극 상에 절연 물질층을 형성하는 단계;
    상기 절연 물질층 상에 상기 제2 방향으로 러빙홈을 형성하여 제2 절연층을 형성하는 단계;
    상기 제1 격벽부 및 상기 제2 격벽부 사이에서 상기 제2 절연층 위에 발광 소자를 제공하는 단계; 및
    상기 러빙홈을 따라 상기 발광 소자를 정렬하는 단계를 포함하는 표시 장치 제조 방법.
  10. 제9항에 있어서, 상기 제2 절연층을 형성하는 단계는,
    상기 절연 물질층 상에 러빙포가 감긴 러빙 롤러를 배치하는 단계;
    러빙 롤러를 회전하면서 제2 방향으로 이동시켜, 상기 제2 방향으로 상기 러빙홈을 형성하는 단계; 및
    상기 러빙홈이 형성된 제2 절연층을 완성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  11. 제10항에 있어서, 상기 러빙포는 러빙 파일을 구비하고,
    상기 러빙 파일의 두께는 상기 발광 소자의 상기 제1 방향으로의 폭에 따라 다르게 설정되는 것을 특징으로 하는 표시 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제1 방향에서 상기 발광 소자의 폭은 상기 러빙홈의 폭보다 작거나 같은 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제9항에 있어서, 상기 절연 물질층은 폴리 이미드 계열 물질을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제9항에 있어서, 상기 제1 전극은 반사성 물질을 포함하는 제1 반사 전극, 및 상기 제1 반사 전극을 커버하는 제1 캡핑 전극을 포함하고, 상기 제2 전극은 전원 전압을 수신하며 반사성 물질을 포함하는 제2 반사 전극, 및 상기 제2 반사 전극을 커버하는 제2 캡핑 전극을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제14항에 있어서, 상기 제1 전극 및 상기 제2 전극을 형성하는 단계는,
    상기 제1 절연층, 상기 제1 및 제2 격벽부 위에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴으로부터 노출된 상기 제1 도전층의 일부를 제거하여 상기 제1 반사 전극 및 상기 제2 반사 전극을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 제거한 후, 상기 제1 반사 전극 및 상기 제2 반사 전극을 커버하는 제2 도전층을 형성하는 단계;
    상기 제2 도전층 위에 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴으로부터 노출된 상기 제2 도전층의 일부를 제거하여 상기 제1 캡핑 전극 및 상기 제2 캡핑 전극을 형성하는 단계를 포함하는 표시 장치 제조 방법.
  16. 제15항에 있어서, 상기 제1 도전층은 반사성 물질을 포함하고,
    제2 도전층은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제9항에 있어서, 상기 제1 전극과 상기 발광 소자를 전기적으로 연결시키는 제1 연결 전극을 형성하는 단계; 및
    상기 제2 전극과 상기 발광 소자를 전기적으로 연결시키는 제2 연결 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제1 연결 전극을 형성하는 단계 이전에,
    상기 제2 연결 전극을 커버하는 제3 절연층을 형성하는 단계를 더 포함하고,
    상기 제1 연결 전극은 제3 절연층 상에 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제18항에 있어서, 상기 제1 연결 전극 및 제3 절연층을 커버하는 제4 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100806803B1 (ko) 2001-05-14 2008-02-22 엘지.필립스 엘시디 주식회사 액정표시소자의 배향막 러빙방법
KR20180007025A (ko) 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR102608419B1 (ko) * 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR102574603B1 (ko) 2016-07-15 2023-09-07 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR102633079B1 (ko) * 2016-10-28 2024-02-01 엘지디스플레이 주식회사 발광 다이오드 디스플레이 장치
US10157572B2 (en) * 2016-11-01 2018-12-18 Innolux Corporation Pixel driver circuitry for a display device
KR102454083B1 (ko) * 2017-08-30 2022-10-12 엘지디스플레이 주식회사 마이크로-led 표시장치 및 그 제조방법
KR102621668B1 (ko) * 2018-11-08 2024-01-09 삼성디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법
KR102624516B1 (ko) * 2018-12-04 2024-01-16 삼성디스플레이 주식회사 표시장치 및 이의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942508B2 (en) 2020-09-04 2024-03-26 Samsung Display Co., Ltd. Pixel and display device including the same

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