KR20200035333A - 다이-스킵 와이어-본드들을 갖는 반도체 디바이스 - Google Patents

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웨스턴 디지털 테크놀로지스, 인코포레이티드
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Abstract

긴 길이를 갖는 본드 와이어들을 제공하기 위해 본드 와이어들이 다이 스택 내의 다이들을 스킵하는 와이어-본딩된 다이 스택을 포함하는 반도체 디바이스가 개시된다. 일례에서, 반도체 다이들은 다이들이 축들 중 하나만을 따라서 짝수번 다이들에 대해 산재되고 엇갈리는 홀수번 다이들을 포함하도록 2개의 직교 축들을 따르는 오프셋들을 갖고서 서로의 상단 상에 적층된다. 와이어-본드들은 홀수번 다이들 사이에 형성되어 짝수번 다이들을 스킵할 수 있고, 와이어-본드들은 짝수번 다이들 사이에 형성되어 홀수번 다이들을 스킵할 수 있다. 본드 와이어들의 긴 길이는 반도체 다이들의 기생 커패시턴스에 비해 와이어-본드들의 인덕턴스를 증가시켜서, 이에 의해, 반도체 디바이스의 신호 경로 대역폭을 증가시킨다.

Description

다이-스킵 와이어-본드들을 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH DIE-SKIPPING WIRE BONDS}
휴대용 소비자 전자기기에 대한 수요의 강한 성장은 고용량 저장 디바이스들에 대한 필요성을 이끌고 있다. 플래시 메모리 저장 카드와 같은 비휘발성 반도체 메모리 디바이스들은 디지털 정보 저장 및 교환에 대한 계속 증가하는 수요를 충족시키기 위해 널리 사용된다. 그들의 휴대성, 다목적성 및 까다로운 설계는, 그들의 높은 신뢰도 및 대용량성과 함께, 그러한 메모리 디바이스들이, 예를 들어 디지털 카메라, 디지털 뮤직 플레이어, 비디오 게임 콘솔, PDA, 셀룰러 전화기, 및 솔리드 스테이트 드라이브(solid state drive, SSD)를 비롯한 매우 다양한 전자 디바이스들에서 사용하기에 이상적이 되게 하였다.
반도체 메모리 디바이스들은, 종종, 기판 상의 오프셋 스택(offset stack)에 실장된 다수의 메모리 다이들을 포함하는 SiP(System in a Package) 디바이스로 형성된다. 반도체 다이들은 각각의 다이에 부착된 와이어-본드를 사용하여 서로 그리고 기판에 전기적으로 커플링되어, 다이 스택에 캐스케이드-다운(cascade down)할 수 있다. 그러한 종래의 와이어-본딩된 패키지들에 대한 단점은 오늘날의 적층된 패키지들에서 사용되는 본드 와이어들이 반도체 다이들의 기생 커패시턴스에 비해 낮은 인덕턴스들을 갖는다는 것이다. 인덕턴스에 비해 이러한 큰 커패시턴스는 수백 메가헤르츠 정도의 낮은 신호 대역폭을 초래한다. 신호 대역폭에서의 이러한 제한은, 이어서, 서로 그리고 기판에 와이어-본딩될 수 있는 다이들의 수를 제한하는 것을 비롯한 단점들을 갖는다.
도 1은 본 발명의 실시예들에 따른 반도체 디바이스를 형성하기 위한 흐름도이다.
도 2는 본 발명의 실시예들에 따른, 기판 상에 실장된 반도체 다이의 스택의 사시도이다.
도 3은 본 발명의 실시예들에 따른, 기판 상에 실장된 반도체 다이의 스택의 평면도이다.
도 4는 본 발명의 실시예들에 따른, 반도체 다이의 스택 상에 형성된 와이어-본드들의 제1 그룹의 사시도이다.
도 5는 본 발명의 실시예들에 따른, 반도체 다이의 스택 상에 형성된 와이어-본드들의 제1 그룹의 평면도이다.
도 6은 본 발명의 실시예들에 따른, 반도체 다이의 스택 상에 형성된 와이어-본드들의 제1 및 제2 그룹들의 사시도이다.
도 7은 본 발명의 실시예들에 따른, 반도체 다이의 스택 상에 형성된 와이어-본드들의 제1 및 제2 그룹들의 평면도이다.
도 8은 본 발명의 실시예들에 따른, 반도체 다이의 스택의 모든 다이 본드 패드들 상의 와이어-본드들의 평면도이다.
도 9는 본 발명의 대안의 실시예들에 따른, 반도체 다이의 스택 상에 형성된 와이어-본드들의 그룹의 사시도이다.
도 10은 본 발명의 대안의 실시예들에 따른, 반도체 다이의 스택 상에 형성된 와이어-본드들의 그룹의 평면도이다.
도 11은 본 발명의 대안의 실시예들에 따른, 반도체 다이의 스택의 모든 다이 본드 패드들 상의 와이어-본드들의 평면도이다.
도 12는 본 발명의 추가 대안의 실시예에 따른, 반도체 다이의 스택의 다이 본드 패드들 상의 와이어-본드들의 평면도이다.
도 13은 본 발명의 다른 대안의 실시예에 따른, 반도체 다이의 스택의 다이 본드 패드들 상의 와이어-본드들의 평면도이다.
도 14는 본 발명의 추가 대안의 실시예에 따른, 반도체 다이의 스택의 다이 본드 패드들 상의 와이어-본드들의 평면도이다.
도 15는 본 발명의 실시예들에 따른 완성된 반도체 패키지의 에지 도면이다.
도 16 및 도 17은 종래의 와이어-본드들을 사용한 반도체 다이들의 부분 평면도 및 에지 도면이다.
도 18 및 도 19는 본 발명의 실시예들에 따른, 와이어-본드들을 사용한 반도체 다이들의 부분 평면도 및 에지 도면이다.
도 20 및 도 21은 본 발명의 추가 실시예에 따른, 와이어-본드들을 사용한 반도체 다이들의 부분 평면도 및 에지 도면이다.
도 22는 본 발명의 실시예들에 의해 제공되는 향상된 대역폭을 예시한 그래프이다.
본 발명이 도면들을 참조하여 이제 기술될 것이며, 이들은, 실시예들에서, 본드 와이어들이 다이 스택 내의 다이들을 스킵하여 긴 길이를 갖는 본드 와이어들을 제공하는 와이어-본딩된 다이 스택을 포함하는 반도체 디바이스에 관한 것이다. 일례에서, 반도체 다이들은 2개의 직교 축들을 따라서 오프셋 상태로 서로의 상부 상에 적층된다. 다이들은 다이의 다이 본드 패드들이 노출되도록 제1 방향으로(예컨대, y-축을 따라서) 연속 계단형 오프셋을 갖고서 적층될 수 있다. 다이들은, 또한, 스택 내의 홀수번 다이들이 서로 정렬하고 스택 내의 짝수번 다이들이 서로 정렬하도록 제2 방향으로(예컨대, x-축을 따라서) 교번 계단형 오프셋을 갖고서 적층될 수 있다.
이어서, 와이어-본드들이 스택 위로 형성되어, 스택 내의 교번(예컨대, 홀수번) 다이들을 접속시킬 수 있다. 스택 내의 최상부의 2개의 다이들은 서로 와이어-본딩될 수 있고, 이어서, 와이어-본드들이 스택 아래로 형성되어, 스택 내의 교번(예컨대, 짝수번) 다이들을 접속시킬 수 있다. X-축을 따르는 홀수번 다이들 및 짝수번 다이들의 오프셋은 본드 와이어들의 2개 컬럼(column)이 각각의 다이 상의 모든 대응하는 다이 본드 패드들을 접속시키는 것을 허용한다. 다이-스킵(die-skipping) 와이어-본드들의 2개 컬럼을 사용하여, 스택 내의 엇갈린 다이들의 각각의 대응하는 핀이 서로 그리고 기판에 접속된다.
게다가, 교번 다이들이 서로 와이어-본딩되므로, 본드 와이어들의 길이는 스택 내의 각각의 다이에 접속되는 종래의 본드 와이어들에 비해 증가된다. 본드 와이어들의 길이를 증가시킴으로써, 와이어-본드 회로의 인덕턴스가 기생 커패시턴스에 비해 증가되어, 이에 의해, 반도체 디바이스의 신호 경로 대역폭을 증가시킨다.
본 발명은 많은 상이한 형태들로 구현될 수 있고 본 명세서에서 기술되는 실시예들로 제한되는 것으로 해석되어서는 안 된다는 것이 이해된다. 오히려, 이러한 실시예들은 본 개시내용이 철저하고 완전하도록 그리고 본 발명을 당업자에게 충분히 전달하도록 제공된다. 실제로, 본 발명은 첨부된 청구범위에 의해 정의되는 바와 같은 기술의 범주 및 사상 내에 포함되는 이러한 실시예들의 대안물, 수정물 및 등가물을 포함하고자 한다. 더욱이, 본 발명의 아래의 상세한 설명에서, 많은 구체적인 세부사항들이 본 발명의 철저한 이해를 제공하기 위해 기술된다. 그러나, 본 발명이 그러한 구체적인 세부사항들 없이 실시될 수 있다는 것은 당업자에게 명백할 것이다.
본 명세서에서 사용될 수 있는 바와 같은 "상단"과 "하단", "상부"와 "하부", 및 "수직"과 "수평"이라는 용어들, 및 그들의 형식들은 단지 예시로서 그리고 설명의 목적만을 위한 것이며, 언급된 항목이 위치 및 배향에서 교환될 수 있기 때문에 기술의 설명을 제한하고자 하는 것은 아니다. 또한, 본 명세서에서 사용된 바와 같이, "실질적으로" 및/또는 "약"이라는 용어들은 특정된 치수 또는 파라미터가 주어진 응용예에 대해 허용가능한 제조 공차 내에서 달라질 수 있음을 의미한다. 일 실시예에서, 허용가능한 제조 공차는 주어진 치수의 ± 2.5%이다.
본 발명의 일 실시예가 도 1의 흐름도, 및 도 2 내지 도 21의 사시도, 평면도 및 에지 도면을 참조하여 이제 설명될 것이다. 도면들이 개별 반도체 디바이스(100) 또는 그의 일부분을 도시하고 있지만, 디바이스(100)는 스케일의 경제성을 달성하기 위해 기판 패널들 상의 복수의 다른 반도체 디바이스들과 함께 배치-프로세싱(batch process)될 수 있다는 것이 이해된다. 기판 패널들 상의 디바이스들(100)의 로우(row)들 및 컬럼들의 수는 달라질 수 있다.
반도체 디바이스(100)의 제조를 위한 기판 패널은 복수의 기판들(102)로 시작된다(역시, 하나의 그러한 기판이 도 2 내지 도 21에 도시되어 있음). 기판(102)은 인쇄 회로 보드(PCB), 리드프레임 또는 테이프 자동 본딩(tape automated bonded, TAB) 테이프를 비롯한 다양한 여러 가지 칩 캐리어 매체일 수 있다. 기판(102)이 PCB인 경우, 기판은 한 쌍의 전도성 층들 사이에 개재되는 코어로 형성될 수 있다. 코어는, 예를 들어 폴리이미드 라미네이트, FR4 및 FR5를 포함하는 에폭시 수지, 비스말레이미드 트라이아진(bismaleimide triazine, BT) 등과 같은 다양한 유전체 재료들로 형성될 수 있다. 전도성 층들은 구리 또는 구리 합금, 도금된 구리 또는 도금된 구리 합금, 합금 42(42Fe/58Ni), 구리 도금 강, 또는 기판 패널들 상에서 사용하기에 적합한 다른 금속 및 재료로 형성될 수 있다.
비아들, 리드들 및/또는 패드들의 전도성 패턴이, 단계(200)에서, 기판(102) 내에 그리고 이를 통해 형성될 수 있다. 기판(102)은 스루-홀 비아(through-hole via)들을 한정하도록 드릴링될 수 있는데, 이들은 후속으로 전도성 금속으로 도금 및/또는 충전된다. 이어서, 전기 트레이스들 및 접촉 패드들의 컨덕턴스 패턴이 기판(102)의 상단 및/또는 하단 주 평면 표면들 상에 형성될 수 있다. 도 2는 기판(102)의 제1 주 평면 표면 상에 형성되는 트레이스들(108) 및 접촉 패드들(110)을 포함하는 컨덕턴스 패턴 및 비아들(104)의 일례를 도시한다. 도 15는 기판(102)의 제2 주 평면 표면 상에 형성된 접촉 패드들(112)의 일례를 도시한다.
기판(102)의 표면들 상에 보여지는 비아들(104), 트레이스들(108), 및 접촉 패드들(110, 112)의 패턴은 예시이고, 기판(102)은 추가 실시예들에서 더 많은 또는 더 적은 비아들, 트레이스들 및/또는 접촉 패드들을 포함할 수 있으며, 이들은 추가 실시예들에서 상이한 위치들에 있을 수 있다. 기판(102)의 상단 및/또는 하단 표면들 상의 컨덕턴스 패턴은, 예를 들어 다양한 포토리소그래피 프로세스들을 비롯한 다양한 공지된 프로세스들에 의해 형성될 수 있다.
도 1을 다시 참조하면, 다음으로, 단계(204)에서 기판(102)이 검사될 수 있다. 이러한 단계는 자동 광학 검사(automatic optical inspection, AOI)를 포함할 수 있다. 일단 검사되면, 단계(206)에서, 솔더 마스크가 기판(102)의 상부 및/또는 하부 표면들에 적용될 수 있다. 솔더 마스크가 적용된 후에, 접촉 패드들(110), 및 컨덕턴스 패턴들 상에 솔더링될 임의의 다른 영역들이, 공지된 전기도금 또는 박막 침착 프로세스 내의 단계(208)에서, 예를 들어 Ni/Au, 합금 42 등으로 도금될 수 있다. 다음으로, 기판(102)은 기판(102)이 적절하게 작동하고 있다는 것을 보장하기 위해 단계(210)에서 동작 테스팅을 겪을 수 있다. 단계(212)에서, 기판은 오염, 스크래치, 및 변색을 확인하기 위해, 예를 들어 자동 시각적 검사(automated visual inspection, AVI) 및 최종 시각적 검사(final visual inspection, FVI)를 비롯하여, 시각적으로 검사될 수 있다. 이러한 단계들 중 하나 이상은 추가 실시예들에서 생략되거나 상이한 순서로 수행될 수 있다.
기판(102)이 검사를 통과한다고 가정하면, 다음으로, 예를 들어 도 2에 도시된 수동 컴포넌트들(114)이 단계(214)에서 기판(102)에 부착될 수 있다. 하나 이상의 수동 컴포넌트들은, 예를 들어 하나 이상의 커패시터들, 저항기들 및/또는 인덕터들을 포함할 수 있지만, 다른 컴포넌트들이 고려된다. 수동 컴포넌트들은 단지 예로서 도시된다.
단계(220)에서, 하나 이상의 반도체 다이들(120)이 도 2 및 도 3의 사시도 및 평면도에 도시된 바와 같이 기판(102) 상에 실장될 수 있다. 반도체 다이들(120)은, 예를 들어 2D NAND 플래시 메모리 또는 3D BiCS(Bit Cost Scaling), V-NAND 또는 다른 3D 플래시 메모리와 같은 메모리 다이들일 수 있지만, 다른 타입들의 다이들(120)이 사용될 수 있다. 이러한 다른 타입들의 반도체 다이들은 ASIC과 같은 제어기 다이들, 또는 SDRAM, DDR SDRAM, LPDDR 및 GDDR과 같은 RAM을 포함하지만 이로 제한되지 않는다.
각각의 다이는 반도체 다이의 에지를 따라서(x-방향으로) 다수의 다이 본드 패드들(122)을 포함할 수 있다. 각각의 다이 본드 패드는 본 명세서에서 채널로 지칭되는데, 이때 각각의 다이 상의 제1 다이 본드 패드(도 3에서 최하단)가 임의적으로 제1 채널로 지칭되고, 각각의 다이 상의 제2 다이 본드 패드(도 3에서 하단으로부터 두번째)가 본 명세서에서 임의적으로 제2 채널로 지칭되고, 반도체 다이들(120) 상의 다이 본드 패드들(122)의 나머지에 대해 기타등등이 된다. 아래에 설명되는 실시예들에서, 모든 다이들 상의 제1 채널 다이 본드 패드들 각각은 서로 그리고 기판(102)에 접속될 수 있고, 모든 다이들 상의 제2 채널 다이 본드 패드들 각각은 서로 그리고 기판에 접속될 수 있고, 다이들(120)의 다이 본드 패드들(122)에 걸쳐서 기타등등이 될 수 있다.
본 발명의 태양들에 따르면, 반도체 다이들(120)은 도면들에서 x-축 및 y-축으로 임의적으로 라벨링된 2개의 직교 축들을 따라서 서로로부터 오프셋된 상태로 기판(102) 상에 적층될 수 있다. 예를 들어, 반도체 다이들(120)은 서로의 위에 적층될 수 있는데, 이때 각각은 y-축을 따라서 포지티브 오프셋되어, 예를 들어 도 2 및 도 3에 도시된 바와 같이, y-방향으로 계단형 다이 스택을 형성한다. 실시예들에서, 다이들(120)(도면들에서, 다이 D1 내지 다이 D8로도 라벨링됨) 각각은 y-축을 따라서 동일한 양이 오프셋된다. y-축을 따르는 오프셋은, 각각의 다이 상의 다이 본드 패드들(122)을 아래에서 설명되는 바와 같은 와이어-본딩을 위해 커버되지 않고 노출된 상태로 남기기에 충분하다.
다이들(120)은, 또한, x-축을 따르는 교번하는 포지티브 및 네거티브 오프셋들을 갖고서 서로의 위에 적층되어, 예를 들어 도 2 및 도 3에 도시된 바와 같이, x-방향으로 서로에 대해 산재되고 엇갈리는 홀수번 및 짝수번 다이들의 다이 스택을 형성할 수 있다. 다이들(120)은, 홀수 다이들(도 2 및 도 3에서의 다이들 D1, D3, D5 및 D7) 각각이 x-방향을 따라서 기판(102) 상에서 서로 그리고 접촉 패드(110)와 정렬할 수 있도록 x-방향을 따라서 엇갈릴 수 있다. 짝수 다이들(도 2 및 도 3에서의 다이들 D2, D4, D6 및 D8) 각각은 x-방향을 따라서 서로 정렬할 수 있다. 실시예들에서, 각각의 접촉 패드(110) 및 다이 본드 패드(122)는, 도 3에 도시된 바와 같이, 각각의 인접한 다이 본드 패드로부터 피치 p만큼 이격될 수 있다. 실시예들에서, 피치 p는 120 μm일 수 있지만, 피치는 추가 실시예들에서의 피치보다 크거나 작을 수 있다. 홀수 다이들(120)은 짝수 다이들(120)에 대해 x-축을 따라서 ½p = 60 μm의 거리만큼 엇갈릴 수 있다. 이러한 간격으로, 짝수 다이들 상의 각각의 다이 본드 패드(122)는 홀수 다이들 상의 다이 본드 패드들(122)의 각각의 쌍 사이에 직접 놓이고, 그 역도 성립한다. 홀수 및 짝수 다이들(120)이 추가 실시예들에서 본드 패드들(122) 사이의 피치의 ½ 이외의 거리만큼 엇갈릴 수 있다는 것이 이해된다.
스택에서 보여지는 다이들(120)의 수는 단지 예시일 뿐이다. 실제로, 예를 들어 8개, 16개, 32개 또는 64개의 다이들을 포함하는, 다이 스택 내에 다수의 다이들(120)을 가능하게 하는 큰 신호 대역폭을 다이 스택에 제공하는 것이 본 발명의 특징이다. 추가 실시예들에는, 4개 또는 다른 개수의 다이들이 있을 수 있다. 다이들은 다이 부착 필름을 사용하여 기판에 그리고/또는 서로 부착될 수 있다. 일례로서, 다이 부착 필름을 B-스테이지로 경화시켜서 스택 내의 다이들(120)을 예비 부착시키고, 후속으로, 최종 C-스테이지로 경화시켜서 다이들(120)을 기판(102)에 영구적으로 부착시킬 수 있다.
단계(224)에서, 반도체 다이들(120)은 와이어-본드들을 사용하여 기판(102)에 그리고 서로 전기적으로 상호접속될 수 있다. 도 4 및 도 5는 각각의 다이들(120) 상의 제1 채널 다이 본드 패드들 사이에 형성된 본드 와이어들(130)의 제1 그룹의 사시도 및 평면도를 도시한다. 본 발명의 일 태양에 따르면, 본드 와이어들(130)은 스택 내의 모든 반도체 다이들(120)에 대해 제1 채널 다이 본드 패드들(122)(예컨대, 도 5의 최하단)을 접속시키기 위해 2개 컬럼의 본드 와이어들을 사용하여 교번 레벨들 상의 다이들에 본딩될 수 있다. 도 4 및 도 5에 도시된 일례에서, 와이어-본드들은 기판(102)과 다이 D1 사이에 형성될 수 있다. 각각의 홀수 다이들 D1, D3, D5 및 D7 사이에서 연장되는 와이어-본드들이 또한 형성될 수 있다(짝수 다이들을 스킵함). 각각의 짝수 다이들 D2, D4, D6 및 D8 사이에서 연장되는 와이어-본드들이 추가로 형성될 수 있다(홀수 다이들을 스킵함). 와이어-본드가, 또한, 이 예에서 2개의 최상단 다이들 D7과 D8 사이에 형성될 수 있다. 결과는, 각각의 다이의 제1 채널 다이 본드 패드들이 서로 와이어-본딩되어, 다이 레벨을 스킵하고, 2개 컬럼의 본드 와이어들(130)을 사용하는 것이다. 본 명세서에 사용되는 바와 같이, 제1 다이와 제2 다이 "사이에서 연장"되는 본드 와이어는, 본드 와이어가 제1 다이에 본딩되는 제1 부분 및 제2 다이에 본딩되는 제2 부분을 가지며, 제1 부분과 제2 부분 사이에는 본드 와이어와 다이의 접촉이 없다는 것을 의미한다.
전술된 와이어-본드들은 다양한 와이어-본드 기법들을 이용하여 형성될 수 있다. 일례에서, 와이어-본드 모세관(도시되지 않음)이 초기에 열, 초음파 에너지 및/또는 압력을 이용하여 기판(102)의 접촉 패드(110) 상에 볼을 형성할 수 있다. 이어서, 모세관은 와이어를 희생하고(pay out), 다시 열, 초음파 에너지 및/또는 압력을 이용하여 다이 D1의 제1 채널 다이 본드 패드(122) 상에 웨지 본드(wedge bond)를 형성할 수 있다. 이어서, 모세관은 다이 D1의 제1 다이 본드 패드(122) 상에 볼 본드를 형성할 수 있고, 이어서, 와이어를 희생하고 다이 D3의 제1 다이 본드 패드(122) 상에 웨지 본드를 형성할 수 있다. 동일한 프로세스가 다이 스택 위로 계속되어, 다이들 D3과 D5, 다이들 D5와 D7, 및 마지막으로 (단일 다이 점프로) 다이들 D7과 D8 사이에서 볼 본드들 및 웨지 본드들을 형성할 수 있다. 이어서, 모세관은 다이 D2의 제1 다이 본드 패드로 아래로 이동할 수 있고, 볼 본드를 형성할 수 있고, 이어서, 와이어를 희생하고 다이 D4의 제1 채널 다이 본드 패드(122) 상에 웨지 본드를 형성할 수 있다. 이어서, 모세관은 다이 스택 위로 계속되어, 다이들 D4와 D6 및 다이들 D6과 D8 사이에 볼 본드들 및 웨지 본드들을 형성하여, 2개 컬럼의 와이어-본드들을 완성할 수 있다.
2개 컬럼에서 다이들을 스킵하여 형성되는 와이어-본드들이, 추가 실시예들에서, 다른 타입의 와이어-본드들을 사용하여, 다른 방법들에 의해, 그리고/또는 다른 순서들로 제조될 수 있다는 것이 이해된다. 예를 들어, 와이어-본드들이 스택 위에 제조되고, 상단에서 U-턴(U-turn)되고, 이어서, 스택 아래로 제조되는 것이 가능하다. 게다가, 위의 실시예에서, 다이들 각각의 제1 채널 다이 본드 패드들은, 본드 와이어들이 다이 스택에 걸쳐서 제2 채널, 제3 채널 등의 다이 본드 패드들 중 임의의 것에 적용되기 전에 함께 와이어-본딩되었다(y-방향으로 진행함). 추가 실시예에서, 기판(102)과 제1 다이 D1의 모든 본드 패드들(122) 사이의 모든 와이어-본드들이 제조될 수 있다(x-방향으로 진행함). 일단 모든 본드들이 기판과 D1 사이에 형성되면, D1로부터의 모든 와이어-본드들이 다음 다이(들)에 대해 제조될 수 있고, 다이 스택에 걸쳐서 그 위로 기타등등이 될 수 있다.
실시예들에서, 본드 와이어들(130)에 사용되는 와이어는 금으로 형성될 수 있지만, 예를 들어 알루미늄, 구리 또는 다른 금속 및 합금을 비롯한 다른 재료로 제조될 수 있다. 와이어의 직경은 0.7 mil 내지 2.0 mil일 수 있지만, 와이어 직경은 추가 실시예들에서 그보다 더 얇거나 더 두꺼울 수 있다.
도 4 및 도 5의 실시예에서, x-축을 따라서 다이들(120)의 엇갈린 오프셋이 주어지면, 다이들의 교번하는 레벨들 상의 제1 채널들은 y-축을 따라서 다이 스택까지 곧바로 진행하는 본드 와이어들로 서로 와이어-본딩될 수 있다. 다이 본드 패드들 사이에 피치의 ½의 엇갈린 오프셋이 주어지면, 본드 와이어들의 제1 컬럼과 제2 컬럼 사이의 간격이 최대화될 수 있다. 이는 각각의 컬럼 내의 본드 와이어들이 함께 단락되는 기회를 최소화한다.
도 4 및 도 5의 실시예에서, 다이들(120)은, 홀수 다이들의 다이 본드 패드가 기판(102) 상의 그들의 대응하는 접촉 패드(110)와 정렬되고 짝수 다이들이 x-축을 따라서 거리 + ½ p만큼 엇갈리도록 적층된다. 대안의 실시예에서, 다이들(120)은, 홀수 다이들의 다이 본드 패드들이 기판(102) 상의 그들의 대응하는 접촉 패드(110)와 정렬되고 짝수 다이들이 x-축을 따라서 거리 - ½ p만큼 엇갈리도록 적층될 수 있다. 언급된 바와 같이, 다이는 추가 실시예들에서 ½ p보다 크거나 작은 거리만큼 엇갈릴 수 있다.
도 4 및 도 5의 실시예에서, 제1 채널 다이 본드 패드들(122)은 데이터 신호들이 다이 스택 내의 반도체 다이들(120) 상의 제1 채널 다이 본드 패드(122)로/로부터 전달되도록 기판 상의 데이터 신호 핀에 접속될 수 있다. 데이터 신호들을 전달하는 채널들에 대해, 전술된 바와 같이 다이 레벨들을 스킵하는 와이어-본드들이 형성될 수 있다. 그러나, 다이 본드 패드가 데이터 신호 전달 채널 이외의 것인 경우, 와이어-본드들이 다이 레벨을 스킵하지 않고서 형성될 수 있다. 예를 들어, 도 6 및 도 7은 다이(120)들 각각의 제2 채널 다이 본드 패드들(122) 상에 형성된 와이어-본드들의 사시도 및 평면도이다. 이러한 예에서, 각각의 다이(120)의 제2 채널 다이 본드 패드(122)는 전력 또는 접지 채널일 수 있다. 언급된 바와 같이, 이 경우에, 와이어-본드들은 다이를 스킵하지 않으면서 각각의 레벨에 형성될 수 있다. 다이들의 엇갈린 오프셋이 주어지면, 와이어-본드들은 지그재그 패턴을 갖는 단일 컬럼으로 형성되어, 제2 채널 다이 본드 패드들 각각을 바로 인접한 홀수 및 짝수 다이들(120) 사이에서 서로 접속시킬 수 있다.
상기와 같이, 도 6 및 도 7의 일례에서, 와이어-본드 모세관은 열, 초음파 에너지 및/또는 압력을 이용하여 기판(102)의 제2 접촉 패드(110) 상에 볼을 형성할 수 있다. 이어서, 모세관은 와이어를 희생하고, 다시 열, 초음파 에너지 및/또는 압력을 이용하여 다이 D1의 제2 다이 본드 패드(122) 상에 웨지 본드를 형성할 수 있다. 이어서, 모세관은 다이 D1의 제1 다이 본드 패드(122) 상에 볼 본드를 형성할 수 있고, 이어서, 와이어를 희생하고 다이 D2의 제2 다이 본드 패드(122) 상에 웨지 본드를 형성할 수 있다. 동일한 프로세스가 다이 스택 위로 계속되어, 다이들 D2, D3, D4, D5, D6, D7 및 D8 사이에서 지그재그 패턴으로 볼 본드들 및 단일 점프 웨지 본드들을 연속으로 형성할 수 있다. 각각의 다이(120)의 제2 다이 본드 패드들 사이의 와이어-본드들은 추가 실시예들에서 다른 타입의 와이어-본드들에 의해 그리고 다른 방법들에 의해 제조될 수 있는 것이 이해된다.
도 8은 16개의 다이들(120)(D1 내지 D16)을 포함하는 다이 스택의 평면도로서, 이때 전술된 실시예들에 따르면, 동일한 채널 본드 패드들(122) 모두가 서로 그리고 기판(102)에 와이어-본딩된다. 도 8은 2개 컬럼들에서 다이 스킵 본드 와이어들(130)과 와이어-본딩되는 4개의 데이터 전달 채널들을 도시한다. 도 8은 지그재그 패턴으로 그리고 다이 스킵 와이어-본드들이 없이 본드 와이어들(130)과 와이어-본딩되는 2개의 전력/접지 채널들(제2 및 마지막)을 도시한다. 이러한 채널들, 및 (전술된 바와 같은) 각각의 다이 상의 다이 본드 패드들(122)의 수는 설명 목적을 위해 예시되며, 추가 실시예들에서 달라질 수 있다.
도 6 내지 도 8에 도시된 실시예들에서, 기판(102)을 다이(D1)에 와이어-본딩하였다. 도 9 내지 도 11의 사시도 및 평면도에 도시된 추가 실시예들에서, 기판(102)은 다이 D1을 스킵하고서 다이(D2)에 와이어-본딩될 수 있다. 도 6 내지 도 8의 실시예에서, 다이들(120)은, 짝수 다이들의 다이 본드 패드들이 기판(102) 상의 그들의 대응하는 접촉 패드(110)와 정렬되고 홀수 다이들이 x-축을 따라서 거리 + ½ p만큼 엇갈리도록 적층된다. 도 9 내지 도 11의 실시예에서, 다이들(120)은, 짝수 다이들의 다이 본드 패드들이 기판(102) 상의 그들의 대응하는 접촉 패드(110)와 정렬되고 홀수 다이들이 x-축을 따라서 거리 - ½ p만큼 엇갈리도록 교번 적층될 수 있다. 다이들(120)은 추가 실시예들에서 ½ p보다 크거나 작은 거리만큼 엇갈릴 수 있다.
도 9 및 도 10은, 각각, 8개의 반도체 다이들(120)을 포함하는 일 실시예를 도시한 사시도 및 평면도이다. 기판(102)은 다이 D2에 와이어-본딩되고, 짝수 다이들 D2, D4, D6, 및 D8은 서로 와이어-본딩된다. 홀수 다이들 D1 내지 D7은 서로 와이어-본딩되고, 최상단 다이들 D7 및 D8은 서로 와이어-본딩된다. 도 11은 16개의 다이들(120)(D1 내지 D16)을 포함하는 다이 스택의 평면도로서, 이때 도 9 및 도 10의 실시예에 따르면, 모든 다이 본드 패드들(122)이 서로 그리고 기판(102)에 와이어-본딩된다. 도 11은 2개 컬럼에서 다이 스킵 본드 와이어들(130)과 와이어-본딩되는 데이터 전달 채널들, 및 지그재그 패턴으로 그리고 다이 스킵 와이어-본드들 없이 본드 와이어들(130)과 와이어-본딩되는 전력/접지 채널들을 도시한다. 와이어-본드들을 형성하기 위한 전술된 기술들 중 임의의 것이 이용될 수 있다.
전술된 실시예들에서, 2개의 직선 컬럼들에서 다이 스택의 위/아래로 레벨들을 스킵하고서 연장되는 본드 와이어들(130)을 사용하여 동일한 신호 전달 채널의 다이 본드 패드들이 서로 접속될 수 있다. 추가 실시예들에서, 동일한 신호 전달 채널의 다이 본드 패드들은 본드 와이어들(130)을 사용하여 접속될 수 있는데, 여기서 일부는 다이 스택 위로 직선으로 레벨들을 스킵하고서 연장되고, 다른 것들은 다이 스택 위로 또는 아래로 대각선으로 레벨들을 스킵하지 않고서 연장된다. 도 12의 평면도는 16-다이 스택을 사용하는 이러한 실시예에 따른 배선 스킴들의 몇 가지 상이한 예들을 도시한다. 제1(최하단) 예에서, 제1 채널 다이 본드 패드들(122)을 접속시키는 본드 와이어들(130)은, 그들이, 2개의 다이 위로 직선으로, 하나의 다이 뒤로 대각선으로, 2개의 다이 위로 직선으로, 하나의 다이 앞으로 대각선으로 연장되는 반복 패턴을 따르도록 형성된다. 따라서, 제1 예에서, 본드 와이어들(130)은 다음의 다이들 사이에 접속된다: 기판 내지 D2, D2 내지 D1, D1 내지 D3, D3 내지 D4, D4 내지 D6, D6 내지 D5, D5 내지 D7, D7 내지 D8, D8 내지 D10, D10 내지 D9, D9 내지 D11, D11 내지 D12, D12 내지 D14, D14 내지 D13, D13 내지 D15, 및 D15 내지 D16.
제2(중간) 예에서, 제3 채널 다이 본드 패드들(122)을 접속시키는 본드 와이어들(130)은, 그들이, 하나의 다이 앞으로 대각선으로, 2개의 다이 위로 직선으로, 하나의 다이 뒤로 대각선으로, 2개의 다이 위로 직선으로 연장되는 반복 패턴을 따르도록 형성된다. 따라서, 제2 예에서, 본드 와이어들(130)은 다음의 다이들 사이에 접속된다: 기판 내지 D1, D1 내지 D3, D3 내지 D2, D2 내지 D4, D4 내지 D5, D5 내지 D7, D7 내지 D6, D6 내지 D8, D8 내지 D9, D9 내지 D11, D11 내지 D10, D10 내지 D12, D12 내지 D13, D13 내지 D15, D15 내지 D14, 및 D14 내지 D16.
제3(최상단) 예에서, 제5 채널 다이 본드 패드들(122)을 접속시키는 본드 와이어들(130)은, 그들이 반복 패턴을 따르지 않지만, 다이들 위로 직선으로, 또는 하나의 다이 앞으로 또는 뒤로 대각선으로 연장되도록 형성된다. 이러한 예에 대해 매우 다양한 가능성들이 있지만, 도시된 것에서, 본드 와이어들(130)은 다음의 다이들 사이에 접속된다: 기판 내지 D2, D2 내지 D1, D1 내지 D3, D3 내지 D4, D4 내지 D5, D5 내지 D7, D7 내지 D6, D6 내지 D8, D8 내지 D9, D9 내지 D10, D10 내지 D11, D11 내지 D13, D13 내지 D12, D12 내지 D14, D14 내지 D15, D15 내지 D16.
도 12의 예들은 다이를 스킵하여 위로 직선으로 본딩하는 와이어-본드들, 및 다이를 스킵하지 않고 대각선으로 본딩하는 와이어-본드들의 속성을 공유한다. 도 12의 예들은, 또한, 모든 다이들(120)이 기판으로부터 최상단 다이까지 또는 그 역으로 단일 패스(pass)로 와이어-본딩될 수 있다는 속성을 공유한다.
전술된 실시예들에서, 본드 와이어(130)는 하나의 다이(120)를 스킵할 수 있다. 그러나, 추가 실시예들에서, 본드 와이어는, 예를 들어 2개 이상의 다이들(120)을 스킵하는 것을 비롯하여, 하나 초과의 다이(120)를 스킵할 수 있다. 도 13은 2개의 다이들을 스킵하는 제1 채널 다이 본드 패드들(122)을 접속시키는 와이어-본드들이 형성되는 16-다이 실시예를 도시한다. 기판(102)의 제1 접촉 패드(110)는 다이 D2의 제1 채널 접촉 패드에 와이어-본딩될 수 있다. 다이 D2는 다이 D1에 다시 와이어-본딩될 수 있다. 이어서, 와이어-본드들은 2개의 다이를 위로 스킵하고, 이어서 하나를 뒤로 스킵하는 것을 계속할 수 있다: 다이 D1로부터 다이 D4로, 다이 D4로부터 다이 D3으로, 다이 D3으로부터 다이 D6으로, 다이 D6으로부터 다이 D5로, 다이 D5로부터 다이 D8로, 다이 D8로부터 다이 D7로, 다이 D7로부터 다이 D10으로, 다이 D10으로부터 다이 D9로, 다이 D9로부터 다이 D12로, 다이 D12로부터 다이 D11로, 다이 D11로부터 다이 D14로, 다이 D14로부터 다이 D13으로, 다이 D13으로부터 다이 D16으로, 그리고 마지막으로 다이 D16으로부터 다이 D15로.
본 발명의 특징은, 그 외의 종래의 반도체 패키지에 구조물 또는 회로부를 추가하지 않고서 아래에서 설명되는 바와 같이 신호 경로 대역폭이 개선될 수 있다는 것이다. 그러나, 도 14에 도시된 추가 실시예에서, 더미 스페이서 층들(138)의 형태로 추가 구조물을 추가함으로써 인덕턴스가 증가될 수 있고 신호 경로 대역폭이 개선될 수 있다. 이러한 실시예에서, 스페이서 층들은 다이 스택 내에 제공되어 반도체 다이들(120)과 교번할 수 있다. 이러한 실시예에서, 반도체 다이들(120)은 x-축을 따르는 오프셋이 없이 스페이서 층들과 함께 실장될 수 있고, 스택 내의 다이들(120) 상의 각각의 채널들은 도 14에 도시된 바와 같이 스택 위로 직선으로 본딩될 수 있다. 스페이서 층들(138)은 스택 내의 반도체 다이들(120) 사이의 거리를 증가시켜서, 이에 따라, 스택을 와이어-본딩하기 위해 더 긴 본드 와이어들을(130)을 필요로 한다.
본드 와이어들(130)의 길이는 스페이서 층들(138) 및 다이들(120)의 y-축을 따르는 두께 및/또는 오프셋을 제어함으로써 제어될 수 있다. 스페이서 층들(138)은, 예를 들어 이산화규소와 같은 유전체 재료로 형성될 수 있다. 스페이서 층들(138)은 추가 실시예들에서 다른 재료들로 형성될 수 있다.
기판(102) 및 서로에의 다이(120)의 전기적 접속 후에, 반도체 디바이스(100)는 단계(228)에서 그리고 도 15에 도시된 바와 같이 몰드 화합물(140) 내에 봉지될 수 있다. 몰드 화합물(130)은, 예를 들어 고체 에폭시 수지, 페놀 수지, 용융 실리카, 결정질 실리카, 카본 블랙 및/또는 금속 수산화물을 포함할 수 있다. 다른 제조사들로부터의 다른 몰드 화합물들이 고려된다. 몰드 화합물은 압축 성형, FFT(flow free thin) 성형, 이송 성형 또는 사출 성형 기법들을 비롯한 다양한 공지된 프로세스들에 의해 적용될 수 있다.
단계(230)에서, 도 15에 도시된 바와 같이, 솔더 볼들(142)이 기판(102)의 하부 표면 상의 접촉 패드들(110)에 선택적으로 부착될 수 있다. 솔더 볼들(142)은 반도체 디바이스(100)를 인쇄 회로 보드와 같은 호스트 디바이스에 솔더링하는 데 사용될 수 있다.
위에 언급된 바와 같이, 반도체 디바이스(100)는 기판들의 패널 상에 형성될 수 있다. 반도체 디바이스들(100)의 형성 및 봉지 후에, 디바이스들(100)은 단계(232)에서 서로 낱개화되어, 도 15에 도시된 바와 같은 완성된 반도체 디바이스(100)를 형성할 수 있다. 반도체 디바이스들(100)은 소잉(sawing), 워터 제트 커팅, 레이저 커팅, 워터 가이드 레이저 커팅(water guided laser cutting), 건식 매체 커팅, 및 다이아몬드 코팅 와이어 커팅을 비롯한 다양한 커팅 방법들 중 임의의 것에 의해 낱개화될 수 있다. 직선 컷은 대체로 직사각형 또는 정사각형 형상의 반도체 디바이스들(100)을 한정할 것이지만, 반도체 디바이스(100)는 본 발명의 추가 실시예들에서 직사각형 및 정사각형 이외의 형상들을 가질 수 있다는 것이 이해된다.
도 16 및 도 17은 2개의 인접한 적층형 반도체 다이들(20) 사이에 직접 형성된 종래의 와이어-본드들(30)의 평면도 및 에지 도면이다. 와이어-본드(30)의 길이 l1은 y-축을 따르는 본드 패드들 사이의 거리 y1과 그의 높이 h1의 함수이다. 거리 y1 및 높이 h1은, 이어서, y-축을 따르는 인접한 다이들(20) 사이의 오프셋 및 다이들(20)의 두께의 함수들이다. 이러한 예에서, 다이들(30)은 예를 들어 36 μm 두께일 수 있고, 인접한 다이들(30)의 다이 본드 패드들은 y-축을 따라서 530 μm만큼 서로 이격될 수 있다. 일례에서, 이는 와이어-본드(30)가, 길이가 570 μm이고 0.32 nH의 시뮬레이션된 인덕턴스를 갖게 한다.
도 18 및 도 19는 본 발명에 따른, 다이(120)를 스킵함으로써 형성된 와이어-본드들(130)의 평면도 및 에지 도면이다. 와이어-본드(130)의 길이 l2는, y-축을 따라서 교번하는 다이들의 다이 본드 패드들 사이의 거리 y2와 그의 높이 h2의 함수이다. y2 > y1이고 h2 > h1이므로, l2 > 11임을 알 수 있다. 이러한 예에서, 다이들(130)은 예를 들어 36 μm 두께일 수 있고, 교번하는 다이들(130)의 다이 본드 패드들은 y-축을 따라서 1060 μm만큼 서로 이격될 수 있다. 일례에서, 이는 와이어-본드(130)가, 길이가 1138 μm이고 0.79 nH의 시뮬레이션된 인덕턴스를 갖게 한다.
도 20 및 도 21은 본 발명에 따른, 한 쌍의 다이들(120)을 스킵함으로써 형성된 와이어-본드들(130)의 평면도 및 에지 도면이다. 와이어-본드(130)의 길이 l3은, y-축을 따르는 제1 다이와 제4 다이 사이의 거리 y3, x-축을 따르는 오프셋의 거리 x3, 및 그의 높이 h3의 함수이다. y3 >> y1이고 x3 > 0이고 h3 >> h1이므로, l3 >> 11임을 알 수 있다. 이러한 예에서, 다이들(130)은 예를 들어 36 μm 두께일 수 있다. 제1 및 제4 다이들(130)의 다이 본드 패드들은 y-축을 따라서 1590 μm만큼 서로 이격될 수 있고, 다이 본드 패드들(130)은 x-축을 따라서 ½ p = 60 μm만큼 서로 이격될 수 있다. 일례에서, 이는 와이어-본드(130)가, 길이가 1705μm이고 1.185 nH의 시뮬레이션된 인덕턴스를 갖게 한다.
일반적으로, 본 발명에 따른 다이들의 스킵은 1000 μm 내지 2000 μm의 본드 와이어(130) 길이들, 및 0.5 nH 내지 1.5 nH의 시뮬레이션된 인덕턴스들을 초래할 수 있다. 이러한 길이들 및 인덕턴스들은 단지 예일 뿐이며, 추가 실시예들에서는 이러한 범위들을 벗어나서 달라질 수 있다. 실시예들에서, 주어진 데이터 신호 채널의 와이어-본드들에 대해, 2개의 최상단 다이들 사이의 와이어-본드 거의 모두가 다이를 스킵할 수 있고, (2개의 최상단 다이들 사이의 것을 제외한) 이러한 와이어-본드들 각각은 동일한 길이일 수 있다. 대안으로, 예를 들어 도 12 및 도 13에 도시된 바와 같이, 주어진 데이터 신호 채널의 와이어-본드들의 경우, 일부 와이어-본드들은 하나 또는 2개의 다이들을 스킵할 수 있는 반면, 다른 와이어-본드들은 어떠한 다이도 스킵하지 않는다.
[발명의 배경이 되는 기술]에서 언급된 바와 같이, 종래의 와이어-본딩된 반도체 패키지들은 본드 와이어들로부터의 인덕턴스에 비해 높은 기생 커패시턴스로 인해 제한된 신호 대역폭을 갖는다. 특히, 반도체 디바이스(100) 내에서 와이어-본드들로부터 생성된 인덕턴스 및 각각의 반도체 다이로부터의 기생 커패시턴스는 전기 회로로서 모델링될 수 있다. 그러한 전기 회로(및 반도체 디바이스(100))의 특성 임피던스는 그의 유도성 및 용량성 요소들에 의해 모델링될 수 있고, 유도성 요소들의 등가의 인덕턴스를 용량성 요소들의 등가의 커패시턴스로 나눈 값의 제곱근과 동일하거나 그에 비례할 수 있다.
반도체 디바이스들에 대한 특성 임피던스를 최적화하는 것은 증가된 대역폭, 주파수, 및/또는 전송 속도를 비롯한, 더 효율적인 신호 통신 및/또는 개선된 신호 품질을 제공할 수 있다. 인덕턴스가 기생 커패시턴스 및 전송 시스템의 종단 임피던스에 대해 상대적으로 균형을 이룰 때 반도체 디바이스의 모델링된 회로에 대한 특성 임피던스가 최적화되는 것으로 밝혀졌다. 본 발명에 따르면, 반도체 다이들을 스킵함으로써 비교적 긴 본드 와이어들(130)을 제공하는 것은 인덕턴스 대 기생 커패시턴스의 더 균형잡힌 비를 제공한다. 인덕턴스의 이러한 증가의 결과로서, 특성 임피던스가 최적화되고, 다수의 연관된 이익들을 갖는다.
하나의 그러한 이익은 개선된 신호 대역폭이다. 도 16은 종래의 반도체 디바이스 및 본 발명에 따른 반도체 디바이스의 신호 주파수(헤르츠 단위)에 대한 이득(데시벨 단위)을 보여주는 그래프이다. 그래프는 다이 기생 커패시턴스 Cp = 1 pF 및 0.32 nH의 본드 와이어 인덕턴스를 갖는 16-다이 스택을 갖는 종래의 반도체 패키지를 위한 플롯(160)을 포함한다. 그래프는, 또한, 다이 기생 커패시턴스 Cp= 1 pF 및 0.79 nH의 본드 와이어 인덕턴스를 갖는 16-다이 스택을 갖는, 본 발명에 따른 반도체 패키지를 위한 플롯(162)을 포함한다.
종래의 와이어-본드 방법을 이용하면, 달성될 수 있는 최대 신호 대역폭은 대략 500 ㎒이다. 대조적으로, 본 발명에 따른 다이 스킵 및 본드 와이어 연장은 신호 대역폭을 대략 5 ㎓까지 연장한다. 본 발명에 따른 신호 대역폭의 이러한 증가는 다수의 이점들을 제공한다. 예를 들어, 서로 그리고 기판에 직접 본딩될 수 있는 다이들의 수가 증가될 수 있다. 종래의 패키지 설계들은 서로 그리고 기판에 커플링되는 8개의 다이들을 가질 수 있다. 일반적으로, 8개 초과의 다이들이 패키지 내에 제공될 때, 다이들은 8개 다이들의 그룹들에서 적층되며, 이때 각각의 그룹은 기판에 직접 와이어-본딩된다. 본 발명에 따르면, 단일 스택은 서로 그리고 기판에 직접 본딩되는, 예를 들어 16개 이상의 다이들을 포함할 수 있다.
인덕턴스와 기생 커패시턴스 사이에 균형을 제공함으로써 반도체 디바이스(100)에 대한 특성 임피던스를 최적화하는 것은 대역폭을 개선하는 것에 더하여 이익들을 갖는다. 이러한 추가적인 이익들은 더 큰 주파수 범위 및 개선된 전송 속도를 포함할 수 있다. 이러한 이익들은, 또한, 종래의 반도체 패키지에 구조물 또는 전기 컴포넌트들을 추가하지 않고서 본 발명에 따라 얻어진다. 즉, 전술된 반도체 디바이스(100)는 종래의 기판 및 기판 상에 실장된 종래의 반도체 다이들을 사용할 수 있다. 따라서, 기판 또는 다이들의 주문제작(customization)이 필요하지 않다. 반도체 디바이스(100)는, 또한, 종래의 와이어-본드 모세관을 사용하여, 그러나 본 명세서에 기술된 신규한 와이어-본드 스킴에 따라 와이어-본딩될 수 있다.
요약하자면, 본 발명의 일례는 다음을 포함하는 반도체 디바이스에 관한 것이다: 서로의 상단에 적층되는 복수의 반도체 다이들 - 복수의 반도체 다이들은 제1 반도체 다이, 제2 반도체 다이, 및 제3 반도체 다이를 포함하고, 제2 반도체 다이는 제1 반도체 다이와 제3 반도체 다이 사이에 위치되고, 복수의 반도체 다이들은 각각 다이 본드 패드들을 포함하고, 복수의 반도체 다이들은 각각의 반도체 다이의 다이 본드 패드들이 커버되지 않고 노출된 상태로 남겨지도록 제1 축을 따라서 서로에 대해 오프셋된 상태로 적층됨 -; 및 복수의 반도체 다이들의 다이 본드 패드들에 접속되는 본드 와이어들 - 본드 와이어들은 제1 반도체 다이 상의 제1 다이 본드 패드와 제3 반도체 다이 상의 제1 다이 본드 패드 사이에서 연장되는 제1 본드 와이어를 포함함 -.
다른 예에서, 본 발명은 다음을 포함하는 반도체 디바이스에 관한 것이다: 서로의 상단에 적층되는 복수의 반도체 다이들 - 복수의 반도체 다이들은 짝수번 반도체 다이들과 산재되는 홀수번 반도체 다이들을 포함함 -; 및 복수의 반도체 다이들 각각 상의 제1 채널 다이 본드 패드에 접속되는 복수의 본드 와이어들 - 복수의 본드 와이어들은, 짝수번 반도체 다이들 중 적어도 일부 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 적어도 하나의 홀수번 다이를 스킵하는 본드 와이어들의 제1 세트, 및 홀수번 반도체 다이들 중 적어도 일부 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 적어도 하나의 짝수번 다이를 스킵하는 본드 와이어들의 제2 세트를 포함함 -.
추가 예에서, 본 발명은 다음을 포함하는 반도체 디바이스에 관한 것이다: 서로의 상단에 적층되는 복수의 반도체 다이들 - 복수의 반도체 다이들은 짝수번 반도체 다이들과 산재되는 홀수번 반도체 다이들을 포함하고, 복수의 반도체 다이들은 제1 축을 따라서 서로로부터 오프셋되고, 홀수번 반도체 다이들은 제1 축과 직교하는 제2 축을 따라서 짝수번 반도체 다이들로부터 오프셋됨 -; 복수의 반도체 다이들 각각 상의 복수의 다이 본드 패드들 - 복수의 다이 본드 패드들은 복수의 반도체 다이들 각각 상의 제1 채널 다이 본드 패드를 포함하고, 홀수번 반도체 다이들의 제1 채널 다이 본드 패드들은 짝수번 반도체 다이들로부터 제2 축을 따라서 오프셋됨 -; 및 복수의 반도체 다이들 각각 상의 제1 채널 다이 본드 패드에 접속되는 복수의 본드 와이어들 - 복수의 본드 와이어들은 짝수번 반도체 다이들 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 홀수번 다이들을 스킵하는 본드 와이어들의 제1 세트, 홀수번 반도체 다이들 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 짝수번 다이들을 스킵하는 본드 와이어들의 제2 세트, 및 최상단 홀수번 다이와 최상단 짝수번 다이 사이에 단일 본드 와이어를 포함하는 본드 와이어들의 제3 세트를 포함함 -.
다른 예에서, 본 발명은 다음을 포함하는 반도체 디바이스에 관한 것이다: 서로의 상단에 적층되는 복수의 반도체 다이들 - 복수의 반도체 다이들은 짝수번 반도체 다이들과 산재되는 홀수번 반도체 다이들을 포함함 -; 및 복수의 반도체 다이들 각각 상의 제1 채널 다이 본드 패드에 접속되는 복수의 와이어-본드 수단 - 복수의 와이어-본드 수단은 짝수번 반도체 다이들 중 적어도 일부 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 적어도 하나의 홀수번 다이를 스킵하는 제1 와이어-본드 수단, 및 홀수번 반도체 다이들 중 적어도 일부 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 적어도 하나의 짝수번 다이를 스킵하는 제2 와이어-본드 수단을 포함함 -.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 상기의 교시 내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims (31)

  1. 반도체 디바이스로서,
    서로의 상단에 적층되는 복수의 반도체 다이들 - 상기 복수의 반도체 다이들은 제1 반도체 다이, 제2 반도체 다이, 및 제3 반도체 다이를 포함하고, 상기 제2 반도체 다이는 상기 제1 반도체 다이와 상기 제3 반도체 다이 사이에 위치되고, 상기 복수의 반도체 다이들은 각각 다이 본드 패드들을 포함하고, 상기 복수의 반도체 다이들은 각각의 반도체 다이의 다이 본드 패드들이 커버되지 않고 노출된 상태로 남겨지도록 제1 축을 따라서 서로에 대해 오프셋된 상태로 적층됨 -; 및
    상기 복수의 반도체 다이들의 다이 본드 패드들에 접속되는 본드 와이어들 - 상기 본드 와이어들은 상기 제1 반도체 다이 상의 제1 다이 본드 패드와 상기 제3 반도체 다이 상의 제1 다이 본드 패드 사이에서 연장되는 제1 본드 와이어를 포함함 - 을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 복수의 반도체 다이들은 제4 반도체 다이를 추가로 포함하고, 상기 제4 반도체 다이는 또한 상기 제1 반도체 다이와 상기 제3 반도체 다이 사이에 위치되는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 반도체 다이 및 상기 제3 반도체 다이 상의 제1 다이 본드 패드들은 상기 제1 축에 직교하는 제2 축을 따라서 서로 정렬되는, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 반도체 다이 및 상기 제3 반도체 다이는 상기 제1 축에 직교하는 제2 축을 따라서 서로 정렬되는, 반도체 디바이스.
  5. 제4항에 있어서, 상기 제2 반도체 다이는 상기 제2 축을 따라서 상기 제1 반도체 다이 및 상기 제3 반도체 다이로부터 오프셋되는, 반도체 디바이스.
  6. 제1항에 있어서, 기판을 추가로 포함하고, 상기 기판 상에는 상기 복수의 반도체 다이들이 실장되는, 반도체 디바이스.
  7. 반도체 디바이스로서,
    서로의 상단에 적층되는 복수의 반도체 다이들 - 상기 복수의 반도체 다이들은 짝수번 반도체 다이들과 산재되는 홀수번 반도체 다이들을 포함함 -; 및
    상기 복수의 반도체 다이들 각각 상의 제1 채널 다이 본드 패드에 접속되는 복수의 본드 와이어들을 포함하고, 상기 복수의 본드 와이어들은,
    상기 짝수번 반도체 다이들 중 적어도 일부 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 적어도 하나의 홀수번 다이를 스킵하는 본드 와이어들의 제1 세트, 및
    상기 홀수번 반도체 다이들 중 적어도 일부 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 적어도 하나의 짝수번 다이를 스킵하는 본드 와이어들의 제2 세트를 포함하는, 반도체 디바이스.
  8. 제7항에 있어서, 상기 본드 와이어들의 제1 세트는 직선형 본드 와이어들의 제1 컬럼(clolumn)을 형성하는, 반도체 디바이스.
  9. 제8항에 있어서, 상기 본드 와이어들의 제2 세트는 상기 본드 와이어들의 제1 컬럼과는 평행한 직선형 본드 와이어들의 제2 컬럼을 형성하는, 반도체 디바이스.
  10. 제7항에 있어서, 상기 복수의 반도체 다이들은 제1 축을 따라서 서로로부터 오프셋되고, 상기 홀수번 반도체 다이들은 상기 제1 축에 직교하는 제2 축을 따라서 상기 짝수번 반도체 다이들로부터 오프셋되는, 반도체 디바이스.
  11. 제10항에 있어서, 상기 짝수번 반도체 다이들 상의 제1 채널 다이 본드 패드들은 상기 제2 축을 따라서 서로 정렬하는, 반도체 디바이스.
  12. 제11항에 있어서, 상기 홀수번 반도체 다이들 상의 제1 채널 다이 본드 패드들은 상기 제2 축을 따라서 서로 정렬하는, 반도체 디바이스.
  13. 제12항에 있어서, 상기 복수의 반도체 다이들 각각 상의, 상기 제1 채널 다이 본드 패드에 인접한 제2 채널 다이 본드 패드를 추가로 포함하는, 반도체 디바이스.
  14. 제13항에 있어서, 상기 홀수번 반도체 다이들은 상기 짝수번 반도체 다이들로부터 상기 제2 축을 따라서 상기 복수의 반도체 다이들 중의 반도체 다이 상의 상기 제1 채널 다이 본드 패드와 상기 제2 채널 다이 본드 패드 사이의 거리의 절반과 동일한 거리만큼 오프셋되는, 반도체 디바이스.
  15. 제14항에 있어서, 상기 복수의 본드 와이어들은 제1 복수의 본드 와이어들을 포함하고, 상기 반도체 디바이스는 바로 인접한 홀수번 다이와 짝수번 다이 상의 제2 채널 다이 본드 패드 사이에서 지그재그 패턴으로 연장되는 제2 복수의 본드 와이어들을 추가로 포함하는, 반도체 디바이스.
  16. 제15항에 있어서, 상기 제1 채널 다이 본드 패드들은 상기 복수의 반도체 다이들로 그리고 상기 복수의 반도체 다이들로부터 데이터 신호들을 전달하는, 반도체 디바이스.
  17. 제16항에 있어서, 상기 제2 채널 다이 본드 패드들은 상기 복수의 반도체 다이들로 그리고 상기 복수의 반도체 다이들로부터 전력 및 접지 전압들을 전달하는, 반도체 디바이스.
  18. 제7항에 있어서, 기판을 추가로 포함하고, 상기 기판 상에는 상기 복수의 반도체 다이들이 실장되고, 상기 기판은 복수의 접촉 패드들을 포함하는, 반도체 디바이스.
  19. 제18항에 있어서, 상기 홀수번 다이들의 제1 채널 다이 본드 패드들은 제1 축을 따라서 상기 복수의 접촉 패드들 중의 접촉 패드와 정렬되고, 상기 짝수번 다이들의 제1 채널 다이 본드 패드들은 상기 제1 축을 따라서 상기 접촉 패드로부터 오프셋되는, 반도체 디바이스.
  20. 제19항에 있어서, 상기 최하단 홀수번 다이의 제1 채널 다이 본드 패드와 상기 접촉 패드 사이의 와이어-본드를 추가로 포함하는, 반도체 디바이스.
  21. 제18항에 있어서, 상기 짝수번 다이들의 제1 채널 다이 본드 패드들은 제1 축을 따라서 상기 복수의 접촉 패드들 중의 접촉 패드와 정렬되고, 상기 홀수번 다이들의 제1 채널 다이 본드 패드들은 상기 제1 축을 따라서 상기 접촉 패드로부터 오프셋되는, 반도체 디바이스.
  22. 제21항에 있어서, 상기 최하단 짝수번 다이의 제1 채널 다이 본드 패드와 상기 접촉 패드 사이의 와이어-본드를 추가로 포함하는, 반도체 디바이스.
  23. 반도체 디바이스로서,
    서로의 상단에 적층되는 복수의 반도체 다이들 - 상기 복수의 반도체 다이들은 짝수번 반도체 다이들과 산재되는 홀수번 반도체 다이들을 포함하고, 상기 복수의 반도체 다이들은 제1 축을 따라서 서로로부터 오프셋되고, 상기 홀수번 반도체 다이들은 상기 제1 축과 직교하는 제2 축을 따라서 상기 짝수번 반도체 다이들로부터 오프셋됨 -;
    상기 복수의 반도체 다이들 각각 상의 복수의 다이 본드 패드들 - 상기 복수의 다이 본드 패드들은 상기 복수의 반도체 다이들 각각 상의 제1 채널 다이 본드 패드를 포함하고, 상기 홀수번 반도체 다이들의 제1 채널 다이 본드 패드들은 상기 짝수번 반도체 다이들로부터 상기 제2 축을 따라서 오프셋됨 -; 및
    상기 복수의 반도체 다이들 각각 상의 제1 채널 다이 본드 패드에 접속되는 복수의 본드 와이어들을 포함하고, 상기 복수의 본드 와이어들은,
    상기 짝수번 반도체 다이들 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 상기 홀수번 다이들을 스킵하는 본드 와이어들의 제1 세트, 및
    상기 홀수번 반도체 다이들 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 상기 짝수번 다이들을 스킵하는 본드 와이어들의 제2 세트, 및
    최상단 홀수번 다이와 최상단 짝수번 다이 사이에 단일 본드 와이어를 포함하는 본드 와이어들의 제3 세트를 포함하는, 반도체 디바이스.
  24. 제23항에 있어서, 상기 본드 와이어들의 제1, 제2 및 제3 세트는 상기 복수의 반도체 다이들의 제1 채널 다이 본드 패드들 각각을 함께 와이어-본딩하는 최상단의 2개의 다이들에 접속되는 본드 와이어들의 제1 및 제2 컬럼들을 함께 형성하는, 반도체 디바이스.
  25. 제24항에 있어서, 상기 제1 컬럼 및 상기 제2 컬럼은 직선형이고 서로 평행한, 반도체 디바이스.
  26. 제23항에 있어서, 상기 복수의 반도체 다이들 각각 상의, 상기 제1 채널 다이 본드 패드에 인접한 제2 채널 다이 본드 패드를 추가로 포함하는, 반도체 디바이스.
  27. 제26항에 있어서, 상기 홀수번 반도체 다이들은 상기 짝수번 반도체 다이들로부터 상기 제2 축을 따라서 상기 복수의 반도체 다이들 중의 반도체 다이 상의 상기 제1 채널 다이 본드 패드와 상기 제2 채널 다이 본드 패드 사이의 거리의 절반과 동일한 거리만큼 오프셋되는, 반도체 디바이스.
  28. 제27항에 있어서, 상기 복수의 본드 와이어들은 제1 복수의 본드 와이어들을 포함하고, 상기 반도체 디바이스는 바로 인접한 홀수번 다이와 짝수번 다이 상의 제2 채널 다이 본드 패드 사이에서 지그재그 패턴으로 연장되는 제2 복수의 본드 와이어들을 추가로 포함하는, 반도체 디바이스.
  29. 제28항에 있어서, 상기 제1 채널 다이 본드 패드들은 상기 복수의 반도체 다이들로 그리고 상기 복수의 반도체 다이들로부터 데이터 신호들을 전달하는, 반도체 디바이스.
  30. 제27항에 있어서, 상기 제2 채널 다이 본드 패드들은 상기 복수의 반도체 다이들로 그리고 상기 복수의 반도체 다이들로부터 전력 및 접지 전압들을 전달하는, 반도체 디바이스.
  31. 반도체 디바이스로서,
    서로의 상단에 적층되는 복수의 반도체 다이들 - 상기 복수의 반도체 다이들은 짝수번 반도체 다이들과 산재되는 홀수번 반도체 다이들을 포함함 -; 및
    상기 복수의 반도체 다이들 각각 상의 제1 채널 다이 본드 패드에 접속되는 복수의 와이어-본드 수단을 포함하고, 상기 복수의 와이어-본드 수단은,
    상기 짝수번 반도체 다이들 중 적어도 일부 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 적어도 하나의 홀수번 다이를 스킵하는 제1 와이어-본드 수단, 및
    상기 홀수번 반도체 다이들 중 적어도 일부 상의 제1 채널 다이 본드 패드들 사이에서 연장되고 적어도 하나의 짝수번 다이를 스킵하는 제2 와이어-본드 수단을 포함하는, 반도체 디바이스.
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