KR20200033460A - 메모리 시스템 및 그것의 동작방법 - Google Patents

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 메모리 장치; 메모리; 복수의 큐들; 검출된 빅팀 블록에 대응하는 가비지 컬렉션 정보를 상기 메모리에 저장하는 빅팀 블록 관리부; 상기 가비지 컬렉션 정보 및 상기 복수의 큐들을 속성에 따라 분류하여 상기 분류된 가비지 컬렉션 정보를 대응하는 상기 복수의 큐들로 각각 큐잉하는 큐 관리부; 및 상기 큐잉된 가비지 컬렉션 정보에 따라 상기 메모리 장치의 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 수행부를 포함하는 메모리 시스템이 개시된다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 효율적으로 가비지 컬렉션을 수행할 수 있는 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 다양한 속성을 갖는 가비지 컬렉션 동작을 효율적으로 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템에 있어서, 메모리 장치; 메모리; 복수의 큐들; 검출된 빅팀 블록에 대응하는 가비지 컬렉션 정보를 상기 메모리에 저장하는 빅팀 블록 관리부; 상기 가비지 컬렉션 정보 및 상기 복수의 큐들을 속성에 따라 분류하여 상기 분류된 가비지 컬렉션 정보를 대응하는 상기 복수의 큐들로 각각 큐잉하는 큐 관리부; 및 상기 큐잉된 가비지 컬렉션 정보에 따라 상기 메모리 장치의 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 수행부를 포함하는 메모리 시스템이 제시된다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 검출된 빅팀 블록에 대응하는 가비지 컬렉션 정보를 메모리에 저장하는 빅팀 블록 관리단계; 상기 가비지 컬렉션 정보 및 복수의 큐들을 속성에 따라 분류하여 상기 분류된 가비지 컬렉션 정보를 대응하는 상기 복수의 큐들로 각각 큐잉하는 큐 관리단계; 및 상기 큐잉된 가비지 컬렉션 정보에 따라 메모리 장치의 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 수행단계를 포함하는 메모리 시스템의 동작방법이 제시된다.
본 발명의 실시 예에 따른 메모리 시스템은 속성에 따라 가비지 컬렉션 정보를 별개의 큐들에 큐잉함으로써 메모리 공간을 효율적으로 사용하고, 신속하게 가비지 컬렉션 동작을 수행할 수 있다.
도 1은 종래 기술에 따른 가비지 컬렉션 큐를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 가비지 컬렉션 큐를 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템(110)을 상세히 나타내는 도면이다.
도 6은 서든 파워 오프 관리부(602)의 세부 구성을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 서든 파워 오프 관리부(602)의 동작 과정을 나타낸 흐름도이다.
도 8은 빅팀 타입 관리부(802)의 세부 구성을 나타내는 도면이다.
도 9은 본 발명의 일 실시예에 따른 빅팀 타입 관리부(802)의 동작 과정을 나타낸 흐름도이다.
도 10은 타겟 타입 관리부(1002)의 세부 구성을 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 타겟 타입 관리부(1002)의 동작 과정을 나타낸 흐름도이다.
도 12는 큐 관리부(504)의 세부 구성을 나타내는 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 16 내지 도 24는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
가비지 컬렉션(Garbage Collection) 동작이란 빅팀 블록의 유효 데이터를 타겟 블록으로 카피하는 동작을 말한다. 일반적으로 플래시 메모리는 메모리 공간이 낭비되는 것을 방지하기 위해 소정의 임계치 이상의 무효 페이지들을 포함하는 블록을 빅팀 블록으로 검출하여 상기 빅팀 블록에 대한 가비지 컬렉션 동작을 수행한다. 플래시 메모리는 상기 빅팀 블록에 포함된 유효 페이지를 타겟 블록에 카피하는 가비지 컬렉션 동작을 수행한 이후 상기 빅팀 블록에 대해 이레이즈 동작을 수행한다. 플래시 메모리는 상기 가비지 컬렉션 동작을 수행함에 따라 무효화된 페이지를 빈 페이지로 변환함으로써 메모리 공간을 확보할 수 있다.
상기 가비지 컬렉션 동작은 속성에 따라 다양하게 분류할 수 있다. 예를 들어, 상기 가비지 컬렉션 동작은 빅팀 블록의 타입에 따라 상기 빅팀 블록이 맵 블록인 가비지 컬렉션 동작 및 상기 빅팀 블록이 데이터 블록인 가비지 컬렉션 동작으로 분류할 수 있다. 상기 맵 블록은 맵 데이터를 저장하는 블록이며, 상기 데이터 블록은 호스트 데이터 또는 시스템 데이터를 저장하는 블록이다.
또한, 상기 가비지 컬렉션 동작은 타겟 블록의 타입에 따라 웨어 레벨링 가비지 컬렉션 동작 및 노말 가비지 컬렉션 동작으로 분류할 수 있다. 상기 웨어 레벨링 가비지 컬렉션 동작은 상기 타겟 블록의 이레이즈 카운트가 소정의 임계치 이상일 경우 빅팀 블록의 콜드 데이터를 상기 타겟 블록에 카피하는 가비지 컬렉션 동작이며, 상기 노말 가비지 컬렉션 동작은 상기 타겟 블록의 이레이즈 카운트와 무관하게 앞서 설명된 바와 같이 무효화된 페이지를 빈 페이지로 변환하기 위해 빅팀 블록의 유효 페이지를 타겟 블록으로 카피하는 가비지 컬렉션 동작이다.
또한, 상기 가비지 컬렉션 동작은 서든 파워 오프(Sudden Power Off)와 같은 특정 이벤트가 발생하여 휘발성 메모리에 저장된 가비지 컬렉션 정보가 상실된 경우, 리커버리 동작의 수행 유무에 따라 리커버리 가비지 컬렉션 동작과 넌-리커버리 가비지 컬렉션 동작으로 분류할 수 있다. 상기 리커버리 가비지 컬렉션 동작은 리드 리클레임 가비지 컬렉션 동작 및 배드 블록 가비지 컬렉션 동작을 포함할 수 있다. 상기 리드 리클레임 가비지 컬렉션 동작은 특정 블록에서 리드 동작이 빈번히 수행될 경우 발생할 수 있는 리드 디스터브 현상을 방지하기 위해 리드 카운트가 소정의 임계치 이상인 빅팀 블록의 유효 데이터를 타겟 블록에 카피하는 가비지 컬렉션 동작이다. 또한, 상기 배드 블록 가비지 컬렉션 동작은 어떤 블록에 데이터를 프로그램하는 도중 프로그램 페일 현상이 발생한 경우, 상기 프로그램 페일 발생 전까지 상기 프로그램 페일이 발생한 빅팀 블록에 정상적으로 프로그램된 유효 데이터를 타겟 블록에 카피하는 가비지 컬렉션 동작이다.
플래시 메모리는 상기 가비지 컬렉션 동작의 속성에 대한 정보(이하 속성 정보)를 비롯하여, 빅팀 블록 및 타겟 블록의 주소 정보를 포함하는 가비지 컬렉션 정보를 컨트롤러 내부의 큐에 큐잉하여, 상기 큐잉된 가비지 컬렉션 정보에 따라 순차적으로 가비지 컬렉션 동작을 수행한다. 종래 기술에 따르면, 단일 큐에 상기 가비지 컬렉션 정보를 큐잉하고, 상기 가비지 컬렉션 정보마다 개별적으로 속성 정보를 기록한다. 따라서, 가비지 컬렉션 동작의 속성이 다양하고, 빅팀 블록의 개수가 많을 경우, 상기 속성 정보가 차지하는 메모리 공간이 증가하는 문제가 발생한다.
도 1은 종래 기술에 따른 가비지 컬렉션 큐를 도시한 도면이다.
설명의 편의를 위해 가비지 컬렉션 큐(122)는 제1 내지 16 가비지 컬렉션 정보를 큐잉하고 상기 가비지 컬렉션 정보의 속성이 3개인 경우로 설명한다. 상기 가비지 컬렉션 정보의 속성은 서든 파워 오프 이후 리커버리 동작 수행 유무, 빅팀 블록의 타입 및 타겟 블록의 타입일 수 있다.
상기 가비지 컬렉션 정보는 3 비트의 속성 정보를 포함할 수 있다. 상기 속성 정보의 최상위 비트(MSB)는 서든 파워 오프 이후 리커버리 동작 수행 유무를 나타나고, 중간 비트(CSB)는 빅팀 블록의 타입을 나타내며, 최하위 비트(LSB)는 타겟 블록의 타입을 나타낼 수 있다.
플래시 메모리는 서든 파워 오프 이후 리커버리 동작이 필요할 경우 상기 최상위 비트를 '1'의 값으로 기록하고, 서든 파워 오프 이후 리커버리 동작이 필요하지 아니할 경우 상기 최상위 비트를 '0'의 값으로 기록할 수 있다. 또한, 상기 플래시 메모리는 빅팀 블록이 데이터 블록인 경우 상기 중간 비트를 '1'의 값으로 기록하고, 빅팀 블록이 맵 블록인 경우 상기 중간 비트를 '0'의 값으로 기록할 수 있다. 또한 상기 플래시 메모리는 타겟 블록이 웨어-레벨링 대상 블록인 경우 상기 최하위 비트를 '1'의 값으로 기록하고, 타겟 블록이 상기 웨어-레벨링 대상 블록이 아닌 경우 상기 최하위 비트를 '0'의 값으로 기록할 수 있다.
종래기술에 따르면, 가비지 컬렉션 정보마다 개별적으로 속성 정보를 기록하므로, 플래시 메모리는 제1 내지 16 가비지 컬렉션 정보 각각에 속성 정보를 기록하여 상기 제1 내지 16 가비지 컬렉션 정보를 상기 가비지 컬렉션 큐(122)에 큐잉한다. 따라서 상기 플래시 메모리는 상기 제1 내지 16 가비지 컬렉션 정보에 속성 정보를 기록하기 위해 상기 속성 정보에 할당되는 3 비트와 상기 가비지 컬렉션 정보의 개수인 16을 곱한 48 비트가 필요하다.
도 2는 본 발명의 일 실시예에 따른 가비지 컬렉션 큐를 도시한 도면이다.
도 1에서 앞서 설명된 경우와 마찬가지로, 설명의 편의를 위해 가비지 컬렉션 정보의 속성이 3개인 경우로 설명하며, 복수의 가비지 컬렉션 큐들이 큐잉하는 모든 가비지 컬렉션 정보의 개수의 총합은 16개인 경우로 설명한다.
본 발명의 일 실시예에 따른 컨트롤러는 속성 정보에 따라 분류할 수 있는 모든 경우의 수와 동일한 개수의 가비지 컬렉션 큐들(215 내지 285)을 포함할 수 있다. 예를 들어, 가비지 컬렉션 정보의 속성이 3개인 경우, 컨트롤러는 3 비트의 속성 정보에 따라 상기 가비지 컬렉션 정보를 8 가지의 경우로 분류할 수 있으며, 상기 컨트롤러는 상기 속성 정보에 따라 분류된 가비지 컬렉션 정보에 각각 대응하는 8개의 가비지 컬렉션 큐들(215 내지 285)을 포함할 수 있다.
컨트롤러는 상기 가비지 컬렉션 큐들(215 내지 285) 각각에 대응하는 속성 정보를 별도의 메모리에 기록하여 상기 속성 정보에 해당하는 가비지 컬렉션 정보를 대응 가비지 컬렉션 큐로 큐잉할 수 있다. 예를 들어, 컨트롤러는 제1 가비지 컬렉션 큐(215)에 대응하는 속성 정보를 상기 메모리에'111'로 기록함으로써, 서든 파워 오프 이후 리커버리 동작이 필요하고, 빅팀 블록이 데이터 블록이며, 타겟 블록이 웨어-레벨링 대상 블록에 해당하는 제1 및 9 가비지 컬렉션 정보를 상기 제1 가비지 컬렉션 큐(215)로 큐잉할 수 있다.
컨트롤러는 제1 내지 16 가비지 컬렉션 정보를 속성에 따라 분류하고, 상기 속성에 대응하는 가비지 컬렉션 큐로 상기 분류된 가비지 컬렉션 정보를 큐잉할 수 있다. 본 발명의 일 실시예에 따르면, 가비지 컬렉션 큐에 속성 정보를 기록하고, 상기 속성에 해당하는 가비지 컬렉션 정보를 대응하는 가비지 컬렉션 큐로 큐잉할 수 있다. 따라서 제1 내지 16 가비지 컬렉션 정보를 속성에 따라 분류하기 위해 속성 정보에 할당되는 3 비트와 가비지 컬렉션 큐들의 개수인 8을 곱한 24 비트가 필요하다. 본 발명의 일 실시예에 따르면, 가비지 컬렉션 정보마다 개별적으로 속성 정보를 기록하지 아니하고, 속성 정보에 따라 분류된 큐들에 속성 정보를 기록할 수 있으므로, 종래에 비해 가비지 컬렉션 정보에 속성을 부여하기 위해 필요한 메모리 공간을 줄일 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 3을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 13 내지 도 15에서 보다 구체적으로 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다. 도 5를 참조하여 후술하는 바와 같이, 상기 프로세서(134)는 빅팀 블록 관리부(502), 큐 관리부(504) 및 가비지 컬렉션 수행부(506)를 포함할 수 있다. 또한, 상기 메모리 인터페이스 유닛(142)은 1 내지 8 가비지 컬렉션 큐들(215 내지 285)을 포함할 수 있다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
단계 S402에서, 프로세서(134)는 유효 페이지 개수, 리드 카운트, 이레이즈 카운트 및 프로그램 페일 정보에 따라 빅팀 블록을 검출할 수 있다. 프로세서(134)는 유효 페이지가 소정의 임계치 이상인 블록, 리드 카운트가 소정의 임계치 이상인 블록, 이레이즈 카운트가 소정의 임계치 미만인 블록 및 프로그램 페일이 발생한 블록을 상기 빅팀 블록으로 검출할 수 있다.
단계 S404에서, 프로세서(134)는 단계 S402에서 검출된 빅팀 블록에 대한 가비지 컬렉션 정보를 생성하여 메모리(144)에 저장할 수 있다. 상기 가비지 컬렉션 정보는 빅팀 블록의 주소 정보 및 타겟 블록의 주소 정보를 포함할 수 있다. 상기 타겟 블록은 가비지 컬렉션 동작에 따라 빅팀 블록의 유효 데이터를 프로그램하는 블록이다.
단계 S406에서, 프로세서(134)는 단계 S404에서 생성된 가비지 컬렉션 정보를 상기 메모리(144)로부터 리드하여 속성에 따라 분류할 수 있다. 본 발명의 일 실시예에 따르면, 상기 속성은 서든 파워 오프 이후 복구 유무, 빅팀 블록의 타입 및 타겟 블록의 타입일 수 있으며, 프로세서(134)는 상기 속성에 따라 가비지 컬렉션 정보를 8가지의 경우로 분류할 수 있다. 예를 들어, 프로세서(134)는 서든 파워 오프 이후 복구가 필요하고, 빅팀 블록이 데이터 블록이며 타겟 블록이 웨어-레벨링 대상 블록인 가비지 컬렉션 정보를 제1 그룹으로 분류할 수 있으며, 서든 파워 오프 이후 복구가 필요하지 아니하고, 빅팀 블록이 맵 블록이며 타겟 블록이 웨어-레벨링 대상 블록이 아닌 가비지 컬렉션 정보를 제8 그룹으로 분류할 수 있다.
단계 S408에서, 프로세서(134)는 단계 S406에서 속성에 따라 분류된 제1 내지 8 가비지 컬렉션 정보를 대응하는 제1 내지 8 가비지 컬렉션 큐들(215 내지 285)로 큐잉할 수 있다. 본 발명의 일 실시예에 따르면, 프로세서(134)는 제1 내지 8 가비지 컬렉션 큐들(215 내지 285) 각각에 대응하는 속성 정보를 기록할 수 있다.
단계 S410에서, 프로세서(134)는 단계 S408에서 큐잉된 가비지 컬렉션 정보에 따라 메모리 장치(150)의 가비지 컬렉션 동작을 제어할 수 있다. 본 발명의 일 실시예에 따르면, 프로세서(134)는 가비지 컬렉션 정보에 따라 빅팀 블록의 모든 유효 페이지가 타겟 블록으로 카피되면 비로소 상기 가비지 컬렉션 정보를 가비지 컬렉션 큐로부터 삭제할 수 있다. 프로세서(134)는 가비지 컬렉션 동작 수행 중 빅팀 블록의 모든 유효 페이지가 타겟 블록으로 카피되지 아니한 때 상기 가비지 컬렉션 동작을 중단해야 하는 경우, 상기 가비지 컬렉션 동작이 수행된 빅팀 블록의 유효 페이지 주소를 별도의 메모리에 기록할 수 있다. 프로세서(134)는 상기 기록된 빅팀 블록의 유효 페이지 주소를 참조하여 상기 가비지 컬렉션 동작이 중단된 유효 페이지부터 가비지 컬렉션 동작을 재개할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템(110)을 상세히 나타내는 도면이다. 도 5는 도 3의 데이터 처리 시스템(100)에서 본 발명과 관련된 구성만을 간략히 도시하고 있다.
앞서 도 3에서 전술한 프로세서(134)는 빅팀 블록 관리부(502), 큐 관리부(504) 및 가비지 컬렉션 수행부(506)를 포함할 수 있다. 또한 앞서 도 3에서 전술한 메모리 인터페이스 유닛(142)은 제1 내지 8 가비지 컬렉션 큐들(215 내지 285)을 포함할 수 있다. 또한 상기 큐 관리부(504)는 서든 파워 오프 관리부(602), 빅팀 타입 관리부(802), 타겟 타입 관리부(1002) 및 분배부(1202)를 포함할 수 있다.
빅팀 블록 관리부(502)는 빅팀 블록을 검출하여, 상기 빅팀 블록에 대한 가비지 컬렉션 정보를 메모리(144)에 저장할 수 있다. 상기 가비지 컬렉션 정보는 빅팀 블록 및 타겟 블록의 주소 정보를 포함할 수 있다. 빅팀 블록 관리부(502)는 유효 페이지의 개수가 소정의 임계치 미만인 블록, 리드 카운트가 소정의 임계치 이상인 블록, 이레이즈 카운트가 소정의 임계치 미만인 블록 및 프로그램 페일이 발생한 블록 중 어느 하나를 상기 빅팀 블록으로 검출할 수 있다.
큐 관리부(504)는 상기 메모리(144)에 저장된 가비지 컬렉션 정보를 속성에 따라 분류할 수 있다. 본 발명의 일 실시예에 따르면, 상기 속성은 서든 파워 오프 이후 복구 유무, 빅팀 블록의 타입 및 타겟 블록의 타입일 수 있다. 도 6, 도8 및 도 10을 참조하여 후술하는 바와 같이, 큐 관리부(504)는 서든 파워 오프 이후 복구 유무, 빅팀 블록의 타입 및 타겟 블록의 타입에 따라 상기 가비지 컬렉션 정보를 제1 내지 6 서브 그룹으로 분류할 수 있다. 도 12를 참조하여 후술하는 바와 같이, 큐 관리부(504)는 상기 분류된 제1 내지 6 서브 그룹에서 중복되는 가비지 컬렉션 정보를 제거하여 가비지 컬렉션 정보를 제1 내지 8 그룹으로 분류하여 상기 그룹에 대응하는 가비지 컬렉션 큐에 각각 큐잉할 수 있다.
도 6은 서든 파워 오프 관리부(602)의 세부 구성을 나타내는 도면이다.
서든 파워 오프 관리부(602)는 리드 카운트 관리부(604) 및 제1 분류부(606)를 포함할 수 있다.
리드 카운트 관리부(604)는 메모리(144)에 저장된 가비지 컬렉션 정보(infoGC)에 따라 빅팀 블록의 리드 카운트를 측정할 수 있다. 리드 카운트 관리부(604)는 가비지 컬렉션 정보(infoGC) 및 빅팀 블록 별로 측정된 리드 카운트 정보(infoRC)를 제1 분류부(606)로 제공할 수 있다.
제1 분류부(606)는 상기 제공된 리드 카운트 정보(infoRC)에 따라 가비지 컬렉션 정보(infoGC)를 제1 및 2 서브 그룹으로 분류할 수 있다. 제1 분류부(606)는 가비지 컬렉션 정보(infoGC) 중 빅팀 블록의 리드 카운트가 소정의 임계치 이상인 가비지 컬렉션 정보(infoGC)를 제1 서브 그룹으로 분류할 수 있다. 제1 분류부(606)는 가비지 컬렉션 정보(infoGC) 중 빅팀 블록의 리드 카운트가 소정의 임계치 미만인 가비지 컬렉션 정보(infoGC)를 제2 서브 그룹으로 분류할 수 있다. 제1 분류부(606)는 제1 및 2 서브 그룹에 대한 정보(infosub1, infosub2)를 분배부(1202)로 제공할 수 있다.
본 발명의 일 실시예에 따르면, 서든 파워 오프 관리부(602)는 리드 카운트가 임계치 이상인 빅팀 블록들에 대한 가비지 컬렉션 정보(infoGC)는 서든 파워 오프 이후 복구가 필요한 가비지 컬렉션 정보(infoGC)로 분류할 수 있다. 가비지 컬렉션 정보가 가비지 컬렉션 큐로 큐잉될 때 빅팀 블록의 리드 카운트는 초기화된다. 따라서 가비지 컬렉션 큐에 가비지 컬렉션 정보가 큐잉되었지만 서든 파워 오프가 발생하여 리드 리클레임 가비지 컬렉션 동작은 수행되지 아니한 경우 복구 동작을 수행하지 아니하면 물리적으로 손상된 리드 리클레임 대상 블록을 검출할 수 없게 된다. 따라서 서든 파워 오프 관리부(602)는 리드 카운트가 소정의 임계치 이상인 빅팀 블록에 대한 가비지 컬렉션 정보(infoGC)는 제1 서브 그룹으로 분류하여 서든 파워 오프가 발생하는 경우 상기 제1 서브 그룹에 대한 복구 동작을 수행할 수 있다.
도 7은 본 발명의 일 실시예에 따른 서든 파워 오프 관리부(602)의 동작 과정을 나타낸 흐름도이다.
단계 S702에서, 서든 파워 오프 관리부(602)는 메모리(144)에 저장된 가비지 컬렉션 정보(infoGC)에 따라 빅팀 블록의 리드 카운트를 측정할 수 있다.
단계 S704에서, 서든 파워 오프 관리부(602)는 단계 S702에서 측정된 리드 카운트와 소정의 임계치의 크기를 비교할 수 있다.
단계 S706에서, 서든 파워 오프 관리부(602)는 상기 측정된 빅팀 블록의 리드 카운트가 소정의 임계치 이상인 경우(단계 S704에서 'YES'), 상기 빅팀 블록에 대응하는 가비지 컬렉션 정보를 제1 서브 그룹으로 분류할 수 있다.
단계 S708에서, 서든 파워 오프 관리부(602)는 상기 측정된 빅팀 블록의 리드 카운트가 소정의 임계치 미만인 경우(단계 S704에서 'NO'), 상기 빅팀 블록에 대응하는 가비지 컬렉션 정보를 제2 서브 그룹으로 분류할 수 있다.
도 8은 빅팀 타입 관리부(802)의 세부 구성을 나타내는 도면이다.
빅팀 타입 관리부(802)는 데이터 타입 관리부(804) 및 제2 분류부(806)을 포함할 수 있다.
데이터 타입 관리부(804)는 메모리(144)에 저장된 가비지 컬렉션 정보(infoGC)에 따라 빅팀 블록이 맵 블록인지 데이터 블록인지 검출할 수 있다. 데이터 타입 관리부(804)는 빅팀 블록 별로 검출된 상기 빅팀 블록의 타입에 대한 정보(infoV.T)를 제2 분류부(806)로 제공할 수 있다.
제2 분류부(806)는 상기 제공된 빅팀 블록의 타입 정보(infoV .T)에 따라 가비지 컬렉션 정보(infoGC)를 제3 및 4 서브 그룹으로 분류할 수 있다. 제2 분류부(806)는 빅팀 블록이 맵 블록인 경우 상기 빅팀 블록에 대응하는 가비지 컬렉션 정보(infoGC)를 제3 서브 그룹으로 분류할 수 있다. 제2 분류부(806)는 빅팀 블록이 데이터 블록인 경우 상기 빅팀 블록에 대응하는 가비지 컬렉션 정보(infoGC)를 제4 서브 그룹으로 분류할 수 있다. 제2 분류부(806)는 제3 및 4 서브 그룹에 대한 정보(infosub3, infosub4)를 분배부(1202)로 제공할 수 있다.
도 9은 본 발명의 일 실시예에 따른 빅팀 타입 관리부(802)의 동작 과정을 나타낸 흐름도이다.
단계 S902에서, 빅팀 타입 관리부(802)는 메모리(144)에 저장된 가비지 컬렉션 정보(infoGC)에 따라 빅팀 블록이 맵 블록인지 데이터 블록인지 검출할 수 있다.
단계 S904에서, 빅팀 타입 관리부(802)는 상기 빅팀 블록이 맵 블록인 경우 (단계 S902에서 'Map'), 상기 빅팀 블록에 대응하는 가비지 컬렉션 정보(infoGC)를 제3 서브 그룹으로 분류할 수 있다.
단계 S906에서, 빅팀 타입 관리부(802)는 상기 빅팀 블록이 데이터 블록인 경우 (단계 S902에서 'DATA'), 상기 빅팀 블록에 대응하는 가비지 컬렉션 정보(infoGC)를 제4 서브 그룹으로 분류할 수 있다.
도 10은 타겟 타입 관리부(1002)의 세부 구성을 나타내는 도면이다.
타겟 타입 관리부(1002)는 이레이즈 카운트 관리부(1004) 및 제3 분류부(1006)를 포함할 수 있다.
이레이즈 카운트 관리부(1004)는 메모리(144)에 저장된 가비지 컬렉션 정보(infoGC)에 따라 빅팀 블록의 이레이즈 카운트를 측정할 수 있다. 이레이즈 카운트 관리부(1004)는 가비지 컬렉션 정보(infoGC) 및 빅팀 블록 별로 측정된 이레이즈 카운트 정보(infoEC)를 제3 분류부(1006)로 제공할 수 있다.
제3 분류부(1006)는 상기 제공된 이레이즈 카운트 정보(infoEC)에 따라 가비지 컬렉션 정보(infoGC)를 제5 및 6 서브 그룹으로 분류할 수 있다. 제3 분류부(1006)는 가비지 컬렉션 정보(infoGC) 중 빅팀 블록의 이레이즈 카운트가 소정의 임계치 미만인 가비지 컬렉션 정보(infoGC)를 제5 서브 그룹으로 분류할 수 있다. 제3 분류부(1006)는 가비지 컬렉션 정보(infoGC) 중 빅팀 블록의 이레이즈 카운트가 소정의 임계치 이상인 가비지 컬렉션 정보(infoGC)를 제6 서브 그룹으로 분류할 수 있다. 제3 분류부(1006)는 제5 및 6 서브 그룹에 대한 정보(infosub5, infosub6)를 분배부(1202)로 제공할 수 있다.
본 발명의 일 실시예에 따르면, 타겟 타입 관리부(1002)는 이레이즈 카운트가 임계치 미만인 빅팀 블록의 유효 데이터를 콜드 데이터로 판단할 수 있다. 타겟 타입 관리부(1002)는 콜드 데이터를 저장하는 빅팀 블록에 대한 가비지 컬렉션 정보를 제5 서브 그룹으로 분류함으로써, 웨어-레벨링 가비지 컬렉션에 대한 가비지 컬렉션 정보를 별도로 분류할 수 있다. 상기 웨어-레벨링 가비지 컬렉션은 빅팀 블록의 콜드 데이터를 이레이즈 카운트가 임계치 이상인 블록에 카피하는 동작이다. 따라서, 타겟 타입 관리부(1002)는 상기 웨어-레벨링 가비지 컬렉션에 대한 가비지 컬렉션 정보를 별도로 분류함으로써, 이레이즈 카운트가 임계치 이상인 타겟 블록에 대한 가비지 컬렉션 정보를 제5 서브 그룹으로 분류할 수 있다.
도 11은 본 발명의 일 실시예에 따른 타겟 타입 관리부(1002)의 동작 과정을 나타낸 흐름도이다.
단계 S1102에서, 타겟 타입 관리부(1002)는 메모리(144)에 저장된 가비지 컬렉션 정보(infoGC)에 따라 빅팀 블록의 이레이즈 카운트를 측정할 수 있다.
단계 S1104에서, 타겟 타입 관리부(1002)는 단계 S1102에서 측정된 이레이즈 카운트와 소정의 임계치의 크기를 비교할 수 있다.
단계 S1106에서, 타겟 타입 관리부(1002)는 상기 측정된 빅팀 블록의 이레이즈 카운트가 소정의 임계치 미만인 경우(단계 S1104에서 'YES'), 상기 빅팀 블록에 대응하는 가비지 컬렉션 정보를 제5 서브 그룹으로 분류할 수 있다.
단계 S1108에서, 타겟 타입 관리부(1002)는 상기 측정된 빅팀 블록의 이레이즈 카운트가 소정의 임계치 이상인 경우(단계 S1104에서 'NO'), 상기 빅팀 블록에 대응하는 가비지 컬렉션 정보를 제6 서브 그룹으로 분류할 수 있다.
도 12는 큐 관리부(504)의 세부 구성을 나타내는 도면이다.
앞서 도 5를 참조하여 설명된 바와 같이 큐 관리부(504)는 서든 파워 오프 관리부(602), 빅팀 타입 관리부(802), 타겟 타입 관리부(1002) 및 분배부(1202)를 포함할 수 있다.
분배부(1202)는 서든 파워 오프 관리부(602), 빅팀 타입 관리부(802) 및 타겟 타입 관리부(1002)로부터 제공된 제1 내지 6 서브 그룹 정보(Infosub1 내지 Infosub6)에서 중복되는 가비지 컬렉션 정보를 제거하여 가비지 컬렉션 정보를 제1 내지 8 그룹으로 분류할 수 있다. 예를 들어, 분배부(1202)는 제1, 3 및 5 서브 그룹에 모두 포함되는 가비지 컬렉션 정보를 제1 그룹으로 분류하고, 제2, 3 및 5 서브 그룹에 모두 포함되는 가비지 컬렉션 정보를 제2 그룹으로 분류하며, 제2, 4 및 6 서브 그룹에 모두 포함되는 가비지 컬렉션 정보를 제8 그룹으로 분류할 수 있다.
분배부(1202)는 메모리 인터페이스 유닛(142)에 포함된 제1 내지 8 가비지 컬렉션 큐들(215 내지 285)의 속성 정보를 메모리(144)에 기록할 수 있다. 본 발명의 일 실시예에 따르면 개별 가비지 컬렉션 큐에 대응하는 속성 정보는 3 비트일 수 있다. 분배부(1202)는 상기 속성 정보의 최상위 비트(MSB), 중간 비트(CSB) 및 최하위 비트(LSB)에 각각 서든 파워 오프 이후 복구 유무, 빅팀 블록의 타입 및 타겟 블록의 타입을 기록할 수 있다.
분배부(1202)는 상기 분류된 제1 내지 8 그룹의 가비지 컬렉션 정보(infoGC1 내지 infoGC8 )를 각각 대응하는 가비지 컬렉션 큐들(215 내지 285)에 큐잉할 수 있다. 본 발명의 일 실시예에 따르면, 분배부(1202)는 가비지 컬렉션 정보를 속성 따라 분류하여 대응하는 가비지 컬렉션 큐에 큐잉함으로써 가비지 컬렉션 정보 별로 속성 정보를 기록할 필요 없이 가비지 컬렉션 큐 별로 속성 정보를 기록하여 메모리 공간 사용 효율을 높일 수 있다. 또한 본 발명의 일 실시예에 따르면, 동일한 속성을 갖는 가비지 컬렉션 정보가 동일한 큐에 큐잉되어 있으므로, 가비지 컬렉션 정보를 검색하는 시간을 단축할 수 있다.
다시 도 5로 돌아와, 가비지 컬렉션 수행부(506)는 상기 가비지 컬렉션 큐들(215 내지 285)에 큐잉된 가비지 컬렉션 정보에 따라 메모리 장치(150)의 가비지 컬렉션 동작을 제어할 수 있다. 본 발명의 일 실시예에 따르면, 가비지 컬렉션 수행부(506)는 가비지 컬렉션 정보에 따라 빅팀 블록의 모든 유효 페이지가 타겟 블록으로 카피되면 비로소 상기 가비지 컬렉션 정보를 가비지 컬렉션 큐로부터 삭제할 수 있다. 가비지 컬렉션 수행부(506)는 가비지 컬렉션 동작 수행 중 빅팀 블록의 모든 유효 페이지가 타겟 블록으로 카피되지 아니한 때 상기 가비지 컬렉션 동작을 중단해야 하는 경우, 상기 가비지 컬렉션 동작이 수행된 빅팀 블록의 유효 페이지 주소를 별도의 메모리에 기록할 수 있다. 가비지 컬렉션 수행부(506)는 상기 기록된 빅팀 블록의 유효 페이지 주소를 참조하여 상기 가비지 컬렉션 동작이 중단된 유효 페이지부터 가비지 컬렉션 동작을 재개할 수 있다.
이하에서는, 도 13 내지 도 15을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 14는 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 15는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 13을 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 14를 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 14는, 낸드 플래시 메모리 셀로 구성된 각 메모리 셀 어레이(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 15에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 15은, 도 3에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 셀 어레이(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 셀 어레이(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330)에는 복수의 메모리 셀들이 구현될 수 있다.
그러면 이하에서는, 도 16 내지 도 24를 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 15에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 16을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 3에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 이러한 컨트롤러(130)는 복수의 프로세서를 포함할 수 있다. 메모리 장치(6130)는, 도 3에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 17을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 17에 도시한 데이터 처리 시스템(6200)은, 도 3에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 3에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 3에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 18는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 18은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 18을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 3에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 3에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다. 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 3에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 19는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 19를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 3에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 3에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
도 20 내지 도 23은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 20 내지 도 23은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 20 내지 도 23을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 3에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 17 내지 도 19에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 16에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 24는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 24는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 24를 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 3에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 18 내지 도 23에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
102 : 호스트
130 : 컨트롤러
150 : 메모리 장치

Claims (20)

  1. 메모리 장치;
    메모리;
    복수의 큐들;
    검출된 빅팀 블록에 대응하는 가비지 컬렉션 정보를 상기 메모리에 저장하는 빅팀 블록 관리부;
    상기 가비지 컬렉션 정보 및 상기 복수의 큐들을 속성에 따라 분류하여 상기 분류된 가비지 컬렉션 정보를 대응하는 상기 복수의 큐들로 각각 큐잉하는 큐 관리부; 및
    상기 큐잉된 가비지 컬렉션 정보에 따라 상기 메모리 장치의 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 수행부
    를 포함하는 메모리 시스템.
  2. 제1 항에 있어서,
    상기 큐 관리부는
    상기 복수의 큐들 각각에 대응하는 속성 정보를 상기 메모리에 저장하는
    메모리 시스템.
  3. 제1 항에 있어서,
    상기 가비지 컬렉션 수행부는
    상기 빅팀 블록의 유효 페이지에 대해 가비지 컬렉션 동작을 수행하는 동작이 중단된 경우, 상기 유효 페이지의 주소 정보를 상기 메모리에 저장하고, 상기 저장된 유효 페이지부터 상기 가비지 컬렉션 동작을 재개하는
    메모리 시스템.
  4. 제1 항에 있어서,
    상기 큐 관리부는
    서든 파워 오프 관리부, 빅팀 블록 타입 관리부, 타겟 블록 타입 관리부 및 분배부를 포함하는
    메모리 시스템.
  5. 제4 항에 있어서,
    상기 서든 파워 오프 관리부는
    상기 서든 파워 오프 이후 복구 동작의 필요 유무에 따라 상기 가비지 컬렉션 정보를 제1 및 2 서브 그룹으로 분류하는
    메모리 시스템.
  6. 제4 항에 있어서,
    상기 빅팀 블록 타입 관리부는
    상기 빅팀 블록이 맵 블록인지 데이터 블록인지에 따라 상기 가비지 컬렉션 정보를 제3 및 4 서브 그룹으로 분류하는
    메모리 시스템.
  7. 제4 항에 있어서,
    상기 타겟 블록 타입 관리부는
    상기 타겟 블록이 웨어-레벨링 대상 블록인지 여부에 따라 상기 가비지 컬렉션 정보를 제5 및 6 서브 그룹으로 분류하는
    메모리 시스템.
  8. 제4 항에 있어서,
    상기 분배부는
    상기 서든 파워 오프 관리부, 빅팀 블록 타입 관리부 및 타겟 블록 타입 관리부로부터 분류된 가비지 컬렉션 정보에서 중복되는 정보를 제거하여 상기 가비지 컬렉션 정보를 제1 내지 8 그룹으로 분류하는
    메모리 시스템.
  9. 제5 항에 있어서
    상기 서든 파워 오프 관리부는
    리드 카운트가 소정의 임계치 이상인 빅팀 블록에 대응하는 가비지 컬렉션 정보를 상기 제1 서브 그룹으로 분류하는
    메모리 시스템.
  10. 제7 항에 있어서
    상기 타겟 블록 타입 관리부는
    이레이즈 카운트가 소정의 임계치 이상인 빅팀 블록에 대응하는 가비지 컬렉션 정보를 상기 제5 서브 그룹으로 분류하는
    메모리 시스템.
  11. 검출된 빅팀 블록에 대응하는 가비지 컬렉션 정보를 메모리에 저장하는 빅팀 블록 관리단계;
    상기 가비지 컬렉션 정보 및 복수의 큐들을 속성에 따라 분류하여 상기 분류된 가비지 컬렉션 정보를 대응하는 상기 복수의 큐들로 각각 큐잉하는 큐 관리단계; 및
    상기 큐잉된 가비지 컬렉션 정보에 따라 메모리 장치의 가비지 컬렉션 동작을 제어하는 가비지 컬렉션 수행단계
    를 포함하는 메모리 시스템의 동작방법.
  12. 제11 항에 있어서,
    상기 큐 관리 단계는
    상기 복수의 큐들 각각에 대응하는 속성 정보를 상기 메모리에 저장하는
    메모리 시스템의 동작방법.
  13. 제11 항에 있어서,
    상기 가비지 컬렉션 수행단계는
    상기 빅팀 블록의 유효 페이지에 대해 가비지 컬렉션 동작을 수행하는 동작이 중단된 경우, 상기 유효 페이지의 주소 정보를 상기 메모리에 저장하고, 상기 저장된 유효 페이지부터 상기 가비지 컬렉션 동작을 재개하는
    메모리 시스템의 동작방법.
  14. 제11 항에 있어서,
    상기 큐 관리단계는
    서든 파워 오프 관리단계, 빅팀 블록 타입 관리단계, 타겟 블록 타입 관리단계 및 분배단계를 포함하는
    메모리 시스템의 동작방법.
  15. 제14 항에 있어서,
    상기 서든 파워 오프 관리단계는
    상기 서든 파워 오프 이후 복구 동작의 필요 유무에 따라 상기 가비지 컬렉션 정보를 제1 및 2 서브 그룹으로 분류하는
    메모리 시스템의 동작방법.
  16. 제14 항에 있어서,
    상기 빅팀 블록 타입 관리단계는
    상기 빅팀 블록이 맵 블록인지 데이터 블록인지에 따라 상기 가비지 컬렉션 정보를 제3 및 4 서브 그룹으로 분류하는
    메모리 시스템의 동작방법.
  17. 제14 항에 있어서,
    상기 타겟 블록 타입 관리단계는
    상기 타겟 블록이 웨어-레벨링 대상 블록인지 여부에 따라 상기 가비지 컬렉션 정보를 제5 및 6 서브 그룹으로 분류하는
    메모리 시스템의 동작방법.
  18. 제14 항에 있어서,
    상기 분배단계는
    상기 서든 파워 오프 관리단계, 빅팀 블록 타입 관리단계 및 타겟 블록 타입 관리단계로부터 분류된 가비지 컬렉션 정보에서 중복되는 정보를 제거하여 상기 가비지 컬렉션 정보를 제1 내지 8 그룹으로 분류하는
    메모리 시스템의 동작방법.
  19. 제15 항에 있어서,
    상기 서든 파워 오프 관리단계는
    리드 카운트가 소정의 임계치 이상인 빅팀 블록에 대응하는 가비지 컬렉션 정보를 상기 제1 서브 그룹으로 분류하는
    메모리 시스템의 동작방법.
  20. 제17 항에 있어서,
    상기 타겟 블록 타입 관리단계는
    이레이즈 카운트가 소정의 임계치 이상인 빅팀 블록에 대응하는 가비지 컬렉션 정보를 상기 제5 서브 그룹으로 분류하는
    메모리 시스템의 동작방법.
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