KR20160072883A - 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents

스토리지 장치 및 스토리지 장치의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 메모리 컨트롤러가 불휘발성 메모리의 제1 메모리 셀들을 프로그램하는 단계, 그리고 제1 메모리 셀들이 프로그램된 후 임계 시간 동안 외부 호스트 장치로부터 쓰기 데이터가 수신되지 않으면, 메모리 컨트롤러가 외부 호스트 장치의 요청 없이, 불휘발성 메모리의 제2 메모리 셀들을 케어 데이터를 이용하여 프로그램하는 단계를 포함하는 동작 방법.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND OPERATING METHOD OF STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 신뢰성 및 동작 속도를 갖는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.
불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 메모리 컨트롤러가 상기 불휘발성 메모리의 제1 메모리 셀들을 프로그램하는 단계; 그리고 상기 제1 메모리 셀들이 프로그램된 후 임계 시간 동안 외부 호스트 장치로부터 쓰기 데이터가 수신되지 않으면, 상기 메모리 컨트롤러가, 상기 외부 호스트 장치의 요청 없이, 상기 불휘발성 메모리의 제2 메모리 셀들을 케어 데이터를 이용하여 프로그램하는 단계를 포함한다.
실시 예로서, 상기 임계 시간 내에 상기 외부 호스트 장치로부터 쓰기 데이터가 수신되면, 상기 쓰기 데이터가 상기 제2 메모리 셀들에 프로그램된다.
실시 예로서, 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들은 동일한 소거 단위에 속한다.
실시 예로서, 상기 제2 메모리 셀들을 상기 케어 데이터를 이용하여 프로그램하는 단계는, 스케줄된 배경 프로그램이 존재하면, 상기 스케줄된 배경 프로그램과 연관된 데이터를 상기 케어 데이터로서 상기 제2 메모리 셀들에 프로그램하는 단계를 포함한다.
실시 예로서, 상기 배경 프로그램은, 유효한 데이터 및 무효한 데이터가 저장된 메모리 블록으로부터 상기 유효한 데이터를 다른 메모리 블록으로 복사하는 가비지 컬렉션(Garbage Collection)에 의해 유발되는 프로그램을 포함한다.
실시 예로서, 상기 배경 프로그램은, 소거 횟수가 큰 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 복사하는 웨어 레벨링(wear leveling)에 의해 유발되는 프로그램을 포함한다.
실시 예로서, 상기 배경 프로그램은, 배드 블록으로 판정된 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 복사하는 배드 블록 관리에 의해 유발되는 프로그램을 포함한다.
실시 예로서, 상기 배경 프로그램은, 읽기 에러가 발생한 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 복사하는 읽기 리클레임(read reclaim)에 의해 유발되는 프로그램을 포함한다.
실시 예로서, 상기 제2 메모리 셀들을 상기 케어 데이터를 이용하여 프로그램하는 단계는, 스케줄된 배경 프로그램이 존재하지 않으면, 더미 데이터를 이용하여 상기 제2 메모리 셀들에 대해 더미 프로그램을 수행하는 단계를 더 포함한다.
실시 예로서, 상기 제2 메모리 셀들은 상기 더미 프로그램 시에 소거 상태를 갖지 않도록 프로그램된다.
실시 예로서, 상기 제2 메모리 셀들은 상기 더미 프로그램 시에 검증 없이 프로그램 전압을 인가함으로써 프로그램된다.
실시 예로서, 상기 제2 메모리 셀들은 상기 더미 프로그램 시에 양의 문턱 전압을 갖도록 프로그램된다.
실시 예로서, 상기 제1 메모리 셀들은 상기 외부 호스트 장치로부터 수신되는 제2 쓰기 데이터 또는 제2 케어 데이터를 이용하여 프로그램된다.
실시 예로서, 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들이 속한 메모리 블록에서, 첫 번째로 프로그램되는 메모리 셀들은 상기 메모리 블록이 소거된 직후에 프로그램된다.
본 발명의 실시 예에 따른 스토리지 장치는, 불휘발성 메모리; 그리고 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 불휘발성 메모리의 제1 메모리 셀들을 프로그램한 후 임계 시간 동안 외부 호스트 장치로부터 쓰기 데이터가 수신되지 않으면, 상기 외부 호스트 장치의 요청 없이, 상기 불휘발성 메모리의 제2 메모리 셀들을 케어 데이터를 이용하여 프로그램하도록 구성된다.
실시 예로서, 상기 불휘발성 메모리는 기판 위에서 행들 및 열들로 배열되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은, 상기 기판 위에서 상기 기판과 수직한 방향으로 적층되는 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함한다.
실시 예로서, 상기 스토리지 장치는 상기 메모리 컨트롤러의 제어에 따라 동작하는 랜덤 액세스 메모리를 더 포함하고, 상기 불휘발성 메모리, 상기 랜덤 액세스 메모리, 그리고 상기 메모리 컨트롤러는 솔리드 스테이트 드라이브(Solid State Drive)를 형성한다.
실시 예로서, 상기 불휘발성 메모리 및 상기 메모리 컨트롤러는 실장형 메모리(embedded memory)를 형성한다.
본 발명의 다른 실시 예에 따른 스토리지 장치는, 복수의 메모리 블록들을 포함하는 불휘발성 메모리; 그리고 상기 불휘발성 메모리의 상기 복수의 메모리 블록들 중 하나의 메모리 블록을 선택하고, 상기 선택된 메모리 블록의 메모리 셀들을 임계 시간 이내에 모두 프로그램하도록 구성되는 메모리 컨트롤러를 포함한다.
실시 예로서, 상기 메모리 컨트롤러는, 상기 선택된 메모리 블록을 소거한 후에 상기 선택된 메모리 블록의 상기 메모리 셀들을 상기 임계 시간 이내에 모두 프로그램하도록 구성된다.
실시 예로서, 외부 호스트 장치로부터 쓰기 데이터가 수신되지 않는 경우, 상기 메모리 컨트롤러는 상기 메모리 셀들 중 일부 메모리 셀들에 배경 동작에 의해 유발되는 프로그램 또는 더미 프로그램을 수행하도록 구성된다.
본 발명의 실시 예들에 따르면, 메모리 블록이 소거된 후에 임계 시간 이내에 모두 프로그램된다. 따라서, 스토리지 장치의 신뢰성이 향상된다. 또한, 본 발명의 실시 예들에 따르면, 쓰기 데이터가 존재하지 않을 때에 배경 프로그램을 수행한다. 더미 프로그램이 최소화되므로, 스토리지 장치의 신뢰성이 향상된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 5는 본 발명의 실시 예에 따라 케어 프로그램을 수행하는 방법을 보여주는 순서도이다.
도 6은 본 발명의 실시 예에 따른 배경 프로그램 큐를 보여주는 블록도이다.
도 7은 시간의 흐름에 따라 프로그램 및 케어 프로그램이 수행되는 과정을 보여준다.
도 8은 도 7의 과정에 따라 메모리 블록의 제1 행의 메모리 셀들에 프로그램된 데이터의 예를 보여준다.
도 9는 메모리 셀들이 프로그램되는 예를 보여준다.
도 10은 메모리 셀들이 프로그램되는 다른 예를 보여준다.
도 11은 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리(110), 메모리 컨트롤러(120) 및 RAM (130)을 포함한다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 기입할 수 있다. 불휘발성 메모리(110)는 읽기를 수행하고, 읽혀진 제1 데이터(DATA1)를 메모리 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(/CE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 커맨드(CMD1)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 어드레스(ADDR1)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)가 전송될 때에 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로 출력할 수 있다.
예시적으로, 제1 데이터(DATA1), 제1 어드레스(ADDR1) 및 제1 커맨드(CMD1)는 제1 채널(CH1)을 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제1 채널(CH1)은 입출력 채널일 수 있다. 제어 신호(CTRL)는 제2 채널(CH2)을 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제2 채널(CH2)는 제어 채널일 수 있다.
불휘발성 메모리(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.
메모리 컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
예시적으로, 메모리 컨트롤러(120)는 제1 단위(예를 들어, 시간 단위 또는 데이터 단위)로 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 제1 단위와 다른 제2 단위(예를 들어, 시간 단위 또는 데이터 단위)로 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
메모리 컨트롤러(120)는 제1 포맷에 따라 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송할 수 있다. 메모리 컨트롤러(120)는 제1 포맷과 다른 제2 포맷에 따라, 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
메모리 컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 호스트 장치로부터 제2 데이터(DATA2)를 수신하고, 수신된 제2 데이터(DATA2)를 RAM (130)에 저장하고, 그리고 RAM (130)에 저장된 제2 데이터(DATA2)를 제1 데이터(DATA1)로서 불휘발성 메모리(110)에 기입할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 제1 데이터(DATA1)를 읽고, 읽어진 제1 데이터(DATA1)를 RAM (130)에 저장하고, RAM (130)에 저장된 제1 데이터(DATA1)를 제2 데이터(DATA2)로서 호스트 장치로 출력할 수 있다. 메모리 컨트롤러(130)는 불휘발성 메모리(110)로부터 읽은 데이터를 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 다시 불휘발성 메모리(110)에 기입할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
메모리 컨트롤러(120)는 배경 프로그램 큐(128, Background Program Queue) 및 케어 프로그램기(129, Care Programmer)를 포함한다. 배경 프로그램 큐(128)는 배경 동작(Background Operation)에 의해 유발되는 프로그램 요청들을 저장하도록 구성된다. 예를 들어, 배경 동작은 외부 호스트 장치의 개입(예를 들어 요청) 없이, 메모리 컨트롤러(120)에 의해 자체적으로 수행되는 동작일 수 있다. 예를 들어, 배경 동작이 수행되는지의 여부는 외부 호스트 장치에 의해 식별되지 않을 수 있다. 예를 들어, 배경 동작은 가비지 컬렉션(Garbage Collection), 웨어 레벨링(Wear Leveling), 배드 블록 관리(Bad Block Management), 읽기 리클레임(Read Reclaim) 등을 포함할 수 있다.
배경 프로그램 큐(128)에 등록된 프로그램 요청들에 따라, 메모리 컨트롤러(120)는 스토리지 장치(100)가 유휴 상태(Idle State)일 때에 불휘발성 메모리(110)의 프로그램을 제어할 수 있다. 예를 들어, 유휴 상태는 외부 호스트 장치에 의해 요청되어 스토리지 장치(100)가 수행하여야 하는 작업이 존재하지 않는 상태일 수 있다.
케어 프로그램기(129)는 케어 프로그램을 관리할 수 있다. 예를 들어, 임계 시간(TCR) 동안에 외부 호스트 장치로부터 수신된 쓰기 데이터가 존재하지 않을 때, 케어 프로그램기(129)는 배경 프로그램 큐(128)를 참조하여 불휘발성 메모리(110)에 대해 케어 프로그램을 수행할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리(110)에서 소거 동작이 발생하는 오버헤드를 감소시키기 위하여, 스토리지 장치(100)는 주소 매핑을 수행할 수 있다. 예를 들어, 외부 호스트 장치로부터 덮어쓰기가 요청될 때에, 스토리지 장치(100)는 기존 데이터를 저장하는 메모리 셀들을 소거하고 덮어쓰기 요청된 데이터를 소거된 메모리 셀들에 저장하는 대신, 덮어쓰기 요청된 데이터를 자유 저장 공간의 메모리 셀들에 저장할 수 있다. 메모리 컨트롤러(120)는 외부의 호스트 장치에서 사용되는 논리 주소(logical address) 및 불휘발성 메모리(110)에서 사용되는 물리 주소(physical address)를 상술된 방법에 따라 매핑하는 FTL (Flash Translation Layer)를 구동할 수 있다. 예를 들어, 제2 어드레스(ADDR2)는 논리 주소이고, 제1 어드레스(ADDR1)는 물리 주소일 수 있다.
스토리지 장치(100)는 호스트 장치의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) 등과 같은 실장형 메모리를 포함할 수 있다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 메모리 컨트롤러(120)는 불휘발성 메모리(110)의 제1 메모리 셀들을 프로그램할 수 있다.
S120 단계에서, 메모리 컨트롤러(120)는 임계 시간(TCR)이 경과할 때까지 쓰기 데이터가 외부 호스트 장치로부터 수신되는지 판별할 수 있다.
임계 시간(TCR) 이내에 외부 호스트 장치로부터 쓰기 데이터가 수신되면, 또는 외부 호스트 장치로부터 수신된 쓰기 데이터가 이미 존재하면, S130 단계가 수행된다. S130 단계에서, 메모리 컨트롤러(120)는 쓰기 데이터를 이용하여 불휘발성 메모리(110)의 제2 메모리 셀들을 프로그램할 수 있다.
제1 메모리 셀들이 프로그램된 후 임계 시간이 경과할 때까지 외부 호스트 장치로부터 수신된 쓰기 데이터가 존재하지 않으면, 케어 프로그램기(129)는 케어 데이터를 이용하여 불휘발성 메모리(110)의 제2 메모리 셀들을 프로그램할 수 있다. 예를 들어, 케어 프로그램기(129)는 케어 데이터를 이용하여 제2 메모리 셀들에 대해 케어 프로그램을 수행할 수 있다. 케어 데이터는 배경 프로그램 큐(128)를 참조하여 획득될 수 있다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리(110)를 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 메모리 컨트롤러(120)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(131)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압(예를 들어, 접지 전압)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다.
데이터 입출력 회로(117)는 메모리 컨트롤러(120)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 메모리 컨트롤러(220)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 메모리 컨트롤러(220)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(110)의 제반 동작을 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 4를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 높이의 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 공통으로 연결되고, 제2 높이의 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 접지 선택 라인에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 쓰기 및 읽기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.
도 4에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 4에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 워드 라인에 연결되며 하나의 행에 속한 메모리 셀들(MC)은 적어도 세 개의 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하의 워드 라인에 연결되며 하나의 행에 속한 메모리 셀들(MC)에서, 각 메모리 셀들(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 페이지들을 형성할 수 있다.
메모리 셀들(MC1~MC6)이 소거된 후에 방치되는 시간이 증가할수록, 메모리 셀들(MC1~MC6)의 신뢰성이 저하될 수 있다. 메모리 셀들(MC1~MC6)의 신뢰성이 저하되는 것을 방지하기 위하여, 본 발명의 실시 예에 따른 케어 프로그램기(129)는, 제1 메모리 셀들(예를 들어, MC1)이 프로그램된 후 임계 시간(TCR)이 경과할 때까지 외부 호스트 장치의 쓰기 데이터가 존재하지 않으면, 케어 프로그램을 수행하도록 구성된다. 따라서, 메모리 블록(BLKa)이 소거된 후에, 메모리 셀들(MC1~MC6)은 임계 시간(TCR) 이내의 시간 간격들로 순차적으로 프로그램된다. 즉, 메모리 블록(BLKa)이 소거된 후에, 메모리 셀들(MC1~MC6)은 총 임계 시간 이내에 모두 프로그램 완료되므로, 메모리 셀들(MC1~MC6)의 신뢰성이 저하되는 것이 방지된다.
예를 들어, 총 임계 시간은, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6)이 형성하는 프로그램 단위의 수 및 임계 시간(TCR)의 곱일 수 있다. 예를 들어, 하나의 행 및 하나의 워드 라인에 대응하는 메모리 셀들이 하나의 프로그램 단위를 형성할 수 있다. 이 경우, 제1 행의 셀 스트링들(CS11, CS12)의 메모리 셀들(MC1~MC6)은 6 개의 프로그램 단위들을 형성하고, 제2 행의 셀 스트링들(CS21, CS22)의 메모리 셀들(MC1~MC6)은 6 개의 프로그램 단위들을 형성할 수 있다. 즉, 메모리 블록(BLKa)의 프로그램 단위들의 수는, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6)의 행들의 수 및 워드 라인들(WL1~WL6)의 수의 곱일 수 있다.
도 5는 본 발명의 실시 예에 따라 케어 프로그램을 수행하는 방법(S140 단계)을 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 5를 참조하면, S210 단계에서, 케어 프로그램기(129)는 예정된(scheduled) 배경 프로그램이 존재하는지 판별한다. 예를 들어, 케어 프로그램기(129)는 배경 프로그램 큐(128)에 등록된 배경 프로그램 요청이 존재하는지 판별할 수 있다. 배경 프로그램 큐(128)에 등록된 배경 프로그램 요청이 존재하면, 케어 프로그램기(129)는 예정된 배경 프로그램이 존재하는 것으로 판별할 수 있다.
예정된 배경 프로그램이 존재하면, S220 단계에서, 케어 프로그램기(129)는 예정된 배경 프로그램에 따라 제2 메모리 셀들(예를 들어, 제1 행의 MC2)을 프로그램한다. 예를 들어, 케어 프로그램기(129)는 예정된 배경 프로그램과 연관된 데이터를 케어 데이터로서 제1 행의 제2 메모리 셀들(MC2)에 프로그램할 수 있다. 케어 프로그램기(129)는 예정된 배경 프로그램을 케어 프로그램으로서 제1 행의 제2 메모리 셀들(MC2)에 대해 수행할 수 있다. 예를 들어, 케어 프로그램기(129)는 예정된 배경 프로그램의 데이터 중에서 하나의 프로그램 단위에 해당하는 데이터를 제1 행의 제2 메모리 셀들(MC2)에 프로그램할 수 있다.
예정된 배경 프로그램이 존재하지 않으면, 케어 프로그램기(129)는 제1 행의 제2 메모리 셀들(MC2)에 대해 더미 프로그램을 수행할 수 있다. 예를 들어, 케어 프로그램기(129)는 더미 데이터를 케어 데이터로서 제1 행의 제2 메모리 셀들(MC2)에 프로그램할 수 있다. 케어 프로그램기(129)는 더미 프로그램을 케어 프로그램으로서 제1 행의 제2 메모리 셀들(MC2)에 대해 수행할 수 있다.
도 2 및 도 4를 참조하여 설명된 바와 같이, 본 발명의 실시 예에 따른 스토리지 장치(100)는, 외부 호스트 장치로부터의 쓰기 데이터가 임계 시간(TCR) 동안 존재하지 않을 때에 케어 프로그램을 수행함으로써, 메모리 블록(BLKa)이 소거된 후 총 임계 시간 이내에 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6)을 모두 프로그램한다.
또한, 도 5를 참조하여 설명된 바와 같이, 케어 프로그램기(129)는 배경 프로그램을 더미 프로그램보다 우선적으로 케어 프로그램으로서 수행한다. 따라서, 더미 데이터에 의해 메모리 셀들(MC1~MC6)이 프로그램되는 횟수가 감소된다. 따라서, 스토리지 장치(100)의 신뢰성이 향상되며, 케어 프로그램으로 인해 유발되는 오버헤드가 감소된다.
도 6은 본 발명의 실시 예에 따른 배경 프로그램 큐(128)를 보여주는 블록도이다. 도 1 및 도 6을 참조하면, 배경 프로그램 큐(128)는 복수의 서브 큐들을 포함할 수 있다. 예를 들어, 배경 프로그램 큐(128)는 가비지 컬렉션 큐(GCQ), 웨어 레벨링 큐(WLQ), 배드 블록 관리 큐(BBMQ), 그리고 읽기 리클레임 큐(RRQ)를 포함할 수 있다. 그러나, 배경 프로그램 큐(128)의 종류는 도 6에 도시된 것으로 한정되지 않는다.
가비지 컬렉션 큐(GCQ)는 가비지 컬렉션(Garbage Collection)에 의해 유발되는 프로그램 요청들(GCP)을 저장하도록 구성된다. 예를 들어, 가비지 컬렉션은 메모리 블록들(BLK1~BLKz)에 유효 데이터 및 무효 데이터가 산포되어 있는 경우, 유효 데이터들을 하나의 메모리 블록(BLK)으로 마이그레이션(migration)하고, 수집된 데이터가 유래한 메모리 블록들(BLK)을 삭제하는 동작을 포함할 수 있다. 가비지 컬렉션이 수행될 때에, 유효한 데이터 및 무효한 데이터가 저장된 메모리 블록(BLK)으로부터 유효한 데이터를 다른 메모리 블록(BLK)으로 복사하는 프로그램 요청들(GCP)이 생성될 수 있다. 가비지 컬렉션에 의해 유발되는 프로그램 요청들(GCP)은 가비지 컬렉션 큐(GCQ)에 등록될 수 있다.
웨어 레벨링 큐(WLQ)는 웨어 레벨링(Wear Leveling)에 의해 유발되는 프로그램 요청들(WLP)을 저장하도록 구성된다. 예를 들어, 웨어 레벨링은 메모리 블록들(BLK1~BLKz)의 소거 횟수들을 평준화하는 동작을 포함할 수 있다. 예를 들어, 제1 메모리 블록(BLK1)의 소거 횟수는 제2 메모리 블록(BLK2)의 소거 횟수보다 임계값 이상 많을 수 있다. 이 때, 웨어 레벨링에 따르면, 제1 메모리 블록(BKL1)의 데이터가 제2 메모리 블록(BLK2)으로 마이그레이션(migration)될 수 있다. 즉, 웨어 레벨링이 수행될 때에, 소거 횟수가 큰 메모리 블록(BLK)에 저장된 데이터를 다른 메모리 블록(BLK)으로 복사하는 프로그램 요청들(WLP)이 유발될 수 있다. 웨어 레벨링에 의해 유발되는 프로그램 요청들(WLP)은 웨어 레벨링 큐(WLQ)에 등록될 수 있다.
배드 블록 관리 큐(BBMQ)는 배드 블록 관리(Bad Block Management)에 의해 유발되는 프로그램 요청들(BBMP)을 저장하도록 구성된다. 배드 블록 관리는 메모리 블록들(BLK1~BLKz) 중 에러가 발생한 메모리 블록(BLK)을 배드 블록으로 설정하는 동작을 포함한다. 예를 들어, 프로그램 에러가 발생한 때에, 프로그램 에러가 발생한 메모리 블록(BLK)은 배드 블록으로 등록될 수 있다. 예를 들어, 메모리 블록(BLKa)에서, 제1 메모리 셀들(MC1)로부터 제6 메모리 셀들(MC6)의 순서로 프로그램이 수행될 수 있다. 제5 메모리 셀들(MC5)의 프로그램 시에 에러가 발생하면, 메모리 블록(BLKa)은 배드 블록으로 처리될 수 있다. 이 때, 제1 내지 제4 메모리 셀들(MC1~MC4)에 저장된 데이터는 다른 정상 메모리 블록으로 마이그레이션(migration) 된다. 즉, 배드 블록 관리가 수행될 때에, 배드 블록으로 판정된 메모리 블록(BLK)에 저장된 데이터를 다른 메모리 블록(BLK)으로 복사하는 프로그램 요청들(BBMP)이 유발될 수 있다. 배드 블록 관리에 의해 유발되는 프로그램 요청들(BBMP)은 배드 블록 관리 큐(BBMQ)에 등록될 수 있다.
읽기 리클레임 큐(RRQ)는 읽기 리클레임(Read Reclaim)에 의해 유발되는 프로그램 요청들(RRP)을 저장하도록 구성된다. 읽기 리클레임은 읽기 에러가 발생한 메모리 블록(BLK)에 저장된 데이터를 다른 메모리 블록으로 마이그레이션(migration)하는 동작을 포함한다. 예를 들어, 읽기 시에, 메모리 컨트롤러(120)는 에러 검출 및 정정을 수행할 수 있다. 검출된 에러들의 수가 메모리 컨트롤러(120)의 에러 정정 범위를 초과하는 경우, 정정 불능의 에러가 발생할 수 있다. 정정 불능의 에러가 발생하여 데이터가 소실되는 것을 방지하기 위하여, 읽기 시에 발생하는 에러들의 수가 임계값에 도달하면, 해당 메모리 블록(BLK)에 저장된 데이터는 다른 메모리 블록(BLK)으로 마이그레이션될 수 있다. 읽기 리클레임에 의해 유발되는 프로그램 요청들(RRP)은 읽기 리클레임 큐(RRQ)에 등록될 수 있다.
예시적으로, 배경 프로그램 큐(128)의 서브 큐들 사이에 우선 순위가 존재할 수 있다. 예를 들어, 가비지 컬렉션 큐(GCQ), 웨어 레벨링 큐(WLQ), 배드 블록 관리 큐(BBMQ), 그리고 읽기 리클레임 큐(RRQ)의 순서로 우선 순위가 높을 수 있다. 가비지 컬렉션 큐(GCQ)에 프로그램 요청(GCP)이 존재하면, 케어 프로그램기(129)는 가비지 컬렉션 큐(GCQ)에 등록된 프로그램 요청(GCP)을 이용하여 케어 프로그램을 수행할 수 있다. 가비지 컬렉션 큐(GCQ)에 프로그램 요청(GCP)이 존재하지 않으면, 케어 프로그램기(129)는 웨어 레벨링 큐(WLQ)를 참조할 수 있다. 마찬가지로, 케어 프로그램기(129)는 가비지 컬렉션 큐(GCQ), 웨어 레벨링 큐(WLQ), 배드 블록 관리 큐(BBMQ), 그리고 읽기 리클레임 큐(RRQ)의 순서로 케어 프로그램 시에 참조할 프로그램 요청(GCP, WLP, BBMP, 또는 RRP)을 선택할 수 있다.
도 7은 시간(T)의 흐름에 따라 프로그램 및 케어 프로그램이 수행되는 과정을 보여준다. 도 8은 도 7의 과정에 따라 메모리 블록(BLKa)의 제1 행의 메모리 셀들(MC1~MC6)에 프로그램된 데이터의 예를 보여준다.
도 1, 도 3, 도 4, 도 7 및 도 8을 참조하면, 외부 호스트 장치로부터 제1 쓰기 요청(W1)이 수신된다. 제1 쓰기 요청(W1)은 제1 쓰기 데이터(WD1)와 함께 수신될 수 있다. 제1 쓰기 데이터(WD1)는 메모리 블록(BLKa)의 하나의 프로그램 단위, 즉 하나의 행 및 하나의 워드 라인에 연결된 메모리 셀들(MC)에 대응할 수 있다. 제1 쓰기 요청(W1)에 응답하여, 메모리 컨트롤러(120)는 메모리 블록(BLKa)을 소거하고, 제1 행의 제1 메모리 셀들(MC1)에 제1 쓰기 데이터(WD1)를 프로그램할 수 있다.
제1 쓰기 요청(W1)에 따른 프로그램이 수행된 때로부터, 임계 시간(TCR)이 측정된다. 예시적으로, 제1 쓰기 요청(W1)에 따른 프로그램이 수행된 후 임계 시간(TCR) 이내에, 외부 호스트 장치로부터 제2 쓰기 요청(W2)이 수신될 수 있다. 제2 쓰기 요청(W2)은 제2 쓰기 데이터(WD2)와 함께 수신될 수 있다. 제2 쓰기 데이터(WD2)는 메모리 블록(BLKa)의 하나의 프로그램 단위에 대응할 수 있다. 제2 쓰기 요청(W2)에 응답하여, 메모리 컨트롤러(120)는 제1 행의 제2 메모리 셀들(MC2)에 제2 쓰기 데이터(WD2)를 프로그램할 수 있다.
제2 쓰기 요청(W2)에 따른 프로그램이 수행된 때로부터, 임계 시간(TCR)이 측정된다. 예시적으로, 제2 쓰기 요청(W2)에 따른 프로그램이 수행된 후 임계 시간(TCR)이 경과할 때까지, 외부 호스트 장치로부터 쓰기 요청이 수신되지 않을 수 있다. 임계 시간(TCR)이 경과한 때에, 메모리 컨트롤러(120)는 케어 프로그램(CP)을 수행할 수 있다. 예시적으로, 배경 프로그램 큐(128)의 가비지 컬렉션 큐(GCQ)에 프로그램 요청(GCP)이 저장되어 있는 것으로 가정한다. 케어 프로그램기(129)는 프로그램 요청(GP)에 따라, 프로그램 요청(GP)과 연관된 데이터(GCD)를 제1 행의 제3 메모리 셀들(MC3)에 프로그램할 수 있다. 예를 들어, 케어 프로그램기(129)는 가비지 컬렉션 큐(GCQ)에 등록된 프로그램 요청들(GCP) 중에서, 메모리 블록(BLKa)의 하나의 프로그램 단위에 대응하는 프로그램 요청(GCP)에 따라 케어 프로그램(CP)을 수행할 수 있다.
케어 프로그램(CP)이 수행된 때로부터, 임계 시간(TCR)이 측정된다. 예시적으로, 케어 프로그램(CP)이 수행된 후 임계 시간(TCR) 이내에, 외부 호스트 장치로부터 제3 쓰기 요청(W3)이 수신될 수 있다. 제3 쓰기 요청(W3)은 제3 쓰기 데이터(WD3)와 함께 수신될 수 있다. 제3 쓰기 데이터(WD3)는 메모리 블록(BLKa)의 하나의 프로그램 단위에 대응할 수 있다. 제3 쓰기 요청(W3)에 응답하여, 메모리 컨트롤러(120)는 제1 행의 제4 메모리 셀들(MC4)에 제3 쓰기 데이터(WD3)를 프로그램할 수 있다.
제3 쓰기 요청(W3)에 따른 프로그램이 수행된 때로부터, 임계 시간(TCR)이 측정된다. 예시적으로, 제3 쓰기 요청(W3)에 따른 프로그램이 수행된 후 임계 시간(TCR)이 경과할 때까지, 외부 호스트 장치로부터 쓰기 요청이 수신되지 않을 수 있다. 임계 시간(TCR)이 경과한 때에, 메모리 컨트롤러(120)는 케어 프로그램(CP)을 수행할 수 있다. 예시적으로, 배경 프로그램 큐(128)에 등록된 프로그램 요청이 존재하지 않는 것으로 가정한다. 케어 프로그램기(129)는 케어 프로그램(CP)으로서 더미 프로그램을 수행할 수 있다. 더미 프로그램에 따라, 제1 행의 제5 메모리 셀들(MC5)이 더미 데이터로 프로그램될 수 있다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKa)이 소거되고, 첫 번째 프로그램 유닛의 메모리 셀들, 예를 들어 제1 행의 제1 메모리 셀들(MC1)이 프로그램된 때로부터, 각 프로그램 유닛의 메모리 셀들(MC)이 프로그램될 때마다 임계 시간(TCR)이 측정될 수 있다. 현재 프로그램 유닛의 메모리 셀들(MC)이 프로그램된 후 임계 시간(TCR) 이내에 외부 호스트 장치의 쓰기 데이터(WD)가 준비되면, 준비된 쓰기 데이터(WD)를 이용하여 다음 프로그램 유닛의 메모리 셀들(MC)이 프로그램된다. 현재 프로그램 유닛의 메모리 셀들(MC)이 프로그램된 후 임계 시간(TCR) 이내에 외부 호스트 장치의 쓰기 데이터(WD)가 준비되지 않으면, 다음 프로그램 유닛의 메모리 셀들(MC)이 케어 프로그램된다.
케어 프로그램 시에, 배경 프로그램 요청이 준비되어 있으면, 다음 프로그램 유닛의 메모리 셀들(MC)이 배경 프로그램 요청에 따라 프로그램된다. 배경 프로그램 요청이 준비되어 있지 않으면, 다음 프로그램 유닛의 메모리 셀들(MC)이 더미 프로그램된다.
메모리 블록(BLKa)의 마지막 프로그램 유닛, 예를 들어 제2 행의 제6 메모리 셀들(MC6)이 프로그램되면, 임계 시간(TCR)의 측정은 수행되지 않는다.
도 9는 메모리 셀들(MC)이 프로그램되는 예를 보여준다. 도 9에서, 가로 축은 메모리 셀들(MC)의 문턱 전압을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다. 즉, 도 9에 메모리 셀들(MC)의 문턱 전압 산포 범위의 변화가 도시된다.
도 4 및 도 9를 참조하면, 메모리 블록(BLKa)이 소거되면, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6)은 소거 상태(E)를 갖는다. 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6)이 외부 호스트 장치의 쓰기 요청(W)에 따라 또는 배경 프로그램 요청에 따라 프로그램되면, 메모리 셀들(MC1~MC6)은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)을 가질 수 있다.
예시적으로, 메모리 셀들(MC1~MC6)이 갖는 프로그램 상태들(P1~P7)의 수는 한정되지 않는다. 메모리 셀들(MC1~MC7)이 갖는 프로그램 상태들(P1~P7)의 수는 하나의 메모리 셀(MC)에 프로그램되는 비트들의 수에 따라 결정되며, 한정되지 않는다.
도 10은 메모리 셀들(MC)이 프로그램되는 다른 예를 보여준다. 도 10에서, 가로 축은 메모리 셀들(MC)의 문턱 전압을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다. 즉, 도 9에 메모리 셀들(MC)의 문턱 전압 산포 범위의 변화가 도시된다.
도 4 및 도 9를 참조하면, 메모리 블록(BLKa)이 소거되면, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6)은 소거 상태(E)를 갖는다. 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6)이 외부 호스트 장치의 쓰기 요청(W)에 따라 또는 배경 프로그램 요청에 따라 프로그램되면, 메모리 셀들(MC1~MC6)은 더미 프로그램 상태(DP)를 가질 수 있다.
도 9와 비교하면, 더미 프로그램된 메모리 셀들(MC)은 소거 상태(E)를 갖지 않으며, 소거 상태(E)보다 높은 문턱 전압 산포 범위를 갖는 더미 프로그램 상태(DP)를 갖도록 프로그램된다. 예를 들어, 더미 프로그램 상태(DP)의 문턱 전압 산포 범위의 하한은 제로 전위(zero potential)과 같거나 그보다 높을 수 있다. 예시적으로, 더미 프로그램을 수행하기 위한 더미 데이터는, 프로그램 단위의 모든 메모리 셀들(MC)이 프로그램 대상임을 가리키도록 설정될 수 있다.
예를 들어, 더미 프로그램 시에, 메모리 셀들(MC)은 접지 전압 또는 접지 전압보다 높은 양의 전압이 검증 전압으로 사용될 수 있다. 더미 프로그램 시에, 메모리 셀들(MC)은 검증 전압보다 높은 문턱 전압들을 갖도록 프로그램될 수 있다.
예를 들어, 더미 프로그램 시에, 메모리 셀들(MC)은 검증 없이 프로그램될 수 있다. 예시적으로, 메모리 셀들(MC)의 제어 게이트들에 연결된 워드 라인에 하나 또는 그 이상의 양의 고전압(예를 들어, 프로그램 전압)을 인가하는 것으로, 메모리 셀들(MC)의 더미 프로그램이 완료될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다. 도 11을 참조하면, 메모리 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 메모리 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2)를 버퍼 컨트롤 회로(126)를 통해 출력하거나 또는 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장하거나, 또는 버퍼 컨트롤 회로(126)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제2 데이터(DATA2)로서 호스트 인터페이스(125)를 통해 출력하거나 또는 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다.
프로세서(122)는 본 발명의 실시 예에 따른 케어 프로그램기(129)를 포함한다. 예를 들어, 케어 프로그램기(129)는 프로세서(122)에 의해 구동되는 소프트웨어, 프로세서(122)의 일부로서 제공되는 하드웨어, 또는 소프트웨어 및 하드웨어가 조합된 형태로 제공될 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다. RAM (123)은 본 발명의 실시 예에 따른 배경 프로그램 큐(128)를 포함할 수 있다. 예를 들어, RAM (123)의 저장 공간 중 일부는 배경 프로그램 큐(128)로 사용되도록 할당될 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 제1 데이터(DATA1) 또는 호스트 인터페이스(125)로부터 수신되는 제2 데이터(DATA2)에 기반하여, 에러 정정을 수행하기 위한 에러 정정 코드(예를 들어, 패리티)를 생성할 수 있다. 제1 데이터(DATA1) 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1) 및 패리티를 이용하여, 수신된 제1 데이터(DATA1_)의 에러 정정을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 외부 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신하고, 외부 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤 회로(126)는 프로세서(122)의 제어에 따라, RAM (130, 도 1 참조)을 제어하도록 구성된다. 버퍼 컨트롤 회로(126)는 RAM (130)에 데이터를 쓰고, RAM (130)으로부터 데이터를 읽을 수 있다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리(110, 도 1 참조)와 통신하도록 구성된다. 메모리 인터페이스(127)는 불휘발성 메모리(110)에 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송하고, 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않을 수 있다. 즉, 스토리지 장치(100)는 메모리 컨트롤러(120) 및 불휘발성 메모리(110)의 외부에 별도의 메모리를 갖지 않을 수 있다. 이 때, 메모리 컨트롤러(120)에 버퍼 컨트롤 회로(126)가 제공되지 않을 수 있다. 그리고, RAM (130)의 기능은 메모리 컨트롤러(120)의 내부의 RAM (123)이 수행할 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.
예시적으로, 메모리 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치
110; 불휘발성 메모리
111; 메모리 셀 어레이
113; 어드레스 디코더 회로
115; 페이지 버퍼 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
120; 메모리 컨트롤러
121; 버스
122; 프로세서
123; 랜덤 액세스 메모리
124; 에러 정정 블록
125; 호스트 인터페이스
126; 버퍼 컨트롤 회로
127; 메모리 인터페이스
128; 배경 프로그램 큐
129; 케어 프로그램기
130; 랜덤 액세스 메모리

Claims (10)

  1. 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 메모리 컨트롤러가 상기 불휘발성 메모리의 제1 메모리 셀들을 프로그램하는 단계; 그리고
    상기 제1 메모리 셀들이 프로그램된 후 임계 시간 동안 외부 호스트 장치로부터 쓰기 데이터가 수신되지 않으면, 상기 메모리 컨트롤러가, 상기 외부 호스트 장치의 요청 없이, 상기 불휘발성 메모리의 제2 메모리 셀들을 케어 데이터를 이용하여 프로그램하는 단계를 포함하는 동작 방법.
  2. 제1 항에 있어서,
    상기 제2 메모리 셀들을 상기 케어 데이터를 이용하여 프로그램하는 단계는,
    스케줄된 배경 프로그램이 존재하면, 상기 스케줄된 배경 프로그램과 연관된 데이터를 상기 케어 데이터로서 상기 제2 메모리 셀들에 프로그램하는 단계를 포함하는 동작 방법.
  3. 제2 항에 있어서,
    상기 배경 프로그램은, 유효한 데이터 및 무효한 데이터가 저장된 메모리 블록으로부터 상기 유효한 데이터를 다른 메모리 블록으로 복사하는 가비지 컬렉션(Garbage Collection)에 의해 유발되는 프로그램을 포함하는 동작 방법.
  4. 제2 항에 있어서,
    상기 배경 프로그램은, 소거 횟수가 큰 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 복사하는 웨어 레벨링(wear leveling)에 의해 유발되는 프로그램을 포함하는 동작 방법.
  5. 제2 항에 있어서,
    상기 배경 프로그램은, 배드 블록으로 판정된 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 복사하는 배드 블록 관리에 의해 유발되는 프로그램을 포함하는 동작 방법.
  6. 제2 항에 있어서,
    상기 배경 프로그램은, 읽기 에러가 발생한 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 복사하는 읽기 리클레임(read reclaim)에 의해 유발되는 프로그램을 포함하는 동작 방법.
  7. 제2 항에 있어서,
    상기 제2 메모리 셀들을 상기 케어 데이터를 이용하여 프로그램하는 단계는,
    스케줄된 배경 프로그램이 존재하지 않으면, 더미 데이터를 이용하여 상기 제2 메모리 셀들에 대해 더미 프로그램을 수행하는 단계를 더 포함하는 동작 방법.
  8. 불휘발성 메모리; 그리고
    상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는, 상기 불휘발성 메모리의 제1 메모리 셀들을 프로그램한 후 임계 시간 동안 외부 호스트 장치로부터 쓰기 데이터가 수신되지 않으면, 상기 외부 호스트 장치의 요청 없이, 상기 불휘발성 메모리의 제2 메모리 셀들을 케어 데이터를 이용하여 프로그램하도록 구성되는 스토리지 장치.
  9. 복수의 메모리 블록들을 포함하는 불휘발성 메모리; 그리고
    상기 불휘발성 메모리의 상기 복수의 메모리 블록들 중 하나의 메모리 블록을 선택하고, 상기 선택된 메모리 블록의 메모리 셀들을 임계 시간 이내에 모두 프로그램하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치.
  10. 제9 항에 있어서,
    외부 호스트 장치로부터 쓰기 데이터가 수신되지 않는 경우, 상기 메모리 컨트롤러는 상기 메모리 셀들 중 일부 메모리 셀들에 배경 동작에 의해 유발되는 프로그램 또는 더미 프로그램을 수행하도록 구성되는 스토리지 장치.
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