KR20200031432A

KR20200031432A - 표시 장치

Info

Publication number: KR20200031432A
Application number: KR1020180110430A
Authority: KR
Inventors: 이준석; 김세준; 김도형; 유승원
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-09-14
Filing date: 2018-09-14
Publication date: 2020-03-24
Also published as: KR102567299B1

Abstract

본 출원의 예에 따른 표시 장치는 복수의 발광 영역과 적어도 하나의 발광 영역과 인접한 캐소드 컨택 영역을 포함하는 기판, 복수의 발광 영역 각각에 배치된 박막 트랜지스터, 기판 상에 배치되고 복수의 발광 영역 각각에 배치된 박막 트랜지스터를 덮는 평탄화층, 복수의 발광 영역의 평탄화층 상에 배치되고 박막 트랜지스터와 전기적으로 연결된 애노드 전극, 캐소드 컨택 영역의 평탄화층 상에 배치된 컨택 패드, 애노드 전극 상에 배치된 발광층, 및 발광층과 컨택 패드 상에 배치된 캐소드 전극을 포함하고, 캐소드 전극은 컨택 패드의 측면과 직접 접촉할 수 있다.

Description

표시 장치{DISPLAY APPARATUS}

본 출원은 표시 장치에 관한 것이다.

표시 장치는 텔레비전 또는 모니터의 표시 화면 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다.

액정 표시 장치와 유기 발광 표시 장치는 스위칭 소자로서 트랜지스터(Thin Film Transistor)를 이용하여 영상을 표시한다. 액정 표시 장치는 자체 발광 방식이 아니기 때문에 액정 표시 패널의 하부에 배치된 백라이트 유닛으로부터 조사되는 광을 이용하여 영상을 표시하게 된다. 이러한 액정 표시 장치는 백라이트 유닛을 가지므로 디자인에 제약이 있으며, 휘도 및 응답 속도가 저하될 수 있다. 유기 발광 표시 장치는 유기물을 포함하기 때문에 수분에 취약하여 신뢰성 및 수명이 저하될 수 있다.

최근에는, 마이크로 발광 소자를 이용한 발광 표시 장치에 대한 연구 및 개발이 진행되고 있으며, 이러한 발광 표시 장치는 고화질과 고신뢰성을 갖기 때문에 차세대 표시로서 각광받고 있다. 이러한 발광 표시 장치는 자발광 소자로서, 소비 전력이 낮고, 고속의 응답 속도, 높은 발광 효율, 높은 휘도 및 광시야각을 갖는다. 이러한 발광 표시 장치는 텔레비전, 모니터, 노트북 컴퓨터, 스마트 폰, 테블릿 컴퓨터, 전자 패드, 웨어러블 기기, 워치 폰, 휴대용 정보 기기, 네비게이션, 또는 차량 제어 디스플레이 기기 등의 전자 제품 또는 가전 제품에 탑재되어 영상을 표시하는 디스플레이로 사용될 수 있는 차세대 디스플레이로 주목 받고 있다.

발광 표시 장치는 상부 발광(Top emission) 방식 또는 하부 발광(Bottom emission) 방식으로 영상을 표시한다.

종래의 상부 발광 방식의 발광 표시 장치는 서브 픽셀 영역에 배치된 구동 박막 트랜지스터를 포함하는 픽셀 회로, 구동 박막 트랜지스터에 연결된 애노드 전극, 애노드 전극 상에 배치된 발광층, 및 발광층 상에 배치된 캐소드 전극을 포함할 수 있다. 이때, 애노드 전극은 반사 금속 물질로 이루어지고, 캐소드 전극은 투과율 향상을 위해 투명 전도성 금속 물질로 이루어진다.

그러나, 종래의 상부 발광 방식의 발광 표시 장치는 투명 전도성 금속 물질로 이루어진 캐소드 전극의 높은 저항으로 인하여 캐소드 전압의 전압 강하(IR drop)에 의해 휘도 균일도가 저하되는 문제점이 있다.

본 출원은 캐소드 전극을 컨택 패드의 측면과 직접 접촉시킴으로써, 캐소드 전극에 공급되는 캐소드 전압의 전압 강하(IR drop)에 의한 휘도 불균일을 방지할 수 있는 표시 장치를 제공하는 것을 기술적 과제로 한다.

그리고, 본 출원은 캐소드 컨택 영역에 노출된 컨택 패드의 상면과 측면이 이루는 각을 90도 이하로 형성함으로써, 마스크 공정 수를 저감시키고, 캐소드 전극과 컨택 패드가 직접 접촉되는 영역의 개수를 조절할 수 있는 표시 장치를 제공하는 것을 기술적 과제로 한다.

그리고, 본 출원은 캐소드 컨택 영역에 노출된 컨택 패드의 상면과 측면이 이루는 각을 90도 이하로 형성함으로써, 캐소드 전극과 컨택 패드가 직접 접촉되는 영역의 면적을 감소시켜 발광 영역을 증가시킬 수 있는 표시 장치를 제공하는 것을 기술적 과제로 한다.

본 출원에 따른 표시 장치는 복수의 발광 영역과 적어도 하나의 발광 영역과 인접한 캐소드 컨택 영역을 포함하는 기판, 복수의 발광 영역 각각에 배치된 박막 트랜지스터, 기판 상에 배치되고 복수의 발광 영역 각각에 배치된 박막 트랜지스터를 덮는 평탄화층, 복수의 발광 영역의 평탄화층 상에 배치되고 박막 트랜지스터와 전기적으로 연결된 애노드 전극, 캐소드 컨택 영역의 평탄화층 상에 배치된 컨택 패드, 애노드 전극 상에 배치된 발광층, 및 발광층과 컨택 패드 상에 배치된 캐소드 전극을 포함하고, 캐소드 전극은 컨택 패드의 측면과 직접 접촉할 수 있다.

기타 예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 출원에 따른 표시 장치는 캐소드 전극을 컨택 패드의 측면과 직접 접촉시킴으로써, 캐소드 전극에 공급되는 캐소드 전압의 전압 강하(IR drop)에 의한 휘도 불균일을 방지할 수 있다.

본 출원에 따른 표시 장치는 캐소드 컨택 영역에 노출된 컨택 패드의 상면과 측면이 이루는 각을 90도 이하로 형성함으로써, 마스크 공정 수를 저감시키고, 캐소드 전극과 컨택 패드가 직접 접촉되는 영역의 개수를 조절할 수 있다.

본 출원에 따른 표시 장치는 캐소드 컨택 영역에 노출된 컨택 패드의 상면과 측면이 이루는 각을 90도 이하로 형성함으로써, 캐소드 전극과 컨택 패드가 직접 접촉되는 영역의 면적을 감소시켜 발광 영역을 증가시킬 수 있다.

위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 A 영역의 확대도이다.
도 3은 도 1의 A 영역의 다른 확대도이다.
도 4는 본 출원의 제1 실시예에 따른 표시 장치에서, 도 2의 절단선 I-I'의 단면도이다.
도 5는 도 4의 C 영역의 확대도이다.
도 6은 도 4의 표시 장치에서, 캐소드 전극과 컨택 패드를 직접 접촉시키는 과정을 설명하는 도면이다.
도 7은 본 출원의 제2 실시예에 따른 표시 장치에서, 도 2의 절단선 I-I'의 단면도이다.
도 8은 도 7의 D 영역의 확대도이다.
도 9는 도 7의 표시 장치에서, 캐소드 전극과 컨택 패드를 직접 접촉시키는 과정을 설명하는 도면이다.
도 10a는 본 출원의 일 예에 따른 표시 장치에서, 일 예에 따른 컨택 패드를 나타내는 단면도이다.
도 10b는 본 출원의 일 예에 따른 표시 장치에서, 다른 예에 따른 컨택 패드를 나타내는 단면도이다.

본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 출원 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

따라서, 본 출원에서의 표시 장치는 LCM, OLED 모듈 등과 같은 협의의 표시 장치 자체, 및 LCM, OLED 모듈 등을 포함하는 응용제품 또는 최종소비자용 장치인 세트 장치까지 포함할 수 있다.

예를 들어, 디스플레이 패널이 유기 전계 발광(OLED) 디스플레이 패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 라인의 교차 영역에 형성되는 픽셀(Pixel)을 포함할 수 있다. 그리고, 각 픽셀에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이 기판과, 어레이 기판 상의 유기 발광 소자(OLED)층, 및 유기 발광 소자층을 덮도록 어레이 기판 상에 배치되는 봉지 기판 또는 인캡슐레이션(Encapsulation) 기판 등을 포함하여 구성될 수 있다. 봉지 기판은 외부의 충격으로부터 박막 트랜지스터 및 유기 발광 소자층 등을 보호하고, 유기 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 기판 상에 형성되는 층은 무기 발광층(inorganic light emitting layer), 예를 들어 나노사이즈의 물질층(nano-sized material layer) 또는 양자점(quantum dot) 등을 포함할 수 있다.

그리고, 디스플레이 패널은 디스플레이 패널에 부착되는 금속판(metal plate)과 같은 후면(backing)을 더 포함할 수 있다. 금속판에 한정되지 않고 다른 구조도 포함될 수 있다.

본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면 및 예를 통해 본 출원의 예를 살펴보면 다음과 같다.

도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 평면도이다.

도 1을 참조하면, 표시 장치(100)는 기판(110), 픽셀 어레이층(190), 표시 구동 회로부(210), 및 스캔 구동 회로부(220)를 포함한다.

기판(110)은 베이스 기판으로서, 플렉서블 기판일 수 있다. 예를 들어, 기판(110)은 투명 폴리이미드(Polyimide) 재질을 포함할 수 있다. 폴리이미드 재질의 기판(110)은 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다. 폴리이미드 재질의 기판(110)은 캐리어 유리 기판에 마련되어 있는 희생층의 전면(Front Surfacae)에 일정 두께로 코팅된 폴리이미드 수지가 경화되어 형성될 수 있다. 여기에서, 캐리어 유리 기판은 레이저 릴리즈 공정에 의한 희생층의 릴리즈에 의해 기판(110)으로부터 분리될 수 있다. 그리고, 희생층은 비정질 실리콘(a-Si) 또는 실리콘 질화막(SiNx)을 통해 이루어질 수 있다.

일 예에 따르면, 기판(110)은 글라스 기판일 수 있다. 예를 들어, 기판(110)은 산화규소(SiO2) 또는 산화알루미늄(Al2O3)을 주성분으로서 포함할 수 있다.

기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다. 표시 영역(AA)은 영상이 표시되는 영역으로서, 기판(110)의 중앙 부분에 정의될 수 있다. 여기에서, 표시 영역(AA)은 픽셀 어레이층(190)의 활성 영역에 해당할 수 있다. 예를 들어, 표시 영역(AA)은 복수의 게이트 라인(미도시)과 복수의 데이터 라인(미도시)에 의해 교차되는 픽셀 영역마다 형성된 복수의 픽셀(미도시)로 이루어질 수 있다. 여기에서, 복수의 픽셀 각각은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다.

비표시 영역(NA)은 영상이 표시되지 않는 영역으로서, 표시 영역(AA)을 둘러싸는 기판(110)의 가장자리 부분에 정의될 수 있다.

픽셀 어레이층(190)은 박막 트랜지스터층 및 발광 소자층을 포함한다. 박막 트랜지스터층은 박막 트랜지스터, 게이트 절연막, 층간 절연막, 보호막, 평탄화층을 포함할 수 있다. 그리고, 발광 소자층은 복수의 유기 발광 소자 및 복수의 뱅크를 포함할 수 있다. 픽셀 어레이층(190)의 구체적인 구성은 이하의 도 4에서 상세히 설명한다.

표시 구동 회로부(210)는 기판(110)의 비표시 영역(NA)에 마련된 패드부에 연결되어 디스플레이 구동 시스템으로부터 공급되는 영상 데이터에 대응되는 영상을 각 픽셀에 표시할 수 있다. 일 예에 따르면, 표시 구동 회로부(210)는 복수의 회로 필름(211), 복수의 데이터 구동 집적 회로(213), 인쇄 회로 기판(215) 및 타이밍 제어부(217)를 포함할 수 있다.

복수의 회로 필름(211) 각각의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 인쇄 회로 기판(215)에 부착되고, 복수의 회로 필름(211) 각각의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 패드부에 부착될 수 있다. 일 예에 따르면, 복수의 회로 필름(211) 각각은 표시 장치(100)의 베젤 영역을 감소시키기 위하여 연성 회로 필름으로 구현되어 벤딩될 수 있다. 예를 들어, 복수의 회로 필름(211)은 TCP(Tape Carrier Package) 또는 COF(Chip On Flexible Board 또는 Chip On Film)로 이루어질 수 있다.

복수의 데이터 구동 집적 회로(213) 각각은 복수의 회로 필름(211) 각각에 개별적으로 실장될 수 있다. 이러한 복수의 데이터 구동 집적 회로(213) 각각은 타이밍 제어부(217)로부터 제공되는 픽셀 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 픽셀 데이터를 아날로그 형태의 픽셀별 데이터 신호로 변환하여 해당하는 데이터 라인에 공급할 수 있다.

인쇄 회로 기판(215)은 타이밍 제어부(217)를 지지하고, 표시 구동 회로부(210)의 구성들 간의 신호 및 전원을 전달할 수 있다. 인쇄 회로 기판(215)은 각 픽셀에 영상을 표시하기 위해 타이밍 제어부(217)로부터 공급되는 신호와 구동 전원을 복수의 데이터 구동 집적 회로(213) 및 스캔 구동 회로부(220)에 제공할 수 있다. 이를 위해, 신호 전송 배선과 각종 전원 배선이 인쇄 회로 기판(215) 상에 마련될 수 있다. 예를 들어, 인쇄 회로 기판(215)은 회로 필름(211)의 개수에 따라 하나 이상으로 구성될 수 있다.

타이밍 제어부(217)는 인쇄 회로 기판(215)에 실장되고, 인쇄 회로 기판(215)에 마련된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(217)는 타이밍 동기 신호에 기초해 영상 데이터를 픽셀 배치 구조에 알맞도록 정렬하여 픽셀 데이터를 생성하고, 생성된 픽셀 데이터를 해당하는 데이터 구동 집적 회로(213)에 제공할 수 있다. 그리고, 타이밍 제어부(217)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 스캔 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 복수의 데이터 구동 집적 회로(213) 각각의 구동 타이밍을 제어하고, 스캔 제어 신호를 통해 스캔 구동 회로부(220)의 구동 타이밍을 제어할 수 있다. 여기에서, 스캔 제어 신호는 복수의 회로 필름(211) 중 첫번째 또는/및 마지막 연성 회로 필름과 기판(110)의 비표시 영역(NA)을 통해서 해당하는 스캔 구동 회로부(220)에 공급될 수 있다.

스캔 구동 회로부(220)는 기판(110)의 비표시 영역(NA)에 마련될 수 있다. 스캔 구동 회로부(220)는 표시 구동 회로부(210)로부터 제공되는 스캔 제어 신호에 따라 스캔 신호를 생성하고, 설정된 순서에 해당하는 스캔 라인에 공급할 수 있다. 일 예에 따르면, 스캔 구동 회로부(220)는 박막 트랜지스터와 함께 기판(110)의 비표시 영역(NA)에 형성될 수 있다.

도 2는 도 1의 A 영역의 확대도이다.

도 2를 참조하면, 기판(110)은 복수의 발광 영역(EA)과 적어도 하나의 발광 영역과 인접한 캐소드 컨택 영역(CCA)을 포함할 수 있다.

복수의 서브 픽셀(SP) 각각은 복수의 발광 영역(EA) 각각에 배치될 수 있다. 즉, 복수의 서브 픽셀(SP) 각각은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다. 그리고, 복수의 단위 픽셀 각각은 서로 인접한 적어도 3개의 서브 픽셀(SP)을 포함할 수 있다. 예를 들어, 복수의 서브 픽셀(SP)은 적색 서브 픽셀, 녹색 서브 픽셀, 및 청색 서브 픽셀을 포함할 수 있다. 나아가, 복수의 서브 픽셀(SP)은 백색 서브 픽셀을 더 포함할 수 있다.

컨택 패드(CP)는 캐소드 컨택 영역(CCA)의 평탄화층(160) 상에 배치될 수 있다. 구체적으로, 컨택 패드(CP)의 상면 일부와 측면은 캐소드 컨택 영역(CCA)에 노출될 수 있다. 그리고, 캐소드 컨택 영역(CCA)에 노출되지 않는 컨택 패드(CP) 상면의 다른 일부는 뱅크(B)에 의해 덮일 수 있다. 즉, 뱅크(B)는 평탄화층(170) 상에 배치되어 복수의 발광 영역(EA)과 캐소드 컨택 영역(CCA)을 구획할 수 있다.

일 예에 따르면, 캐소드 컨택 영역(CCP)은 복수의 발광 영역(EA)을 소정의 단위로 그룹화하여, 소정의 단위의 발광 영역(EA) 마다 대응되게 배치될 수 있다. 예를 들어, 캐소드 컨택 영역(CCP)은 단위 픽셀 또는 3개의 서브 픽셀(SP) 마다 대응되게 배치될 수 있다. 다른 예를 들어, 캐소드 컨택 영역(CCP)은 하나의 스캔 라인과 연결된 복수의 서브 픽셀(SP) 마다 대응되게 배치될 수 있다. 즉, 본 출원에 따른 표시 장치(100)는 캐소드 전극과 컨택 패드(CP)가 직접 접촉되는 영역의 개수와 면적, 설계 비용 문제를 고려하여, 캐소드 컨택 영역(CCP)의 개수를 조절할 수 있다.

도 3은 도 1의 A 영역의 다른 확대도이다. 여기에서, 도 3의 표시 장치는 도 2의 표시 장치와 캐소드 컨택 영역(CCP)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 3을 참조하면, 기판(110)은 복수의 발광 영역(EA)과 적어도 하나의 발광 영역과 인접한 캐소드 컨택 영역(CCA)을 포함할 수 있다.

일 예에 따르면, 캐소드 컨택 영역(CCP)은 복수의 발광 영역(EA) 각각에 대응되게 배치될 수 있다. 예를 들어, 캐소드 컨택 영역(CCP)의 개수는 복수의 서브 픽셀(SP)의 개수와 동일할 수 있다. 이와 같이, 본 출원에 따른 표시 장치(100)는 복수의 서브 픽셀(SP) 각각에 대응되는 복수의 캐소드 컨택 영역(CCP)을 형성함으로써, 캐소드 전극과 컨택 패드(CP)가 직접 접촉되는 영역의 개수와 면적을 증가시켜, 캐소드 전극에 공급되는 캐소드 전압의 전압 강하(IR drop) 방지 효과를 향상시킬 수 있다.

도 4는 본 출원의 제1 실시예에 따른 표시 장치에서, 도 2의 절단선 I-I'의 단면도이고, 도 5는 도 4의 C 영역의 확대도이다.

도 4 및 도 5를 참조하면, 표시 장치(100)는 기판(110), 차광층(LS), 버퍼층(120), 박막 트랜지스터(T), 게이트 절연막(130), 층간 절연막(140), 보호층(150), 평탄화층(160), 애노드 전극(AE), 제1 및 제2 보조 전원 라인(EVSS1, EVSS2), 라인 컨택 패턴(LCP), 컨택 패드(CP), 저장 커패시터(Cst), 신호 패드(SP), 패드 보조 전극(PAE), 패드 전극(PE), 및 뱅크(B)를 포함할 수 있다.

기판(110)은 베이스 기판으로서, 구부리거나 휠 수 있는 투명 플렉서블 기판일 수 있다. 일 예에 따르면, 기판(110)은 투명 폴리이미드(Polyimide) 재질을 포함할 수 있으나, 이에 한정되지 않고 폴리에틸렌 테레프탈레이드 (Polyethylene terephthalate) 등의 투명 플라스틱 재질로 이루어질 수 있다. 그리고, 폴리이미드 재질의 기판(110)은 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.

일 예에 따르면, 기판(110)은 글라스 기판일 수 있다. 예를 들어, 기판(110)은 이산화규소(SiO2) 또는 산화알루미늄(Al2O3)을 주성분으로서 포함할 수 있다.

차광층(LS)은 박막 트랜지스터(T)와 중첩되도록 기판(110) 상에 배치될 수 있다. 예를 들어, 차광층(LS)은 기판(110) 상에 금속을 증착한 후 노광 패터닝을 수행하여 형성될 수 있다. 일 예에 따르면, 차광층(LS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 및 은(Ag) 등의 금속 또는 그들의 합금으로 이루어질 수 있으나, 이에 한정되지 않고 당업계에 공지된 다양한 재료로 구현될 수 있다. 그리고, 차광층(LS)은 하부 차광층(LS1) 및 상부 차광층(LS2)을 포함할 수 있다.

하부 차광층(LS1)은 기판(110)과 상부 차광층(LS2) 사이에 형성되어 기판(110)과 상부 차광층(LS2) 사이의 접착력을 증진시킬 수 있다. 그리고, 하부 차광층(LS1)은 상부 차광층(LS2)의 하면이 부식되는 것을 방지할 수 있다.

상부 차광층(LS2)은 하부 차광층(LS1)의 상면에 형성될 수 있다. 구체적으로, 상부 차광층(LS2)은 하부 차광층(LS1)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 그리고, 상부 차광층(LS2)은 차광층(LS)의 전체 저항을 줄이기 위하여, 하부 차광층(LS1)보다 두껍게 형성될 수 있다.

버퍼층(120)은 기판(110) 및 차광층(LS) 상에 배치될 수 있다. 일 예에 따르면, 버퍼층(120)은 복수의 무기막이 적층되어 형성될 수 있다. 예를 들어, 버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다. 이러한 버퍼층은 기판(110)을 통해 유기 발광 소자에 침투하는 수분을 차단하기 위하여, 기판(110)의 상면 전체에 형성될 수 있다. 따라서, 버퍼층(120)은 복수의 무기막을 포함함으로써, 패널의 수분 투습도(WVTR, Water Vapor Transmission Rate)를 향상시킬 수 있다.

박막 트랜지스터(T)는 복수의 발광 영역(EA) 각각에 중첩되도록 버퍼층(120) 상에 배치될 수 있다. 일 예에 따르면, 박막 트랜지스터(T)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.

액티브층(ACT)은 기판(110)의 발광 영역(EA)에 마련될 수 있다. 액티브층(ACT)은 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩되도록 배치될 수 있다. 액티브층(ACT)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접촉하고, 게이트 전극(GE)과 게이트 절연막(130)을 사이에 두고 마주할 수 있다.

일 예에 따르면, 액티브층(ACT)은 채널 영역(ACT1) 및 소스/드레인 영역(ACT2)을 포함할 수 있다. 채널 영역(ACT1)은 액티브층(ACT)의 중앙 영역에 형성되고, 소스/드레인 영역(ACT2)은 채널 영역(ACT1)을 사이에 두고 서로 나란하게 형성될 수 있다. 채널 영역(ACT1)은 게이트 전극(GE)과 중첩되고, 소스/드레인 영역(ACT2)은 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다.

게이트 절연막(130)은 액티브층(ACT) 상에 마련될 수 있다. 구체적으로, 게이트 절연막(130)은 액티브층(ACT)의 채널 영역(ACT1) 상에 배치될 수 있고, 액티브층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다.

게이트 전극(GE)은 게이트 절연막(130) 상에 마련될 수 있다. 게이트 전극(GE)은 게이트 절연막(130)을 사이에 두고, 액티브층(ACT)의 채널 영역(ACT1)과 중첩될 수 있다.

일 예에 따르면, 게이트 전극(GE)은 하부 게이트 전극(GE1) 및 상부 게이트 전극(GE2)을 포함할 수 있다.

하부 게이트 전극(GE1)은 게이트 절연막(130)과 상부 게이트 전극(GE2) 사이에 형성되어 게이트 절연막(130)과 상부 게이트 전극(GE2) 사이의 접착력을 증진시킬 수 있고, 상부 게이트 전극(GE2)의 하면이 부식되는 것을 방지할 수 있다.

상부 게이트 전극(GE2)은 하부 게이트 전극(GE1)의 상면에 형성될 수 있다. 일 예에 따르면, 상부 게이트 전극(GE2)의 두께는 하부 게이트 전극(GE1)의 두께보다 두껍게 형성됨으로써, 게이트 전극(GE)의 전체 저항이 감소할 수 있다.

층간 절연막(140)은 게이트 전극(GE) 상에 마련될 수 있다. 층간 절연막(140)은 박막 트랜지스터(T)를 보호하는 기능을 수행할 수 있다. 층간 절연막(140)은 액티브층(ACT)과 소스 전극(SE) 또는 드레인 전극(DE)을 접촉시키기 위하여 해당 영역이 제거될 수 있다. 예를 들어, 층간 절연막(140)은 소스 전극(SE)이 관통하는 제1 컨택홀 및 드레인 전극(DE)이 관통하는 제2 컨택홀을 포함할 수 있다.

소스 전극(SE) 및 드레인 전극(DE)은 층간 절연막(140) 상에서 서로 이격되어 마련될 수 있다. 소스 전극(SE)은 층간 절연막(140)에 마련된 제1 컨택홀을 통해 액티브층(ACT)의 소스/드레인 영역(ACT2)의 일단과 접촉하고, 드레인 전극(DE)은 층간 절연막(140)에 마련된 제2 컨택홀을 통해 액티브층(ACT)의 소스/드레인 영역(ACT2)의 타단과 접촉할 수 있다. 그리고, 소스 전극(SE)은 보호층(150)의 제3 컨택홀 및 평탄화층(160)의 제4 컨택홀을 통해 애노드 전극(AE)과 직접 접촉할 수 있다.

일 예에 따르면, 소스 전극(SE)은 하부 소스 전극(SE1) 및 상부 소스 전극(SE2)을 포함할 수 있다.

하부 소스 전극(SE1)은 층간 절연막(140)과 상부 소스 전극(SE2) 사이에 형성되어 층간 절연막(140)과 상부 소스 전극(SE2) 사이의 접착력을 증진시킬 수 있다. 그리고, 하부 소스 전극(SE1)은 상부 소스 전극(SE2)의 하면을 보호함으로써 상부 소스 전극(SE2)의 하면이 부식되는 것을 방지할 수 있다.

상부 소스 전극(SE2)은 하부 소스 전극(SE1)의 상면에 형성될 수 있다. 상부 소스 전극(SE2)은 하부 소스 전극(SE1)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 상부 소스 전극(SE2)의 두께는 소스 전극(SE)의 전체 저항을 줄이기 위하여, 하부 소스 전극(SE1)의 두께보다 두껍게 형성될 수 있다.

일 예에 따르면, 드레인 전극(DE)은 하부 드레인 전극(DE1) 및 상부 드레인 전극(DE2)을 포함할 수 있다.

하부 드레인 전극(DE1)은 층간 절연막(140)과 상부 드레인 전극(DE2) 사이에 형성되어 층간 절연막(140)과 상부 드레인 전극(DE2) 사이의 접착력을 증진시킬 수 있고, 상부 드레인 전극(DE2)의 하면이 부식되는 것을 방지할 수 있다.

상부 드레인 전극(DE2)은 하부 드레인 전극(DE1)의 상면에 형성될 수 있다. 상부 드레인 전극(DE2)은 하부 드레인 전극(DE1)보다 두껍게 형성되어, 드레인 전극(DE)의 전체 저항을 감소시킬 수 있다.

보호층(150)은 층간 절연막(140), 소스 전극(SE) 및 드레인 전극(DE) 상에 마련될 수 있다. 보호층(150)은 소스 전극(SE) 및 드레인 전극(DE)을 보호하는 기능을 수행할 수 있다. 보호층(150)은 애노드 전극(AE)이 관통하는 제3 컨택홀을 포함할 수 있다. 여기에서, 보호층(150)의 제3 컨택홀은 애노드 전극(AE)을 관통시키기 위하여 평탄화층(160)의 제4 컨택홀과 연결될 수 있다.

평탄화층(160)은 기판(110) 상에 배치되고, 복수의 발광 영역(EA) 각각에 배치된 박막 트랜지스터(T)를 덮을 수 있다. 구체적으로, 평탄화층(160)은 박막 트랜지스터(T) 상에 마련되어, 박막 트랜지스터(T)의 상단을 평탄화시킬 수 있다. 일 예에 따르면, 애노드 전극(AE)과 컨택 패드(CP)는 평탄화층(160)의 상단에서 서로 이격되게 마련될 수 있다. 예를 들어, 평탄화층(160)은 애노드 전극(AE)이 관통하는 제4 컨택홀을 포함할 수 있다. 여기에서, 평탄화층(160)의 제4 컨택홀은 애노드 전극(AE)을 관통시키기 위하여 보호층(150)의 제3 컨택홀과 연결될 수 있다.

유기 발광 소자는 복수의 발광 영역(EA)의 평탄화층(160) 상에 배치되고, 박막 트랜지스터(T)와 전기적으로 연결될 수 있다. 유기 발광 소자는 애노드 전극(AE), 유기 발광층, 및 캐소드 전극을 포함할 수 있다.

애노드 전극(AE)은 복수의 발광 영역(EA)의 평탄화층(160) 상에 마련되고, 박막 트랜지스터(T)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 애노드 전극(AE)은 평탄화층(160)에 마련된 제4 컨택홀을 통해 박막 트랜지스터(T)의 소스 전극(SE)에 접촉될 수 있다. 애노드 전극(AE)은 제1 애노드 전극(AE1), 제2 애노드 전극(AE2), 및 제3 애노드 전극(AE3)을 포함할 수 있다.

제1 애노드 전극(AE1)은 제3 애노드 전극(AE3)과 제2 애노드 전극(AE2) 사이에 형성될 수 있다. 일 예에 따르면, 제1 애노드 전극(AE1)은 제3 애노드 전극(AE3)과 제2 애노드 전극(AE2)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 제1 애노드 전극(AE1)은 애노드 전극(AE)의 전체 저항을 줄이기 위하여, 제3 애노드 전극(AE3)과 제2 애노드 전극(AE2) 각각보다 두껍게 형성될 수 있다.

제2 애노드 전극(AE2)은 제1 애노드 전극(AE1) 상에 형성될 수 있다. 구체적으로, 제2 애노드 전극(AE2)은 제1 애노드 전극(AE1)이 외부로 노출되는 것을 방지할 수 있다. 따라서, 제2 애노드 전극(AE2)은 제1 애노드 전극(AE1)의 상면을 덮도록 형성됨으로써 제1 애노드 전극(AE1)이 부식되는 것을 방지할 수 있다. 예를 들어, 제2 애노드 전극(AE2)의 산화도는 제1 애노드 전극(AE1)의 산화도보다 낮을 수 있다. 그리고, 제2 애노드 전극(AE2)은 제1 애노드 전극(AE1)보다 내식성이 강한 물질로 이루어질 수 있다.

제3 애노드 전극(AE3)은 평탄화층(160)의 평탄면 상에 마련될 수 있다. 구체적으로, 제3 애노드 전극(AE3)의 산화도는 제1 애노드 전극(AE1)의 산화도보다 낮을 수 있다.

제1 보조 전원 라인(EVSS1)은 라인 컨택 패턴(LCP)과 전기적으로 연결되고, 게이트 전극(GE)과 동일층에서 동일한 물질로 이루어질 수 있다. 구체적으로, 제1 보조 전원 라인(EVSS1)은 게이트 절연막(130) 상에 배치될 수 있다. 예를 들어, 제1 보조 전원 라인(EVSS1)은 버퍼층(120)과 게이트 절연막(130)을 사이에 두고 제2 보조 전원 라인(EVSS2)과 중첩될 수 있다. 제1 보조 전원 라인(EVSS1)은 하부 제1 보조 전원 라인(EVSSa)과 상부 제1 보조 전원 라인(EVSSb)을 포함할 수 있다. 이러한 제1 보조 전원 라인(EVSS1)은 기판(110)의 일측 가장자리에 배치된 패드 전극(PE)을 통해 표시 구동 회로부(210)로부터 공급되는 저전위 전압을 컨택 패드(CP)에 제공할 수 있다.

하부 제1 보조 전원 라인(EVSSa)은 게이트 절연막(130)과 상부 제1 보조 전원 라인(EVSSb) 사이에 형성되어 게이트 절연막(130)과 상부 제1 보조 전원 라인(EVSSb) 사이의 접착력을 증진시킬 수 있다. 그리고, 하부 제1 보조 전원 라인(EVSSa)은 상부 제1 보조 전원 라인(EVSSb)의 하면이 부식되는 것을 방지할 수 있다.

상부 제1 보조 전원 라인(EVSSb)은 하부 제1 보조 전원 라인(EVSSa)의 상면에 형성될 수 있다. 구체적으로, 상부 제1 보조 전원 라인(EVSSb)은 하부 제1 보조 전원 라인(EVSSa)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 그리고, 상부 제1 보조 전원 라인(EVSSb)은 제1 보조 전원 라인(EVSS1)의 전체 저항을 줄이기 위하여, 하부 제1 보조 전원 라인(EVSSa)보다 두껍게 형성될 수 있다.

제2 보조 전원 라인(EVSS2)은 라인 컨택 패턴(LCP)과 전기적으로 연결되고, 차광층(LS)과 동일층에서 동일한 물질로 이루어질 수 있다. 구체적으로, 제2 보조 전원 라인(EVSS2)은 기판(110) 상에 배치될 수 있다. 예를 들어, 제2 보조 전원 라인(EVSS2)은 버퍼층(120)과 게이트 절연막(130)을 사이에 두고 제1 보조 전원 라인(EVSS1)과 중첩될 수 있다. 제2 보조 전원 라인(EVSS2)은 하부 제2 보조 전원 라인(EVSSc)과 상부 제2 보조 전원 라인(EVSSd)을 포함할 수 있다. 이러한 제2 보조 전원 라인(EVSS2)은 기판(110)의 일측 가장자리에 배치된 패드 전극(PE)을 통해 표시 구동 회로부(210)로부터 공급되는 저전위 전압을 컨택 패드(CP)에 제공할 수 있다.

이와 같이, 제1 및 제2 보조 전원 라인(EVSS1, EVSS2)은 라인 컨택 패턴(LCP)과 전기적으로 연결됨으로써, 컨택 패드(CP)와 연결되는 전극들의 두께의 합을 증가시킬 수 있다. 따라서, 제1 및 제2 보조 전원 라인(EVSS1, EVSS2)은 라인 컨택 패턴(LCP)과 전기적으로 연결됨으로써, 컨택 패드(CP)와 연결되는 전극들의 전체 저항을 감소시킬 수 있다.

하부 제2 보조 전원 라인(EVSSc)은 기판(110)과 상부 제2 보조 전원 라인(EVSSd) 사이에 형성되어 기판(110)과 상부 제2 보조 전원 라인(EVSSd) 사이의 접착력을 증진시킬 수 있다. 그리고, 하부 제2 보조 전원 라인(EVSSc)은 상부 제2 보조 전원 라인(EVSSd)의 하면이 부식되는 것을 방지할 수 있다.

상부 제2 보조 전원 라인(EVSSd)은 하부 제2 보조 전원 라인(EVSSc)의 상면에 형성될 수 있다. 구체적으로, 상부 제2 보조 전원 라인(EVSSd)은 하부 제2 보조 전원 라인(EVSSc)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 그리고, 상부 제2 보조 전원 라인(EVSSd)은 제2 보조 전원 라인(EVSS2)의 전체 저항을 줄이기 위하여, 하부 제2 보조 전원 라인(EVSSc)보다 두껍게 형성될 수 있다.

라인 컨택 패턴(LCP)은 평탄화층(160) 상에서 소스 전극(SE) 및 드레인 전극(DE)과 서로 이격되게 배치될 수 있다. 그리고, 라인 컨택 패턴(LCP)은 평탄화층(160)에 마련된 컨택홀을 통해 컨택 패드(CP)와 전기적으로 연결될 수 있다. 구체적으로, 라인 컨택 패턴(LCP)은 평탄화층(160)에 마련된 컨택홀을 통해 컨택 패드(CP)와 접촉되고, 층간 절연막(140)에 마련된 컨택홀을 통해 제1 보조 전원 라인(EVSS1)과 접촉되며, 층간 절연막(140)과 버퍼층(120)에 마련된 컨택홀을 통해 제2 보조 전원 라인(EVSS2)과 접촉될 수 있다. 따라서, 컨택 패드(CP)와 연결된 라인 컨택 패턴(LCP)은 제1 및 제2 보조 전원 라인(EVSS1, EVSS2) 각각과 전기적으로 연결됨으로써, 컨택 패드(CP)와 연결되는 전극들의 두께의 합을 증가시킬 수 있다. 따라서, 라인 컨택 패턴(LCP)은 제1 및 제2 보조 전원 라인(EVSS1, EVSS2) 각각과 전기적으로 연결됨으로써, 컨택 패드(CP)와 연결되는 전극들의 전체 저항을 감소시킬 수 있다.

라인 컨택 패턴(LCP)은 하부 라인 컨택 패턴(LCP1) 및 상부 라인 컨택 패턴(LCP2)을 포함할 수 있다.

하부 라인 컨택 패턴(LCP1)은 층간 절연막(140)과 상부 라인 컨택 패턴(LCP2) 사이에 형성되어 층간 절연막(140)과 상부 라인 컨택 패턴(LCP2) 사이의 접착력을 증진시킬 수 있다. 그리고, 하부 라인 컨택 패턴(LCP1)은 상부 라인 컨택 패턴(LCP2)의 하면을 보호함으로써 상부 라인 컨택 패턴(LCP2)의 하면이 부식되는 것을 방지할 수 있다.

상부 라인 컨택 패턴(LCP2)은 하부 라인 컨택 패턴(LCP1)의 상면에 형성될 수 있다. 상부 라인 컨택 패턴(LCP2)은 하부 라인 컨택 패턴(LCP1)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 상부 라인 컨택 패턴(LCP2)의 두께는 라인 컨택 패턴(LCP)의 전체 저항을 줄이기 위하여, 하부 라인 컨택 패턴(LCP1)의 두께보다 두껍게 형성될 수 있다.

컨택 패드(CP)는 복수의 발광 영역(EA)의 평탄화층(160) 상에 배치되고, 라인 컨택 패턴(LCP)과 전기적으로 연결될 수 있다. 컨택 패드(CP)는 평탄화층(160)에 마련된 컨택홀을 통해 라인 컨택 패턴(LCP)과 전기적으로 연결될 수 있다. 컨택 패드(CP)는 제1 금속막(CP1), 제2 금속막(CP2), 및 제3 금속막(CP3)을 포함할 수 있다. 일 예에 따르면, 제1 금속막(CP1)은 몰리브덴 티타늄 합금(MoTi), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 및 티타늄(Ti) 중 하나로 이루어지고, 제2 금속막(CP2) 및 제3 금속막(CP3)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)과 같은 투명 도전성 산화물(TCO)로 이루어질 수 있다.

제1 금속막(CP1)은 제3 금속막(CP3)과 제2 금속막(CP2) 사이에 배치될 수 있다. 일 예에 따르면, 제1 금속막(CP1)은 제3 금속막(CP3)과 제2 금속막(CP2)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 제1 금속막(CP1)은 컨택 패드(CP)의 전체 저항을 줄이기 위하여, 제3 금속막(CP3)과 제2 금속막(CP2) 각각보다 두껍게 형성될 수 있다.

일 예에 따르면, 제1 금속막(CP1)의 두께는 라인 컨택 패턴(LCP), 제1 및 제2 보조 전원 라인(EVSS1, EVSS2)의 두께의 합보다 클 수 있다. 예를 들어, 라인 컨택 패턴(LCP), 제1 및 제2 보조 전원 라인(EVSS1, EVSS2) 각각이 250 내지 350 옹스트롬(Å)의 두께를 갖는 경우, 제1 금속막(CP1)은 1500 옹스트롬(Å) 이상의 두께를 가질 수 있다. 구체적으로, 애노드 전극(AE) 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련된 후, 애노드 전극(AE) 및 컨택 패드(CP)는 에칭 공정을 통해 패터닝될 수 있다. 이 때, 컨택 패드(CP)의 에칭 공정에서, 제1 금속막(CP1)의 두께가 제2 금속막(CP2)의 두께보다 현저히 크기 때문에, 제1 금속막(CP1)의 에칭 속도(Etching rate)는 제2 금속막(CP2)의 에칭 속도(Etching rate) 보다 빠를 수 있다. 따라서, 컨택 패드(CP)는 에칭 공정에 의해 컨택 패드(CP)의 상면과 측면이 이루는 각(θ1)이 90도일 수 있다.

제2 금속막(CP2)은 제1 금속막(CP1) 상에 형성될 수 있다. 구체적으로, 제2 금속막(CP2)은 제1 금속막(CP1)이 외부로 노출되는 것을 방지할 수 있다. 따라서, 제2 금속막(CP2)은 제1 금속막(CP1)의 상면을 덮도록 형성됨으로써 제1 금속막(CP1)이 부식되는 것을 방지할 수 있다.

일 예에 따르면, 제2 금속막(CP2)의 산화도는 제3 금속막(CP3)의 산화도보다 낮을 수 있다. 그리고, 제2 금속막(CP2)은 제3 금속막(CP3)보다 내식성이 강한 물질로 이루어질 수 있다. 구체적으로, 애노드 전극(AE) 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련된 후, 애노드 전극(AE) 및 컨택 패드(CP)는 에칭 공정을 통해 패터닝될 수 있다. 이 때, 컨택 패드(CP)의 에칭 공정에서, 컨택 패드(CP)의 최상부에 배치된 제2 금속막(CP2)의 산화도가 컨택 패드(CP)의 최하부에 배치된 제3 금속막(CP3)의 산화도보다 낮기 때문에, 제3 금속막(CP3)의 에칭 속도(Etching rate)는 제2 금속막(CP2)의 에칭 속도(Etching rate) 보다 빠를 수 있다. 따라서, 컨택 패드(CP)는 에칭 공정에 의해 컨택 패드(CP)의 상면과 측면이 이루는 각(θ1)이 90도일 수 있다.

제3 금속막(CP3)은 평탄화층(160)의 평탄면 상에 마련될 수 있다. 구체적으로, 제3 금속막(CP3)의 산화도는 제1 금속막(CP1)의 산화도보다 낮을 수 있다.

신호 패드(SP)는 버퍼층(120) 상에 형성될 수 있다. 예를 들어, 신호 패드(SP)는 게이트 전극(GE)과 동일층에서 동일한 물질로 이루어질 수 있다. 신호 패드(SP)는 하부 신호 패드(SP1) 및 상부 신호 패드(SP2)를 포함할 수 있다.

하부 신호 패드(SP1)는 버퍼층(120)과 상부 신호 패드(SP2) 사이에 형성되어 버퍼층(120)과 상부 신호 패드(SP2) 사이의 접착력을 증진시킬 수 있다. 그리고, 하부 신호 패드(SP1)는 상부 신호 패드(SP2)의 하면이 부식되는 것을 방지할 수 있다.

상부 신호 패드(SP2)는 하부 신호 패드(SP1)의 상면에 형성될 수 있다. 구체적으로, 상부 신호 패드(SP2)는 하부 신호 패드(SP1)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 그리고, 상부 신호 패드(SP2)는 신호 패드(SP)의 전체 저항을 줄이기 위하여, 하부 신호 패드(SP1)보다 두껍게 형성될 수 있다.

패드 보조 전극(PAE)은 층간 절연막(140) 상에 마련될 수 있다. 예를 들어, 패드 보조 전극(PAE)은 층간 절연막(140)에 마련된 컨택홀을 통해 신호 패드(SP)와 접촉할 수 있고, 보호층(150)에 마련된 컨택홀을 통해 패드 전극(PE)과 접촉할 수 있다. 패드 보조 전극(PAE)은 하부 패드 보조 전극(PAE1) 및 상부 패드 보조 전극(PAE2)을 포함할 수 있다.

하부 패드 보조 전극(PAE1)은 층간 절연막(140)과 상부 패드 보조 전극(PAE2) 사이에 형성되어 층간 절연막(140)과 상부 패드 보조 전극(PAE2) 사이의 접착력을 증진시킬 수 있다. 그리고, 하부 패드 보조 전극(PAE1)은 상부 패드 보조 전극(PAE2)의 하면을 보호함으로써 상부 패드 보조 전극(PAE2)의 하면이 부식되는 것을 방지할 수 있다.

상부 패드 보조 전극(PAE2)은 하부 패드 보조 전극(PAE1)의 상면에 형성될 수 있다. 상부 패드 보조 전극(PAE2)은 하부 패드 보조 전극(PAE1)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 상부 패드 보조 전극(PAE2)의 두께는 패드 보조 전극(PAE)의 전체 저항을 줄이기 위하여, 하부 패드 보조 전극(PAE1)의 두께보다 두껍게 형성될 수 있다.

패드 전극(PE)은 보호층(150) 상에 형성될 수 있다. 예를 들어, 패드 전극(PE)은 보호층(150)에 마련된 컨택홀을 통하여 패드 보조 전극(PAE)과 접촉할 수 있다. 패드 전극(PE)은 제1 패드 전극(PE1), 제2 패드 전극(PE2), 및 제3 패드 전극(PE3)을 포함할 수 있다.

제1 패드 전극(PE1)은 제2 패드 전극(PE2)과 제3 패드 전극(PE3) 사이에 배치될 수 있다. 일 예에 따르면, 제1 패드 전극(PE1)은 제2 패드 전극(PE2)과 제3 패드 전극(PE3)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 제1 패드 전극(PE1)은 패드 전극(PE)의 전체 저항을 줄이기 위하여, 제2 패드 전극(PE2) 및 제3 패드 전극(PE3) 각각보다 두껍게 형성될 수 있다.

제2 패드 전극(PE2)은 제1 패드 전극(PE1) 상에 형성될 수 있다. 구체적으로, 제2 패드 전극(PE2)은 제1 패드 전극(PE1)이 외부로 노출되는 것을 방지할 수 있다. 따라서, 제2 패드 전극(PE2)은 제1 패드 전극(PE1)의 상면 및 측면을 덮도록 형성됨으로써 제1 패드 전극(PE1)이 부식되는 것을 방지할 수 있다.

제3 패드 전극(PE3)은 보호층(150)의 컨택홀을 통해 노출된 상부 패드 보조 전극(PAE2)의 상면을 덮도록 형성됨으로써 상부 패드 보조 전극(PAE2)의 부식을 방지할 수 있다. 따라서, 제3 패드 전극(PE3)이 상부 패드 보조 전극(PAE2)의 부식을 방지할 수 있기 때문에, 패드 보조 전극(PAE)은 전술한 2층 구조로 형성될 수 있다.

저장 커패시터(Cst)는 하부 커패시터 전극(BC), 중앙 커패시터 전극(MC), 및 상부 커패시터 전극(TC)을 포함할 수 있다. 구체적으로, 하부 커패시터 전극(BC)과 중앙 커패시터 전극(MC)은 버퍼층(120)을 사이에 두고 서로 마주할 수 있고, 중앙 커패시터 전극(MC)과 상부 커패시터 전극(TC)은 층간 절연막(140)을 사이에 두고 서로 마주할 수 있다. 따라서, 저장 커패시터(Cst)는 하부 커패시터 전극(BC)과 중앙 커패시터 전극(MC) 간에 커패시턴스를 형성하면서, 중앙 커패시터 전극(MC)과 상부 커패시터 전극(TC) 간에도 커패시턴스를 형성함으로써, 전체 커패시턴스를 증가시킬 수 있다.

하부 커패시터 전극(BC)은 제1 하부 커패시터 전극(BC1) 및 제2 하부 커패시터 전극(BC2)을 포함할 수 있다. 여기에서, 하부 커패시터 전극(BC)은 차광층(LS) 및 제2 보조 전원 라인(EVSS2) 각각과 동일층에서 동일한 물질로 이루어질 수 있다.

제1 하부 커패시터 전극(BC1)은 기판(110)과 제2 하부 커패시터 전극(BC2) 사이에 형성되어 기판(110)과 제2 하부 커패시터 전극(BC2) 사이의 접착력을 증진시킬 수 있다. 그리고, 제1 하부 커패시터 전극(BC1)은 제2 하부 커패시터 전극(BC2)의 하면이 부식되는 것을 방지할 수 있다.

제2 하부 커패시터 전극(BC2)은 제1 하부 커패시터 전극(BC1)의 상면에 형성될 수 있다. 구체적으로, 제2 하부 커패시터 전극(BC2)은 제1 하부 커패시터 전극(BC1)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 그리고, 제2 하부 커패시터 전극(BC2)은 하부 커패시터 전극(BC)의 전체 저항을 줄이기 위하여, 제1 하부 커패시터 전극(BC1)보다 두껍게 형성될 수 있다.

중앙 커패시터 전극(MC)은 제1 중앙 커패시터 전극(MC1) 및 제2 중앙 커패시터 전극(MC2)을 포함할 수 있다. 여기에서, 중앙 커패시터 전극(MC)은 게이트 전극(GE) 및 제1 보조 전원 라인(EVSS1) 각각과 동일층에서 동일한 물질로 이루어질 수 있다.

제1 중앙 커패시터 전극(MC1)은 버퍼층(120)과 제2 중앙 커패시터 전극(MC2) 사이에 형성되어 버퍼층(120)과 제2 중앙 커패시터 전극(MC2) 사이의 접착력을 증진시킬 수 있다. 그리고, 제1 중앙 커패시터 전극(MC1)은 제2 중앙 커패시터 전극(MC2)의 하면이 부식되는 것을 방지할 수 있다.

제2 중앙 커패시터 전극(MC2)은 제1 중앙 커패시터 전극(MC1)의 상면에 형성될 수 있다. 구체적으로, 제2 중앙 커패시터 전극(MC2)은 제1 중앙 커패시터 전극(MC1)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 그리고, 제2 중앙 커패시터 전극(MC2)은 제2 커패시터 전극의 전체 저항을 줄이기 위하여, 제1 중앙 커패시터 전극(MC1)보다 두껍게 형성될 수 있다.

상부 커패시터 전극(TC)은 제1 상부 커패시터 전극(TC1) 및 제2 상부 커패시터 전극(TC2)을 포함할 수 있다. 여기에서, 상부 커패시터 전극(TC)은 소스 전극(SE), 드레인 전극(DE), 및 라인 컨택 패턴(LCP) 각각과 동일층에서 동일한 물질로 이루어질 수 있다.

제1 상부 커패시터 전극(TC1)은 층간 절연막(140)과 제2 상부 커패시터 전극(TC2) 사이에 형성되어 층간 절연막(140)과 제2 상부 커패시터 전극(TC2) 사이의 접착력을 증진시킬 수 있다. 그리고, 제1 상부 커패시터 전극(TC1)은 제2 상부 커패시터 전극(TC2)의 하면을 보호함으로써 제2 상부 커패시터 전극(TC2)의 하면이 부식되는 것을 방지할 수 있다.

제2 상부 커패시터 전극(TC2)은 제1 상부 커패시터 전극(TC1)의 상면에 형성될 수 있다. 제2 상부 커패시터 전극(TC2)은 제1 상부 커패시터 전극(TC1)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 제2 상부 커패시터 전극(TC2)의 두께는 상부 커패시터 전극(TC)의 전체 저항을 줄이기 위하여, 제1 상부 커패시터 전극(TC1)의 두께보다 두껍게 형성될 수 있다.

뱅크(B)는 평탄화층(160) 상에 배치되어 복수의 발광 영역(EA)과 캐소드 컨택 영역(CCA)을 구획할 수 있다. 구체적으로, 컨택 패드(CP)의 상면 일부와 측면은 캐소드 컨택 영역(CCA)에 노출될 수 있다. 그리고, 캐소드 컨택 영역(CCA)에 노출되지 않는 컨택 패드(CP) 상면의 다른 일부는 뱅크(B)에 의해 덮일 수 있다.

그리고, 뱅크(B)는 애노드 전극(AE)의 일부를 덮을 수 있다. 따라서, 뱅크(B)는 복수의 애노드 전극(AE) 및 컨택 패드(CP) 사이에 배치되어, 서로 인접한 애노드 전극들(AE)과 컨택 패드(CP)를 전기적으로 절연할 수 있다.

도 6은 도 4의 표시 장치에서, 캐소드 전극과 컨택 패드를 직접 접촉시키는 과정을 설명하는 도면이다. 구체적으로, 도 6a는 캐소드 전극(CE)과 컨택 패드(CP)에 저전위 전압을 제공하는 과정을 나타내는 도면이고, 도 6b는 발광층(EL)이 제거되어 캐소드 전극(CE)과 컨택 패드(CP)가 직접 접촉된 것을 나타내는 도면이다.

도 6a 및 도 6b를 참조하면, 유기 발광 소자는 애노드 전극(AE), 발광층(EL), 및 캐소드 전극(CE)을 포함할 수 있다.

애노드 전극(AE)은 복수의 발광 영역(EA)의 평탄화층(160) 상에 마련되고, 박막 트랜지스터(T)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 애노드 전극(AE)은 평탄화층(160)에 마련된 컨택홀을 통해 박막 트랜지스터(T)의 소스 전극(SE)에 접촉될 수 있다. 애노드 전극(AE)은 제1 애노드 전극(AE1), 제2 애노드 전극(AE2), 및 제3 애노드 전극(AE3)을 포함할 수 있다.

발광층(EL)은 애노드 전극(AE)과 컨택 패드(CP) 상에 마련될 수 있다. 발광층(EL)은 픽셀 영역별로 구분되지 않고 전체 픽셀에 공통되도록 형성될 수 있다. 일 예에 따르면, 발광층(EL)은 정공 수송층(Hole transporting layer), 유기 발광층(Organic light emitting layer), 전자 수송층(Electron transporting layer)을 포함할 수 있다. 일 예에 따르면, 발광층(EL)은 발광층의 발광 효율 및 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다.

캐소드 전극(CE)은 발광층(EL) 상에 마련될 수 있다. 캐소드 전극(CE)은 픽셀 영역별로 구분되지 않고 전체 픽셀에 공통되는 전극 형태로 구현될 수 있다. 일 예에 따르면, 캐소드 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)과 같은 투명 도전성 산화물(TCO)로 이루어질 수 있다.

일 예에 따르면, 컨택 패드(CP)의 상면 일부와 측면은 캐소드 컨택 영역(CCA)에 노출되고, 컨택 패드(CP)의 상면과 측면이 이루는 각은 90도일 수 있다. 그리고, 발광층(EL)은 증착 공정을 통해 애노드 전극(AE)과 컨택 패드(CP) 상에 마련될 수 있다. 이 때, 컨택 패드(CP)의 상면 가장자리와 측면 상부가 만나는 지점은 날카로운 단면을 갖기 때문에, 발광층(EL)이 증착 공정을 통해 컨택 패드(CP) 상에 형성되면, 컨택 패드(CP)의 상면 가장자리 상에 배치된 발광층(EL)의 두께는 컨택 패드(CP)의 상면 가장자리를 제외한 다른 상면에 배치된 발광층(EL)의 두께보다 작을 수 있다. 다시 말해서, 컨택 패드(CP)를 덮는 발광층(EL)의 두께는 컨택 패드(CP)의 상면 가장자리와 측면 상부의 영역에서 가장 작을 수 있다. 따라서, 표시 장치(100)는 표시 구동 회로부(210)로부터 공급되는 저전위 전압을 컨택 패드(CP)와 캐소드 전극(CE)에 제공함으로써, 컨택 패드(CP)의 상면 가장자리와 측면 상부를 덮는 발광층(EL)을 제거(610)할 수 있다. 결과적으로, 본 출원에 따른 표시 장치(100)는 캐소드 컨택 영역(CCA)에서 컨택 패드(CP)와 캐소드 전극(CE)을 안정적으로 연결시킬 수 있다.

일 예에 따르면, 표시 장치(100)는 제1 및 제2 보조 전원 라인(EVSS1, EVSS2)과 연결된 컨택 패드(CP)에 제1 전압을 제공하고, 캐소드 전극(CE)에 제2 전압을 제공할 수 있다. 여기에서, 제1 및 제2 전압은 DC 전압 또는 펄스 전압에 해당할 수 있다. 이 때, 컨택 패드(CP)와 캐소드 전극(CE)에는 제1 및 제2 전압의 차이만큼 전위차가 발생되고, 이러한 전위차에 의해 컨택 패드(CP)와 캐소드 전극(CE)의 사이에서 열이 발생(610)할 수 있다. 이와 같이, 컨택 패드(CP)의 상면 가장자리와 측면 상부를 덮는 발광층(EL)은 컨택 패드(CP)와 캐소드 전극(CE) 사이에서 발생된 열에 의해 제거될 수 있고, 캐소드 전극(CE)은 컨택 패드(CE)의 상면 일부와 측면에서 직접 접촉될 수 있다.

예를 들어, 제1 및 제2 전압의 전위차는 5V일 수 있다. 여기에서, 컨택 패드(CP)와 캐소드 전극(CE) 사이에 배치된 발광층(EL)의 두께가 두꺼울수록, 발광층(EL)을 제거하기 위한 전위차가 증가할 수 있다. 따라서, 컨택 패드(CP)의 상면 가장자리와 측면 상부를 덮는 발광층(EL)의 두께는 컨택 패드(CP)의 상면 가장자리를 제외한 다른 상면에 배치된 발광층(EL)의 두께보다 현저히 작기 때문에, 본 출원에 따른 표시 장치(100)는 컨택 패드(CP)의 상면 가장자리를 제외한 다른 상면을 덮는 발광층(EL)을 제거하는 경우보다 제1 및 제2 전압의 전위차를 작게 설정하여, 컨택 패드(CP)의 상면 가장자리를 덮는 발광층(EL)을 안정적으로 제거할 수 있다. 또한, 본 출원에 따른 표시 장치(100)는 제1 및 제2 전압의 전위차를 작게 설정함으로써, 캐소드 전극(CE)과 컨택 패드(CP)의 사이에서 발생되는 열을 최소화하여 표시 장치(100)의 신뢰성을 향상시킬 수 있다.

도 7은 본 출원의 제2 실시예에 따른 표시 장치에서, 도 2의 절단선 I-I'의 단면도이고, 도 8은 도 7의 D 영역의 확대도이다. 여기에서, 본 출원의 제2 실시예에 따른 표시 장치는 제1 실시예에 따른 표시 장치와 컨택 패드(CP)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

컨택 패드(CP)는 복수의 발광 영역(EA)의 평탄화층(160) 상에 배치되고, 라인 컨택 패턴(LCP)과 전기적으로 연결될 수 있다. 컨택 패드(CP)는 평탄화층(160)에 마련된 컨택홀을 통해 라인 컨택 패턴(LCP)과 전기적으로 연결될 수 있다. 컨택 패드(CP)는 제1 금속막(CP1), 제2 금속막(CP2), 및 제3 금속막(CP3)을 포함할 수 있다.

일 예에 따르면, 제1 금속막(CP1)의 두께는 라인 컨택 패턴(LCP), 제1 및 제2 보조 전원 라인(EVSS1, EVSS2)의 두께의 합보다 클 수 있다. 예를 들어, 라인 컨택 패턴(LCP), 제1 및 제2 보조 전원 라인(EVSS1, EVSS2) 각각이 250 내지 350 옹스트롬(Å)의 두께를 갖는 경우, 제1 금속막(CP1)은 1500 옹스트롬(Å) 이상의 두께를 가질 수 있다. 구체적으로, 애노드 전극(AE) 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련된 후, 애노드 전극(AE) 및 컨택 패드(CP)는 에칭 공정을 통해 패터닝될 수 있다. 이 때, 컨택 패드(CP)의 에칭 공정에서, 제1 금속막(CP1)의 두께가 제2 금속막(CP2)의 두께보다 현저히 크기 때문에, 제1 금속막(CP1)의 에칭 속도(Etching rate)는 제2 금속막(CP2)의 에칭 속도(Etching rate) 보다 빠를 수 있다. 따라서, 컨택 패드(CP)는 에칭 공정에 의해 컨택 패드(CP)의 상면과 측면이 이루는 각(θ2)이 예각(또는 90도 미만)일 수 있다. 결과적으로, 본 출원의 제1 및 제2 실시예는 컨택 패드(CP)를 이루는 제1 및 제2 금속막(CP1, CP2)의 물질 및 두께에 따른 에칭 속도(Etching rate)에 따라 결정될 수 있다.

일 예에 따르면, 제2 금속막(CP2)의 산화도는 제3 금속막(CP3)의 산화도보다 낮을 수 있다. 그리고, 제2 금속막(CP2)은 제3 금속막(CP3)보다 내식성이 강한 물질로 이루어질 수 있다. 구체적으로, 애노드 전극(AE) 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련된 후, 애노드 전극(AE) 및 컨택 패드(CP)는 에칭 공정을 통해 패터닝될 수 있다. 이 때, 컨택 패드(CP)의 에칭 공정에서, 컨택 패드(CP)의 최상부에 배치된 제2 금속막(CP2)의 산화도가 컨택 패드(CP)의 최하부에 배치된 제3 금속막(CP3)의 산화도보다 낮기 때문에, 제3 금속막(CP3)의 에칭 속도(Etching rate)는 제2 금속막(CP2)의 에칭 속도(Etching rate) 보다 빠를 수 있다. 따라서, 컨택 패드(CP)는 에칭 공정에 의해 컨택 패드(CP)의 상면과 측면이 이루는 각(θ2)이 예각(또는 90도 미만)일 수 있다. 결과적으로, 본 출원의 제1 및 제2 실시예는 컨택 패드(CP)를 이루는 제2 및 제3 금속막(CP2, CP3)의 물질 및 산화도에 따른 에칭 속도(Etching rate)에 따라 결정될 수 있다.

도 9는 도 7의 표시 장치에서, 캐소드 전극과 컨택 패드를 직접 접촉시키는 과정을 설명하는 도면이다. 구체적으로, 도 9a는 캐소드 전극(CE)과 컨택 패드(CP)에 저전위 전압을 제공하는 과정을 나타내는 도면이고, 도 9b는 발광층(EL)이 제거되어 캐소드 전극(CE)과 컨택 패드(CP)가 직접 접촉된 것을 나타내는 도면이다.

도 9a 및 도 9b를 참조하면, 유기 발광 소자는 애노드 전극(AE), 발광층(EL), 및 캐소드 전극(CE)을 포함할 수 있다.

발광층(EL)은 애노드 전극(AE)과 컨택 패드(CP) 상에 마련될 수 있다. 발광층(EL)은 픽셀 영역별로 구분되지 않고 전체 픽셀에 공통되도록 형성될 수 있다.

일 예에 따르면, 컨택 패드(CP)의 상면 일부와 측면은 캐소드 컨택 영역(CCA)에 노출되고, 컨택 패드(CP)의 상면과 측면이 이루는 각은 예각(또는 90도 미만)일 수 있다. 그리고, 발광층(EL)은 증착 공정을 통해 애노드 전극(AE)과 컨택 패드(CP) 상에 마련될 수 있다. 이 때, 컨택 패드(CP)의 상면 가장자리와 측면 상부가 만나는 지점은 날카로운 단면을 갖기 때문에, 발광층(EL)이 증착 공정을 통해 컨택 패드(CP) 상에 형성되면, 컨택 패드(CP)의 상면 가장자리 상에 배치된 발광층(EL)의 두께는 컨택 패드(CP)의 상면 가장자리를 제외한 다른 상면에 배치된 발광층(EL)의 두께보다 작을 수 있다. 다시 말해서, 컨택 패드(CP)를 덮는 발광층(EL)의 두께는 컨택 패드(CP)의 상면 가장자리와 측면 상부의 영역에서 가장 작을 수 있다. 따라서, 표시 장치(100)는 표시 구동 회로부(210)로부터 공급되는 저전위 전압을 컨택 패드(CP)와 캐소드 전극(CE)에 제공함으로써, 컨택 패드(CP)의 상면 가장자리와 측면 상부를 덮는 발광층(EL)을 제거(910)할 수 있다. 결과적으로, 본 출원에 따른 표시 장치(100)는 캐소드 컨택 영역(CCA)에서 컨택 패드(CP)와 캐소드 전극(CE)을 안정적으로 연결시킬 수 있다.

일 예에 따르면, 표시 장치(100)는 제1 및 제2 보조 전원 라인(EVSS1, EVSS2)과 연결된 컨택 패드(CP)에 제1 전압을 제공하고, 캐소드 전극(CE)에 제2 전압을 제공할 수 있다. 여기에서, 제1 및 제2 전압은 DC 전압 또는 펄스 전압에 해당할 수 있다. 이 때, 컨택 패드(CP)와 캐소드 전극(CE)에는 제1 및 제2 전압의 차이만큼 전위차가 발생되고, 이러한 전위차에 의해 컨택 패드(CP)와 캐소드 전극(CE)의 사이에서 열이 발생(910)할 수 있다. 이와 같이, 컨택 패드(CP)의 상면 가장자리와 측면 상부를 덮는 발광층(EL)은 컨택 패드(CP)와 캐소드 전극(CE) 사이에서 발생된 열에 의해 제거될 수 있고, 캐소드 전극(CE)은 컨택 패드(CE)의 상면 일부와 측면에서 직접 접촉될 수 있다.

도 10a는 본 출원의 일 예에 따른 표시 장치에서, 일 예에 따른 컨택 패드를 나타내는 단면도이다.

도 10a를 참조하면, 컨택 패드(CP)는 평탄화층(160) 상의 제1 금속막(CP1), 및 제1 금속막(CP1) 상의 제2 금속막(CP2)을 포함할 수 있다.

일 예에 따르면, 제1 금속막(CP1)은 제2 금속막(CP2)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 제1 금속막(CP1)은 컨택 패드(CP)의 전체 저항을 줄이기 위하여, 제2 금속막(CP2)보다 두껍게 형성될 수 있다. 예를 들어, 제1 금속막(CP1)은 몰리브덴 티타늄 합금(MoTi), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 및 티타늄(Ti) 중 하나로 이루어지고, 제2 금속막(CP2)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)과 같은 투명 도전성 산화물(TCO)로 이루어질 수 있다.

일 예에 따르면, 제1 금속막(CP1)의 두께는 라인 컨택 패턴(LCP), 제1 및 제2 보조 전원 라인(EVSS1, EVSS2)의 두께의 합보다 클 수 있다. 예를 들어, 라인 컨택 패턴(LCP), 제1 및 제2 보조 전원 라인(EVSS1, EVSS2) 각각이 250 내지 350 옹스트롬(Å)의 두께를 갖는 경우, 제1 금속막(CP1)은 1500 옹스트롬(Å) 이상의 두께를 가질 수 있다. 구체적으로, 애노드 전극(AE) 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련된 후, 애노드 전극(AE) 및 컨택 패드(CP)는 에칭 공정을 통해 패터닝될 수 있다. 이 때, 컨택 패드(CP)의 에칭 공정에서, 제1 금속막(CP1)의 두께가 제2 금속막(CP2)의 두께보다 현저히 크기 때문에, 제1 금속막(CP1)의 에칭 속도(Etching rate)는 제2 금속막(CP2)의 에칭 속도(Etching rate) 보다 빠를 수 있다. 따라서, 컨택 패드(CP)는 에칭 공정에 의해 컨택 패드(CP)의 상면과 측면이 이루는 각이 90도 이하일 수 있다.

도 10b는 본 출원의 일 예에 따른 표시 장치에서, 다른 예에 따른 컨택 패드를 나타내는 단면도이다.

도 10b를 참조하면, 컨택 패드(CP)는 제1 내지 제3 금속막(CP3)을 포함할 수 있다. 제1 금속막(CP1)은 제3 금속막(CP3)과 제2 금속막(CP2) 사이에 배치될 수 있고, 제2 금속막(CP2)은 제1 금속막(CP1) 상에 배치되며, 제3 금속막(CP3)은 평탄화층(160)과 제1 금속막(CP1) 사이에 배치될 수 있다.

일 예에 따르면, 제2 금속막(CP2)의 산화도는 제3 금속막(CP3)의 산화도보다 낮을 수 있다. 그리고, 제2 금속막(CP2)은 제3 금속막(CP3)보다 내식성이 강한 물질로 이루어질 수 있다. 구체적으로, 애노드 전극(AE) 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련된 후, 애노드 전극(AE) 및 컨택 패드(CP)는 에칭 공정을 통해 패터닝될 수 있다. 이 때, 컨택 패드(CP)의 에칭 공정에서, 컨택 패드(CP)의 최상부에 배치된 제2 금속막(CP2)의 산화도가 컨택 패드(CP)의 최하부에 배치된 제3 금속막(CP3)의 산화도보다 낮기 때문에, 제3 금속막(CP3)의 에칭 속도(Etching rate)는 제2 금속막(CP2)의 에칭 속도(Etching rate) 보다 빠를 수 있다. 따라서, 컨택 패드(CP)는 에칭 공정에 의해 컨택 패드(CP)의 상면과 측면이 이루는 각이 90도 이하일 수 있다. 예를 들어, 제1 금속막(CP1)은 몰리브덴 티타늄 합금(MoTi), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 및 티타늄(Ti) 중 하나로 이루어지고, 제2 금속막(CP2) 및 제3 금속막(CP3)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)과 같은 투명 도전성 산화물(TCO)로 이루어질 수 있다.

따라서, 본 출원에 따른 표시 장치(100)는 캐소드 전극(CE)을 컨택 패드(CP)의 측면과 직접 접촉시킴으로써, 캐소드 전극(CE)에 공급되는 캐소드 전압의 전압 강하(IR drop)에 의한 휘도 불균일을 방지할 수 있다. 그리고, 본 출원에 따른 표시 장치(100)는 캐소드 컨택 영역(CCA)에 노출된 컨택 패드(CP)의 상면과 측면이 이루는 각을 90도 이하로 형성함으로써, 마스크 공정 수를 저감시키고, 캐소드 전극과 컨택 패드가 직접 접촉되는 영역의 개수와 면적을 조절하여 발광 영역을 증가시킬 수 있다.

이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.

100: 표시 장치
110: 기판 120: 버퍼층
T: 트랜지스터 LS: 차광층
130: 게이트 절연막 140: 층간 절연막
150: 보호층 160: 평탄화층
AE: 애노드 전극 EL: 발광층
CE: 캐소드 전극 CP: 컨택 패드
EVSS1, EVSS2: 제1 및 제2 보조 전원 라인
LCP: 라인 컨택 패턴 Cst: 저장 커패시터
SP: 신호 패드 PAE: 패드 보조 전극
PE: 패드 전극 B: 뱅크
210: 표시 구동 회로부 220: 스캔 구동 회로부

Claims

복수의 발광 영역과 적어도 하나의 발광 영역과 인접한 캐소드 컨택 영역을 포함하는 기판;
상기 복수의 발광 영역 각각에 배치된 박막 트랜지스터;
상기 기판 상에 배치되고 상기 복수의 발광 영역 각각에 배치된 박막 트랜지스터를 덮는 평탄화층;
상기 복수의 발광 영역의 상기 평탄화층 상에 배치되고 상기 박막 트랜지스터와 전기적으로 연결된 애노드 전극;
상기 캐소드 컨택 영역의 상기 평탄화층 상에 배치된 컨택 패드;
상기 애노드 전극 상에 배치된 발광층; 및
상기 발광층과 상기 컨택 패드 상에 배치된 캐소드 전극을 포함하고,
상기 캐소드 전극은 상기 컨택 패드의 측면과 직접 접촉하는, 표시 장치.
제 1 항에 있어서,
상기 컨택 패드의 상면 일부와 측면은 상기 캐소드 컨택 영역에 노출되고, 상기 컨택 패드의 상면과 측면이 이루는 각은 90도 이하인, 표시 장치.
제 1 항에 있어서,
상기 컨택 패드는,
상기 평탄화층 상의 제1 금속막; 및
상기 제1 금속막 상의 제2 금속막을 포함하는, 표시 장치.
제 1 항에 있어서,
상기 컨택 패드는,
상기 평탄화층 상의 제3 금속막;
상기 제3 금속막 상의 제1 금속막; 및
상기 제1 금속막 상의 제2 금속막을 포함하는, 표시 장치.
제 4 항에 있어서,
상기 제1 금속막은 몰리브덴 티타늄 합금(MoTi), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 및 티타늄(Ti) 중 하나로 이루어지고, 상기 제2 금속막 및 상기 제3 금속막은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어진, 표시 장치.
제 1 항에 있어서,
상기 평탄화층 상에 배치되어 상기 복수의 발광 영역과 상기 캐소드 컨택 영역을 구획하는 뱅크를 더 포함하고,
상기 캐소드 컨택 영역에 노출되지 않는 상기 컨택 패드 상면의 다른 일부는 상기 뱅크에 의해 덮이는, 표시 장치.
제 3 항에 있어서,
상기 평탄화층에 마련된 컨택홀을 통해 상기 컨택 패드와 전기적으로 연결되는 라인 컨택 패턴을 더 포함하는, 표시 장치.
제 7 항에 있어서,
상기 박막 트랜지스터는 액티브층, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하고,
상기 라인 컨택 패턴은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어진, 표시 장치.
제 7 항에 있어서,
상기 라인 컨택 패턴과 전기적으로 연결되고, 상기 게이트 전극과 동일한 물질로 이루어진 제1 보조 전원 라인을 더 포함하는, 표시 장치.
제 8 항에 있어서,
상기 기판과 상기 박막 트랜지스터 사이에 배치되고 상기 박막 트랜지스터와 중첩되는 차광층; 및
상기 라인 컨택 패턴과 전기적으로 연결되고, 상기 차광층과 동일한 물질로 이루어진 제2 보조 전원 라인을 더 포함하는, 표시 장치.
제 10 항에 있어서,
상기 제1 금속막의 두께는 상기 차광층, 상기 게이트 전극, 및 상기 드레인 전극의 두께의 합보다 큰, 표시 장치.
제 1 항에 있어서,
상기 캐소드 컨택 영역은 상기 복수의 발광 영역 각각에 대응되게 배치되는, 표시 장치.
제 1 항에 있어서,
상기 캐소드 컨택 영역은 상기 복수의 발광 영역을 소정의 단위로 그룹화하여, 상기 소정의 단위의 발광 영역 마다 대응되게 배치되는, 표시 장치.