KR102668561B1

KR102668561B1 - 표시 장치 및 이를 이용한 멀티 스크린 표시 장치

Info

Publication number: KR102668561B1
Application number: KR1020180148259A
Authority: KR
Inventors: 이준석; 김세준
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-11-27
Filing date: 2018-11-27
Publication date: 2024-05-22
Also published as: KR20200062635A

Abstract

본 출원의 예에 따른 표시 장치는 복수의 픽셀을 구비한 표시 영역과 복수의 패드 전극을 구비한 패드 영역을 갖는 기판, 기판의 표시 영역 상에 배치된 박막 트랜지스터, 박막 트랜지스터와 전기적으로 연결된 애노드 전극, 애노드 전극 상에 배치된 발광층, 표시 영역과 패드 영역 상에 배치되고 표시 영역 상에서 발광층과 전기적으로 연결된 캐소드 전극, 및 표시 영역 상의 캐소드 전극과 패드 영역 상의 캐소드 전극을 분리하고 패드 영역 상의 캐소드 전극을 복수의 패드 전극 각각에 대응되게 분리하는 캐소드 분리부를 포함한다.

Description

표시 장치 및 이를 이용한 멀티 스크린 표시 장치{DISPLAY APPARATUS AND MULTI SCREEN DISPLAY APPARATUS USING THE SAME}

본 출원은 표시 장치 및 이를 이용한 멀티 스크린 표시 장치에 관한 것이다.

표시 장치는 텔레비전 또는 모니터의 표시 화면 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다.

최근에는, 마이크로 발광 소자를 이용한 발광 표시 장치에 대한 연구 및 개발이 진행되고 있으며, 이러한 발광 표시 장치는 고화질과 고신뢰성을 갖기 때문에 차세대 표시로서 각광받고 있다. 이러한 발광 표시 장치는 자발광 소자로서, 소비 전력이 낮고, 고속의 응답 속도, 높은 발광 효율, 높은 휘도 및 광시야각을 갖는다. 이러한 발광 표시 장치는 텔레비전, 모니터, 노트북 컴퓨터, 스마트 폰, 테블릿 컴퓨터, 전자 패드, 웨어러블 기기, 워치 폰, 휴대용 정보 기기, 네비게이션, 또는 차량 제어 디스플레이 기기 등의 전자 제품 또는 가전 제품에 탑재되어 영상을 표시하는 디스플레이로 사용될 수 있는 차세대 디스플레이로 주목 받고 있다.

그러나, 종래의 발광 표시 장치는 박막 트랜지스터 어레이 기판의 가장자리에 신호 인가를 위한 패드부가 마련되고 이러한 패드부를 은폐시키기 위한 기구물로 인하여 베젤 영역이 증가하는 문제점이 있다.

또한, 종래의 발광 표시 장치를 대형 크기로 제조하는 경우, 픽셀 개수의 증가로 인하여 마이크로 발광 소자의 전사 불량률이 증가함에 따라 생산성이 저하되는 문제점이 있다. 이러한 문제점을 해결하기 위해, 최근에는 상대적으로 작은 크기를 갖는 2개 이상의 발광 표시 장치를 연결하여 대형 크기의 화면을 구현하는 멀티 스크린 표시 장치에 대한 연구 및 개발이 진행되고 있다. 그러나, 멀티 스크린 표시 장치의 경우, 2개 이상의 발광 표시 장치 각각의 베젤 영역으로 인하여 서로 연결된 표시 장치들 사이에 심(Seam)이라는 경계 부분이 존재하게 된다. 이러한 경계 부분은 전체 화면에 하나의 영상을 표시할 경우 전체 화면에 단절감을 주게 되어 영상의 몰입도를 저하시킨다.

그리고, 종래의 발광 표시 장치를 대형 크기로 제조하는 경우, 패드 영역에 배치된 패드 전극과 표시 영역 사이의 거리가 가까워지고, 표시 영역을 덮는 캐소드 전극이 패드 영역에 배치된 복수의 패드 전극까지 덮을 수 있다. 즉, 캐소드 전극은 표시 영역의 복수의 픽셀 각각에 대응되는 발광층을 덮으면서, 복수의 패드 전극을 함께 덮을 수 있다. 이에 따라, 종래의 발광 표시 장치는 복수의 발광 소자 및 복수의 패드 전극 사이에 쇼트가 발생하는 문제점을 가진다.

본 출원은 표시 영역 상의 캐소드 전극과 패드 영역 상의 캐소드 전극을 분리하고, 패드 영역 상의 캐소드 전극을 복수의 패드 전극 각각에 대응되게 분리하는 캐소드 분리부를 포함하는 표시 장치 및 이를 이용한 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.

그리고, 본 출원은 베젤 영역을 최소화할 수 있는 표시 장치 및 이를 이용한 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.

그리고, 본 출원은 인접한 표시 장치 사이의 경계 부분을 최소화할 수 있는 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.

본 출원에 따른 표시 장치는 복수의 픽셀을 구비한 표시 영역과 복수의 패드 전극을 구비한 패드 영역을 갖는 기판, 기판의 표시 영역 상에 배치된 박막 트랜지스터, 박막 트랜지스터와 전기적으로 연결된 애노드 전극, 애노드 전극 상에 배치된 발광층, 표시 영역과 패드 영역 상에 배치되고 표시 영역 상에서 발광층과 전기적으로 연결된 캐소드 전극, 및 표시 영역 상의 캐소드 전극과 패드 영역 상의 캐소드 전극을 분리하고 패드 영역 상의 캐소드 전극을 복수의 패드 전극 각각에 대응되게 분리하는 캐소드 분리부를 포함한다.

본 출원에 따른 멀티 스크린 표시 장치는 복수의 스크린 모듈, 및 복수의 스크린 모듈을 측면끼리 연결하는 모듈 연결 부재를 포함하며, 복수의 스크린 모듈 각각은 복수의 픽셀을 구비한 표시 영역과 복수의 패드 전극을 구비한 패드 영역을 갖는 기판, 기판의 표시 영역 상에 배치된 박막 트랜지스터, 박막 트랜지스터와 전기적으로 연결된 애노드 전극, 애노드 전극 상에 배치된 발광층, 표시 영역과 패드 영역 상에 배치되고 표시 영역 상에서 발광층과 전기적으로 연결된 캐소드 전극, 및 표시 영역 상의 캐소드 전극과 패드 영역 상의 캐소드 전극을 분리하고 패드 영역 상의 캐소드 전극을 복수의 패드 전극 각각에 대응되게 분리하는 캐소드 분리부를 포함한다.

기타 예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 출원에 따른 표시 장치 및 이를 이용한 멀티 스크린 표시 장치는 표시 영역 상의 캐소드 전극과 패드 영역 상의 캐소드 전극을 분리하고, 패드 영역 상의 캐소드 전극을 복수의 패드 전극 각각에 대응되게 분리하는 캐소드 분리부를 포함할 수 있다.

본 출원에 따른 표시 장치 및 이를 이용한 멀티 스크린 표시 장치는 베젤 영역을 최소화할 수 있다.

본 출원에 따른 멀티 스크린 표시 장치는 인접한 표시 장치 사이의 경계 부분을 최소화할 수 있다.

위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1에 도시된 기판의 후면을 나타내는 도면이다.
도 3은 본 출원의 제1 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 I-I'의 단면도이다.
도 4는 도 3에 도시된 표시 장치에서, 제1 캐소드 분리부를 나타내는 단면도이다.
도 5는 본 출원의 제1 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 II-II'의 단면도이다.
도 6은 본 출원의 제2 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 I-I'의 단면도이다.
도 7은 본 출원의 제2 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 II-II'의 단면도이다.
도 8은 본 출원의 제3 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 I-I'의 단면도이다.
도 9는 본 출원의 제3 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 II-II'의 단면도이다.
도 10은 본 출원의 일 예에 따른 멀티 스크린 표시 장치를 나타내는 평면도이다.
도 11은 도 10에 도시된 A 영역의 확대도로서, 멀티 스크린 표시 장치의 단위 픽셀 구조를 설명하기 위한 도면이다.
도 12는 도 10에 도시된 절단선 III-III'의 단면도이다.

본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 출원 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

따라서, 본 출원에서의 표시 장치는 LCM, OLED 모듈 등과 같은 협의의 표시 장치 자체, 및 LCM, OLED 모듈 등을 포함하는 응용제품 또는 최종소비자용 장치인 세트 장치까지 포함할 수 있다.

예를 들어, 디스플레이 패널이 유기 전계 발광(OLED) 디스플레이 패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 라인의 교차 영역에 형성되는 픽셀(Pixel)을 포함할 수 있다. 그리고, 각 픽셀에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이 기판과, 어레이 기판 상의 유기 발광 소자(OLED)층, 및 유기 발광 소자층을 덮도록 어레이 기판 상에 배치되는 봉지 기판 또는 인캡슐레이션(Encapsulation) 기판 등을 포함하여 구성될 수 있다. 봉지 기판은 외부의 충격으로부터 박막 트랜지스터 및 유기 발광 소자층 등을 보호하고, 유기 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 기판 상에 형성되는 층은 무기 발광층(inorganic light emitting layer), 예를 들어 나노사이즈의 물질층(nano-sized material layer) 또는 양자점(quantum dot) 등을 포함할 수 있다.

본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면 및 예를 통해 본 출원의 예를 살펴보면 다음과 같다.

도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 평면도이다.

도 1을 참조하면, 표시 장치(100)는 기판(110), 및 기판(110) 상에 배치된 복수의 서브 픽셀(SP)을 갖는 복수의 단위 픽셀(UP)을 포함한다.

기판(110)은 베이스 기판으로서, 플렉서블 기판일 수 있다. 예를 들어, 기판(110)은 투명 폴리이미드(Polyimide) 재질을 포함할 수 있다. 폴리이미드 재질의 기판(110)은 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다. 폴리이미드 재질의 기판(110)은 캐리어 유리 기판에 마련되어 있는 희생층의 상면에 일정 두께로 코팅된 폴리이미드 수지가 경화되어 형성될 수 있다. 여기에서, 캐리어 유리 기판은 레이저 릴리즈 공정에 의한 희생층의 릴리즈에 의해 기판(110)으로부터 분리될 수 있다. 그리고, 희생층은 비정질 실리콘(a-Si) 또는 실리콘 질화막(SiNx)을 통해 이루어질 수 있다.

일 예에 따르면, 기판(110)은 글라스 기판일 수 있다. 예를 들어, 기판(110)은 산화규소(SiO2) 또는 산화알루미늄(Al2O3)을 주성분으로서 포함할 수 있다.

기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다. 표시 영역(AA)은 기판(110)의 상면(110a)에서 영상이 표시되는 영역으로서, 기판(110)의 중앙 부분에 정의될 수 있다. 여기에서, 표시 영역(AA)은 픽셀 어레이층의 활성 영역에 해당할 수 있다. 예를 들어, 표시 영역(AA)은 복수의 게이트 라인(미도시)과 복수의 데이터 라인(미도시)에 의해 교차되는 픽셀 영역마다 형성된 복수의 서브 픽셀(SP)로 이루어질 수 있다. 여기에서, 복수의 서브 픽셀(SP) 각각은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다.

복수의 단위 픽셀(UP) 각각은 표시 영역(AA) 상에 배치된 복수의 서브 픽셀(SP)을 포함할 수 있다. 일 예에 따르면, 복수의 단위 픽셀(UP) 각각은 제1 수평 방향(X)을 따라 미리 설정된 제1 기준 피치를 가지면서, 제2 수평 방향(Y)을 따라 미리 설정된 제2 기준 피치를 갖도록 배열될 수 있다. 여기에서, 제1 수평 방향(X)은 기판(110)의 장변 길이 방향에 해당할 수 있고, 제2 수평 방향(Y)은 제1 수평 방향(X)과 수직한 기판(110)의 단변 길이 방향에 해당할 수 있다. 그리고, 제1 기준 피치는 제1 수평 방향(X)을 따라 인접한 2개의 단위 픽셀(UP) 각각의 정중앙부 간의 거리로 정의될 수 있고, 제2 기준 피치는 제2 수평 방향(Y)을 따라 인접한 2개의 단위 픽셀(UP) 각각의 정중앙부 간의 거리로 정의될 수 있다. 예를 들어, 복수의 단위 픽셀(UP) 각각은 제1 수평 방향(X)을 따라 배열된 제1 내지 제3 서브 픽셀(SP1, SP2, SP3)을 포함할 수 있으나, 반드시 이에 한정되는 것은 아니다.

픽셀 어레이층은 박막 트랜지스터층 및 발광 소자층을 포함한다. 박막 트랜지스터층은 박막 트랜지스터, 게이트 절연막, 층간 절연막, 및 패시베이션층을 포함할 수 있다. 그리고, 발광 소자층은 평탄화층, 복수의 발광 소자, 및 복수의 뱅크를 포함할 수 있다. 픽셀 어레이층의 구체적인 구성은 이하의 도 3에서 상세히 설명한다.

복수의 발광 소자 각각은 표시 영역(AA)의 평탄화층 상에 배치되고, 박막 트랜지스터와 전기적으로 연결될 수 있다. 발광 소자는 애노드 전극, 발광층, 및 캐소드 전극(CE)을 포함할 수 있다.

애노드 전극은 표시 영역(AA)의 평탄화층 상에 마련되고, 박막 트랜지스터의 소스 전극과 전기적으로 연결될 수 있다.

발광층은 애노드 전극 상에 마련될 수 있다. 발광층은 서브 픽셀(SP) 별로 구분되지 않고 전체 서브 픽셀(SP)에 공통되도록 형성될 수 있다.

캐소드 전극(CE)은 발광층(EL) 상에 마련될 수 있다. 구체적으로, 캐소드 전극(CE)은 표시 영역(AA)과 비표시 영역(NA)의 패드 영역 상에 배치되고, 표시 영역(AA) 상에서 발광층과 전기적으로 연결될 수 있다. 예를 들어, 캐소드 전극(CE)은 표시 영역(AA)의 복수의 서브 픽셀(SP) 각각에 대응되는 발광층을 덮으면서, 패드 영역에 배치된 복수의 패드 전극까지 덮을 수 있다. 이와 같이, 캐소드 전극(CE)은 서브 픽셀(SP) 별로 구분되지 않고 전체 서브 픽셀(SP)에 공통되는 전극 형태로 구현될 수 있다. 일 예에 따르면, 캐소드 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물(TCO)로 이루어질 수 있다.

비표시 영역(NA)은 영상이 표시되지 않는 영역으로서, 표시 영역(AA)을 둘러싸는 기판(110)의 가장자리 부분에 정의될 수 있다. 일 예에 따르면, 비표시 영역(NA)은 적어도 하나의 패드 전극을 갖는 패드 영역을 포함할 수 있다.

캐소드 분리부(CS)는 표시 영역(AA) 상의 캐소드 전극(CE)과 패드 영역 상의 캐소드 전극(CE)을 분리하고, 패드 영역 상의 캐소드 전극(CE)을 복수의 패드 전극 각각에 대응되게 분리할 수 있다. 캐소드 분리부(CS)는 제1 및 제2 캐소드 분리부(CS1, CS2)를 포함할 수 있다.

제1 캐소드 분리부(CS1)는 표시 영역(AA) 상의 캐소드 전극(CE)과 패드 영역 상의 캐소드 전극(CE)을 분리할 수 있다. 구체적으로, 제1 캐소드 분리부(CS1)는 표시 영역(AA)의 외곽을 둘러싸는 폐루프 구조를 가질 수 있다. 그리고, 비표시 영역(NA)의 패드 영역은 제1 캐소드 분리부(CS1)의 외곽을 따라 배치되므로, 복수의 패드 전극은 제1 캐소드 분리부(CS1)의 외곽을 따라 배치될 수 있다. 따라서, 제1 캐소드 분리부(CS1)는 복수의 서브 픽셀(SP)의 최외곽부를 둘러싸는 폐루프 구조를 가짐으로써, 표시 영역(AA)을 덮는 캐소드 전극(CE)과 비표시 영역(NA)의 패드 영역을 덮는 캐소드 전극(CE)을 분리할 수 있다. 여기에서, 캐소드 전극들(CE)의 분리는 캐소드 전극들(CE)이 물리적으로 분리되어, 분리된 캐소드 전극들(CE)이 전기적으로 연결되지 않은 상태를 의미한다.

제2 캐소드 분리부(CS2)는 비표시 영역(NA)의 패드 영역 상의 캐소드 전극(CE)을 복수의 패드 전극 각각에 대응되게 분리할 수 있다. 구체적으로, 제2 캐소드 분리부(CS2)는 제1 캐소드 분리부(CS1)와 연결되고 복수의 패드 전극 사이로 연장될 수 있다. 즉, 제2 캐소드 분리부(CS2)는 복수의 패드 전극 사이마다 배치되어, 캐소드 전극(CE)을 분리할 수 있다. 일 예에 따르면, 제2 캐소드 분리부(CS2)는 제1 캐소드 분리부(CS1)로부터 기판(110)의 외곽을 향하여 캐소드 전극(CE)의 끝단보다 더 연장됨으로써, 캐소드 전극(CE)을 복수의 패드 전극 각각에 대응되게 분리할 수 있다. 예를 들어, 하나의 패드 전극에 대응되는 캐소드 전극(CE)은 제1 캐소드 분리부(CS1)에 의해 표시 영역(AA)의 캐소드 전극(CE)과 분리되고, 제2 캐소드 분리부(CS2)에 의해 인접한 패드 전극에 대응되는 캐소드 전극(CE)과 분리될 수 있다.

예를 들어, 표시 장치를 대형 크기로 제조하는 경우, 픽셀 개수의 증가로 인하여 마이크로 발광 소자의 전사 불량률이 증가함에 따라 생산성이 저하될 수 있다. 이러한 문제점을 해결하기 위해, 상대적으로 작은 크기를 갖는 2개 이상의 표시 장치를 연결한 멀티 스크린 표시 장치를 통해 대형 크기의 화면을 구현할 수 있다. 그러나, 멀티 스크린 표시 장치의 경우, 2개 이상의 표시 장치 각각의 베젤 영역으로 인하여 서로 연결된 표시 장치들 사이에 심(Seam)이라는 경계 부분이 존재할 수 있다. 이러한 경계 부분은 전체 화면에 하나의 영상을 표시할 경우, 전체 화면에 단절감을 주게 되어 영상의 몰입도를 저하시킬 수 있다. 따라서, 본 출원에 따른 표시 장치는 베젤 영역을 최소화함으로써, 서로 연결된 표시 장치들 사이의 경계 부분을 제거할 수 있다.

그리고, 서로 연결된 표시 장치들 사이의 경계 부분을 제거하기 위하여 베젤 영역을 감소시키는 경우, 패드 영역에 배치된 패드 전극과 표시 영역 사이의 거리가 가까워지고, 표시 영역을 덮는 캐소드 전극이 패드 영역에 배치된 복수의 패드 전극까지 덮을 수 있다. 즉, 캐소드 전극은 표시 영역의 복수의 픽셀 각각에 대응되는 발광층을 덮으면서, 복수의 패드 전극을 함께 덮을 수 있다. 이에 따라, 표시 장치가 본 발명과 같이 캐소드 분리부(CS)를 포함하지 않는 경우, 복수의 발광 소자 및 복수의 패드 전극 사이에 쇼트가 발생할 수 있는 문제점을 가진다.

일 예에 따르면, 캐소드 전극(CE)은 표시 영역(AA)과 패드 영역의 복수의 패드 전극을 덮도록 증착될 수 있으나, 표시 영역(AA)을 덮는 캐소드 전극(CE)과 복수의 패드 전극 각각에 대응되는 캐소드 전극들(CE)은 캐소드 분리부(CS)에 의해 물리적으로 분리되어, 전기적으로 절연될 수 있다. 따라서, 본 출원에 따른 표시 장치는 캐소드 분리부(CS)를 포함함으로써, 별도의 패터닝 공정을 수행하지 않고도 표시 영역(AA)을 덮는 캐소드 전극(CE)과 복수의 패드 전극 각각에 대응되는 캐소드 전극들(CE)을 물리적으로 분리하여 전기적으로 절연시킬 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 표시 영역(AA)을 덮는 캐소드 전극(CE)과 복수의 패드 전극 각각에 대응되는 캐소드 전극들(CE) 사이의 쇼트를 방지할 수 있다.

그리고, 표시 장치는 측면 도전 부재를 통해 기판(110)의 패드 영역 상에 배치된 패드 전극과 전기적으로 연결되는 구동 전극을 더 포함할 수 있다. 따라서, 표시 장치가 표시 영역(AA)과 비표시 영역(NA) 사이에 배치되는 제1 캐소드 분리부(CS1)를 포함하더라도, 기판(110)의 후면에 배치되는 구동 전극(PD)을 패드 영역 상의 패드 전극과 전기적으로 연결시킴으로써, 표시 장치의 베젤 영역이 증가되는 것을 방지할 수 있다.

표시 장치(100)는 기판(110)의 비표시 영역(NA) 또는 패드 영역 상에 배치된 패드 전극과 기판(110)의 측면을 덮는 측면 도전 부재, 및 측면 도전 부재를 덮는 측면 실링 부재(320)를 더 포함할 수 있다.

측면 실링 부재(320)는 기판(110)의 상면 가장자리, 기판(110)의 측면, 및 기판(110)의 하면 가장자리를 덮을 수 있다. 구체적으로, 기판(110)의 패드 영역에 배치된 패드 전극은 측면 도전 부재에 의해 덮일 수 있고, 측면 실링 부재(320)는 패드 전극을 감싸는 측면 도전 부재를 덮음으로써, 측면 도전 부재를 외부로부터 절연시킬 수 있다. 예를 들어, 측면 실링 부재(320)는 실리콘 계열 또는 자외선(UV) 경화 계열의 수지(Resin)로 이루어질 수 있다. 구체적으로, 측면 실링 부재(320)는 액상의 블랙 수지(Black resin)를 도포한 후 큐어(Cure) 공정을 통해 형성될 수 있다. 이러한 측면 실링 부재(320)는 블랙 수지(Black resin) 또는 광 차단 수지로 이루어짐으로써, 표시 장치의 측면 빛샘을 방지할 수 있다. 따라서, 본 출원에 따른 측면 실링 부재(320)는 각 서브 픽셀(SP)의 발광 소자에서 방출되는 광에 의한 측면 빛샘을 방지할 수 있고, 나아가 외부 충격을 완충하여 외부 충격에 의한 기판(110) 또는 표시 장치의 측면 손상을 방지할 수 있다.

도 2는 도 1에 도시된 기판의 후면을 나타내는 도면이다.

도 2를 참조하면, 표시 장치는 기판(110)의 하면(110b)에 배치되어 복수의 서브 픽셀(SP) 각각을 구동시키는 표시 구동 회로부를 포함할 수 있다. 표시 구동 회로부는 기판(110)의 패드 영역에 마련된 패드 전극에 연결되어 디스플레이 구동 시스템으로부터 공급되는 영상 데이터에 대응되는 영상을 각 서브 픽셀(SP)에 표시할 수 있다. 일 예에 따르면, 표시 구동 회로부는 데이터 구동 회로(210), 게이트 구동 회로(230), 제어 보드(250), 및 타이밍 컨트롤러(270)를 포함할 수 있다.

데이터 구동 회로(210)는 복수의 데이터 연성 회로 필름(211) 및 복수의 데이터 구동 집적 회로(213)를 포함할 수 있다.

복수의 데이터 연성 회로 필름(211)은 기판(110)의 하면(110b)에서 제1 수평 방향(X)을 따라 배열될 수 있다. 데이터 연성 회로 필름(211)의 일측에 마련된 입력 단자는 제1 신호 전송 케이블(STC1)을 통해 제어 보드(250)와 전기적으로 연결될 수 있다. 그리고, 데이터 연성 회로 필름(211)의 타측에 마련된 출력 단자들은 제1 라우팅 라인(RL1)을 통해 기판(110)의 하면(110b)에 마련된 구동 전극(PD)과 전기적으로 연결될 수 있다. 여기에서, 기판(110)의 하면(110b)에 마련된 구동 전극(PD)은 측면 도전 부재를 통해 기판(110)의 패드 영역 상에 배치된 패드 전극과 전기적으로 연결될 수 있다. 예를 들어, 데이터 연성 회로 필름(211)은 TCP(Tape Carrier Package) 또는 COF(Chip On Flexible Board 또는 Chip On Film)로 이루어질 수 있다.

복수의 데이터 구동 집적 회로(213) 각각은 복수의 데이터 연성 회로 필름(211) 각각에 개별적으로 실장될 수 있다. 이러한 데이터 구동 집적 회로(213)는 타이밍 컨트롤러(270)로부터 제공되는 픽셀 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 픽셀 데이터를 아날로그 형태의 픽셀별 데이터 신호로 변환하여 해당하는 데이터 라인에 제공할 수 있다.

선택적으로, 복수의 데이터 구동 집적 회로(213) 각각은 데이터 연성 회로 필름(211)에 실장되지 않고, 복수의 구동 전극(PD) 각각과 일대일로 연결되도록 기판(110)의 하면(110b)에 직접적으로 실장될 수 있다. 여기에서, 데이터 구동 집적 회로(213)는 칩 온 글라스(Chip on glass) 방식에 따른 칩 실장 공정에 의해 기판(110)의 하면(110b)에 실장될 수 있다. 이 경우, 데이터 연성 회로 필름(211)이 생략될 수 있고, 이로 인해 데이터 구동 회로(210)의 구성이 단순화될 수 있다.

게이트 구동 회로(230)는 복수의 게이트 연성 회로 필름(231) 및 복수의 게이트 구동 집적 회로(233)를 포함할 수 있다.

복수의 게이트 연성 회로 필름(231)은 기판(110)의 하면(110b)에서 제2 수평 방향(Y)을 따라 배열될 수 있다. 게이트 연성 회로 필름(231)의 일측에 마련된 입력 단자는 제2 신호 전송 케이블(STC2)을 통해 제어 보드(250)와 전기적으로 연결될 수 있다. 그리고, 게이트 연성 회로 필름(231)의 타측에 마련된 출력 단자들은 제2 라우팅 라인(RL2)을 통해 기판(110)의 하면(110b)에 마련된 구동 전극(PD)과 전기적으로 연결될 수 있다. 여기에서, 기판(110)의 하면(110b)에 마련된 구동 전극(PD)은 측면 도전 부재를 통해 기판(110)의 패드 영역 상에 배치된 패드 전극과 전기적으로 연결될 수 있다. 예를 들어, 게이트 연성 회로 필름(231)은 TCP(Tape Carrier Package) 또는 COF(Chip On Flexible Board 또는 Chip On Film)로 이루어질 수 있다.

복수의 게이트 구동 집적 회로(233) 각각은 복수의 게이트 연성 회로 필름(231) 각각에 개별적으로 실장될 수 있다. 이러한 게이트 구동 집적 회로(233)는 타이밍 컨트롤러(270)로부터 제공되는 게이트 제어 신호를 기반으로 스캔 펄스를 생성하고, 생성된 스캔 펄스를 정해진 순서에 해당하는 게이트 라인에 제공할 수 있다.

선택적으로, 복수의 게이트 구동 집적 회로(233) 각각은 게이트 연성 회로 필름(231)에 실장되지 않고, 복수의 구동 전극(PD) 각각과 일대일로 연결되도록 기판(110)의 하면(110b)에 직접적으로 실장될 수 있다. 여기에서, 게이트 구동 집적 회로(233)는 칩 온 글라스(Chip on glass) 방식에 따른 칩 실장 공정에 의해 기판(110)의 하면(110b)에 실장될 수 있다. 이 경우, 게이트 연성 회로 필름(231)이 생략될 수 있고, 이로 인해 게이트 구동 회로(230)의 구성이 단순화될 수 있다.

제어 보드(250)는 복수의 데이터 연성 회로 필름(211) 각각과 복수의 게이트 연성 회로 필름(231) 각각과 연결된다. 구체적으로, 제어 보드(250)는 복수의 제1 신호 전송 케이블(STC1)을 통해 데이터 연성 회로 필름(211)과 전기적으로 연결되고, 복수의 제2 신호 전송 케이블(STC2)을 통해서 복수의 게이트 연성 회로 필름(231)과 전기적으로 연결될 수 있다. 이러한 제어 보드(250)는 타이밍 컨트롤러(270)를 지지하고, 표시 구동 회로부의 구성들 간의 신호 및 전원을 전달하는 역할을 한다.

타이밍 컨트롤러(270)는 제어 보드(250)에 실장되고, 제어 보드(250)에 마련된 유저 커넥터를 통해 표시 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 컨트롤러(270)는 타이밍 동기 신호를 기초로 영상 데이터를 서브 픽셀(SP)의 배치 구조에 알맞도록 정렬하여 서브 픽셀 데이터를 생성하고, 생성된 서브 픽셀 데이터를 해당하는 데이터 구동 집적 회로(213)에 제공할 수 있다. 또한, 타이밍 컨트롤러(270)는 타이밍 동기 신호를 기초로 데이터 제어 신호와 게이트 제어 신호 각각을 생성하여 복수의 데이터 구동 집적 회로(213) 및 복수의 게이트 구동 집적 회로(233) 각각의 구동 타이밍을 제어할 수 있다.

추가적으로, 복수의 데이터 구동 집적 회로(213), 복수의 게이트 구동 집적 회로(233), 및 타이밍 컨트롤러(270)는 하나의 통합 구동 집적 회로로 구성될 수도 있다. 이 경우, 하나의 통합 구동 집적 회로는 기판(110)의 하면(110b)에 실장되고, 복수의 제1 라우팅 라인(RL1)과 복수의 제2 라우팅 라인(RL2) 각각은 기판(110)의 하면(110b)에 추가적으로 라우팅되어 통합 구동 집적 회로에 마련된 해당하는 채널과 전기적으로 연결될 수 있다. 그리고, 복수의 데이터 연성 회로 필름(211) 및 복수의 게이트 연성 회로 필름(231) 각각은 생략될 수 있다.

따라서, 본 출원에 따른 표시 장치는 표시 구동 회로부를 기판(110)의 하면(110b)에 배치하여 기판(110)의 하면(110b)에 마련된 구동 전극(PD)과 전기적으로 연결하고, 구동 전극(PD)을 측면 도전 부재를 통해 기판(110)의 패드 영역 상에 배치된 패드 전극과 전기적으로 연결하며, 측면 실링 부재(320)를 통해 측면 도전 부재를 보호함으로써, 기판(110)의 상면(110a)의 패드 영역의 면적을 최소화할 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 패드 영역과 인접한 서브 픽셀(SP)의 면적을 표시 영역(AA)의 중앙에 배치된 서브 픽셀(SP)의 면적보다 작게 형성함으로써, 멀티 스크린 표시 장치에서 서로 연결된 표시 장치 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 그리고, 본 출원에 따른 표시 장치는 기판(110) 상의 패드 영역, 기판(110)의 측면, 및 기판(110) 하면에 배치된 구동 전극(PD)의 일단을 덮는 측면 실링 부재(320)를 포함함으로써, 기판(110) 상에 배치된 레이어들의 박리 및 크랙을 방지하고 표시 장치의 측면 빛샘을 방지할 수 있다.

도 3은 본 출원의 제1 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 I-I'의 단면도이다.

도 3을 참조하면, 표시 장치(100)는 기판(110), 버퍼층(120), 박막 트랜지스터(T), 게이트 절연막(130), 층간 절연막(140), 패시베이션층(150), 평탄화층(160), 발광 소자(E), 뱅크(B), 신호 패드(SPD), 패드 보조 전극(PAE), 패드 전극(PE), 구동 전극(PD), 측면 도전 부재(310), 측면 실링 부재(320), 및 제1 캐소드 분리부(CS1)를 포함할 수 있다.

기판(110)은 베이스 기판으로서, 구부리거나 휠 수 있는 투명 플렉서블 기판일 수 있다. 일 예에 따르면, 기판(110)은 투명 폴리이미드(Polyimide) 재질을 포함할 수 있으나, 이에 한정되지 않고 폴리에틸렌 테레프탈레이드 (Polyethylene terephthalate) 등의 투명 플라스틱 재질로 이루어질 수 있다.

일 예에 따르면, 기판(110)은 글라스 기판일 수 있다. 예를 들어, 기판(110)은 이산화규소(SiO2) 또는 산화알루미늄(Al2O3)을 주성분으로서 포함할 수 있다.

버퍼층(120)은 기판(110) 상에 배치될 수 있다. 일 예에 따르면, 버퍼층(120)은 복수의 무기막이 적층되어 형성될 수 있다. 예를 들어, 버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다. 이러한 버퍼층(120)은 기판(110)을 통해 발광 소자(E)에 침투하는 수분을 차단하기 위하여, 기판(110)의 상면 전체에 형성될 수 있다. 따라서, 버퍼층(120)은 복수의 무기막을 포함함으로써, 패널의 수분 투습도(WVTR, Water Vapor Transmission Rate)를 향상시킬 수 있다.

박막 트랜지스터(T)는 표시 영역(AA)에서 버퍼층(120) 상에 배치될 수 있다. 일 예에 따르면, 박막 트랜지스터(T)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.

액티브층(ACT)은 기판(110)의 표시 영역(AA)에 마련될 수 있다. 액티브층(ACT)은 버퍼층(120) 상에 배치되고, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다. 액티브층(ACT)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접촉하고, 게이트 전극(GE)과 게이트 절연막(130)을 사이에 두고 마주할 수 있다.

일 예에 따르면, 액티브층(ACT)은 채널 영역(ACT1) 및 소스/드레인 영역(ACT2)을 포함할 수 있다. 채널 영역(ACT1)은 액티브층(ACT)의 중앙 영역에 형성되고, 소스/드레인 영역(ACT2)은 채널 영역(ACT1)을 사이에 두고 서로 나란하게 형성될 수 있다. 채널 영역(ACT1)은 게이트 전극(GE)과 중첩되고, 소스/드레인 영역(ACT2)은 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다.

게이트 절연막(130)은 액티브층(ACT) 상에 마련될 수 있다. 그리고, 게이트 절연막(130)은 버퍼층(120) 상에 마련될 수 있다. 구체적으로, 게이트 절연막(130)은 액티브층(ACT)의 채널 영역(ACT1) 상에 배치될 수 있고, 액티브층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다.

게이트 전극(GE)은 게이트 절연막(130) 상에 마련될 수 있다. 게이트 전극(GE)은 게이트 절연막(130)을 사이에 두고, 액티브층(ACT)의 채널 영역(ACT1)과 중첩될 수 있다.

일 예에 따르면, 게이트 전극(GE)은 하부 게이트 전극(GE1) 및 상부 게이트 전극(GE2)을 포함할 수 있다.

하부 게이트 전극(GE1)은 게이트 절연막(130)과 상부 게이트 전극(GE2) 사이에 형성되어 게이트 절연막(130)과 상부 게이트 전극(GE2) 사이의 접착력을 증진시킬 수 있고, 상부 게이트 전극(GE2)의 하면이 부식되는 것을 방지할 수 있다.

상부 게이트 전극(GE2)은 하부 게이트 전극(GE1)의 상면에 형성될 수 있다. 일 예에 따르면, 상부 게이트 전극(GE2)의 두께는 하부 게이트 전극(GE1)의 두께보다 두껍게 형성됨으로써, 게이트 전극(GE)의 전체 저항이 감소할 수 있다.

층간 절연막(140)은 게이트 전극(GE) 상에 마련될 수 있다. 그리고, 층간 절연막(140)은 게이트 절연막(130) 및 버퍼층(120) 상에 마련될 수 있다. 층간 절연막(140)은 박막 트랜지스터(T)를 보호하는 기능을 수행할 수 있다. 층간 절연막(140)은 액티브층(ACT)과 소스 전극(SE) 또는 드레인 전극(DE)을 접촉시키기 위하여 해당 영역이 제거될 수 있다. 예를 들어, 층간 절연막(140)은 소스 전극(SE)이 관통하는 컨택홀, 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다.

소스 전극(SE) 및 드레인 전극(DE)은 층간 절연막(140) 상에서 서로 이격되어 마련될 수 있다. 소스 전극(SE)은 층간 절연막(140)에 마련된 컨택홀을 통해 액티브층(ACT)의 소스/드레인 영역(ACT2)의 일단과 접촉하고, 드레인 전극(DE)은 층간 절연막(140)에 마련된 컨택홀을 통해 액티브층(ACT)의 소스/드레인 영역(ACT2)의 타단과 접촉할 수 있다. 그리고, 소스 전극(SE)은 패시베이션층(150)의 컨택홀 및 평탄화층(160)의 컨택홀을 통해 애노드 전극(AE)과 직접 접촉할 수 있다.

일 예에 따르면, 소스 전극(SE)은 하부 소스 전극(SE1) 및 상부 소스 전극(SE2)을 포함할 수 있다.

하부 소스 전극(SE1)은 층간 절연막(140)과 상부 소스 전극(SE2) 사이에 형성되어 층간 절연막(140)과 상부 소스 전극(SE2) 사이의 접착력을 증진시킬 수 있다. 그리고, 하부 소스 전극(SE1)은 상부 소스 전극(SE2)의 하면을 보호함으로써 상부 소스 전극(SE2)의 하면이 부식되는 것을 방지할 수 있다.

상부 소스 전극(SE2)은 하부 소스 전극(SE1)의 상면에 형성될 수 있다. 상부 소스 전극(SE2)은 하부 소스 전극(SE1)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 상부 소스 전극(SE2)의 두께는 소스 전극(SE)의 전체 저항을 줄이기 위하여, 하부 소스 전극(SE1)의 두께보다 두껍게 형성될 수 있다.

일 예에 따르면, 드레인 전극(DE)은 하부 드레인 전극(DE1) 및 상부 드레인 전극(DE2)을 포함할 수 있다.

하부 드레인 전극(DE1)은 층간 절연막(140)과 상부 드레인 전극(DE2) 사이에 형성되어 층간 절연막(140)과 상부 드레인 전극(DE2) 사이의 접착력을 증진시킬 수 있고, 상부 드레인 전극(DE2)의 하면이 부식되는 것을 방지할 수 있다.

상부 드레인 전극(DE2)은 하부 드레인 전극(DE1)의 상면에 형성될 수 있다. 상부 드레인 전극(DE2)은 하부 드레인 전극(DE1)보다 두껍게 형성되어, 드레인 전극(DE)의 전체 저항을 감소시킬 수 있다.

패시베이션층(150)은 박막 트랜지스터(T)를 덮을 수 있다. 구체적으로, 패시베이션층(150)은 층간 절연막(140), 소스 전극(SE) 및 드레인 전극(DE) 상에 마련되어, 소스 전극(SE) 및 드레인 전극(DE)을 보호하는 기능을 수행할 수 있다. 패시베이션층(150)은 애노드 전극(AE)이 관통하는 컨택홀을 포함할 수 있다. 여기에서, 패시베이션층(150)의 컨택홀은 애노드 전극(AE)을 관통시키기 위하여 평탄화층(160)의 컨택홀과 연결될 수 있다.

평탄화층(160)은 기판(110) 상에 배치되고, 표시 영역(AA)에 배치된 박막 트랜지스터(T)를 덮을 수 있다. 구체적으로, 평탄화층(160)은 패시베이션층(150) 상에 마련되어, 박막 트랜지스터(T)의 상단을 평탄화시킬 수 있다. 예를 들어, 평탄화층(160)은 애노드 전극(AE)이 관통하는 컨택홀을 포함할 수 있다. 여기에서, 평탄화층(160)의 컨택홀은 애노드 전극(AE)을 관통시키기 위하여 패시베이션층(150)의 컨택홀과 연결될 수 있다.

발광 소자(E)는 표시 영역(AA)의 평탄화층(160) 상에 배치되고, 박막 트랜지스터(T)와 전기적으로 연결될 수 있다. 발광 소자(E)는 애노드 전극(AE), 발광층(EL), 및 캐소드 전극(CE)을 포함할 수 있다.

애노드 전극(AE)은 복수의 서브 픽셀(SP) 각각의 개구부에 배치될 수 있다. 구체적으로, 애노드 전극(AE)은 복수의 서브 픽셀(SP) 각각의 개구부를 정의하는 뱅크(B)에 의해 둘러싸일 수 있다. 애노드 전극(AE)의 일부는 뱅크(B)에 의해 덮일 수 있고, 애노드 전극(AE)의 다른 일부는 뱅크(B)에 의해 덮이지 않고 개구부를 통해 노출될 수 있다. 예를 들어, 복수의 서브 픽셀(SP) 각각은 개구부를 통해 광을 방출할 수 있다. 즉, 복수의 서브 픽셀(SP) 각각의 개구부는 서브 픽셀(SP)의 발광 영역으로 정의될 수 있다.

애노드 전극(AE)은 표시 영역(AA)의 평탄화층(160) 상에 마련되고, 박막 트랜지스터(T)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 애노드 전극(AE)은 평탄화층(160)에 마련된 컨택홀을 통해 박막 트랜지스터(T)의 소스 전극(SE)에 접촉될 수 있다. 애노드 전극(AE)은 제1 애노드 전극(AE1), 제2 애노드 전극(AE2), 및 제3 애노드 전극(AE3)을 포함할 수 있다.

제1 애노드 전극(AE1)은 평탄화층(160)의 평탄면 상에 마련될 수 있다. 구체적으로, 제1 애노드 전극(AE1)의 산화도는 제2 애노드 전극(AE2)의 산화도보다 낮을 수 있다.

제2 애노드 전극(AE2)은 제1 애노드 전극(AE1)과 제3 애노드 전극(AE3) 사이에 형성될 수 있다. 일 예에 따르면, 제2 애노드 전극(AE2)은 제1 애노드 전극(AE1)과 제3 애노드 전극(AE3)에 비하여 상대적으로 저항이 낮은 금속으로 이루어질 수 있다. 제2 애노드 전극(AE2)은 애노드 전극(AE)의 전체 저항을 줄이기 위하여, 제1 애노드 전극(AE1)과 제3 애노드 전극(AE3) 각각보다 두껍게 형성될 수 있다.

제3 애노드 전극(AE3)은 제2 애노드 전극(AE2) 상에 형성될 수 있다. 구체적으로, 제3 애노드 전극(AE3)은 제2 애노드 전극(AE2)이 외부로 노출되는 것을 방지할 수 있다. 따라서, 제3 애노드 전극(AE3)은 제2 애노드 전극(AE2)의 상면을 덮도록 형성됨으로써 제2 애노드 전극(AE2)이 부식되는 것을 방지할 수 있다. 예를 들어, 제3 애노드 전극(AE3)의 산화도는 제2 애노드 전극(AE2)의 산화도보다 낮을 수 있다. 그리고, 제3 애노드 전극(AE3)은 제2 애노드 전극(AE2)보다 내식성이 강한 물질로 이루어질 수 있다.

발광층(EL)은 애노드 전극(AE) 상에 마련될 수 있다. 발광층(EL)은 픽셀 영역별로 구분되지 않고 전체 픽셀에 공통되도록 형성될 수 있다. 이 때, 발광층(EL)은 복수의 서브 픽셀(SP) 각각의 애노드 전극(AE)과 복수의 서브 픽셀(SP)의 개구부를 정의하는 뱅크(B)를 덮을 수 있다. 예를 들어, 발광층(EL)은 정공 수송층(Hole transporting layer), 발광층(Organic light emitting layer), 전자 수송층(Electron transporting layer)을 포함할 수 있다. 일 예에 따르면, 발광층(EL)은 발광층의 발광 효율 및 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다.

캐소드 전극(CE)은 발광층(EL) 상에 마련될 수 있다. 구체적으로, 캐소드 전극(CE)은 표시 영역(AA)과 비표시 영역(NA)의 패드 영역(PA) 상에 배치되고, 표시 영역(AA) 상에서 발광층과 전기적으로 연결될 수 있다. 예를 들어, 캐소드 전극(CE)은 표시 영역(AA)의 복수의 서브 픽셀(SP) 각각에 대응되는 발광층을 덮으면서, 패드 영역(PA)에 배치된 복수의 패드 전극(PE)까지 덮을 수 있다. 이와 같이, 캐소드 전극(CE)은 서브 픽셀(SP) 별로 구분되지 않고 전체 서브 픽셀(SP)에 공통되는 전극 형태로 구현될 수 있다. 일 예에 따르면, 캐소드 전극(CE)은 표시 영역(AA)의 발광층(EL)과 패드 영역(PA)의 복수의 패드 전극(PE)을 덮도록 증착될 수 있으나, 표시 영역(AA)의 발광층(EL)을 덮는 캐소드 전극(CE)과 복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)은 캐소드 분리부(CS)에 의해 물리적으로 분리되어, 전기적으로 절연될 수 있다.

뱅크(B)는 표시 영역(AA)에서 평탄화층(160) 상에 배치될 수 있다. 일 예에 따르면, 뱅크(B)는 복수의 서브 픽셀(SP) 각각의 개구부 사이에 배치됨으로써, 복수의 서브 픽셀(SP) 각각의 개구부를 정의할 수 있다. 예를 들어, 뱅크(B)는 애노드 전극(AE)의 일부를 덮을 수 있고, 뱅크(B)에 의해 덮이지 않는 애노드 전극(AE)의 다른 일부는 복수의 서브 픽셀(SP) 각각의 개구부를 통해 노출될 수 있다.

신호 패드(SPD)는 버퍼층(120) 상에 형성될 수 있다. 예를 들어, 신호 패드(SPD)는 게이트 전극(GE)과 동일층에서 동일한 물질로 이루어질 수 있다. 신호 패드(SPD)는 하부 신호 패드(SPD1) 및 상부 신호 패드(SPD2)를 포함할 수 있다.

패드 보조 전극(PAE)은 패드 영역(PA)에 배치되어 패드 전극(PE)과 전기적으로 연결될 수 있다. 구체적으로, 패드 보조 전극(PAE)은 층간 절연막(140) 상에서 소스 전극(SE) 및 드레인 전극(DE)과 서로 이격되게 배치될 수 있다. 즉, 패드 보조 전극(PAE)은 소스 전극(SE) 및 드레인 전극(DE)과 동일층에서 동일한 물질로 이루어질 수 있다. 그리고, 패드 보조 전극(PAE)은 신호 패드(SPD) 및 패드 전극(PE) 각각과 전기적으로 연결될 수 있다. 예를 들어, 패드 보조 전극(PAE)은 층간 절연막(140)에 마련된 컨택홀을 통해 신호 패드(SPD)와 접촉할 수 있고, 패시베이션층(150)에 마련된 컨택홀을 통해 패드 전극(PE)과 접촉할 수 있다. 패드 보조 전극(PAE)은 하부 패드 보조 전극(PAE1) 및 상부 패드 보조 전극(PAE2)을 포함할 수 있다.

패드 전극(PE)은 패시베이션층(150) 상에 형성될 수 있고, 애노드 전극(AE)과 동일한 물질로 이루어질 수 있다. 그리고, 패드 전극(PE)은 패드 보조 전극(PAE)과 전기적으로 연결될 수 있다. 예를 들어, 패드 전극(PE)은 패시베이션층(150)에 마련된 컨택홀을 통하여 패드 보조 전극(PAE)과 접촉할 수 있다. 일 예에 따르면, 패드 전극(PE)은 제1 내지 제3 패드 전극(PE1, PE2, PE3)을 포함할 수 있고, 제1 내지 제3 패드 전극(PE1, PE2, PE3) 각각은 제1 내지 제3 애노드 전극(AE1, AE2, AE3) 각각과 동일한 물질로 이루어질 수 있다.

구동 전극(PD)은 기판(110)의 패드 영역(PA) 상에 배치된 패드 전극(PE)과 중첩되도록 기판(110)의 하면(110a)에 배치될 수 있다. 구체적으로, 기판(110)의 하면(110a)에 배치된 구동 전극(PD)은 기판(110)의 측면을 지나는 측면 도전 부재(310)를 통해 기판(110)의 패드 영역(PA) 상에 배치된 패드 전극(PE)과 전기적으로 연결될 수 있다. 예를 들어, 데이터 구동 집적 회로(213)에 연결된 구동 전극(PD)은 픽셀 데이터를 수신하여 데이터 라인에 제공할 수 있고, 게이트 구동 집적 회로(233)에 연결된 구동 전극(PD)은 스캔 펄스를 수신하여 게이트 라인에 제공할 수 있다. 여기에서, 구동 전극(PD)은 패드 전극(PE)과 동일한 물질로 이루어질 수 있으나, 반드시 이에 한정되는 것은 아니다.

따라서, 본 출원에 따른 표시 장치는 구동 전극(PD)을 기판(110)의 하면(110b)에 배치하여 기판(110) 상의 패드 전극(PE)과 연결함으로써, 기판(110)의 상면(110a)의 패드 영역(PA)의 면적을 최소화할 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 패드 영역(PA)과 인접한 서브 픽셀(SP)의 면적을 표시 영역(AA)의 중앙에 배치된 서브 픽셀(SP)의 면적보다 작게 형성함으로써, 멀티 스크린 표시 장치에서 서로 연결된 표시 장치 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 또는, 본 출원에 따른 표시 장치는 패드 영역(PA)과 인접한 서브 픽셀(SP1)의 개구부와 측면 실링 부재(320)의 외측 사이의 거리를 패드 영역(PA)과 인접한 서브 픽셀(SP1)의 개구부와 패드 영역(PA)과 인접하지 않은 서브 픽셀(SP2)의 개구부 사이의 거리의 절반 이하로 형성함으로써, 멀티 스크린 표시 장치에서 서로 연결된 표시 장치 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다.

측면 도전 부재(310)는 패드 전극(PE), 기판(110)의 측면, 및 구동 전극(PD)의 일단을 덮을 수 있다. 구체적으로, 측면 도전 부재(310)는 패시베이션층(150) 상에서 노출된 패드 전극(PE)의 상면 및 측면과, 캐소드 전극(CE)의 일부를 덮을 수 있다. 그리고, 측면 도전 부재(310)는 기판(110)의 측면을 덮으면서 기판(110) 상에 순차적으로 적층된 버퍼층(120), 층간 절연막(140), 및 패시베이션층(150)의 측면을 함께 덮을 수 있다. 또한, 측면 도전 부재(310)는 기판(110)의 가장자리에 인접한 구동 전극(PD)의 일단을 덮을 수 있다. 여기에서, 측면 도전 부재(310)에 의해 덮이지 않는 구동 전극(PD)의 타단은 제1 또는 제2 라우팅 라인(RL1, RL2)을 통해 데이터 연성 회로 필름(211) 또는 게이트 연성 회로 필름(231)에 연결될 수 있다.

측면 도전 부재(310)는 기판(110)의 하면(110b)에 배치된 구동 전극(PD)을 기판(110)의 패드 영역(PA) 상에 배치된 패드 전극(PE)에 전기적으로 연결할 수 있다. 일 예에 따르면, 측면 도전 부재(310)는 전도성 페이스트(Conductive paste)로 이루어질 수 있다. 구체적으로, 측면 도전 부재(310)는 금속 파우더와 솔벤트가 혼합된 액상 혼합물이 기판(110)의 상면 가장자리, 측면, 및 하면 가장자리에 도포된 후, 큐어(Cure) 공정을 통해 형성될 수 있다. 여기에서, 측면 도전 부재(310)를 이루는 금속 파우더는 전기 전도도가 높은 금, 은, 백금, 팔라듐, 구리 등으로 이루어질 수 있으나, 반드시 이에 한정되는 것은 아니다.

측면 실링 부재(320)는 측면 도전 부재(310)를 덮을 수 있다. 측면 실링 부재(320)는 기판(110)의 상면(110a) 가장자리, 기판(110)의 측면, 및 기판(110)의 하면(110b) 가장자리를 덮을 수 있다. 즉, 측면 실링 부재(320)는 측면 도전 부재(310)와 함께 패드 전극(PE), 캐소드 전극(CE)의 일부, 기판(110)의 측면, 및 구동 전극(PD)의 일단을 이중으로 덮을 수 있다. 여기에서, 측면 실링 부재(320)가 패드 전극(PE)에 대응되는 캐소드 전극(CE)을 모두 덮지 못하더라도, 하나의 패드 전극(PE)에 대응되는 캐소드 전극(CE)은 캐소드 분리부(CS)에 의해 다른 캐소드 전극들(CE)과 분리되어 절연될 수 있다.

일 예에 따르면, 기판(110)의 패드 영역(PA)에 배치된 패드 전극(PE)은 측면 도전 부재(310)에 의해 덮일 수 있고, 측면 실링 부재(320)는 패드 전극(PE)을 감싸는 측면 도전 부재(310)를 덮음으로써, 측면 도전 부재(310)를 외부로부터 절연시킬 수 있다. 예를 들어, 측면 실링 부재(320)는 실리콘 계열 또는 자외선(UV) 경화 계열의 수지(Resin)로 이루어질 수 있다. 구체적으로, 측면 실링 부재(320)는 액상의 블랙 수지(Black resin)를 도포한 후 큐어(Cure) 공정을 통해 형성될 수 있다. 이러한 측면 실링 부재(320)는 블랙 수지(Black resin) 또는 광 차단 수지로 이루어짐으로써, 표시 장치(100)의 측면 빛샘을 방지할 수 있다. 따라서, 본 출원에 따른 측면 실링 부재(320)는 각 서브 픽셀(SP)의 발광 소자에서 방출되는 광에 의한 측면 빛샘을 방지할 수 있고, 나아가 외부 충격을 완충하여 외부 충격에 의한 기판(110) 또는 표시 장치(100)의 측면 손상을 방지할 수 있다.

캐소드 분리부(CS)는 표시 영역(AA) 상의 캐소드 전극(CE)과 패드 영역(PA) 상의 캐소드 전극(CE)을 분리하는 제1 캐소드 분리부(CS1), 및 패드 영역(PA) 상의 캐소드 전극(CE)을 복수의 패드 전극(PE) 각각에 대응되게 분리하는 제2 캐소드 분리부(CS2)를 포함할 수 있다. 여기에서, 제2 캐소드 분리부(CS2)의 구체적인 구성은 이하의 도 5에서 상세히 설명한다.

제1 캐소드 분리부(CS1)는 표시 영역(AA)의 외곽을 둘러싸는 폐루프 구조를 가질 수 있다. 그리고, 패드 영역(PA)은 제1 캐소드 분리부(CS1)의 외곽을 따라 배치되므로, 복수의 패드 전극(PE)은 제1 캐소드 분리부(CS1)의 외곽을 따라 배치될 수 있다. 따라서, 제1 캐소드 분리부(CS1)는 복수의 서브 픽셀(SP)의 최외곽부를 둘러싸는 폐루프 구조를 가짐으로써, 표시 영역(AA)을 덮는 캐소드 전극(CE)과 패드 영역(PA)을 덮는 캐소드 전극(CE)을 분리할 수 있다. 여기에서, 캐소드 전극들(CE)의 분리는 캐소드 전극들(CE)이 물리적으로 분리되어, 분리된 캐소드 전극들(CE)이 전기적으로 연결되지 않은 상태를 의미한다.

일 예에 따르면, 제1 캐소드 분리부(CS1)는 제1 하부 격벽(BPW1) 및 제1 상부 격벽(TPW1)을 포함할 수 있다. 제1 하부 격벽(BPW1)은 패시베이션층(150) 상에서 표시 영역(AA)과 패드 영역(PA) 사이에 배치될 수 있다. 구체적으로, 제1 하부 격벽(BPW1)은 표시 영역(AA)의 외곽을 둘러싸는 폐루프 구조를 가질 수 있고, 뱅크(B)와 동일한 물질로 이루어질 수 있다. 그리고, 제1 하부 격벽(BPW1)은 복수의 서브 픽셀(SP) 각각의 개구부를 정의하는 뱅크(B)와 이격될 수 있고, 패드 전극(PE)과 측면 도전 부재(310)를 덮는 측면 실링 부재(320)와 이격될 수 있다.

도 4에서, 제1 상부 격벽(TPW1)은 제1 하부 격벽(BPW1) 상에 배치되고, 패시베이션층(150)과 이격되도록 수평 방향으로 연장되는 처마부(Eave)를 가질 수 있다. 구체적으로, 제1 상부 격벽(TPW1)은 제1 하부 격벽(BPW1)의 상단에 배치될 수 있고, 제1 상부 격벽(TPW1)의 상부 폭(L4)은 제1 하부 격벽(BPW1)의 하부 폭(L1)보다 클 수 있다. 즉, 제1 상부 격벽(TPW1)의 처마부(Eave)는 평면 상에서 제1 하부 격벽(BPW1)과 중첩되지 않을 수 있다. 제1 상부 격벽(TPW1)의 하부는 제1 하부 격벽(BPW1)의 상부와 접촉될 수 있다. 여기에서, 제1 상부 격벽(TPW1)과 접촉되는 제1 하부 격벽(BPW1)의 상단은 평탄한 구조를 가질 수도 있고, 위로 볼록한 구조를 가질 수도 있다. 그리고, 제1 상부 격벽(TPW1)은 상부 폭(L4)이 하부 폭(L3)보다 넓은 역테이퍼 구조를 가질 수 있다. 여기에서, 제1 상부 격벽(TPW1)의 상부 폭(L4)은 제3 지점(P3)으로부터 제3 지점(P3)의 반대 지점(P3')까지의 길이에 해당한다. 그리고, 제1 상부 격벽(TPW1)의 하부 폭(L3)은 제1 지점(P1)으로부터 제1 지점(P1)의 반대 지점(P1')까지의 길이에 해당한다. 그리고, 제1 지점(P1)은 제1 상부 격벽(TPW1)의 하부와 제1 하부 격벽(BPW1)의 상부가 만나는 지점에 해당하고, 제3 지점(P3)은 제1 상부 격벽(TPW1)의 상단 일측에 해당한다. 이와 같이, 제1 상부 격벽(TPW1)은 상부 폭(L4)이 하부 폭(L3)보다 큰 역테이퍼 구조를 가짐으로써, 처마부(Eave)를 형성할 수 있다.

처마부(Eave)는 제1 처마부(Eave1) 및 제2 처마부(Eave2)를 포함할 수 있다. 제1 처마부(Eave1)는 제1 지점(P1)부터 제2 지점(P2) 사이에 마련되고, 제2 처마부(Eave2)는 제2 지점(P2)과 제3 지점(P3) 사이에 마련될 수 있다. 즉, 제2 지점(P2)은 제1 처마부(Eave1)와 제2 처마부(Eave2)를 구분하는 지점에 해당할 수 있다. 구체적으로, 제1 처마부(Eave1)는 제1 지점(P1)으로부터 제2 지점(P2)까지 연장될 수 있으며, 제1 지점(P1)을 지나는 수평선과 제1 지점(P1)과 제2 지점(P2)을 지나는 직선 사이의 각(θ)은 30도 이하일 수 있다. 이와 같이, 제1 처마부(Eave1)는 제1 지점(P1)을 지나는 수평선과 제1 지점(P1)과 제2 지점(P2)을 지나는 직선 사이의 각(θ)이 30도 이하로 형성됨으로써, 캐소드 전극(CE)을 분리시킬 수 있다. 예를 들어, 제1 처마부(Eave1)는 제1 지점(P1)을 지나는 수평선과, 제1 지점(P1)과 제2 지점(P2)을 잇는 직선 사이의 각(θ)이 30도 이하로 형성됨으로써, 스퍼터링 공정을 통해 형성되는 캐소드 전극(CE)이 마련될 수 없는 구조를 가질 수 있다.

그리고, 제1 처마부(Eave1)는 제1 상부 격벽(TPW1)이 제1 하부 격벽(BPW1) 상에 배치되어 패시베이션층(150)과 소정 거리 이격되게 마련될 수 있다. 예를 들어, 처마부(Eave)의 평면 상의 길이(L2)는 0.5㎛ 이상일 수 있고, 제1 처마부(Eave1)의 제2 지점(P2)과 패시베이션층(150) 사이의 거리(H1)는 0.3㎛ 이상일 수 있다. 그리고, 제1 상부 격벽(TPW1)의 제3 지점(P3)과 패시베이션층(150) 사이의 거리는 1 내지 3.5 ㎛일 수 있다. 이와 같이, 제1 상부 격벽(TPW1)은 제1 하부 격벽(BPW1) 상에 배치되어 수평 방향으로 소정 거리(L2) 연장되고, 제1 처마부(Eave1)의 제2 지점(P2)은 패시베이션층(150)으로부터 소정 거리(H1) 이격됨으로써, 제1 처마부(Eave1)는 30도 이하의 역테이퍼 각도(θ)를 가질 수 있다. 여기에서, 제1 처마부(Eave1)의 역테이퍼 각도는 제1 지점(P1)을 지나는 수평선과, 제1 지점(P1)과 제2 지점(P2)을 잇는 직선 사이의 각(θ)에 해당한다. 그리고, 제1 처마부(Eave1)의 역테이퍼 각도(θ)는 제2 처마부(Eave2)의 역테이퍼 각도(예를 들어, 제2 지점(P2)을 지나는 수평선과, 제2 지점(P2)과 제3 지점(P3)을 잇는 직선 사이의 각)보다 작게 형성될 수 있다. 만일, 제1 상부 격벽(TPW1)이 제1 하부 격벽(BPW1) 상에 배치되지 않고 패시베이션층(150) 상에 직접 마련되는 경우, 제1 처마부(Eave1)의 역테이퍼 각도는 30도 이하를 가질 수 없게 되어 캐소드 전극(CE)을 분리시킬 수 없게 된다.

따라서, 본 출원에 따른 표시 장치는 제1 상부 격벽(TPW1)이 제1 하부 격벽(BPW1) 상에 배치되어 패시베이션층(150)과 이격되도록 수평 방향으로 연장되는 처마부(Eave)를 가지고, 제1 상부 격벽(TPW1)의 제1 처마부(Eave)가 패시베이션층(150)에 대하여 30도 이하로 형성되는 역테이퍼 구조를 가짐으로써, 제1 처마부(Eave)는 발광층(EL)과 캐소드 전극(CE)의 형성 과정에서 은폐되는 구조(또는 발광층(EL)과 캐소드 전극(CE)을 형성하는 장치에서 보여지지 않는 구조)를 가질 수 있다. 다시 말해서, 제1 상부 격벽(TPW1)의 처마부(Eave)는 발광층(EL)과 캐소드 전극(CE)이 형성될 수 없는 구조를 가질 수 있고, 스퍼터링 공정을 통해 형성되는 캐소드 전극(CE)을 분리시킬 수 있다.

표시 영역(AA)을 덮는 발광층(EL)과 패드 영역(PA)의 일부를 덮는 발광층(EL)은 제1 캐소드 분리부(CS1)에 의해 분리될 수 있다. 여기에서, 패드 영역(PA)의 일부를 덮는 발광층(EL)은 패드 전극(PE)과 중첩되지 않을 수 있으나, 반드시 이에 한정되는 것은 아니다. 구체적으로, 표시 영역(AA)을 덮는 발광층(EL)은 표시 영역(AA)의 중앙으로부터 제1 하부 격벽(BPW1)까지 연장될 수 있고, 제1 상부 격벽(TPW1)의 상면을 덮는 발광층(EL)과 분리될 수 있다. 그리고, 제1 상부 격벽(TPW1)의 상면을 덮는 발광층(EL)은 패드 영역(PA)의 일부를 덮는 발광층(EL)과 분리될 수 있다. 따라서, 표시 영역(AA)을 덮는 발광층(EL)과 패드 영역(PA)의 일부를 덮는 발광층(EL)은 제1 상부 격벽(TPW1)에 마련된 처마부(Eave)에 의해 분리될 수 있다.

표시 영역(AA)을 덮는 캐소드 전극(CE)과 패드 전극(PE)의 적어도 일부를 덮는 캐소드 전극(CE)은 제1 캐소드 분리부(CS1)에 의해 분리될 수 있다. 구체적으로, 표시 영역(AA)을 덮는 캐소드 전극(CE)은 표시 영역(AA)의 중앙으로부터 제1 하부 격벽(BPW1)까지 연장될 수 있고, 제1 상부 격벽(TPW1)의 상면과 측면 상부를 덮는 캐소드 전극(CE)과 분리될 수 있다. 여기에서, 제1 상부 격벽(TPW1)의 처마부(Eave)는 캐소드 전극(CE)의 형성 과정에서 은폐되는 구조를 갖기 때문에, 캐소드 전극(CE)은 제1 상부 격벽(TPW1)의 처마부(Eave)에 형성되지 않을 수 있다. 즉, 제1 상부 격벽(TPW1)의 처마부(Eave)는 발광층(EL)과 캐소드 전극(CE)을 형성하는 장치에서 보여지지 않게 되어, 발광층(EL)과 캐소드 전극(CE)을 형성하는 물질이 침투할 수 없는 구조를 가질 수 있다. 그리고, 제1 상부 격벽(TPW1)의 상면과 측면 상부를 덮는 캐소드 전극(CE)은 패드 전극(PE)의 적어도 일부를 덮는 캐소드 전극(CE)과 분리될 수 있다. 따라서, 표시 영역(AA)을 덮는 캐소드 전극(CE)과 패드 전극(PE)의 적어도 일부를 덮는 캐소드 전극(CE)은 제1 상부 격벽(TPW1)의 처마부(Eave)에 의해 분리될 수 있다.

이에 따라, 본 출원에 따른 표시 장치는 제1 상부 격벽(TPW1)에 마련된 처마부(Eave)를 포함함으로써, 별도의 패터닝 공정을 수행하지 않고도 표시 영역(AA)을 덮는 캐소드 전극(CE)과 복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)을 물리적으로 분리하여 전기적으로 절연시킬 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 베젤 폭이 최소화되어 표시 영역(AA)을 덮는 캐소드 전극(CE)이 패드 전극(PE)까지 연장되더라도, 별도의 패터닝 공정을 수행하지 않고도 표시 영역(AA)과 패드 영역(PA) 각각을 덮는 캐소드 전극들(CE)을 분리할 수 있다. 즉, 본 출원에 따른 표시 장치는 표시 영역(AA)과 패드 영역(PA) 각각을 덮는 캐소드 전극들(CE) 사이의 쇼트를 방지할 수 있다.도 5는 본 출원의 제1 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 II-II'의 단면도이다.

도 5를 참조하면, 캐소드 분리부(CS)는 표시 영역(AA) 상의 캐소드 전극(CE)과 패드 영역(PA) 상의 캐소드 전극(CE)을 분리하는 제1 캐소드 분리부(CS1), 및 패드 영역(PA) 상의 캐소드 전극(CE)을 복수의 패드 전극(PE) 각각에 대응되게 분리하는 제2 캐소드 분리부(CS2)를 포함할 수 있다.

제2 캐소드 분리부(CS2)는 제1 캐소드 분리부(CS1)와 연결되고 복수의 패드 전극(PE) 사이로 연장될 수 있다. 구체적으로, 제2 캐소드 분리부(CS2)는 복수의 패드 전극(PE) 사이마다 배치됨으로써, 복수의 패드 전극(PE) 각각에 대한 영역을 구획할 수 있다. 따라서, 제2 캐소드 분리부(CS2)는 복수의 패드 전극(PE) 사이마다 배치됨으로써, 복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)을 분리할 수 있다. 여기에서, 캐소드 전극들(CE)의 분리는 캐소드 전극들(CE)이 물리적으로 분리되어, 분리된 캐소드 전극들(CE)이 전기적으로 연결되지 않은 상태를 의미한다.

일 예에 따르면, 제2 캐소드 분리부(CS2)는 제2 하부 격벽(BPW2) 및 제2 상부 격벽(TPW2)을 포함할 수 있다. 제2 하부 격벽(BPW2)은 패시베이션층(150) 상에서 복수의 패드 전극(PE) 사이마다 배치될 수 있다. 구체적으로, 제2 하부 격벽(BPW2)은 제1 하부 격벽(BPW1)과 연결되고 복수의 패드 전극(PE) 사이로 연장될 수 있다. 그리고, 제2 하부 격벽(BPW2)은 뱅크(B)와 동일한 물질로 이루어질 수 있고, 패드 전극(PE)과 측면 도전 부재(310)를 덮는 측면 실링 부재(320)와 이격될 수 있다. 그리고, 제2 캐소드 분리부(CS2)는 제1 캐소드 분리부(CS1)와 동일한 형상을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다.

제2 상부 격벽(TPW2)은 제2 하부 격벽(BPW2) 상에 배치되고, 패시베이션층(150)과 이격되도록 수평 방향으로 연장되는 처마부(Eave)를 가질 수 있다. 구체적으로, 제2 상부 격벽(TPW2)은 제2 하부 격벽(BPW2)의 상단에 배치될 수 있고, 제2 상부 격벽(TPW2)의 상부 폭은 제2 하부 격벽(BPW2)의 하부 폭보다 클 수 있다. 즉, 제2 상부 격벽(TPW2)의 처마부(Eave)는 평면 상에서 제2 하부 격벽(BPW2)과 중첩되지 않을 수 있다. 제2 상부 격벽(TPW2)의 하부는 제2 하부 격벽(BPW2)의 상부와 접촉될 수 있다. 여기에서, 제2 상부 격벽(TPW2)과 접촉되는 제2 하부 격벽(BPW2)의 상단은 평탄한 구조를 가질 수도 있고, 위로 볼록한 구조를 가질 수도 있다. 그리고, 제2 상부 격벽(TPW2)은 상부 폭이 하부 폭보다 넓은 역테이퍼 구조를 가질 수 있다. 이와 같이, 제2 상부 격벽(TPW2)은 상부 폭이 하부 폭보다 큰 역테이퍼 구조를 가짐으로써, 처마부(Eave)를 형성할 수 있다.

처마부(Eave)는 제1 처마부(Eave1) 및 제2 처마부(Eave2)를 포함할 수 있다. 구체적으로, 제1 처마부(Eave1)는 30도 이하의 역테이퍼 구조를 가질 수 있다. 그리고, 제1 처마부(Eave1)는 제2 상부 격벽(TPW2)이 제2 하부 격벽(BPW2) 상에 배치되어 패시베이션층(150)과 소정 거리 이격되게 마련될 수 있다. 이와 같이, 제2 상부 격벽(TPW2)은 제2 하부 격벽(BPW2) 상에 배치되어 수평 방향으로 소정 거리 연장되고, 제1 처마부(Eave1)는 패시베이션층(150)으로부터 소정 거리 이격됨으로써, 제1 처마부(Eave1)는 30도 이하의 역테이퍼 각도를 가질 수 있다. 그리고, 제1 처마부(Eave1)의 역테이퍼 각도는 제2 처마부(Eave2)의 역테이퍼 각도보다 작게 형성될 수 있다. 만일, 제2 상부 격벽(TPW2)이 제2 하부 격벽(BPW2) 상에 배치되지 않고 패시베이션층(150) 상에 직접 마련되는 경우, 제1 처마부(Eave1)의 역테이퍼 각도는 30도 이하를 가질 수 없게 되어 캐소드 전극(CE)을 분리시킬 수 없게 된다.

따라서, 본 출원에 따른 표시 장치는 제2 상부 격벽(TPW2)이 제2 하부 격벽(BPW2) 상에 배치되어 패시베이션층(150)과 이격되도록 수평 방향으로 연장되는 처마부(Eave)를 가지고, 제2 상부 격벽(TPW2)의 제1 처마부(Eave)가 패시베이션층(150)에 대하여 30도 이하로 형성되는 역테이퍼 구조를 가짐으로써, 복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)은 제2 캐소드 분리부(CS2)에 의해 분리될 수 있다. 구체적으로, 제2 캐소드 분리부(CS2)의 일측에 배치된 패드 전극(PE)을 덮는 캐소드 전극(CE)은 제2 상부 격벽(TPW2)의 상면과 측면 상부를 덮는 캐소드 전극(CE)과 분리될 수 있다. 여기에서, 제2 상부 격벽(TPW2)의 처마부(Eave)는 캐소드 전극(CE)의 형성 과정에서 은폐되는 구조를 갖기 때문에, 캐소드 전극(CE)은 제2 상부 격벽(TPW2)의 처마부(Eave)에 형성되지 않을 수 있다. 그리고, 제2 상부 격벽(TPW2)의 상면과 측면 상부를 덮는 캐소드 전극(CE)은 제2 캐소드 분리부(CS2)의 일측과 반대되는 타측에 배치된 패드 전극(PE)을 덮는 캐소드 전극(CE)과 분리될 수 있다. 따라서, 복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)은 복수의 패드 전극(PE) 사이마다 배치된 제2 상부 격벽(TPW2)의 처마부(Eave)에 의해 분리될 수 있다.

이에 따라, 본 출원에 따른 표시 장치는 제2 상부 격벽(TPW2)에 마련된 처마부(Eave)를 포함함으로써, 별도의 패터닝 공정을 수행하지 않고도 복수의 패드 전극 각각을 덮는 캐소드 전극들(CE)을 물리적으로 분리하여 전기적으로 절연시킬 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 베젤 폭이 최소화되어 표시 영역(AA)을 덮는 캐소드 전극(CE)이 패드 전극(PE)까지 연장되더라도, 별도의 패터닝 공정을 수행하지 않고도 복수의 패드 전극(PE) 각각을 덮는 캐소드 전극들(CE)을 분리할 수 있다. 즉, 본 출원에 따른 표시 장치는 복수의 패드 전극(PE) 각각을 덮는 캐소드 전극들(CE) 사이의 쇼트를 방지할 수 있다.

도 6은 본 출원의 제2 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 I-I'의 단면도이다. 여기에서, 본 출원의 제2 실시예에 따른 표시 장치는 제1 실시예에 따른 표시 장치와 패시베이션층(150) 및 캐소드 분리부(CS)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 6을 참조하면, 패시베이션층(150)은 표시 영역(AA)과 패드 영역(PA) 상에 배치되고 박막 트랜지스터(T)를 덮을 수 있다. 그리고, 패시베이션층(150)은 표시 영역(AA)과 패드 영역(PA) 사이에 배치된 제1 오목부(CC1)를 포함할 수 있다. 제1 오목부(CC1)는 표시 영역(AA)의 외곽을 둘러싸는 폐루프 구조를 가질 수 있다. 그리고, 패시베이션층(150)의 제1 오목부(CC1)는 층간 절연막(140)의 일부를 노출시킬 수 있다. 따라서, 패드 영역(PA)의 일부를 덮는 발광층(EL)과 캐소드 전극(CE)은 패시베이션층(150)과 제1 오목부(CC1)에 의해 노출된 층간 절연막(140)을 덮을 수 있다.

캐소드 분리부(CS)는 표시 영역(AA) 상의 캐소드 전극(CE)과 패드 영역(PA) 상의 캐소드 전극(CE)을 분리하는 제1 캐소드 분리부(CS1), 및 패드 영역(PA) 상의 캐소드 전극(CE)을 복수의 패드 전극(PE) 각각에 대응되게 분리하는 제2 캐소드 분리부(CS2)를 포함할 수 있다. 여기에서, 제2 캐소드 분리부(CS2)의 구체적인 구성은 이하의 도 7에서 상세히 설명한다.

제1 캐소드 분리부(CS1)는 표시 영역(AA)의 외곽을 둘러싸는 폐루프 구조를 가질 수 있다. 따라서, 제1 캐소드 분리부(CS1)는 복수의 서브 픽셀(SP)의 최외곽부를 둘러싸는 폐루프 구조를 가짐으로써, 표시 영역(AA)을 덮는 캐소드 전극(CE)과 패드 영역(PA)을 덮는 캐소드 전극(CE)을 분리할 수 있다.

일 예에 따르면, 제1 캐소드 분리부(CS1)는 제1 격벽(PW1)을 포함할 수 있다. 제1 격벽(PW1)은 패시베이션층(150) 상에서 표시 영역(AA)과 패드 영역(PA) 사이에 배치되고, 패시베이션층(150)의 제1 오목부(CC1)와 중첩되도록 패시베이션층(150)의 상단으로부터 연장된 처마부(Eave)를 가질 수 있다. 그리고, 제1 격벽(PW1)은 표시 영역(AA)의 외곽을 둘러싸는 폐루프 구조를 가질 수 있고, 뱅크(B)와 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 격벽(PW1)은 복수의 서브 픽셀(SP) 각각의 개구부를 정의하는 뱅크(B)로부터 연장되어 형성될 수 있다. 다른 예를 들어, 제1 격벽(PW1)은 복수의 서브 픽셀(SP) 각각의 개구부를 정의하는 뱅크(B)와 이격되게 마련될 수 있다.

제1 격벽(PW1)의 처마부(Eave)는 패시베이션층(150)의 제1 오목부(CC1)의 적어도 일부와 이격되게 중첩될 수 있다. 예를 들어, 제1 격벽(PW1)의 처마부(Eave)의 높이는 패시베이션층(150) 상단의 높이와 동일할 수 있다. 그리고, 제1 격벽(PW1)의 처마부(Eave)와 층간 절연막(140) 사이의 거리는 패시베이션층(150)의 두께 또는 제1 오목부(CC1)의 두께와 동일할 수 있다. 예를 들어, 제1 격벽(PW1)의 처마부(Eave)가 패시베이션층(150)의 상단으로부터 많이 연장될수록 처마부(Eave)의 크기가 커질 수 있고, 캐소드 전극(CE)이 형성되지 않는 면적이 넓어질 수 있다. 따라서, 제1 격벽(PW1)의 처마부(Eave)는 캐소드 전극(CE)을 분리시키기에 충분한 크기로 형성될 수 있다. 따라서, 제1 격벽(PW1)의 처마부(Eave)는 제1 오목부(CC1)에 의해 노출된 층간 절연막(140)과 이격되게 중첩되고, 제1 격벽(PW1)의 상면과 중첩됨으로써, 발광층(EL)과 캐소드 전극(CE)의 형성 과정에서 은폐되는 구조(또는 발광층(EL)과 캐소드 전극(CE)을 형성하는 장치에서 보여지지 않는 구조)를 가질 수 있다. 다시 말해서, 제1 격벽(PW1)의 처마부(Eave)는 발광층(EL)과 캐소드 전극(CE)이 형성될 수 없는 구조를 가질 수 있다.

표시 영역(AA)을 덮는 발광층(EL)과 패드 영역(PA)의 일부를 덮는 발광층(EL)은 제1 캐소드 분리부(CS1)에 의해 분리될 수 있다. 여기에서, 패드 영역(PA)의 일부를 덮는 발광층(EL)은 패드 전극(PE)과 중첩되지 않을 수 있으나, 반드시 이에 한정되는 것은 아니다. 구체적으로, 표시 영역(AA)을 덮는 발광층(EL)은 표시 영역(AA)의 중앙으로부터 제1 격벽(PW1)까지 연장될 수 있고, 제1 오목부(CC1)를 덮는 발광층(EL)과 분리될 수 있다. 따라서, 표시 영역(AA)을 덮는 발광층(EL)과 패드 영역(PA)의 일부를 덮는 발광층(EL)은 제1 격벽(PW1)에 마련된 처마부(Eave)에 의해 분리될 수 있다.

표시 영역(AA)을 덮는 캐소드 전극(CE)과 패드 전극(PE)의 적어도 일부를 덮는 캐소드 전극(CE)은 제1 캐소드 분리부(CS1)에 의해 분리될 수 있다. 구체적으로, 표시 영역(AA)을 덮는 캐소드 전극(CE)은 표시 영역(AA)의 중앙으로부터 제1 격벽(PW1)까지 연장될 수 있고, 제1 오목부(CC1)를 덮는 캐소드 전극(CE)과 분리될 수 있다. 여기에서, 제1 격벽(PW1)의 처마부(Eave)는 캐소드 전극(CE)의 형성 과정에서 은폐되는 구조를 갖기 때문에, 캐소드 전극(CE)은 제1 격벽(PW1)의 처마부(Eave)에 형성되지 않을 수 있다. 즉, 제1 격벽(PW1)의 처마부(Eave)는 발광층(EL)과 캐소드 전극(CE)을 형성하는 장치에서 보여지지 않게 되어, 발광층(EL)과 캐소드 전극(CE)을 형성하는 물질이 침투할 수 없는 구조를 가질 수 있다. 따라서, 표시 영역(AA)을 덮는 캐소드 전극(CE)과 패드 전극(PE)의 적어도 일부를 덮는 캐소드 전극(CE)은 제1 격벽(PW1)의 처마부(Eave)에 의해 분리될 수 있다.

이에 따라, 본 출원에 따른 표시 장치는 제1 격벽(PW1)에 마련된 처마부(Eave)를 포함함으로써, 별도의 패터닝 공정을 수행하지 않고도 표시 영역(AA)을 덮는 캐소드 전극(CE)과 복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)을 물리적으로 분리하여 전기적으로 절연시킬 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 베젤 폭이 최소화되어 표시 영역(AA)을 덮는 캐소드 전극(CE)이 패드 전극(PE)까지 연장되더라도, 별도의 패터닝 공정을 수행하지 않고도 표시 영역(AA)과 패드 영역(PA) 각각을 덮는 캐소드 전극들(CE)을 분리할 수 있다. 즉, 본 출원에 따른 표시 장치는 표시 영역(AA)과 패드 영역(PA) 각각을 덮는 캐소드 전극들(CE) 사이의 쇼트를 방지할 수 있다.

그리고, 본 출원의 제2 실시예에 따른 표시 장치는 뱅크(B)와 동일한 물질로 형성되고 처마부(Eave)를 포함하는 제1 격벽(PW1)을 포함함으로써, 제1 실시예에 따른 표시 장치의 제1 상부 격벽(TPW1)을 이루는 물질을 필요로 하지 않는다. 즉, 본 출원의 제2 실시예에 따른 표시 장치는 제1 실시예에 따른 표시 장치보다 적은 물질을 사용하여 캐소드 분리부(CS)를 구현할 수 있다.

도 7은 본 출원의 제2 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 II-II'의 단면도이다.

도 7을 참조하면, 패시베이션층(150)은 표시 영역(AA)과 패드 영역(PA) 상에 배치되고 박막 트랜지스터(T)를 덮을 수 있다. 그리고, 패시베이션층(150)은 복수의 패드 전극(PE) 사이마다 배치된 제2 오목부(CC2)를 포함할 수 있다. 구체적으로, 제2 오목부(CC2)는 제1 오목부(CC1)와 연결되고 복수의 패드 전극(PE) 사이로 연장될 수 있다. 그리고, 패시베이션층(150)의 제2 오목부(CC2)는 층간 절연막(140)의 일부를 노출시킬 수 있다. 따라서, 패드 영역(PA)의 일부를 덮는 캐소드 전극(CE)은 패시베이션층(150)과 제2 오목부(CC2)에 의해 노출된 층간 절연막(140)을 덮을 수 있다.

일 예에 따르면, 패시베이션층(150)은 제2 오목부(CC2)가 복수의 패드 전극(PE) 사이마다 배치되도록 패터닝될 수 있다. 예를 들어, 제2 오목부(CC2)가 복수의 패드 전극(PE) 각각의 양측에 배치되는 경우, 인접한 2개의 패드 전극(PE) 사이에는 2개의 제2 오목부(CC2)가 마련될 수 있다. 이 때, 패시베이션층(150)의 일부가 2개의 제2 오목부(CC2) 사이에서 잔존할 수 있고, 잔존하는 패시베이션층(150)의 일부는 제2 격벽(PW2)를 지지할 수 있다. 즉, 제2 격벽(PW2)의 양측 각각에 제2 오목부(CC2)가 배치될 수 있고, 제2 격벽(PW2)은 양측 각각에 대응되는 2개의 처마부(Eave)를 가질 수 있다. 따라서, 제2 격벽(PW2)은 2개의 처마부(Eave) 각각을 통해 인접한 2개의 패드 전극(PE)을 덮는 캐소드 전극(CE)을 분리할 수 있다,

캐소드 분리부(CS)는 표시 영역(AA) 상의 캐소드 전극(CE)과 패드 영역(PA) 상의 캐소드 전극(CE)을 분리하는 제1 캐소드 분리부(CS1), 및 패드 영역(PA) 상의 캐소드 전극(CE)을 복수의 패드 전극(PE) 각각에 대응되게 분리하는 제2 캐소드 분리부(CS2)를 포함할 수 있다.

제2 캐소드 분리부(CS2)는 제1 캐소드 분리부(CS1)와 연결되고 복수의 패드 전극(PE) 사이로 연장될 수 있다. 따라서, 제2 캐소드 분리부(CS2)는 복수의 패드 전극(PE) 사이마다 배치됨으로써, 복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)을 분리할 수 있다.

일 예에 따르면, 제2 캐소드 분리부(CS2)는 제2 격벽(PW2)을 포함할 수 있다. 제2 격벽(PW2)은 패시베이션층(150) 상에서 복수의 패드 전극(PE) 사이마다 배치되고, 패시베이션층(150)의 제2 오목부(CC2)와 중첩되도록 패시베이션층(150)의 상단으로부터 연장된 처마부(Eave)를 가질 수 있다. 그리고, 제2 격벽(PW2)은 제1 격벽(PW1)과 연결되고 복수의 패드 전극(PE) 사이로 연장될 수 있다. 그리고, 제2 격벽(PW2)은 뱅크(B)와 동일한 물질로 이루어질 수 있고, 패드 전극(PE)과 측면 도전 부재(310)를 덮는 측면 실링 부재(320)와 이격될 수 있다.

제2 격벽(PW2)의 처마부(Eave)는 패시베이션층(150)의 제2 오목부(CC2)의 적어도 일부와 이격되게 중첩될 수 있다. 예를 들어, 제2 격벽(PW2)의 처마부(Eave)의 높이는 패시베이션층(150) 상단의 높이와 동일할 수 있다. 그리고, 제2 격벽(PW2)의 처마부(Eave)와 층간 절연막(140) 사이의 거리는 패시베이션층(150)의 두께 또는 제2 오목부(CC2)의 두께와 동일할 수 있다. 따라서, 제2 격벽(PW2)의 처마부(Eave)는 제2 오목부(CC2)에 의해 노출된 층간 절연막(140)과 이격되게 중첩되고, 제2 격벽(PW2)의 상면과 중첩됨으로써, 캐소드 전극(CE)의 형성 과정에서 은폐되는 구조를 가질 수 있다. 다시 말해서, 제2 격벽(PW2)의 처마부(Eave)는 캐소드 전극(CE)이 형성될 수 없는 구조를 가질 수 있다.

복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)은 제2 캐소드 분리부(CS2)에 의해 분리될 수 있다. 구체적으로, 제2 캐소드 분리부(CS2)의 일측에 배치된 패드 전극(PE)을 덮는 캐소드 전극(CE)은 제2 격벽(PW2)의 상면을 덮는 캐소드 전극(CE)과 분리될 수 있다. 여기에서, 제2 격벽(PW2)의 처마부(Eave)는 캐소드 전극(CE)의 형성 과정에서 은폐되는 구조를 갖기 때문에, 캐소드 전극(CE)은 제2 격벽(PW2)의 처마부(Eave)에 형성되지 않을 수 있다. 그리고, 제2 격벽(PW2)의 상면을 덮는 캐소드 전극(CE)은 제2 캐소드 분리부(CS2)의 일측과 반대되는 타측에 배치된 패드 전극(PE)을 덮는 캐소드 전극(CE)과 분리될 수 있다. 따라서, 복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)은 복수의 패드 전극(PE) 사이마다 배치된 제2 격벽(PW2)의 처마부(Eave)에 의해 분리될 수 있다.

이에 따라, 본 출원에 따른 표시 장치는 제2 격벽(PW2)에 마련된 처마부(Eave)를 포함함으로써, 별도의 패터닝 공정을 수행하지 않고도 복수의 패드 전극(PE) 각각을 덮는 캐소드 전극들(CE)을 물리적으로 분리하여 전기적으로 절연시킬 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 베젤 폭이 최소화되어 표시 영역(AA)을 덮는 캐소드 전극(CE)이 패드 전극(PE)까지 연장되더라도, 별도의 패터닝 공정을 수행하지 않고도 복수의 패드 전극(PE) 각각을 덮는 캐소드 전극들(CE)을 분리할 수 있다. 즉, 본 출원에 따른 표시 장치는 복수의 패드 전극(PE) 각각을 덮는 캐소드 전극들(CE) 사이의 쇼트를 방지할 수 있다.

그리고, 본 출원의 제2 실시예에 따른 표시 장치는 뱅크(B)와 동일한 물질로 형성되고 처마부(Eave)를 포함하는 제2 격벽(PW2)을 포함함으로써, 제1 실시예에 따른 표시 장치의 제2 상부 격벽(TPW2)을 이루는 물질을 필요로 하지 않는다. 즉, 본 출원의 제2 실시예에 따른 표시 장치는 제1 실시예에 따른 표시 장치보다 적은 물질을 사용하여 캐소드 분리부(CS)를 구현할 수 있다.

도 8은 본 출원의 제3 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 I-I'의 단면도이다. 여기에서, 본 출원의 제3 실시예에 따른 표시 장치는 제1 및 제2 실시예에 따른 표시 장치와 층간 절연막(140), 패시베이션층(150), 및 캐소드 분리부(CS)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 8을 참조하면, 층간 절연막(140)은 표시 영역(AA)과 패드 영역(PA) 상에 배치되고 박막 트랜지스터(T)의 게이트 전극(GE)을 덮을 수 있다. 그리고, 층간 절연막(140)은 표시 영역(AA)과 패드 영역(PA) 사이에 배치된 제3 오목부(CC3)를 포함할 수 있다. 제3 오목부(CC3)는 표시 영역(AA)의 외곽을 둘러싸는 폐루프 구조를 가질 수 있다. 그리고, 층간 절연막(140)의 제3 오목부(CC3)는 버퍼층(120)의 일부를 노출시킬 수 있다. 따라서, 패드 영역(PA)의 일부를 덮는 발광층(EL)과 캐소드 전극(CE)은 패시베이션층(150), 층간 절연막(140), 및 제3 오목부(CC3)에 의해 노출된 버퍼층(120)을 덮을 수 있다.

캐소드 분리부(CS)는 표시 영역(AA) 상의 캐소드 전극(CE)과 패드 영역(PA) 상의 캐소드 전극(CE)을 분리하는 제1 캐소드 분리부(CS1), 및 패드 영역(PA) 상의 캐소드 전극(CE)을 복수의 패드 전극(PE) 각각에 대응되게 분리하는 제2 캐소드 분리부(CS2)를 포함할 수 있다. 여기에서, 제2 캐소드 분리부(CS2)의 구체적인 구성은 이하의 도 9에서 상세히 설명한다.

일 예에 따르면, 제1 캐소드 분리부(CS1)는 제1 전극 패턴(EP1)을 포함할 수 있다. 제1 전극 패턴(EP1)은 층간 절연막(140) 상에서 표시 영역(AA)과 패드 영역(PA) 사이에 배치되고, 층간 절연막(140)의 제3 오목부(CC3)와 중첩되도록 층간 절연막(140)의 상단으로부터 연장된 처마부(Eave)를 가질 수 있다. 일 예에 따르면, 제1 전극 패턴(EP1)은 표시 영역(AA)의 외곽을 둘러싸는 폐루프 구조를 가질 수 있고, 애노드 전극(AE) 및 패드 전극(PE)과 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 전극 패턴(EP1)은 평탄화층(160) 상에서 애노드 전극(AE)과 이격되게 배치되고, 평탄화층(160)의 측면 및 패시베이션층(150)의 측면을 덮으면서 층간 절연막(140)의 상단에 배치될 수 있다. 다른 예를 들어, 제1 전극 패턴(EP1)은 평탄화층(160) 상에 배치되지 않고, 패시베이션층(150)의 상면과 측면을 덮으면서 층간 절연막(140) 상에 배치될 수 있다. 또 다른 예를 들어, 제1 전극 패턴(EP1)은 평탄화층(160)과 패시베이션층(150) 상에 배치되지 않고, 층간 절연막(140) 상에만 배치될 수 있다.

예를 들어, 제1 전극 패턴(EP1)은 하부 제1 전극 패턴(EP1-1), 중앙 제1 전극 패턴(EP1-2), 및 상부 제1 전극 패턴(EP1-3)을 포함할 수 있다. 그리고, 하부 제1 전극 패턴(EP1-1), 중앙 제1 전극 패턴(EP1-2), 및 상부 제1 전극 패턴(EP1-3) 각각은 제1 내지 제3 애노드 전극(AE1, AE2, AE3) 각각과 동일한 물질로 이루어질 수 있다. 그리고, 하부 제1 전극 패턴(EP1-1), 중앙 제1 전극 패턴(EP1-2), 및 상부 제1 전극 패턴(EP1-3) 각각은 제1 내지 제3 패드 전극(PE1, PE2, PE3) 각각과 동일한 물질로 이루어질 수 있다.

제1 전극 패턴(EP1)의 처마부(Eave)는 층간 절연막(140)의 제3 오목부(CC3)의 적어도 일부와 이격되게 중첩될 수 있다. 예를 들어, 제1 전극 패턴(EP1)의 처마부(Eave)의 높이는 층간 절연막(140) 상단의 높이와 동일할 수 있다. 그리고, 제1 전극 패턴(EP1)의 처마부(Eave)와 버퍼층(120) 사이의 거리는 층간 절연막(140)의 두께 또는 제3 오목부(CC3)의 두께와 동일할 수 있다. 예를 들어, 제1 전극 패턴(EP1)의 처마부(Eave)가 층간 절연막(140)의 상단으로부터 많이 연장될수록 처마부(Eave)의 크기가 커질 수 있고, 캐소드 전극(CE)이 형성되지 않는 면적이 넓어질 수 있다. 따라서, 제1 전극 패턴(EP1)의 처마부(Eave)는 캐소드 전극(CE)을 분리시키기에 충분한 크기로 형성될 수 있다. 따라서, 제1 전극 패턴(EP1)의 처마부(Eave)는 제3 오목부(CC3)에 의해 노출된 버퍼층(120)과 이격되게 중첩되고, 제1 전극 패턴(EP1)의 상면과 중첩됨으로써, 발광층(EL)과 캐소드 전극(CE)의 형성 과정에서 은폐되는 구조(또는 발광층(EL)과 캐소드 전극(CE)을 형성하는 장치에서 보여지지 않는 구조)를 가질 수 있다. 다시 말해서, 제1 전극 패턴(EP1)의 처마부(Eave)는 발광층(EL)과 캐소드 전극(CE)이 형성될 수 없는 구조를 가질 수 있다.

표시 영역(AA)을 덮는 발광층(EL)과 패드 영역(PA)의 일부를 덮는 발광층(EL)은 제1 캐소드 분리부(CS1)에 의해 분리될 수 있다. 여기에서, 패드 영역(PA)의 일부를 덮는 발광층(EL)은 패드 전극(PE)과 중첩되지 않을 수 있으나, 반드시 이에 한정되는 것은 아니다. 구체적으로, 표시 영역(AA)을 덮는 발광층(EL)은 표시 영역(AA)의 중앙으로부터 제1 전극 패턴(EP1)까지 연장될 수 있고, 제3 오목부(CC3)를 덮는 발광층(EL)과 분리될 수 있다. 따라서, 표시 영역(AA)을 덮는 발광층(EL)과 패드 영역(PA)의 일부를 덮는 발광층(EL)은 제1 전극 패턴(EP1)에 마련된 처마부(Eave)에 의해 분리될 수 있다.

표시 영역(AA)을 덮는 캐소드 전극(CE)과 패드 전극(PE)의 적어도 일부를 덮는 캐소드 전극(CE)은 제1 캐소드 분리부(CS1)에 의해 분리될 수 있다. 구체적으로, 표시 영역(AA)을 덮는 캐소드 전극(CE)은 표시 영역(AA)의 중앙으로부터 제1 전극 패턴(EP1)까지 연장될 수 있고, 제3 오목부(CC3)를 덮는 캐소드 전극(CE)과 분리될 수 있다. 여기에서, 제1 전극 패턴(EP1)의 처마부(Eave)는 캐소드 전극(CE)의 형성 과정에서 은폐되는 구조를 갖기 때문에, 캐소드 전극(CE)은 제1 전극 패턴(EP1)의 처마부(Eave)에 형성되지 않을 수 있다. 즉, 제1 전극 패턴(EP1)의 처마부(Eave)는 발광층(EL)과 캐소드 전극(CE)을 형성하는 장치에서 보여지지 않게 되어, 발광층(EL)과 캐소드 전극(CE)을 형성하는 물질이 침투할 수 없는 구조를 가질 수 있다. 따라서, 표시 영역(AA)을 덮는 캐소드 전극(CE)과 패드 전극(PE)의 적어도 일부를 덮는 캐소드 전극(CE)은 제1 전극 패턴(EP1)의 처마부(Eave)에 의해 분리될 수 있다.

이에 따라, 본 출원에 따른 표시 장치는 제1 전극 패턴(EP1)에 마련된 처마부(Eave)를 포함함으로써, 별도의 패터닝 공정을 수행하지 않고도 표시 영역(AA)을 덮는 캐소드 전극(CE)과 복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)을 물리적으로 분리하여 전기적으로 절연시킬 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 베젤 폭이 최소화되어 표시 영역(AA)을 덮는 캐소드 전극(CE)이 패드 전극(PE)까지 연장되더라도, 별도의 패터닝 공정을 수행하지 않고도 표시 영역(AA)과 패드 영역(PA) 각각을 덮는 캐소드 전극들(CE)을 분리할 수 있다. 즉, 본 출원에 따른 표시 장치는 표시 영역(AA)과 패드 영역(PA) 각각을 덮는 캐소드 전극들(CE) 사이의 쇼트를 방지할 수 있다.

그리고, 본 출원의 제3 실시예에 따른 표시 장치의 제1 전극 패턴(EP1)은 애노드 전극(AE) 및 패드 전극(PE)과 동일한 물질로 형성됨으로써, 제1 및 제2 실시예에 따른 표시 장치의 캐소드 분리부(CS)와 다른 물질로 이루어질 수 있다.

도 9는 본 출원의 제3 실시예에 따른 표시 장치에서, 도 1에 도시된 절단선 II-II'의 단면도이다.

도 9를 참조하면, 층간 절연막(140)은 표시 영역(AA)과 패드 영역(PA) 상에 배치되고 박막 트랜지스터(T)의 게이트 전극(GE)을 덮을 수 있다. 그리고, 층간 절연막(140)은 복수의 패드 전극(PE) 사이마다 배치된 제4 오목부(CC4)를 포함할 수 있다. 구체적으로, 제4 오목부(CC4)는 제3 오목부(CC3)와 연결되고 복수의 패드 전극(PE) 사이로 연장될 수 있다. 그리고, 층간 절연막(140)의 제4 오목부(CC4)는 버퍼층(120)의 일부를 노출시킬 수 있다. 따라서, 패드 영역(PA)의 일부를 덮는 캐소드 전극(CE)은 패시베이션층(150), 층간 절연막(140), 및 제4 오목부(CC4)에 의해 노출된 버퍼층(120)을 덮을 수 있다.

일 예에 따르면, 층간 절연막(140)은 제4 오목부(CC4)가 복수의 패드 전극(PE) 사이마다 배치되도록 패터닝될 수 있다. 예를 들어, 제4 오목부(CC4)가 복수의 패드 전극(PE) 각각의 양측에 배치되는 경우, 인접한 2개의 패드 전극(PE) 사이에는 2개의 제4 오목부(CC4)가 마련될 수 있다. 이 때, 층간 절연막(140)의 일부가 2개의 제4 오목부(CC4) 사이에서 잔존할 수 있고, 잔존하는 층간 절연막(140)의 일부는 제2 전극 패턴(EP2)을 지지할 수 있다. 즉, 제2 전극 패턴(EP2)의 양측 각각에 제4 오목부(CC4)가 배치될 수 있고, 제2 전극 패턴(EP2)은 양측 각각에 대응되는 2개의 처마부(Eave)를 가질 수 있다. 따라서, 제2 전극 패턴(EP2)은 2개의 처마부(Eave) 각각을 통해 인접한 2개의 패드 전극(PE)을 덮는 캐소드 전극(CE)을 분리할 수 있다,

일 예에 따르면, 제2 캐소드 분리부(CS2)는 제2 전극 패턴(EP2)을 포함할 수 있다. 제2 전극 패턴(EP2)은 층간 절연막(140) 상에서 복수의 패드 전극(PE) 사이마다 배치되고, 층간 절연막(140)의 제4 오목부(CC4)와 중첩되도록 층간 절연막(140)의 상단으로부터 연장된 처마부(Eave)를 가질 수 있다. 그리고, 제2 전극 패턴(EP2)은 제1 전극 패턴(EP1)과 연결되고 복수의 패드 전극(PE) 사이로 연장될 수 있다. 그리고, 제2 전극 패턴(EP2)은 애노드 전극(AE) 및 패드 전극(PE)과 동일한 물질로 이루어질 수 있고, 패드 전극(PE)과 측면 도전 부재(310)를 덮는 측면 실링 부재(320)와 이격될 수 있다.

예를 들어, 제2 전극 패턴(EP2)은 하부 제2 전극 패턴(EP2-1), 중앙 제2 전극 패턴(EP2-2), 및 상부 제2 전극 패턴(EP2-3)을 포함할 수 있다. 그리고, 하부 제2 전극 패턴(EP2-1), 중앙 제2 전극 패턴(EP2-2), 및 상부 제2 전극 패턴(EP2-3) 각각은 제1 내지 제3 애노드 전극(AE1, AE2, AE3) 각각과 동일한 물질로 이루어질 수 있다. 그리고, 하부 제2 전극 패턴(EP2-1), 중앙 제2 전극 패턴(EP2-2), 및 상부 제2 전극 패턴(EP2-3) 각각은 제1 내지 제3 패드 전극(PE1, PE2, PE3) 각각과 동일한 물질로 이루어질 수 있다.

제2 전극 패턴(EP2)의 처마부(Eave)는 층간 절연막(140)의 제4 오목부(CC4)의 적어도 일부와 이격되게 중첩될 수 있다. 예를 들어, 제2 전극 패턴(EP2)의 처마부(Eave)의 높이는 층간 절연막(140) 상단의 높이와 동일할 수 있다. 그리고, 제2 전극 패턴(EP2)의 처마부(Eave)와 버퍼층(120) 사이의 거리는 층간 절연막(140)의 두께 또는 제4 오목부(CC4)의 두께와 동일할 수 있다. 따라서, 제2 전극 패턴(EP2)의 처마부(Eave)는 제4 오목부(CC4)에 의해 노출된 버퍼층(120)과 이격되게 중첩되고, 제2 전극 패턴(EP2)의 상면과 중첩됨으로써, 캐소드 전극(CE)의 형성 과정에서 은폐되는 구조를 가질 수 있다. 다시 말해서, 제2 전극 패턴(EP2)의 처마부(Eave)는 캐소드 전극(CE)이 형성될 수 없는 구조를 가질 수 있다.

복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)은 제2 캐소드 분리부(CS2)에 의해 분리될 수 있다. 구체적으로, 제2 캐소드 분리부(CS2)의 일측에 배치된 패드 전극(PE)을 덮는 캐소드 전극(CE)은 제2 전극 패턴(EP2)의 상면 및 측면을 덮는 캐소드 전극(CE)과 분리될 수 있다. 여기에서, 제2 전극 패턴(EP2)의 처마부(Eave)는 캐소드 전극(CE)의 형성 과정에서 은폐되는 구조를 갖기 때문에, 캐소드 전극(CE)은 제2 전극 패턴(EP2)의 처마부(Eave)에 형성되지 않을 수 있다. 그리고, 제2 전극 패턴(EP2)의 상면 및 측면을 덮는 캐소드 전극(CE)은 제2 캐소드 분리부(CS2)의 일측과 반대되는 타측에 배치된 패드 전극(PE)을 덮는 캐소드 전극(CE)과 분리될 수 있다. 따라서, 복수의 패드 전극(PE) 각각에 대응되는 캐소드 전극들(CE)은 복수의 패드 전극(PE) 사이마다 배치된 제2 전극 패턴(EP2)의 처마부(Eave)에 의해 분리될 수 있다.

이에 따라, 본 출원에 따른 표시 장치는 제2 전극 패턴(EP2)에 마련된 처마부(Eave)를 포함함으로써, 별도의 패터닝 공정을 수행하지 않고도 복수의 패드 전극(PE) 각각을 덮는 캐소드 전극들(CE)을 물리적으로 분리하여 전기적으로 절연시킬 수 있다. 결과적으로, 본 출원에 따른 표시 장치는 베젤 폭이 최소화되어 표시 영역(AA)을 덮는 캐소드 전극(CE)이 패드 전극(PE)까지 연장되더라도, 별도의 패터닝 공정을 수행하지 않고도 복수의 패드 전극(PE) 각각을 덮는 캐소드 전극들(CE)을 분리할 수 있다. 즉, 본 출원에 따른 표시 장치는 복수의 패드 전극(PE) 각각을 덮는 캐소드 전극들(CE) 사이의 쇼트를 방지할 수 있다.

그리고, 본 출원의 제3 실시예에 따른 표시 장치의 제2 전극 패턴(EP2)은 애노드 전극(AE) 및 패드 전극(PE)과 동일한 물질로 형성됨으로써, 제1 및 제2 실시예에 따른 표시 장치의 캐소드 분리부(CS)와 다른 물질로 이루어질 수 있다.

도 10은 본 출원의 일 예에 따른 멀티 스크린 표시 장치를 나타내는 평면도이다. 도 11은 도 10에 도시된 A 영역의 확대도로서, 멀티 스크린 표시 장치의 단위 픽셀 구조를 설명하기 위한 도면이고, 도 12는 도 10에 도시된 절단선 III-III'의 단면도이다.

도 10내지 도 12를 참조하면, 멀티 스크린 표시 장치(10)는 복수의 스크린 모듈(100-1, 100-2, 100-3, 100-4) 및 모듈 연결 부재(400)를 포함할 수 있다.

복수의 스크린 모듈(100-1, 100-2, 100-3, 100-4) 각각은 N(N은 2 이상의 양의 정수)ХM(M은 2 이상의 양의 정수) 형태로 배치됨으로써 개별 영상을 표시하거나 하나의 영상을 분할하여 표시할 수 있다. 일 예에 따르면, 복수의 스크린 모듈(100-1, 100-2, 100-3, 100-4) 각각은 도 1 내지 도 9에 도시된 본 출원에 따른 표시 장치를 포함하는 것으로, 이에 대한 중복 설명은 생략하기로 한다.

복수의 스크린 모듈(100-1, 100-2, 100-3, 100-4) 각각은 기판(110)의 외측면에 마련된 모듈 연결 부재(400)를 매개로 하여 측면끼리 서로 부착될 수 있다. 모듈 연결 부재(400)는 격자 형태로 배열된 인접한 2개의 스크린 모듈(100-1, 100-2, 100-3, 100-4)을 측면끼리 연결함으로써 멀티 스크린 표시 장치를 구현할 수 있다. 일 예에 따르면, 모듈 연결 부재(400)는 인접한 2개의 스크린 모듈(100-1, 100-2, 100-3, 100-4) 사이의 공간을 최소화하기 위하여, 상대적으로 얇은 두께로 형성할 수 있는 접착제 또는 양면 테이프로 이루어질 수 있다.

일 예에 따르면, 복수의 단위 픽셀(UP) 중 기판(110)의 최외곽부에 배치된 단위 픽셀(UP)의 중심과 측면 실링 부재(320)의 외측 사이의 거리는 기준 피치(P)의 절반(P/2) 이하일 수 있다. 그리고, 복수의 단위 픽셀(UP) 중 기판(110)의 최외곽부에 배치된 단위 픽셀(UP)의 중심과 기판(110)의 외측면 사이의 거리는 기준 피치(P)의 절반(P/2) 미만일 수 있다.

도 11에서, 제1 스크린 모듈(100-1)의 제1 단위 픽셀(UP1)과 기판(110)의 외측면 사이의 최대 거리(L)는 복수의 제2 단위 픽셀(UP2)들이 갖는 기준 피치(P)의 절반(P/2) 이하를 가질 수 있다. 여기에서, 제1 단위 픽셀(UP1)은 제1 스크린 모듈(100-1)의 기판(110)의 일측과 가장 인접한 단위 픽셀에 해당하고, 제2 단위 픽셀(UP2)은 제1 스크린 모듈(100-1)의 기판(110)의 일측과 인접하지 않은 단위 픽셀에 해당할 수 있다.

그리고, 기준 피치(P)는 제1 수평 방향(X)을 기준으로 인접한 단위 픽셀(UP) 각각의 중심 사이의 거리로 정의될 수 있다. 구체적으로, 기준 피치(P)는 인접한 단위 픽셀(UP)에서 서로 대응되는 서브 픽셀(SP) 각각의 개구부(OA) 사이의 거리에 해당할 수 있다. 예를 들어, 기준 피치(P)는 제1 및 제2 단위 픽셀(UP1, UP2) 각각의 제1 서브 픽셀들(SP1)의 중심 사이의 거리 또는 제1 및 제2 단위 픽셀(UP1, UP2) 각각의 제2 서브 픽셀들(SP2)의 중심 사이의 거리에 해당할 수 있다. 여기에서, 서브 픽셀(SP)의 개구부(OA)는 뱅크(B)에 의해 정의될 수 있고, 애노드 전극(AE)의 일부는 서브 픽셀(SP)의 개구부(OA)를 통해 노출될 수 있다.

그리고, 제2 스크린 모듈(100-2)의 제3 단위 픽셀(UP3)과 기판(110)의 외측면 사이의 최대 거리(L)는 기준 피치(P)의 절반(P/2) 이하를 가질 수 있다. 여기에서, 제3 단위 픽셀(UP3)은 제2 스크린 모듈(100-2)의 기판(110)의 일측과 인접한 단위 픽셀에 해당할 수 있다.

예를 들어, 제1 단위 픽셀(UP1)의 제2 및 제3 서브 픽셀(SP2, SP3)과 제2 단위 픽셀(UP2)의 서브 픽셀들(SP)은 기판(110)의 일측과 인접하지 않으므로, 동일한 폭(W1)을 가질 수 있으나, 제1 단위 픽셀(UP1)의 제1 서브 픽셀(SP1)은 기판(110)의 일측과 인접하여 제1 단위 픽셀(SP1)의 제2 서브 픽셀(SP2)보다 작은 폭(W2)을 가질 수 있다. 그리고, 제1 단위 픽셀(UP1)의 제1 서브 픽셀(SP1)의 폭(W2)과 측면 실링 부재(320)의 폭을 합하면, 제2 서브 픽셀(SP2)의 폭(W1)과 동일할 수 있다.

또한, 제1 단위 픽셀(UP1)은 기판(110)의 일측과 인접하므로, 제1 단위 픽셀(UP1)의 폭(Wb)은 제2 단위 픽셀(UP2)의 폭(Wa)보다 작을 수 있다. 그리고, 제1 단위 픽셀(UP1)의 폭(Wb)과 측면 실링 부재(320)의 폭을 합하면, 제2 단위 픽셀(UP2)의 폭(Wa)과 동일할 수 있다.

따라서, 모듈 연결 부재(400)를 사이에 두고 측면끼리 결합된 인접한 제1 스크린 모듈(100-1)의 제1 단위 픽셀(UP1)과 제2 스크린 모듈(100-2)의 제3 단위 픽셀(UP3) 사이의 최대 거리는 기준 피치(P) 이하를 가질 수 있다. 다시 말해서, 인접한 2개의 스크린 모듈(100-1, 100-2) 각각의 단위 픽셀(UP) 간의 피치는 복수의 스크린 모듈 각각에 마련된 단위 픽셀(UP)의 기준 피치(P)와 동일하거나 작을 수 있다. 결과적으로, 본 출원에 따른 멀티 스크린 표시 장치는 복수의 스크린 모듈(100-1, 100-2, 100-3, 100-4) 사이에 마련되는 경계부에 의한 암부 발생 영역이 최소화되거나 제거될 수 있고, 이로 인하여 전체 화면에 단절감이 최소화된 영상을 표시할 수 있다.

일 예에 따르면, 복수의 서브 픽셀(SP)은 기판(110)의 최외곽부에 배치된 제1 서브 픽셀(SP1), 및 제1 서브 픽셀(SP1)을 기준으로 측면 실링 부재(320)의 반대측에 배치된 제2 서브 픽셀(SP2)을 포함할 수 있다. 예를 들어, 측면 실링 부재(320)가 제1 서브 픽셀(SP1)의 일측에 배치되면, 제2 서브 픽셀(SP2)은 제1 서브 픽셀(SP1)의 일측에 반대되는 타측에 배치될 수 있다. 이 때, 제1 서브 픽셀(SP1)의 개구부(OA)와 측면 실링 부재(320)의 외측 사이의 거리(D1)는 제1 서브 픽셀(SP1)의 개구부(OA)와 제2 서브 픽셀(SP2)의 개구부(OA) 사이의 거리(D2)의 절반 이하(D1 <= D2 / 2)일 수 있다. 즉, 제1 스크린 모듈(100-1)의 제1 단위 픽셀(UP1)의 제1 서브 픽셀(SP1)의 개구부(OA)와 제2 스크린 모듈(100-2)의 제3 단위 픽셀(UP3)의 제3 서브 픽셀(SP3)의 개구부(OA) 사이의 거리(2×D1)는 제1 스크린 모듈(100-1)의 제1 및 제2 서브 픽셀(SP1, SP2) 각각의 개구부(OA) 사이의 거리(D2)와 같거나 작을 수 있다(2×D1 <= D2).

따라서, 모듈 연결 부재(400)를 사이에 두고 측면끼리 결합된 인접한 제1 및 제2 스크린 모듈(100-1, 100-2) 각각의 최외곽부에 배치된 서브 픽셀들(SP) 각각의 개구부들(OA) 사이의 최소 거리(2×D1)는 제1 및 제2 스크린 모듈(100-1, 100-2) 각각의 최외곽부에 배치되지 않은 인접한 서브 픽셀들(SP) 각각의 개구부들(OA) 사이의 거리(D2)와 같거나 작을 수 있다(2×D1 <= D2). 결과적으로, 본 출원에 따른 멀티 스크린 표시 장치는 복수의 스크린 모듈(100-1, 100-2, 100-3, 100-4) 사이에 마련되는 경계부에 의한 암부 발생 영역이 최소화되거나 제거될 수 있고, 이로 인하여 전체 화면에 단절감이 최소화된 영상을 표시할 수 있다.

이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.

100: 표시 장치
110: 기판 120: 버퍼층
T: 박막 트랜지스터 130: 게이트 절연막
140: 층간 절연막 150: 패시베이션층
160: 평탄화층 E: 발광 소자
AE: 애노드 전극 EL: 발광층
CE: 캐소드 전극 B: 뱅크
SPD: 신호 패드 PAE: 패드 보조 전극
PE: 패드 전극 PD: 구동 전극
310: 측면 도전 부재 320: 측면 실링 부재
CS: 캐소드 분리부
CS1, CS2: 제1 및 제2 캐소드 분리부
400: 모듈 연결 부재

Claims

복수의 픽셀을 구비한 표시 영역과 복수의 패드 전극을 구비한 패드 영역을 갖는 기판;
상기 기판의 표시 영역 상에 배치된 박막 트랜지스터;
상기 박막 트랜지스터와 전기적으로 연결된 애노드 전극;
상기 애노드 전극 상에 배치된 발광층;
상기 표시 영역과 상기 패드 영역 상에 배치되고, 상기 표시 영역 상에서 상기 발광층과 전기적으로 연결된 캐소드 전극; 및
상기 표시 영역 상의 캐소드 전극과 상기 패드 영역 상의 캐소드 전극을 분리하고, 상기 패드 영역 상의 캐소드 전극을 상기 복수의 패드 전극 각각에 대응되게 분리하는 캐소드 분리부를 포함하고,
상기 캐소드 분리부는,
상기 표시 영역의 외곽을 둘러싸는 폐루프 구조를 갖는 제1 캐소드 분리부; 및
상기 제1 캐소드 분리부와 연결되고 상기 복수의 패드 전극 사이로 연장되는 제2 캐소드 분리부를 포함하는, 표시 장치.
삭제
제 1 항에 있어서,
상기 표시 영역과 상기 패드 영역 상에 배치되고, 상기 박막 트랜지스터를 덮는 패시베이션층을 더 포함하고,
상기 제1 캐소드 분리부는,
상기 패시베이션층 상에서 상기 표시 영역과 상기 패드 영역 사이에 배치된 제1 하부 격벽; 및
상기 제1 하부 격벽 상에 배치되고, 상기 패시베이션층과 이격되도록 수평 방향으로 연장되는 처마부를 갖는 제1 상부 격벽을 포함하는, 표시 장치.
제 3 항에 있어서,
상기 표시 영역 상의 캐소드 전극과 상기 패드 영역 상의 캐소드 전극은 상기 제1 상부 격벽의 처마부에 의해 분리된, 표시 장치.
제 3 항에 있어서,
상기 제2 캐소드 분리부는,
상기 패시베이션층 상에서 상기 복수의 패드 전극 사이마다 배치된 제2 하부 격벽; 및
상기 제2 하부 격벽 상에 배치되고, 상기 패시베이션층과 이격되도록 수평 방향으로 연장되는 처마부를 갖는 제2 상부 격벽을 포함하는, 표시 장치.
제 5 항에 있어서,
상기 복수의 패드 전극 각각에 대응되는 캐소드 전극들은 상기 제2 상부 격벽의 처마부에 의해 분리된, 표시 장치.
제 5 항에 있어서,
상기 애노드 전극의 가장자리를 덮고 상기 복수의 픽셀 각각의 개구부를 정의하는 뱅크를 더 포함하며,
상기 제1 및 제2 하부 격벽 각각은 상기 뱅크와 동일한 물질로 이루어진, 표시 장치.
제 1 항에 있어서,
상기 표시 영역과 상기 패드 영역 상에 배치되고, 상기 박막 트랜지스터를 덮으며, 상기 표시 영역과 상기 패드 영역 사이에 배치된 제1 오목부를 포함하는 패시베이션층을 더 포함하고,
상기 제1 캐소드 분리부는,
상기 패시베이션층 상에서 상기 표시 영역과 상기 패드 영역 사이에 배치되고, 상기 패시베이션층의 제1 오목부와 중첩되도록 상기 패시베이션층의 상단으로부터 연장된 처마부를 갖는 제1 격벽을 포함하는, 표시 장치.
제 8 항에 있어서,
상기 표시 영역 상의 캐소드 전극과 상기 패드 영역 상의 캐소드 전극은 상기 제1 격벽의 처마부에 의해 분리된, 표시 장치.
제 8 항에 있어서,
상기 패시베이션층은 상기 복수의 패드 전극 사이마다 배치된 제2 오목부를 더 포함하고,
상기 제2 캐소드 분리부는,
상기 패시베이션층 상에서 상기 복수의 패드 전극 사이마다 배치되고, 상기 제2 오목부와 중첩되도록 상기 패시베이션층의 상단으로부터 연장된 처마부를 갖는 제2 격벽을 포함하는, 표시 장치.
제 10 항에 있어서,
상기 복수의 패드 전극 각각에 대응되는 캐소드 전극들은 상기 제2 격벽의 처마부에 의해 분리된, 표시 장치.
제 10 항에 있어서,
상기 애노드 전극의 가장자리를 덮고 상기 복수의 픽셀 각각의 개구부를 정의하는 뱅크를 더 포함하며,
상기 제1 및 제2 격벽 각각은 상기 뱅크와 동일한 물질로 이루어진, 표시 장치.
제 1 항에 있어서,
상기 표시 영역과 상기 패드 영역 상에 배치되고, 상기 박막 트랜지스터의 게이트 전극을 덮으며, 상기 표시 영역과 상기 패드 영역 사이에 배치된 제3 오목부를 포함하는 층간 절연막을 더 포함하고,
상기 제1 캐소드 분리부는,
상기 층간 절연막 상에서 상기 표시 영역과 상기 패드 영역 사이에 배치되고, 상기 층간 절연막의 제3 오목부와 중첩되도록 상기 층간 절연막의 상단으로부터 연장된 처마부를 갖는 제1 전극 패턴을 포함하는, 표시 장치.
제 13 항에 있어서,
상기 표시 영역 상의 캐소드 전극과 상기 패드 영역 상의 캐소드 전극은 상기 제1 전극 패턴의 처마부에 의해 분리된, 표시 장치.
제 13 항에 있어서,
상기 층간 절연막은 상기 복수의 패드 전극 사이마다 배치된 제4 오목부를 더 포함하고,
상기 제2 캐소드 분리부는,
상기 층간 절연막 상에서 상기 복수의 패드 전극 사이마다 배치되고, 상기 제4 오목부와 중첩되도록 상기 층간 절연막의 상단으로부터 연장된 처마부를 갖는 제2 전극 패턴을 포함하는, 표시 장치.
제 15 항에 있어서,
상기 복수의 패드 전극 각각에 대응되는 캐소드 전극들은 상기 제2 전극 패턴의 처마부에 의해 분리된, 표시 장치.
제 15 항에 있어서,
상기 제1 및 제2 전극 패턴 각각은 상기 애노드 전극 및 상기 패드 전극과 동일한 물질로 이루어진, 표시 장치.
복수의 스크린 모듈; 및
상기 복수의 스크린 모듈을 측면끼리 연결하는 모듈 연결 부재를 포함하며,
상기 복수의 스크린 모듈 각각은 제 1 항, 제 3 항 내지 제 17 항 중 어느 한 항에 따른 표시 장치를 갖는, 멀티 스크린 표시 장치.
제 18 항에 있어서,
상기 복수의 스크린 모듈 각각의 복수의 단위 픽셀 각각은 인접한 단위 픽셀 각각의 중심 사이의 거리인 기준 피치를 갖도록 배치되고,
상기 모듈 연결 부재를 사이에 두고 인접한 제1 및 제2 스크린 모듈 각각은 서로 인접한 상기 제1 스크린 모듈의 단위 픽셀과 상기 제2 스크린 모듈의 단위 픽셀이 상기 기준 피치 이하를 갖도록 배치되는, 멀티 스크린 표시 장치.
제 18 항에 있어서,
상기 복수의 서브 픽셀은 기판의 최외곽부에 배치된 제1 서브 픽셀, 및 상기 제1 서브 픽셀을 기준으로 상기 기판의 측면을 덮는 측면 실링 부재의 반대측에 배치된 제2 서브 픽셀을 포함하고,
상기 제1 서브 픽셀의 개구부와 상기 측면 실링 부재의 외측 사이의 거리는 상기 제1 서브 픽셀의 개구부와 상기 제2 서브 픽셀의 개구부 사이의 거리의 절반 이하인, 멀티 스크린 표시 장치.