KR102595735B1 - 발광 다이오드 표시 장치 및 이를 이용한 멀티 스크린 표시 장치 - Google Patents

발광 다이오드 표시 장치 및 이를 이용한 멀티 스크린 표시 장치 Download PDF

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Abstract

본 출원의 예에 따른 발광 다이오드 표시 장치는, 기판, 기판의 중앙 영역에 마련된 제1 단위 픽셀, 및 중앙 영역의 제1 측에 위치한 기판의 제1 가장자리에 마련된 제2 단위 픽셀을 포함하고, 제1 단위 픽셀 및 제2 단위 픽셀 각각은 복수의 서브 픽셀들을 가지며, 제2 단위 픽셀은 복수의 서브 픽셀들에 신호 인가를 위한 제1 패드부를 더 포함함으로써, 멀티 스크린 장치에서 서로 연결된 표시 장치 사이의 경계부를 최소화하는데 적합한 베젤 폭을 갖는 발광 다이오드 표시 장치를 제공할 수 있다.

Description

발광 다이오드 표시 장치 및 이를 이용한 멀티 스크린 표시 장치{LIGHT EMITTING DIODE DISPLAY APPARATUS AND MULTI SCREEN DISPLAY APPARATUS USING THE SAME}
본 출원은 발광 다이오드 표시 장치 및 이를 이용한 멀티 스크린 표시 장치에 관한 것이다.
표시 장치는 텔레비전 또는 모니터의 표시 화면 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다.
액정 표시 장치와 유기 발광 표시 장치는 스위칭 소자로서 트랜지스터(Thin Film Transistor)를 이용하여 영상을 표시한다. 액정 표시 장치는 자체 발광 방식이 아니기 때문에 액정 표시 패널의 하부에 배치된 백라이트 유닛으로부터 조사되는 광을 이용하여 영상을 표시하게 된다. 이러한 액정 표시 장치는 백라이트 유닛을 가지므로 디자인에 제약이 있으며, 휘도 및 응답 속도가 저하될 수 있다. 유기 발광 표시 장치는 유기물을 포함하기 때문에 수분에 취약하여 신뢰성 및 수명이 저하될 수 있다.
최근에는, 마이크로 발광 소자를 이용한 발광 다이오드 표시 장치에 대한 연구 및 개발이 진행되고 있으며, 이러한 발광 다이오드 표시 장치는 고화질과 고신뢰성을 갖기 때문에 차세대 표시로서 각광받고 있다.
종래의 발광 다이오드 표시 장치는 마이크로 발광 소자를 박막 트랜지스터 어레이 기판에 전사하여 제조하게 되는데, 이러한 마이크로 발광 소자의 전사 공정 시간 등으로 인하여, 현재 전사 기술로는 상대적으로 작은 크기 패널보다는 상대적으로 대형 크기의 표시 장치에 더 유리한 측면이 있다.
그러나, 종래의 발광 다이오드 표시 장치는 박막 트랜지스터 어레이 기판의 가장자리에 신호 인가를 위한 패드부가 마련되고 이러한 패드부를 은폐시키기 위한 기구물로 인하여 베젤 영역이 증가하는 문제점이 있다.
또한, 종래의 발광 다이오드 표시 장치를 대형 크기로 제조하는 경우, 픽셀 개수의 증가로 인하여 마이크로 발광 소자의 전사 불량률이 증가함에 따라 생산성이 저하되는 문제점이 있다. 이러한 문제점을 해결하기 위해, 최근에는 상대적으로 작은 크기를 갖는 2개 이상의 발광 다이오드 표시 장치를 연결하여 대형 크기의 화면을 구현하는 멀티 스크린 장치에 대한 연구 및 개발이 진행되고 있다. 그러나, 멀티 스크린 장치의 경우, 2개 이상의 발광 다이오드 표시 장치 각각의 베젤 영역으로 인하여 서로 연결된 표시 장치들 사이에 심(Seam)이라는 경계 부분이 존재하게 된다. 이러한 경계 부분은 전체 화면에 하나의 영상을 표시할 경우 전체 화면에 단절감을 주게 되어 영상의 몰입도를 저하시킨다.
본 출원은 배경이 되는 기술의 문제점을 해결하기 위한 것으로, 최소화된 베젤 영역을 갖는 발광 다이오드 표시 장치 및 이를 이용한 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 출원은 배경이 되는 기술의 문제점을 해결하기 위한 것으로, 인접한 표시 장치 사이의 경계 부분이 최소화된 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 출원에 따른 발광 다이오드 표시 장치는 기판, 기판의 중앙 영역에 마련된 제1 단위 픽셀, 및 중앙 영역의 제1 측에 위치한 기판의 제1 가장자리에 마련된 제2 단위 픽셀을 포함하고, 제1 단위 픽셀 및 제2 단위 픽셀 각각은 복수의 서브 픽셀들을 가지며, 제2 단위 픽셀은 복수의 서브 픽셀들에 신호 인가를 위한 제1 패드부를 더 포함할 수 있다.
본 출원에 따른 멀티 스크린 표시 장치는 발광 다이오드 표시 장치를 갖는 복수의 스크린 모듈 및 복수의 스크린 모듈을 측면끼리 연결하는 복수의 모듈 연결 부재를 포함하며, 발광 다이오드 표시 장치는 기판, 기판의 중앙 영역에 마련된 제1 단위 픽셀, 및 중앙 영역의 제1 측에 위치한 기판의 제1 가장자리에 마련된 제2 단위 픽셀을 포함하고, 제1 단위 픽셀 및 제2 단위 픽셀 각각은 복수의 서브 픽셀들을 가지며, 제2 단위 픽셀은 복수의 서브 픽셀들에 신호 인가를 위한 제1 패드부를 더 포함할 수 있다.
기타 예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기 과제의 해결 수단에 의하면, 본 출원은 멀티 스크린 장치에서 서로 연결된 표시 장치 사이의 경계부를 최소화하는데 적합한 베젤 폭을 갖는 발광 다이오드 표시 장치를 제공할 수 있으며, 마이크로 발광 소자의 실장(또는 전사) 공정시 얼라인 정밀도 및 생산성을 향상시킬 수 있다.
상기 과제의 해결 수단에 의하면, 본 출원은 복수의 스크린 모듈을 격자 형태로 측면끼리 연결하더라도 전체 화면에 단절감이 최소화된 하나의 영상을 표시할 수 있으며, 이를 통해 대형 크기의 화면에 표시되는 영상의 몰입도를 향상시킬 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 예에 따른 발광 다이오드 표시 장치를 나타내는 평면도이다.
도 2는 도 1에 도시된 제1 단위 픽셀을 설명하는 도면이다.
도 3은 도 1에 도시된 제2 단위 픽셀을 설명하는 도면이다.
도 4는 도 1에 도시된 제3 단위 픽셀을 설명하는 도면이다.
도 5는 도 1에 도시된 제4 단위 픽셀을 설명하는 도면이다.
도 6은 도 1에 도시된 하나의 서브 픽셀을 설명하는 도면이다.
도 7은 도 6에 도시된 서브 픽셀의 단면 구조를 설명하기 위한 도면이다.
도 8은 도 7에 도시된 발광 소자의 구조를 설명하기 위한 단면도이다.
도 9는 도 2에 도시된 선 I-I'의 단면도이다.
도 10은 도 2에 도시된 선 II-II'의 단면도이다.
도 11은 도 7에 도시된 단위 픽셀에 마련된 오목부를 설명하기 위한 평면도이다.
도 12는 도 11에 도시된 III-III'의 단면도이다.
도 13은 본 출원의 예에 따른 멀티 스크린 표시 장치를 설명하기 위한 도면이다.
도 14는 도 13에 도시된 선 IV-IV'의 단면도이다.
도 15a 및 도 15b는 종래의 멀티 스크린 표시 장치와 본 출원에 따른 멀티 스크린 표시 장치 각각에 표시되는 영상을 나타내는 도면들이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 출원 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
따라서, 본 출원에서의 표시 장치는 LCM, OLED 모듈 등과 같은 협의의 디스플레이 장치 자체, 및 LCM, OLED 모듈 등을 포함하는 응용제품 또는 최종소비자용 장치인 세트 장치까지 포함할 수 있다.
예를 들어, 디스플레이 패널이 유기전계발광(OLED) 디스플레이 패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 라인의 교차 영역에 형성되는 픽셀(Pixel)을 포함할 수 있다. 그리고, 각 픽셀에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이 기판과, 어레이 기판 상의 유기 발광 소자(OLED)층, 및 유기 발광 소자층을 덮도록 어레이 기판 상에 배치되는 봉지 기판 또는 인캡슐레이션(Encapsulation) 기판 등을 포함하여 구성될 수 있다. 봉지 기판은 외부의 충격으로부터 박막 트랜지스터 및 유기 발광 소자층 등을 보호하고, 유기 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 기판 상에 형성되는 층은 무기발광층(inorganic light emitting layer), 예를 들어 나노사이즈의 물질층(nano-sized material layer) 또는 양자점(quantum dot) 등을 포함할 수 있다.
그리고, 디스플레이 패널은 디스플레이 패널에 부착되는 금속판(metal plate)과 같은 후면(backing)을 더 포함할 수 있다. 금속판에 한정되지 않고 다른 구조도 포함될 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 예를 통해 본 출원의 예를 살펴보면 다음과 같다.
도 1은 본 출원의 예에 따른 발광 다이오드 표시 장치(10)를 나타내는 평면도이다.
도 1을 참조하면, 발광 다이오드 표시 장치(10)는 기판(100) 및 기판(100) 상에 배치된 복수의 단위 픽셀들을 포함한다. 기판(100)은 유리 재질 또는 플라스틱 재질을 포함한다. 플라스틱 재질의 기판(100)은 불투명 또는 유색 폴리이미드(polyimide) 재질을 포함할 수 있다. 또한, 기판(100)은 박막 트랜지스터 어레이 기판 또는 표시 패널로 표현될 수 있다.
복수의 단위 픽셀들 각각은 기판(100) 상의 게이트 라인들 및 데이터 라인들에 의해 정의되는 서브 픽셀 영역에 마련된 복수의 서브 픽셀들(SP)을 포함한다. 여기에서, 복수의 서브 픽셀들(SP) 각각은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다. 예를 들어, 복수의 단위 픽셀들 각각은 인접한 적어도 3개의 서브 픽셀들(SP)을 포함할 수 있다.
복수의 단위 픽셀들은 제1 및 제2 단위 픽셀들(UP1, UP2)을 포함할 수 있다. 제1 단위 픽셀(UP1)은 기판(100)의 중앙 영역에 마련되고, 복수의 서브 픽셀들(SP)을 포함할 수 있다. 일 예에 따르면, 제1 단위 픽셀(UP1)은 기판(100)의 중앙 영역에서 마련된 복수의 제1 단위 픽셀들(UP1)을 포함할 수 있다. 복수의 제1 단위 픽셀들(UP1) 각각은 제1 수평 축 방향(X)을 따라 미리 설정된 제1 기준 픽셀 피치(P)를 가지면서 제2 수평 축 방향(Y)을 따라 미리 설정된 제2 기준 픽셀 피치를 가지도록 기판(100)의 중앙 영역에 마련될 수 있다. 여기에서, 제1 수평 축 방향(X)은 기판(100)의 제1 길이 방향(X), 예를 들어, 기판(100)의 장변 길이 방향과 나란할 수 있고, 제2 수평 축 방향(Y)은 기판(100)의 제2 길이 방향(Y), 예를 들어, 기판(100)의 단변 길이 방향과 나란할 수 있다. 제1 기준 픽셀 피치(P)는 제1 수평 축 방향(X)을 따라 인접한 2개의 제1 단위 픽셀들(UP1) 각각의 정중앙부 간의 거리로 정의될 수 있으며, 제2 기준 픽셀 피치는 제2 수평 축 방향(Y)을 따라 인접한 2개의 제1 단위 픽셀들(UP1) 각각의 정중앙부 간의 거리로 정의될 수 있다.
제2 단위 픽셀(UP2)은 기판(100)의 중앙 영역의 제1 측에 위치한 기판(100)의 제1 가장자리에 마련되고, 복수의 서브 픽셀들(SP) 및 복수의 서브 픽셀들(SP)에 신호 인가를 위한 제1 패드부를 포함할 수 있다. 일 예에 따르면, 제2 단위 픽셀(UP2)은 기판(100)의 중앙 영역의 좌측에 위치한 기판(100)의 제1 가장자리에 마련된 복수의 제2 단위 픽셀들(UP2)을 포함할 수 있다. 복수의 제2 단위 픽셀들(UP2) 각각은 제2 수평 축 방향(Y)을 따라 미리 설정된 제2 기준 픽셀 피치를 가지도록 기판(100)의 제1 가장자리에 마련될 수 있다. 여기에서, 제2 수평 축 방향(Y)은 기판(100)의 제2 길이 방향(Y), 예를 들어, 기판(100)의 단변 길이 방향과 나란할 수 있고, 제2 기준 픽셀 피치는 제2 수평 축 방향(Y)을 따라 인접한 2개의 제2 단위 픽셀들(UP2) 각각의 정중앙부 간의 거리로 정의될 수 있다.
제1 패드부는 제2 단위 픽셀(UP2)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 일 예에 따르면, 제1 패드부가 게이트 패드부로 구현되는 경우, 제1 패드부는 제2 단위 픽셀(UP2)의 좌측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 게이트 신호를 제공할 수 있다. 이하, 제1 패드부는 도 3에 개시된 제2 단위 픽셀(UP2)을 통해 상세히 설명하기로 한다.
일 예에 따르면, 제2 단위 픽셀(UP2)은 제1 단위 픽셀(UP1)보다 작은 크기를 가질 수 있다. 구체적으로, 제2 단위 픽셀(UP2)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 일측이 제1 폭(W1)만큼 절단(또는 커팅)되어 형성될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제1 가장자리에 마련된 제2 단위 픽셀들(UP2)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치(10)들 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 결과적으로, 본 예에 따른 멀티 스크린 표시 장치는 측면끼리 연결된 2개의 발광 다이오드 표시 장치들(또는 복수의 스크린 모듈들) 각각의 단위 픽셀들 간의 거리를 기준 픽셀 피치와 동일하거나 작게하여, 복수의 발광 다이오드 표시 장치들(10) 사이에 마련되는 경계부에 의한 암부 발생 영역을 최소화하고, 전체 화면에 단절감이 사라진 영상을 제공할 수 있다.
복수의 단위 픽셀들은 제3 단위 픽셀(UP3)을 더 포함할 수 있다. 제3 단위 픽셀(UP3)은 기판(100)의 중앙 영역의 제1 측과 다른 제2 측에 위치한 기판(100)의 제2 가장자리에 마련되고, 복수의 서브 픽셀들(SP) 및 복수의 서브 픽셀들(SP)에 신호 인가를 위한 제2 패드부를 포함할 수 있다. 일 예에 따르면, 제3 단위 픽셀(UP3)은 기판(100)의 중앙 영역의 상측에 위치한 기판(100)의 제2 가장자리에 마련된 복수의 제3 단위 픽셀들(UP3)을 포함할 수 있다. 복수의 제3 단위 픽셀들(UP3) 각각은 제1 수평 축 방향(X)을 따라 미리 설정된 제1 기준 픽셀 피치(P)를 가지도록 기판(100)의 제1 가장자리에 마련될 수 있다. 여기에서, 제1 수평 축 방향(X)은 기판(100)의 제1 길이 방향(X), 예를 들어, 기판(100)의 장변 길이 방향과 나란할 수 있고, 제1 기준 픽셀 피치(P)는 제1 수평 축 방향(X)을 따라 인접한 2개의 제1 단위 픽셀들(UP1) 각각의 정중앙부 간의 거리로 정의될 수 있다.
제2 패드부는 제3 단위 픽셀(UP2)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 일 예에 따르면, 제2 패드부가 데이터 패드부로 구현되는 경우, 제2 패드부는 제3 단위 픽셀(UP2)의 상측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 데이터 신호를 제공할 수 있다. 이하, 제2 패드부는 도 4에 개시된 제3 단위 픽셀(UP3)을 통해 상세히 설명하기로 한다.
일 예에 따르면, 제3 단위 픽셀(UP3)은 제1 단위 픽셀(UP1)보다 작은 크기를 가질 수 있다. 구체적으로, 제3 단위 픽셀(UP3)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 일측이 제2 폭(W2)만큼 절단(또는 커팅)되어 형성될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제2 가장자리에 마련된 제3 단위 픽셀들(UP3)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 추가적으로, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제1 가장자리에 마련된 제2 단위 픽셀들(UP2)의 크기를 감소시키고, 기판(100)의 제2 가장자리에 마련된 제3 단위 픽셀들(UP3)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다.
복수의 단위 픽셀들은 제4 단위 픽셀(UP4)을 더 포함할 수 있다. 제4 단위 픽셀(UP4)은 기판(100)의 제1 가장자리와 제2 가장자리의 사이에 위치한 기판(100)의 제1 모서리에 마련되고, 복수의 서브 픽셀들(SP) 및 복수의 서브 픽셀들(SP)에 신호 인가를 위한 제1 패드부 및 제2 패드부를 포함할 수 있다. 일 예에 따르면, 제4 단위 픽셀(UP4)은 기판(100)의 중앙 영역의 좌측 및 상측의 사이에 위치한 제1 모서리에 배치될 수 있다.
제1 패드부는 제4 단위 픽셀(UP4)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 일 예에 따르면, 제1 패드부가 게이트 패드부로 구현되는 경우, 제1 패드부는 제4 단위 픽셀(UP4)의 좌측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 게이트 신호를 제공할 수 있다. 이하, 제1 패드부는 도 5에 개시된 제4 단위 픽셀(UP4)을 통해 상세히 설명하기로 한다.
제2 패드부는 제4 단위 픽셀(UP4)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 일 예에 따르면, 제2 패드부가 데이터 패드부로 구현되는 경우, 제2 패드부는 제4 단위 픽셀(UP4)의 상측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 데이터 신호를 제공할 수 있다. 이하, 제2 패드부는 도 5에 개시된 제4 단위 픽셀(UP4)을 통해 상세히 설명하기로 한다.
일 예에 따르면, 제4 단위 픽셀(UP4)은 제1, 제2 및 제3 단위 픽셀들(UP1, UP2, UP3)보다 작은 크기를 가질 수 있다. 구체적으로, 제4 단위 픽셀(UP4)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 일측이 제1 폭(W1)만큼 절단(또는 커팅)되고, 단위 픽셀의 일측과 다른 타측이 제2 폭(W2)만큼 절단(또는 커팅)되어 형성될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제1 모서리에 마련된 제4 단위 픽셀(UP4)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 추가적으로, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제1 가장자리에 마련된 제2 단위 픽셀들(UP2)의 크기를 감소시키고, 기판(100)의 제2 가장자리에 마련된 제3 단위 픽셀들(UP3)의 크기를 감소시키며, 기판(100)의 제1 모서리에 마련된 제4 단위 픽셀(UP4)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다.
복수의 단위 픽셀들은 제5 단위 픽셀(UP5)을 더 포함할 수 있다. 제5 단위 픽셀(UP5)은 기판(100)의 중앙 영역의 제1 측과 반대되는 제3 측에 위치한 기판(100)의 제3 가장자리에 마련되고, 복수의 서브 픽셀들(SP)을 포함할 수 있다. 일 예에 따르면, 제5 단위 픽셀(UP5)은 기판(100)의 중앙 영역의 우측에 위치한 기판(100)의 제3 가장자리에 마련된 복수의 제5 단위 픽셀들(UP5)을 포함할 수 있다. 복수의 제5 단위 픽셀들(UP5) 각각은 제2 수평 축 방향(Y)을 따라 미리 설정된 제2 기준 픽셀 피치를 가지도록 기판(100)의 제3 가장자리에 마련될 수 있다. 여기에서, 제2 수평 축 방향(Y)은 기판(100)의 제2 길이 방향(Y), 예를 들어, 기판(100)의 단변 길이 방향과 나란할 수 있고, 제2 기준 픽셀 피치는 제2 수평 축 방향(Y)을 따라 인접한 2개의 제5 단위 픽셀들(UP5) 각각의 정중앙부 간의 거리로 정의될 수 있다.
다른 예에 따르면, 제5 단위 픽셀(UP5)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제1 패드부를 더 포함할 수 있다. 제1 패드부는 제5 단위 픽셀(UP5)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 예를 들어, 제1 패드부가 게이트 패드부로 구현되는 경우, 제1 패드부는 제5 단위 픽셀(UP5)의 우측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 게이트 신호를 제공할 수 있다. 결과적으로, 제5 단위 픽셀(UP5)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제1 패드부를 포함할 수도 있고, 포함하지 않을 수도 있다. 예를 들어, 발광 다이오드 표시 장치(10)가 대형 크기로 제조되는 경우, 제5 단위 픽셀(UP5)은 제1 패드부를 더 포함할 수 있다.
일 예에 따르면, 제5 단위 픽셀(UP5)은 제1 단위 픽셀(UP1)보다 작은 크기를 가질 수 있다. 구체적으로, 제5 단위 픽셀(UP5)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 일측이 제4 폭(W4)만큼 절단(또는 커팅)되어 형성될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제3 가장자리에 마련된 제5 단위 픽셀들(UP5)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 결과적으로, 본 예에 따른 멀티 스크린 표시 장치는 측면끼리 연결된 2개의 발광 다이오드 표시 장치들(또는 복수의 스크린 모듈들) 각각의 단위 픽셀들 간의 거리를 기준 픽셀 피치와 동일하거나 작게하여, 복수의 발광 다이오드 표시 장치들(10) 사이에 마련되는 경계부에 의한 암부 발생 영역을 최소화하고, 전체 화면에 단절감이 사라진 영상을 제공할 수 있다.
제5 단위 픽셀(UP5)은 제1 전원 공급 라인, 제1 및 제2 전원 브리지 라인들을 포함할 수 있다. 일 예에 따르면, 제1 전원 공급 라인은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 예를 들어, 제1 전원 공급 라인은 복수의 서브 픽셀들(SP)의 좌측에 배치될 수 있다.
일 예에 따르면, 제1 및 제2 전원 브리지 라인들은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 복수의 서브 픽셀들(SP)의 양측에 배치될 수 있다. 예를 들어, 제1 전원 브리지 라인은 복수의 서브 픽셀들(SP)의 상측에 배치되고, 제2 전원 브리지 라인은 복수의 서브 픽셀들(SP)의 하측에 배치될 수 있다. 제1 전원 브리지 라인은 제1 전원 공급 라인과 복수의 서브 픽셀들(SP) 각각을 연결할 수 있다.
복수의 단위 픽셀들은 제6 단위 픽셀(UP6)을 더 포함할 수 있다. 제6 단위 픽셀(UP6)은 기판(100)의 제2 가장자리와 제3 가장자리의 사이에 위치한 기판(100)의 제2 모서리에 마련되고, 복수의 서브 픽셀들(SP) 및 복수의 서브 픽셀들(SP)에 신호 인가를 위한 제2 패드부를 포함할 수 있다. 일 예에 따르면, 제6 단위 픽셀(UP6)은 기판(100)의 중앙 영역의 우측 및 상측의 사이에 위치한 제2 모서리에 배치될 수 있다.
제2 패드부는 제6 단위 픽셀(UP6)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 일 예에 따르면, 제2 패드부가 데이터 패드부로 구현되는 경우, 제2 패드부는 제6 단위 픽셀(UP6)의 상측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 데이터 신호를 제공할 수 있다.
다른 예에 따르면, 제6 단위 픽셀(UP6)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제1 패드부를 더 포함할 수 있다. 제1 패드부는 제6 단위 픽셀(UP6)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 예를 들어, 제1 패드부가 게이트 패드부로 구현되는 경우, 제1 패드부는 제6 단위 픽셀(UP6)의 우측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 게이트 신호를 제공할 수 있다. 결과적으로, 제6 단위 픽셀(UP6)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제1 패드부를 포함할 수도 있고, 포함하지 않을 수도 있다. 예를 들어, 발광 다이오드 표시 장치(10)가 대형 크기로 제조되는 경우, 제6 단위 픽셀(UP6)은 제1 패드부를 더 포함할 수 있다.
일 예에 따르면, 제6 단위 픽셀(UP6)은 제1, 제2, 제3 및 제5 단위 픽셀들(UP1, UP2, UP3, UP5)보다 작은 크기를 가질 수 있다. 구체적으로, 제6 단위 픽셀(UP6)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 일측이 제2 폭(W2)만큼 절단(또는 커팅)되고, 단위 픽셀의 일측과 다른 타측이 제4 폭(W4)만큼 절단(또는 커팅)되어 형성될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제2 모서리에 마련된 제6 단위 픽셀(UP6)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 추가적으로, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제2 가장자리에 마련된 제3 단위 픽셀들(UP3)의 크기를 감소시키고, 기판(100)의 제3 가장자리에 마련된 제5 단위 픽셀들(UP5)의 크기를 감소시키며, 기판(100)의 제2 모서리에 마련된 제6 단위 픽셀(UP6)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다.
제6 단위 픽셀(UP6)은 제1 전원 공급 라인, 제1 및 제2 전원 브리지 라인들을 포함할 수 있다. 일 예에 따르면, 제1 전원 공급 라인은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 예를 들어, 제1 전원 공급 라인은 복수의 서브 픽셀들(SP)의 좌측에 배치될 수 있다.
일 예에 따르면, 제1 및 제2 전원 브리지 라인들은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 제1 및 제2 전원 브리지 라인들은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 제2 패드부의 반대측에 배치될 수 있다. 예를 들어, 제1 및 제2 전원 브리지 라인들은 복수의 서브 픽셀들(SP)의 하측에 배치될 수 있다. 제1 전원 브리지 라인은 제1 전원 공급 라인과 복수의 서브 픽셀들(SP) 각각을 연결할 수 있다.
복수의 단위 픽셀들은 제7 단위 픽셀(UP7)을 더 포함할 수 있다. 제7 단위 픽셀(UP7)은 기판(100)의 중앙 영역의 제2 측과 반대되는 제4 측에 위치한 기판(100)의 제4 가장자리에 마련되고, 복수의 서브 픽셀들(SP)을 포함할 수 있다. 일 예에 따르면, 제7 단위 픽셀(UP7)은 기판(100)의 중앙 영역의 하측에 위치한 기판(100)의 제4 가장자리에 마련된 복수의 제7 단위 픽셀들(UP7)을 포함할 수 있다. 복수의 제7 단위 픽셀들(UP7) 각각은 제1 수평 축 방향(X)을 따라 미리 설정된 제1 기준 픽셀 피치(P)를 가지도록 기판(100)의 제4 가장자리에 마련될 수 있다. 여기에서, 제1 수평 축 방향(X)은 기판(100)의 제1 길이 방향(X), 예를 들어, 기판(100)의 장변 길이 방향과 나란할 수 있고, 제1 기준 픽셀 피치(P)는 제1 수평 축 방향(X)을 따라 인접한 2개의 제1 단위 픽셀들(UP1) 각각의 정중앙부 간의 거리로 정의될 수 있다.
다른 예에 따르면, 제7 단위 픽셀(UP7)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제2 패드부를 더 포함할 수 있다. 제2 패드부는 제7 단위 픽셀(UP7)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 예를 들어, 제2 패드부가 데이터 패드부로 구현되는 경우, 제2 패드부는 제7 단위 픽셀(UP5)의 하측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 데이터 신호를 제공할 수 있다. 결과적으로, 제7 단위 픽셀(UP7)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제2 패드부를 포함할 수도 있고, 포함하지 않을 수도 있다. 예를 들어, 발광 다이오드 표시 장치(10)가 대형 크기로 제조되는 경우, 제7 단위 픽셀(UP7)은 제2 패드부를 더 포함할 수 있다.
일 예에 따르면, 제7 단위 픽셀(UP5)은 제1 단위 픽셀(UP1)보다 작은 크기를 가질 수 있다. 구체적으로, 제7 단위 픽셀(UP7)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 일측이 제3 폭(W3)만큼 절단(또는 커팅)되어 형성될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제4 가장자리에 마련된 제7 단위 픽셀들(UP7)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 결과적으로, 본 예에 따른 멀티 스크린 표시 장치는 측면끼리 연결된 2개의 발광 다이오드 표시 장치들(또는 복수의 스크린 모듈들) 각각의 단위 픽셀들 간의 거리를 기준 픽셀 피치와 동일하거나 작게하여, 복수의 발광 다이오드 표시 장치들(10) 사이에 마련되는 경계부에 의한 암부 발생 영역을 최소화하고, 전체 화면에 단절감이 사라진 영상을 제공할 수 있다.
제7 단위 픽셀(UP7)은 제1 및 제2 전원 공급 라인들, 제1 및 제2 전원 브리지 라인들을 포함할 수 있다. 일 예에 따르면, 제1 및 제2 전원 공급 라인들은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)의 양측에 배치될 수 있다. 예를 들어, 제1 전원 공급 라인은 복수의 서브 픽셀들(SP)의 좌측에 배치되고, 제2 전원 공급 라인은 복수의 서브 픽셀들(SP)의 우측에 배치될 수 있다. 즉, 제1 및 제2 전원 공급 라인들은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)을 사이에 두고 이격되게 배치될 수 있다.
일 예에 따르면, 제1 및 제2 전원 브리지 라인들은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 예를 들어, 제1 및 제2 전원 브리지 라인들은 복수의 서브 픽셀들(SP)의 상측에 배치될 수 있다. 제1 전원 브리지 라인은 제1 전원 공급 라인과 복수의 서브 픽셀들(SP) 각각을 연결하고, 제2 전원 브리지 라인은 제2 전원 공급 라인과 복수의 서브 픽셀들(SP) 각각을 연결할 수 있다.
복수의 단위 픽셀들은 제8 단위 픽셀(UP8)을 더 포함할 수 있다. 제8 단위 픽셀(UP8)은 기판(100)의 제1 가장자리와 제4 가장자리의 사이에 위치한 기판(100)의 제3 모서리에 마련되고, 복수의 서브 픽셀들(SP) 및 복수의 서브 픽셀들(SP)에 신호 인가를 위한 제1 패드부를 포함할 수 있다. 일 예에 따르면, 제8 단위 픽셀(UP8)은 기판(100)의 중앙 영역의 좌측 및 하측의 사이에 위치한 제3 모서리에 배치될 수 있다.
제1 패드부는 제8 단위 픽셀(UP8)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 일 예에 따르면, 제1 패드부가 게이트 패드부로 구현되는 경우, 제1 패드부는 제8 단위 픽셀(UP6)의 좌측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 데이터 신호를 제공할 수 있다.
다른 예에 따르면, 제8 단위 픽셀(UP8)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제2 패드부를 더 포함할 수 있다. 제2 패드부는 제8 단위 픽셀(UP8)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 예를 들어, 제2 패드부가 데이터 패드부로 구현되는 경우, 제2 패드부는 제8 단위 픽셀(UP8)의 하측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 데이터 신호를 제공할 수 있다. 결과적으로, 제8 단위 픽셀(UP8)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제2 패드부를 포함할 수도 있고, 포함하지 않을 수도 있다. 예를 들어, 발광 다이오드 표시 장치(10)가 대형 크기로 제조되는 경우, 제8 단위 픽셀(UP8)은 제2 패드부를 더 포함할 수 있다.
일 예에 따르면, 제8 단위 픽셀(UP8)은 제1, 제2, 제3, 제5 및 제7 단위 픽셀들(UP1, UP2, UP3, UP5, UP7)보다 작은 크기를 가질 수 있다. 구체적으로, 제8 단위 픽셀(UP8)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 일측이 제1 폭(W1)만큼 절단(또는 커팅)되고, 단위 픽셀의 일측과 다른 타측이 제3 폭(W3)만큼 절단(또는 커팅)되어 형성될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제3 모서리에 마련된 제8 단위 픽셀(UP8)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 추가적으로, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제1 가장자리에 마련된 제2 단위 픽셀들(UP2)의 크기를 감소시키고, 기판(100)의 제4 가장자리에 마련된 제7 단위 픽셀들(UP7)의 크기를 감소시키며, 기판(100)의 제3 모서리에 마련된 제8 단위 픽셀(UP8)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다.
제8 단위 픽셀(UP8)은 제2 전원 공급 라인, 제1 및 제2 전원 브리지 라인들을 포함할 수 있다. 일 예에 따르면, 제2 전원 공급 라인은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 제2 전원 공급 라인은 제1 방향(X)을 따라 제1 패드부의 반대측에 배치될 수 있다. 예를 들어, 제2 전원 공급 라인은 복수의 서브 픽셀들(SP)의 우측에 배치될 수 있다.
일 예에 따르면, 제1 및 제2 전원 브리지 라인들은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 예를 들어, 제1 및 제2 전원 브리지 라인들은 복수의 서브 픽셀들(SP)의 상측에 배치될 수 있다. 제2 전원 브리지 라인은 제2 전원 공급 라인과 복수의 서브 픽셀들(SP) 각각을 연결할 수 있다.
복수의 단위 픽셀들은 제9 단위 픽셀(UP9)을 더 포함할 수 있다. 제9 단위 픽셀(UP9)은 기판(100)의 제3 가장자리와 제4 가장자리의 사이에 위치한 기판(100)의 제4 모서리에 마련되고, 복수의 서브 픽셀들(SP)을 포함할 수 있다. 일 예에 따르면, 제9 단위 픽셀(UP9)은 기판(100)의 중앙 영역의 우측 및 하측의 사이에 위치한 제4 모서리에 배치될 수 있다.
다른 예에 따르면, 제9 단위 픽셀(UP9)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제1 패드부를 더 포함할 수 있다. 제1 패드부는 제9 단위 픽셀(UP9)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 예를 들어, 제1 패드부가 게이트 패드부로 구현되는 경우, 제1 패드부는 제9 단위 픽셀(UP9)의 우측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 게이트 신호를 제공할 수 있다. 결과적으로, 제9 단위 픽셀(UP9)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제1 패드부를 포함할 수도 있고, 포함하지 않을 수도 있다. 예를 들어, 발광 다이오드 표시 장치(10)가 대형 크기로 제조되는 경우, 제9 단위 픽셀(UP9)은 제1 패드부를 더 포함할 수 있다.
다른 예에 따르면, 제9 단위 픽셀(UP9)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제2 패드부를 더 포함할 수 있다. 제2 패드부는 제9 단위 픽셀(UP9)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 예를 들어, 제2 패드부가 데이터 패드부로 구현되는 경우, 제2 패드부는 제9 단위 픽셀(UP9)의 하측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 데이터 신호를 제공할 수 있다. 결과적으로, 제9 단위 픽셀(UP9)은 복수의 서브 픽셀들(SP) 각각에 신호 인가를 위한 제2 패드부를 포함할 수도 있고, 포함하지 않을 수도 있다. 예를 들어, 발광 다이오드 표시 장치(10)가 대형 크기로 제조되는 경우, 제9 단위 픽셀(UP9)은 제2 패드부를 더 포함할 수 있다.
일 예에 따르면, 제9 단위 픽셀(UP9)은 제1, 제2, 제3, 제5 및 제7 단위 픽셀들(UP1, UP2, UP3, UP5, UP7)보다 작은 크기를 가질 수 있다. 구체적으로, 제9 단위 픽셀(UP9)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 일측이 제3 폭(W3)만큼 절단(또는 커팅)되고, 단위 픽셀의 일측과 다른 타측이 제4 폭(W4)만큼 절단(또는 커팅)되어 형성될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제4 모서리에 마련된 제9 단위 픽셀(UP9)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 추가적으로, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제3 가장자리에 마련된 제5 단위 픽셀들(UP5)의 크기를 감소시키고, 기판(100)의 제4 가장자리에 마련된 제7 단위 픽셀들(UP7)의 크기를 감소시키며, 기판(100)의 제4 모서리에 마련된 제9 단위 픽셀(UP9)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다.
제9 단위 픽셀(UP9)은 제1 전원 공급 라인, 제1 및 제2 전원 브리지 라인들을 포함할 수 있다. 일 예에 따르면, 제1 전원 공급 라인은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 예를 들어, 제1 전원 공급 라인은 복수의 서브 픽셀들(SP)의 좌측에 배치될 수 있다.
일 예에 따르면, 제1 및 제2 전원 브리지 라인들은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 예를 들어, 제1 및 제2 전원 브리지 라인들은 복수의 서브 픽셀들(SP)의 상측에 배치될 수 있다. 제1 전원 브리지 라인은 제1 전원 공급 라인과 복수의 서브 픽셀들(SP) 각각을 연결할 수 있다.
도 2는 도 1에 도시된 제1 단위 픽셀을 설명하는 도면이다.
도 2를 참조하면, 제1 단위 픽셀(UP1)은 복수의 서브 픽셀들(SP), 제1 및 제2 메쉬 전원 라인들(PL1, PL2), 게이트 라인(GL) 및 데이터 라인(DL)을 포함한다.
복수의 서브 픽셀들(SP) 각각은 게이트 라인(GL) 및 데이터 라인(DL)의 교차에 의해 정의되는 서브 픽셀 영역에 마련된다. 여기에서, 복수의 서브 픽셀들(SP) 각각은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다. 일 예에 따른 복수의 서브 픽셀들(SP) 각각은 제1 서브 픽셀(SPa) 및 제2 서브 픽셀(SPb)을 포함할 수 있다. 여기에서, 제1 서브 픽셀(SPa) 및 제2 서브 픽셀(SPb) 중 어느 하나는 발광 소자(ED)를 기판(100)에 실장하는 공정에서 발생되는 미스 얼라인 또는 전기적 게이트 절연층 상에 형성된 제1 전원 공급 라인(PL1a)과 복수의 충격에 의해 동작 불량일 경우를 대비하여 미리 마련된 리던던시(redundancy) 서브 픽셀로 사용될 수 있다.
제1 단위 픽셀(UP1)은 기판(100)의 제1 방향(X)으로 인접한 적어도 3개의 서브 픽셀(SP)을 포함한다. 여기에서, 하나의 서브 픽셀(SP)은 컬러 영상을 표시하는 최소 단위로 정의될 수 있다. 예를 들어, 제1 단위 픽셀(UP1)은 적색 서브 픽셀, 녹색 서브 픽셀, 및 청색 서브 픽셀을 포함할 수 있다. 나아가, 제1 단위 픽셀(UP1)은 백색 서브 픽셀을 더 포함할 수 있다.
제1 단위 픽셀(UP1)을 구성하는 적어도 3개의 서브 픽셀(SP)은 발광 다이오드 표시 장치(10)의 해상도에 따라 설정된 크기에 따라 서브 픽셀 영역 내에 배치되고, 서브 픽셀 영역의 정중앙부에 집중적으로 모여 배치될 수 있다. 이에 따라, 서브 픽셀 영역은 서브 픽셀 배치 영역을 제외한 나머지 여유 공간을 가질 수 있다.
게이트 라인(GL)은 기판(100)의 전면(Front Surface) 상에 마련되는 것으로, 제1 방향(X)을 따라 길게 연장되면서 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 일정한 간격으로 이격된다. 여기에서, 제1 방향(X)은 기판(100)의 가로 방향과 나란한 방향으로 정의될 수 있고, 제2 방향(Y)은 기판(100)의 세로 방향과 나란한 방향으로 정의될 수 있지만, 이에 한정되지 않고 그 반대 방향으로 정의될 수도 있다.
데이터 라인(DL)은 게이트 라인(GL)과 교차하도록 기판(100)의 전면(Front Surface) 상에 마련되는 것으로, 제2 방향(Y)을 따라 길게 연장되면서 제1 방향(X)을 따라 일정한 간격으로 이격된다.
제1 단위 픽셀(UP1)은 제1 및 제2 전원 공급 라인들(PL1a, PL2a), 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)을 포함할 수 있다. 일 예에 따르면, 제1 및 제2 전원 공급 라인들(PL1a, PL2a)은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)의 양측에 배치될 수 있다. 예를 들어, 제1 전원 공급 라인(PL1a)은 복수의 서브 픽셀들(SP)의 좌측에 배치되고, 제2 전원 공급 라인(PL2a)은 복수의 서브 픽셀들(SP)의 우측에 배치될 수 있다. 즉, 제1 및 제2 전원 공급 라인들(PL1a, PL2a)은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)을 사이에 두고 이격되게 배치될 수 있다.
일 예에 따르면, 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 복수의 서브 픽셀들(SP)의 양측에 배치될 수 있다. 예를 들어, 제1 전원 브리지 라인(PL1c)은 복수의 서브 픽셀들(SP)의 상측에 배치되고, 제2 전원 브리지 라인(PL2c)은 복수의 서브 픽셀들(SP)의 하측에 배치될 수 있다. 즉, 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)은 제2 방향(Y)을 따라 복수의 서브 픽셀들(SP)을 사이에 두고 이격되게 배치될 수 있다. 제1 전원 브리지 라인(PL1c)은 제1 전원 공급 라인(PL1a)과 복수의 서브 픽셀들(SP) 각각을 연결하고, 제2 전원 브리지 라인(PL2c)은 제2 전원 공급 라인(PL2a)과 복수의 서브 픽셀들(SP) 각각을 연결할 수 있다.
보다 구체적으로, 제1 메쉬 전원 라인(PL1)은 제1 전원 공급 라인(PL1a), 복수의 제1 화소 전원 라인들(PL1b), 및 제1 전원 브리지 라인(PL1c)을 포함한다. 제1 전원 공급 라인(PL1a)은 제2 방향(Y)과 나란하도록 제1 단위 픽셀(UP1)의 일측에 마련된 제1 여유 공간에 배치될 수 있다.
복수의 제1 화소 전원 라인들(PL1b) 각각은 제1 전원 공급 라인(PL1a)과 나란하도록 복수의 서브 픽셀들(SP) 각각의 일측에 배치된다. 이때, 복수의 제1 화소 전원 라인들(PL1b) 각각은 제1 전원 공급 라인(PL1a)과 전기적으로 분리될 수 있다.
제1 전원 브리지 라인(PL1c)은 제1 방향(X)과 나란하게 배치되고, 제1 전원 공급 라인(PL1a) 및 복수의 제1 화소 전원 라인들(PL1b) 각각과 교차할 수 있다. 제1 전원 브리지 라인(PL1c)은 복수의 제1 브리지 컨택홀들(BCH1)을 통해서 제1 전원 공급 라인(PL1a) 및 복수의 제1 화소 전원 라인들(PL1b) 각각에 전기적으로 연결될 수 있다. 즉, 복수의 제1 브리지 컨택홀들(BCH1) 각각은 제1 전원 브리지 라인(PL1c) 및 제1 전원 공급 라인(PL1a)의 교차부에 형성되고, 제1 전원 브리지 라인(PL1c)은 복수의 제1 브리지 컨택홀들(BCH1) 각각을 통해 제1 전원 공급 라인(PL1a)과 전기적으로 연결될 수 있다. 또한, 복수의 제1 브리지 컨택홀들(BCH1) 각각은 제1 전원 브리지 라인(PL1c) 및 제1 화소 전원 라인(PL1b)의 교차부에 형성되고, 제1 전원 브리지 라인(PL1c)은 복수의 제1 브리지 컨택홀들(BCH1) 각각을 통해 복수의 제1 화소 전원 라인들(PL1b) 각각과 전기적으로 연결될 수 있다.
따라서, 제1 메쉬 전원 라인(PL1)은 제1 전원 공급 라인(PL1a), 복수의 제1 화소 전원 라인들(PL1b) 및 제1 전원 브리지 라인(PL1c)이 복수의 서브 픽셀들(SP) 각각의 주변에서 서로 연결되어 메쉬 형태를 가짐으로써 패널 로드를 감소시킬 수 있고, 제1 구동 전원의 전압 강하를 최소화할 수 있다. 이때, 제1 전원 브리지 라인(PL1c)이 구리(Cu), 은(Ag), 알루미늄(Al), 또는 금(Au) 등의 저항이 낮은 금속 물질로 이루어질 경우, 패널 로드를 더욱 감소시킬 수 있고, 제 1구동 전원의 전압 강하를 더욱 감소시킬 수 있다.
제2 메쉬 전원 라인(PL2)은 제2 전원 공급 라인(PL2a), 복수의 제2 화소 전원 라인들(PL2b), 및 제2 전원 브리지 라인(PL2c)을 포함한다. 제2 전원 공급 라인(PL2a)은 제2 방향(Y)과 나란하도록 제1 단위 픽셀(UP1)의 타측에 마련된 제2 여유 공간에 배치될 수 있다.
복수의 제2 화소 전원 라인들(PL2b) 각각은 제2 전원 공급 라인(PL2a)과 나란하도록 복수의 서브 픽셀들(SP) 각각의 일측에 배치된다. 이때, 복수의 제2 화소 전원 라인들(PL2b) 각각은 제2 전원 공급 라인(PL2a)과 전기적으로 분리될 수 있다.
제2 전원 브리지 라인(PL2c)은 제1 방향(X)과 나란하게 배치되고, 제2 전원 공급 라인(PL2a) 및 복수의 제2 화소 전원 라인들(PL2b) 각각과 교차할 수 있다. 제2 전원 브리지 라인(PL2c)은 복수의 제2 브리지 컨택홀들(BCH2)을 통해서 제2 전원 공급 라인(PL2a) 및 복수의 제2 화소 전원 라인들(PL2b) 각각에 전기적으로 연결될 수 있다. 즉, 복수의 제2 브리지 컨택홀들(BCH2) 각각은 제2 전원 브리지 라인(PL2c) 및 제2 전원 공급 라인(PL2a)의 교차부에 형성되고, 제2 전원 브리지 라인(PL2c)은 복수의 제2 브리지 컨택홀들(BCH2) 각각을 통해 제2 전원 공급 라인(PL2a)과 전기적으로 연결될 수 있다. 또한, 복수의 제2 브리지 컨택홀들(BCH2) 각각은 제2 전원 브리지 라인(PL2c) 및 제2 화소 전원 라인(PL2b)의 교차부에 형성되고, 제2 전원 브리지 라인(PL2c)은 복수의 제2 브리지 컨택홀들(BCH2) 각각을 통해 복수의 제2 화소 전원 라인들(PL2b) 각각과 전기적으로 연결될 수 있다.
따라서, 제2 메쉬 전원 라인(PL2)은 제2 전원 공급 라인(PL2a), 복수의 제2 화소 전원 라인들(PL2b) 및 제2 전원 브리지 라인(PL2c)이 복수의 서브 픽셀들(SP) 각각의 주변에서 서로 연결되어 메쉬 형태를 가짐으로써 패널 로드를 감소시킬 수 있고, 제2 구동 전원의 전압 상승을 최소화할 수 있다. 이때, 제2 전원 브리지 라인(PL2c)이 구리(Cu), 은(Ag), 알루미늄(Al), 또는 금(Au) 등의 저항이 낮은 금속 물질로 이루어질 경우, 패널 로드를 더욱 감소시킬 수 있고, 제2 구동 전원의 전압 상승을 더욱 감소시킬 수 있다.
이와 같이, 본 출원의 일 예에 따른 발광 다이오드 표시 장치(10)는 제1 메쉬 전원 라인(PL1) 및 제2 메쉬 전원 라인(PL2)을 포함함으로써 패널의 로드가 감소되어 저전력 구동이 가능해 소비 전력이 감소될 수 있으며, 제1 구동 전원의 전압 강하와 제2 구동 전원의 상승이 감소함에 따라 화질 균일도가 향상될 수 있다.
도 3은 도 1에 도시된 제2 단위 픽셀을 설명하는 도면이다.
도 3을 참조하면, 제2 단위 픽셀(UP2)은 복수의 서브 픽셀들(SP), 제1 및 제2 메쉬 전원 라인들(PL1, PL2), 게이트 라인(GL), 데이터 라인(DL), 정전 방전(ESD) 보호 회로, 및 제1 패드부(GP)를 포함한다. 여기에서, 복수의 서브 픽셀들(SP), 게이트 라인(GL), 데이터 라인(DL), 제1 및 제2 메쉬 전원 라인들(PL1, PL2)에 대한 중복 설명은 생략하기로 한다.
제2 단위 픽셀(UP2)은 제2 전원 공급 라인(PL2a), 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)을 포함할 수 있다. 일 예에 따르면, 제2 전원 공급 라인(PL2a)은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 제2 전원 공급 라인(PL2a)은 제1 방향(X)을 따라 제1 패드부(GP)의 반대측에 배치될 수 있다. 예를 들어, 제2 전원 공급 라인(PL2a)은 복수의 서브 픽셀들(SP)의 우측에 배치될 수 있다.
일 예에 따르면, 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 복수의 서브 픽셀들(SP)의 양측에 배치될 수 있다. 예를 들어, 제1 전원 브리지 라인(PL1c)은 복수의 서브 픽셀들(SP)의 상측에 배치되고, 제2 전원 브리지 라인(PL2c)은 복수의 서브 픽셀들(SP)의 하측에 배치될 수 있다. 즉, 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)은 제2 방향(Y)을 따라 복수의 서브 픽셀들(SP)을 사이에 두고 이격되게 배치될 수 있다. 제2 전원 브리지 라인(PL2c)은 제2 전원 공급 라인(PL2a)과 복수의 서브 픽셀들(SP) 각각을 연결할 수 있다.
제1 패드부(GP)는 제2 단위 픽셀(UP2)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 일 예에 따르면, 제1 패드부(GP)가 게이트 패드부(GP)로 구현되는 경우, 제1 패드부(GP)는 제2 단위 픽셀(UP2)의 좌측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 게이트 신호를 제공할 수 있다. 또한, 제2 단위 픽셀(UP2)은 제1 패드부(GP)의 일측과 연결된 정전 방전 보호 회로(ESD)를 더 포함할 수 있다. 제1 패드부(GP)는 링크(Link)를 통해 게이트 라인(GL)과 연결될 수 있다. 즉, 제1 패드부(GP)는 게이트 라인(GL)을 통해 복수의 서브 픽셀들(SP)에 게이트 신호를 제공할 수 있다.
일 예에 따르면, 제2 단위 픽셀(UP2)은 제1 방향(X) 따라 복수의 서브 픽셀들(SP)의 양측에 마련된 제1 및 제2 여유 공간들을 포함할 수 있다. 예를 들어, 제1 여유 공간은 복수의 서브 픽셀들(SP)의 좌측 영역에 해당하고, 제2 여유 공간은 복수의 서브 픽셀들(SP)의 우측 영역에 해당할 수 있다. 제1 여유 공간은 제1 패드부(GP) 및 정전 방전 보호 회로(ESD)를 수용할 수 있고, 제2 여유 공간은 제2 전원 공급 라인(PL2a)을 수용할 수 있다. 따라서, 제2 단위 픽셀(UP2)은 제1 여유 공간에 배치된 제1 패드부(GP) 및 제2 여유 공간에 배치된 제2 전원 공급 라인(PL2a)을 포함함으로써, 발광 다이오드 표시 장치(10)는 단위 픽셀들의 크기를 감소시킬 수 있고, 제1 패드부(GP)를 은폐하기 위한 별도의 공간을 필요로 하지 않게 됨으로써, 베젤 영역을 최소화할 수 있다. 또한, 복수의 발광 다이오드 표시 장치들(10)을 포함한 멀티 스크린 표시 장치는 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하여 전체 화면에 단절감이 최소화된 하나의 영상을 표시할 수 있다.
일 예에 따르면, 제2 단위 픽셀(UP2)은 제1 단위 픽셀(UP1)보다 작은 크기를 가질 수 있다. 구체적으로, 제2 단위 픽셀(UP2)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 일측이 커팅 라인(CPS Line)을 따라 커팅되어 형성될 수 있다. 즉, 제2 단위 픽셀(UP2)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 좌측이 제1 폭(W1)만큼 절단(또는 커팅)되어 형성될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제1 가장자리에 마련된 제2 단위 픽셀들(UP2)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치(10)들 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 결과적으로, 본 예에 따른 멀티 스크린 표시 장치는 측면끼리 연결된 2개의 발광 다이오드 표시 장치들(또는 복수의 스크린 모듈들) 각각의 단위 픽셀들 간의 거리를 기준 픽셀 피치와 동일하거나 작게하여, 복수의 발광 다이오드 표시 장치들(10) 사이에 마련되는 경계부에 의한 암부 발생 영역을 최소화하고, 전체 화면에 단절감이 사라진 영상을 제공할 수 있다.
도 4는 도 1에 도시된 제3 단위 픽셀을 설명하는 도면이다.
도 4를 참조하면, 제3 단위 픽셀(UP3)은 복수의 서브 픽셀들(SP), 제1 및 제2 메쉬 전원 라인들(PL1, PL2), 게이트 라인(GL), 데이터 라인(DL), 정전 방전(ESD) 보호 회로, 및 제1 패드부(GP)를 포함한다. 여기에서, 복수의 서브 픽셀들(SP), 게이트 라인(GL), 데이터 라인(DL), 제1 및 제2 메쉬 전원 라인들(PL1, PL2)에 대한 중복 설명은 생략하기로 한다.
제3 단위 픽셀(UP3)은 제1 및 제2 전원 공급 라인들(PL1a, PL2a), 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)을 포함할 수 있다. 일 예에 따르면, 제1 및 제2 전원 공급 라인들(PL1a, PL2a)은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)의 양측에 배치될 수 있다. 예를 들어, 제1 전원 공급 라인(PL1a)은 복수의 서브 픽셀들(SP)의 좌측에 배치되고, 제2 전원 공급 라인(PL2a)은 복수의 서브 픽셀들(SP)의 우측에 배치될 수 있다. 즉, 제1 및 제2 전원 공급 라인들(PL1a, PL2a)은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)을 사이에 두고 이격되게 배치될 수 있다.
일 예에 따르면, 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 제2 패드부(DP)의 반대측에 배치될 수 있다. 예를 들어, 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)은 복수의 서브 픽셀들(SP)의 하측에 배치될 수 있다. 제1 전원 브리지 라인(PL1c)은 제1 전원 공급 라인(PL1a)과 복수의 서브 픽셀들(SP) 각각을 연결하고, 제2 전원 브리지 라인(PL2c)은 제2 전원 공급 라인(PL2a)과 복수의 서브 픽셀들(SP) 각각을 연결할 수 있다.
제2 패드부(DP)는 제3 단위 픽셀(UP3)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 일 예에 따르면, 제2 패드부(DP)가 데이터 패드부(DP)로 구현되는 경우, 제2 패드부(DP)는 제3 단위 픽셀(UP3)의 상측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 데이터 신호를 제공할 수 있다. 또한, 제3 단위 픽셀(UP3)은 제2 패드부(DP)의 일측과 연결된 정전 방전 보호 회로(ESD)를 더 포함할 수 있다. 제2 패드부(DP)는 링크(Link)를 통해 데이터 라인(DL)과 연결될 수 있다. 즉, 제2 패드부(DP)는 데이터 라인(DL)을 통해 복수의 서브 픽셀들(SP)에 데이터 신호를 제공할 수 있다.
일 예에 따르면, 제3 단위 픽셀(UP3)은 제2 방향(Y) 따라 복수의 서브 픽셀들(SP)의 양측에 마련된 제3 및 제4 여유 공간들을 포함할 수 있다. 예를 들어, 제3 여유 공간은 복수의 서브 픽셀들(SP)의 상측 영역에 해당하고, 제4 여유 공간은 복수의 서브 픽셀들(SP)의 하측 영역에 해당할 수 있다. 제3 여유 공간은 제2 패드부(DP) 및 정전 방전 보호 회로(ESD)를 수용할 수 있고, 제4 여유 공간은 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)을 수용할 수 있다. 따라서, 제3 단위 픽셀(UP3)은 제3 여유 공간에 배치된 제2 패드부(DP) 및 제4 여유 공간에 배치된 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)을 포함함으로써, 발광 다이오드 표시 장치(10)는 단위 픽셀들의 크기를 감소시킬 수 있고, 제2 패드부(DP)를 은폐하기 위한 별도의 공간을 필요로 하지 않게 됨으로써, 베젤 영역을 최소화할 수 있다. 또한, 복수의 발광 다이오드 표시 장치들(10)을 포함한 멀티 스크린 표시 장치는 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하여 전체 화면에 단절감이 최소화된 하나의 영상을 표시할 수 있다.
일 예에 따르면, 제3 단위 픽셀(UP3)은 제1 단위 픽셀(UP1)보다 작은 크기를 가질 수 있다. 구체적으로, 제3 단위 픽셀(UP3)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 일측이 커팅 라인(CPS Line)을 따라 커팅되어 형성될 수 있다. 즉, 제3 단위 픽셀(UP3)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 상측이 제2 폭(W2)만큼 절단(또는 커팅)되어 형성될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제2 가장자리에 마련된 제3 단위 픽셀들(UP3)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치(10)들 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 결과적으로, 본 예에 따른 멀티 스크린 표시 장치는 측면끼리 연결된 2개의 발광 다이오드 표시 장치들(또는 복수의 스크린 모듈들) 각각의 단위 픽셀들 간의 거리를 기준 픽셀 피치와 동일하거나 작게하여, 복수의 발광 다이오드 표시 장치들(10) 사이에 마련되는 경계부에 의한 암부 발생 영역을 최소화하고, 전체 화면에 단절감이 사라진 영상을 제공할 수 있다.
도 5는 도 1에 도시된 제4 단위 픽셀을 설명하는 도면이다.
도 5를 참조하면, 제4 단위 픽셀(UP4)은 복수의 서브 픽셀들(SP), 제1 및 제2 메쉬 전원 라인들(PL1, PL2), 게이트 라인(GL), 데이터 라인(DL), 정전 방전(ESD) 보호 회로, 제1 패드부(GP) 및 제2 패드부(DP)를 포함한다. 여기에서, 복수의 서브 픽셀들(SP), 게이트 라인(GL), 데이터 라인(DL), 제1 및 제2 메쉬 전원 라인들(PL1, PL2)에 대한 중복 설명은 생략하기로 한다.
제4 단위 픽셀(UP4)은 제2 전원 공급 라인(PL2a), 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)을 포함할 수 있다. 일 예에 따르면, 제2 전원 공급 라인(PL2a)은 제1 방향(X)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 제2 전원 공급 라인(PL2a)은 제1 방향(X)을 따라 제1 패드부(GP)의 반대측에 배치될 수 있다. 예를 들어, 제2 전원 공급 라인(PL2a)은 복수의 서브 픽셀들(SP)의 우측에 배치될 수 있다.
일 예에 따르면, 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 복수의 서브 픽셀들(SP)의 일측에 배치될 수 있다. 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)은 제1 방향(X)과 직교하는 제2 방향(Y)을 따라 제2 패드부(DP)의 반대측에 배치될 수 있다. 예를 들어, 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)은 복수의 서브 픽셀들(SP)의 하측에 배치될 수 있다. 제2 전원 브리지 라인(PL2c)은 제2 전원 공급 라인(PL2a)과 복수의 서브 픽셀들(SP) 각각을 연결할 수 있다.
제1 패드부(GP)는 제4 단위 픽셀(UP4)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 일 예에 따르면, 제1 패드부(GP)가 게이트 패드부(GP)로 구현되는 경우, 제1 패드부(GP)는 제4 단위 픽셀(UP4)의 좌측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 게이트 신호를 제공할 수 있다. 또한, 제4 단위 픽셀(UP4)은 제1 패드부(GP)의 일측과 연결된 정전 방전 보호 회로(ESD)를 더 포함할 수 있다. 제1 패드부(GP)는 링크(Link)를 통해 게이트 라인(GL)과 연결될 수 있다. 즉, 제1 패드부(GP)는 게이트 라인(GL)을 통해 복수의 서브 픽셀들(SP)에 게이트 신호를 제공할 수 있다.
제2 패드부(DP)는 제4 단위 픽셀(UP4)의 일부 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 신호를 인가할 수 있다. 일 예에 따르면, 제2 패드부(DP)가 데이터 패드부(DP)로 구현되는 경우, 제2 패드부(DP)는 제4 단위 픽셀(UP4)의 상측 영역에 마련되어 복수의 서브 픽셀들(SP) 각각에 데이터 신호를 제공할 수 있다. 또한, 제4 단위 픽셀(UP4)은 제2 패드부(DP)의 일측과 연결된 정전 방전 보호 회로(ESD)를 더 포함할 수 있다. 제2 패드부(DP)는 링크(Link)를 통해 데이터 라인(DL)과 연결될 수 있다. 즉, 제2 패드부(DP)는 데이터 라인(DL)을 통해 복수의 서브 픽셀들(SP)에 데이터 신호를 제공할 수 있다.
일 예에 따르면, 제4 단위 픽셀(UP4)은 제1 방향(X) 따라 복수의 서브 픽셀들(SP)의 양측에 마련된 제1 및 제2 여유 공간들을 포함할 수 있다. 예를 들어, 제1 여유 공간은 복수의 서브 픽셀들(SP)의 좌측 영역에 해당하고, 제2 여유 공간은 복수의 서브 픽셀들(SP)의 우측 영역에 해당할 수 있다. 제1 여유 공간은 제1 패드부(GP) 및 정전 방전 보호 회로(ESD)를 수용할 수 있고, 제2 여유 공간은 제2 전원 공급 라인(PL2a)을 수용할 수 있다. 따라서, 제4 단위 픽셀(UP4)은 제1 여유 공간에 배치된 제1 패드부(GP) 및 제2 여유 공간에 배치된 제2 전원 공급 라인(PL2a)을 포함함으로써, 발광 다이오드 표시 장치(10)는 단위 픽셀들의 크기를 감소시킬 수 있고, 제1 패드부(GP)를 은폐하기 위한 별도의 공간을 필요로 하지 않게 됨으로써, 베젤 영역을 최소화할 수 있다. 또한, 복수의 발광 다이오드 표시 장치들(10)을 포함한 멀티 스크린 표시 장치는 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하여 전체 화면에 단절감이 최소화된 하나의 영상을 표시할 수 있다.
일 예에 따르면, 제4 단위 픽셀(UP4)은 제2 방향(Y) 따라 복수의 서브 픽셀들(SP)의 양측에 마련된 제3 및 제4 여유 공간들을 포함할 수 있다. 예를 들어, 제3 여유 공간은 복수의 서브 픽셀들(SP)의 상측 영역에 해당하고, 제4 여유 공간은 복수의 서브 픽셀들(SP)의 하측 영역에 해당할 수 있다. 제3 여유 공간은 제2 패드부(DP) 및 정전 방전 보호 회로(ESD)를 수용할 수 있고, 제4 여유 공간은 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)을 수용할 수 있다. 따라서, 제4 단위 픽셀(UP4)은 제3 여유 공간에 배치된 제2 패드부(DP) 및 제4 여유 공간에 배치된 제1 및 제2 전원 브리지 라인들(PL1c, PL2c)을 포함함으로써, 발광 다이오드 표시 장치(10)는 단위 픽셀들의 크기를 감소시킬 수 있고, 제2 패드부(DP)를 은폐하기 위한 별도의 공간을 필요로 하지 않게 됨으로써, 베젤 영역을 최소화할 수 있다. 또한, 복수의 발광 다이오드 표시 장치들(10)을 포함한 멀티 스크린 표시 장치는 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하여 전체 화면에 단절감이 최소화된 하나의 영상을 표시할 수 있다.
일 예에 따르면, 제4 단위 픽셀(UP4)은 제1, 제2 및 제3 단위 픽셀들(UP1, UP2, UP3)보다 작은 크기를 가질 수 있다. 구체적으로, 제4 단위 픽셀(UP4)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 일측과 타측이 각각의 커팅 라인(CPS Line)을 따라 커팅되어 형성될 수 있다. 즉, 제4 단위 픽셀(UP4)은 제1 단위 픽셀(UP1)과 동일한 크기를 갖는 단위 픽셀의 좌측이 제1 폭(W1)만큼 절단(또는 커팅)되고, 단위 픽셀의 상측이 제2 폭(W2)만큼 절단(또는 커팅)되어 형성될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제1 가장자리에 마련된 제2 단위 픽셀들(UP2)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치(10)들 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다. 추가적으로, 본 예에 따른 발광 다이오드 표시 장치(10)는 기판(100) 상에 마련된 복수의 제1 단위 픽셀들(UP1) 각각을 동일한 기준 픽셀 피치와 동일한 크기로 마련하되, 기판(100)의 제1 가장자리에 마련된 제2 단위 픽셀들(UP2)의 크기를 감소시키고, 기판(100)의 제2 가장자리에 마련된 제3 단위 픽셀들(UP3)의 크기를 감소시키며, 기판(100)의 제1 모서리에 마련된 제4 단위 픽셀(UP4)의 크기를 감소시킴으로써 멀티 스크린 장치에서 서로 연결된 발광 다이오드 표시 장치들(10) 사이의 경계부를 최소화하는데 적합한 베젤 폭을 가질 수 있다.
도 6은 도 1에 도시된 하나의 서브 픽셀을 설명하는 도면이다.
도 6을 참조하면, 복수의 서브 픽셀(SP) 각각은 게이트 라인들(GL)과 데이터 라인들(DL)의 교차에 의해 정의되는 서브 픽셀 영역에 마련된다. 여기서, 복수의 서브 픽셀(SP) 각각은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다.
복수의 서브 픽셀들(SP) 각각은 제1 서브 픽셀(SPa) 및 제2 서브 픽셀(SPb)을 포함할 수 있다. 여기서, 제1 서브 픽셀(SPa) 및 제2 서브 픽셀(SPb) 중 어느 하나는 발광 소자(ED)를 기판(100)에 실장하는 공정에서 발생되는 미스 얼라인 또는 전기적 충격에 의해 동작 불량일 경우를 대비하여 미리 마련된 리던던시(redundancy) 서브 픽셀로 사용될 수 있다.
제1 서브 픽셀(SPa) 및 제2 서브 픽셀(SPb) 각각은 화로 회로(PC) 및 발광 소자(ED)를 포함할 수 있다. 화소 회로(PC)는 각 서브 픽셀(SP)에 정의된 회로 영역에 마련되고 인접한 게이트 라인(GL)과 데이터 라인(DL) 및 제1 메쉬 전원 라인(PL1)에 연결된다. 이러한 화소 회로(PC)는 제1 메쉬 전원 라인(PL1)으로부터 공급되는 제1 구동 전원을 기반으로, 게이트 라인(GL)으로부터의 스캔 펄스에 응답하여 데이터 라인(DL)으로부터의 데이터 신호에 따라 발광 소자(EP)의 발광을 제어할 수 있다. 일 예에 따르면, 화소 회로(PC)는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 및 커패시터(Cst)를 포함할 수 있다.
스위칭 박막 트랜지스터(T1)는 인접한 게이트 라인(GL)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제1 소스/드레인 전극, 및 구동 박막 트랜지스터(T2)의 게이트 전극과 연결되는 제1 노드(N1)에 연결된 제2 소스/드레인 전극을 포함할 수 있다. 여기에서, 스위칭 박막 트랜지스터(T1)의 제1 및 제2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 스위칭 박막 트랜지스터(T1)는 게이트 라인(GL)에 공급되는 스캔 펄스에 따라 스위칭되어 데이터 라인(DL)에 공급되는 데이터 신호를 구동 박막 트랜지스터(T2)의 게이트 전극에 공급한다.
구동 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터(T1)로부터 공급되는 전압 및/또는 커패시터(Cst)의 전압에 의해 턴-온됨으로써 제1 메쉬 전원 라인(PL1)으로부터 발광 소자(ED)로 흐르는 전류량을 제어한다. 이를 위해, 구동 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터(T1)의 제2 소스/드레인 전극(또는 제1 노드(N1))에 연결된 게이트 전극, 제1 메쉬 전원 라인(PL1)에 연결된 드레인 전극, 및 발광 소자(ED)에 연결되는 소스 전극을 포함할 수 있다. 구동 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터(T1)로부터 공급되는 데이터 신호를 기반으로 제1 메쉬 전원 라인(PL1)으로부터 발광 소자(ED)로 흐르는 데이터 전류를 제어함으로써 발광 소자(ED)의 발광 휘도를 데이터 신호에 해당되는 휘도로 제어할 수 있다.
커패시터(Cst)는 구동 박막 트랜지스터(T2)의 게이트 전극과 소스 전극 사이의 중첩 영역에 마련되어 구동 박막 트랜지스터(T2)의 게이트 전극에 공급되는 데이터 신호에 대응되는 전압을 저장하고, 저장된 전압으로 구동 박막 트랜지스터(T2)를 턴-온시킬 수 있다.
선택적으로, 화소 회로(PC)은 구동 박막 트랜지스터(T2)의 문턱 전압 변화를 보상하기 위한 적어도 하나의 보상 박막 트랜지스터를 더 포함할 수 있고, 나아가 적어도 하나의 보조 커패시터를 더 포함할 수 있다. 이러한 화소 회로(PC)는 박막 트랜지스터와 보조 커패시터의 개수에 따라 초기화 전압 등의 보상 전원을 추가로 공급받을 수도 있다. 따라서, 본 출원의 예에 따른 화소 회로(PC)는 유기 발광 표시 장치의 각 서브 픽셀과 동일하게 전류 구동 방식을 통해 발광 소자(ED)를 구동하기 때문에 공지된 유기 발광 표시 장치의 화소 회로로 변경 가능하다.
발광 소자(ED)는 화소 회로(PC)와 제2 메쉬 전원 라인(PL2) 사이에 전기적으로 연결되고, 화소 회로(PC), 즉 구동 박막 트랜지스터(T2)로부터 제2 메쉬 전원 라인(PL2)으로 흐르는 전류에 의해 발광한다. 일 예에 따르면, 발광 소자(ED)는 적색 광, 녹색 광, 청색 광, 및 백색 광 중 어느 하나의 광을 방출하는 마이크로 발광 소자 또는 마이크로 발광 다이오드 칩일 수 있다. 여기에서, 마이크로 발광 다이오드 칩은 1 내지 100 마이크로미터의 스케일을 가질 수 있으나, 이에 한정되지 않고, 서브 픽셀 영역 중 화소 회로(PC)가 차지하는 회로 영역을 제외한 나머지 발광 영역의 크기보다 작은 크기를 가질 수 있다.
선택적으로, 제2 서브 픽셀(SPb)의 화소 회로(PC)는 생략될 수 있으며, 이 경우, 제2 서브 픽셀(SPb)의 발광 소자(ED)는 제1 서브 픽셀(SPa)의 화소 회로(PC)에 구성된 구동 박막 트랜지스터(T2)로부터 제2 메쉬 전원 라인(PL2)으로 흐르는 전류에 의해 발광할 수 있다. 또한, 제2 서브 픽셀(SPb)의 화소 회로(PC)에 구성된 스위칭 박막 트랜지스터(T1)는 생략될 수 있으며, 이 경우, 제2 서브 픽셀(SPb)의 화소 회로(PC)에 구성된 구동 박막 트랜지스터(T2)는 제1 서브 픽셀(SPa)의 화소 회로(PC)에 구성된 스위칭 박막 트랜지스터(T1)로부터 공급되는 전압 및/또는 커패시터(Cst)의 전압에 의해 턴-온될 수 있다.
복수의 단위 픽셀들(UP) 각각은 기판(100)의 제1 방향(X)으로 인접한 적어도 3개의 서브 픽셀(SP)을 포함할 수 있다. 여기에서, 하나의 단위 픽셀(UP)은 컬러 영상을 표시하는 최소 단위로 정의될 수 있다. 예를 들어, 하나의 단위 픽셀(UP)은 적색 서브 픽셀, 녹색 서브 픽셀, 및 청색 서브 픽셀을 포함할 수 있다.
하나의 단위 픽셀(UP)을 구성하는 적어도 3개의 서브 픽셀(SP)은 발광 다이오드 표시 장치의 해상도에 따라 설정된 크기에 따라 단위 픽셀 영역 내에 배치되는데, 단위 픽셀 영역의 정중앙부에 집중적으로 모여 배치될 수 있다. 이에 따라, 단위 픽셀 영역은 서브 픽셀 배치 영역을 제외한 나머지 여유 공간을 가질 수 있다.
제1 메쉬 전원 라인(PL1)은 기판(100) 상에 메쉬 형태로 형성되어 복수의 서브 픽셀(SP) 각각에 제1 구동 전원을 공급할 수 있다. 일 예에 따르면, 제1 메쉬 전원 라인(PL1)은 제1 전원 공급 라인(PL1a), 복수의 제1 화소 전원 라인들(PL1b), 및 제1 전원 브리지 라인(PL1c)을 포함한다.
제1 전원 공급 라인(PL1a)은 제1 방향(X)을 따라 복수의 단위 픽셀(UP)의 일측에 배치될 수 있다. 제1 전원 공급 라인(PL1a)은 데이터 라인(DL)과 나란하게 배치되고 복수의 단위 픽셀들(UP) 각각의 첫번째 서브 픽셀(SP) 또는 마지막 서브 픽셀(SP)에 인접하게 배치될 수 있다. 이러한 제1 전원 공급 라인(PL1a)은 외부로부터 직접적으로 공급되는 제1 구동 전원을 해당 단위 픽셀(UP)에 마련된 복수의 제1 화소 전원 라인(PL1b) 각각에 공급하기 위한 제1 메인 전원 라인의 역할을 하기 때문에 상대적으로 두꺼운 선 폭을 가질 수 있다. 즉, 제1 전원 공급 라인(PL1a)은 제1 화소 전원 라인(PL1b) 보다 상대적으로 넓은 선 폭을 가질 수 있다.
복수의 제1 화소 전원 라인들(PL1b) 각각은 복수의 서브 픽셀들(SP) 각각에 배치될 수 있다. 복수의 제1 화소 전원 라인들(PL1b) 각각은 데이터 라인(DL)과 나란하게 배치되고 복수의 서브 픽셀(SP) 각각에 인접하게 배치된다. 이때, 복수의 제1 화소 전원 라인들(PL1b) 각각은 제1 방향(X)을 따라 배치된 복수의 서브 픽셀들(SP) 각각의 화소 회로(PC)에 개별적으로 연결되고, 제2 방향(Y)을 따라 배치된 복수의 서브 픽셀들(SP) 각각의 화소 회로(PC)에 공통적으로 연결된다. 이러한 복수의 제1 화소 전원 라인들(PL1b) 각각은 제1 전원 공급 라인(PL1a)으로부터 공급되는 제1 구동 전원을 해당하는 서브 픽셀(SP)의 화소 회로(PC)에 공급하는 역할을 하기 때문에 제1 전원 공급 라인(PL1a) 보다 상대적으로 얇은 선 폭을 가질 수 있다.
제1 전원 브리지 라인(PL1c)은 제1 전원 공급 라인(PL1a)과 복수의 제1 화소 전원 라인들(PL1b) 각각을 서로 연결함으로써 제1 메쉬 전원 라인(PL1)이 메쉬 형태를 갖도록 할 수 있다. 제1 전원 브리지 라인(PL1c)은 제1 방향(X)과 나란하게 배치되어 제1 전원 공급 라인(PL1a) 및 복수의 제1 화소 전원 라인들(PL1b) 각각과 교차할 수 있다. 제1 전원 브리지 라인(PL1c)은 제1 전원 공급 라인(PL1a)과 복수의 제1 화소 전원 라인들(PL1b) 각각과 다른 층에 형성되고, 제1 브리지 컨택홀을 통해서 교차하는 제1 전원 공급 라인(PL1a) 및 복수의 제1 화소 전원 라인들(PL1b) 각각에 전기적으로 연결될 수 있다. 제1 전원 브리지 라인(PL1c)은 제2 방향(Y)을 기준으로, 복수의 단위 픽셀들(UP) 각각의 상측 및 하측 중 적어도 하나에 배치될 수 있다.
제2 메쉬 전원 라인(PL2)은 기판(100) 상에 메쉬 형태로 형성되어 복수의 서브 픽셀들(SP) 각각에 제2 구동 전원을 공급할 수 있다. 일 예에 따르면, 제2 메쉬 전원 라인(PL2)은 제2 전원 공급 라인(PL2a), 복수의 제2 화소 전원 라인들(PL2b), 및 제2 전원 브리지 라인(PL2c)을 포함한다.
제2 전원 공급 라인(PL2a)은 제1 방향(X)을 따라 복수의 단위 픽셀(UP)의 일측과 다른 타측에 배치될 수 있다. 제2 전원 공급 라인(PL2a)은 하나의 단위 픽셀(UP)을 사이에 두고 제1 전원 공급 라인(PL1a)과 나란하게 배치되고, 복수의 단위 픽셀들(UP) 각각의 첫번째 서브 픽셀(SP) 또는 마지막 서브 픽셀(SP)에 인접하게 배치될 수 있다. 제2 전원 공급 라인(PL2a)은 외부로부터 직접적으로 공급되는 제2 구동 전원을 해당 단위 픽셀(UP)에 마련된 복수의 제2 화소 전원 라인들(PL2b) 각각에 공급하기 위한 제2 메인 전원 라인의 역할을 하기 때문에 상대적으로 두꺼운 선 폭을 가질 수 있다. 즉, 제2 전원 공급 라인(PL2a)은 제2 화소 전원 라인(PL2b) 보다 상대적으로 넓은 선 폭을 가질 수 있다.
복수의 제2 화소 전원 라인들(PL2b) 각각은 복수의 서브 픽셀(SP) 각각에 배치될 수 있다. 복수의 제2 화소 전원 라인들(PL2b) 각각은 해당하는 서브 픽셀(SP)을 사이에 두고 제1 화소 전원 라인(PL2b)과 나란하도록 복수의 서브 픽셀들(SP) 각각에 인접하게 배치될 수 있다. 이때, 복수의 제2 화소 전원 라인들(PL2b) 각각은 제1 방향(X)을 따라 배치된 복수의 서브 픽셀들(SP) 각각의 발광 소자(ED)에 개별적으로 연결되고, 제2 방향(Y)을 따라 배치된 복수의 서브 픽셀들(SP) 각각의 발광 소자(ED)에 공통적으로 연결될 수 있다. 이러한 복수의 제2 화소 전원 라인들(PL2b) 각각은 제2 전원 공급 라인(PL2a)으로부터 공급되는 제2 구동 전원을 해당하는 서브 픽셀(SP)의 발광 소자(ED)에 공급하는 역할을 하기 때문에 제2 전원 공급 라인(PL2a) 보다 상대적으로 얇은 선 폭을 가질 수 있다.
복수의 제2 전원 브리지 라인들(PL2c) 각각은 제2 전원 공급 라인(PL2a)과 복수의 제2 화소 전원 라인들(PL2b) 각각을 서로 연결함으로써 제2 메쉬 전원 라인(PL2)이 메쉬 형태를 갖도록 할 수 있다. 제2 전원 브리지 라인(PL2c)은 제1 방향(X)과 나란하게 배치되어 제2 전원 공급 라인(PL2a) 및 복수의 제2 화소 전원 라인들(PL2b) 각각과 교차할 수 있다. 이러한 제2 전원 브리지 라인(PL2c)은 제2 전원 공급 라인(PL2a)과 복수의 제2 화소 전원 라인들(PL2b) 각각과 다른 층에 형성되고, 제2 브리지 컨택홀을 통해서 교차하는 제2 전원 공급 라인(PL2a) 및 복수의 제2 화소 전원 라인들(PL2b) 각각에 전기적으로 연결될 수 있다. 제2 전원 브리지 라인(PL2c)은 제2 방향(Y)을 기준으로, 복수의 단위 픽셀들(UP) 각각의 상측과 하측 중 적어도 하나에 배치될 수 있다.
도 7은 도 6에 도시된 서브 픽셀의 단면 구조를 설명하기 위한 도면이고, 도 8은 도 7에 도시된 발광 소자의 구조를 설명하기 위한 단면도이다.
도 7 및 도 8을 참조하면, 서브 픽셀(SP)은 화소 회로(PC), 제1 평탄화층(110), 오목부(120), 반사 패턴(130), 발광 소자(ED), 평탄화층(150), 제1 전극 연결 패턴(ECP1), 제2 전극 연결 패턴(ECP2), 및 화소 분리층(160)을 포함한다.
화소 회로(PC)는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 및 커패시터(C)를 포함한다. 이러한 화소 회로(PC)는 전술한 바와 동일하므로, 이에 대한 구체적인 설명은 생략하기로 하고, 이하 구동 박막 트랜지스터(T2)의 구조를 예를 들어 설명하기로 한다.
구동 박막 트랜지스터(T2)는 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
게이트 전극(GE)은 기판(100) 상에 게이트 라인(GL)과 함께 형성된다. 이러한 게이트 전극(GE)은 게이트 절연층(101)에 의해 덮일 수 있다. 게이트 절연층(101)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
반도체층(SCL)은 게이트 전극(GE)과 중첩되도록 게이트 절연층(101) 상에 미리 설정된 패턴(또는 섬) 형태로 마련될 수 있다. 이러한 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있지만, 이에 제한되지 않는다.
오믹 컨택층(OCL)은 반도체층(SCL) 상에 미리 설정된 패턴(또는 섬) 형태로 마련될 수 있다. 여기에서, 오믹 컨택층(PCL)은 반도체층(SCL)과 소스/드레인 전극(SE, DE) 간의 오믹 컨택을 위한 것으로, 생략 가능하다.
소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 오믹 컨택층(OCL)의 일측 상에 형성될 수 있다.
드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 오믹 컨택층(OCL)의 타측 상에 형성될 수 있다. 드레인 전극(DE)은 소스 전극(SE)과 함께 형성되는 것으로, 인접한 제1 화소 전원 라인(PL1b)으로부터 분기되거나 돌출될 수 있다.
게이트 절연층(101) 상에는 소스 전극(SE)과 드레인 전극(DE)들과 함께 데이터 라인(DL), 제1 메쉬 전원 라인(PL1)의 제1 전원 공급 라인(PL1a)과 제1 화소 전원 라인(PL1b), 및 제2 메쉬 전원 라인(PL2)의 제2 전원 공급 라인(PL2a)과 제2 화소 전원 라인(PL2b)이 형성될 수 있다.
부가적으로, 화소 회로(PC)를 구성하는 스위칭 박막 트랜지스터(T1)는 구동 박막 트랜지스터(T2)와 동일한 구조로 형성될 수 있다. 이때, 스위칭 박막 트랜지스터(T1)에서, 게이트 전극은 게이트 라인(GL)으로부터 분기되거나 돌출되고, 제1 소스/드레인 전극은 데이터 라인(DL)으로부터 분기되거나 돌출되며, 제2 소스/드레인 전극은 게이트 절연층(101)에 마련된 비아홀을 통해서 구동 박막 트랜지스터(T2)의 게이트 전극(GE)과 연결될 수 있다.
화소 회로(PC)는 층간 절연층(103)에 의해 덮일 수 있다. 층간 절연층(103)은 구동 박막 트랜지스터(T2)를 포함하는 화소 회로(PC)를 덮도록 기판(100)의 전면(Front Surface) 전체에 마련될 수 있다. 일 예에 따르면, 층간 절연층(103)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 무기 물질로 이루어지거나 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질로 이루어질 수 있다. 층간 절연층(103)은 생략될 수 있다.
제1 평탄화층(110)은 화소 회로(PC)를 덮도록 기판(100)의 전면(Front Surface) 전체에 마련되거나 층간 절연층(103)을 덮도록 기판(100)의 전면(全面) 전체에 마련될 수 있다. 제1 평탄화층(110)은 화소 회로(PC)를 보호하면서 층간 절연층(103) 상에 평탄면을 제공할 수 있다. 일 예에 따르면, 제1 평탄화층(110)은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질로 이루어질 수 있으나, 공정의 편의를 위해 포토 아크릴 물질로 이루어지는 것이 바람직하다.
오목부(120)는 서브 픽셀(SP)에 정의된 서브 픽셀 영역의 발광 영역에 마련되어 발광 소자(ED)를 수납할 수 있다. 일 예에 따르면, 오목부(120)는 제1 평탄화층(110)으로부터 일정한 깊이를 가지도록 오목하게 마련될 수 있다. 이때, 오목부(120)는 발광 소자(ED)의 두께(또는 전체 높이)에 대응되는 깊이를 가지도록 제1 평탄화층(110)의 상면(110a)으로부터 오목하게 마련된 수납 공간을 포함할 수 있다. 여기에서, 오목부(120)의 바닥면은 발광 소자(ED)의 두께에 기초하여 제1 평탄화층(110)의 일부, 제1 평탄화층(110)의 전체, 제1 평탄화층(110)의 전체와 층간 절연층(103)의 일부, 또는 제1 평탄화층(110)과 층간 절연층(103) 및 게이트 절연층(101)의 전체가 제거되어 형성될 수도 있다. 예를 들어, 오목부(120)는 제1 평탄화층(110)의 상면으로부터 2~6 마이크로미터의 깊이를 가지도록 마련될 수 있다. 이러한 오목부(120)는 발광 소자(ED)의 후면(또는 하면)보다 넓은 크기를 갖는 홈(groove) 또는 컵(cup) 형태를 가질 수 있다.
일 예에 따르면, 오목부(120)는 바닥면과 제1 평탄화층(110)의 상면(110a) 사이에 마련된 경사면을 포함할 수 있으며, 이러한 경사면은 발광 소자(ED)로부터 방출되는 광을 오목부(120)의 전방 쪽으로 진행시키는 역할을 할 수 있다.
오목부(120)는 서브 픽셀(SP)에 정의된 서브 픽셀 영역의 발광 영역과 중첩되는 제1 평탄화층(110)에 오목하게 형성되어 정렬 마크의 역할을 함으로써 발광 소자(ED)를 기판(100) 상에 실장하는 전사(transfer) 공정시 발생되는 기판(100)과 발광 소자(ED) 간의 오정렬을 최소화할 수 있다. 또한, 오목부(120)는 발광 소자(ED)로부터 입사되는 광을 반사시키는 경사면을 포함함으로써 발광 소자(ED)에서 방출되는 광의 외부 추출 효율을 증가시키는 역할을 할 수 있다.
반사 패턴(130)은 오목부(120)에 형성되어 발광 소자(ED)를 지지할 수 있다. 반사 패턴(130)은 오목부(120)의 경사면과 바닥면에 일정한 두께를 가지도록 형성되며, 오목부(120)의 상부를 둘러싸는 제1 평탄화층(110)의 상면(110a)에 추가로 형성될 수 있다. 반사 패턴(130)은 반사율이 높은 금속 물질을 포함할 수 있다. 예를 들어, 반사 패턴(130)은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)과 같은 다층 구조로 형성되거나, 구리(Cu), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 마그네슘(Mg), 칼슘(Ca), 또는 바륨(Ba) 중에서 선택된 어느 하나의 물질 또는 2 이상의 합금 물질로 이루어진 단층 구조를 포함할 수 있다. 경우에 따라서, 반사 패턴(130)은 ITO 등과 같은 투명 전극 물질로 형성될 수도 있다. 반사 패턴(130)은 오목부(120)에 배치되는 발광 소자(ED)의 후면과 측면들을 둘러싸도록 형성됨으로써 발광 소자(ED)에서 방출되는 광의 외부 추출 효율을 더욱 증가시키는 역할을 할 수 있다.
발광 소자(ED)는 오목부(120)에 실장되어 화소 회로(PC)와 제2 화소 전원 라인(PL2b)에 전기적으로 연결됨으로써 화소 회로(PC), 즉 구동 박막 트랜지스터(T2)로부터 제2 화소 전원 라인(PL2b)으로 흐르는 전류에 의해 발광할 수 있다. 일 예에 따르면, 발광 소자(ED)는 발광층(EL), 제1 전극(또는 애노드 단자)(E1), 및 제2 전극(또는 캐소드 단자) (E2)을 포함할 수 있다.
발광층(EL)은 제1 전극(E1)과 제2 전극(E2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 발광할 수 있다. 일 예에 따르면, 발광층(EL)은 제 1 반도체층(SL1), 활성층(ACL), 및 제 2 반도체층(SL2)을 포함할 수 있다.
제 1 반도체층(SL1)은 활성층(ACL)에 전자를 제공할 수 있다. 일 예에 따르면, 제1 반도체층(SL1)은 n-GaN계 반도체 물질로 이루어질 수 있으며, n-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 여기에서, 제1 반도체층(SL1)의 도핑에 사용되는 불순물로는 Si, Ge, Se, Te, 또는 C 등이 사용될 수 있다.
활성층(ACL)은 제1 반도체층(SL1)의 일측 상에 마련될 수 있다. 이러한 활성층(ACL)은 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW; Multi Quantum Well) 구조를 갖는다. 일 예에 따른 활성층(ACL)은 InGaN/GaN 등의 다중 양자 우물 구조를 가질 수 있다.
제2 반도체층(SL2)은 활성층(ACL) 상에 마련되어, 활성층(ACL)에 정공을 제공할 수 있다. 일 예에 따르면, 제2 반도체층(SL2)은 p-GaN계 반도체 물질로 이루어질 수 있으며, p-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 여기에서, 제2 반도체층(SL2)의 도핑에 사용되는 불순물로는 Mg, Zn, 또는 Be 등이 이용될 수 있다.
제1 전극(E1)은 제2 반도체층(SL2) 상에 마련될 수 있다. 이러한 제1 전극(E1)은 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 연결될 수 있다.
제2 전극(E2)은 활성층(ACL)과 제2 반도체층(SL2)으로부터 전기적으로 분리되도록 제1 반도체층(SL1)의 타측 상에 마련될 수 있다. 제2 전극(E2)은 제2 화소 전원 라인(PL2b)과 연결될 수 있다.
일 예에 따르면, 제1 및 제2 전극들(E1, E2) 각각은 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, 또는 Cr 등의 금속 물질 및 그 합금 중 하나 이상을 포함한 물질로 이루어질 수 있다. 다른 예에 따르면, 제1 및 제2 전극들(E1, E2) 각각은 투명 도전성 재질로 이루어질 수 있으며, 투명 도전성 재질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등이 될 수 있지만, 이에 한정되지 않는다.
부가적으로, 제1 반도체층(SL1)과 활성층(ACL) 및 제2 반도체층(SL2) 각각은 반도체 기판 상에 순차적으로 적층되는 구조로 마련될 수 있다. 여기에서, 반도체 기판은 사파이어 기판(sapphire substrate) 또는 실리콘 기판 등의 반도체 물질을 포함할 수 있다. 이러한 반도체 기판은 제1 반도체층(SL1)과 활성층(ACL) 및 제2 반도체층(SL2) 각각을 성장시키기 위한 성장용 기판으로 사용된 후, 기판 분리 공정에 의해 제1 반도체층(SL1)으로부터 분리될 수 있다. 여기에서, 기판 분리 공정은 레이저 리프트 오프(Laser Lift Off) 또는 케미컬 리프트 오프(Chemical Lift Off) 등이 될 수 있다. 이에 따라, 발광 소자(ED)에서 성장용 반도체 기판이 제거됨에 따라 발광 소자(ED)는 상대적으로 얇은 두께를 가질 수 있으며, 이로 인하여 각 서브 픽셀(SP)에 마련된 오목부(120)에 수납될 수 있다.
발광 소자(ED)는 제1 전극(E1)과 제2 전극(E2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 발광할 수 있다. 발광 소자(ED)에서 방출되는 광은 제 1 및 제2 전극(E1, E2) 각각을 투과하여 외부로 방출될 수 있다. 다시 말하여, 발광 소자(ED)에서 방출되는 광은 제1 및 제2 전극(E1, E2) 각각을 투과하여 오목부(120)의 바닥면을 향하는 제1 방향과 반대되는 제2 방향으로 방출되어 영상을 표시한다.
발광 소자(ED)는 화소 회로(PC)와 연결되는 제1 및 제2 전극(E1, E2)을 갖는 제1 부분(또는 전면부)(FP), 및 제1 부분(FP)과 반대되는 제2 부분(또는 후면부)(RP)을 포함할 수 있다. 이때, 제1 부분(FP)은 제2 부분(RP)보다 오목부(120)의 바닥면으로부터 상대적으로 멀리 이격될 수 있다. 여기에서, 제1 부분(FP)은 제2 부분(RP)보다 작은 크기를 가질 수 있으며, 이 경우, 발광 소자(ED)는 제1 부분(FP)과 대응되는 윗변과 제2 부분(RP)과 대응되는 밑변을 갖는 사다리꼴 형태의 단면을 가질 수 있다. 이와 같은, 발광 소자(ED)는 접착 부재(140)를 매개로 하여 오목부(120)의 바닥면에 접착될 수 있다.
접착 부재(140)는 오목부(120)와 발광 소자(ED) 사이에 개재되어 발광 소자(ED)를 오목부(120)의 바닥면에 접착시킴으로써 발광 소자(ED)를 1차적으로 고정할 수 있다. 일 예에 따르면, 접착 부재(140)는 발광 소자(ED)의 제2 부분(RP), 즉 제 1 반도체층(SL1)의 이면에 부착(또는 코팅)되어 발광 소자의 실장 공정시 오목부(120)에 접착될 수 있다.
제2 평탄화층(150)은 발광 소자(ED)를 덮도록 제1 평탄화층(110) 상에 마련될 수 있다. 즉, 제2 평탄화층(150)은 제1 평탄화층(110)의 상면, 발광 소자(ED)가 수납된 오목부(120)의 나머지 수납 공간의 전면(前面)을 모두 덮을 수 있을 정도의 두께를 가지도록 제1 평탄화층(110) 상에 마련될 수 있다.
제2 평탄화층(150)은 제1 평탄화층(110) 상에 평탄면을 제공할 수 있다. 또한, 제2 평탄화층(150)은 발광 소자(ED)가 수납된 오목부(120)의 나머지 수납 공간에 매립됨으로써 발광 소자(ED)의 위치를 고정하는 역할을 한다.
제1 전극 연결 패턴(ECP1)은 발광 소자(ED)의 제1 전극(E1)을 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 연결하는 것으로, 애노드 전극으로 정의될 수 있다. 일 예에 따른 제1 전극 연결 패턴(ECP1)은 발광 소자(ED)의 제1 전극(E1)과 구동 박막 트랜지스터(T2)에 중첩되는 제2 평탄화층(150)의 상면(150a)에 마련될 수 있다.
일 예에 따르면, 제1 전극 연결 패턴(ECP1)의 일측은 층간 절연층(103)과 제1 평탄화층(110) 및 제2 평탄화층(150)을 관통하여 마련된 제1 회로 컨택홀(CCH1)을 통해서 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 전기적으로 연결된다. 예를 들어, 제2 평탄화층(150)의 타측은 발광 소자(ED)의 제1 전극(E1)과 중첩되도록 제2 평탄화층(150)에 마련된 제1 전극 컨택홀(ECH1)을 통해서 발광 소자(ED)의 제1 전극(E1)에 전기적으로 연결될 수 있다. 발광 소자(ED)의 제1 전극(E1)은 제1 전극 연결 패턴(ECP1)을 통해서 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 이러한 제1 전극 연결 패턴(ECP1)은 발광 다이오드 표시 장치가 전면 발광(top emission) 방식일 경우, 투명 도전 물질로 이루어지고, 발광 다이오드 표시 장치가 후면 발광(bottom emission) 방식일 경우, 광 반사 도전 물질로 이루어질 수 있다. 여기에서, 투명 도전 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등이 될 수 있지만, 이에 한정되지 않는다. 광 반사 도전 물질은 상기 반사 패턴(130)과 동일한 물질로 이루어질 수 있다.
추가적으로, 제1 전극 연결 패턴(ECP1)의 일측은 제1 금속 패턴(121)을 통해서 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 전기적으로 연결된다. 제1 금속 패턴(121)은 제 1 회로 컨택홀(CCH1)을 통해서 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 전기적으로 연결되도록 반사 패턴(120)과 함께 형성되는 것으로, 반사 패턴(120)과 동일한 물질로 이루어진다. 이러한 제1 금속 패턴(121)은 제1 전극 연결 패턴(ECP1)의 일측과 구동 박막 트랜지스터(T2)의 소스 전극(SE) 사이의 중간 연결층의 역할을 하며, 제1 회로 컨택홀(CCH1)의 깊이로 인하여 제1 전극 연결 패턴(ECP1)의 일측이 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 전기적으로 연결되지 않는 컨택 불량을 방지하는 역할을 한다.
제2 전극 연결 패턴(ECP2)은 발광 소자(ED)의 제2 전극(E2)과 제2 화소 전원 라인(PL2b)을 전기적으로 연결하는 것으로, 캐소드 전극으로 정의될 수 있다. 제2 전극 연결 패턴(ECP2)은 발광 소자(ED)의 제2 전극(E2)과 중첩되면서 제2 화소 전원 라인(PL2b)과 중첩되는 제2 평탄화층(150)의 상면(150a)에 마련된다. 여기에서, 제2 전극 연결 패턴(ECP2)은 제1 전극 연결 패턴(ECP1)과 동일한 물질로 이루어질 수 있다.
일 예에 따르면, 제2 전극 연결 패턴(ECP2)의 일측은 제2 화소 전원 라인(PL2b)과 중첩되는 게이트 절연층(101)과 층간 절연층(103)과 제1 평탄화층(110) 및 제2 평탄화층(150)을 관통하여 마련된 제2 회로 컨택홀(CCH2)을 통해서 제2 화소 전원 라인(PL2b)에 전기적으로 연결될 수 있다. 일 예에 따르면, 제2 전극 연결 패턴(ECP2)의 타측은 발광 소자(ED)의 제2 전극(E2)과 중첩되도록 제2 평탄화층(150)에 마련된 제2 전극 컨택홀(ECH2)을 통해서 발광 소자(ED)의 제2 전극(E2)에 전기적으로 연결된다. 이에 따라, 발광 소자(ED)의 제2 전극(E2)은 제2 전극 연결 패턴(ECP2)을 통해서 제2 화소 전원 라인(PL2b)과 전기적으로 연결된다.
추가적으로, 제2 전극 연결 패턴(ECP2)의 일측은 제2 금속 패턴(123)을 통해서 제2 화소 전원 라인(PL2b)과 전기적으로 연결될 수 있다. 제2 금속 패턴(123)은 제2 회로 컨택홀(CCH2)을 통해서 제2 화소 전원 라인(PL2b)과 전기적으로 연결되도록 반사 패턴(120)과 함께 형성되는 것으로, 반사 패턴(120)과 동일한 물질로 이루어질 수 있다. 이러한 제2 금속 패턴(123)은 제2 전극 연결 패턴(ECP2)의 일측과 제2 화소 전원 라인(PL2b) 사이의 중간 연결층의 역할을 하며, 제2 회로 컨택홀(CCH2)의 깊이로 인하여 제2 전극 연결 패턴(ECP2)의 일측이 제2 화소 전원 라인(PL2b)과 전기적으로 연결되지 않는 컨택 불량을 방지하는 역할을 한다.
일 예에 따르면, 제1 전극 연결 패턴(ECP1)과 제2 전극 연결 패턴(ECP2)은 제1 및 제2 회로 컨택홀(CCH1, CCH2), 및 제1 및 제2 전극 컨택홀(ECH1, ECH2)을 포함하는 제2 평탄화층(150) 상에 전극 물질을 증착하는 증착 공정과 포토리소그라피 공정 및 식각 공정을 이용한 전극 패터닝 공정에 의해 동시에 마련될 수 있다. 이에 따라, 본 출원은 발광 소자(ED)를 화소 회로(PC)에 연결하는 제1 전극 연결 패턴(ECP1)과 제2 전극 연결 패턴(ECP2)을 동시에 형성할 수 있으므로, 전극 연결 공정을 단순화할 수 있으며, 발광 소자(ED)와 화소 회로(PC)를 연결하는 공정 시간을 크게 단축시키고, 이를 통해서 발광 다이오드 표시 장치의 생산성을 향상시킬 수 있다.
화소 분리층(160)은 발광 소자(ED)의 발광에 따른 개구 영역을 정의한다. 즉, 화소 분리층(160)은 서브 픽셀(SP)의 개구 영역을 제외한 나머지 제2 평탄화층(150)과 제1 전극 연결 패턴(ECP1) 및 제2 전극 연결 패턴(ECP1)을 덮도록 형성될 수 있다. 이러한 화소 분리층(160)은 서브 픽셀(SP)의 개구 영역을 정의하기 위한 개구부(161)를 포함할 수 있다.
화소 분리층(160)은 인접한 서브 픽셀들(SP) 간의 혼색으로 원천적으로 차단하여 디스플레이 장치의 블랙 휘도를 감소시켜 디스플레이 장치가 리얼 블랙(real black)을 구현할 수 있도록 한다. 이를 위해, 화소 분리층(160)은 광차단 물질 또는 광흡수 물질을 포함할 수 있다. 예를 들어, 화소 분리층(160)은 블랙 매트릭스일 수 있다.
추가적으로, 발광 소자(ED)가 백색 광을 방출하도록 구성된 경우, 서브 픽셀(SP)는 화소 분리층(160)의 개구부(161)에 형성된 컬러필터를 더 포함할 수 있다. 컬러필터는 발광 소자(ED)에서 방출되는 백색 광 중에서 해당 서브 픽셀에 해당되는 색상의 파장을 갖는 광만을 투과시킬 수 있다. 예를 들어, 컬러필터는 적색 컬러필터, 녹색 컬러필터, 또는 청색 컬러필터를 포함할 수 있다. 추가적으로, 컬러필터는 색재현율을 증가시키기 위한 형광체 또는 양자점 입자를 포함할 수도 있다.
한편, 본 출원에 따른 디스플레이 장치에서, 제1 평탄화층(110)에 형성되는 오목부(120)는 전술한 바와 같이 발광 소자(ED)의 전사(transfer) 공정시 발생되는 오정렬을 최소화하고 발광 소자(ED)에서 방출되는 광의 외부 추출 효율을 향상시킬 수 있는 효과를 제공하기 위해 형성되는 것이 바람직하지만, 반드시 이에 제한되지 않고 생략될 수도 있다. 오목부(120)가 생략되는 경우, 제1 평탄화층(110)의 상면(110a)은 기판(100)의 표시 영역(AA) 전체에 실질적으로 평면 형태로 이루어질 수 있으며, 발광 소자(ED)는, 전술한 접착 부재(140)를 매개로 하여, 서브 픽셀(SP)에 정의된 서브 픽셀 영역의 발광 영역과 중첩되는 제1 평탄층(110)의 상면(110a)에 부착될 수 있다.
추가적으로, 오목부(120)가 생략되는 경우, 발광 소자(ED)와 제1 평탄화층(110) 사이에는 평판 형태의 반사 패턴(130)이 마련될 수 있으며, 이 경우 발광 소자(ED)는 접착 부재(140)를 매개로 하여 반사 패턴(130)에 부착될 수 있다. 이러한 반사 패턴(130)은 기판(100) 상에 실장하는 전사(transfer) 공정시 기판(100)과 발광 소자(ED) 간의 정렬을 위한 정렬 마크(또는 정렬 패턴)의 역할을 함으로써 발광 소자(ED)의 전사(transfer) 공정시 발생되는 오정렬을 최소화할 수 있다. 선택적으로, 반사 패턴(130)의 상면은 발광 소자(ED)로부터 입사되는 광을 발광 소자(ED)의 제1 부분(FP) 쪽으로 반사시켜 최소화하고 발광 소자(ED)에서 방출되는 광의 외부 추출 효율을 향상시키기 위한 비평탄 구조물을 포함할 수 있다. 예를 들어, 비평탄 구조물은 요철 패턴 또는 마이크로 렌즈 패턴을 포함할 수 있다.
도 9는 도 2에 도시된 선 I-I'의 단면도이고, 도 10은 도 2에 도시된 선 II-II'의 단면도이다.
도 9 및 도 10을 참조하면, 제1 메쉬 전원 라인(PL1)은 제1 전원 공급 라인(PL1a), 복수의 제1 화소 전원 라인들(PL1b), 및 제1 전원 브리지 라인(PL1c)을 포함한다. 제1 전원 공급 라인(PL1a)은 제2 방향(Y)과 나란하도록 단위 픽셀(UP)의 일측에 마련된 제1 여유 공간(SA1)에 배치될 수 있다.
복수의 제1 화소 전원 라인들(PL1b) 각각은 제1 전원 공급 라인(PL1a)과 나란하도록 복수의 서브 픽셀들(SP) 각각의 일측에 배치된다. 이때, 복수의 제1 화소 전원 라인들(PL1b) 각각은 제1 전원 공급 라인(PL1a)과 전기적으로 분리될 수 있다.
제1 전원 브리지 라인(PL1c)은 제1 방향(X)과 나란하게 배치되고, 제1 전원 공급 라인(PL1a) 및 복수의 제1 화소 전원 라인들(PL1b) 각각과 교차할 수 있다. 제1 전원 브리지 라인(PL1c)은 복수의 제1 브리지 컨택홀들(BCH1)을 통해서 제1 전원 공급 라인(PL1a) 및 복수의 제1 화소 전원 라인들(PL1b) 각각에 전기적으로 연결될 수 있다. 즉, 복수의 제1 브리지 컨택홀들(BCH1) 각각은 제1 전원 브리지 라인(PL1c) 및 제1 전원 공급 라인(PL1a)의 교차부에 형성되고, 제1 전원 브리지 라인(PL1c)은 복수의 제1 브리지 컨택홀들(BCH1) 각각을 통해 제1 전원 공급 라인(PL1a)과 전기적으로 연결될 수 있다. 또한, 복수의 제1 브리지 컨택홀들(BCH1) 각각은 제1 전원 브리지 라인(PL1c) 및 제1 화소 전원 라인(PL1b)의 교차부에 형성되고, 제1 전원 브리지 라인(PL1c)은 복수의 제1 브리지 컨택홀들(BCH1) 각각을 통해 복수의 제1 화소 전원 라인들(PL1b) 각각과 전기적으로 연결될 수 있다.
따라서, 제1 메쉬 전원 라인(PL1)은 제1 전원 공급 라인(PL1a), 복수의 제1 화소 전원 라인들(PL1b) 및 제1 전원 브리지 라인(PL1c)이 복수의 서브 픽셀들(SP) 각각의 주변에서 서로 연결되어 메쉬 형태를 가짐으로써 패널 로드를 감소시킬 수 있고, 제1 구동 전원의 전압 강하를 최소화할 수 있다. 이때, 제1 전원 브리지 라인(PL1c)이 구리(Cu), 은(Ag), 알루미늄(Al), 또는 금(Au) 등의 저항이 낮은 금속 물질로 이루어질 경우, 패널 로드를 더욱 감소시킬 수 있고, 제 1구동 전원의 전압 강하를 더욱 감소시킬 수 있다.
제2 메쉬 전원 라인(PL2)은 제2 전원 공급 라인(PL2a), 복수의 제2 화소 전원 라인들(PL2b), 및 제2 전원 브리지 라인(PL2c)을 포함한다. 제2 전원 공급 라인(PL2a)은 제2 방향(Y)과 나란하도록 단위 픽셀(UP)의 타측에 마련된 제2 여유 공간(SA2)에 배치될 수 있다.
복수의 제2 화소 전원 라인들(PL2b) 각각은 제2 전원 공급 라인(PL2a)과 나란하도록 복수의 서브 픽셀들(SP) 각각의 일측에 배치된다. 이때, 복수의 제2 화소 전원 라인들(PL2b) 각각은 제2 전원 공급 라인(PL2a)과 전기적으로 분리될 수 있다.
제2 전원 브리지 라인(PL2c)은 제1 방향(X)과 나란하게 배치되고, 제2 전원 공급 라인(PL2a) 및 복수의 제2 화소 전원 라인들(PL2b) 각각과 교차할 수 있다. 제2 전원 브리지 라인(PL2c)은 복수의 제2 브리지 컨택홀들(BCH2)을 통해서 제2 전원 공급 라인(PL2a) 및 복수의 제2 화소 전원 라인들(PL2b) 각각에 전기적으로 연결될 수 있다. 즉, 복수의 제2 브리지 컨택홀들(BCH2) 각각은 제2 전원 브리지 라인(PL2c) 및 제2 전원 공급 라인(PL2a)의 교차부에 형성되고, 제2 전원 브리지 라인(PL2c)은 복수의 제2 브리지 컨택홀들(BCH2) 각각을 통해 제2 전원 공급 라인(PL2a)과 전기적으로 연결될 수 있다. 또한, 복수의 제2 브리지 컨택홀들(BCH2) 각각은 제2 전원 브리지 라인(PL2c) 및 제2 화소 전원 라인(PL2b)의 교차부에 형성되고, 제2 전원 브리지 라인(PL2c)은 복수의 제2 브리지 컨택홀들(BCH2) 각각을 통해 복수의 제2 화소 전원 라인들(PL2b) 각각과 전기적으로 연결될 수 있다.
따라서, 제2 메쉬 전원 라인(PL2)은 제2 전원 공급 라인(PL2a), 복수의 제2 화소 전원 라인들(PL2b) 및 제2 전원 브리지 라인(PL2c)이 복수의 서브 픽셀들(SP) 각각의 주변에서 서로 연결되어 메쉬 형태를 가짐으로써 패널 로드를 감소시킬 수 있고, 제2 구동 전원의 전압 상승을 최소화할 수 있다. 이때, 제2 전원 브리지 라인(PL2c)이 구리(Cu), 은(Ag), 알루미늄(Al), 또는 금(Au) 등의 저항이 낮은 금속 물질로 이루어질 경우, 패널 로드를 더욱 감소시킬 수 있고, 제2 구동 전원의 전압 상승을 더욱 감소시킬 수 있다.
도 11은 도 7에 도시된 단위 픽셀에 마련된 오목부를 설명하기 위한 평면도이고, 도 12는 도 11에 도시된 III-III'의 단면도이다.
도 11 및 도 12를 참조하면, 제1 단위 픽셀(UP1)을 구성하는 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3) 각각은 제1 평탄화층(110)의 상면으로부터 오목하게 마련된 오목부(130)를 포함한다.
먼저, 각 제1 단위 픽셀(UP1)에서, 제2 서브 픽셀(SP2)은 단위 픽셀 영역의 가운데에 마련되고, 제1 서브 픽셀(SP1)은 제2 서브 픽셀(SP2)의 일측에 마련되며, 제3 서브 픽셀(SP3)은 제2 서브 픽셀(SP2)의 타측에 마련될 수 있다.
제2 서브 픽셀(SP2)에 마련되는 오목부(130)는 평면적으로 사각 형태를 가지며, 제1 수평 축 방향(X)을 기준으로 오목부(130)의 중심 라인(CLg2)은 제2 서브 픽셀(SP2)의 제2 중심 라인(CL2)과 매칭된다. 예를 들어, 제2 서브 픽셀(SP2)의 오목부(130)는 제1 단위 픽셀(UP1)의 정중앙부에 마련될 수 있다. 이에 따라, 제2 서브 픽셀(SP2)에 마련된 오목부(130)의 중심부(또는 정중앙부)와 기판(100)의 외측면 사이의 거리(L)는 기준 픽셀 피치(P)의 절반 이하(P/2)로 설정될 수 있다.
제1 서브 픽셀(SP1)에 마련되는 오목부(130)는 평면적으로 사각 형태를 가지면서 제2 서브 픽셀(SP2)에 마련되는 오목부(130)에 근접하도록 마련된다. 즉, 제1 수평 축 방향(X)을 기준으로 제1 서브 픽셀(SP1)에 마련되는 오목부(130)의 중심 라인(CLg1)은 제1 서브 픽셀(SP1)의 중심 라인(CL1)으로부터 제1 거리(d1)만큼 제2 서브 픽셀(SP2) 쪽으로 이격된 위치에 마련될 수 있다.
제3 서브 픽셀(SP3)에 마련되는 오목부(130)는 평면적으로 사각 형태를 가지면서 제2 서브 픽셀(SP2)에 마련되는 오목부(130)에 근접하도록 마련될 수 있다. 즉, 제1 수평 축 방향(X)을 기준으로 제3 서브 픽셀(SP3)에 마련되는 오목부(130)의 중심 라인(CLg3)은 제3 서브 픽셀(SP3)의 중심 라인(CL3)으로부터 제2 거리(d2)만큼 제2 서브 픽셀(SP2) 쪽으로 이격된 위치에 마련된다.
각 제1 단위 픽셀(UP1)의 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3) 각각은 제1 수평 축 방향(X)을 기준으로 서로 동일한 폭(Wa)을 가질 수 있다.
각 제1 단위 픽셀(UP1)에서, 제 1 내지 제 3 서브 픽셀(SP1, SP2, SP3) 각각에 마련된 오목부(130)는 제1 단위 픽셀(UP1)의 정중앙부에 집중되도록 마련될 수 있다. 각 제1 단위 픽셀(UP1)은 설정된 해상도에 대응되는 제1 폭을 가지며, 복수의 제1 단위 픽셀(UP1)은 기준 픽셀 피치(P)를 가지도록 마련된다. 여기에서, 기준 픽셀 피치(P)는 제1 수평 축 방향(X)을 기준으로, 인접한 2개의 제1 단위 픽셀(UP1)의 중심부(또는 정중앙부) 사이의 거리로 정의될 수 있다. 다시 말하여, 기준 픽셀 피치(P)는 제1 수평 축 방향(X)을 기준으로 인접한 2개의 제1 단위 픽셀(UP1)에 마련된 동일한 서브 픽셀 사이의 거리로 정의될 수 있다. 즉, 기준 픽셀 피치(P)는 인접한 2개의 제1 단위 픽셀(UP1) 각각의 제2 서브 픽셀(SP2)에 배치된 발광 소자(ED) 사이의 거리로 정의될 수 있다. 예를 들어, 제1 단위 픽셀(UP1)이 적색 서브 픽셀(SP1), 녹색 서브 픽셀(SP2), 및 청색 서브 픽셀(SP3)로 구성될 수 있는데, 이 경우, 기준 픽셀 피치(P)는 제1 수평 축 방향(X)을 기준으로, 적색 서브 픽셀(SP1) 각각에 마련된 오목부(130)(또는 발광 소자(ED))들 간의 거리, 녹색 서브 픽셀(SP2) 각각에 마련된 오목부(130)들 간의 거리, 또는 녹색 서브 픽셀(SP2) 각각에 마련된 오목부(130)들 간의 거리일 수 있다.
제2 단위 픽셀(UP2)에서, 제2 서브 픽셀(SP2)은 단위 픽셀 영역의 가운데에 마련되고, 제1 서브 픽셀(SP1)은 제2 서브 픽셀(SP2)의 일측에 마련되며, 제3 서브 픽셀(SP3)은 제2 서브 픽셀(SP2)의 타측에 마련되면서 기판(100)의 외측면에 인접하게 마련될 수 있다. 여기에서, 기판(100)의 외측면은 기판(100)의 전면(Front Surface)(100a) 끝단과 수직을 이루는 측벽으로 정의되거나 외부로 노출되는 기판(100)의 최외곽 측면으로 정의될 수 있다. 즉, 기판(100)의 측벽은 외부로 직접 노출될 수 있고, 라우팅 라인과 보호층 등의 구조물에 의해 은폐되어 외부로 직접 노출되지 않을 수 있다. 따라서, 기판(100)의 외측면은 외부로 노출되는 기판(100)의 최외곽 측면으로 정의될 수 있다.
각 제2 단위 픽셀(UP2)에서 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3) 각각에 마련되는 오목부(130)는 제1 단위 픽셀(UP1)의 오목부와 동일하므로 이에 대한 중복 설명은 생략하기로 한다.
각 제2 단위 픽셀(UP2)에서, 제1 및 제2 서브 픽셀들(SP1, SP2) 각각은 제1 단위 픽셀(UP1)과 이웃하기 때문에 제1 단위 픽셀(UP1)의 서브 픽셀들의 폭과 동일한 폭(Wa)을 갖도록 마련될 수 있다.
반면에, 각 제2 단위 픽셀(UP2)의 제3 서브 픽셀(SP3)은 제1 및 제2 서브 픽셀(SP1, SP2)의 폭(Wa)은 좁은 폭(Wb)을 갖도록 마련된다. 구체적으로, 각 제2 단위 픽셀(UP2)에서 오목부(130)가 단위 픽셀에 정중앙부에 집중적으로 모여 마련되기 때문에 제3 서브 픽셀(SP3)의 영역 중 기판(100)의 비표시 영역에 인접한 영역 일부가 제거되더라도 해당 단위 픽셀(UP2)에 표시되는 영상의 화질에 아무런 영향을 미치지 않는다. 이에 따라, 제1 수평 축 방향(X)을 기준으로 제3 서브 픽셀(SP3)의 폭(Wb)은 제3 서브 픽셀(SP3)에 실장되는 발광 소자(ED)가 제3 서브 픽셀(SP3)의 중심 라인(CL3)을 기준으로 제2 서브 픽셀(SP2) 쪽으로 치우치는 거리(d2)만큼 감소될 수 있다. 이때, 제2 단위 픽셀(UP2)과 기판(100)의 외측면 사이의 최대 거리(L)는 복수의 제1 단위 픽셀들(UP1)이 갖는 기준 픽셀 피치(P)의 절반(P/2) 이하, 즉 기준 픽셀 피치(P)의 절반과 동일하거나 작도록 설정될 수 있다. 따라서, 본 예에 따른 발광 다이오드 표시 장치는 기판(100)의 베젤 영역에 인접한 제2 단위 픽셀(UP2) 중 제3 서브 픽셀(SP3)의 크기가 감소됨에 따라 멀티 스크린 장치에서 서로 연결된 표시 장치 사이의 경계부를 최소화하는데 적합한 베젤 폭을 갖는다.
도 13은 본 출원의 예에 따른 멀티 스크린 표시 장치를 설명하기 위한 도면이고, 도 14는 도 13에 도시된 선 IV-IV'의 단면도이다.
도 13 및 도 14를 참조하면, 멀티 스크린 표시 장치는 복수의 스크린 모듈들(300-1, 300-2, 300-3, 300-4) 및 하우징(400)을 포함한다.
복수의 스크린 모듈들(300-1, 300-2, 300-3, 300-4) 각각은 N(N은 2 이상의 양의 정수)*M(M은 2 이상의 양의 정수) 형태로 배치됨으로써 개별 영상을 표시하거나 하나의 영상을 분할하여 표시할 할 수 있다. 여기에서, 복수의 스크린 모듈들(300-1, 300-2, 300-3, 300-4) 각각은 도 1 내지 도 12에 도시된 본 출원에 따른 발광 다이오드 표시 장치를 포함하는 것으로, 이에 대한 중복 설명은 생략하기로 한다.
일 예에 따르면, 복수의 스크린 모듈(300-1, 300-2, 300-3, 300-4) 각각은 기판(100)의 외측벽의 외측면에 마련된 모듈 연결 부재(500)를 매개로 하여 측면끼리 서로 부착될 수 있다. 모듈 연결 부재(500)는 격자 형태로 배열된 인접한 2개의 스크린 모듈들(300-1, 300-2, 300-3, 300-4)을 측면끼리 연결함으로써 멀티 스크린 표시 장치를 구현할 수 있다. 예를 들어, 모듈 연결 부재(500)는 인접한 2개의 스크린 모듈들(300-1, 300-2, 300-3, 300-4) 사이의 공간을 최소화하기 위하여, 상대적으로 얇은 두께로 형성할 수 있는 접착제 또는 양면 테이프로 이루어지는 것이 바람직하다.
일 예에 따르면, 복수의 스크린 모듈들(300-1, 300-2, 300-3, 300-4) 각각에서, 제2 단위 픽셀(UP2)과 기판(100)의 외측벽의 외측면 사이의 최대 거리(L)는 복수의 제1 단위 픽셀들(UP1)이 갖는 기준 픽셀 피치(P)의 절반(P/2) 이하로 구현될 수 있다. 이에 따라, 모듈 연결 부재(500)를 사이에 두고 측면끼리 결합된 인접한 2개의 스크린 모듈들 각각의 제2 단위 픽셀(UP2) 간의 최대 거리는 기준 픽셀 피치(P) 이하를 가질 수 있다. 다시 말하여, 인접한 2개의 스크린 모듈들 각각의 제2 단위 픽셀(UP2) 간의 픽셀 피치는 스크린 모듈들 각각에 마련된 제1 단위 픽셀(UP1)의 기준 픽셀 피치(P)와 동일하거나 작을 수 있다. 따라서, 멀티 스크린 표시 장치는 복수의 스크린 모듈들(300-1, 300-2, 300-3, 300-4) 사이에 마련되는 경계부에 의한 암부 발생 영역이 최소화되거나 제거될 수 있고, 이로 인하여 전체 화면에 단절감이 최소화된 영상을 표시할 수 있다.
하우징(400)은 복수의 스크린 모듈(300-1, 300-2, 300-3, 300-4) 각각의 후면 가장자리를 지지하면서 복수의 스크린 모듈(300-1, 300-2, 300-3, 300-4)의 후면을 덮을 수 있다. 일 예에 따르면, 하우징(400)은 복수의 스크린 모듈들(300-1, 300-2, 300-3, 300-4)의 후면을 덮는 하우징 플레이트(410), 하우징 플레이트(410)에 수직하게 마련되어 복수의 스크린 모듈(300-1, 300-2, 300-3, 300-4) 각각의 후면 가장자리를 지지하는 하우징 측벽(430)을 포함할 수 있다.
일 예에 따르면, 하우징 플레이트(410)는 복수의 스크린 모듈(300-1, 300-2, 300-3, 300-4) 각각의 후면 전체를 덮는 단일 몸체로 이루어질 수 있다. 다른 예에 따르면, 하우징 플레이트(410)는 복수의 스크린 모듈(300-1, 300-2, 300-3, 300-4) 각각의 후면과 중첩되도록 복수의 분할 플레이트로 이루어질 수 있다.
하우징 측벽(430)은 복수의 스크린 모듈(300-1, 300-2, 300-3, 300-4) 각각의 후면 가장자리와 중첩되는 하우징 플레이트(410)의 상면으로부터 수직하게 설치되어 복수의 스크린 모듈들(300-1, 300-2, 300-3, 300-4) 각각의 후면 가장자리를 개별적으로 지지할 수 있다. 이때, 하우징 측벽은 모듈 지지 부재(450)를 통해 복수의 스크린 모듈들(300-1, 300-2, 300-3, 300-4) 각각의 후면 가장자리를 지지할 수 있다. 여기에서, 모듈 지지 부재(450)는 탄성 부재, 폼 패드, 양면 테이프 등으로 구현될 수 있다.
추가적으로, 하우징(400)은 하우징 플레이트(410)와 하우징 측벽(430)을 포함하는 복수의 모듈 하우징들을 포함할 수 있다. 복수의 모듈 하우징들 각각은 개별적으로 복수의 스크린 모듈들(300-1, 300-2, 300-3, 300-4)의 후면 가장자리를 지지하면서 복수의 스크린 모듈들(300-1, 300-2, 300-3, 300-4)의 후면을 덮을 수 있다. 이 경우, 하우징(400)은 복수의 모듈 하우징들 사이에 마련된 하우징 결합 부재(600)를 포함할 수 있다. 하우징 결합 부재(600)는 인접한 모듈 하우징 사이의 갭 공간에 삽입되고, 볼트 또는 스크류 등의 체결 부재에 의해 인접한 모듈 하우징 각각의 하우징 플레이트(410)에 고정될 수 있다.
이와 같은, 본 예에 따른 멀티 스크린 장치는 본 출원에 따른 발광 다이오드 표시 장치로 구성된 복수의 스크린 모듈(300-1, 300-2, 300-3, 300-4)를 포함함으로써 스크린 모듈(300-1, 300-2, 300-3, 300-4) 사이에 마련되는 경계부에 의한 암부 발생 영역이 최소화되거나 제거됨에 따라 전체 화면에 단절감이 최소화된 영상을 표시할 수 있다.
도 15a 및 도 15b는 종래의 멀티 스크린 표시 장치와 본 출원에 따른 멀티 스크린 표시 장치 각각에 표시되는 영상을 나타내는 도면들이다.
먼저, 도 15a를 참조하면, 종래의 멀티 스크린 표시 장치는 복수의 발광 다이오드 표시 장치들 각각의 표시 영역(AA)에만 영상이 표시됨으로써 복수의 발광 다이오드 표시 장치들 각각의 전면 케이스에 따른 베젤 영역(BA)으로 인하여 서로 연결된 표시 장치들 사이의 경계 부분에서 암부가 발생하게 되고, 이러한 경계 부분의 암부로 인하여 전체 화면에 단절된 영상이 표시되는 것을 알 수 있다.
반면에, 도 15b를 참조하면, 본 출원에 따른 멀티 스크린 표시 장치는 측면끼리 연결된 인접한 2개의 스크린 모듈들 각각의 제2 단위 픽셀 간의 픽셀 피치가 제1 단위 픽셀의 기준 픽셀 피치와 동일하거나 작음으로써 복수의 스크린 모듈 사이에 마련되는 경계부에 의한 암부 발생 영역이 최소화되거나 제거됨에 따라 전체 화면에 단절감이 최소화된 영상이 표시되는 것을 알 수 있다.
결과적으로, 본 출원에 따른 멀티 스크린 표시 장치는 복수의 스크린 모듈들이 격자 형태를 가지도록 측면끼리 연결되더라도 전체 화면에 단절감이 최소화된 하나의 영상을 표시할 수 있으며, 이를 통해 대형 크기의 화면에 표시되는 영상의 몰입도를 향상시킬 수 있다.
본 출원의 실시예에 따른 표시장치는 아래와 같이 설명될 수 있다.
본 출원에 따른 발광 다이오드 표시 장치는 기판, 기판의 중앙 영역에 마련된 제1 단위 픽셀, 및 중앙 영역의 제1 측에 위치한 기판의 제1 가장자리에 마련된 제2 단위 픽셀을 포함하고, 제1 단위 픽셀 및 제2 단위 픽셀 각각은 복수의 서브 픽셀들을 가지며, 제2 단위 픽셀은 상기 복수의 서브 픽셀들에 신호 인가를 위한 제1 패드부를 더 포함할 수 있다.
본 출원의 몇몇 실시예에 따르면, 제2 단위 픽셀은 상기 제1 단위 픽셀보다 작은 크기를 가질 수 있다.
본 출원의 몇몇 실시예에 따르면, 제1 단위 픽셀은 제1 방향을 따라 복수의 서브 픽셀들의 양측에 배치된 제1 및 제2 전원 공급 라인들 및 제1 방향과 직교하는 제2 방향을 따라 복수의 서브 픽셀들의 양측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고, 제1 전원 브리지 라인은 제1 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결하고, 제2 전원 브리지 라인은 제2 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결할 수 있다.
본 출원의 몇몇 실시예에 따르면, 제2 단위 픽셀은 제1 방향을 따라 제1 패드부의 반대측에 배치된 제2 전원 공급 라인 및 제1 방향과 직교하는 제2 방향을 따라 복수의 서브 픽셀들의 양측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고, 제2 전원 브리지 라인은 제2 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결할 수 있다.
본 출원의 몇몇 실시예에 따르면, 발광 다이오드 표시 장치는 중앙 영역의 제1 측과 다른 제2 측에 위치한 기판의 제2 가장자리에 마련되고, 복수의 서브 픽셀들 및 복수의 서브 픽셀들에 신호 인가를 위한 제2 패드부를 갖는 제3 단위 픽셀을 더 포함할 수 있다.
본 출원의 몇몇 실시예에 따르면, 제3 단위 픽셀은 제1 단위 픽셀보다 작은 크기를 가질 수 있다.
본 출원의 몇몇 실시예에 따르면, 제3 단위 픽셀은 제1 방향을 따라 복수의 서브 픽셀들의 양측에 배치된 제1 및 제2 전원 공급 라인들 및 제1 방향과 직교하는 제2 방향을 따라 제2 패드부의 반대측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고, 제1 전원 브리지 라인은 제1 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결하고, 제2 전원 브리지 라인은 제2 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결할 수 있다.
본 출원의 몇몇 실시예에 따르면, 발광 다이오드 표시 장치는 기판의 제1 가장자리와 제2 가장자리의 사이에 위치한 제1 모서리에 마련되고, 복수의 서브 픽셀들 및 복수의 서브 픽셀들에 신호 인가를 위한 제1 패드부 및 제2 패드부를 갖는 제4 단위 픽셀을 더 포함할 수 있다.
본 출원의 몇몇 실시예에 따르면, 제4 단위 픽셀은 제1, 제2 및 제3 단위 픽셀들보다 작은 크기를 가질 수 있다.
본 출원의 몇몇 실시예에 따르면, 제4 단위 픽셀은 제1 방향을 따라 제1 패드부의 반대측에 배치된 제2 전원 공급 라인 및 제1 방향과 직교하는 제2 방향을 따라 복수의 서브 픽셀들의 일측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고, 제2 전원 브리지 라인은 제2 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결할 수 있다.
본 출원의 몇몇 실시예에 따르면, 발광 다이오드 표시 장치는 중앙 영역의 제1 측과 반대되는 제3 측에 위치한 기판의 제3 가장자리에 마련되고, 복수의 서브 픽셀들을 갖는 제5 단위 픽셀을 더 포함할 수 있다.
본 출원의 몇몇 실시예에 따르면, 제5 단위 픽셀은 제1 단위 픽셀보다 작은 크기를 가질 수 있다.
본 출원의 몇몇 실시예에 따르면, 제5 단위 픽셀은 제1 방향을 따라 복수의 서브 픽셀들의 일측에 배치된 제1 전원 공급 라인 및 제1 방향과 직교하는 제2 방향을 따라 복수의 서브 픽셀들의 양측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고, 제1 전원 브리지 라인은 제1 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결할 수 있다.
본 출원의 몇몇 실시예에 따르면, 발광 다이오드 표시 장치는 기판의 제2 가장자리와 제3 가장자리의 사이에 위치한 제2 모서리에 마련되어, 복수의 서브 픽셀들 및 복수의 서브 픽셀들에 신호 인가를 위한 제2 패드부를 갖는 제6 단위 픽셀을 더 포함할 수 있다.
본 출원의 몇몇 실시예에 따르면, 제6 단위 픽셀은 제1, 제2, 제3 및 제5 단위 픽셀들보다 작은 크기를 가질 수 있다.
본 출원의 몇몇 실시예에 따르면, 제6 단위 픽셀은 제1 방향을 따라 복수의 서브 픽셀들의 일측에 배치된 제1 전원 공급 라인 및 제1 방향과 직교하는 제2 방향을 따라 제2 패드부의 반대측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고, 제1 전원 브리지 라인은 제1 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결할 수 있다.
본 출원의 몇몇 실시예에 따르면, 발광 다이오드 표시 장치는 중앙 영역의 제2 측과 반대되는 제4 측에 위치한 기판의 제4 가장자리에 마련되고, 복수의 서브 픽셀들을 갖는 제7 단위 픽셀을 더 포함할 수 있다.
본 출원의 몇몇 실시예에 따르면, 제7 단위 픽셀은 제1 단위 픽셀보다 작은 크기를 가질 수 있다.
본 출원의 몇몇 실시예에 따르면, 제7 단위 픽셀은 제1 방향을 따라 복수의 서브 픽셀들의 양측에 배치된 제1 및 제2 전원 공급 라인들 및 제1 방향과 직교하는 제2 방향을 따라 복수의 서브 픽셀들의 일측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고, 제1 전원 브리지 라인은 제1 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결하고, 제2 전원 브리지 라인은 제2 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결할 수 있다.
본 출원의 몇몇 실시예에 따르면, 발광 다이오드 표시 장치는 기판의 제1 가장자리와 제4 가장자리의 사이에 위치한 제3 모서리에 마련되어, 복수의 서브 픽셀들 및 복수의 서브 픽셀들에 신호 인가를 위한 제1 패드부를 갖는 제8 단위 픽셀을 더 포함할 수 있다.
본 출원의 몇몇 실시예에 따르면, 제8 단위 픽셀은 제1, 제2, 제3, 제5 및 제7 단위 픽셀들보다 작은 크기를 가질 수 있다.
본 출원의 몇몇 실시예에 따르면, 제8 단위 픽셀은 제1 방향을 따라 제1 패드부의 반대측에 배치된 제2 전원 공급 라인 및 제1 방향과 직교하는 제2 방향을 따라 복수의 서브 픽셀들의 일측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고, 제2 전원 브리지 라인은 제2 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결할 수 있다.
본 출원의 몇몇 실시예에 따르면, 발광 다이오드 표시 장치는 기판의 제3 가장자리와 제4 가장자리의 사이에 위치한 제4 모서리에 마련되어, 복수의 서브 픽셀들을 갖는 제9 단위 픽셀을 더 포함할 수 있다.
본 출원의 몇몇 실시예에 따르면, 제9 단위 픽셀은 제1, 제2, 제3, 제5 및 제7 단위 픽셀들보다 작은 크기를 가질 수 있다.
본 출원의 몇몇 실시예에 따르면, 제9 단위 픽셀은 제1 방향을 따라 복수의 서브 픽셀들의 일측에 배치된 제1 전원 공급 라인 및 제1 방향과 직교하는 제2 방향을 따라 복수의 서브 픽셀들의 일측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고, 제1 전원 브리지 라인은 제1 전원 공급 라인과 복수의 서브 픽셀들 각각을 연결할 수 있다.
본 출원에 따른 멀티 스크린 표시 장치는 발광 다이오드 표시 장치를 갖는 복수의 스크린 모듈 및 복수의 스크린 모듈을 측면끼리 연결하는 복수의 모듈 연결 부재를 포함하며, 발광 다이오드 표시 장치는 기판, 기판의 중앙 영역에 마련된 제1 단위 픽셀, 및 중앙 영역의 제1 측에 위치한 기판의 제1 가장자리에 마련된 제2 단위 픽셀을 포함하고, 제1 단위 픽셀 및 제2 단위 픽셀 각각은 복수의 서브 픽셀들을 가지며, 제2 단위 픽셀은 복수의 서브 픽셀들에 신호 인가를 위한 제1 패드부를 더 포함할 수 있다.
본 출원의 몇몇 실시예에 따르면, 모듈 연결 부재를 사이에 두고 인접한 2개의 스크린 모듈 각각의 단위 픽셀 간의 최대 거리는 제1 단위 픽셀의 기준 픽셀 피치 이하이며, 기준 픽셀 피치는 인접한 2개의 제1 단위 픽셀의 중심부 간의 거리일 수 있다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
10: 발광 다이오드 표시 장치 100: 기판
300: 스크린 모듈 400: 하우징
500: 모듈 연결 부재 600: 하우징 결합 부재

Claims (20)

  1. 기판;
    상기 기판의 중앙 영역에 마련된 제1 단위 픽셀;
    제1 방향을 따라 상기 중앙 영역의 제1 측에 위치하며, 상기 기판의 제1 가장자리에 마련된 제2 단위 픽셀;
    상기 제1 방향과 직교하는 제2 방향을 따라 상기 중앙 영역의 제2 측에 위치한 상기 기판의 제2 가장자리에 마련된 제3 단위 픽셀; 및
    상기 제2 방향을 따라 상기 제2측과 대향하는 제3측에 위치한 상기 기판의 제3 가장자리에 마련된 제4 단위 픽셀을 포함하고,
    상기 제1 단위 픽셀, 상기 제2 단위 픽셀, 상기 제3 단위 픽셀 및 제4 단위 픽셀 각각은 복수의 서브 픽셀들을 가지며,
    상기 복수의 서브 픽셀들 각각은 서로 동일한 크기를 갖고,
    상기 제2 단위 픽셀, 상기 제3 단위 픽셀 및 제4 단위 픽셀 각각은 상기 제1 단위 픽셀보다 작은 크기를 가지며, 여유 영역을 더 구비하여,
    상기 제2 간위 픽셀과 상기 여유 영역을 합한 크기는 상기 제1 단위 픽셀과 동일한 크기를 갖는, 발광 다이오드 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 단위 픽셀은,
    상기 제1 방향을 따라 상기 복수의 서브 픽셀들의 양측에 배치된 제1 및 제2 전원 공급 라인들; 및
    상기 제2 방향을 따라 상기 복수의 서브 픽셀들의 양측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고,
    상기 제1 전원 브리지 라인은 상기 제1 전원 공급 라인과 상기 복수의 서브 픽셀들 각각을 연결하고, 상기 제2 전원 브리지 라인은 상기 제2 전원 공급 라인과 상기 복수의 서브 픽셀들 각각을 연결하는, 발광 다이오드 표시 장치.
  3. 제 1 항에 있어서,
    상기 제2 단위 픽셀은,
    상기 제1 방향을 따라 상기 제1 단위 픽셀에 인접하여 배치된 제2 전원 공급 라인; 및
    상기 제2 방향을 따라 상기 복수의 서브 픽셀들의 양측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고,
    상기 제2 전원 브리지 라인은 상기 제2 전원 공급 라인과 상기 복수의 서브 픽셀들 각각을 연결하는, 발광 다이오드 표시 장치.
  4. 제 1 항에 있어서,
    상기 제3 단위 픽셀은,
    상기 제1 방향을 따라 상기 복수의 서브 픽셀들의 양측에 배치된 제1 및 제2 전원 공급 라인들; 및
    상기 제2 방향을 따라 상기 제1 단위 픽셀에 인접하여 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고,
    상기 제1 전원 브리지 라인은 상기 제1 전원 공급 라인과 상기 복수의 서브 픽셀들 각각을 연결하고, 상기 제2 전원 브리지 라인은 상기 제2 전원 공급 라인과 상기 복수의 서브 픽셀들 각각을 연결하는, 발광 다이오드 표시 장치.
  5. 제 1 항에 있어서,
    상기 제4 단위 픽셀은,
    제1 방향을 따라 상기 복수의 서브 픽셀들의 양측에 배치된 제1 및 제2 전원 공급 라인들; 및
    상기 제2 방향을 따라 상기 복수의 서브 픽셀들의 일측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고,
    상기 제1 전원 브리지 라인은 상기 제1 전원 공급 라인과 상기 복수의 서브 픽셀들 각각을 연결하고, 상기 제2 전원 브리지 라인은 상기 제2 전원 공급 라인과 상기 복수의 서브 픽셀들 각각을 연결하는, 발광 다이오드 표시 장치.
  6. 제 1 항에 있어서,
    상기 기판의 제1 가장자리와 제2 가장자리의 사이에 위치한 제1 모서리에 마련되고, 상기 복수의 서브 픽셀들 및 상기 복수의 서브 픽셀들에 신호 인가를 위한 제1 패드부 및 제2 패드부를 갖는 제5 단위 픽셀을 더 포함하고,
    상기 제5 단위 픽셀은 상기 제1 단위 픽셀보다 작은 크기를 갖는, 발광 다이오드 표시 장치.
  7. 제 6 항에 있어서,
    상기 제5 단위 픽셀은,
    상기 제1 방향을 따라 상기 제1 패드부의 반대측에 배치된 제2 전원 공급 라인; 및
    상기 제2 방향을 따라 상기 복수의 서브 픽셀들의 일측에 배치된 제1 및 제2 전원 브리지 라인들을 더 포함하고,
    상기 제2 전원 브리지 라인은 상기 제2 전원 공급 라인과 상기 복수의 서브 픽셀들 각각을 연결하는, 발광 다이오드 표시 장치.
  8. 제 2 항 내지 제 5 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 제1 전원 공급 라인은, 상기 복수의 서브 픽셀들 각각의 주변에서 상기 제1 전원 브리지 라인들과 메쉬 형태로 연결되고,
    상기 제2 전원 공급 라인은, 상기 복수의 서브 픽셀들 각각의 주변에서 상기 제2 전원 브리지 라인들과 메쉬 형태로 연결된, 발광 다이오드 표시장치.
  9. 제 2 항 내지 제 5 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 제1 전원 브리지 라인들은, 상기 복수의 서브 픽셀들 내부에서 상기 제2측 방향에 배치되고,
    상기 제2 전원 브리지 라인들은, 상기 복수의 서브 픽셀들 내부에서 상기 제3측 방향에 배치된, 발광 다이오드 표시장치.
  10. 제 1 항에 있어서,
    상기 제3 단위 픽셀의 상기 여유 영역은 상기 복수의 서브 픽셀들에 데이터 신호 및 제1 전원 인가를 위한 제1 패드부를 더 포함하며,
    상기 제4 단위 픽셀의 상기 여유 영역은 상기 복수의 서브 픽셀들에 제2 전원 인가를 위한 제2 패드부를 더 포함하는, 발광 다이오드 표시장치.
  11. 제 10 항에 있어서,
    상기 제2 내지 제3 가장자리에서 상기 제3 단위 픽셀과 상기 제1 패드부 사이, 그리고 상기 제4 단위 픽셀과 상기 제2 패드부 사이에 배치된 정전 방전 보호 회로를 더 포함하는, 발광 다이오드 표시장치.
  12. 제 1 항에 있어서,
    상기 제2 단위 픽셀의 상기 여유 영역은 상기 복수의 서브 픽셀들에 게이트 신호 인가를 위한 게이트 패드 영역을 더 포함하고,
    상기 게이트 패드 영역에는 상기 게이트 신호들을 인가하는 게이트 구동부가 배치된, 발광 다이오드 표시장치.
  13. 제 1 항에 있어서,
    상기 복수의 서브 픽셀 각각은,
    게이트 라인들과 데이터 라인들이 교차하여 형성된 서브 픽셀 영역에 배치된, 제1 서브 픽셀과 제2 서브 픽셀을 구비하고,
    상기 제1 서브 픽셀은,
    화소 회로, 그리고 상기 화소 회로에 연결된 제1 발광 소자를 구비하고,
    상기 제2 서브 픽셀은,
    상기 화소 회로에 연결된 제2 발광 소자를 구비한, 발광 다이오드 표시장치.
  14. 제1변, 상기 제1변과 대향하는 제2변, 상기 제1변과 직교하는 제3변, 상기 제3변과 대향하는 제4변을 갖는 기판;
    상기 기판의 중앙 영역에 마련된 제1 단위 픽셀들; 및
    상기 중앙 영역에서 상기 제1변, 상기 제2변, 상기 제3변 및 상기 제4변 각각에 인접하여 마련된 제2 단위 픽셀들을 포함하고,
    상기 제1 단위 픽셀들 및 상기 제2 단위 픽셀들 각각은 복수의 서브 픽셀들을 가지며,
    상기 복수의 서브 픽셀들 각각은 서로 동일한 크기를 갖고,
    상기 제2 단위 픽셀은 상기 제1 단위 픽셀보다 작은 크기를 가지며, 여유 영역을 더 구비하여,
    상기 제2 단위 픽셀과 상기 여유 영역을 합한 크기는 상기 제1 단위 픽셀과 동일한 크기를 갖는, 발광 다이오드 표시장치.
  15. 제 14 항에 있어서,
    상기 제1 단위 픽셀에서 상기 제1 변에 대응하는 제1 가장자리에 배치된 제1 전원 공급 라인; 및
    상기 제1 단위 픽셀에서 상기 제2 변에 대응하는 제2 가장자리에 배치된 제2 전원 공급 라인을 더 포함하며,
    상기 제1 전원 공급 라인과 상기 제2 전원 공급 라인은 동일한 폭을 가지며,
    상기 제2 단위 픽셀에는 상기 제1 가장자리에 배치된 상기 제1 전원 공급 라인 및 상기 제2 가장자리에 배치된 상기 제2 전원 공급 라인 중 어느 하나가 배치된, 발광 다이오드 표시장치.
  16. 제 15 항에 있어서,
    상기 서브 픽셀에서 상기 제1 변에 대응하는 제1 측변에 배치된 제1 화소 전원 라인;
    상기 서브 픽셀에서 상기 제2 변에 대응하는 제2 측변에 배치된 제2 화소 전원 라인;
    상기 제1 전원 공급 라인과 상기 제1 화소 전원 라인을 연결하는 제1 전원 브리지 라인; 및
    상기 제2 전원 공급 라인과 상기 제2 화소 전원 라인을 연결하는 제2 전원 브리지 라인을 더 구비하고,
    상기 제1 화소 전원 라인 및 상기 제2 화소 전원 라인은 상기 제2 폭을 갖는, 발광 다이오드 표시장치.
  17. 제 16 항에 있어서,
    상기 제1 전원 브리지 라인은, 상기 단위 픽셀에서 상기 제3 변에 대응하는 제3 가장자리에 배치되고,
    상기 제2 전원 브리지 라인은, 상기 단위 픽셀에서 상기 제4 변에 대응하는 제4 가장자리에 배치된, 발광 다이오드 표시장치.
  18. 제16 항에 있어서,
    상기 제1 전원 공급 라인은, 상기 복수의 서브 픽셀들 각각의 주변에서 상기 제1 전원 브리지 라인들과 메쉬 형태로 연결되고,
    상기 제2 전원 공급 라인은, 상기 복수의 서브 픽셀들 각각의 주변에서 상기 제2 전원 브리지 라인들과 메쉬 형태로 연결된, 발광 다이오드 표시장치.
  19. 제 14 항에 있어서,
    상기 여유 영역은,
    상기 제2 단위 픽셀들과 상기 제1 변 사이에 배치되며, 게이트 신호 인가를 위한 제1 패드부;
    상기 제2 단위 픽셀들과 상기 제3변 사이에 배치되며, 데이터 신호와 제1 전원 중 어느 하나를 인가하기 위한 제2 패드부; 및
    상기 제2 단위 픽셀들과 상기 제4변 사이에 배치되며, 제2 전원 인가를 위한 제3 패드부를 더 포함하는, 발광 다이오드 표시장치.
  20. 제 14 항에 있어서,
    상기 제1 변, 상기 제2 변, 상기 제3 변, 그리고 상기 제4 변에 배치된 정전 방전 보호 회로를 더 포함하는, 발광 다이오드 표시장치.
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